JP3382131B2

JP3382131B2 - Ｐｌｌ回路

Info

Publication number: JP3382131B2
Application number: JP20006797A
Authority: JP
Inventors: 秋彦吉沢
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-07-25
Filing date: 1997-07-25
Publication date: 2003-03-04
Anticipated expiration: 2017-07-25
Also published as: JPH1146137A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、PLL(Phase Locked
Loop)回路に関し、特に基準となる周波数に対して発振
する周波数の逓倍比が大きく、かつ、低ジッタで安定度
の高いクロック生成が要求されるICに使用される。

【０００２】

【従来の技術】図１１は、周波数逓倍回路として用いら
れる従来のＰＬＬ回路を示している。位相比較器（PFD
）１の一方の入力端子には、基準周波数Frefが入力さ
れる。位相比較器１の出力信号Verrは、ロ−パスフィル
タ（LPF ）２に入力される。ロ−パスフィルタ２の出力
信号Vcont は、電圧制御発振器（VCO ）３に入力され
る。位相比較器１の他方の入力端子には、電圧制御発振
器３から出力される周波数Foutを分周器（DIV ）４でＮ
分周した周波数Fout/Nが入力される。

【０００３】ここで、位相比較器１は、周波数Fout/Nが
基準周波数Frefよりも低いと、位相において遅れている
期間だけ低レベルを出力する。この低レベルのパルスが
ロ−パスフィルタ２で積分され、DCレベルになる。

【０００４】このロ−パスフィルタ２が負帰還をかけた
アクティブフィルタとすると、ロ−パスフィルタ２の出
力レベルは、前の状態と比べて高くなる。この結果、電
圧制御発振器３は、前の発振周波数よりも高い周波数で
発振する。

【０００５】周波数Fout/Nが基準周波数Frefよりも依然
として低ければ、前と同様の過程をたどり、さらに高い
周波数で発振する。この結果、逆に、周波数Fout/Nが基
準周波数Frefよりも高くなれば、前とは逆に、位相比較
器１は、位相差と同じ期間だけ高レベルを出力する。

【０００６】この高レベルのパルスは、ロ−パスフィル
タ２で積分され、DCレベルになる。そして、ロ−パスフ
ィルタ２の出力レベルは、前の状態と比べて低くなる。
この結果、電圧制御発振器３は、前の発振周波数よりも
低い周波数で発振する。

【０００７】このようにして、何回か、周波数Fout/Nと
基準周波数Frefが比較され、たえず位相誤差をなくすよ
うにル−プが作動する。そして、最後には、周波数Fout
/Nと基準周波数Frefの位相差が零になる。

【０００８】この結果、位相比較器１の出力は、ハイ・
インピ−ダンスの状態になり、ロ−パスフィルタ２の出
力レベルは、前の状態と同じレベルを保持する。そし
て、電圧制御発振器１も、前の発振周波数と同じ周波数
を維持する。

【０００９】ＰＬＬの出力周波数Foutは、基準周波数Fr
efと分周器４の分周数Ｎによって定まり、 Fout ＝ Fref × Ｎとなり、出力周波数Foutは、基準周波数FrefのＮ逓倍さ
れた周波数となる。また、分周器４にプログラマブルカ
ウンタを使用すれば、分周数Ｎは可変となり、Frefのス
テップで任意の出力周波数が得られるようになる。

【００１０】しかし、通常、ＰＬＬ回路を制御している
位相比較器１の出力は、基準周波数Fref の立ち上がり
（又は立ち下がり）に同期して出力される。従って、出
力周波数Foutと基準周波数Frefの逓倍比が大きくなれば
なるほど、出力周波数Foutに対して位相比較器１が出力
をしてから次の出力をするまでの間隔が長くなる。

【００１１】この結果、ＰＬＬを十分制御できなくな
り、出力周波数Foutの安定度が低下する。安定度は、フ
ェ−ズエラ−とジッタで評価する。フェ−ズエラ−は、
基準周波数Frefと出力周波数Foutの位相ずれを示し、ジ
ッタは、出力周波数Foutのクロック間の誤差を示してい
る。

【００１２】一般に、ＰＬＬ回路において、ロ−パスフ
ィルタ２の出力振幅を大きくするとフェ−ズエラ−は小
さくなるが、ジッタは大きくなる。逆に、ロ−パスフィ
ルタ２の出力振幅を小さくするとフェ−ズエラ−は大き
くなるが、ジッタは小さくなる。

【００１３】

【発明が解決しようとする課題】ＰＬＬ回路の逓倍比Ｎ
の最大値は、電圧制御発振器（VCO ）３の出力周波数Fo
utの最大値で決まる。従って、逓倍比Ｎを大きくするた
めには、電圧制御発振器３の出力周波数Foutの最大値を
大きくする必要性がある。これは、電圧制御発振器３の
変換係数Kf（＝Fout／Vcont ）を大きくすることを意味
し、ノイズ等で制御電圧が変動したときの電圧制御発振
器３の出力周波数Foutの変動量も大きくなり、電圧制御
発振器３を精度よく制御することが困難となる。

【００１４】また、通常の電圧制御発振器では、周波数
の制御はしていても、出力周波数Foutのクロック波形の
デュ−ティ比の制御はしていない。このため、クロック
波形のデュ−ティ比を５０％に保証する必要性がある場
合には、図１２に示すＰＬＬ回路のように、電圧制御発
振器３の出力周波数Foutを必要な周波数の２倍まで発振
するようにし、かつ、出力部に２分周回路５を設けて、
クロック波形のデュ−ティ比が５０％のクロック信号を
生成している。この場合、電圧制御発振器３の変換係数
Kfがさらに大きくなるため、電圧制御発振器３の制御が
さらに困難になる。

【００１５】また、ＰＬＬ回路の逓倍比Ｎが大きいとい
うことは、電圧制御発振器３の出力周数Foutに対してＰ
ＬＬ回路の基準周波数Frefがかなり低周波（Fout／Ｎ）
となることを意味している。基準周波数Frefがあまりに
も低周波になり過ぎると、電圧制御発振器３を制御して
いる位相比較器１の制御周期が長くなり、電圧制御発振
器３を精度よく制御することが困難となる。

【００１６】さらに、通常、LSI チップ上にＰＬＬ回路
を内蔵する場合、プロセスばらつき等考慮すると、電圧
制御発振器３の最低限必要なロックレンジを確保するた
めに、ロックレンジに対して２〜３倍のマ−ジンを持た
せる必要がある。つまり、実用上、電圧制御発振器３の
変換係数を下げることによりＰＬＬ回路の安定度を上げ
ることは困難となる。

【００１７】また、LSI チップ上の他の回路（特にデジ
タル回路）からのノイズの影響も大きく、ＰＬＬ回路を
安定に動作させることも困難となっている。従って、一
般的に、ＰＬＬ回路の逓倍比Ｎを大きくすると発振周波
数の安定度が低下し、フェ−ズエラ−とジッタが共に悪
化する。

【００１８】本発明は、上記欠点を解決すべくなされた
もので、その目的は、基準周波数に対して出力周波数の
逓倍比が数百倍と大きい場合でも、電圧制御発振器の変
換係数を小さく抑えることができ、低ジッタで安定度の
高い出力周波数を生成することが可能なＰＬＬ回路を提
供することである。

【００１９】

【課題を解決するための手段】上記目的を達成するた
め、本発明のＰＬＬ回路は、出力周波数を分周する分周
器と、分周された周波数と基準となる周波数を入力して
両者の位相差を検出しその位相差に応じて誤差信号を出
力する位相比較器と、前記位相比較器から出力される誤
差信号を積分する低域通過フィルタと、前記低域通過フ
ィルタから出力される積分された誤差信号を入力して発
振周波数を変化させる電圧制御発振器と、前記電圧制御
発振器から出力される発振周波数を入力してＮ逓倍して
前記出力周波数を出力するＮ逓倍回路とを備えている。

【００２０】本発明のＰＬＬ回路は、所望の発振周波数
を分周する分周器と、分周された周波数と基準となる周
波数を入力して両者の位相差を検出しその位相差に応じ
て誤差信号を出力する位相比較器と、前記位相比較器か
ら出力される誤差信号を積分する低域通過フィルタと、
前記低域通過フィルタから出力される積分された誤差信
号を入力して前記所望の発振周波数を出力する電圧制御
発振器と、前記電圧制御発振器から出力される発振周波
数を入力してＮ逓倍して所望の出力周波数を出力するＮ
逓倍回路とを備えている。

【００２１】前記電圧制御発振器は、リング状に接続さ
れた複数のディレイセルを含み、前記発振周波数は、制
御電圧に応じて前記複数のディレイセルの各々の遅延時
間を変化させることにより変化する。

【００２２】前記電圧制御発振器は、バイアス回路と、
前記バイアス回路により制御され定電流動作する第１Ｍ
ＯＳトランジスタと、前記第１ＭＯＳトランジスタと直
列に接続され前記低域通過フィルタから出力される積分
された誤差信号がゲ−トに入力される第２ＭＯＳトラン
ジスタと、前記第２ＭＯＳトランジスタのドレイン電圧
が印加されるソ−スコモン型反転アンプと、前記第２Ｍ
ＯＳトランジスタと直列に接続され前記ソ−スコモン型
反転アンプの出力がゲ−トに入力される第３ＭＯＳトラ
ンジスタと、ソ−スが第１電源に接続されゲ−ト及びド
レインが前記第３ＭＯＳトランジスタのドレインに接続
される第４ＭＯＳトランジスタと、ソ−スが前記第１電
源に接続されゲ−トに前記第４ＭＯＳトランジスタのゲ
−トが接続された第５ＭＯＳトランジスタと、ソ−スが
第２電源に接続されゲ−ト及びドレインが前記第５ＭＯ
Ｓトランジスタのドレインに接続された第６ＭＯＳトラ
ンジスタとを備える。前記第４及び第６ＭＯＳトランジ
スタの各々のドレイン電圧は、前記制御電圧として出力
される。

【００２３】前記Ｎ逓倍回路は、前記制御電圧により制
御される複数のディレイセルから構成される電圧制御遅
延回路と、前記電圧制御遅延回路から出力される２×Ｎ
個の遅延信号に基づいてＮ個のパルス信号を生成するＮ
個の検出回路と、前記Ｎ個の検出回路から出力されるＮ
個のパルス信号を入力して前記電圧制御発振器の発振周
波数のＮ逓倍の前記出力周波数を生成する合成回路とか
ら構成される。

【００２４】前記検出回路は、ソ−スが前記第１電源に
接続され、ゲ−トに第１遅延信号が入力される第１ＭＯ
Ｓトランジスタと、前記第１電源と前記第１ＭＯＳトラ
ンジスタのドレインの間に直列に接続され前記第１遅延
信号の反転信号がゲ−トに入力される第２ＭＯＳトラン
ジスタと、前記第１電源と前記第１ＭＯＳトランジスタ
のドレインの間に直列に接続され第２遅延信号の反転信
号がゲ−トに入力される第３ＭＯＳトランジスタと、ソ
−スに前記第１遅延信号の反転信号が入力されゲ−トに
前記第２遅延信号の反転信号が入力されドレインが前記
第１ＭＯＳトランジスタのドレインに接続される第４Ｍ
ＯＳトランジスタとから構成される。前記第１遅延信号
の立ち上がりエッジから前記第２遅延信号の立ち上がり
エッジまでのパルス幅を有するパルス信号は、前記第４
ＭＯＳトランジスタのドレインから出力される。

【００２５】前記検出回路は、ソ−スが前記第２電源に
接続され、ゲ−トに第１遅延信号が入力される第１ＭＯ
Ｓトランジスタと、前記第１電源と前記第１ＭＯＳトラ
ンジスタのドレインの間に直列に接続され前記第１遅延
信号の反転信号がゲ−トに入力される第２ＭＯＳトラン
ジスタと、前記第１電源と前記第１ＭＯＳトランジスタ
のドレインの間に直列に接続され第２遅延信号の反転信
号がゲ−トに入力される第３ＭＯＳトランジスタと、ソ
−スに前記第１遅延信号の反転信号が入力されゲ−トに
前記第２遅延信号の反転信号が入力されドレインが前記
第１ＭＯＳトランジスタのドレインに接続される第４Ｍ
ＯＳトランジスタとから構成される。前記第１遅延信号
の立ち下がりエッジから前記第２遅延信号の立ち下がり
エッジまでのパルス幅を有するパルス信号は、前記第４
ＭＯＳトランジスタのドレインから出力される。

【００２６】前記合成回路は、直列接続されたＮ個のＭ
ＯＳトランジスタからなるＮ入力の複数のＮＡＮＤ回路
から構成され、各々のＮＡＮＤ回路に入力するＮ個の入
力信号の順番がそれぞれ異なり、前記複数のＮＡＮＤ回
路は互いに並列に接続されている。

【００２７】前記合成回路は、直列接続されたＮ個のＭ
ＯＳトランジスタからなるＮ入力の複数のＮＯＲ回路か
ら構成され、各々のＮＯＲ回路に入力するＮ個の入力信
号の順番がそれぞれ異なり、前記複数のＮＯＲ回路は互
いに並列に接続されている。

【００２８】

【発明の実施の形態】以下、図面を参照しながら、本発
明のＰＬＬ回路について詳細に説明する。図１は、本発
明の第１実施の形態に関わるＰＬＬ回路を示している。
位相比較器（PFD ）１の一方の入力端子には、基準周波
数Frefが入力される。位相比較器１の出力信号Verrは、
ロ−パスフィルタ（LPF ）２に入力される。ロ−パスフ
ィルタ２の出力信号Vcont は、電圧制御発振器（VCO ）
３に入力される。電圧制御発振器３の出力周波数Fout/N
は、Ｎ逓倍回路６に入力される。位相比較器１の他方の
入力端子には、Ｎ逓倍回路６から出力される周波数Fout
を分周器（DIV ）４a でＭ分周した周波数Fout/Mが入力
される。

【００２９】図２は、本発明の第２実施の形態に関わる
ＰＬＬ回路を示している。位相比較器（PFD ）１の一方
の入力端子には、基準周波数Frefが入力される。位相比
較器１の出力信号Verrは、ロ−パスフィルタ（LPF ）２
に入力される。ロ−パスフィルタ２の出力信号Vcont
は、電圧制御発振器（VCO ）３に入力される。電圧制御
発振器３の出力周波数Fout/Nは、Ｎ逓倍回路６を経由す
るとＰＬＬ回路の出力周波数Foutとなる。位相比較器１
の他方の入力端子には、電圧制御発振器３から出力され
る周波数Fout／Ｎを分周器（DIV ）４b でＭ／Ｎ分周し
た周波数Fout/Mが入力される。

【００３０】上述の第１実施の形態では、ＰＬＬ回路の
ル−プ内にＮ逓倍回路６が設けられているのに対し、第
２実施の形態では、ＰＬＬ回路のル−プ外にＮ逓倍回路
６が設けられている。また、第１実施の形態では、Ｍ分
周器４a を使用しているのに対し、第２実施の形態で
は、Ｍ／Ｎ分周器４b を使用している。従って、第２実
施の形態では、第１実施の形態に比べ、ＰＬＬ回路のル
−プ内の分周比を小さくすることができる。

【００３１】一般的に、ＰＬＬ回路のル−プ内の分周比
が大きくなると、ル−プを安定に動作させることが困難
になってくる。つまり、第２実施の形態のように、ＰＬ
Ｌ回路のル−プ内の分周比をＭ／Ｎ分周に減らすことに
より、ＰＬＬ回路のル−プの安定性を向上させ、出力周
波数のジッタ特性も向上させることができる。

【００３２】図３は、図１及び図２の電圧制御発振器の
構成を示している。後段に接続されるＮ逓倍回路との関
係から、電圧制御発振器は、複数のディレイセル（遅延
セル）２２〜２９をリング状に接続したリング型発振器
により構成される。各ディレイセル２２〜２９は、同じ
構成を有している。ロ−パスフィルタの出力信号Vcont
は、周波数制御回路２１に入力され、トランジスタMN13
により制御電流Icont に変換される。

【００３３】一方、トランジスタMP12とトランジスタMP
1 、及びトランジスタMN15とトランジスタMN1 は、それ
ぞれカレントミラ−を構成している。よって、制御電流
Icont の変化は、ディレイセル２２〜２９に流れる電流
を変化させる。

【００３４】ディレイセル２２〜２９に流れる電流は、
ディレイセル２２〜２９の出力容量が一定であることか
ら、ディレイセル２２〜２９の出力信号の立ち上がりの
遅延時間と立ち下がりの遅延時間をそれぞれ変化させ
る。

【００３５】従って、ロ−パスフィルタの出力信号Vcon
t の電圧値が低いときには、制御電流Icont が少なくな
り、ディレイセル２２〜２９に流れる電流も少なくな
り、ディレイセル２２〜２９の遅延時間が長くなる。ま
た、リング型発振器のセルの段数が一定であることか
ら、ディレイセル２２〜２９の遅延時間が長くなると、
リング型発振器の発振周波数は低くなる。

【００３６】また、ロ−パスフィルタの出力信号Vcont
の電圧値が高くなると、制御電流Icont が多くなり、デ
ィレイセル２２〜２９に流れる電流も多くなり、ディレ
イセル２２〜２９の遅延時間が短くなる。また、リング
型発振器のセルの段数が一定であることから、ディレイ
セル２２〜２９の遅延時間が短くなると、リング型発振
器の発振周波数は高くなる。

【００３７】周波数制御回路２１のトランジスタMP11,M
N11 は、ソ−スコモン（共通）型の反転アンプを構成し
ている。トランジスタMN13のドレイン電圧は、この反転
アンプに入力され、また、反転アンプの出力は、トラン
ジスタMN12のゲ−トに入力される。そして、このアンプ
は、トランジスタMN13のドレイン電圧を一定に保つよう
に、トランジスタMN12を制御する。

【００３８】トランジスタMN13のドレイン電圧を一定に
保つと、トランジスタMN13のコンダクタンスgmが一定に
保たれるため、トランジスタMN13のゲ−ト電圧であるVc
ontドレイン電流であるIcont との関係を線形な特性に
することができる。また、トランジスタMN13のドレイン
電圧を一定に保つことは、電圧Vcont とリング型発振器
の発振周波数との関係も、線形な特性にすることができ
ることを意味する。言い換えれば、電圧制御発振器の変
換係数Kfを一定に保つことが可能となる。

【００３９】また、通常、制御電流Icont は、トランジ
スタMN13のコンダクタンスgmに依存し、このコンダクタ
ンスgmは、プロセスばらつきによりばらつくため、制御
電流Icont も電圧制御発振器の変換係数Kfもばらつく。
しかし、本発明では、電流値がバイアス回路２０の出力
信号VBＮにより制御されるトランジスタMN14を用いてい
る。

【００４０】つまり、トランジスタMN14により、制御電
流Icont の最大値を制御している。この事は、電圧制御
発振器の変換係数Kfを、プロセスばらつきに依存せず、
一定に保つことができることを意味している。また、Ｐ
ＬＬ回路のル−プの伝達関数を線形とすることができる
ため、ＰＬＬ回路を安定に動作させることができる。

【００４１】図４及び図５は、電圧制御発振器の変換
（Vcont −Fout）特性を示している。図４は、通常の周
波数制御回路を有する従来の電圧制御発振器を使用した
場合の変換特性を示すもので、この変換特性によれば、
プロセスばらつきにより特性（変換係数Kf）が大きく変
化していることがわかる。一方、図５は、本発明に関わ
る周波数制御回路を有する電圧制御発振器を使用した場
合の変換特性を示すもので、この変換特性によれば、プ
ロセスばらつきが生じても特性（変換係数Kf）がほぼ一
定であることがわかる。

【００４２】ディレイセル２２〜２９のトランジスタMP
2,MN2 は、ディレイセルに流れる電流値の最小値を規定
し、かつ、リング型発振器の発振周波数の最小値を規定
する。あるディレイセルのトランジスタMN5,MN6 には、
隣接する別のディレイセルの出力信号がフィ−ドバック
されている。つまり、ディレイセルの出力信号の動作点
のDCレベルをVDD ／2 （中点）付近になるようにして制
御している。

【００４３】二入力ＮＡＮＤ回路ND1,ND2 は、ディレイ
セルの出力負荷容量と、発振信号を外部に出力する出力
バッファとなっている。そして、信号STOPが“Ｈ”レベ
ルのときに、電圧制御発振器の発振が停止するように構
成されている。

【００４４】本実施の形態では、リング型発振器のディ
レイセルに差動タイプの回路を用いているが、通常のイ
ンバ−タ回路によりディレイセルを構成するようにして
も、回路動作上は全く問題がない。

【００４５】図６は、図３に示すバイアス回路の構成を
示している。この回路に流れる電流値は、抵抗Res の抵
抗値とトランジスタMP21,MP2，MN21,MN22 のサイズ比で
決定される。よって、このバイアス回路で制御される電
流値は、電源電圧の変動やプロセスばらつきに対して安
定な定電流特性を維持することができる。

【００４６】図７は、本発明に関わる電圧制御発振器
（VCO ）とＮ逓倍回路（Ｎ＝4 の例）の構成を示すもの
である。電圧制御発振器３９の構成は、図３において説
明したものとほぼ同じであるが、一部に調整回路３９a
を使用している点が図３のものと異なっている。

【００４７】電圧制御発振器では、帰還部分の配線の寄
生容量や信号反転用インバ−タ等により遅延時間の不均
一が生じてしまうために、調整回路３９a においてその
不均一を調整する必要がある。具体的には、２段分のデ
ィレイセルDCEL1 の遅延時間を均一にしたいということ
から、２段分のディレイセルDCEL2 、信号反転用インバ
−タ及び帰還部分の配線による合計の遅延時間が、２段
分のディレイセルDCEL1 の遅延時間と同一になるよう
に、ディレイセルDCEL2 の遅延時間がディレイセルDCEL
1 の遅延時間よりも短くなるように調整している。

【００４８】４逓倍回路３０A は、電圧制御発振器（VC
O ）３９を構成するディレイセルDCEL1 と同様のディレ
イセルDCEL1 を複数接続した電圧制御遅延回路（VCD ）
４０と、VCO とVCD の中間タップの信号を入力してパル
ス信号を作り出す立ち上がり検出回路３１〜３５と、各
々の立ち上がり検出回路３１〜３５が出力するパルス信
号を合成して出力信号Foutを出力する合成回路３５とを
含んでいる。

【００４９】電圧制御遅延回路４０は、電圧制御発振器
３９を構成するディレイセルDCEL1と同一のディレイセ
ルDCEL1 を使用し、かつ、電圧制御発振器３９を構成す
る周波数制御回路３６により制御されている。また、電
圧制御発振器３９及び電圧制御遅延回路４０は、２段分
のディレイセルDCEL1 の均一の遅延時間を作り出し、遅
延信号T1〜T8を出力する。

【００５０】４逓倍回路３０A では、各々の位相が等間
隔の遅延時間のずれを持つ８本の遅延信号が必要であ
る。つまり、Ｎ逓倍回路を構成する場合には、２×Ｎ本
の遅延信号とＮ個の立ち上がり検出回路が必要である。
当然、電圧制御発振器と電圧制御遅延回路のディレイセ
ルの段数も、２×Ｎ段以上の段数が必要である。電圧制
御遅延回路４０の終端のディレイセルは、前段のディレ
イセルの出力負荷を他のディレイセルと同じにするため
のダミ−として使用している。

【００５１】図８は、図７の４逓倍回路のタイミングチ
ャ−トを示している。信号T1が“Ｌ”レベルの時、イン
バ−タIV34の出力が“Ｌ”レベル、インバ−タIV35の出
力が“Ｈ”レベル、立ち上がり検出回路の出力が“Ｈ”
レベルとなる。次に、信号T1が“Ｈ”レベル（信号T2は
“Ｌ”レベルのまま）になると、トランジスタMP31,MP3
3 がカットオフし、トランジスタMN31のソ−ス端子に接
続されるインバ−タIV35の出力が“Ｌ”レベルになる。
このため、トランジスタMN31がオンし、この立ち上がり
検出回路の出力は“Ｌ”レベルになる。

【００５２】次に、信号T2が“Ｈ”レベル（信号T1は
“Ｈ”レベルのまま）になると、インバ−タIV36の出力
が“Ｌ”レベルになる。このため、トランジスタMN31が
カットオフし、トランジスタMP31,MP32 がオンとなり、
この立ち上がり検出回路の出力は“Ｈ”レベルになる。

【００５３】従って、この立ち上がり検出回路は、入力
信号T1,T2 の各々の立ち上がりエッジに同期して動作
し、通常は“Ｈ”レベルを出力し、入力信号T1の立ち上
がりエッジから入力信号T2の立ち上がりエッジまで
“Ｌ”レベルを出力する。インバ−タIV31,IV32 は、出
力バッファとして機能している。

【００５４】なお、トランジスタMP32,MP34 とインバ−
タIV37は、直接的には動作上の必要がないものではある
が、各出力の負荷容量を均等にする必要性からダミ−と
して付加している。インバ−タIV37の出力端は、オ−プ
ンになっている。

【００５５】また、動作上、信号T1,T2 の遅延動作が同
じになる必要があり、このため、インバ−タIV35を構成
するトランジスタのサイズとインバ−タIV36を構成する
トランジスタのサイズを等しくし、インバ−タIV33を構
成するトランジスタのサイズとインバ−タIV37を構成す
るトランジスタのサイズを等しくする。

【００５６】また、Ｎ逓倍回路の立ち上がり検出回路に
おいては、トランジスタMP31〜MP33,MN31 の各々の極性
を逆にしたり、また、信号T1〜T8の反転信号を用いたり
することも可能である。

【００５７】以上、４つの立ち上がり検出回路３１〜３
４は、８つの遅延信号T1〜T8に基づいて４つのパルス信
号P1〜P4を出力する。４つのパルス信号P1〜P4は、合成
回路３５においてデュ−ティ比５０％の出力周波数Fout
を出力する。本実施の形態における合成回路３５は、４
入力ＮＡＮＤ回路となっている。

【００５８】直列接続されている４個のトランジスタ
は、出力に際して４つのパルス信号P1〜P4の動作が均一
に伝達されるように、４つのパルス信号P1〜P4の各々の
接続の順番が異なる４通りの組み合せとなっている。４
つのパルス信号P1〜P4が“Ｈ”レベルの時には、４入力
ＮＯＲ回路に変更することも可能である。

【００５９】通常、ＰＬＬ回路では、立ち上がり（立ち
下がり）エッジの片側のエッジのみで制御を行っている
ため、電圧制御発振器（VCO ）の出力信号のデュ−ティ
比は、５０％を保証できていない。特に、インバ−タ回
路をディレイセルに用いたリング型の発振器の場合、立
ち上がり動作と立ち下がり動作をそれぞれ異なる導電型
のトランジスタ（PMOS又はNMOS）により制御しているた
め、プロセスばらつき等もあり、正確に立ち上がりと立
ち下がりの遅延時間を合わせることは困難となってい
る。

【００６０】しかし、本例では、ディレイセルの出力の
片側エッジのみでパルス信号を生成しているために、デ
ィレイセルの出力の立ち上がりと立ち下がりの遅延時間
の差は、デュ−ティ比に影響しない回路となっている。

【００６１】一般的に、変換係数Kfが大きくなればなる
ほど、ＰＬＬ回路のル−プゲインを一定にするためにロ
−パスフィルタの出力ゲイン等を小さくしなければなら
ない。ロ−パスフィルタの出力ゲインを小さくするとい
うことは、出力インピ−ダンスが高くなる方向であるた
め、ＰＬＬ回路のル−プの安定性に対して問題がでてく
る。また、ノイズ等の外乱の影響も受け易くなるため、
出力周波数のジッタ性能等を悪化させる。

【００６２】従って、本実施の形態で説明した４逓倍回
路を用いた場合の電圧制御発振器の発振帯域は、通常の
電圧制御発振器を単一で用いた場合に比べて１／４に狭
めることが可能である。このため、電圧制御発振器の変
換係数Kfも１／４に小さくなる。よって、ＰＬＬ回路の
ル−プの安定性を向上させ、出力周波数のジッタ性能も
向上させることができる。また、素子数については、Ｎ
逓倍回路分だけ増えているが、電圧制御発振器の動作周
波数が１／Ｎに減っているため、全体の消費電流を減ら
すことができる。

【００６３】図９は、本発明に関わる電圧制御発振器
（VCO ）とＮ逓倍回路（Ｎ＝4 の例）の構成の他の例を
示すものである。なお、図９の回路において、図７の回
路と同一の部分には同一の符号が付してある。

【００６４】電圧制御発振器３９の構成は、図３におい
て説明したものとほぼ同じであるが、一部に調整回路３
９a を使用している点が図３のものと異なっている。電
圧制御発振器では、帰還部分の配線の寄生容量や信号反
転用インバ−タ等により遅延時間の不均一が生じてしま
うために、調整回路３９a においてその不均一を調整す
る必要がある。具体的には、２段分のディレイセルDCEL
1 の遅延時間を均一にしたいということから、２段分の
ディレイセルDCEL2 、信号反転用インバ−タ及び帰還部
分の配線による合計の遅延時間が、２段分のディレイセ
ルDCEL1 の遅延時間と同一になるように、ディレイセル
DCEL2 の遅延時間がディレイセルDCEL1 の遅延時間より
も短くなるように調整している。

【００６５】４逓倍回路３０A は、電圧制御発振器（VC
O ）３９を構成するディレイセルDCEL1 と同様のディレ
イセルDCEL1 を複数接続した電圧制御遅延回路（VCD ）
４０と、VCO とVCD の中間タップの信号を入力してパル
ス信号を作り出す立ち上がり検出回路３１〜３５と、各
々の立ち上がり検出回路３１〜３５が出力するパルス信
号を合成して出力信号Foutを出力する合成回路３５とを
含んでいる。

【００６６】電圧制御遅延回路４０は、電圧制御発振器
３９を構成するディレイセルDCEL1と同一のディレイセ
ルDCEL1 を使用し、かつ、電圧制御発振器３９を構成す
る周波数制御回路３６により制御されている。また、電
圧制御発振器３９及び電圧制御遅延回路４０は、２段分
のディレイセルDCEL1 の均一の遅延時間を作り出し、遅
延信号T1〜T8を出力する。

【００６７】４逓倍回路３０A では、各々の位相が等間
隔の遅延時間のずれを持つ８本の遅延信号が必要であ
る。つまり、Ｎ逓倍回路を構成する場合には、２×Ｎ本
の遅延信号とＮ個の立ち下がり検出回路が必要である。
当然、電圧制御発振器と電圧制御遅延回路のディレイセ
ルの段数も、２×Ｎ段以上の段数が必要である。電圧制
御遅延回路４０の終端のディレイセルは、前段のディレ
イセルの出力負荷を他のディレイセルと同じにするため
のダミ−として使用している。

【００６８】立ち下がり検出回路４１〜４４は、４個の
トランジスタMN41〜MN43 , MP41 と、４個の入力バッフ
ァ用インバ−タIV43〜IV46を含んでいる。図１０は、図
９の４逓倍回路のタイミングチャ−トを示している。

【００６９】信号T1が“Ｌ”レベルの時、インバ−タIV
44の出力が“Ｌ”レベル、インバ−タIV45の出力が
“Ｈ”レベル、立ち下がり検出回路の出力が“Ｌ”レベ
ルとなる。次に、信号T1が“Ｈ”レベル（信号T2は
“Ｌ”レベルのまま）になると、トランジスタMN41,MN4
3 がオンし、トランジスタMP41のソ−ス端子に接続され
るインバ−タIV45の出力が“Ｌ”レベルになる。このた
め、トランジスタMP41がカットオフし、この立ち下がり
検出回路の出力は“Ｈ”レベルになる。

【００７０】次に、信号T2が“Ｈ”レベル（信号T1は
“Ｈ”レベルのまま）になると、インバ−タIV46の出力
が“Ｌ”レベルになる。このため、トランジスタMP41が
オンし、トランジスタMN41,MN42 がカットオフし、この
立ち下がり検出回路の出力は“Ｌレベルになる。

【００７１】従って、この立ち下がり検出回路は、入力
信号T1,T2 の各々の立ち下がりエッジに同期して動作
し、通常は“Ｌ”レベルを出力し、入力信号T1の立ち下
がりエッジから入力信号T2の立ち下がりエッジまで
“Ｈ”レベルを出力する。インバ−タIV41,IV42 は、出
力バッファとして機能している。

【００７２】なお、トランジスタMN42,MN44 とインバ−
タIV47は、直接的には動作上の必要がないものではある
が、各出力の負荷容量を均等にする必要性からダミ−と
して付加している。インバ−タIV47の出力端は、オ−プ
ンになっている。

【００７３】また、動作上、信号T1,T2 の遅延動作が同
じになる必要があり、このため、インバ−タIV45を構成
するトランジスタのサイズとインバ−タIV46を構成する
トランジスタのサイズを等しくし、インバ−タIV43を構
成するトランジスタのサイズとインバ−タIV47を構成す
るトランジスタのサイズを等しくする。

【００７４】また、Ｎ逓倍回路の立ち下がり検出回路に
おいては、トランジスタMN41〜MN43,MP41 の各々の極性
を逆にしたり、また、信号T1〜T8の反転信号を用いたり
することも可能である。

【００７５】以上、４つの立ち下がり検出回路３１〜３
４は、８つの遅延信号T1〜T8に基づいて４つのパルス信
号P1〜P4を出力する。４つのパルス信号P1〜P4は、合成
回路４５においてデュ−ティ比５０％の出力周波数Fout
を出力する。本実施の形態における合成回路４５は、４
入力NOR 回路となっている。

【００７６】直列接続されている４個のトランジスタ
は、出力に際して４つのパルス信号P1〜P4の動作が均一
に伝達されるように、４つのパルス信号P1〜P4の各々の
接続の順番が異なる４通りの組み合せとなっている。

【００７７】通常、ＰＬＬ回路では、立ち下がり（立ち
上がり）エッジの片側のエッジのみで制御を行っている
ため、電圧制御発振器（VCO ）の出力信号のデュ−ティ
比は、５０％を保証できていない。特に、インバ−タ回
路をディレイセルに用いたリング型の発振器の場合、立
ち下がり動作と立ち上がり動作をそれぞれ異なる導電型
のトランジスタ（PMOS又はNMOS）により制御しているた
め、プロセスばらつき等もあり、正確に立ち上がりと立
ち下がりの遅延時間を合わせることは困難となってい
る。

【００７８】しかし、本例では、ディレイセルの出力の
片側エッジのみでパルス信号を生成しているために、デ
ィレイセルの出力の立ち下がりと立ち上がりの遅延時間
の差は、デュ−ティ比に影響しない回路となっている。

【００７９】一般的に、変換係数Kfが大きくなればなる
ほど、ＰＬＬ回路のル−プゲインを一定にするためにロ
−パスフィルタの出力ゲイン等を小さくしなければなら
ない。ロ−パスフィルタの出力ゲインを小さくするとい
うことは、出力インピ−ダンスが高くなる方向であるた
め、ＰＬＬ回路のル−プの安定性に対して問題がでてく
る。また、ノイズ等の外乱の影響も受け易くなるため、
出力周波数のジッタ性能等を悪化させる。

【００８０】従って、本実施の形態で説明した４逓倍回
路を用いた場合の電圧制御発振器の発振帯域は、通常の
電圧制御発振器を単一で用いた場合に比べて１／４に狭
めることが可能である。このため、電圧制御発振器の変
換係数Kfも１／４に小さくなる。よって、ＰＬＬ回路の
ル−プの安定性を向上させ、出力周波数のジッタ性能も
向上させることができる。また、素子数については、Ｎ
逓倍回路分だけ増えているが、電圧制御発振器の動作周
波数が１／Ｎに減っているため、全体の消費電流を減ら
すことができる。

【００８１】なお、本発明は、マイクロコンピュ−タ
（MCU ）やデジタルシグナルプロセッサ（DSP ）など
で、LSI の外部クロックに低周波のクロックを用い、LS
I の内部クロックに高周波のクロックを用いて、システ
ム全体のパワ−を抑えるような分野に有効である。

【００８２】

【発明の効果】本発明では、出力周波数Foutを得るため
に、電圧制御発振器（VCO ）の出力にＮ逓倍回路を接続
した構成を有している。このＮ逓倍回路を使用すること
により、電圧制御発振器の出力周波数をFout／Ｎの低周
波にすることが可能となる。

【００８３】また、Ｎ逓倍回路は、電圧制御発振器で使
用されているディレイセルと同一のディレイセルを使用
した電圧制御遅延回路（VCD ）と立ち上がり（又は立ち
下がり）検出回路と合成回路とから構成されている。立
ち上がり（又は立ち下がり）検出回路と合成回路は、デ
ジタル的に動作する論理回路で構成されることから、ジ
ッタを発生させる要因がない。

【００８４】また、電圧制御遅延回路は、電圧制御発振
器と同一のディレイセルを使用して、同一の制御電圧で
制御されているため、電圧制御遅延回路のジッタレベル
は、電圧制御発振器のジッタレベルと同等であると考え
られる。従って、基準となる入力周波数に対して電圧制
御発振器の出力周波数を逓倍回路の逓倍比分の１に低減
化することができる。

【００８５】このように、本発明によれば、電圧制御発
振器の変換係数Kfを小さくでき、プロセスばらつきや電
源電圧の変動による環境変化に対しても変換係数Kfを一
定に保つことができるため、ＰＬＬ回路のル−プの安定
性を向上させ、出力周波数のジッタ性能も向上させるこ
とができる。また、素子数がＮ逓倍回路分だけ増える
が、電圧制御発振器などの動作周波数が１／Ｎに減って
いるため、全体の消費電流を低減することが可能であ
る。

【図面の簡単な説明】

【図１】本発明の第１実施の形態のＰＬＬ回路を示す
図。

【図２】本発明の第２実施の形態のＰＬＬ回路を示す
図。

【図３】本発明に関わる電圧制御発振器の構成を示す
図。

【図４】従来の電圧制御発振器の変換特性を示す図。

【図５】図３の電圧制御発振器の変換特性を示す図。

【図６】図３のバイアス回路の構成を示す図。

【図７】本発明に関わる４逓倍回路及び電圧制御発振器
の構成を示す図。

【図８】図７の４逓倍回路の動作を示すタイミングチャ
−ト。

【図９】本発明に関わる４逓倍回路及び電圧制御発振器
の構成を示す図。

【図１０】図９の４逓倍回路の動作を示すタイミングチ
ャ−ト。

【図１１】従来のＰＬＬ回路の構成を示す図。

【図１２】従来のＰＬＬ回路の構成を示す図。

【符号の説明】

１：位相比較器（PFD ）、２：ロ−パスフィルタ（LP
F ）、３, ３９：電圧制御発振器（VCO
）、４, ４a ：Ｍ分周回路、５：２分周回路、６：Ｎ逓倍回路、４b ：Ｍ／Ｎ分周回路、２０：バイアス回路、２１, ３６：周波数制御回路、２２〜２８：ディレイセル、２９：ダミ−セル、３０A ：４逓倍回路、３１〜３４：立ち上がり検出回路、３５, ４５：合成回路、３９a ：調整回路、４０：電圧制御遅延回路（VC
D ）、４１〜４４：立ち下がり検出回路、 MP1 〜MP4,MP11〜MP13,MP21 〜MP25,MP31 〜MP34,MP41
〜MP42：ｐチャネルMOS トランジスタ、 MN1 〜MN6,MN11〜MN15,MN21 〜MN27,MN31 〜MN32,MN41
〜MN44:nチャネルMOS トランジスタ、 ND1,ND2 ：NAND回路、３０, ３７, ３８,IV31 〜IV37 ：インバ−タ。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03L 7/06 - 7/23

Claims

(57)【特許請求の範囲】

【請求項１】出力周波数を分周する分周器と、分周さ
れた周波数と基準となる周波数を入力して両者の位相差
を検出しその位相差に応じて誤差信号を出力する位相比
較器と、前記位相比較器から出力される誤差信号を積分
する低域通過フィルタと、前記低域通過フィルタから出
力される積分された誤差信号を入力して発振周波数を変
化させる電圧制御発振器と、前記電圧制御発振器から出
力される発振周波数を入力してＮ逓倍して前記出力周波
数を出力するＮ逓倍回路とを具備し、前記電圧制御発振器は、リング状に接続された複数のデ
ィレイセルを含み、前記発振周波数は、制御電圧に応じ
て前記複数のディレイセルの各々の遅延時間を変化させ
ることにより変化し、前記Ｎ逓倍回路は、前記制御電圧により制御される複数
のディレイセルから構成される電圧制御遅延回路と、前
記電圧制御遅延回路から出力される２×Ｎ個の遅延信号
に基づいてＮ個のパルス信号を生成するＮ個の検出回路
と、前記Ｎ個の検出回路から出力されるＮ個のパルス信
号を入力して前記電圧制御発振器の発振周波数のＮ逓倍
の前記出力周波数を生成する合成回路とから構成される
ことを特徴とするＰＬＬ回路。
【請求項２】所望の発振周波数を分周する分周器と、
分周された周波数と基準となる周波数を入力して両者の
位相差を検出しその位相差に応じて誤差信号を出力する
位相比較器と、前記位相比較器から出力される誤差信号
を積分する低域通過フィルタと、前記低域通過フィルタ
から出力される積分された誤差信号を入力して前記所望
の発振周波数を出力する電圧制御発振器と、前記電圧制
御発振器から出力される発振周波数を入力してＮ逓倍し
て所望の出力周波数を出力するＮ逓倍回路とを具備し、前記電圧制御発振器は、リング状に接続された複数のデ
ィレイセルを含み、前記発振周波数は、制御電圧に応じ
て前記複数のディレイセルの各々の遅延時間を変化させ
ることにより変化し、前記Ｎ逓倍回路は、前記制御電圧により制御される複数
のディレイセルから構成される電圧制御遅延回路と、前
記電圧制御遅延回路から出力される２×Ｎ個の遅延信号
に基づいてＮ個のパルス信号を生成するＮ個の検出回路
と、前記Ｎ個の検出回路から出力されるＮ個のパルス信
号を入力して前記電圧制御発振器の発振周波数のＮ逓倍
の前記出力周波数を生成する合成回路とから構成される
ことを特徴とするＰＬＬ回路。
【請求項３】前記電圧制御発振器は、バイアス回路
と、前記バイアス回路により制御され定電流動作する第
１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタ
と直列に接続され前記低域通過フィルタから出力される
積分された誤差信号がゲートに入力される第２ＭＯＳト
ランジスタと、前記第２ＭＯＳトランジスタのドレイン
電圧が印加されるソースコモン型反転アンプと、前記第
２ＭＯＳトランジスタと直列に接続され前記ソースコモ
ン型反転アンプの出力がゲートに入力される第３ＭＯＳ
トランジスタと、ソースが第１電源に接続されゲート及
びドレインが前記第３ＭＯＳトランジスタのドレインに
接続される第４ＭＯＳトランジスタと、ソースが前記第
１電源に接続されゲートに前記第４ＭＯＳトランジスタ
のゲートが接続された第５ＭＯＳトランジスタと、ソー
スが第２電源に接続されゲート及びドレインが前記第５
ＭＯＳトランジスタのドレインに接続された第６ＭＯＳ
トランジスタとを具備し、前記第４及び第６ＭＯＳトラ
ンジスタの各々のドレイン電圧を前記制御電圧として出
力することを特徴とする請求項１又は２記載のＰＬＬ回
路。
【請求項４】前記検出回路は、ソースが高電位側電源
端子に接続され、ゲートに第１遅延信号が入力される第
１ＭＯＳトランジスタと、ソースが前記高電位側電源端
子に接続され、ゲートに前記第１遅延信号の反転信号が
入力される第２ＭＯＳトランジスタと、ソースが前記第
２ＭＯＳトランジスタのドレインに接続され、ドレイン
が前記第１ＭＯＳトランジスタのドレインに接続され、
ゲートに第２遅延信号の反転信号が入力される第３ＭＯ
Ｓトランジスタと、ソースに前記第１遅延信号の反転信
号が入力され、ゲートに前記第２遅延信号の反転信号が
入力され、ドレインが前記第１ＭＯＳトランジスタのド
レインに接続される第４ＭＯＳトランジスタとから構成
され、前記第１遅延信号の立ち上がりエッジから前記第
２遅延信号の立ち上がりエッジまでのパルス幅を有する
パルス信号を、前記第４ＭＯＳトランジスタのドレイン
から出力することを特徴とする請求項１又は２記載のＰ
ＬＬ回路。
【請求項５】前記検出回路は、ソースが低電位側電源
端子に接続され、ゲートに第１遅延信号が入力される第
１ＭＯＳトランジスタと、ソースが前記低電位側電源端
子に接続され、ゲートに前記第１遅延信号の反転信号が
入力される第２ＭＯＳトランジスタと、ソースが前記第
２ＭＯＳトランジスタのドレインに接続され、ドレイン
が前記第１ＭＯＳトランジスタのドレインに接続され、
ゲートに第２遅延信号の反転信号が入力される第３ＭＯ
Ｓトランジスタと、ソースに前記第１遅延信号の反転信
号が入力され、ゲートに前記第２遅延信号の反転信号が
入力され、ドレインが前記第１ＭＯＳトランジスタのド
レインに接続される第４ＭＯＳトランジスタとから構成
され、前記第１遅延信号の立ち下がりエッジから前記第
２遅延信号の立ち下がりエッジまでのパルス幅を有する
パルス信号を、前記第４ＭＯＳトランジスタのドレイン
から出力することを特徴とする請求項１又は２記載のＰ
ＬＬ回路。
【請求項６】前記合成回路は、直列接続されたＮ個の
ＭＯＳトランジスタからなるＮ入力の複数のＮＡＮＤ回
路から構成され、各々のＮＡＮＤ回路に入力するＮ個の
入力信号の順番がそれぞれ異なり、前記複数のＮＡＮＤ
回路は互いに並列に接続されていることを特徴とする請
求項１又は２記載のＰＬＬ回路。
【請求項７】前記合成回路は、直列接続されたＮ個の
ＭＯＳトランジスタからなるＮ入力の複数のＮＯＲ回路
から構成され、各々のＮＯＲ回路に入力するＮ個の入力
信号の順番がそれぞれ異なり、前記複数のＮＯＲ回路は
互いに並列に接続されていることを特徴とする請求項１
又は２記載のＰＬＬ回路。