JP3323054B2 - 周波数逓倍回路 - Google Patents
周波数逓倍回路Info
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- 230000003111 delayed effect Effects 0.000 claims description 32
- 230000010355 oscillation Effects 0.000 claims description 16
- 230000000630 rising effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 12
- 101100297420 Homarus americanus phc-1 gene Proteins 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 101001071145 Homo sapiens Polyhomeotic-like protein 1 Proteins 0.000 description 3
- 102100033222 Polyhomeotic-like protein 1 Human genes 0.000 description 3
- 101100381996 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BRO1 gene Proteins 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- YDLQKLWVKKFPII-UHFFFAOYSA-N timiperone Chemical compound C1=CC(F)=CC=C1C(=O)CCCN1CCC(N2C(NC3=CC=CC=C32)=S)CC1 YDLQKLWVKKFPII-UHFFFAOYSA-N 0.000 description 1
- 229950000809 timiperone Drugs 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
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Description
【０００１】
【発明の属する技術分野】本発明は、周波数逓倍回路に
関し、特に逓倍比が数千倍と大きく、かつ低ジッタで安
定度の高い逓倍信号を生成する回路に係わる。
関し、特に逓倍比が数千倍と大きく、かつ低ジッタで安
定度の高い逓倍信号を生成する回路に係わる。
【０００２】
【従来の技術】図１１は、従来のＰＬＬ（Phase Locked
Loop ）回路を用いた周波数逓倍回路を示す。電圧制御
発振器（以下ＶＣＯと呼ぶ）３が出力する発振信号Ｆｏ
ｕｔは、分周器（ＤＩＶ）４の入力端子に供給される。
分周器４は、発振信号ＦｏｕｔをＮ分周した分周信号Ｆ
ｏｕｔ／Ｎを位相比較器１（以下ＰＨＣと呼ぶ）の第１
の入力端子に供給する。また、基準信号Ｆｒｅｆは、Ｐ
ＨＣ１の第２の入力端子に供給される。ＰＨＣ１は、分
周信号Ｆｏｕｔ／Ｎと基準信号Ｆｒｅｆとの位相差に応
じた誤差信号Ｖｅｒｒを出力する。この誤差信号Ｖｅｒ
ｒは、低域通過フィルタ２（以下ＬＰＦと呼ぶ）の入力
端子に供給され、ＬＰＦ２は、誤差信号Ｖｅｒｒを積分
して直流レベルの出力信号ＶｃｏｎｔをＶＣＯ３の制御
電圧入力端子に供給する。
Loop ）回路を用いた周波数逓倍回路を示す。電圧制御
発振器（以下ＶＣＯと呼ぶ）３が出力する発振信号Ｆｏ
ｕｔは、分周器（ＤＩＶ）４の入力端子に供給される。
分周器４は、発振信号ＦｏｕｔをＮ分周した分周信号Ｆ
ｏｕｔ／Ｎを位相比較器１（以下ＰＨＣと呼ぶ）の第１
の入力端子に供給する。また、基準信号Ｆｒｅｆは、Ｐ
ＨＣ１の第２の入力端子に供給される。ＰＨＣ１は、分
周信号Ｆｏｕｔ／Ｎと基準信号Ｆｒｅｆとの位相差に応
じた誤差信号Ｖｅｒｒを出力する。この誤差信号Ｖｅｒ
ｒは、低域通過フィルタ２（以下ＬＰＦと呼ぶ）の入力
端子に供給され、ＬＰＦ２は、誤差信号Ｖｅｒｒを積分
して直流レベルの出力信号ＶｃｏｎｔをＶＣＯ３の制御
電圧入力端子に供給する。
【０００３】以下、この回路の動作を説明する。分周信
号Ｆｏｕｔ／Ｎの周波数が基準信号Ｆｒｅｆの周波数よ
りも低い場合、ＰＨＣ１は、分周信号Ｆｏｕｔ／Ｎの位
相が基準信号Ｆｒｅｆよりも遅れている期間だけ、低レ
ベルの信号を出力する。ＬＰＦ２が負帰還をかけたアク
ティブフィルタであるとすると、ＬＰＦ２の出力レベル
はそれ以前の状態と比べて高くなる。この結果、ＶＣＯ
３は以前の発振周波数よりも高い周波数で発振する。こ
の新たな発振信号Ｆｏｕｔの分周信号Ｆｏｕｔ／Ｎの周
波数が基準信号Ｆｒｅｆの周波数よりも低ければ同様の
過程を経て、ＶＣＯ３はさらに高い周波数で発振する。
逆に、分周信号Ｆｏｕｔ／Ｎの周波数が基準信号Ｆｒｅ
ｆの周波数よりも高くなれば、ＰＨＣ１は分周信号Ｆｏ
ｕｔ／Ｎと位相信号Ｆｒｅｆとの位相差と同じ期間だけ
高レベルの信号を出力する。この高レベルのパルスは、
ＬＰＦ２で積分され、ＬＰＦ２の出力レベルは以前の状
態よりも低くなる。その結果、ＶＣＯ３は以前の発振周
波数よりも低い周波数で発振する。このようにして、何
回か分周信号Ｆｏｕｔ／Ｎと基準信号Ｆｒｅｆが比較さ
れ、絶えず位相誤差をなくすようにループが動作する。
分周信号Ｆｏｕｔ／Ｎと基準信号Ｆｒｅｆの位相差がゼ
ロとなると、ＰＨＣ１の出力はハイインピーダンスの状
態になり、ＬＰＦ２の出力レベルは前の状態と同じレベ
ルを維持する。その結果、ＶＣＯ３も前の発振周波数と
同じ発振周波数を発振する。こうして安定状態に至った
場合、ＰＬＬ回路の出力周波数Ｆｏｕｔは、基準信号の
周波数Ｆｒｅｆと分周器４の分周数Ｎにより、 Ｆｏｕｔ＝Ｆｒｅｆ×Ｎ で与えられる。
号Ｆｏｕｔ／Ｎの周波数が基準信号Ｆｒｅｆの周波数よ
りも低い場合、ＰＨＣ１は、分周信号Ｆｏｕｔ／Ｎの位
相が基準信号Ｆｒｅｆよりも遅れている期間だけ、低レ
ベルの信号を出力する。ＬＰＦ２が負帰還をかけたアク
ティブフィルタであるとすると、ＬＰＦ２の出力レベル
はそれ以前の状態と比べて高くなる。この結果、ＶＣＯ
３は以前の発振周波数よりも高い周波数で発振する。こ
の新たな発振信号Ｆｏｕｔの分周信号Ｆｏｕｔ／Ｎの周
波数が基準信号Ｆｒｅｆの周波数よりも低ければ同様の
過程を経て、ＶＣＯ３はさらに高い周波数で発振する。
逆に、分周信号Ｆｏｕｔ／Ｎの周波数が基準信号Ｆｒｅ
ｆの周波数よりも高くなれば、ＰＨＣ１は分周信号Ｆｏ
ｕｔ／Ｎと位相信号Ｆｒｅｆとの位相差と同じ期間だけ
高レベルの信号を出力する。この高レベルのパルスは、
ＬＰＦ２で積分され、ＬＰＦ２の出力レベルは以前の状
態よりも低くなる。その結果、ＶＣＯ３は以前の発振周
波数よりも低い周波数で発振する。このようにして、何
回か分周信号Ｆｏｕｔ／Ｎと基準信号Ｆｒｅｆが比較さ
れ、絶えず位相誤差をなくすようにループが動作する。
分周信号Ｆｏｕｔ／Ｎと基準信号Ｆｒｅｆの位相差がゼ
ロとなると、ＰＨＣ１の出力はハイインピーダンスの状
態になり、ＬＰＦ２の出力レベルは前の状態と同じレベ
ルを維持する。その結果、ＶＣＯ３も前の発振周波数と
同じ発振周波数を発振する。こうして安定状態に至った
場合、ＰＬＬ回路の出力周波数Ｆｏｕｔは、基準信号の
周波数Ｆｒｅｆと分周器４の分周数Ｎにより、 Ｆｏｕｔ＝Ｆｒｅｆ×Ｎ で与えられる。
【０００４】また、分周器４にプログラマブルカウンタ
を使用すれば、分周数Ｎは可変となり、周波数Ｆｒｅｆ
を単位とする任意の出力周波数Ｆｏｕｔを得ることがで
きる。
を使用すれば、分周数Ｎは可変となり、周波数Ｆｒｅｆ
を単位とする任意の出力周波数Ｆｏｕｔを得ることがで
きる。
【０００５】しかし、通常、ＰＨＣ１の出力は、基準周
波数Ｆｒｅｆの立ち上がりまたは立ち下がりに同期して
出力される。したがって、出力周波数Ｆｏｕｔと基準周
波数Ｆｒｅｆの逓倍比が大きくなると、出力周波数Ｆｏ
ｕｔから見て、ＰＨＣ１が誤差信号を出力をしてから次
の誤差信号を出力をするまでの間隔が長くなる。この結
果、ＰＬＬ回路は十分に制御されなくなり、出力周波数
Ｆｏｕｔの安定度が低下する。安定度は、基準信号Ｆｒ
ｅｆと出力信号Ｆｏｕｔとの位相ずれを示すフェーズエ
ラーと、出力信号Ｆｏｕｔのクロック間の乱れを示すジ
ッタにより評価される。一般に、ＰＬＬ回路においてＬ
ＰＦ２の出力振幅を大きくすると、フェーズエラーは小
さくなるが、ジッタは大きくなる。逆に、ＬＰＦの出力
振幅を小さくすると、フェーズエラーは大きくなるが、
ジッタは小さくなる。
波数Ｆｒｅｆの立ち上がりまたは立ち下がりに同期して
出力される。したがって、出力周波数Ｆｏｕｔと基準周
波数Ｆｒｅｆの逓倍比が大きくなると、出力周波数Ｆｏ
ｕｔから見て、ＰＨＣ１が誤差信号を出力をしてから次
の誤差信号を出力をするまでの間隔が長くなる。この結
果、ＰＬＬ回路は十分に制御されなくなり、出力周波数
Ｆｏｕｔの安定度が低下する。安定度は、基準信号Ｆｒ
ｅｆと出力信号Ｆｏｕｔとの位相ずれを示すフェーズエ
ラーと、出力信号Ｆｏｕｔのクロック間の乱れを示すジ
ッタにより評価される。一般に、ＰＬＬ回路においてＬ
ＰＦ２の出力振幅を大きくすると、フェーズエラーは小
さくなるが、ジッタは大きくなる。逆に、ＬＰＦの出力
振幅を小さくすると、フェーズエラーは大きくなるが、
ジッタは小さくなる。
【０００６】
【発明が解決しようとする課題】基準信号Ｆｒｅｆの周
波数が一定である場合、ＰＬＬ回路の逓倍比Ｎの最大値
は、ＶＣＯ３が発振可能な最大の周波数Ｆｏｕｔにより
決まる。したがって、逓倍比Ｎを大きくするには、ＶＣ
Ｏ３の出力周波数Ｆｏｕｔの最大値を大きくする必要が
ある。これは、ＶＣＯ３の変換係数Ｋｆ（＝Ｆｏｕｔ／
Ｖｃｏｎｔ）を大きくすることを意味する。しかし、変
換係数Ｋｆを大きくすると、ノイズ等で制御電圧Ｖｃｏ
ｎｔが変動したときＶＣＯ３の出力周波数Ｆｏｕｔの変
動も大きくなり、ＶＣＯ３を精度よく制御することが困
難になる。
波数が一定である場合、ＰＬＬ回路の逓倍比Ｎの最大値
は、ＶＣＯ３が発振可能な最大の周波数Ｆｏｕｔにより
決まる。したがって、逓倍比Ｎを大きくするには、ＶＣ
Ｏ３の出力周波数Ｆｏｕｔの最大値を大きくする必要が
ある。これは、ＶＣＯ３の変換係数Ｋｆ（＝Ｆｏｕｔ／
Ｖｃｏｎｔ）を大きくすることを意味する。しかし、変
換係数Ｋｆを大きくすると、ノイズ等で制御電圧Ｖｃｏ
ｎｔが変動したときＶＣＯ３の出力周波数Ｆｏｕｔの変
動も大きくなり、ＶＣＯ３を精度よく制御することが困
難になる。
【０００７】また、通常のＶＣＯ３は、周波数の制御は
しても、出力信号Ｆｏｕｔのクロック波形のデューティ
比の制御はしていない。そこで、クロック波形のデュー
ティ比を５０％に保証する必要がある場合、図１２に示
す回路が用いられる。以下、同一の構成要素には同一の
符号を付し、説明を省略する。図１２において、ＶＣＯ
３は必要な周波数の２倍の周波数で発振し、ＶＣＯ３の
出力端子は２分周回路８の入力端子に接続され、２分周
回路８の出力端子は分周回路４の入力端子に接続され
る。２分周回路８の出力信号は、デューティ比が５０％
のクロック信号となる。この場合、ＶＣＯ３の変換係数
Ｋｆがさらに大きくなるため、ＶＣＯ３の制御がさらに
困難になる。
しても、出力信号Ｆｏｕｔのクロック波形のデューティ
比の制御はしていない。そこで、クロック波形のデュー
ティ比を５０％に保証する必要がある場合、図１２に示
す回路が用いられる。以下、同一の構成要素には同一の
符号を付し、説明を省略する。図１２において、ＶＣＯ
３は必要な周波数の２倍の周波数で発振し、ＶＣＯ３の
出力端子は２分周回路８の入力端子に接続され、２分周
回路８の出力端子は分周回路４の入力端子に接続され
る。２分周回路８の出力信号は、デューティ比が５０％
のクロック信号となる。この場合、ＶＣＯ３の変換係数
Ｋｆがさらに大きくなるため、ＶＣＯ３の制御がさらに
困難になる。
【０００８】また、ＰＬＬ回路の逓倍比Ｎが大きい場
合、ＶＣＯ３の出力周波数Ｆｏｕｔと比較すると、ＰＬ
Ｌ回路の基準周波数Ｆｒｅｆはかなり低周波数であるこ
とになる。基準周波数Ｆｒｅｆが低周波になると、ＶＣ
Ｏ３を制御するＰＨＣ１の制御周期が長くなり、ＶＣＯ
３を精度良く制御することが困難になる。
合、ＶＣＯ３の出力周波数Ｆｏｕｔと比較すると、ＰＬ
Ｌ回路の基準周波数Ｆｒｅｆはかなり低周波数であるこ
とになる。基準周波数Ｆｒｅｆが低周波になると、ＶＣ
Ｏ３を制御するＰＨＣ１の制御周期が長くなり、ＶＣＯ
３を精度良く制御することが困難になる。
【０００９】さらに、ＬＳＩチップ上にＰＬＬ回路を内
蔵する場合、プロセスばらつきを考慮すると、必要なロ
ックレンジの２ないし３倍のマージンを持たせる必要が
ある。そのため、ＶＣＯ３の変換係数を下げてＰＬＬ回
路の安定度を上げることは実用上困難である。
蔵する場合、プロセスばらつきを考慮すると、必要なロ
ックレンジの２ないし３倍のマージンを持たせる必要が
ある。そのため、ＶＣＯ３の変換係数を下げてＰＬＬ回
路の安定度を上げることは実用上困難である。
【００１０】また、チップ上の他の回路、特にデジタル
回路系からのノイズの影響も大きく、ＰＬＬ回路を安定
に動作させることは困難である。このように、ＰＬＬ回
路の逓倍比Ｎを大きくすると、発振周波数の安定度が低
下し、フェーズエラー特性やジッタ特性が悪化する。
回路系からのノイズの影響も大きく、ＰＬＬ回路を安定
に動作させることは困難である。このように、ＰＬＬ回
路の逓倍比Ｎを大きくすると、発振周波数の安定度が低
下し、フェーズエラー特性やジッタ特性が悪化する。
【００１１】本発明は、上記課題に鑑みてなされたもの
であり、逓倍比が数千倍という大きな逓倍比を得ること
ができるとともに、逓倍比を大きくした場合においても
ジッタが低く安定度の高い出力周波数を生成することが
可能な逓倍回路を提供することを目的とする。
であり、逓倍比が数千倍という大きな逓倍比を得ること
ができるとともに、逓倍比を大きくした場合においても
ジッタが低く安定度の高い出力周波数を生成することが
可能な逓倍回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、上記課題を解
決するため、入力端子及び出力端子と、前記入力端子と
出力端子との間に配置され、複数の周波数逓倍回路を直
列接続して構成された周波数逓倍回路とを有し、前記入
力端子の最も近傍に配置された初段の周波数逓倍回路の
逓倍比は後段の周波数逓倍回路に対して最大であること
を特徴とする。また、前記複数の周波数逓倍回路の少な
くとも１つは、入力端子に第１の基準信号が供給され、
出力端子から遅延信号を出力し、前記第１の基準信号と
前記遅延信号との間の遅延時間のＮ分の１の時間ずつ前
記第１の基準信号を遅延させた遅延信号を出力するＮ個
の中間端子を有する電圧制御遅延回路と、第１の入力端
子に前記第１の基準信号の反転信号が供給され、第２の
入力端子に前記遅延信号が供給され、前記遅延信号と反
転信号の位相差に応じた誤差信号を出力する位相比較器
と、入力端子に前記誤差信号が供給され、出力端子が前
記電圧制御遅延回路の制御電圧入力端子に接続された低
域通過フィルタと、入力端子に前記Ｎ個の中間端子が接
続され、前記第１の基準信号のＮ逓倍信号を出力するＮ
逓倍論理回路とを具備することを特徴とする。また、前
記複数の周波数逓倍回路の少なくとも１つは、前記初段
の周波数逓倍回路であって、後段の前記周波数逓倍回路
の少なくとも１つは、発振信号を生成する電圧制御発振
器と、入力端子に前記発振信号が供給され、前記発振信
号を分周した分周信号を出力する分周回路と、第１の入
力端子に前記分周信号が供給され、第２の入力端子に前
記第１の基準信号がＮ逓倍された第２の基準信号が供給
され、前記第２の基準信号と前記分周信号の位相差に応
じた誤差信号を出力する位相比較器と、入力端子に前記
誤差信号が供給され、出力端子が前記電圧制御発振器の
制御電圧入力端子に接続された低域通過フィルタとを具
備することを特徴とする。また、前記複数の周波数逓倍
回路の少なくとも１つは、前記初段の周波数逓倍回路で
あって、後段の前記周波数逓倍回路は、入力端子に前段
の周波数逓倍回路が出力する逓倍信号が供給され、制御
電圧入力端子に前記初段の周波数逓倍回路の低域通過フ
ィルタの出力端子が接続され、前記前段の逓倍信号の周
期のＭ分の １の時間ずつ前記前段の逓倍信号を遅延させ
た信号を出力する中間端子を有する電圧制御遅延回路
と、入力端子に前記電圧制御遅延回路の中間端子が接続
され、前記前段の逓倍信号のＭ逓倍信号を出力するＭ逓
倍論理回路とを具備することを特徴とする。また、前記
電圧制御遅延回路は、前記低域通過フィルタから出力さ
れる制御電圧に応じて制御信号を生成する制御回路と、
直列接続され、それぞれがＮ個の中間端子の１つを有す
る複数の遅延回路とを有し、前記各遅延回路は前記制御
回路から出力される制御信号に応じて前記第１の基準信
号を順次遅延し、対応する前記Ｎ個の中間端子の１つに
遅延された第１の基準信号を出力することを特徴とす
る。また、前記Ｎ逓倍論理回路は、前記中間端子の１つ
が第１の入力端子に接続され、前記第１の入力端子に供
給される信号に対して前記遅延時間のＮ分の１の時間だ
け遅延された信号を出力する前記中間端子の１つが第２
の入力端子に接続され、前記中間端子は１つの入力端子
にのみ接続されるＮ／２個のエクスクルシブノア回路
と、入力端子に前記Ｎ／２個のエクスクルシブノア回路
の出力端子が接続され、前記Ｎ逓倍信号を出力するナン
ド回路と具備することを特徴とする。また、前記複数の
周波数逓倍回路の少なくとも１つは、入力端子に第１の
基準信号が供給され、出力端子から遅延信号を出力し、
前記第１の基準信号と前記遅延信号との間の遅延時間の
２Ｎ分の１の時間ずつ前記第１の基準信号を遅延させた
遅延信号を出力する２Ｎ個の中間端子を有する電圧制御
遅延回路と、第１の入力端子に前記遅延信号が供給さ
れ、第２の入力端子に前記第１の基準信号が供給され、
前記遅延信号と第１の基準信号の位相差に応じた誤差信
号を出力する位相比較器と、入力端子に前記誤差信号が
供給され、出力端子が前記電圧制御遅延回路の制御電圧
入力端子に接続された低域通過フィルタと、２Ｎ個の入
力端子を有し、入力信号の立ち上がりまたは立ち下がり
のみを用いて前記基準信号のＮ逓倍信号を出力するＮ逓
倍論理回路とを具備することを特徴とする。また、前記
電圧制御遅延回路は、前記低域通過フィルタから出力さ
れる制御電圧に応じて制御信号を生成する制御回路と、
直列接続され、それぞれが２Ｎ個の中間端子の１つを有
する複数の遅延回路とを有し、前記各遅延回路は前記制
御回 路から出力される制御信号に応じて前記第１の基準
信号を順次遅延し、対応する前記中間端子の１つに遅延
された第１の基準信号を出力することを特徴とする。ま
た、前記Ｎ逓倍論理回路は、前記中間端子の１つに第１
の入力端子が接続され、前記第１の入力端子に供給され
る信号に対して前記遅延時間の２Ｎ分の１の時間だけ遅
延された信号を出力する前記中間端子の１つに第２の入
力端子が接続され、前記中間端子は１つの入力端子にの
み接続されるＮ個のＲＳフリップフロップ回路と、入力
端子に前記Ｎ個のＲＳフリップフロップ回路の出力端子
がそれぞれ接続され、前記Ｎ逓倍信号を出力するノア回
路と具備することを特徴とする。
決するため、入力端子及び出力端子と、前記入力端子と
出力端子との間に配置され、複数の周波数逓倍回路を直
列接続して構成された周波数逓倍回路とを有し、前記入
力端子の最も近傍に配置された初段の周波数逓倍回路の
逓倍比は後段の周波数逓倍回路に対して最大であること
を特徴とする。また、前記複数の周波数逓倍回路の少な
くとも１つは、入力端子に第１の基準信号が供給され、
出力端子から遅延信号を出力し、前記第１の基準信号と
前記遅延信号との間の遅延時間のＮ分の１の時間ずつ前
記第１の基準信号を遅延させた遅延信号を出力するＮ個
の中間端子を有する電圧制御遅延回路と、第１の入力端
子に前記第１の基準信号の反転信号が供給され、第２の
入力端子に前記遅延信号が供給され、前記遅延信号と反
転信号の位相差に応じた誤差信号を出力する位相比較器
と、入力端子に前記誤差信号が供給され、出力端子が前
記電圧制御遅延回路の制御電圧入力端子に接続された低
域通過フィルタと、入力端子に前記Ｎ個の中間端子が接
続され、前記第１の基準信号のＮ逓倍信号を出力するＮ
逓倍論理回路とを具備することを特徴とする。また、前
記複数の周波数逓倍回路の少なくとも１つは、前記初段
の周波数逓倍回路であって、後段の前記周波数逓倍回路
の少なくとも１つは、発振信号を生成する電圧制御発振
器と、入力端子に前記発振信号が供給され、前記発振信
号を分周した分周信号を出力する分周回路と、第１の入
力端子に前記分周信号が供給され、第２の入力端子に前
記第１の基準信号がＮ逓倍された第２の基準信号が供給
され、前記第２の基準信号と前記分周信号の位相差に応
じた誤差信号を出力する位相比較器と、入力端子に前記
誤差信号が供給され、出力端子が前記電圧制御発振器の
制御電圧入力端子に接続された低域通過フィルタとを具
備することを特徴とする。また、前記複数の周波数逓倍
回路の少なくとも１つは、前記初段の周波数逓倍回路で
あって、後段の前記周波数逓倍回路は、入力端子に前段
の周波数逓倍回路が出力する逓倍信号が供給され、制御
電圧入力端子に前記初段の周波数逓倍回路の低域通過フ
ィルタの出力端子が接続され、前記前段の逓倍信号の周
期のＭ分の １の時間ずつ前記前段の逓倍信号を遅延させ
た信号を出力する中間端子を有する電圧制御遅延回路
と、入力端子に前記電圧制御遅延回路の中間端子が接続
され、前記前段の逓倍信号のＭ逓倍信号を出力するＭ逓
倍論理回路とを具備することを特徴とする。また、前記
電圧制御遅延回路は、前記低域通過フィルタから出力さ
れる制御電圧に応じて制御信号を生成する制御回路と、
直列接続され、それぞれがＮ個の中間端子の１つを有す
る複数の遅延回路とを有し、前記各遅延回路は前記制御
回路から出力される制御信号に応じて前記第１の基準信
号を順次遅延し、対応する前記Ｎ個の中間端子の１つに
遅延された第１の基準信号を出力することを特徴とす
る。また、前記Ｎ逓倍論理回路は、前記中間端子の１つ
が第１の入力端子に接続され、前記第１の入力端子に供
給される信号に対して前記遅延時間のＮ分の１の時間だ
け遅延された信号を出力する前記中間端子の１つが第２
の入力端子に接続され、前記中間端子は１つの入力端子
にのみ接続されるＮ／２個のエクスクルシブノア回路
と、入力端子に前記Ｎ／２個のエクスクルシブノア回路
の出力端子が接続され、前記Ｎ逓倍信号を出力するナン
ド回路と具備することを特徴とする。また、前記複数の
周波数逓倍回路の少なくとも１つは、入力端子に第１の
基準信号が供給され、出力端子から遅延信号を出力し、
前記第１の基準信号と前記遅延信号との間の遅延時間の
２Ｎ分の１の時間ずつ前記第１の基準信号を遅延させた
遅延信号を出力する２Ｎ個の中間端子を有する電圧制御
遅延回路と、第１の入力端子に前記遅延信号が供給さ
れ、第２の入力端子に前記第１の基準信号が供給され、
前記遅延信号と第１の基準信号の位相差に応じた誤差信
号を出力する位相比較器と、入力端子に前記誤差信号が
供給され、出力端子が前記電圧制御遅延回路の制御電圧
入力端子に接続された低域通過フィルタと、２Ｎ個の入
力端子を有し、入力信号の立ち上がりまたは立ち下がり
のみを用いて前記基準信号のＮ逓倍信号を出力するＮ逓
倍論理回路とを具備することを特徴とする。また、前記
電圧制御遅延回路は、前記低域通過フィルタから出力さ
れる制御電圧に応じて制御信号を生成する制御回路と、
直列接続され、それぞれが２Ｎ個の中間端子の１つを有
する複数の遅延回路とを有し、前記各遅延回路は前記制
御回 路から出力される制御信号に応じて前記第１の基準
信号を順次遅延し、対応する前記中間端子の１つに遅延
された第１の基準信号を出力することを特徴とする。ま
た、前記Ｎ逓倍論理回路は、前記中間端子の１つに第１
の入力端子が接続され、前記第１の入力端子に供給され
る信号に対して前記遅延時間の２Ｎ分の１の時間だけ遅
延された信号を出力する前記中間端子の１つに第２の入
力端子が接続され、前記中間端子は１つの入力端子にの
み接続されるＮ個のＲＳフリップフロップ回路と、入力
端子に前記Ｎ個のＲＳフリップフロップ回路の出力端子
がそれぞれ接続され、前記Ｎ逓倍信号を出力するノア回
路と具備することを特徴とする。
【００１３】
【発明の実施の形態】図１は、本発明の第１の実施例を
示す図である。基準信号Ｆｒｅｆは、Ｎ倍の逓倍回路１
０の入力端子に供給される。Ｎ逓倍回路１０は、周波数
がＮ×Ｆｒｅｆの信号をＭ倍の逓倍回路１１の入力端子
に供給する。Ｍ逓倍回路１１は、周波数がＭ×Ｎ×Ｆｒ
ｅｆの信号Ｆｏｕｔを出力する。
示す図である。基準信号Ｆｒｅｆは、Ｎ倍の逓倍回路１
０の入力端子に供給される。Ｎ逓倍回路１０は、周波数
がＮ×Ｆｒｅｆの信号をＭ倍の逓倍回路１１の入力端子
に供給する。Ｍ逓倍回路１１は、周波数がＭ×Ｎ×Ｆｒ
ｅｆの信号Ｆｏｕｔを出力する。
【００１４】図２は、本発明に用いられる逓倍回路の第
１の例を示す。図２に示した逓倍回路の逓倍比は例えば
４である。基準信号Ｆｒｅｆは、電圧制御遅延回路１２
の入力端子に供給される。電圧制御遅延回路１２は、制
御電圧Ｖｃｏｎｔにより遅延時間が制御される直列に複
数接続された遅延回路よりなる。図７は、電圧制御遅延
回路の一例を示す。
１の例を示す。図２に示した逓倍回路の逓倍比は例えば
４である。基準信号Ｆｒｅｆは、電圧制御遅延回路１２
の入力端子に供給される。電圧制御遅延回路１２は、制
御電圧Ｖｃｏｎｔにより遅延時間が制御される直列に複
数接続された遅延回路よりなる。図７は、電圧制御遅延
回路の一例を示す。
【００１５】この電圧制御遅延回路は、制御回路３２と
縦続接続された複数の遅延回路３３によって構成されて
いる。制御回路３２は、ＬＰＦ１５から供給される制御
電圧Ｖｃｏｎｔに応じて遅延回路３３の遅延量を制御す
るための信号ＶＰＣ，ＶＮＣを発生する。遅延回路３３
の各々は、遅延時間が制御されるインバータ３３ａと出
力バッファ用インバータ３３ｂとにより構成される。遅
延回路３３の各々において、制御回路３２から出力され
る制御信号ＶＰＣ、ＶＮＣは制御用トランジスタＭＰ
１、ＭＮ１のゲートにそれぞれ供給される。制御用トラ
ンジスタＭＰ１，ＭＮ１は、制御信号ＶＰＣ，ＶＮＣに
応じて、各々のトランジスタを流れる電流値の最大値を
制御する。そして、電流値の最大値を大きくするとイン
バータ３３ａでの遅延時間は小さくなり、電流値の最大
値を小さくするとインバータ３３ａでの遅延時間が大き
くなる。インバータ３３ａが出力する遅延信号は、出力
バッファ用インバータ３３ｂを介して中間端子Ｔ１，Ｔ
２…ＴＮに供給される。また、このインバータ３３ａが
出力する遅延信号は、次段の遅延回路を構成するインバ
ータ３３ａの入力端子に供給される。電圧制御遅延回路
１２の出力信号は、ＰＨＣ１４の第１の入力端子に供給
される。また、基準信号Ｆｒｅｆは、インバータ１３を
介してＰＨＣ１４の第２の入力端子に供給される。ＰＨ
Ｃ１４は、両者の位相差を検出して、位相差に応じた誤
差信号ＶｅｒｒをＬＰＦ１５の入力端子に供給する。図
８は、位相比較器の回路例を示す。位相比較器は周知の
回路を適用できる。ＬＰＦ１５は、誤差信号Ｖｅｒｒを
積分した信号Ｆｏｕｔを電圧制御遅延回路１２の制御電
圧入力端子に供給する。
縦続接続された複数の遅延回路３３によって構成されて
いる。制御回路３２は、ＬＰＦ１５から供給される制御
電圧Ｖｃｏｎｔに応じて遅延回路３３の遅延量を制御す
るための信号ＶＰＣ，ＶＮＣを発生する。遅延回路３３
の各々は、遅延時間が制御されるインバータ３３ａと出
力バッファ用インバータ３３ｂとにより構成される。遅
延回路３３の各々において、制御回路３２から出力され
る制御信号ＶＰＣ、ＶＮＣは制御用トランジスタＭＰ
１、ＭＮ１のゲートにそれぞれ供給される。制御用トラ
ンジスタＭＰ１，ＭＮ１は、制御信号ＶＰＣ，ＶＮＣに
応じて、各々のトランジスタを流れる電流値の最大値を
制御する。そして、電流値の最大値を大きくするとイン
バータ３３ａでの遅延時間は小さくなり、電流値の最大
値を小さくするとインバータ３３ａでの遅延時間が大き
くなる。インバータ３３ａが出力する遅延信号は、出力
バッファ用インバータ３３ｂを介して中間端子Ｔ１，Ｔ
２…ＴＮに供給される。また、このインバータ３３ａが
出力する遅延信号は、次段の遅延回路を構成するインバ
ータ３３ａの入力端子に供給される。電圧制御遅延回路
１２の出力信号は、ＰＨＣ１４の第１の入力端子に供給
される。また、基準信号Ｆｒｅｆは、インバータ１３を
介してＰＨＣ１４の第２の入力端子に供給される。ＰＨ
Ｃ１４は、両者の位相差を検出して、位相差に応じた誤
差信号ＶｅｒｒをＬＰＦ１５の入力端子に供給する。図
８は、位相比較器の回路例を示す。位相比較器は周知の
回路を適用できる。ＬＰＦ１５は、誤差信号Ｖｅｒｒを
積分した信号Ｆｏｕｔを電圧制御遅延回路１２の制御電
圧入力端子に供給する。
【００１６】さらに、電圧制御遅延回路１２には、電圧
制御遅延回路１２の入力端子と出力端子間の遅延量の４
分の１ずつ、入力信号を遅延させた信号を出力する中間
端子Ｔ１ないしＴ４が設けられている。回路上は、隣り
合った中間端子Ｔ１ないしＴ４間にある遅延回路の段数
が等しくなっている。中間端子Ｔ１、Ｔ２は、それぞれ
エクスクルシブノアゲート１６の第１及び第２の入力端
子に接続され、エクスクルシブノアゲート１６の出力端
子Ｌ１はナンドゲート１８の第１の入力端子に接続され
る。また、中間端子Ｔ３，Ｔ４は、それぞれエクスクル
シブノアゲート１７の第１及び第２の入力端子に接続さ
れ、エクスクルシブノアゲート１７の出力端子Ｌ２は、
ナンドゲート１８の第２の入力端子に接続される。ナン
ドゲート１８の出力信号Ｆｏｕｔは、基準信号Ｆｒｅｆ
の４逓倍信号となる。
制御遅延回路１２の入力端子と出力端子間の遅延量の４
分の１ずつ、入力信号を遅延させた信号を出力する中間
端子Ｔ１ないしＴ４が設けられている。回路上は、隣り
合った中間端子Ｔ１ないしＴ４間にある遅延回路の段数
が等しくなっている。中間端子Ｔ１、Ｔ２は、それぞれ
エクスクルシブノアゲート１６の第１及び第２の入力端
子に接続され、エクスクルシブノアゲート１６の出力端
子Ｌ１はナンドゲート１８の第１の入力端子に接続され
る。また、中間端子Ｔ３，Ｔ４は、それぞれエクスクル
シブノアゲート１７の第１及び第２の入力端子に接続さ
れ、エクスクルシブノアゲート１７の出力端子Ｌ２は、
ナンドゲート１８の第２の入力端子に接続される。ナン
ドゲート１８の出力信号Ｆｏｕｔは、基準信号Ｆｒｅｆ
の４逓倍信号となる。
【００１７】以下、本回路の動作を説明する。電圧制御
遅延回路１２の出力信号が基準信号Ｆｒｅｆの反転信号
より位相が遅れているときは、ＰＨＣ１４は、その位相
差分の期間のハイレベルのパルスを出力する。ＬＰＦ１
５は容量Ｃと抵抗Ｒで構成されるとすると、ＬＰＦ１５
が出力する電圧レベルは、以前の電圧レベルよりも高く
なる。そして、その電圧Ｖｃｏｎｔで制御される電圧制
御遅延回路１２は、その遅延回路の遅延量を小さくす
る。逆に、電圧制御遅延回路１２の出力信号が基準信号
Ｆｒｅｆの反転信号より位相が進んでいるときは、ＰＨ
Ｃ１４は位相差分の期間のローレベルのパルスを出力
し、ＬＰＦ１５の出力電圧レベルは、以前よりも低くな
り、電圧制御遅延回路１２は、回路の遅延量を大きくす
る。このようにして、何回か電圧制御遅延回路の出力信
号と基準信号Ｆｒｅｆの反転信号の位相を比較し、両者
の位相差をなくすようにループが動作する。最終的に両
者の位相が一致すると、ＰＨＣ１４の出力はハイインピ
ーダンスの状態になり、ＬＰＦ１５の出力電圧は前の電
圧レベルを保持し、電圧制御遅延回路１２も前と同じ遅
延量を維持する。この状態で、電圧制御遅延回路１２の
入力端子から出力端子までの遅延量は、基準信号Ｆｒｅ
ｆの半周期分と一致する。よって、電圧制御遅延回路１
２の中間端子Ｔ１は基準信号Ｆｒｅｆを出力し、中間端
子Ｔ２は基準信号Ｆｒｅｆをその周期の８分の１だけ遅
延させた信号を出力し、中間端子Ｔ３は基準信号Ｆｒｅ
ｆをその周期の８分の２だけ遅延させた信号を出力し、
中間端子Ｔ４は基準信号Ｆｒｅｆをその周期の８分の３
だけ遅延させた信号を出力する。図３は、図２に示した
エクスクルシブオアゲート１６、１７及びナンドゲート
１８よりなる逓倍回路の各端子におけるタイミングチャ
ートである。図３に示すように、ナンドゲート１８の出
力信号Ｆｏｕｔは、基準信号Ｆｒｅｆの４逓倍信号とな
る。
遅延回路１２の出力信号が基準信号Ｆｒｅｆの反転信号
より位相が遅れているときは、ＰＨＣ１４は、その位相
差分の期間のハイレベルのパルスを出力する。ＬＰＦ１
５は容量Ｃと抵抗Ｒで構成されるとすると、ＬＰＦ１５
が出力する電圧レベルは、以前の電圧レベルよりも高く
なる。そして、その電圧Ｖｃｏｎｔで制御される電圧制
御遅延回路１２は、その遅延回路の遅延量を小さくす
る。逆に、電圧制御遅延回路１２の出力信号が基準信号
Ｆｒｅｆの反転信号より位相が進んでいるときは、ＰＨ
Ｃ１４は位相差分の期間のローレベルのパルスを出力
し、ＬＰＦ１５の出力電圧レベルは、以前よりも低くな
り、電圧制御遅延回路１２は、回路の遅延量を大きくす
る。このようにして、何回か電圧制御遅延回路の出力信
号と基準信号Ｆｒｅｆの反転信号の位相を比較し、両者
の位相差をなくすようにループが動作する。最終的に両
者の位相が一致すると、ＰＨＣ１４の出力はハイインピ
ーダンスの状態になり、ＬＰＦ１５の出力電圧は前の電
圧レベルを保持し、電圧制御遅延回路１２も前と同じ遅
延量を維持する。この状態で、電圧制御遅延回路１２の
入力端子から出力端子までの遅延量は、基準信号Ｆｒｅ
ｆの半周期分と一致する。よって、電圧制御遅延回路１
２の中間端子Ｔ１は基準信号Ｆｒｅｆを出力し、中間端
子Ｔ２は基準信号Ｆｒｅｆをその周期の８分の１だけ遅
延させた信号を出力し、中間端子Ｔ３は基準信号Ｆｒｅ
ｆをその周期の８分の２だけ遅延させた信号を出力し、
中間端子Ｔ４は基準信号Ｆｒｅｆをその周期の８分の３
だけ遅延させた信号を出力する。図３は、図２に示した
エクスクルシブオアゲート１６、１７及びナンドゲート
１８よりなる逓倍回路の各端子におけるタイミングチャ
ートである。図３に示すように、ナンドゲート１８の出
力信号Ｆｏｕｔは、基準信号Ｆｒｅｆの４逓倍信号とな
る。
【００１８】このように、Ｎ段以上の電圧制御遅延回路
からＮ個の中間信号を取り出し、Ｎ／２個のエクスクル
シブオア回路とその出力信号を加算する論理回路とによ
り、基準信号ＦｒｅｆのＮ逓倍の信号を生成するＮ逓倍
論理回路を構成することができる。
からＮ個の中間信号を取り出し、Ｎ／２個のエクスクル
シブオア回路とその出力信号を加算する論理回路とによ
り、基準信号ＦｒｅｆのＮ逓倍の信号を生成するＮ逓倍
論理回路を構成することができる。
【００１９】図４は、本発明に用いられる逓倍回路の第
２の例を示す。図４に示した逓倍回路の逓倍比は例えば
４である。基準信号Ｆｒｅｆは、電圧制御遅延回路１９
の入力端子に供給される。電圧制御遅延回路１９は、制
御電圧Ｖｃｏｎｔにより遅延時間が制御される直列に接
続された複数の遅延回路よりなる。電圧制御遅延回路１
９の出力信号は、ＰＨＣ２０の第１の入力端子に供給さ
れる。また、基準信号Ｆｒｅｆは、ＰＨＣ２０の第２の
入力端子に供給される。ＰＨＣ２０は、２つの入力信号
の位相差を検出して、位相差に応じた誤差信号Ｖｅｒｒ
をＬＰＦ２１の入力端子に供給する。ＬＰＦ２１は、誤
差信号Ｖｅｒｒを積分した信号Ｖｃｏｎｔを電圧制御遅
延回路１９の制御電圧入力端子に出力する。図７及び図
８は、それぞれ電圧制御遅延回路１９とＰＨＣ２０の回
路例を示す。
２の例を示す。図４に示した逓倍回路の逓倍比は例えば
４である。基準信号Ｆｒｅｆは、電圧制御遅延回路１９
の入力端子に供給される。電圧制御遅延回路１９は、制
御電圧Ｖｃｏｎｔにより遅延時間が制御される直列に接
続された複数の遅延回路よりなる。電圧制御遅延回路１
９の出力信号は、ＰＨＣ２０の第１の入力端子に供給さ
れる。また、基準信号Ｆｒｅｆは、ＰＨＣ２０の第２の
入力端子に供給される。ＰＨＣ２０は、２つの入力信号
の位相差を検出して、位相差に応じた誤差信号Ｖｅｒｒ
をＬＰＦ２１の入力端子に供給する。ＬＰＦ２１は、誤
差信号Ｖｅｒｒを積分した信号Ｖｃｏｎｔを電圧制御遅
延回路１９の制御電圧入力端子に出力する。図７及び図
８は、それぞれ電圧制御遅延回路１９とＰＨＣ２０の回
路例を示す。
【００２０】さらに、電圧制御遅延回路１９に、電圧制
御遅延回路１９の入力端子と出力端子間の遅延量の８分
の１ずつ、入力信号を遅延させた信号を出力する中間端
子Ｔ１ないしＴ８を設ける。回路上は、隣り合った中間
端子Ｔ１ないしＴ８間にある遅延回路の段数が等しくな
っている。中間端子Ｔ１、Ｔ２は、例えば２個のノアゲ
ートで構成されるＲＳフリップフロップ２２のＳ入力端
子とＲ入力端子に接続される。同様にして、端子Ｔ３な
いしＴ８は、ＲＳフリップフロップ２３ないし２５のＳ
入力端子またはＲ入力端子に接続される。ＲＳフリップ
フリップ２２ないし２５のＱ出力端子Ｌ１ないしＬ４
は、ノアゲート２６の入力端子にそれぞれ接続され、ノ
アゲート２６の出力信号は、基準信号Ｆｒｅｆの４逓倍
の出力信号Ｆｏｕｔとなる。
御遅延回路１９の入力端子と出力端子間の遅延量の８分
の１ずつ、入力信号を遅延させた信号を出力する中間端
子Ｔ１ないしＴ８を設ける。回路上は、隣り合った中間
端子Ｔ１ないしＴ８間にある遅延回路の段数が等しくな
っている。中間端子Ｔ１、Ｔ２は、例えば２個のノアゲ
ートで構成されるＲＳフリップフロップ２２のＳ入力端
子とＲ入力端子に接続される。同様にして、端子Ｔ３な
いしＴ８は、ＲＳフリップフロップ２３ないし２５のＳ
入力端子またはＲ入力端子に接続される。ＲＳフリップ
フリップ２２ないし２５のＱ出力端子Ｌ１ないしＬ４
は、ノアゲート２６の入力端子にそれぞれ接続され、ノ
アゲート２６の出力信号は、基準信号Ｆｒｅｆの４逓倍
の出力信号Ｆｏｕｔとなる。
【００２１】この回路において、負帰還制御がなされる
と、最終的に電圧制御遅延回路１９の入力端子から出力
端子までの遅延量は、基準信号Ｆｒｅｆの１周期分と等
しくなる。その状態で、中間端子Ｔ１ないしＴ８の出力
信号から、基準信号Ｆｒｅｆの４逓倍信号Ｆｏｕｔが生
成される。図５は、この逓倍回路の動作を表すタイミン
グチャートである。
と、最終的に電圧制御遅延回路１９の入力端子から出力
端子までの遅延量は、基準信号Ｆｒｅｆの１周期分と等
しくなる。その状態で、中間端子Ｔ１ないしＴ８の出力
信号から、基準信号Ｆｒｅｆの４逓倍信号Ｆｏｕｔが生
成される。図５は、この逓倍回路の動作を表すタイミン
グチャートである。
【００２２】このように、２Ｎ段以上の遅延回路より構
成される電圧制御遅延回路から２Ｎ個の中間出力信号を
取り出し、Ｎ個のＲＳフリップフロップ回路を制御し、
これらＲＳフリップフロップ回路の出力信号を加算する
論理回路により、基準信号のＮ逓倍の出力信号を生成す
るＮ逓倍回路を構成することができる。この回路は、中
間端子Ｔ１ないしＴ８の出力信号の立ち上がりのみを用
いて逓倍信号を生成するため、デューティが５０％であ
る逓倍信号を容易に得ることができる。
成される電圧制御遅延回路から２Ｎ個の中間出力信号を
取り出し、Ｎ個のＲＳフリップフロップ回路を制御し、
これらＲＳフリップフロップ回路の出力信号を加算する
論理回路により、基準信号のＮ逓倍の出力信号を生成す
るＮ逓倍回路を構成することができる。この回路は、中
間端子Ｔ１ないしＴ８の出力信号の立ち上がりのみを用
いて逓倍信号を生成するため、デューティが５０％であ
る逓倍信号を容易に得ることができる。
【００２３】上述の実施例において、少なくとも１つの
周波数逓倍回路は電圧制御遅延回路を用いた逓倍回路に
より構成されるが、その効果を以下に説明する。まず、
電圧制御遅延回路で構成されたＰＬＬ回路は、制御電圧
によって変化する周波数の変化幅を狭くすることができ
る。それは、電圧制御遅延回路をリング状に接続した型
の通常のＶＣＯでは、遅延量の合計が高周波の出力信号
Ｆｏｕｔの半周期分となるように遅延量が設定されるの
に対し、電圧制御遅延回路で構成されたＰＬＬ回路で
は、遅延量の合計が低周波の基準信号Ｆｒｅｆの半周期
分または１周期分になるように遅延量が設定されるため
である。また、ＶＣＯの場合は、所望の出力周波数を得
るために、ある程度の遅延量の変化幅を確保しておかな
ければならないのに対して、電圧制御遅延回路の場合
は、遅延量の合計が基準周波数Ｆｒｅｆの半周期分また
は１周期分となればよいため、プロセスばらつき分を補
正する程度の遅延量の変化幅を確保すればよいためであ
る。
周波数逓倍回路は電圧制御遅延回路を用いた逓倍回路に
より構成されるが、その効果を以下に説明する。まず、
電圧制御遅延回路で構成されたＰＬＬ回路は、制御電圧
によって変化する周波数の変化幅を狭くすることができ
る。それは、電圧制御遅延回路をリング状に接続した型
の通常のＶＣＯでは、遅延量の合計が高周波の出力信号
Ｆｏｕｔの半周期分となるように遅延量が設定されるの
に対し、電圧制御遅延回路で構成されたＰＬＬ回路で
は、遅延量の合計が低周波の基準信号Ｆｒｅｆの半周期
分または１周期分になるように遅延量が設定されるため
である。また、ＶＣＯの場合は、所望の出力周波数を得
るために、ある程度の遅延量の変化幅を確保しておかな
ければならないのに対して、電圧制御遅延回路の場合
は、遅延量の合計が基準周波数Ｆｒｅｆの半周期分また
は１周期分となればよいため、プロセスばらつき分を補
正する程度の遅延量の変化幅を確保すればよいためであ
る。
【００２４】周波数の変化幅が電圧制御遅延回路で構成
されたＰＬＬ回路の方が小さいということは、電圧制御
遅延回路１段分あたりの遅延量の変化係数（制御電圧の
変化量に対する遅延量の変化量）が、電圧制御発振器よ
りも電圧制御遅延回路の方が小さいことを示す。そし
て、遅延量の変化係数が小さいと、制御電圧がノイズ等
で変化した場合でも出力周波数の変化は小さいため、出
力周波数の安定度は高くなる。
されたＰＬＬ回路の方が小さいということは、電圧制御
遅延回路１段分あたりの遅延量の変化係数（制御電圧の
変化量に対する遅延量の変化量）が、電圧制御発振器よ
りも電圧制御遅延回路の方が小さいことを示す。そし
て、遅延量の変化係数が小さいと、制御電圧がノイズ等
で変化した場合でも出力周波数の変化は小さいため、出
力周波数の安定度は高くなる。
【００２５】また、高周波信号を制御する電圧制御発振
器と比較すると、低周波信号を制御する電圧制御遅延回
路の方が、制御が容易である。よって、ＬＳＩ等のチッ
プ上に逓倍回路を搭載する場合は、出力周波数の安定度
が高い電圧制御遅延回路を用いた逓倍回路を搭載するこ
とがよいと考えられる。
器と比較すると、低周波信号を制御する電圧制御遅延回
路の方が、制御が容易である。よって、ＬＳＩ等のチッ
プ上に逓倍回路を搭載する場合は、出力周波数の安定度
が高い電圧制御遅延回路を用いた逓倍回路を搭載するこ
とがよいと考えられる。
【００２６】また、本実施例では、周波数逓倍回路を複
数の逓倍回路を直列に接続することで実現している。こ
れは、１個の電圧制御遅延回路を用いて１０００逓倍比
程度の逓倍回路を構成する場合、１０００段以上の電圧
制御遅延回路と５００個のエクスクルシブノア回路が必
要となり、回路規模が大きくなって、ＬＳＩチップ上に
搭載することはコスト的に問題が生じる。しかし、図１
に示すように、例えば電圧制御遅延回路を用いた比較的
逓倍比の低い逓倍回路を複数個使用し、各々を縦続接続
することにより、基準周波数に対して逓倍比が数千倍の
逓倍信号を比較的容易に生成することができる。
数の逓倍回路を直列に接続することで実現している。こ
れは、１個の電圧制御遅延回路を用いて１０００逓倍比
程度の逓倍回路を構成する場合、１０００段以上の電圧
制御遅延回路と５００個のエクスクルシブノア回路が必
要となり、回路規模が大きくなって、ＬＳＩチップ上に
搭載することはコスト的に問題が生じる。しかし、図１
に示すように、例えば電圧制御遅延回路を用いた比較的
逓倍比の低い逓倍回路を複数個使用し、各々を縦続接続
することにより、基準周波数に対して逓倍比が数千倍の
逓倍信号を比較的容易に生成することができる。
【００２７】図６は、基準の入力周波数に対して、逓倍
比１０００の出力周波数を生成する本発明の実施例を示
す。図６（ａ）は、２段構成の周波数逓倍回路を示し、
図６（ｂ）は３段構成の周波数逓倍回路を示す。図６
（ａ）において、基準信号Ｆｒｅｆは逓倍比５０の逓倍
回路２７の入力端子に供給され、逓倍回路２７の出力信
号は逓倍比２０の逓倍回路２８の入力端子に供給され
る。逓倍回路２８の出力信号Ｆｏｕｔは、基準信号Ｆｒ
ｅｆの１０００倍の逓倍信号となる。また、図６（ｂ）
において、基準信号Ｆｒｅｆは逓倍比２５の逓倍回路２
９の入力端子に供給され、逓倍回路２９の出力信号は逓
倍比１０の逓倍回路３０の入力端子に供給され、逓倍回
路３０の出力信号は逓倍比４の逓倍回路３１の入力端子
に供給される。逓倍回路３１の出力信号Ｆｏｕｔは、基
準信号Ｆｒｅｆの１０００倍の逓倍信号となる。
比１０００の出力周波数を生成する本発明の実施例を示
す。図６（ａ）は、２段構成の周波数逓倍回路を示し、
図６（ｂ）は３段構成の周波数逓倍回路を示す。図６
（ａ）において、基準信号Ｆｒｅｆは逓倍比５０の逓倍
回路２７の入力端子に供給され、逓倍回路２７の出力信
号は逓倍比２０の逓倍回路２８の入力端子に供給され
る。逓倍回路２８の出力信号Ｆｏｕｔは、基準信号Ｆｒ
ｅｆの１０００倍の逓倍信号となる。また、図６（ｂ）
において、基準信号Ｆｒｅｆは逓倍比２５の逓倍回路２
９の入力端子に供給され、逓倍回路２９の出力信号は逓
倍比１０の逓倍回路３０の入力端子に供給され、逓倍回
路３０の出力信号は逓倍比４の逓倍回路３１の入力端子
に供給される。逓倍回路３１の出力信号Ｆｏｕｔは、基
準信号Ｆｒｅｆの１０００倍の逓倍信号となる。
【００２８】本実施例において、初段の逓倍回路の逓倍
数を次段の逓倍回路の逓倍数よりも大きくしているが、
その理由を以下説明する。まず、初段の逓倍回路におい
て、入力される基準信号の周波数は低いため、電圧制御
遅延回路で基準信号の半周期分または１周期分の遅延量
を持たせるには、電圧制御遅延回路の１段当たりの遅延
時間を大きくする必要がある。しかし、そうすると、遅
延回路を伝搬する信号波形の傾きが小さくなり、ジッタ
が生じやすくなる。また、１段の遅延時間が短い方が歪
みが少ない波形を得ることができる。さらに、初段の逓
倍回路のジッタ性能は、最終出力周波数の性能に大きく
影響する。よって、電圧制御遅延回路の１段当たりの遅
延時間を小さくして、すなわち逓倍比を大きくして、初
段の逓倍回路のジッタ性能を上げることが求められる。
数を次段の逓倍回路の逓倍数よりも大きくしているが、
その理由を以下説明する。まず、初段の逓倍回路におい
て、入力される基準信号の周波数は低いため、電圧制御
遅延回路で基準信号の半周期分または１周期分の遅延量
を持たせるには、電圧制御遅延回路の１段当たりの遅延
時間を大きくする必要がある。しかし、そうすると、遅
延回路を伝搬する信号波形の傾きが小さくなり、ジッタ
が生じやすくなる。また、１段の遅延時間が短い方が歪
みが少ない波形を得ることができる。さらに、初段の逓
倍回路のジッタ性能は、最終出力周波数の性能に大きく
影響する。よって、電圧制御遅延回路の１段当たりの遅
延時間を小さくして、すなわち逓倍比を大きくして、初
段の逓倍回路のジッタ性能を上げることが求められる。
【００２９】一方、次段以下の逓倍回路では、入力信号
の周波数が基準信号Ｆｒｅｆよりも低いため、電圧制御
遅延回路の１段当たりの遅延時間が初段のそれよりも小
さくて済む。よって、初段の場合のようにジッタ性能を
確保するために逓倍比を大きくする必要は乏しい。
の周波数が基準信号Ｆｒｅｆよりも低いため、電圧制御
遅延回路の１段当たりの遅延時間が初段のそれよりも小
さくて済む。よって、初段の場合のようにジッタ性能を
確保するために逓倍比を大きくする必要は乏しい。
【００３０】したがって、初段の逓倍回路の逓倍比をそ
れ以下の段の逓倍回路の逓倍比よりも大きくすることが
好ましい。図９は、本発明の第２の実施例を示す。この
実施例は、基準信号Ｆｒｅｆが入力端子に供給される初
段の逓倍回路６２に例えば電圧制御遅延回路を用いた図
２や図４に示したような精度のよい安定な回路が使用さ
れ、後段の逓倍回路にＶＣＯを用いたＰＬＬ回路が使用
される。後段の逓倍回路は、逓倍回路６２が出力する逓
倍信号Ｎ×Ｆｒｅｆが第１の入力端子に入力され、誤差
信号Ｖｅｒｒを出力するＰＨＣ６３と、誤差信号が入力
され、制御電圧Ｖｃｏｎｔを出力するＬＰＦ６４と、制
御電圧Ｖｃｏｎｔが入力され、出力信号Ｆｏｕｔを出力
するＶＣＯ６５と、信号Ｆｏｕｔが入力端子に供給さ
れ、信号ＦｏｕｔのＭ分周信号Ｆｏｕｔ／ＭをＰＨＣ６
３の第２の入力端子に供給する分周回路ＤＩＶ６６によ
り構成される。ＶＣＯを用いたＰＬＬ回路であっても、
ＰＬＬ回路に入力される基準信号の周波数がある程度高
く、分周回路６６の分周比が比較的小さければ、安定的
に精度良く制御することができる。よって、この実施例
のように、初段の逓倍回路に精度のよい安定な回路を用
い、高周波の信号が入力される後段の逓倍回路にＰＨＣ
とＬＰＦとＶＣＯと分周回路で構成されるＰＬＬ回路を
用いると、精度のよい安定な逓倍信号を得ることができ
る。こうして、基準信号をＦｒｅｆ、初段の逓倍回路の
逓倍比をＮ、後段のＰＬＬ回路の分周比をＭとすると、
精度がよく安定した周波数がＮ×Ｍ×Ｆｒｅｆである逓
倍信号を生成することができる。
れ以下の段の逓倍回路の逓倍比よりも大きくすることが
好ましい。図９は、本発明の第２の実施例を示す。この
実施例は、基準信号Ｆｒｅｆが入力端子に供給される初
段の逓倍回路６２に例えば電圧制御遅延回路を用いた図
２や図４に示したような精度のよい安定な回路が使用さ
れ、後段の逓倍回路にＶＣＯを用いたＰＬＬ回路が使用
される。後段の逓倍回路は、逓倍回路６２が出力する逓
倍信号Ｎ×Ｆｒｅｆが第１の入力端子に入力され、誤差
信号Ｖｅｒｒを出力するＰＨＣ６３と、誤差信号が入力
され、制御電圧Ｖｃｏｎｔを出力するＬＰＦ６４と、制
御電圧Ｖｃｏｎｔが入力され、出力信号Ｆｏｕｔを出力
するＶＣＯ６５と、信号Ｆｏｕｔが入力端子に供給さ
れ、信号ＦｏｕｔのＭ分周信号Ｆｏｕｔ／ＭをＰＨＣ６
３の第２の入力端子に供給する分周回路ＤＩＶ６６によ
り構成される。ＶＣＯを用いたＰＬＬ回路であっても、
ＰＬＬ回路に入力される基準信号の周波数がある程度高
く、分周回路６６の分周比が比較的小さければ、安定的
に精度良く制御することができる。よって、この実施例
のように、初段の逓倍回路に精度のよい安定な回路を用
い、高周波の信号が入力される後段の逓倍回路にＰＨＣ
とＬＰＦとＶＣＯと分周回路で構成されるＰＬＬ回路を
用いると、精度のよい安定な逓倍信号を得ることができ
る。こうして、基準信号をＦｒｅｆ、初段の逓倍回路の
逓倍比をＮ、後段のＰＬＬ回路の分周比をＭとすると、
精度がよく安定した周波数がＮ×Ｍ×Ｆｒｅｆである逓
倍信号を生成することができる。
【００３１】図１０は、本発明の第３の実施例を示す。
基準信号Ｆｒｅｆが入力される初段の周波数逓倍回路
は、図４に示した逓倍回路と同様のもので、電圧制御遅
延回路１９とＰＨＣ２０とＬＰＦ２１と複数のＲＳフリ
ップフロップ及びノア回路からなるＮ逓倍論理回路２２
とにより構成され、基準信号Ｆｒｅｆを入力し、そのＮ
逓倍信号Ｎ×Ｆｒｅｆを出力する。
基準信号Ｆｒｅｆが入力される初段の周波数逓倍回路
は、図４に示した逓倍回路と同様のもので、電圧制御遅
延回路１９とＰＨＣ２０とＬＰＦ２１と複数のＲＳフリ
ップフロップ及びノア回路からなるＮ逓倍論理回路２２
とにより構成され、基準信号Ｆｒｅｆを入力し、そのＮ
逓倍信号Ｎ×Ｆｒｅｆを出力する。
【００３２】２段目の周波数逓倍回路は、入力端子にＮ
逓倍信号Ｎ×Ｆｒｅｆが供給され、制御電圧入力端子が
初段の周波数逓倍回路のＬＰＦ２１の出力端子に接続さ
れ、初段の逓倍回路の電圧制御遅延回路１９の遅延回路
１段当たりの遅延時間のＭ分の１の時間ずつＮ逓倍信号
Ｎ×Ｆｒｅｆを遅延させた信号を出力するＭ個の中間端
子を有する電圧制御遅延回路７１と、Ｍ個の入力端子に
電圧制御遅延回路７１のＭ個の中間端子が接続され、Ｎ
逓倍信号のＭ逓倍信号を出力するＭ逓倍論理回路７２と
により構成される。Ｍ逓倍論理回路７２は、例えば図２
に示したようにエクスクルシブオアゲートとナンドゲー
トにより構成される。
逓倍信号Ｎ×Ｆｒｅｆが供給され、制御電圧入力端子が
初段の周波数逓倍回路のＬＰＦ２１の出力端子に接続さ
れ、初段の逓倍回路の電圧制御遅延回路１９の遅延回路
１段当たりの遅延時間のＭ分の１の時間ずつＮ逓倍信号
Ｎ×Ｆｒｅｆを遅延させた信号を出力するＭ個の中間端
子を有する電圧制御遅延回路７１と、Ｍ個の入力端子に
電圧制御遅延回路７１のＭ個の中間端子が接続され、Ｎ
逓倍信号のＭ逓倍信号を出力するＭ逓倍論理回路７２と
により構成される。Ｍ逓倍論理回路７２は、例えば図２
に示したようにエクスクルシブオアゲートとナンドゲー
トにより構成される。
【００３３】本実施例の回路は、２段目の電圧制御遅延
回路７１を初段の周波数逓倍回路のＬＰＦ１５の制御電
圧を用いて制御している。また、後段の逓倍回路の逓倍
比Ｍを確保するため、後段の電圧制御遅延回路７１の遅
延回路１段あたりの遅延量を、初段の電圧制御遅延回路
１９の遅延回路１段当たりの遅延量のＭ分の１の遅延量
に設定している。これにより、回路規模を削減し、低コ
スト化を図ることができる。
回路７１を初段の周波数逓倍回路のＬＰＦ１５の制御電
圧を用いて制御している。また、後段の逓倍回路の逓倍
比Ｍを確保するため、後段の電圧制御遅延回路７１の遅
延回路１段あたりの遅延量を、初段の電圧制御遅延回路
１９の遅延回路１段当たりの遅延量のＭ分の１の遅延量
に設定している。これにより、回路規模を削減し、低コ
スト化を図ることができる。
【００３４】また、図１０に示した実施例において、初
段の周波数逓倍回路を図２に示した回路と同様のものに
してもよい。さらに、２段目の逓倍回路を、初段の遅延
回路の１段当たりの遅延量のＭ分の１の遅延量を有する
遅延回路を２Ｍ個直列接続して形成された、２Ｍ個の中
間端子を有する電圧制御遅延回路と、図４に示したよう
に２Ｍ個の中間端子が入力端子に接続されたＭ個のＲＳ
フリップフリップと加算器よりなるＭ逓倍回路とを用い
て構成してもよい。さらに、３段目以降の逓倍回路を２
段目の逓倍回路と同様の構成としてよいことは当然であ
る。
段の周波数逓倍回路を図２に示した回路と同様のものに
してもよい。さらに、２段目の逓倍回路を、初段の遅延
回路の１段当たりの遅延量のＭ分の１の遅延量を有する
遅延回路を２Ｍ個直列接続して形成された、２Ｍ個の中
間端子を有する電圧制御遅延回路と、図４に示したよう
に２Ｍ個の中間端子が入力端子に接続されたＭ個のＲＳ
フリップフリップと加算器よりなるＭ逓倍回路とを用い
て構成してもよい。さらに、３段目以降の逓倍回路を２
段目の逓倍回路と同様の構成としてよいことは当然であ
る。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
電圧制御遅延回路を使用した複数段の逓倍回路を縦続
し、かつ初段の逓倍回路の逓倍数を次段以下の逓倍回路
の逓倍数よりも大きくするので、電圧制御遅延回路の１
段当たりの遅延量の変化係数、すなわち制御電圧の変化
量に対する遅延量の変化量が小さくなる。そのため、ノ
イズ等で制御電圧が変化した場合でも出力周波数の変化
が小さくなり、ジッタやフェーズエラーが少ない安定し
た逓倍信号を得ることができる。
電圧制御遅延回路を使用した複数段の逓倍回路を縦続
し、かつ初段の逓倍回路の逓倍数を次段以下の逓倍回路
の逓倍数よりも大きくするので、電圧制御遅延回路の１
段当たりの遅延量の変化係数、すなわち制御電圧の変化
量に対する遅延量の変化量が小さくなる。そのため、ノ
イズ等で制御電圧が変化した場合でも出力周波数の変化
が小さくなり、ジッタやフェーズエラーが少ない安定し
た逓倍信号を得ることができる。
【００３６】また、本発明によれば、高周波信号を制御
する電圧制御発振回路ではなく、低周波信号を制御する
電圧制御遅延回路を使用するため、制御が容易であり、
ＬＳＩ等のチップ上で、安定度の高い出力信号を得るこ
とができる。
する電圧制御発振回路ではなく、低周波信号を制御する
電圧制御遅延回路を使用するため、制御が容易であり、
ＬＳＩ等のチップ上で、安定度の高い出力信号を得るこ
とができる。
【００３７】さらに、本発明によれば、比較的逓倍比の
小さい逓倍回路を複数個使用し、各々を縦続に接続する
ことで、基準周波数に対して逓倍比が数千倍の出力周波
数を比較的容易に生成することができるので、単一の逓
倍回路で構成した場合と比較して回路規模やコストを大
幅に削減することができる。
小さい逓倍回路を複数個使用し、各々を縦続に接続する
ことで、基準周波数に対して逓倍比が数千倍の出力周波
数を比較的容易に生成することができるので、単一の逓
倍回路で構成した場合と比較して回路規模やコストを大
幅に削減することができる。
【図１】本発明の第１の実施例を示す図。
【図２】本発明の実施例で用いられる逓倍回路を示す
図。
図。
【図３】図２に示す逓倍回路のタイミングチャートを示
す図。
す図。
【図４】本発明の実施例で用いられる逓倍回路を示す
図。
図。
【図５】図４に示す逓倍回路のタイミングチャートを示
す図。
す図。
【図６】本発明の第１の実施例を示す図。
【図７】本発明の実施例で用いられる電圧制御遅延回路
とその制御回路を示す図。
とその制御回路を示す図。
【図８】本発明の実施例で用いられる位相比較器の回路
を示す図。
を示す図。
【図９】本発明の第２の実施例を示す図。
【図１０】本発明の第３の実施例を示す図。
【図１１】従来のＰＬＬ回路を示す図。
【図１２】デューティ比５０％の出力信号を得るための
従来のＰＬＬ回路を示す図。
従来のＰＬＬ回路を示す図。
１０…Ｎ逓倍回路、 １１…Ｍ逓倍回路、 １２、１９…電圧制御遅延回路、 １４、２０…位相比較器、 １５、２１…低域通過フィルタ、 ５１、５２…Ｎ逓倍論理回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−270680（ＪＰ，Ａ) 特開 平７−202649（ＪＰ，Ａ) 特開 平８−79061（ＪＰ，Ａ) 米国特許4491805（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/00 - 7/23
Claims (9)
- 【請求項１】入力端子及び出力端子と、 前記入力端子と前記出力端子との間に配置され、且つ直
列接続された複数の周波数逓倍回路部と、 を具備する周波数逓倍回路であって、 前記入力端子の最
も近傍に配置された初段の周波数逓倍回路部の逓倍比は
後段の周波数逓倍回路部に対して最大であって、 前記周波数逓倍回路部の少なくとも１つは、 入力端子に第１の基準信号が供給され、出力端子から遅
延信号を出力し、前記第１の基準信号と前記遅延信号と
の間の遅延時間のＮ分の１の時間ずつ前記第１の基準信
号を遅延させた遅延信号を出力するＮ個の中間端子を有
する電圧制御遅延回路と、 第１の入力端子に前記第１の基準信号の反転信号が供給
され、第２の入力端子に前記遅延信号が供給され、前記
遅延信号と反転信号の位相差に応じた誤差信号を出力す
る位相比較器と、 入力端子に前記誤差信号が供給され、出力端子が前記電
圧制御遅延回路の制御電圧入力端子に接続された低域通
過フィルタと、 入力端子に前記Ｎ個の中間端子が接続され、前記第１の
基準信号のＮ逓倍信号を出力するＮ逓倍論理回路と、 を具備し、前記周波数逓倍回路部の少なくとも１つ は、 発振信号を生成する電圧制御発振器と、 入力端子に前記発振信号が供給され、前記発振信号を分
周した分周信号を出力する分周回路と、 第１の入力端子に前記分周信号が供給され、第２の入力
端子に前記第１の基準信号がＮ逓倍された第２の基準信
号が供給され、前記第２の基準信号と前記分周信号の位
相差に応じた誤差信号を出力する位相比較器と、 入力端子に前記誤差信号が供給され、出力端子が前記電
圧制御発振器の制御電圧入力端子に接続された低域通過
フィルタと、 を具備することを特徴とする周波数逓倍回路。 - 【請求項２】入力端子及び出力端子と、 前記入力端子と前記出力端子との間に配置され、且つ直
列接続された複数の周波数逓倍回路部と、 を具備する周波数逓倍回路であって、 前記入力端子の最
も近傍に配置された初段の周波数逓倍回路部の逓倍比は
後段の周波数逓倍回路部に対して最大であって、 前記周波数逓倍回路部の少なくとも１つは、 入力端子に第１の基準信号が供給され、出力端子から遅
延信号を出力し、前記第１の基準信号と前記遅延信号と
の間の遅延時間のＮ分の１の時間ずつ前記第１の基準信
号を遅延させた遅延信号を出力するＮ個の中間端子を有
する電圧制御遅延回路と、 第１の入力端子に前記第１の基準信号の反転信号が供給
され、第２の入力端子に前記遅延信号が供給され、前記
遅延信号と反転信号の位相差に応じた誤差信号を出力す
る位相比較器と、 入力端子に前記誤差信号が供給され、出力端子が前記電
圧制御遅延回路の制御電圧入力端子に接続された低域通
過フィルタと、 入力端子に前記Ｎ個の中間端子が接続され、前記第１の
基準信号のＮ逓倍信号を出力するＮ逓倍論理回路と、 を具備する第１の周波数逓倍回路部であって、 前記周波数逓倍回路部の少なくとも１つ は、 入力端子に前記第１の基準信号のＮ逓倍信号が供給さ
れ、制御電圧入力端子に前記第１の周波数逓倍回路部の
前記低域通過フィルタの出力端子が接続され、前記第１
の基準信号のＮ逓倍信号の周期のＭ分の１の時間ずつ前
記第１の基準信号のＮ逓倍信号を遅延させた信号を出力
する中間端子を有する電圧制御遅延回路と、 入力端子に前記電圧制御遅延回路の中間端子が接続さ
れ、前記第１の基準信号のＮ逓倍信号のＭ逓倍信号を出
力するＭ逓倍論理回路と、 を具備することを特徴とする周波数逓倍回路。 - 【請求項３】入力端子及び出力端子と、 前記入力端子と前記出力端子との間に配置され、且つ直
列接続された複数の周波数逓倍回路部と、 を具備する周波数逓倍回路であって、 前記入力端子の最
も近傍に配置された初段の周波数逓倍回路部の逓倍比は
後段の周波数逓倍回路部に対して最大であって、 前記周波数逓倍回路部の少なくとも１つは、 入力端子に第１の基準信号が供給され、出力端子から遅
延信号を出力し、前記第１の基準信号と前記遅延信号と
の間の遅延時間のＮ分の１の時間ずつ前記第１の基準信
号を遅延させた遅延信号を出力するＮ個の中間端子を有
する電圧制御遅延回路と、 第１の入力端子に前記第１の基準信号の反転信号が供給
され、第２の入力端子に前記遅延信号が供給され、前記
遅延信号と反転信号の位相差に応じた誤差信号を出力す
る位相比較器と、 入力端子に前記誤差信号が供給され、出力端子が前記電
圧制御遅延回路の制御電圧入力端子に接続された低域通
過フィルタと、 入力端子に前記Ｎ個の中間端子が接続され、前記第１の
基準信号のＮ逓倍信号を出力するＮ逓倍論理回路と、 を具備し、 前記電圧制御遅延回路は、 前記低域通過フィルタから出力される制御電圧に応じて
制御信号を生成する制御回路と、 直列接続され、それぞれがＮ個の中間端子の１つを有す
る複数の遅延回路と、 を具備し、前記各遅延回路は前記制御回路から出力され
る制御信号に応じて前記第１の基準信号を順次遅延し、
対応する前記Ｎ個の中間端子の１つに遅延された第１の
基準信号を出力することを特徴とする周波数逓倍回路。 - 【請求項４】前記Ｎ逓倍論理回路は、 前記中間端子の１つが第１の入力端子に接続され、前記
第１の入力端子に供給される信号に対して前記遅延時間
のＮ分の１の時間だけ遅延された信号を出力する前記中
間端子の１つが第２の入力端子に接続されるように前記
Ｎ個の中間端子の隣り合う２個の中間端子と接続される
Ｎ／２個のエクスクルシブノア回路と、 入力端子に前記Ｎ／２個のエクスクルシブノア回路の出
力端子が接続され、前記Ｎ逓倍信号を出力するナンド回
路と、 を具備することを特徴とする請求項１乃至３のいずれか
に記載の周波数逓倍回路。 - 【請求項５】入力端子及び出力端子と、 前記入力端子と前記出力端子との間に配置され、且つ直
列接続された複数の周波数逓倍回路部と、を具備する周波数逓倍回路であって、 前記入力端子の最
も近傍に配置された初段の周波数逓倍回路部の逓倍比は
後段の周波数逓倍回路部に対して最大であって、 前記周波数逓倍回路部の少なくとも１つは、 入力端子に第１の基準信号が供給され、出力端子から遅
延信号を出力し、前記第１の基準信号と前記遅延信号と
の間の遅延時間の２Ｎ分の１の時間ずつ前記第１の基準
信号を遅延させた遅延信号を出力する２Ｎ個の中間端子
を有する電圧制御遅延回路と、 第１の入力端子に前記遅延信号が供給され、第２の入力
端子に前記第１の基準信号が供給され、前記遅延信号と
第１の基準信号の位相差に応じた誤差信号を出力する位
相比較器と、 入力端子に前記誤差信号が供給され、出力端子が前記電
圧制御遅延回路の制御電圧入力端子に接続された低域通
過フィルタと、 ２Ｎ個の入力端子を有し、入力信号の立ち上がりまたは
立ち下がりのみを用いて前記基準信号のＮ逓倍信号を出
力するＮ逓倍論理回路と、 を具備し、前記周波数逓倍回路部の少なくとも１つ は、 発振信号を生成する電圧制御発振器と、 入力端子に前記発振信号が供給され、前記発振信号を分
周した分周信号を出力する分周回路と、 第１の入力端子に前記分周信号が供給され、第２の入力
端子に前記第１の基準信号がＮ逓倍された第２の基準信
号が供給され、前記第２の基準信号と前記分周信号の位
相差に応じた誤差信号を出力する位相比較器と、 入力端子に前記誤差信号が供給され、出力端子が前記電
圧制御発振器の制御電圧入力端子に接続された低域通過
フィルタと、 を具備することを特徴とする周波数逓倍回路。 - 【請求項６】入力端子及び出力端子と、 前記入力端子と前記出力端子との間に配置され、且つ直
列接続された複数の周波数逓倍回路部と、を具備する周波数逓倍回路であって、 前記入力端子の最
も近傍に配置された初段の周波数逓倍回路部の逓倍比は
後段の周波数逓倍回路部に対して最大であって、 前記周波数逓倍回路部の少なくとも１つは、 入力端子に第１の基準信号が供給され、出力端子から遅
延信号を出力し、前記第１の基準信号と前記遅延信号と
の間の遅延時間の２Ｎ分の１の時間ずつ前記第１の基準
信号を遅延させた遅延信号を出力する２Ｎ個の中間端子
を有する電圧制御遅延回路と、 第１の入力端子に前記遅延信号が供給され、第２の入力
端子に前記第１の基準信号が供給され、前記遅延信号と
第１の基準信号の位相差に応じた誤差信号を出力する位
相比較器と、 入力端子に前記誤差信号が供給され、出力端子が前記電
圧制御遅延回路の制御電圧入力端子に接続された低域通
過フィルタと、 ２Ｎ個の入力端子を有し、入力信号の立ち上がりまたは
立ち下がりのみを用いて前記第１の基準信号のＮ逓倍信
号を出力するＮ逓倍論理回路と、 を具備する第１の周波数逓倍回路部であって、 前記周波数逓倍回路部の少なくとも１つ は、 入力端子に前記第１の基準信号のＮ逓倍信号が供給さ
れ、制御電圧入力端子に前記第１の周波数逓倍回路部の
前記低域通過フィルタの出力端子が接続され、前記第１
の基準信号のＮ逓倍信号の周期の２Ｍ分の１の時間ずつ
前記第１の基準信号のＮ逓倍信号を遅延させた信号を出
力する中間端子と有する電圧制御遅延回路と、 入力端子に前記電圧制御遅延回路の中間端子が接続さ
れ、前記第１の基準信号のＮ逓倍信号のＭ逓倍信号を出
力するＭ逓倍論理回路と、 を具備することを特徴とする周波数逓倍回路。 - 【請求項７】入力端子及び出力端子と、 前記入力端子と前記出力端子との間に配置され、且つ直
列接続された複数の周波数逓倍回路部と、 を具備する周波数逓倍回路であって、 前記入力端子の最
も近傍に配置された初段の周波数逓倍回路部の逓倍比は
後段の周波数逓倍回路部に対して最大であって、 前記周波数逓倍回路部の少なくとも１つは、 入力端子に第１の基準信号が供給され、出力端子から遅
延信号を出力し、前記第１の基準信号と前記遅延信号と
の間の遅延時間の２Ｎ分の１の時間ずつ前記第１の基準
信号を遅延させた遅延信号を出力する２Ｎ個の中間端子
を有する電圧制御遅延回路と、 第１の入力端子に前記遅延信号が供給され、第２の入力
端子に前記第１の基準信号が供給され、前記遅延信号と
第１の基準信号の位相差に応じた誤差信号を出力する位
相比較器と、 入力端子に前記誤差信号が供給され、出力端子が前記電
圧制御遅延回路の制御電圧入力端子に接続された低域通
過フィルタと、 ２Ｎ個の入力端子を有し、入力信号の立ち上がりまたは
立ち下がりのみを用いて前記基準信号のＮ逓倍信号を出
力するＮ逓倍論理回路と、 を具備し、 前記電圧制御遅延回路は、 前記低域通過フィルタから出力される制御電圧に応じて
制御信号を生成する制御回路と、 直列接続され、それぞれが２Ｎ個の中間端子の１つを有
する複数の遅延回路と、 を具備し、前記各遅延回路は前記制御回路から出力され
る制御信号に応じて前記第１の基準信号を順次遅延し、
対応する前記中間端子の１つに遅延された第１の基準信
号を出力することを特徴とする周波数逓倍回路。 - 【請求項８】前記Ｎ逓倍論理回路は、 前記中間端子の１つに第１の入力端子が接続され、前記
第１の入力端子に供給される信号に対して前記遅延時間
の２Ｎ分の１の時間だけ遅延された信号を出力する前記
中間端子の１つに第２の入力端子が接続されるように前
記２Ｎ個の中間端子の隣り合う２個の中間端子と接続さ
れるＮ個のＲＳフリップフロップ回路と、 入力端子に前記Ｎ個のＲＳフリップフロップ回路の出力
端子がそれぞれ接続され、前記Ｎ逓倍信号を出力するノ
ア回路と、 を具備することを特徴とする請求項５乃至７のいずれか
に記載の周波数逓倍回路。 - 【請求項９】入力端子及び出力端子と、 前記入力端子と前記出力端子との間に配置され、且つ直
列接続された複数の周波数逓倍回路部と、 を具備する周波数逓倍回路であって、 前記入力端子の最
も近傍に配置された初段の周波数逓倍回路部の逓倍比は
後段の周波数逓倍回路部に対して最大であって、 前記周波数逓倍回路部の少なくとも１つは、 入力端子に第１の基準信号が供給され、出力端子から遅
延信号を出力し、前記第１の基準信号と前記遅延信号と
の間の遅延時間の２Ｎ分の１の時間ずつ前記第１の基準
信号を遅延させた遅延信号を出力する２Ｎ個の中間端子
を有する電圧制御遅延回路と、 第１の入力端子に前記遅延信号が供給され、第２の入力
端子に前記第１の基準信号が供給され、前記遅延信号と
第１の基準信号の位相差に応じた誤差信号を出力する位
相比較器と、 入力端子に前記誤差信号が供給され、出力端子が前記電
圧制御遅延回路の制御電圧入力端子に接続された低域通
過フィルタと、 ２Ｎ個の入力端子を有し、入力信号の立ち上がりまたが
立ち下がりのみを用いて前記基準信号のＮ逓倍信号を出
力するＮ逓倍論理回路と、 を具備し、 前記Ｎ逓倍論理回路は、 第１の入力端子に前記中間端子の１つが接続され、前記
第１の入力端子に供給される信号に対して前記遅延時間
の２Ｎ分の１の時間だけ遅延された信号を出力する前記
中間端子に隣接した中間端子に第２の入力端子が接続さ
れたＮ個のＲＳフリップフロップ回路と、 入力端子に前記Ｎ個のＲＳフリップフロップ回路の出力
端子がそれぞれ接続され、前記Ｎ逓倍信号を出力するノ
ア回路と、 を具備する ことを特徴とする周波数逓倍回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07885496A JP3323054B2 (ja) | 1996-04-01 | 1996-04-01 | 周波数逓倍回路 |
| US08/825,571 US6005420A (en) | 1996-04-01 | 1997-03-31 | Frequency multiplying circuit having a greater multiplying ratio |
| TW086104099A TW370739B (en) | 1996-04-01 | 1997-03-31 | Multiplication circuit |
| KR1019970011527A KR100251263B1 (ko) | 1996-04-01 | 1997-03-31 | 주파수 체배 회로 |
| EP97105372A EP0800276B1 (en) | 1996-04-01 | 1997-04-01 | A frequency multiplying circuit having a first stage with greater multiplying ratio than subsequent stages |
| DE69700270T DE69700270T2 (de) | 1996-04-01 | 1997-04-01 | Frequenzvervielfacher, bei dem das Multiplikationsverhältnis in der ersten Stufe grösser ist als in den nachfolgenden Stufen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07885496A JP3323054B2 (ja) | 1996-04-01 | 1996-04-01 | 周波数逓倍回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09270702A JPH09270702A (ja) | 1997-10-14 |
| JP3323054B2 true JP3323054B2 (ja) | 2002-09-09 |
Family
ID=13673420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07885496A Expired - Fee Related JP3323054B2 (ja) | 1996-04-01 | 1996-04-01 | 周波数逓倍回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6005420A (ja) |
| EP (1) | EP0800276B1 (ja) |
| JP (1) | JP3323054B2 (ja) |
| KR (1) | KR100251263B1 (ja) |
| DE (1) | DE69700270T2 (ja) |
| TW (1) | TW370739B (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5982213A (en) * | 1997-11-14 | 1999-11-09 | Texas Instruments Incorporated | Digital phase lock loop |
| JP2000165905A (ja) * | 1998-11-27 | 2000-06-16 | Mitsubishi Electric Corp | クロック発生回路 |
| US6415008B1 (en) * | 1998-12-15 | 2002-07-02 | BéCHADE ROLAND ALBERT | Digital signal multiplier |
| JP3630291B2 (ja) * | 1999-03-01 | 2005-03-16 | シャープ株式会社 | タイミング発生回路 |
| CA2270516C (en) | 1999-04-30 | 2009-11-17 | Mosaid Technologies Incorporated | Frequency-doubling delay locked loop |
| JP2000339692A (ja) * | 1999-05-26 | 2000-12-08 | Hitachi Ltd | 情報の記録再生方法、及び情報の記録再生装置 |
| JP4497708B2 (ja) * | 2000-12-08 | 2010-07-07 | 三菱電機株式会社 | 半導体装置 |
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-
1996
- 1996-04-01 JP JP07885496A patent/JP3323054B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-31 KR KR1019970011527A patent/KR100251263B1/ko not_active IP Right Cessation
- 1997-03-31 TW TW086104099A patent/TW370739B/zh not_active IP Right Cessation
- 1997-03-31 US US08/825,571 patent/US6005420A/en not_active Expired - Fee Related
- 1997-04-01 EP EP97105372A patent/EP0800276B1/en not_active Expired - Lifetime
- 1997-04-01 DE DE69700270T patent/DE69700270T2/de not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0800276A1 (en) | 1997-10-08 |
| EP0800276B1 (en) | 1999-06-16 |
| KR100251263B1 (ko) | 2000-04-15 |
| DE69700270T2 (de) | 1999-11-11 |
| US6005420A (en) | 1999-12-21 |
| DE69700270D1 (de) | 1999-07-22 |
| KR970071989A (ko) | 1997-11-07 |
| TW370739B (en) | 1999-09-21 |
| JPH09270702A (ja) | 1997-10-14 |
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| JPS6333739B2 (ja) | ||
| JPH0528830Y2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090628 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090628 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100628 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120628 Year of fee payment: 10 |
|
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