JP7255790B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、クロック信号を生成するために好適に用いられる半導体装置に関する。

クロック信号は、集積回路において回路の同期を確立するために広く用いられる。クロック信号は、最も典型的には、ＰＬＬ（phase locked loop）回路を用いて生成され、同期して動作すべき回路に分配される。

クロック信号を生成する回路の信頼性の向上は、半導体集積回路全体の動作の信頼性の向上のために有用である。放射線が強い環境、例えば、宇宙空間で用いられる集積回路においては、この問題は特に重要である。放射線が強い環境では、ＰＬＬ回路は誤動作し得る。クロック信号を生成するＰＬＬ回路が誤動作すると、半導体集積回路の誤動作を招き得る。

このような背景から、クロック信号を生成する回路の信頼性を向上するための技術の提供が求められている。

なお、特開２００３－１６３５８３号公報は、ノイズレベルが入力論理回路の閾値を超える場合でもノイズを除去することができる、非同期型ノイズフィルタ回路が開示されている。

特開２００３－１６３５８３号公報

したがって、本発明の目的は、クロック信号を生成する回路の信頼性を向上するための技術を提供することにある。本発明の他の目的及び新規な特徴は、以下の開示から当業者には理解されよう。

以下に、「発明を実施するための形態」で使用される符号を付しながら、課題を解決するための手段を説明する。これらの符号は、「特許請求の範囲」の記載と「発明を実施するための形態」との対応関係の一例を示すために付加されたものである。

本発明の一の観点では、半導体装置（１００）が、共通の基準クロック信号（ＣＫ_ＲＥＦ）に同期して動作し、それぞれ、第１～第Ｎクロック信号（ＣＫ１～ＣＫ３）（Ｎは、３以上の奇数）を出力するように構成された第１～第ＮＰＬＬ回路（１_１～１_３）と、第１～第Ｎクロック信号（ＣＫ１～ＣＫ３）に対して多数決演算を行って多数決クロック信号（ＣＫ_ＭＪＲ）を生成する多数決回路（２）と、多数決クロック信号（ＣＫ_ＭＪＲ）が入力され、ローパスフィルタとして動作して出力クロック信号（ＣＫ_ＯＵＴ）を出力するフィルタ回路（３）とを備えている。

一実施形態では、フィルタ回路（３）は、多数決クロック信号（ＣＫ_ＭＪＲ）又はその反転信号がリセット端子に入力される第１ＲＳフリップフロップ（３７）と、多数決クロック信号（ＣＫ_ＭＪＲ）を遅延して生成した第１遅延信号を第１ＲＳフリップフロップ（３７）のセット端子に供給する第１遅延回路（３６）とを備えている。出力クロック信号（ＣＫＯＵＴ）が、第１ＲＳフリップフロップ（３７）のデータ出力から出力される信号に応じて生成される。

フィルタ回路（３）が、更に、多数決クロック信号（ＣＫ_ＭＪＲ）が入力される第１インバータ（３５）を備えていてもよく、この場合、第１ＲＳフリップフロップ（３７）のリセット端子には第１インバータ（３５）の出力信号が入力される。

第１遅延回路（３６）は、遅延時間が可変であるように構成されることが好ましい。この場合、第１遅延回路（３６）の遅延時間を指定する遅延設定データを格納する遅延設定レジスタ（５）を備えることが好ましい。

他の実施形態では、更に、第１～第ＮＰＬＬ回路（１_１～１_３）の発振周波数を指定するＰＬＬ設定データに基づいて第１遅延回路（３６）の遅延時間を設定する遅延設定回路（６）を備えてもよい。

一実施形態では、フィルタ回路（３）は、多数決クロック信号（ＣＫ_ＭＪＲ）が入力される第１フィルタ（３１）と、第１フィルタ（３１）の出力信号が入力される第２インバータ（３２）と、第２インバータ（３２）の出力信号が入力される第２フィルタ（３３）とを備えている。第１フィルタ（３１）は、多数決クロック信号（ＣＫ_ＭＪＲ）と異なるデューティ比のクロック信号を出力するように構成されている。第１フィルタ（３１）と第２フィルタ（３３）とは、同一構成を有している。

一実施形態では、フィルタ回路（３）は、多数決クロック信号（ＣＫ_ＭＪＲ）が入力される第１フィルタ（３１）と、第１フィルタ（３１）の出力信号が入力される第２インバータ（３２）と、第２インバータ（３２）の出力信号が入力される第２フィルタ（３３）とを備えていてもよい。一実施形態では、第１フィルタ（３１）は、多数決クロック信号（ＣＫ_ＭＪＲ）が入力される第３インバータと、第１ＲＳフリップフロップ（３７）と、多数決クロック信号（ＣＫ_ＭＪＲ）を遅延して生成した第１遅延信号を第１ＲＳフリップフロップ（３７）のセット端子に供給する第１遅延回路（３６）とを備えている。第２フィルタ（３３）は、第２インバータ（３２）の出力信号が入力される第４インバータ（３８）と、第２ＲＳフリップフロップ（４０）と、第２インバータ（３２）の出力信号を遅延して生成した第２遅延信号を第２ＲＳフリップフロップ（４０）のセット端子に供給する第２遅延回路（３９）とを備える。

一実施形態では、第１遅延回路（３６）及び第２遅延回路（３９）は、同一の遅延時間を有し、且つ、遅延時間が可変であるように構成されている。この場合、第１～第ＮＰＬＬ回路（１_１～１_３）の発振周波数を指定するＰＬＬ設定データに基づいて第１遅延回路（３６）及び第２遅延回路（３９）の遅延時間を設定する遅延設定回路（６）を備えていてもよい。

本発明によれば、クロック信号を生成する回路の信頼性を向上することができる。

一実施形態における半導体装置の構成を示すブロック図である。 ＰＬＬ回路の構成の一例を示すブロック図である。 多数決クロック信号にノイズを発生させるようなクロック信号の位相差の例を示すタイミングチャートである。 多数決クロック信号の波形のシミュレーション結果を示すタイミングチャートである。 前段フィルタ及び後段フィルタの動作を示すタイミングチャートである。 他の実施形態の半導体装置の構成を示すブロック図である。 更に他の実施形態の半導体装置の構成を示すブロック図である。 同一の信号がゲートに供給されている複数のＭＯＳトランジスタを直列に接続したインバータの構成の一例を示す回路図である。

以下、添付図面を参照しながら、実施形態を説明する。

図１は、一実施形態における半導体装置１００の構成を示すブロック図である。半導体装置１００は、ＰＬＬ回路の多重化によって放射線が強い環境においても高信頼度で出力クロック信号ＣＫ_ＯＵＴを生成するように構成されており、具体的には、ＰＬＬ回路１_１～１_３と、多数決回路２と、フィルタ回路３とを備えている。

ＰＬＬ回路１_１～１_３には基準クロック信号ＣＫ_ＲＥＦが共通に入力されており、ＰＬＬ回路１_１～１_３は、基準クロック信号ＣＫ_ＲＥＦに同期するクロック信号ＣＫ１～ＣＫ３をそれぞれ生成する。ＰＬＬ回路１_１～１_３は、ＰＬＬ設定レジスタ４に接続されており、ＰＬＬ設定レジスタ４に設定されたＰＬＬ設定データによって指定される周波数でクロック信号ＣＫ１～ＣＫ３を生成する。設定データは、一実施形態では、ＰＬＬ回路１_１～１_３に含まれる分周器の分周比を含んでいてもよい。

図２は、ＰＬＬ回路１_１～１_３の構成の一例を示すブロック図である。本実施形態では、ＰＬＬ回路１_１～１_３は、同一の構成を有しており、それぞれが、分周器１１、１２と、位相比較器１３と、チャージポンプ１４と、ループフィルタ１５と、電圧制御発振器（ＶＣＯ：voltage controlled oscillator）１６とを備えている。ＰＬＬ回路１_１～１_３の電圧制御発振器１６の出力信号が、それぞれ、クロック信号ＣＫ１～ＣＫ３として多数決回路２に入力される。

分周器１１は、基準クロック信号ＣＫ_ＲＥＦを分周し、分周器１２は、電圧制御発振器１６の出力信号を分周する。分周器１１の分周比はＲであり、分周器１１の出力信号の周波数は、基準クロック信号ＣＫ_ＲＥＦの周波数の１／Ｒである。一方、分周器１２の分周比はＮであり、分周器１２の出力信号の周波数は、電圧制御発振器１６の出力信号の１／Ｎである。

位相比較器１３は、分周器１１、１２の出力信号の位相を比較し、これらの出力信号の位相差に対応する出力信号を出力する。

チャージポンプ１４は、位相比較器１３からの出力信号に応じて、分周器１１、１２の出力信号の位相差に対応する信号レベルを有する電圧信号を、ループフィルタ１５を介して電圧制御発振器１６に供給する。一実施形態では、ループフィルタ１５は、ローパスフィルタとして構成される。

分周器１１、１２の分周比Ｒ、Ｎは、ＰＬＬ設定レジスタ４に格納されたＰＬＬ設定データによって指定される。ＰＬＬ回路１_１～１_３の発振周波数は、分周器１１、１２の分周比Ｒ、ＮをＰＬＬ設定データによって適宜に設定することにより、所望の周波数に設定される。

図１に戻り、多数決回路２は、ＰＬＬ回路１_１～１_３から受け取ったクロック信号ＣＫ１～ＣＫ３に対して多数決演算を行うことにより多数決クロック信号ＣＫ_ＭＪＲを生成する。多数決演算とは、全入力のうちの過半数を占める状態を持つ出力を得る演算のことである。本実施形態では、多数決回路２は、ＮＡＮＤゲート２１～２４を備えている。

ＮＡＮＤゲート２１は、ＰＬＬ回路１_１からのクロック信号ＣＫ１が入力される第１入力と、ＰＬＬ回路１_２からのクロック信号ＣＫ２が入力される第２入力とを有しており、クロック信号ＣＫ１、ＣＫ２の否定論理積の値を有する出力信号を出力する。ＮＡＮＤゲート２２は、ＰＬＬ回路１_２からのクロック信号ＣＫ２が入力される第１入力と、ＰＬＬ回路１_３からのクロック信号ＣＫ３が入力される第２入力とを有しており、クロック信号ＣＫ２、ＣＫ３の否定論理積の値を有する出力信号を出力する。ＮＡＮＤゲート２３は、ＰＬＬ回路１_３からのクロック信号ＣＫ３を受け取る第１入力と、ＰＬＬ回路１_１からのクロック信号ＣＫ１を受け取る第２入力とを有しており、クロック信号ＣＫ３、ＣＫ１の否定論理積の値を有する出力信号を出力する。ＮＡＮＤゲート２４は、ＮＡＮＤゲート２１～２３の出力信号がそれぞれに入力される第１～第３入力を有しており、ＮＡＮＤゲート２１～２３の出力信号の否定論理積の値を有する出力信号を出力する。ＮＡＮＤゲート２４の出力信号が多数決クロック信号ＣＫ_ＭＪＲである。

多数決回路２から出力される多数決クロック信号ＣＫ_ＭＪＲは、クロック信号ＣＫ１～ＣＫ３に対して多数決演算を行うことにより得られているので、ＰＬＬ回路１_１～１_３のうちの一つが例えば放射線の影響によって誤動作しても、適正な多数決クロック信号ＣＫ_ＭＪＲを生成することができる。

しかしながら、ＰＬＬ回路１_１～１_３は、それぞれが独立したフィードバックループを有しているので、ＰＬＬ回路１_１～１_３から出力されるクロック信号ＣＫ１～ＣＫ３の間で位相差が生じ得る。クロック信号ＣＫ１～ＣＫ３の位相差は、多数決クロック信号ＣＫ_ＭＪＲにノイズが発生する原因となり得る。

図３は、多数決クロック信号ＣＫ_ＭＪＲにノイズを発生させるようなクロック信号ＣＫ１～ＣＫ３の間の位相差の例を示している。図３の例では、クロック信号ＣＫ１～ＣＫ３は、同一の周期Ｔを有している。クロック信号ＣＫ２は、クロック信号ＣＫ１から遅延時間ｄ２だけ遅延されている。クロック信号ＣＫ３は、クロック信号ＣＫ１から反転され（即ち、Ｔ／２だけ遅延され）、更に、遅延時間ｄ３だけ遅延されている。

図４は、クロック信号ＣＫ１～ＣＫ３の周波数が２００ＭＨｚであり、クロック信号ＣＫ２の遅延時間ｄ２が３００ｐｓであり、クロック信号ＣＫ３の遅延時間ｄ３が６０～２４０ｐｓである場合の多数決クロック信号ＣＫ_ＭＪＲの波形のシミュレーション結果を示している。図４から理解されるように、遅延時間ｄ３が８０～２００ｐｓである場合に多数決クロック信号ＣＫ_ＭＪＲのパルスの立ち上がりエッジ及び立ち下がりエッジの近傍に顕著なノイズが発生し、多数決クロック信号ＣＫ_ＭＪＲの波形が乱れる。このような波形の乱れは好ましくない。

上述されているようなノイズを除去するために、本実施形態では、多数決クロック信号ＣＫ_ＭＪＲがローパスフィルタとして動作するフィルタ回路３に入力され、フィルタ回路３から出力クロック信号ＣＫ_ＯＵＴが出力される。

図１を再度に参照して、本実施形態では、フィルタ回路３が、前段フィルタ３１と、インバータ３２と、後段フィルタ３３と、インバータ３４とを備えている。

前段フィルタ３１は、インバータ３５と、可変遅延回路３６と、ＲＳフリップフロップ３７とを備えている。インバータ３５は、その入力に多数決クロック信号ＣＫ_ＭＪＲが入力されており、多数決クロック信号ＣＫ_ＭＪＲを反転して得られる反転信号をＲＳフリップフロップ３７のリセット端子に供給する。可変遅延回路３６は、多数決クロック信号ＣＫ_ＭＪＲを遅延して得られる遅延信号をＲＳフリップフロップ３７のセット端子に供給する。可変遅延回路３６は、その遅延時間が可変であるように構成されている。可変遅延回路３６の遅延時間ｄ１は、ＰＬＬ回路１_１～１_３の発振周波数に合わせて設定される。本実施形態では、可変遅延回路３６の遅延時間ｄ１は、遅延設定レジスタ５に格納された遅延設定データによって指定される。

インバータ３２は、前段フィルタ３１の出力信号を反転して後段フィルタ３３に供給する。

後段フィルタ３３は、前段フィルタ３１と同一の構成を有しており、インバータ３８と、可変遅延回路３９と、ＲＳフリップフロップ４０とを備えている。インバータ３８は、その入力にインバータ３２の出力信号が入力されており、インバータ３２の出力信号を反転して得られる反転信号をＲＳフリップフロップ４０のリセット端子に供給する。可変遅延回路３９は、インバータ３２の出力信号を遅延して得られる遅延信号をＲＳフリップフロップ４０のセット端子に供給する。可変遅延回路３９は、その遅延時間が可変であるように構成されている。可変遅延回路３９は、遅延設定レジスタ５に格納された遅延設定データにより、前段フィルタ３１の可変遅延回路３６と同一の遅延時間ｄ１を有するように設定される。

インバータ３４は、後段フィルタ３３の出力信号の反転信号を生成し、出力クロック信号ＣＫ_ＯＵＴとして出力する。

前段フィルタ３１、後段フィルタ３３の可変遅延回路３６、３９の遅延時間ｄ１を、ＰＬＬ回路１_１～１_３の発振周波数に応じて設定することで、前段フィルタ３１、後段フィルタ３３は、ローパスフィルタとして機能する。

前段フィルタ３１は、それ単独でも、ローパスフィルタとして動作し、ノイズを除去する機能を有している。しかしながら、前段フィルタ３１は、可変遅延回路３６の遅延時間ｄ１だけ、パルス幅を広げる（ハイレベルに維持される時間を長くする）動作を行うので、多数決クロック信号ＣＫ_ＭＪＲのデューティ比が５０％であっても、前段フィルタ３１の出力信号のデューティ比は５０％にはならない。

インバータ３２と後段フィルタ３３は、デューティ比が５０％の出力クロック信号ＣＫ_ＯＵＴを得るために用いられる。後段フィルタ３３は、前段フィルタ３１と同一の構成を有しており、前段フィルタ３１の出力信号の反転信号について、可変遅延回路３９の遅延時間ｄ１だけパルス幅を広げる動作を行うので、結果として、後段フィルタ３３から出力される出力信号のデューティ比は５０％になる。

図５は、前段フィルタ３１と後段フィルタ３３の動作の例を示すタイミングチャートである。記号“Ａ”～“Ｈ”は、それぞれ、フィルタ回路３のノードＡ～Ｈにおける信号波形を示している。

前段フィルタ３１は、下記のように動作する。ノードＡには、多数決クロック信号ＣＫ_ＭＪＲが入力されており、ノードＡの信号波形のデューティ比は５０％である。ノードＢには、多数決クロック信号ＣＫ_ＭＪＲの反転信号が生成される。ノードＣには、多数決クロック信号ＣＫ_ＭＪＲを遅延時間ｄ１だけ遅延した遅延信号が生成される。

ノードＢがＲＳフリップフロップ３７のリセット端子に接続され、ノードＣがＲＳフリップフロップ３７のセット端子に接続されているので、ＲＳフリップフロップ３７のデータ出力に接続されたノードＤには、多数決クロック信号ＣＫ_ＭＪＲのパルス幅が遅延時間ｄ１だけ広げられた信号が生成される。

一方で、後段フィルタ３３は、前段フィルタ３１から出力された出力信号の反転信号に対して前段フィルタ３１と同様の動作を行う。ノードＥには、インバータ３２の出力信号の反転信号が生成される。ノードＦには、インバータ３２の出力信号を遅延時間ｄ１だけ遅延した遅延信号が生成される。ノードＥがＲＳフリップフロップ４０のリセット端子に接続され、ノードＦがＲＳフリップフロップ４０のセット端子に接続されているので、ＲＳフリップフロップ４０のデータ出力に接続されたノードＧには、インバータ３２の出力信号（即ち、前段フィルタ３１の出力信号の反転信号）のパルス幅が遅延時間ｄ１だけ広げられた信号が生成される。結果として、後段フィルタ３３の出力信号、及び、出力クロック信号ＣＫ_ＯＵＴのデューティ比は、５０％になる。

なお、前段フィルタ３１のインバータ３５及び可変遅延回路３６は、総合すると、ＲＳフリップフロップ３７のリセット端子とセット端子に適切な位相差で多数決クロック信号ＣＫ_ＭＪＲを供給する機能を有しているので、可変遅延回路３６の遅延時間ｄ１を適切に設定すれば、インバータ３５は、必ずしも必要ではない。同様の理由により、後段フィルタ３３のインバータ３８も、必ずしも必要ではない。

図６は、インバータ３５、３８を設けない構成のフィルタ回路３を示している。図６の構成では、ＲＳフリップフロップ３７のリセット端子に多数決クロック信号ＣＫ_ＭＪＲが入力され、ＲＳフリップフロップ４０のリセット端子にインバータ３２の出力信号が入力される。ただし、図６の構成では、可変遅延回路３６、３９の遅延時間ｄ１を長く設定する必要があるので、図１に図示されるように、インバータ３５、３８が設けられることが好ましい。

フィルタ回路３の構成は、他にも様々に変更され得る。例えば、フィルタ回路３として、ローパスフィルタとして動作する他のフィルタ、例えば、ＲＣフィルタが用いられてもよい。

可変遅延回路３６、３９の遅延時間ｄ１をＰＬＬ回路１_１～１_３の発振周波数に応じて設定することを容易にするためには、図７に図示されているように、ＰＬＬ設定レジスタ４に格納されたＰＬＬ設定データから、遅延時間ｄ１を算出して遅延時間ｄ１を指定する遅延設定データを生成する遅延設定回路６が設けられてもよい。この場合、可変遅延回路３６、３９は、遅延設定回路６によって生成された遅延設定データに指定された遅延時間ｄ１を有するように設定される。

本実施形態では、多数決回路２及びフィルタ回路３の多重化は行われていないので、多数決回路２及びフィルタ回路３を構成する回路素子への放射線の入射は、誤動作の原因になり得る。しかしながら、多数決回路２及びフィルタ回路３の回路規模は小さくできるので、放射線が強い環境でも誤動作は生じにくい。多数決回路２及びフィルタ回路３の動作の信頼性を高めるためには、多数決回路２及びフィルタ回路３に含まれる論理ゲートにおいて、同一の信号がゲートに供給されている複数のＭＯＳトランジスタを直列に接続してもよい。

例えば、図８に示すように、インバータ５０が、ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、ＮＭＯＳトランジスタＭＮ１、ＭＮ２とを備えていてもよい。ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、そのゲートが入力端子５１に共通に接続されており、出力端子５２と電源電圧ＶＤＤが生成された電源ライン５３との間に直列に接続されている。ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、そのゲートが入力端子５１に共通に接続されており、出力端子と接地電位ＶＳＳを有する接地ライン５４との間に直列に接続されている。

以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されない。本発明が種々の変更と共に実施され得ることは、当業者には理解されよう。

１００ ：半導体装置
１_１～１_３ ：ＰＬＬ回路
２ ：多数決回路
３ ：フィルタ回路
４ ：ＰＬＬ設定レジスタ
５ ：遅延設定レジスタ
６ ：遅延設定回路
１１ ：分周器
１２ ：分周器
１３ ：位相比較器
１４ ：チャージポンプ
１５ ：ループフィルタ
１６ ：電圧制御発振器
２１～２４：ＮＡＮＤゲート
３１ ：前段フィルタ
３２ ：インバータ
３３ ：後段フィルタ
３４ ：インバータ
３５ ：インバータ
３６ ：可変遅延回路
３７ ：ＲＳフリップフロップ
３８ ：インバータ
３９ ：可変遅延回路
４０ ：ＲＳフリップフロップ
５０ ：インバータ
５１ ：入力端子
５２ ：出力端子
５３ ：電源ライン
５４ ：接地ライン

Claims (9)

1. 共通の基準クロック信号に同期して動作し、それぞれ、第１～第Ｎクロック信号を出力するように構成された第１～第ＮＰＬＬ回路と、
   前記第１～第Ｎクロック信号に対して多数決演算を行って多数決クロック信号を生成する多数決回路と、
   前記多数決クロック信号が入力され、ローパスフィルタとして動作して出力クロック信号を出力するフィルタ回路
   とを備え、
   Ｎは、３以上の奇数であり、
   前記フィルタ回路は、
   前記多数決クロック信号又は前記多数決クロック信号を反転した反転信号がリセット端子に入力される第１ＲＳフリップフロップと、
   前記多数決クロック信号を遅延して生成した第１遅延信号を前記第１ＲＳフリップフロップのセット端子に供給する第１遅延回路
   とを備え、
   前記出力クロック信号が、前記第１ＲＳフリップフロップのデータ出力から出力される信号に応じて生成され、
   前記第１遅延回路の遅延時間が、前記第１～第ＮＰＬＬ回路から出力される前記第１～第Ｎクロック信号の周期の半分より短くなるように前記第１～第ＮＰＬＬ回路の発振周波数に応じて設定された
   半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記フィルタ回路が、更に、前記多数決クロック信号が入力される第１インバータを備え、
   前記第１ＲＳフリップフロップの前記リセット端子には前記第１インバータの出力信号が入力される
   半導体装置。
3. 請求項１又は２に記載の半導体装置であって、
   前記第１遅延回路は、遅延時間が可変であるように構成された
   半導体装置。
4. 請求項３に記載の半導体装置であって、
   更に、前記遅延時間を指定する遅延設定データを格納する遅延設定レジスタを備える
   半導体装置。
5. 請求項３に記載の半導体装置であって、
   更に、前記第１～第ＮＰＬＬ回路の発振周波数を指定するＰＬＬ設定データに基づいて、前記第１遅延回路の前記遅延時間が前記第１～第ＮＰＬＬ回路から出力される前記第１～第Ｎクロック信号の周期の半分より短くなるように前記第１遅延回路の前記遅延時間を設定する遅延設定回路を備える
   半導体装置。
6. 請求項１に記載の半導体装置であって、
   前記フィルタ回路は、
   前記多数決クロック信号が入力され、前記第１ＲＳフリップフロップと前記第１遅延回路とを備える第１フィルタと、
   前記第１ＲＳフリップフロップから出力される信号が入力される第２インバータと、
   前記第２インバータの出力信号が入力される第２フィルタ
   とを備え、
   前記第１フィルタは、前記多数決クロック信号と異なるデューティ比のクロック信号を出力するように構成され、
   前記第１フィルタと前記第２フィルタとが同一構成を有している
   半導体装置。
7. 請求項１に記載の半導体装置であって、
   前記フィルタ回路は、
   前記多数決クロック信号が入力される第１フィルタと、
   前記第１フィルタの出力信号が入力される第２インバータと、
   前記第２インバータの出力信号が入力される第２フィルタ
   とを備え、
   前記第１フィルタは、
   前記多数決クロック信号が入力される第３インバータと、
   前記第１ＲＳフリップフロップと、
   前記第１遅延回路
   とを備え、
   前記第２フィルタは、
   前記第２インバータの出力信号が入力される第４インバータと、
   第２ＲＳフリップフロップと、
   前記第２インバータの前記出力信号を遅延して生成した第２遅延信号を前記第２ＲＳフリップフロップのセット端子に供給する第２遅延回路
   とを備える
   半導体装置。
8. 請求項７に記載の半導体装置であって、
   前記第１遅延回路及び前記第２遅延回路は、同一の遅延時間を有し、且つ、前記遅延時間が可変であるように構成された
   半導体装置。
9. 請求項８に記載の半導体装置であって、
   前記第１～第ＮＰＬＬ回路の発振周波数を指定するＰＬＬ設定データに基づいて、前記第１遅延回路及び前記第２遅延回路の前記遅延時間が、前記第１～第ＮＰＬＬ回路から出力される前記第１～第Ｎクロック信号の周期の半分より短くなるように前記第１遅延回路及び前記第２遅延回路の前記遅延時間を設定する遅延設定回路を備える
   半導体装置。
   

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