JP2019220763A - 半導体装置 - Google Patents
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Abstract
Description
11〜13 :PLL回路
2 :多数決回路
3 :フィルタ回路
4 :PLL設定レジスタ
5 :遅延設定レジスタ
6 :遅延設定回路
11 :分周器
12 :分周器
13 :位相比較器
14 :チャージポンプ
15 :ループフィルタ
16 :電圧制御発振器
21〜24:NANDゲート
31 :前段フィルタ
32 :インバータ
33 :後段フィルタ
34 :インバータ
35 :インバータ
36 :可変遅延回路
37 :RSフリップフロップ
38 :インバータ
39 :可変遅延回路
40 :RSフリップフロップ
50 :インバータ
51 :入力端子
52 :出力端子
53 :電源ライン
54 :接地ライン
Claims (10)
- 共通の基準クロック信号に同期して動作し、それぞれ、第1〜第Nクロック信号(Nは、3以上の奇数)を出力するように構成された第1〜第NPLL回路と、
前記第1〜第Nクロック信号に対して多数決演算を行って多数決クロック信号を生成する多数決回路と、
前記多数決クロック信号が入力され、ローパスフィルタとして動作して出力クロック信号を出力するフィルタ回路
とを備える
半導体装置。 - 請求項1に記載の半導体装置であって、
前記フィルタ回路は、
前記多数決クロック信号又は前記多数決クロック信号を反転した反転信号がリセット端子に入力される第1RSフリップフロップと、
前記多数決クロック信号を遅延して生成した第1遅延信号を前記第1RSフリップフロップのセット端子に供給する第1遅延回路
とを備え、
前記出力クロック信号が、前記第1RSフリップフロップのデータ出力から出力される信号に応じて生成される
半導体装置。 - 請求項2に記載の半導体装置であって、
前記フィルタ回路が、更に、前記多数決クロック信号が入力される第1インバータを備え、
前記第1RSフリップフロップの前記リセット端子には前記第1インバータの出力信号が入力される
半導体装置。 - 請求項2又は3に記載の半導体装置であって、
前記第1遅延回路は、遅延時間が可変であるように構成された
半導体装置。 - 請求項4に記載の半導体装置であって、
更に、前記遅延時間を指定する遅延設定データを格納する遅延設定レジスタを備える
半導体装置。 - 請求項4に記載の半導体装置であって、
更に、前記第1〜第NPLL回路の発振周波数を指定するPLL設定データに基づいて前記第1遅延回路の前記遅延時間を設定する遅延設定回路を備える
半導体装置。 - 請求項1に記載の半導体装置であって、
前記フィルタ回路は、
前記多数決クロック信号が入力される第1フィルタと、
前記第1フィルタの出力信号が入力される第2インバータと、
前記第2インバータの出力信号が入力される第2フィルタ
とを備え、
前記第1フィルタは、前記多数決クロック信号と異なるデューティ比のクロック信号を出力するように構成され、
前記第1フィルタと前記第2フィルタとが同一構成を有している
半導体装置。 - 請求項1に記載の半導体装置であって、
前記フィルタ回路は、
前記多数決クロック信号が入力される第1フィルタと、
前記第1フィルタの出力信号が入力される第2インバータと、
前記第2インバータの出力信号が入力される第2フィルタ
とを備え、
前記第1フィルタは、
前記多数決クロック信号が入力される第3インバータと、
第1RSフリップフロップと、
前記多数決クロック信号を遅延して生成した第1遅延信号を前記第1RSフリップフロップのセット端子に供給する第1遅延回路
とを備え、
前記第2フィルタは、
前記第2インバータの出力信号が入力される第4インバータと、
第2RSフリップフロップと、
前記第2インバータの前記出力信号を遅延して生成した第2遅延信号を前記第2RSフリップフロップのセット端子に供給する第2遅延回路
とを備える
半導体装置。 - 請求項8に記載の半導体装置であって、
前記第1遅延回路及び前記第2遅延回路は、同一の遅延時間を有し、且つ、前記遅延時間が可変であるように構成された
半導体装置。 - 請求項9に記載の半導体装置であって、
前記第1〜第NPLL回路の発振周波数を指定するPLL設定データに基づいて前記第1遅延回路及び前記第2遅延回路の前記遅延時間を設定する遅延設定回路を備える
半導体装置。
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