JP2017143398A - Ｐｌｌ回路および電子回路 - Google Patents

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Abstract

【課題】高品質の発振信号を生成する注入同期型PLL回路の実現。【解決手段】直列に接続された複数の遅延素子41-44を有し、複数のステージ51,52に分割され、ステージに含まれる遅延素子の入力および出力が電源電圧の変動で変化しない安定期間を有し、安定期間がそれぞれ異なる遅延素子列31と、参照周波数信号Refの変化エッジ付近のウィンドウ期間においてRefを選択し、非ウィンドウ期間において遅延素子列の出力信号Voscを選択し、選択した信号が遅延素子列の入力信号となるマルチプレクサ32と、複数のステージに対応して設けられ、容量素子37,38を有する複数の電源部と、複数の電源部に電源を供給する電源供給部36,38と、を有し、電源供給部は、ステージが安定期間である時に電源部への電源供給を行うＰＬＬ回路。【選択図】図３

Description

本発明は、ＰＬＬ回路および電子回路に関する。
位相同期(PLL : Phase Locked Loop)回路は、フィードバック制御を利用して安定で正確な周波数（周期）信号を生成する回路であり、周波数シンセサイザや集積回路中のクロック信号生成などに用いられている。PLL回路は入力信号として水晶発振器などの周期信号を利用し、発振器から出力される周期信号をフィードバックし、入力信号の位相に同期させていくことで、発振器の周波数および位相を安定化させることができる。また発振器の信号をフィードバックする際に、分周器を用いることで入力信号の周波数を逓数倍した信号を出力として得ることができる。さらに、分周器の分周比を調整することで、所望の周波数を入力信号に同期させ、安定化した状態で得ることができ、特に雑音性能優れる水晶発振器の信号を入力として用いることで、逓倍した所望の周波数においても水晶発振器に同期した低雑音の信号を得ることができる。
PLL回路は、PLL回路を含む複数の回路が１つのチップに組み込まれるSoC(System on a Chip)においては、LDO(Low Drop Out)電圧レギュレータと呼ばれる電圧制御回路を用いて電源電圧を安定化することが行われる。しかし、LDO電圧レギュレータに電源電圧を供給するグローバル電源に雑音があると、そのままPLL回路の電源電圧に雑音が生じる。また、LDO電圧レギュレータ自体で発生する雑音もPLL回路の電源電圧に雑音を生じさせる。PLL回路の発振器の電源電圧に雑音が生じると、発振信号にジッタが発生する。
また、簡単な構成でPLL回路を実現するものとして、エッジ注入型のPLL回路が知られている。エッジ注入型のPLL回路は、参照周波数信号の変化エッジ付近のウィンドウ期間中には参照周波数信号を選択し、ウィンドウ期間以外の非ウィンドウ期間中は発振器の出力を選択し、選択した信号を発振器の入力にフィードバックする。これにより、発振器の発振信号の変化エッジは参照周波数信号の変化エッジに強制的に一致される。しかし、発振信号と参照周波数信号の位相が一致しておらず、位相の瞬間的な飛躍が起こるために、発振信号の幅（デューティ）が変動し、スプリアスが発生する。
さらに、エッジ注入型のPLL回路では、参照周波数信号の１周期に１回エッジ注入動作が行われ、発振信号と参照周波数信号の位相合わせが行われる。参照周波数信号の１周期が長いとその期間に生じる発振信号と参照周波数信号の位相差も大きくなり、その分ジッタが大きくなる。そのため、エッジ注入動作の周期を短くすることが望まれていた。
PLL回路の生成する発振信号は、常にある一定周波数を出力することが望ましい。しかし、実際のPLL回路が出力する発振信号の周波数は、デバイスによって発生する熱雑音等の影響を受け常に理想的な周波数から変動し、ジッタが発生する。ジッタ量はできるだけ少ないことが望ましい。
特開２０１５−１４６５３３号公報
Y.Okuma, K. Ishida, Y. Ryu, X. Zhang, P. Chen, K. Watanabe, M. Takamiya, and T. Sakurai, "0.5-V Input Digital LDO with 98.7% Current Efficiency and 2.7-uW Quiescent Current in 65nm CMOS", Custom Integrated Circuits Conference, pp. 1-4, Sep. 2010. W. Deng, D. Yang, T. Ueno, T. Siriburanon, S. Kondo, K. Okada, and A. Matsuzawa, "A 0.0066mm2 780uW Fully Synthesizable PLL with a Current Output DAC and an Interpolative-Phase Coupled Oscillator using Edge Injection Technique", ISSCC Dig. Tech. Papers, pp. 266-267, Feb. 2014. W. Deng, D. Yang, T. Narayanan, K. Nakata, T. Siriburanon, K. Okada, and A. Matsuzawa, "A 0.048mm2 3mW Synthesizable Fractional-N PLL with a Soft Injection-Locking Technique", ISSCC Dig. Tech. Papers, pp. 252-254, Feb. 2015.
以上の通り、PLL回路においては、以下のような点について改善が望まれていた。
（１）電源電圧のノイズの影響を低減して、発振信号の品質を向上すること。
（２）エッジ注入による参照周波数信号Refの変化エッジへの強制的な同期に伴い発生するスプリアスを低減して、発振信号の品質を向上すること。
（３）エッジ注入による参照周波数信号Refの変化エッジへの強制的な同期を行う周期を短くして、発振信号の品質を向上すること。
以下に説明する実施形態の注入同期型PLL回路は、簡単な回路構成で、上記の問題を解決し、発振信号の品質を向上させる。
本発明の第１の態様のPLL回路は、入力を遅延して後段に出力するように直列に接続された複数の遅延素子を有し、複数の遅延素子は複数のステージに分割され、各ステージは、ステージに含まれる遅延素子の入力および出力が電源電圧の変動で変化しない安定期間を有し、複数のステージの安定期間が異なる遅延素子列と、参照周波数信号の変化エッジ付近のウィンドウ期間において参照周波数信号を選択し、ウィンドウ期間以外の非ウィンドウ期間において遅延素子列の出力信号を選択し、選択した信号が遅延素子列の入力信号となるマルチプレクサと、複数のステージに対応して設けられ、電源電圧を安定化する容量素子を有する複数の電源部と、複数の電源部に電源を供給する電源供給部と、を有し、電源供給部は、複数のステージのそれぞれが安定期間である時に電源部への電源供給を行うことを特徴とする。
電源供給部は、複数の電源部に電源を供給する複数の電圧レギュレータを有し、各電圧レギュレータは、対応するステージが安定期間である時に、対応する前記電源部への電源供給を行う。
遅延素子列およびマルチプレクサは、エッジ注入型のリング型発振器を形成し、各電圧レギュレータから対応する電源部への電源供給を行うか停止するかの制御は、リング型発振器の信号に基づいて行う。
リング型発振器は、遅延素子列の遅延量を調整することにより発振周波数が調整可能であり、参照周波数信号の変化エッジと遅延素子列の出力する発振信号の位相関係を検出する位相比較器と、位相比較器の検出した位相関係に基づいて、リング型発振器の発振信号と参照周波数信号の位相が一致するように、遅延素子列の遅延量を調整する発振器周波数制御部と、を有する。例えば、リング型発振器は、遅延素子列の遅延量をデジタルコードにしたがって調整可能なデジタル制御発振器である。
参照周波数信号の周波数を２倍の逓倍周波数信号に変換するダブラを有し、マルチプレクサは、逓倍周波数信号の変化エッジに応じて選択を行い、位相比較器は、逓倍周波数信号の変化エッジと遅延素子列の出力する発振信号の位相関係を検出する。
ダブラは、発振器周波数制御部により逓倍周波数信号の１つの変化エッジに一致するように調整された発振信号の位相に、逓倍周波数信号の次の変化エッジの位相が一致するように逓倍周波数信号を調整することにより、変化エッジの時間間隔が参照周波数信号の半周期に一致する逓倍周波数信号を生成する。
遅延素子列は、１つの入力が遅延素子の入力に接続され、残りの２つの入力の１つに遅延量選択信号が入力され、残りの２つの入力の別の１つに固定値が入力される３入力論理ゲートを有するか、１つの入力が遅延素子の入力に接続され、残りの２つの入力に遅延量選択信号が入力される３入力論理ゲートを有する。
本発明の第２の態様のPLL回路は、入力を遅延して後段に出力するように直列に接続された複数の遅延素子を有し、遅延量が調整可能な遅延素子列と、参照周波数信号の変化エッジ付近のウィンドウ期間において参照周波数信号を選択し、ウィンドウ期間以外の非ウィンドウ期間において遅延素子列の出力信号を選択し、選択した信号が遅延素子列の入力信号となるマルチプレクサと、参照周波数信号の変化エッジと遅延素子列の出力する発振信号の位相関係を検出する位相比較器と、位相比較器の検出した位相関係に基づいて、遅延素子列とマルチプレクサが形成するリング型発振器の生成する発振信号と参照周波数信号の位相が一致するように、遅延素子列の遅延量を調整する発振器周波数制御部と、を有することを特徴とする。
本発明の第３の態様の電子回路は、複数のステージであって、各ステージが入力信号を処理して後段のステージに出力信号を出力するように接続され、ステージの入力および出力が電源電圧の変動で変化しない安定期間を有し、複数のステージの安定期間がそれぞれ異なる複数のステージと、複数のステージに対応して設けられ、電源電圧を安定化する容量素子を有する複数の電源部と、複数の電源部に電源を供給する電源供給部と、を有し、電源供給部は、複数のステージのそれぞれが安定期間である時に電源部への電源供給を行うことを特徴とする。例えば、複数のステージは、リング型発振器を形成する。
本発明の注入同期型PLL回路によれば、高品質の発振信号が生成される。
図１は、リング型発振器を形成する複数のバッファおよびインバータに、LDO電圧レギュレータを介して電源電圧を供給する注入同期型PLL回路の構成を示す図であり、（Ａ）が全体構成を、（Ｂ）がLDO電圧レギュレータの回路構成を、示す。 図２は、図１の（Ａ）に示した注入同期型PLL回路の構成および動作を示す図であり、（Ａ）がより具体的な回路構成を、（Ｂ）が注入の基本動作を、（Ｃ）が問題点を説明する。 図３は、実施形態の注入同期型PLL回路の概略構成を示す図である。 図４は、実施形態の注入同期型PLL回路においてリング型発振器の前側と後側のステージへの２つのLDOによる電源電圧供給に関係する詳細な構成を示す図であり、周波数調整部等を除いて示している。 図５は、実施形態の注入同期型PLL回路における充電電流ICおよびIFと、放電電流IC'およびIF'と、LDOの出力電圧VDDCおよびVDDFの変化を示すタイムチャートである。 図６は、実施形態の注入同期型PLL回路におけるリング型発振器、周波数調整部、ダブラ、およびエッジ注入同期回路の詳細を示す図である。 図７は、マルチプレクサおよび位相比較器の回路例を示す図である。 図８は、実施形態の注入同期型PLL回路におけるエッジ注入動作とDCOの出力する発振信号Voscの周波数調整との関係を示すタイムチャートである。 図９は、リング型発振器を３つのステージを実現する従来例の構成と本実施形態の構成を示す図であり、（Ａ）が従来例を、（Ｂ）が本実施形態における構成を示す。 図１０は、従来例と本実施形態の精調整(Fine tuning)ステージにおける遅延素子を比較する図であり、（Ａ）が従来例の回路図を、（Ｂ）が従来例のトランジスタレベルの回路構成を、（Ｃ）が実施形態の回路図を、（Ｄ）が実施形態のトランジスタレベルの回路構成を示す。 図１１は、図１０の（Ｄ）の回路で、入力信号Ａの信号線からの２番目と３番目のＮチャネルトランジスタの接続ノードに対する容量値の、入力信号Ａの電圧値による変化を示す図である。 図１２は、本実施形態の中位調整(Medium tuning)ステージにおける遅延素子の構成を示す図であり、（Ａ）が回路図を、（Ｂ）がトランジスタレベルの回路構成を示す。 図１３は、中位調整(Medium tuning)ステージにおける遅延素子の回路で、入力信号Ａの信号線からの２番目と３番目のＮチャネルトランジスタの接続ノードに対する容量値の、入力信号Ａの電圧値による変化を示す図である。 図１４は、図９から図１３で説明した従来例と本実施形態のデジタル制御発振器(DCO)の消費電力の差を示す図であり、（Ａ）が最大発振周波数（１．８ＧＨｚ）で動作した場合を、（Ｂ）が最小発振周波数（９００ＭＨｚ）で動作した場合を示す。 図１５は、図６において、参照ダブラ(Ref.doubler)およびセレクタにより形成される周波数逓倍部８０の詳細な構成を示す図である。 図１６は、周波数逓倍部における動作を説明するタイムチャートである。 図１７は、LDOの間欠制御による電源供給を行う場合とLDOの間欠制御無しに電源供給を行う場合の位相雑音性能を示す図である。 図１８は、エッジ注入を行わない状態でLDOの間欠制御を行う場合と行わない場合、さらにLDOの間欠制御を行い且つエッジ注入を行う場合で、発振信号の周波数調整を行わず且つダブラを用いない場合と発振信号の周波数調整を行い且つダブラを用いる場合（実施形態）の位相雑音性能を示す図である。 図１９は、ダブラを使用する効果を示すために、LDOの間欠制御を行い、エッジ注入を行い、且つ発振信号の周波数調整を行う場合で、ダブラを用いない場合とダブラを用いる場合の位相雑音性能を示す図である。
実施形態のPLL回路について説明する前に、図面を参照して一般的なPLL回路について説明する。
PLL回路は複数の回路ブロックを有し、実際にある周波数信号を出力するブロックは発振器と呼ばれる発振回路である。発振器の出力信号の周波数は、電源電圧に依存して変動するが、PLLのフィードバック制御を用いることで、電源電圧が変動した場合であっても、ある範囲内の変動であれば出力信号の周波数は一定となる。通常、この出力信号の周波数が一定となるように制御可能な範囲は、PLLのロックレンジと呼ばれる。しかし、このロックレンジを超える電源電圧の変動が起こった場合、PLLはロックが外れ、PLL回路は所望の周波数から大きく変動した周波数の信号を出力することになる。
複数の回路が１つのチップに組み込まれるSoC (System on a Chip)においては、LDO (Low Drop Out)電圧レギュレータと呼ばれる電圧制御回路を用いて電源電圧を安定化することが行われる。
図１は、リング型発振器を形成する複数のバッファおよびインバータに、LDO電圧レギュレータ（以下、単にLDOと称する場合がある）を介して電源電圧を供給する注入同期型PLL回路の構成を示す図であり、（Ａ）が全体構成を、（Ｂ）がLDO電圧レギュレータの回路構成を、示す。
図１の（Ａ）に示すように、注入同期型PLL回路は、２個のバッファ１１および１２と、１個のインバータ１３と、マルチプレクサ１４と、LDO１５と、電源電圧安定用の容量素子１６と、を有する。マルチプレクサ１４は、水晶発振器等から供給される安定した周波数の参照周波数信号Refの変化エッジ付近のウィンドウ期間中には参照周波数信号Refを選択し、ウィンドウ期間以外の非ウィンドウ期間中はインバータ１３の出力を選択し、バッファ１１の入力として出力する。非ウィンドウ期間中には、バッファ１１および１２とインバータ１３によりリング型発振器が形成され、バッファ１１および１２とインバータ１３における遅延量の合計の２倍を周期とする発振信号が発生される。なお、バッファ１１および１２は、２個のインバータを直列に接続して実現されるので、２個のバッファ１１および１２と１個のインバータ１３は、５個のインバータからなる遅延素子列を形成する。リング型発振器は、一般に奇数個のインバータを直列にリング状に接続することにより実現される。リング型発振器については広く知られているので、説明は省略する。ウィンドウ期間中には、マルチプレクサ１４が参照周波数信号Refを選択するので、リング型発振器の発振信号の変化エッジは参照周波数信号Refの変化エッジに強制的に一致される。参照周波数信号Refの周波数をfrefとし、発振信号は参照周波数信号Refの１周期中にN個のパルスを発生すると仮定すると、発振信号の周波数はN*frefとなり、発振信号の周波数が(N-1)*frefと(N+1)*frefの範囲内で変動しても、発振信号の周波数は常にN*frefに維持される。
LDO１５は、グローバル電源部１０と、リング型発振器を形成するバッファ１１および１２とインバータ１３のローカル電源部２０の間に接続され、VDDを数十から数百mV降下した電圧VDD2をローカル電源部２０に供給する。LDO１５とグランドの間に接続された容量素子１６は、ローカル電源部２０の電圧を安定化するように機能する。
図１の（Ｂ）に示すように、LDO１５は、グローバル電源部１０とローカル電源部２０の間に接続されＰチャネルトランジスタ１７と、ローカル電源部２０の電圧VDD2を基準電圧Vrefと比較する比較器１８と、比較器１８の出力とローカル電源部２０の間に接続された容量素子１９と、を有する。比較器１８は、電圧VDD2を基準電圧Vrefと比較し、比較結果をＰチャネルトランジスタ１７のゲートに印加する。これにより、VDD2がVrefより低い時にはＰチャネルトランジスタ１７がオンしてVDD2が上昇し、VDD2がVrefより高い時にはＰチャネルトランジスタ１７がオフしてVDD2はVref以上には上昇しない。容量素子１９は、比較器１８の出力から高周波成分を除去して安定化させる。
図１の（Ａ）に示すように、他の回路部分（例えばデジタル回路）での電力消費に起因してグローバル電源部１０の電圧VDDに雑音（ノイズ）が発生すると、その雑音はローカル電源部２０の電圧VDD2を変動させる。また、LDO１５自体も雑音を発生し、電圧VDD2を変動させる。図示のように、電圧VDD2の安定化のため容量素子１６が設けられているが、容量素子１６の容量値をあまり大きくすることはできないので、電圧VDD2の変動は避けられない。電圧VDD2が変動すると、PLL回路が生成する発振信号のジッタ性能を劣化させる。
図２は、図１の（Ａ）に示した注入同期型PLL回路の構成および動作を示す図であり、（Ａ）がより具体的な回路構成を、（Ｂ）がエッジ注入の基本動作を、（Ｃ）が問題点を説明する。
図２の（Ａ）に示すように、注入同期型PLL回路は、３個のインバータ２１−２３からなり、発振信号Voscを出力するリング型発振器と、マルチプレクサ１４と、参照周波数信号Refから注入ウィンドウ(Injection Window)信号Inj.Win.およびInj.Win.のパルス中央で立下るようにRefをシフトした信号Vinjを発生するウィンドウ・エッジ信号生成部(Window & edge gen.)と、を有する。ウィンドウ・エッジ信号生成部は、インバータ２４、ディレイライン２５および２６と、ＡＮＤゲート２７と、を有する。インバータ２４は、Refを少し遅延し、Refの立下りを立上りに反転した反転信号を出力する。ディレイライン２５は、インバータ２４の遅延量より少し大きい遅延量だけRefを遅延し、信号Vinjを発生する。ディレイライン２６は、信号Vinjをさらに少し遅延する。ＡＮＤゲート２７は、インバータ２４の出力とディレイライン２６の出力の論理積を演算し、注入ウィンドウ(Injection Window)信号Inj.Win.を出力する。ディレイライン２６の出力する信号は、インバータ２４の出力する信号が立上った後立下るので、Inj.Win.はパルス信号になり、ディレイライン２５の出力する信号Vinjは、Inj.Win.の中間位置で立下る。信号Vinjは、Refを少し遅延した信号であり、以下で説明する調整動作では、信号Vinjが基準の信号となる。
図２の（Ｂ）に示すように、Vinjの変化エッジ（立下りエッジ）の前後で、注入ウィンドウ信号Inj.Win.が高レベルになる。マルチプレクサ１４は、Inj.Win.が高レベルの時（ウィンドウ期間中）、Vinjを選択してVoとして出力し、Inj.Win.が低レベルの時（非ウィンドウ期間中）、Voscを選択してVoとして出力する。したがって、VoはVinjの変化エッジ（立下りエッジ）に同期して変化する（立下る）。
図２の（Ａ）の注入同期型PLL回路は、エッジ注入型と呼ばれるもので、発振信号のある周期のエッジを参照周波数信号Refの変化エッジに強制的に合わせるもので、発振信号の周期のＮ倍が参照周波数信号Refの周期に完全に一致するわけではない。言い換えれば、PLL回路（リング型発振器）の発振周波数は常にN*frefに維持されるが、発振信号の周期のＮ倍が参照周波数信号Refの周期に完全に一致するわけではない。
図２の（Ｃ）に示すように、発振信号が理想的な周波数(Ideal Freq.)の時には、発振信号の周期のＮ倍が参照周波数信号Refの周期に完全に一致し、発振信号の立下りエッジは、Vinjの立下りエッジに一致する。しかし、発振信号が理想的な場合より低い周波数(Low Freq.)の時には、発振信号のInj.Win.が高レベルになる部分のパルスの幅が狭くなり、発振信号が理想的な場合より高い周波数(High Freq.)の時には、発振信号のInj.Win.が高レベルになる部分のパルスの幅が広くなる。これは、発振信号のスプリアスとして現れ、発振信号の品質を劣化させるという問題を生じる。
リング型発振器を形成する各インバータ（またはバッファ）の遅延量を調整することにより、リング型発振器の発振信号の周波数（周期）を調整することが行われる。インバータ（またはバッファ）の遅延量の調整は、一般に入力負荷を調整することにより行われる。例えば、リング型発振器の発振信号の所定時間当たりのパルス数をカウンタで計数し、計数した値から周波数（周期）を算出し、所望の周波数（周期）になるように遅延量を調整する。しかし、上記のエッジ注入型の注入同期型PLL回路の場合、参照周波数信号Refの周期毎に強制的に位相調整が行われるため、カウンタでパルス数を計数するのでは周波数の変動を検出できない。そこで、リング型発振器のレプリカを設け、レプリカについて強制的な位相調整を行わないようにして、リング型発振器の出力する発振信号とレプリカの出力する発振信号の位相差を検出し、検出した位相差に応じてリング型発振器およびレプリカのインバータ（またはバッファ）の遅延量を調整することが提案されている。しかし、この方法は回路規模が大きくなる上、リング型発振器とレプリカを完全に同じ特性にはできないので十分な調整が行えないという問題があった。
さらに、図２の（Ａ）の注入同期型PLL回路では、水晶発振器を利用して発生した参照周波数信号Refを使用するが、高精度な信号を生成できるのは５０ＭＨｚ程度である。上記のリング型発振器は、数十ＧＨｚの発振信号を発生することを想定しており、発振信号の変化エッジを参照周波数信号Refの変化エッジに同期させる周期が長く、その分発振信号の精度が低くなる。そのため、発振信号の変化エッジを参照周波数信号Refの変化エッジに同期させる周期を短くして、発振信号の品質を向上させることが求められている。
以上まとめると、図１の（Ａ）に示した注入同期型PLL回路は、以下のような点について改善が望まれていた。
（１）電源電圧のノイズの影響を低減して、発振信号の品質を向上すること。
（２）エッジ注入による参照周波数信号Refの変化エッジへの強制的な同期に伴い発生するスプリアスを低減して、発振信号の品質を向上すること。
（３）エッジ注入による参照周波数信号Refの変化エッジへの強制的な同期を行う周期を短くして、発振信号の品質を向上すること。
以下に説明する実施形態の注入同期型PLL回路は、簡単な回路構成で、上記の問題を解決し、発振信号の品質を向上させる。
図３は、実施形態の注入同期型PLL回路の概略構成を示す図である。
実施形態の注入同期型PLL回路は、エッジ注入型の注入同期型PLL回路であり、半導体プロセス設計で提供されるスタンダードセルを使用して構成することが想定されている。実施形態の注入同期型PLL回路は、リング型発振器３１と、マルチプレクサ３２と、周波数調整部３３と、ダブラ３４と、ウィンドウ・エッジ信号生成部(Window & edge gen.)３５と、第１（粗(Coarse)）LDO３６と、第１容量素子３７と、第２（精(Fine)）LDO３８と、第２容量素子３９と、を有する。
リング型発振器３１は、３個のバッファ４１−４３およびインバータ４４からなる遅延素子列と同期マルチプレクサ３２により形成される。前述のように、リング型発振器は、奇数個のインバータを直列にリング状に接続することにより実現され、インバータ（バッファ）の個数は、発振信号の周波数に応じて適宜設定する。また、後述するように、バッファ４１および４２は、遅延量の調整単位量（分解能）が比較的大きい（粗である）ステージを形成し、バッファ４３およびインバータ４４は遅延量の調整単位量（分解能）が比較的小さい（精である）ステージを形成する。図示のリング型発振器３１は、遅延量がデジタル処理により調整可能であるため、デジタル制御発振器(Digital Control Oscillator: DCO)と称する場合がある。
マルチプレクサ３２は、ウィンドウ・エッジ信号生成部３５の出力するウィンドウ信号が高レベル（１）のウィンドウ期間中には、逓倍周波数信号を選択し、ウィンドウ信号が低レベル（１）の期間中（非ウィンドウ期間中）には、リング型発振器３１（インバータ４４）の出力する発振信号を選択し、リング型発振器３１（バッファ４１）の入力として出力すると共に、周波数N*2*frefの発振信号として出力する。マルチプレクサ３２の出力する発振信号を、DCO出力(out)と称する場合がある。
周波数調整部３３は、逓倍周波数信号とリング型発振器３１（インバータ４４）の出力する発振信号との位相差を検出し、検出結果に基づいて、リング型発振器３１の各ステージ（バッファまたはインバータ）の遅延量を調整する。ダブラ３４は、参照周波数信号Refから、変化エッジの位相を正確に１／２周期（１８０度）シフトした逓倍周波数信号を生成し、参照周波数信号Refの１周期中に変化エッジ（立下りエッジ）が２つある信号を出力する。
第１（粗(Coarse)）LDO３６は、リング型発振器３１の前側のステージを形成するバッファ４１および４２に電源電圧を供給し、第１容量素子３７は、電源電圧の安定化機能を実現する。第２（精(Fine)）LDO３８は、リング型発振器３１の後側のステージを形成するバッファ４３およびインバータ４４に電源電圧を供給し、第２容量素子３９は、電源電圧の安定化機能を実現する。第１LDO３６および第２LDO３８は、図１の（Ｂ）のLDO回路で実現され、図示のようなレギュレータ４５とスイッチ４６およびレギュレータ４７とスイッチ４８からなる等価回路を有する。なお、図示のように、レギュレータ４５および４７の出力に電圧を安定化する容量素子を接続することが望ましい。スイッチ４６は、バッファ４２の出力信号の値に応じて導通するか遮断（開放）するかが制御され、スイッチ４８は、マルチプレクサ３２の出力信号の値に応じて導通するか遮断するかが制御される。例えば、図３は、バッファ４２の出力信号の高レベルへの変化が終了してスイッチ４６が導通し、マルチプレクサ３２の出力信号が低レベルでスイッチ４８が遮断した状態を示している。この時、LDO３６により容量素子３７が充電され、LDO３６からバッファ４１および４２への電源供給が行われ、バッファ４１および４２のローカル電源部の電圧はグローバル電源VDDの雑音の影響を受ける。しかし、バッファ４１および４２の入力および出力は変化せず安定しているので、バッファ４１および４２のローカル電源部への電流IC'はゼロであり、遅延量の変動は生じない。また、LDO３８による電源供給は行われず、バッファ４３およびインバータ４４への電源供給は、容量素子３９に蓄積された電荷により行われる。したがって、バッファ４３およびインバータ４４のローカル電源部の電圧は、グローバル電源VDDの雑音の影響を受けず(Noise isolation)、安定している。したがって、バッファ４３およびインバータ４４の入力および出力が変化しても、電源電圧が安定しているので、遅延量の変動は生じない。
以上が、実施形態の注入同期型PLL回路の概略構成である。実施形態の注入同期型PLL回路は、これまでの注入同期型PLL回路と同様に、参照周波数信号Refと同期した高周波の発振信号を生成するが、２つのLDOによるリング型発振器３１の前側と後側のステージへの電源電圧の供給、周波数調整部３３およびダブラ３４が、これまでのものとは異なる。まず、２つのLDOによるリング型発振器３１の前側と後側のステージへの電源電圧の供給について説明する。
図４は、実施形態の注入同期型PLL回路においてリング型発振器３１の前側と後側のステージへの２つのLDOによる電源電圧供給に関係する詳細な構成を示す図であり、周波数調整部３３等は図示していない。
リング型発振器３１は、遅延量の調整単位量が粗である(Coarse tuning)ステージ５１と、遅延量の調整単位量が精である(Fine tuning)ステージ５２と、エッジ注入(Edge injection)を行うマルチプレクサ３２と、を有する。例えば、ステージ５１は図３のバッファ４１および４２により形成され、ステージ５２は図３のバッファ４３およびインバータ４４により形成される。これらの部分の詳細は後述する。
第１のLDO(Coarse LDO)５３Ｃは、図３の第１（粗(Coarse)）LDO３６および第１容量素子３７の部分に相当する。第１のLDO(Coarse LDO)５３Ｃは、複数のLDOユニット５４Ｃと、容量素子５５Ｃと、比較器５６Ｃと、デジタルループフィルタ(DLF)５７Ｃと、パルス発生回路５８Ｃと、を有する。LDOユニット５４Ｃは、ＰチャネルトランジスタおよびＮＡＮＤゲートを有する。Ｐチャネルトランジスタおよび容量素子５５Ｃは、グローバル電源１０とグランド間に直列に接続される。ＮＡＮＤゲートは、DLF５７Ｃの出力およびパルス発生回路５８Ｃの出力を受け、出力信号をＰチャネルトランジスタのゲートに印加する。第１のLDO(Coarse LDO)５３Ｃでは、比較器５６Ｃが基準電圧Vrefと容量素子５５Ｃの端子電圧の差を検出し、検出した差電圧に応じてLDOの駆動力を変更する。従来のアナログ回路では、比較器の出力する差電圧に応じてLDOのＰチャネルトランジスタの駆動力を変化させていたが、本実施形態では、複数のLDOユニット５４Ｃのうち駆動するユニット数を変化させることで駆動力を変化させる。そのため、比較器５６Ｃの出力をDLF５７Ｃで処理し、駆動するユニット数を変化させる。これはスタンダードセルを使用することを想定しているためである。さらに、図４ではLDOユニット５４Ｃが点線で示したＮチャネルトランジスタを有するように示されているが、これもトライステートバッファを用いたスタンダードセルのみでＰチャネルトランジスタを実現するためであり、Ｎチャネルトランジスタは、ゲートに低レベル（０）が印加され、常時オフされる。
パルス発生回路５８Ｃは、ステージ５１の出力信号の変化エッジ（立上りと立下りの両方のエッジ）で時間幅τCのパルスを発生する。τCは、発振信号の１／２周期より短く設定する。したがって、LDOユニット５４ＣのＮＡＮＤゲートの出力は、差電圧に応じてLDOを駆動する場合で且つパルスが高レベルとなる時間幅τCの間低レベル（０）となり、それに応じてＰチャネルトランジスタがオンする。Ｐチャネルトランジスタがオンすることにより、グローバル電源部１０から容量素子５５Ｃへの充電が行われる。この時の充電電流をICで表す。この時、ステージ５１の素子（バッファまたはインバータ）は状態を変化させないので電力をほとんど使用せず、Ｐチャネルトランジスタを通過する電流は、ほとんどが容量素子５５Ｃへの充電に使用される。この時間幅τCの間に容量素子５５Ｃへの充電が十分に行えるように、駆動するLDOユニット５４Ｃのユニット数が決定される。また、ステージ５１の素子（バッファまたはインバータ）が状態を変化させる時電力が消費され、その電力は容量素子５５Ｃからの放電により供給される。この時の放電電流をIC'で表す。ステージ５１の素子（バッファまたはインバータ）が状態を変化させる時、パルス発生回路５８Ｃはパルスを発生しないため、LDOユニット５４ＣのＰチャネルトランジスタはオフしており、グローバル電源部１０の雑音は容量素子５５Ｃの端子電圧に影響しない。ここでは、第１のLDO(Coarse LDO)５３Ｃの出力電圧をVDDCで表す。
上記のように、容量素子５５Ｃの端子電圧は、LDOユニット５４Ｃによる充電およびステージ５１の素子の動作に伴う放電により変動する。そのため、比較器５６Ｃによる電圧比較は、充電と放電以外の時に行うことが望ましく、ここではダブラ３４の出力するダブラ出力(Doubler out)を利用して、電流供給が終わる瞬間に行う。DLF５７Ｃも、同様に、ダブラ出力に同期して処理を行う。したがって、比較器５６Ｃによる差電圧の検出は、ダブラ出力に同期して１回、すなわち、参照周波数信号Refの１周期に２回行われる。
第２のLDO(Fine LDO)５３Ｆは、図３の第２（精(Fine)）LDO３８および第２容量素子３９の部分に相当する。第２のLDO(Fine LDO)５３Ｆは、第１のLDO(Coarse LDO)５３Ｃに類似の構成を有し、遅延量の調整単位量が精である(Fine tuning)ステージ５２に電源電圧を供給すること、およびパルス発生回路５８Ｆに入力する信号がマルチプレクサ３２の出力信号であること、が異なる。第２のLDO(Fine LDO)５３Ｆは、マルチプレクサ３２の出力信号の変化エッジにおける時間幅τFの期間、容量素子５５Ｆの充電を行い、ステージ５２の素子の状態が変化する時に電源電圧を供給するように放電する。充電電流をIFで表し、放電電流をIF'で表す。ここでは、第２のLDO(Fine LDO)５３Ｆの出力電圧をVDDFで表す。
図５は、実施形態の注入同期型PLL回路における充電電流ICおよびIFと、放電電流IC'およびIF'と、LDOの出力電圧VDDCおよびVDDFの変化を示すタイムチャートである。図５において、実線が第１のLDO(Coarse LDO)５３Ｃに関係する充電電流IC、放電電流IC'および出力電圧VDDCを表し、点線が第２のLDO(Fine LDO)５３Ｆに関係する充電電流IFと、放電電流IF'と出力電圧VDDFを表す。
第１のLDO(Coarse LDO)５３Ｃにおいて、τCのパルスが発生される間、充電電流ICが流れ、容量素子５５Ｃへの充電が行われる。この時、ステージ５１の素子は状態変化を終了しており放電電流IC'はほぼゼロであり、出力電圧VDDCは充電により上昇する。充電電流ICには雑音が重畳されており、出力電圧VDDCにも雑音が重畳されるが、τCのパルス期間が終了すると、Ｐチャネルトランジスタがオフして出力電圧VDDCは一定の電圧になる。この間、ステージ５１の素子は状態変化しないため、遅延時間等の動作特性は変化しない。ここでは、第１のステージ５３Ｃの素子の入力および出力が、図５に示す程度の電源電圧の変動では変化しない期間を安定期間と称し、第２のステージ５３Ｆについても同様である。
出力電圧VDDCが一定の電圧になった状態で、マルチプレクサ３２の出力が変化し、第２のLDO(Fine LDO)５３ＦにおいてτFのパルスが発生されると共に、ステージ５１の入力が変化する。これに応じて、容量素子５５Ｃからステージ５１に放電電流IC'が流れる。この時、LDOユニット５４ＣのＰチャネルトランジスタはオフしており、放電電流IC'は容量素子５５Ｃから供給されるので出力電圧VDDCは徐々に低下するが、雑音は少ない。出力電圧VDDCは徐々に低下するが、繰り返し動作において同じように変化するので、ステージ５１における遅延時間等の動作特性は変化しない。
また、第２のLDO(Fine LDO)５３ＦにおいてτFのパルスが発生されると、第１のLDO(Coarse LDO)５３ＣにおいてτCのパルスが発生された場合と同様に、第２のLDO(Fine LDO)５３Ｆにおいて容量素子５５Ｆへの充電が行われる。この時、充電電流ICおよび出力電圧VDDCには雑音が重畳されるが、ステージ５２は状態が変化しないので、遅延時間等の動作特性は変化しない。さらに、ステージ５１の出力が変化し、第１のLDO(Coarse LDO)５３ＣにおいてτCのパルスが発生されると、ステージ５２の状態が変化し、容量素子５５Ｆからステージ５２に放電電流IF'が流れる。この時も、放電電流IF'は容量素子５５Ｆから供給されるので出力電圧VDDFは徐々に低下するが、雑音は少なく、ステージ５２における遅延時間等の動作特性は変化しない。
以上説明した通り、実施形態の注入同期型PLL回路においては、リング型発振器３１の２つのステージに対応して２つのLDOを設け、２つのステージの動作タイミングに応じて２つのLDOを間欠動作させることにより、グローバル電源からの雑音およびLDO自体の雑音の影響を低減している。これにより、リング型発振器３１の２つのステージの遅延時間が安定し、ジッタの小さな発振信号が得られる。
なお、図５に示すように、充電電流ICとIFの供給は同時に行われないので、図３においてのレギュレータ４５と４７を１個の共通のレギュレータとし、共通のレギュレータからスイッチ４６および４８を介して、充電電流ICおよびIFを供給することも可能である。１個または複数個のレギュレータを有する部分を電源供給部と称する。
また、図４において、LDOユニット５４Ｃおよび５４Ｆをレギュレータとスイッチで構成し同様の変形を行うことも可能である。さらに、充電電流ICおよびIFの供給は、ステージの素子の入力および出力が変化しなければよく、安定期間に完全に一致する必要はない。
図６は、実施形態の注入同期型PLL回路におけるリング型発振器、周波数調整部、ダブラ、およびエッジ注入同期回路の詳細を示す図である。図６では、２つのLDOは図示を省略している。
図６において、デジタル制御発振器(DCO)７０およびマルチプレクサ３２が、リング型発振器３１を形成する。インバータ６６、ディレイライン６７および６８、およびＡＮＤゲート６９が、ウィンドウ・エッジ信号生成部(Window & edge gen.)３５を形成する。位相比較器(Symm.PD)６１およびDCO用デジタルループフィルタ(DLF for DCO)６２が、周波数調整部３３を形成する。ダブラ用デジタルループフィルタ(DLF for Doubler)６３、参照ダブラ(Ref.doubler)６４およびセレクタ６５が、ダブラ３４を形成する。
DCO７０は、粗調整(Coarse tuning)ステージ７１と、セレクタ７２と、中位調整(Medium tuning)ステージ７３と、精調整(Fine tuning)ステージ７４と、を有する。例えば、粗調整(Coarse tuning)ステージ７１およびセレクタ７２が、図４のステージ５１に対応し、第１LDO５３Ｃから電源電圧が供給され、中位調整(Medium tuning)ステージ７３および精調整(Fine tuning)ステージ７４が、図４のステージ５２に対応し、第２LDO５３Ｆから電源電圧が供給されるが、これに限定されるものではない。DCO７０の構成については後で詳細に説明する。
インバータ６６、ディレイライン６７および６８、およびＡＮＤゲート６９からなるウィンドウ・エッジ信号生成部(Window & edge gen.)３５は、図２の（Ａ）に示したウィンドウ・エッジ信号生成部(Window & edge gen.)と同じ構成を有し、セレクタ６５の出力する信号から注入ウィンドウ(Injection Window)信号Inj.Win.および信号Vinjを発生する。
マルチプレクサ３２は、例えば、図７の（Ａ）に示す回路構成を有する。マルチプレクサ３２は、図２の（Ａ）で説明したのと同様に、Inj.Win.が高レベルの時（ウィンドウ期間中）、Vinjを選択してDCO outとして出力し、Inj.Win.が低レベルの時（非ウィンドウ期間中）、Voscを選択してDCO outとして出力する。図７の（Ａ）の回路は、VinjとVoscに対して対称な動作を行い、Vinjを選択する場合も、Voscを選択する場合も、回路における遅延量が同じである。これにより、VinjとVoscの位相を調整した上で、マルチプレクサ３２による選択を行えば、スプリアスやpeak-to-peakのジッタを小さくできる。
位相比較器６１は、例えば、図７の（Ｂ）に示すBang-Bang位相比較器(BBPD: Bang-Bang Phase Detector)と呼ばれるバイナリの回路構成を有する。位相比較器６１は、精調整(Fine tuning)ステージ７４の出力信号VoscとVinjの位相を比較する。言い換えれば、位相比較器６１は、マルチプレクサ３２に入力し選択される２つの信号の位相を比較する。図７の（Ｂ）の回路は、VinjとVoscに対して対称な動作を行い、VinjとVoscの位相関係にかかわらず、位相差を正確に検出可能である。
DCO用DLF６２は、位相比較器６１の検出した位相差がゼロになるように、DCO７０の各ステージにおける遅延量を調整する。これにより、DCO７０の出力する発振信号Voscの周波数が変化し、Voscの位相がVinjの位相に一致するように制御される。
参照ダブラ(Ref.doubler)６４およびセレクタ６５は、参照周波数信号Refから、参照周波数信号Refの周波数の２倍の周波数のダブラ出力(Doubler out)を生成する。ダブラ用デジタルループフィルタ６３は、位相比較器６１の検出した位相差に基づいて、ダブラ出力の変化エッジ（立下りエッジ）が、正確に参照周波数信号Refの１／２周期シフトしたタイミングになるように調整する。周波数逓倍信号を生成する回路動作については後で詳細に説明する。
図８は、実施形態の注入同期型PLL回路におけるエッジ注入動作とDCOの出力する発振信号Voscの周波数調整との関係を示すタイムチャートである。
図８は、調整前のDCO７０の出力するフリーランの発振信号Voscの周波数は、所望の周波数より若干小さい場合の例を示している。エッジ注入によりVoscの立下りエッジは、参照周波数信号Refから生成されたVinjの立下りエッジに強制的に合わせられるが、エッジ注入が行われたパルスは、他のパルスよりデューティが小さくなる。VinjとVoscの２つのエッジの位相比較を行えば、VoscのエッジのVinjのエッジに対する位相の進みまたは遅れが検出できる。特に、エッジを入れ替えた直後でのフリーラン周波数とロック周波数の位相差をΔτDCOとすると、Vinjのエッジは、参照周波数信号Refの１周期に１回（ここではダブラにより２回）生じるが、その間に発振信号Voscは、逓倍数Ｎの発振を繰り返しており、位相差が蓄積されるので、再度エッジを入れ替える直前には位相差は（Ｎ−１）ΔτDCOとなる。これにより、フリーラン周波数とロック周波数の誤差が小さい場合でも検出することが可能になる。
次に、DCO７０の構成について説明する。一般に、リング型DCOの遅延素子の構成として２種類のものが知られている。バッファは、２個のインバータを直列に接続して実現するので、以下、インバータで実現した遅延素子を例として説明する。１つは信号が通過するインバータの個数を選択する構成で、もう１つはインバータの入力に２入力のＮＡＮＤゲートを負荷として接続し、ＮＡＮＤゲートのもう１つの入力に印加する制御信号を０／１に切り替えることでゲート容量を変化させて負荷を変化させる構成である。ここでは、粗調整(Coarse tuning)ステージ７１およびセレクタ７２をインバータの個数を選択する構成で実現し、中位調整(Medium tuning)ステージ７３および精調整(Fine tuning)ステージ７４を入力の負荷を調整する構成で実現する。
図９は、リング型発振器を３つのステージを実現する従来例の構成と本実施形態の構成を示す図であり、（Ａ）が従来例を、（Ｂ）が本実施形態における構成を示す。
図９の（Ａ）に示すように、従来例では、粗調整(Coarse tuning)ステージが、直列に接続された複数のバッファ（直列に接続した２個のインバータ）とマルチプレクサ（セレクタ）で実現され、通過するバッファの個数を選択することにより、遅延量が調整できる。中位調整(Medium tuning)ステージおよび精調整(Fine tuning)ステージの遅延素子が、インバータの入力に２入力のＮＡＮＤゲートを接続することにより実現され、ＮＡＮＤゲートの残りの入力値を変えることにより遅延量が調整できる。
これに対して、実施形態では、図９の（Ｂ）に示すように、粗調整(Coarse tuning)ステージ７１は、通過する阻止の個数を選択することは同じであるが、マルチプレクサ（セレクタ）を使用せず、ＮＡＮＤゲートのみで実現される。各遅延素子は３個のＮＡＮＤゲートで実現され、制御信号が低レベル（０）の時に入力信号が折り返され、高レベル（１）の時に入力信号が次段に出力される。遅延素子が複数個直列に接続され、１つの遅延素子の制御信号のみが０に、他の遅延素子の制御信号が１にセットされ、通過する遅延素子の個数が選択される。
従来例では、直列に接続された複数のバッファには常時発振信号が入力されるために、消費電力が大きくなる。また、マルチプレクサは、パスを選択する時のオフセットが大きく、調整の線形性が低いという問題がある。これに対して、実施形態では、折返しの遅延素子から先の遅延素子は、状態が固定であり、消費電力を小さくできる。また、マルチプレクサを使用しないため、オフセットも小さい。
さらに、従来例では、精調整(Fine tuning)ステージおよび中位調整(Medium tuning)ステージの遅延素子は、インバータの入力に２入力のＮＡＮＤゲートを接続し、もう１つの入力に負荷の制御信号が入力される。これに対して、実施形態では、精調整(Fine tuning)ステージおよび中位調整(Medium tuning)ステージの遅延素子は、インバータの入力に３入力のＮＡＮＤゲートを接続することにより実現される。精調整(Fine tuning)ステージの遅延素子では、ＮＡＮＤゲートの１つの入力にインバータの入力信号が入力され、１つの入力に負荷の制御信号が入力され、もう１つの入力は０に固定される。また、中位調整(Medium tuning)ステージの遅延素子では、ＮＡＮＤゲートの１つの入力にインバータの入力信号が入力され、残りの２つの入力に負荷の制御信号とその反転信号が入力される。
図１０は、従来例と本実施形態の精調整(Fine tuning)ステージにおける遅延素子を比較する図であり、（Ａ）が従来例の回路図を、（Ｂ）が従来例のトランジスタレベルの回路構成を、（Ｃ）が実施形態の回路図を、（Ｄ）が実施形態のトランジスタレベルの回路構成を示す。
従来例の精調整(Fine tuning)ステージにおける遅延素子は、図１０の（Ａ）の回路を有し、そのトランジスタレベルの回路構成は図１０の（Ｂ）である。図１０の（Ｂ）の回路構成は、２入力ＮＡＮＤゲートの回路構成として広く知られている。制御信号(Ctrl)が０の時、Ｐチャネルトランジスタがオンし、Ｎチャネルトランジスタがオフし、入力信号Ａにかかわらず、出力は１になる。制御信号(Ctrl)が１の時、Ｐチャネルトランジスタがオフし、Ｎチャネルトランジスタがオンし、入力信号Ａが１の時には出力は０に、入力信号Ａが０の時には出力は１になる。ここで、入力信号Ａが０から１（あるいは１から０）に遷移する時の中間電位0.5V付近で負荷のＮＡＮＤゲートに貫通電流が流れることで消費電力が増える。
これに対して、本実施形態の精調整(Fine tuning)ステージにおける遅延素子は、図１０の（Ｃ）の回路を有し、そのトランジスタレベルの回路構成は図１０の（Ｄ）である。図１０の（Ｄ）の回路構成では、並列に接続された３個のＰチャネルトランジスタと、３個の直列に接続されたＮチャネルトランジスタが、VDDとグランドに直列に接続される。２個のＰチャネルトランジスタおよび１番目のＮチャネルトランジスタのゲートには制御信号(Ctrl)が入力され、１個のＰチャネルトランジスタおよび２番目のＮチャネルトランジスタのゲートには入力信号Ａが入力され、３番目のＮチャネルトランジスタのゲートは０に固定される。図１０の（Ｄ）の回路は、図１０の（Ｂ）の回路に類似の動作を行うが、３番目のＮチャネルトランジスタは常時オフであり、貫通電流の電流経路が形成されることはないので、消費電力が小さくなる。
図１１は、図１０の（Ｄ）の回路で、入力信号Ａの信号線からの２番目と３番目のＮチャネルトランジスタの接続ノードに対する容量値の、入力信号Ａの電圧値による変化を示す図であり、実線は制御信号(Ctrl)が０の場合を、破線は制御信号(Ctrl)が１の場合を示す。図１１に示す容量値の変化が、インバータへの入力容量を変化させる。制御信号(Ctrl)が０と１で異なることによる容量値の差は、最大で０．３ｆＦ程度と小さいため、精密な遅延量の調整が可能である。
図１２は、本実施形態の中位調整(Medium tuning)ステージにおける遅延素子の構成を示す図であり、（Ａ）が回路図を、（Ｂ）がトランジスタレベルの回路構成を示す。
本実施形態の中位調整(Medium tuning)ステージにおける遅延素子は、本実施形態の精調整(Fine tuning)ステージと類似の構成を有するが、３入力ＮＡＮＤゲートの１つの入力に入力信号Ａが、１つの入力に制御信号(Ctrl)が、もう１つの入力に制御信号(Ctrl)の反転信号が入力されることが異なる。図１２の遅延素子は、図１０の（Ｃ）および（Ｄ）で説明したのと類似の動作を行うが、制御信号(Ctrl)が０と１で異なることによる容量値の差が、図１０の（Ｃ）および（Ｄ）の精調整(Fine tuning)ステージの遅延素子の場合より大きく、中位調整(Medium tuning)に適している。
図１３は、図１１に対応した図であり、中位調整(Medium tuning)ステージにおける遅延素子の回路で、入力信号Ａの信号線からの２番目と３番目のＮチャネルトランジスタの接続ノードに対する容量値の、入力信号Ａの電圧値による変化を示す図であり、実線は制御信号(Ctrl)が０の場合を、破線は制御信号(Ctrl)が１の場合を示す。図１３における容量値の差は、最大で０．７ｆＦ程度であり、図１１に比べて大きく、中位の遅延量の調整に適している。
図１４は、図９から図１３で説明した従来例と本実施形態のデジタル制御発振器(DCO)の消費電力の差を示す図であり、（Ａ）が最大発振周波数（１．８ＧＨｚ）で動作した場合を、（Ｂ）が最小発振周波数（９００ＭＨｚ）で動作した場合を示す。
最大発振周波数（１．８ＧＨｚ）で動作した場合、粗調整(Coarse tuning)ステージ、中位調整(Medium tuning)ステージおよび精調整(Fine tuning)ステージの消費電力は、従来例(previous)ではそれぞれ０．６２４ｍＷ、０．４４７ｍＷおよび０．５８８ｍＷであり、本実施形態(Proposed)ではそれぞれ０．０６ｍＷ、０．２３８ｍＷおよび０．４５０ｍＷとなり、改善される。
最小発振周波数（９００ＭＨｚ）で動作した場合、粗調整(Coarse tuning)ステージ、中位調整(Medium tuning)ステージおよび精調整(Fine tuning)ステージの消費電力は、従来例(previous)ではそれぞれ０．３１７ｍＷ、０．３９８ｍＷおよび０．３７５ｍＷであり、本実施形態(Proposed)ではそれぞれ０．３３０ｍＷ、０．１２１ｍＷおよび０．２３０ｍＷであり、全体として改善される。
上記の例では、３入力ＮＡＮＤゲートを使用する例を示したが、３入力ＮＯＲゲート等の他の論理ゲートを使用することも可能である。
次にダブラについて説明する。
図１５は、図６において、参照ダブラ(Ref.doubler)６４およびセレクタ６５により形成される周波数逓倍部８０の詳細な構成を示す図であり、リング型発振器(DCO)３１は図４のように簡略して示されている。
また、図１６は、周波数逓倍部８０における動作を説明するタイムチャートである。
周波数逓倍部８０では、ディレイライン８１およびインバータ８２により、参照周波数信号Refをτ0遅延させて反転した信号Ref'を生成する。τ0は、Refの約１／４周期である。そして、２個のインバータ８７と８８および３個のＮＡＮＤゲート８９−９１からなる排他的論理和回路により、RefとRef'のＥＸＯＲを演算し、ダブラ出力(Doubler out)Vinjを生成する。この時、図１６において、Refの立下りエッジ（１）はVinjの立下りエッジ（３）に対応し、Refの立上りエッジ（２）はVinjの立下りエッジ（４）に対応する。
前述のように、エッジ注入は、信号Vinjの立下りエッジで行われる。Vinjには、Refの１周期Tに２つの立下りエッジ（３）および（４）があり、Refの代わりにVinjをウィンドウ・エッジ信号生成部(Window & edge gen.)３５に供給することにより、エッジ注入の頻度は２倍になる。しかし、エッジ注入を行うには、２つの立下りエッジ（３）および（４）の間隔が正確にT/2であることが求められる。そこで、遅延量が調整可能なディレイライン８４および８５を設けて、立下りエッジ（３）および（４）の間隔が正確にT/2になるように調整する。なお、遅延量を揃えるためにディレイライン８３および８６を設けるが、これらは遅延量が可変である必要はない。ディレイライン８４および８５は、例えば、図６のDCO７０と同程度の分解能で遅延量が調整可能である。ディレイライン８３の遅延量をτ1、ディレイライン８４とインバータ８７の遅延量の合計をτpos、ディレイライン８５とインバータ８８の遅延量の合計をτneg、ディレイライン８６の遅延量をτ2とする。
Refの立下りエッジ（１）と立上りエッジ（２）の間隔T1は正確にT/2であることが保証されない。立下りエッジ（３）および（４）の間隔はT1+τneg-τ1であり、これがT/2になるようにτnegを調整する。調整のアルゴリズムは、以下の通りである。
前述のように、位相比較器６１によりVinjとVoscの位相差が検出され、DCO用DLF６２によりDCO７０の遅延量が調整され、Voscの位相はRefの立下りエッジに一致する。言い換えれば、Voscの周期のＮ倍がTに等しくなる。この時、Voscの周期のＮ／２倍はT/2に一致する。そこで、Vinjの立下りエッジ（４）を、立下りエッジ（３）に対応するVoscの立下りエッジからVoscの周期のＮ／２倍離れた立下りエッジに一致させるように、τnegを調整する。この調整は、ダブラ用デジタルループフィルタ(DLF for Doubler)６３が行う。位相比較器６１は、Vinjの立下りエッジ（４）でも位相差を検出しており、ダブラ用デジタルループフィルタ(DLF for Doubler)６３は、位相比較器６１の検出したVinjの立下りエッジ（４）でのVoscとの位相差に基づいてディレイライン８４および８５の遅延量を調整する。
このようにして、参照周波数信号Refの２倍の周波数2*frefで、立下りエッジの間隔が、正確にRefの周期Tの半分であるダブラ出力(Doubler out)が生成される。
以上説明したように、実施形態の注入同期型PLL回路では、
（１）LDOの間欠制御により電源電圧のノイズの影響を低減され、
（２）発振信号Voscの位相が参照周波数信号Refの位相に一致するようにVoscの周波数を調整するのでスプリアスの発生が低減され、
（３）Refの２倍の周波数でエッジ注入が行われるので、発振信号の品質を向上する。
以下、実施形態の注入同期型PLL回路の効果を説明する。
図１７は、LDOの間欠制御による電源供給を行う場合とLDOの間欠制御無しに電源供給を行う場合の位相雑音性能を示す図である。図１７において、破線が間欠制御無しの場合の位相雑音性能を、実線が間欠制御有りの場合の位相雑音性能を示す。図１７に示すように、間欠制御により、オフセット周波数100kHz帯の領域でフリッカ雑音が抑制され、位相雑音はおよそ4.8dB改善し、10MHz帯の領域において熱雑音が抑制され、位相雑音はおよそ2.5dB改善した。
図１８は、エッジ注入を行わない状態でLDOの間欠制御を行う場合と行わない場合、さらにLDOの間欠制御を行い且つエッジ注入を行う場合で、発振信号の周波数調整を行わず且つダブラを用いない場合と発振信号の周波数調整を行い且つダブラを用いる場合（実施形態）の位相雑音性能を示す図である。図１８において、DCOの破線がエッジ注入無しでLDOの間欠制御無しの場合を、DCOの実線がエッジ注入無しでLDOの間欠制御有りの場合を、PLLの破線がLDOの間欠制御およびエッジ注入有りで周波数調整無し且つダブラ無しの場合を、PLLの実線がLDOの間欠制御およびエッジ注入有りで周波数調整有り且つダブラ有りの場合を示す。
エッジ注入を行わない状態でのLDOの間欠制御を行う場合と行わない場合の差は、図１７に示した通りである。エッジ注入を行うことにより、10MHz以下の周波数帯で、１次のＨＰＦ（ハイパスフィルタ）効果により、フリーランの雑音成分が抑制される。一方100kHz帯では発振器における熱雑音としてフリッカ雑音が支配的になり、1MHz帯に比べて位相雑音が大きい。この位相雑音は、周波数調整により改善される。
図１９は、ダブラを使用する効果を示すために、LDOの間欠制御を行い、エッジ注入を行い、且つ発振信号の周波数調整を行う場合で、ダブラを用いない場合とダブラを用いる場合の位相雑音性能を示す図である。図１９で、破線がダブラ無しの場合を、実線がダブラ有りの場合を示す。ダブラにより注入周波数を２倍にすることにより、10MHz帯の位相雑音が2.6dB改善された。
以上説明した実施形態の注入同期型PLL回路は、ディスクリートな回路を使用せず、スタンダードセルを利用して実現可能であり、SoC等に搭載するのに適している。
以上本発明の実施形態について説明したが、各種の変形例があり得ることは言うまでもない。例えば、LDOの間欠制御による電源供給の技術は、PLLに限定されず、各ステージが前段から入力を処理して後段に出力する形で複数のステージが直列に接続され、ステージの動作タイミングが異なり、同時には動作しない回路構成であれば、適用可能である。このような回路構成を有する別の回路として、例えば、PLL回路以外のリング型発振器を利用する回路、パイプライン型のＡＤＣ(Analog-to-Digital Converter)等が考えられる。さらに、実施形態では、デジタル制御遅延回路を利用したPLL回路を説明したが、LDOの間欠制御による電源供給の技術は、電圧制御発振器や電流制御発振器を用いたアナログPLLや、DLL回路等にも適用可能である。
さらに、ステージの数およびLDOの数は２つに限定されず、３つ以上でもよい。
また、エッジ注入型で発振器の周波数を調整する技術は、アナログPLLや、DLL回路等にも適用可能である。
３１ リング型発振器
３２ マルチプレクサ
３３ 周波数調整部
３４ ダブラ
３５ ウィンドウ・エッジ信号生成部(Window & edge gen.)
３６ 第１（粗(Coarse)）LDO
３７ 第１容量素子
３８ 第２（精(Fine)）LDO
３９ 第２容量素子
５１、５２ ステージ

Claims (13)

  1. 入力を遅延して後段に出力するように直列に接続された複数の遅延素子を有し、前記複数の遅延素子は複数のステージに分割され、各ステージは、ステージに含まれる遅延素子の入力および出力が電源電圧の変動で変化しない安定期間を有し、前記複数のステージの前記安定期間が異なる遅延素子列と、
    参照周波数信号の変化エッジ付近のウィンドウ期間において前記参照周波数信号を選択し、前記ウィンドウ期間以外の非ウィンドウ期間において前記遅延素子列の出力信号を選択し、選択した信号が前記遅延素子列の入力信号となるマルチプレクサと、
    前記複数のステージに対応して設けられ、電源電圧を安定化する容量素子を有する複数の電源部と、
    前記複数の電源部に電源を供給する電源供給部と、を備え、
    前記電源供給部は、前記複数のステージのそれぞれが前記安定期間である時に前記電源部への電源供給を行うことを特徴とするＰＬＬ回路。
  2. 前記電源供給部は、前記複数の電源部に電源を供給する複数の電圧レギュレータを有し、各電圧レギュレータは、対応する前記ステージが前記安定期間である時に、対応する前記電源部への電源供給を行う請求項１に記載のＰＬＬ回路。
  3. 前記遅延素子列および前記マルチプレクサは、エッジ注入型のリング型発振器を形成し、
    前記電圧レギュレータから対応する前記電源部への電源供給を行うか停止するかの制御は、前記リング型発振器の信号に基づいて行う請求項１または２に記載のＰＬＬ回路。
  4. 前記リング型発振器は、前記遅延素子列の遅延量を調整することにより発振周波数が調整可能であり、
    前記参照周波数信号の変化エッジと前記遅延素子列の出力する発振信号の位相関係を検出する位相比較器と、
    前記位相比較器の検出した前記位相関係に基づいて、前記リング型発振器の発振信号と前記参照周波数信号の位相が一致するように、前記遅延素子列の遅延量を調整する発振器周波数制御部と、を備える請求項３に記載のＰＬＬ回路。
  5. 前記リング型発振器は、前記遅延素子列の遅延量をデジタルコードにしたがって調整可能なデジタル制御発振器である請求項４に記載のＰＬＬ回路。
  6. 前記参照周波数信号を周波数が２倍の逓倍周波数信号に変換するダブラを備え、
    前記マルチプレクサは、前記逓倍周波数信号の変化エッジに応じて選択を行い、
    前記位相比較器は、前記逓倍周波数信号の変化エッジと前記遅延素子列の出力する発振信号の位相関係を検出する請求項５に記載のＰＬＬ回路。
  7. 前記ダブラは、前記発振器周波数制御部により前記逓倍周波数信号の１つの変化エッジに一致するように調整された前記発振信号の位相に、前記逓倍周波数信号の次の変化エッジの位相が一致するように前記逓倍周波数信号を調整することにより、変化エッジの時間間隔が前記参照周波数信号の半周期に一致する前記逓倍周波数信号を生成する請求項６に記載のＰＬＬ回路。
  8. 前記遅延素子列は、１つの入力が前記遅延素子の入力に接続され、残りの２つの入力の１つに遅延量選択信号が入力され、前記残りの２つの入力の別の１つに固定値が入力される３入力論理ゲートを有する請求項４から７のいずれか１項に記載のＰＬＬ回路。
  9. 前記遅延素子列は、１つの入力が前記遅延素子の入力に接続され、残りの２つの入力に遅延量選択信号が入力される３入力論理ゲートを有する請求項４から７のいずれか１項に記載のＰＬＬ回路。
  10. 入力を遅延して後段に出力するように直列に接続された複数の遅延素子を有し、遅延量が調整可能な遅延素子列と、
    参照周波数信号の変化エッジ付近のウィンドウ期間において前記参照周波数信号を選択し、前記ウィンドウ期間以外の非ウィンドウ期間において前記遅延素子列の出力信号を選択し、選択した信号が前記遅延素子列の入力信号となるマルチプレクサと、
    前記参照周波数信号の変化エッジと前記遅延素子列の出力する発振信号の位相関係を検出する位相比較器と、
    前記位相比較器の検出した前記位相関係に基づいて、前記遅延素子列と前記マルチプレクサが形成するリング型発振器の生成する発振信号と前記参照周波数信号の位相が一致するように、前記遅延素子列の遅延量を調整する発振器周波数制御部と、を備えることを特徴とするＰＬＬ回路。
  11. 前記参照周波数信号を周波数が２倍の逓倍周波数信号に変換するダブラを備え、
    前記マルチプレクサは、前記逓倍周波数信号の変化エッジに応じて動作し、
    前記位相比較器は、前記逓倍周波数信号の変化エッジと前記遅延素子列の出力する発振信号の位相関係を検出し、
    前記ダブラは、前記発振器周波数制御部により前記逓倍周波数信号の１つの変化エッジに一致するように調整された前記発振信号の位相に、前記逓倍周波数信号の次の変化エッジの位相が一致するように前記逓倍周波数信号を調整することにより、変化エッジの時間間隔が前記参照周波数信号の半周期に一致する前記逓倍周波数信号を生成する請求項１０に記載のＰＬＬ回路。
  12. 複数のステージであって、各ステージが入力信号を処理して後段のステージに出力信号を出力するように接続され、ステージの入力および出力が電源電圧の変動で変化しない安定期間を有し、前記複数のステージの前記安定期間がそれぞれ異なる複数のステージと、
    前記複数のステージに対応して設けられ、電源電圧を安定化する容量素子を有する複数の電源部と、
    前記複数の電源部に電源を供給する電源供給部と、を備え、
    前記電源供給部は、前記複数のステージのそれぞれが前記安定期間である時に前記電源部への電源供給を行うことを特徴とする電子回路。
  13. 前記複数のステージは、リング型発振器を形成する請求項１２に記載の電子回路。
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