KR101851215B1 - 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기 - Google Patents

분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기 Download PDF

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Abstract

본 발명은 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기에 관한 것으로서, 입력 클록의 주파수를 정수배 또는 분수배로 증배시킨 주파수를 갖는 출력 클록을 출력하는 포워드 패스부; 상기 출력 클록을 입력 클록에 동기시키기 위한 디지털 제어 비트를 생성하는 위상 트랙킹 제어부; 및 상기 포워드 패스부의 모드 전환을 제어하며, 상기 위상 트랙킹 제어부의 디지털 제어 비트의 변경 시점을 제어하기 위한 주파수 증배 제어부;를 포함하며, 상기 포워드 패스부는 모드 전환을 수행하는 멀티플렉서와, 상기 위상 트랙킹 제어부의 디지털 제어 비트에 의해 클록 신호의 지연 시간을 조절하는 디지털 제어 지연 라인을 포함하는 것을 특징으로 하는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기가 제공된다.

Description

분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기 {An all-digital phase-aligning frequency multiplier for fractional-ratio frequency multiplication}
본 발명은 클록-스큐 제거와 정수배 및 분수배의 주파수 증배를 위한 주파수 증배기 회로에 관한 것으로, 보다 상세하게는 멀티플라잉 지연 고정 루프를 기반으로 하여 입력 클록의 주파수에 대해 정수배 뿐만 아니라 분수배의 주파수를 가지는 출력 클록을 입력과 출력 클럭간의 클록-스큐 (clock-skew) 없이 생성할 수 있는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기에 관한 것이다.
본 발명은 주파수 증배기 및 합성기에 관한 것으로, 특히 가장 일반적으로 사용되고 있는 종래의 위상 고정 루프 (Phase-Locked Loop, PLL) 기반의 주파수 합성기를 효율적으로 대체할 수 있는 완전-디지털 멀티플라잉 지연 고정 루프 (Multiplying Delay-Locked Loop) 기반의 새로운 정수배 및 분수배 주파수 합성기에 관한 것이다.
종래의 주파수 증배기 및 합성기 회로는 크게 위상 고정 루프 (PLL), 지연 고정 루프 (Delay-Lcoedk Loop, DLL) 및 멀티플라잉 지연 고정 루프 (Multiplying Delay-Locked Loop) 의 3가지를 기반으로 구성되어 진다.
종래의 위상 고정 루프 기반의 주파수 증배기는 간단한 알고리즘으로 정수배 또는 분수배 주파수 증배가 가능한 장점이 있지만, 지터 누적 문제와 2차 이상의 고차 시스템에서 발생하는 루프 불안정성 문제로 인한 설계의 어려움 그리고 민감한 잡음 특성에 의한 수율 감소 등의 한계점을 갖는다.
종래의 지연 고정 루프 기반의 주파수 증배기의 경우, 위상 고정 루프 기반의 주파수 증배기의 단점인 지터 누적, 루프 불안정성 및 민감한 잡음 특성 등의 문제점들을 효율적으로 해결할 수 있으나 일반적으로 정수배 또는 분수배 주파수 증배를 위해서는 복잡한 알고리즘 및 구조를 요하며 지터 특성이 심각하게 저하되는 단점이 있다.
종래의 멀티플라잉 지연 고정 루프 기반의 주파수 증배기의 경우, 앞서 설명한 위상 고정 루프와 지연 고정 루프 기반의 주파수 증배기의 장점을 고루 갖고 있으나, 주요 구성 블록들이 아날로그 구조를 가지기 때문에 공정 이식의 어려움, 민감한 제어 전압 잡음 특성 및 저전력 대기 모드 지원 불가능 등의 문제점들로 인해 그 주파수 증배기의 성능과 유용성이 제한된다. 또한, 종래의 멀티플라잉 지연 고정 루프의 경우, 정수배의 주파수 증배만의 기능이 가능하며, 분수배 주파수 증배를 위해서는 입력단에 추가되어지는 주파수 디바이더 (frequency divider)에 의해 스큐가 발생하는 문제를 가진다.
또한, 종래의 멀티플라잉 지연 고정 루프 기반의 주파수 증배기의 경우, 초기 출력 클럭 주파수가 목표 주파수 보다 낮을 경우, 하모닉 락 (harmonic lock)이 발생하여 최종 출력 주파수가 목표 주파수와 달라지는 오동작이 일어날 수 있다는 점이다. 이러한 문제로 인해, 종래 멀리플라잉 지연 고정 루프 기반의 주파수 증배기들은 동작 중에 출력 클럭의 주파수를 낮은 값에서 높은 값으로 증가시키는 것이 불가능 하였다.
한국공개특허 제10-1990-0702661호
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명이 해결하고자 하는 과제는 2진 검색 방식의 연속 근사 레지스터를 사용하는 분수배 주파수 합성을 위한 고속 락킹 멀티플라잉 지연 고정 루프 회로를 제공하기 위한 것이다.
또한, 본 발명의 다른 목적은 아날로그 구조를 갖는 블록들을 모두 완전-디지털화한 고속 락킹 멀티플라잉 지연 고정 루프 회로를 제공하기 위한 것이다.
또한, 본 발명의 다른 목적은 하모닉 락 디텍터 (harmonic lock detector)를 구비하여 하모닉 락 문제를 제거하고, 출력 주파수를 동작중에 리셋(reset)없이 높이거나 낮추는 것을 자유롭게 할 수 있게 하는 것이다.
본 발명의 예시적인 실시예에 따르면, 입력 클록의 주파수를 정수배 또는 분수배로 증배시킨 주파수를 갖는 출력 클록을 출력하는 포워드 패스부; 상기 출력 클록을 입력 클록에 동기시키기 위한 디지털 제어 비트를 생성하는 위상 트랙킹 제어부; 및 상기 포워드 패스부의 모드 전환을 제어하며, 상기 위상 트랙킹 제어부의 디지털 제어 비트의 변경 시점을 제어하기 위한 주파수 증배 제어부;를 포함하며,상기 포워드 패스부는 모드 전환을 수행하는 멀티플렉서와, 상기 위상 트랙킹 제어부의 디지털 제어 비트에 의해 클록 신호의 지연 시간을 조절하는 디지털 제어 지연 라인을 포함하는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기가 제공된다.
상기 디지털 제어 지연 라인은,
입력되는 클록의 지연 시간 변화를 상대적으로 크게 변화시키는 코오스 지연 라인; 및 상기 코오스 지연 라인의 후단에 위치하며, 상기 코오스 지연 라인 보다는 상대적으로 지연 시간 변화폭을 세밀하게 조절하는 파인 지연 라인을 포함한다.
상기 코오스 지연 라인은 상기 위상 트랙킹 제어부의 디지털 제어 비트에 따라 선택되는 셀의 개수를 제어하여 지연시간을 변화시키며, 상기 파인 지연 라인은 상기 위상 트랙킹 제어부의 디지털 제어 비트에 따라 턴온되는 피드백 전류의 개수를 제어하여 지연시간을 변화시킬 수 있다.
상기 주파수 증배 제어부는 입력 클록과 출력 클록간의 증배비를 설정하는 제1 및 제2 주파수 분할기; 및 상기 멀티플렉서를 제어하기 위한 셀렉트 신호를 생성하는 셀렉트 로직 블록을 포함하며, 상기 제1 및 제2 주파수 분할기의 설정에 따라 입력 클록의 주파수가 N/M만큼 증배된 주파수를 갖는 출력 클록을 생성하도록 상기 포워드 패스부를 제어하는 셀렉트 신호를 생성할 수 있다.
상기 셀렉트 로직 블록은 상기 포워드 패스부를 링 오실레이터 모드(RO), 전원 전압 주입 모드(SI) 또는 레퍼런스 주입 모드(RI) 중 어느 한 동작 모드로 변환시키기 위한 제어 신호를 생성할 수 있다.
상기 포워드 패스부는 상기 멀티플렉서를 제어하는 셀렉트 신호에 따라, 상기 디지털 제어 지연 라인의 출력 신호가 다시 상기 디지털 제어 지연 라인의 입력 신호로 입력되는 링-오실레이터 모드, 전원 전압이 상기 디지털 제어 지연 라인의 입력 신호로 연결되어 그라운드 전압이 상기 포워드 패스부를 통해 출력하도록 동작하는 전원 전압 주입 모드 및 상기 입력 클록이 상기 디지털 제어 지연 라인의 입력 신호로 연결되어 반전된 입력 클록을 상기 포워드 패스부를 통해 출력하는 레퍼런스 주입 모드 중 어느 하나의 모드로 동작할 수 있다.
상기 위상 트랙킹 제어부는 상기 입력 클록과 출력 클록의 위상을 비교하고, 비교 결과에 따라 출력 클록을 입력 클록에 동기시키기 위한 디지털 제어 비트를 제어하는 제어신호를 생성하는 위상 검출기; 및 상기 위상 검출기의 후단에 위치하며, 상기 위상 검출기의 제어신호에 따라 상기 디지털 제어 비트를 생성하기 위하여 2진 검색 방식을 이용한 연속 근사 레지스터;를 포함한다.
상기 위상 트랙킹 제어부는 하모니 락 발생여부를 감지하기 위한 하모니 락 감지부; 및 주파수 신호를 분할하여 출력하는 클록 분할기;를 더 포함한다.
상기 위상 트랙킹 제어부는 상기 연속 근사 레지스터의 후단에 위치하며, 상기 연속 근사 레지스터에서 출력되는 디지털 제어 비트를 상기 디지털 제어 지연 라인에 적합한 코드로 변환시키는 디코더를 더 포함한다.
상기 하모니 락 감지부는 제 1 하모닉 락 감지 구간으로 진입하는 제 1 하모닉 락 감지 패스; 제 2 하모닉 락 감지 구간으로 진입하는 제 2 하모닉 락 감지 패스; 및 상기 제 1 하모닉 락 감지 패스와 제 2 하모닉 락 감지 패스의 감지 결과(HLD1, HLD2)를 입력받아 상기 위상 검출기 리셋 신호(ResetPD)를 생성하는 위상 검출기 리셋 신호 발생부;를 포함한다.
상기 제 1 하모닉 락 감지 패스는 및 상기 제2 하모닉 락 감지 패스 각각은,하모닉 락 감지 구간으로의 진입을 제어하는 신호를 생성하는 제어신호 발생부; 하모닉 락이 발생하였는지를 판단하는 플립-플롭; 및 하모닉 락이 발생한 경우, 위상 검출기 리셋 신호(ResetPD)를 지속적으로 유지시키기 위한 래치;를 포함할 수 있다.
상기 제 1 하모닉 락 감지 패스와 제 2 하모닉 락 감지 패스는 제 1 하모닉 락 감지 구간 또는 제 2 하모닉 락 감지 구간에서 하모닉 락으로 판단될 경우, 제 1 하모닉 락 감지 패스의 출력(HLD1) 또는 제 2 하모닉 락 감지 패스의 출력(HLD2)을 발생시킬 수 있다.
본 발명에 따른 분수배 주파수 합성을 위한 고속 락킹 멀티플라잉 지연 고정 루프 회로를 적용하면, 종래의 위상 고정 루프 회로 및 지연 고정 루프 회로 기반의 주파수 합성기의 장점을 고루 보유함과 동시에 쉬운 공정 이식성, 둔감한 제어 전압 잡음 및 저전력 대기 모드 지원 등의 디지털 회로의 장점을 갖는다.
또한, 본 발명에 따르면 낮은 지터, 저전력 및 고속 락킹 능력을 얻을 수 있게 된다.
도 1은 본 발명의 실시예에 따른 분수배 주파수 합성을 위한 고속 락킹 멀티플라잉 지연 고정 루프 회로의 개략 구성도이다.
도 2는 디지털 링-오실레이터 모드(RO), 전원 전압 주입 모드(SI) 및 입력 클록 주입 모드(RI)에 따른 상기 포워드 패스부의 연결 상태를 나타낸다.
도 3a 및 도 3b는 종래 기술에 따른 동작 모드와 본 발명의 실시예에 따른 동작 모드를 나타낸 도이다. 도 3c는 종래 기술의 멀리플라잉 지연 루프 회로의 일반적인 구성을 보여 준다.
도 4a 및 도 4b는 본 발명의 실시예의 N/M배 주파수 증배의 록킹 과정을 나타낸 도이다.
도 5는 본 실시예의 셀렉트 로직블록의 개략적인 구성도이다.
도 6은 셀렉트 로직블록의 출력값과 경우에 따른 포워드 패스부의 동작 모드 변화를 나타낸 표이다.
도 7은 본 실시예에 따른 하모닉 락 감지부의 회로도이다.
도 8은 하모닉 락 감지부에 포함된 제 1 제어신호 발생부과 제 2 제어신호 발생부의 회로도이다.
도 9는 디지털 제어 지연 라인의 개략적인 회로 구성도이다.
도 10은 본 발명에 따른 분수배 주파수 합성을 위한 고속 락킹 멀티플라잉 지연 고정 루프 회로의 록킹 프로세스의 측정결과를 나타낸 도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 분수배 주파수 합성을 위한 고속 락킹 멀티플라잉 지연 고정 루프 회로의 개략 구성도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 분수배 주파수 합성을 위한 고속 락킹 멀티플라잉 지연 고정 루프 회로는 포워드 패스부(100), 주파수 증배 제어부(200) 및 위상 트랙킹 제어부(300)를 포함한다.
포워드 패스부(100)는 입력 클록의 주파수를 정수배 또는 분수배로 증배시킨 주파수를 갖는 출력 클록을 출력하는 기능을 수행한다. 이러한 포워드 패스부(100)는 멀티플렉서(110)와 디지털 제어 지연라인(120)을 포함한다.
멀티플렉서(110)는 3개의 입력단과 1개의 출력단을 가지는 3-to-1 멀티플렉서로 구성되어 포워드 패스부의 모드 전환을 수행하며, 디지털 제어 지연라인(120)은 위상 트랙킹 제어부의 디지털 제어 비트에 의해 클록 신호의 지연 시간을 조절하는 기능을 수행한다.
멀티플렉서(110)로 입력되는 셀렉트 신호 (Sel[1:0])에 따라 디지털 링-오실레이터 모드 (Ring-Oscillator Mode : RO), 전원 전압 주입 모드 (Supply Injection Mode : SI) 및 입력 클록 주입 모드 (Reference Injection Mode : RI)의 세 가지 모드로 동작하게 된다.
주파수 증배 제어부(200)는 포워드 패스부(100)의 모드 전환을 제어하며, 위상 트랙킹 제어부(300)의 디지털 제어 비트의 변경 시점을 제어하는 기능을 수행한다. 이러한 주파수 증배 제어부(200)는 셀렉트 로직 블록(210)과, 제1 주파수 분할기(220) 및 제2 주파수 분할기(230)를 포함한다.
셀렉트 로직 블록(210)은 멀티플렉서(110)를 제어하기 위한 셀렉트 신호(Sel[1:0])를 생성하며, 제1 주파수 분할기와 제2 주파수 분할기(220, 230)는 입력 클록과 출력 클록간의 증배비를 설정하는 기능을 수행한다.
위상 트랙킹 제어부(300)는 출력 클록을 입력 클록에 동기시키기 위한 디지털 제어 비트를 생성하는 기능을 수행한다.
이러한 위상 트랙킹 제어부(300)는 위상 검출기(310), 연속 근사 레지스터(320), 디코더(330), 하모니 락 감지부(340) 및 클록 분할기(350)를 포함한다.
위상 검출기(310)는 입력 클록(CLKEXT)과 출력 클록(CLKOUT)의 위상을 비교하고, 비교 결과에 따라 출력 클록을 입력 클록에 동기시키기 위한 디지털 제어 비트를 제어하는 제어신호를 생성한다.
연속 근사 레지스터(320)는 위상 검출기(310)의 후단에 위치하며, 위상 검출기의 제어신호에 따라 디지털 제어 비트를 생성하기 위하여 2진 검색 방식을 수행한다. N-비트의 연속 근사 레지스터는 2진 검색 방식을 사용하기 때문에 N번의 검색만이 필요하므로, 락킹 타임을 크게 감소시킬 수 있다. 2진 검색 방식이 끝나면 연속 근사 레지스터(320)은 카운터로 변환되어 시퀀셜 검색 (Sequential Search)을 진행하며 락킹을 유지한다.
디코더(330)는 연속 근사 레지스터(320)의 후단에 위치하며, 연속 근사 레지스터에서 출력되는 디지털 제어 비트를 디지털 제어 지연 라인에 적합한 코드로 변환시킨다. 본 실시예에서 디코더(330)는 4-to-16 디코더가 사용된다.
하모니 락 감지부(340)는 하모니 락 발생여부를 감지하며, 클록 분할기(350)는 주파수 신호를 분할하여 출력하는 기능을 수행한다.
본 실시예에서는 10비트 연속근사 레지스터를 이용하여 2진 검색 알고리즘을 구현함으로써 보다 신속한 주파수 및 위상 록킹 타임을 얻을 수 있게 된다. 연속 근사 레지스터는 클록 분할기(350)로부터 생성된 CLK4 신호로 동기화된다. 만약 M[1:0] = [0 1]을 가지며 분할 팩터 M이 정수 1이라면, CLK4 신호는 4로 입력 클록(CLKEXT)을 분할함으로써 생성된다. 만약 M이 1 보다 크면, CLK4 신호는 4로 제2 주파수분할기의 출력신호 DIVM 을 분할함으로써 생성된다. 이와 유사하게, CLK2 신호는 M이 1이 아닐 경우, 2로 제2 주파수분할기의 출력신호 DIVM 을 분할함으로서 생성된다. N[2:0] 신호는 1, 4, 5, 8, 10의 프로그래머블 증배 팩터를 생성하기 위하여 사용되며, M[1:0]신호는 1, 2 및 3의 프로그래머블 분할 팩터로 이용된다.
연속근사 레지스터 기반 2진 검색 알고리즘은 록킹을 위해 단지 4××레퍼런스 클록 주기가 필요하다. 일 예로 k=10, N/M = N/1이면, 본 실시예의 록킹 타임은 단지 4= 40 사이클이다.
도 2는 포워드 패스부의 구조를 동작 모드에 따라 구분지어 나타낸 구성도이다.
도 2는 링-오실레이터 모드(RO), 전원 전압 주입 모드(SI) 및 레퍼런스 주입 모드(RI)에 따른 상기 포워드 패스부의 연결 상태를 나타낸다.
도 2를 참조하면, 링-오실레이터 모드(RO)에서는 디지털 제어 지연 라인(120)의 출력 (CLKOUT)이 멀티플렉서(110)를 통해 다시 디지털 제어 지연 라인(120)으로 입력된다. 따라서, 상기 디지털 제어 지연 라인(120)으로부터 생성되는 지연 시간에 따라 특정한 주파수를 갖는 클록이 상기 포워드 패스부(100)를 통해 출력된다.
전원 전압 주입 모드(SI)에서는 전원 전압이 디지털 제어 지연 라인으로 입력되어 그라운드 전압이 포워드 패스부를 통해 출력된다.
레퍼런스 주입 모드(RI)에서는 입력 클록(CLKEXT)이 디지털 제어 지연 라인으로 입력되어 반전된 입력 클록이 상기 포워드 패스부를 통해 출력된다.
도 3a 및 도 3b는 종래 기술에 따른 동작 모드와 본 발명의 실시예에 따른 동작 모드를 나타낸 도이다. 도 3c는 종래 기술의 멀리플라잉 지연 루프 회로의 일반적인 구성을 보여 준다.
도 3a에서, 종래기술에 따른 멀티플라잉 지연고정루프 회로는 N배(N=4) 주파수 증배를 제공하기 위하여 초기에 링 오실레이터 모드(RO)로 동작한다. 출력 클록(CLKOUT)의 N번째 하강 에지 이후에, 입력 클록(CLKIN)이 멀티플렉스를 통해 VCDL(가변 제어 지연라인)에 입력되면, 레퍼런스 주입모드(RI)로 변화된다. 링 오실레이터 모드 및 레퍼런스 주입모드는 모든 기준 사이클에 한 번만 가능하다. 링 오실레이터 모드에서 레퍼런스 주입모드로의 모드 변화는 VCDL 지연시간이 증가되어 출력 주파수가 fclk _out = fclk _in ×N 지점에 도달될 때까지 반복된다.
도 3b는 3가지 동작 모드(링 오실레이터 모드, 레퍼런스 주입모드 및 입력전압 주입모드)를 갖는 본 발명에 따른 고속 락킹 멀티플라잉 지연 고정루프 회로의 동작을 나타내며, N=4이고, M은 임의의 정수이다.
본 발명의 실시예는 초기에 최소 지연을 가지며 링 오실레이터 모드(RO)에서 시작한다. 출력 클록(CLKOUT)의 N번째 상승 에지 이후에, 입력 전압은 3-to-1 멀티플렉스를 통해 디지털 제어 지연라인으로 인가되며, 입력전압 주입모드(SI)로 전환된다.
입력전압 주입모드(SI) 동안에, 고속 락킹 멀티플라잉 지연고정 루프 회로의 출력은 로우 스테이트를 유지하며, 이러한 로우 스테이트는 입력 클록(CLKEXT)의 M번째 상승 에지가 나타날때까지 유지된다. 이러한 입력전압 주입모드(SI)를 이용하면 필수적인 디지털 제어 지연라인만으로 충분하며, 추가적인 지연 회로가 필요하지 않다는 장점이 있다.
입력 클록(CLKEXT)의 M번째 상승 에지 이후에, 레퍼런스 주입 모드(RI)로 진입하게 되고, 클린 레퍼런스 클록이 멀티플렉스를 통해 디지털 제어 지연라인으로 인가된다. 모든 레퍼런스 주입모드(RI)에서, 입력 클록(CLKEXT)의 M+1번째 상승 에지와 출력 클록(CLKOUT)의 N+1번째 상승 에지의 위상을 비교한다. M 레퍼런스 입력 사이클에서 링오실레이터 모드(RO)→입력전압 주입모드(SI)→레퍼런스 주입모드(RI)로의 모드 전환은 반복되며, 이러한 모드 전환은 디지털 제어 지연라인 조정 결과가 위상차가 제로이면서 fclk _out = fclk_in ×N/M 지점에 도달될 때까지 반복된다.
본 실시예에 따르면, N/M배 주파수 증배를 달성하기 위하여 M 레퍼런스 입력 클록 구간 마다 리프레시된다.
도 4a 및 도 4b는 본 발명의 실시예의 N/M배 주파수 증배의 록킹 과정을 나타낸 도이다. 도 4a는 N/M배 주파수 증배 록킹의 초기 과정이며, 도 4b는 록킹 완료 이후를 나타낸 도이며, N/M = 10/3이다.
도 4a에서, 디지털 제어 지연라인의 요구된 위상 지연 (ΔT)는 레퍼런스 클록 구간(tcycle) 보다 크며, ti는 디지털 제어 지연라인의 초기 최소 지연이다. 본 실시 예에 따른 분수배 주파수 합성을 위한 고속 락킹 멀티플라잉 지연 고정 루프 회로가 활성화되면, 셀렉트 신호(Sel[1:0])가 [0 0]를 선택하여 링 오실레이터 모드(RO)에서 시작한다. 출력 클록(CLKOUT)의 N번째 상승 에지에서 제1 주파수 분할기의 출력 DIVN은 로우로 하강한다. 제2 주파수 분할기 출력 DIVM이 이 순간에 하이가 되면, Sel[1]은 '하이'가 되어, 셀렉트 신호(Sel[1:0])가 [1 0]이 되면서 링 오실레이터 모드(RO)에서 입력전압 주입모드(SI)로 모드 전환이 이루어진다. 초기 조건이 ΔT>tcycle이면, 제1 주파수 분할기의 출력 DIVN은 제2 주파수 분할기 출력 DIVM보다 더 먼저 하강한다.
입력전압 주입모드(SI) 동안에, 멀티플렉서는 제2 주파수 분할기 출력 DIVM 이 로우로 하강할 때 까지, 디지털 제어 지연라인의 지연을 연장시키기 위한 입력 전압을 선택한다. 그리고 나서, 입력 클록(CLKEXT)의 M번째 상승 에지에서, 제2 주파수 분할기 출력 DIVM 이 로우로 하강하며, 제2 주파수 분할기 출력 DIVM 이 로우로 유지되는 동안에 Sel[1]은 로우로 하강하고, Sel[0]은 하이로 상승한다.
셀렉트 신호(Sel[1:0])의 [0 1]로 변화되면, 레퍼런스 주입모드(RI)로 진입하게 되고, 멀티플렉서는 클린 외부 클록이 멀티플레서를 통과하도록 허용한다. 레퍼런스 주입모드(RI) 동안에 입력 클록(CLKEXT)의 클린 에지는 링 오실레이터 모드(RO)에서 모아진 지터를 리프레시하도록 주입된다. 그리고 나서, 입력 클록(CLKEXT)의 다음 M+1 번째 상승 에지에서, 제2 주파수 분할기 출력 DIVM 은 하이로 이동하고, 셀렉트 로직 블록은 Sel[0]를 로우로 변화시키고, 링오실레이터 모드는 다시 활성화된다.
도 4b는 록킹 포인트 이후의 록킹 프로세스를 보여준다.
록킹 프로세스가 계속될 때, 위상 검출기는 Q[9:0]을 업데이트하기 위하여, 입력 클록(CLKEXT)과 출력 클록(CLKOUT)의 에지를 비교한다. 만약 출력 클록(CLKOUT)의 N번째 상승 에지 이전에 입력 클록(CLKEXT)의 M번째 상승 에지가 상승하면, 입력 전압 주입모드(SI)는 바이패스되고, 단지 링 오실레이터모드(RO)와 레퍼런스 주입모드(RI)만이 반복된다. 록킹 이후에, 입력 클록(CLKEXT)의 M+1 번째 상승 에지가 출력 클록(CLKOUT)의 N+1번째 상승 에지와 완벽히 일치하면, 제로 스큐를 갖는 분수배(N/M) 주파수 증배가 완료된다.
도 5는 본 실시예의 셀렉트 로직블록의 개략적인 구성도이며, 도 6은 셀렉트 로직블록의 출력값과 경우에 따른 포워드 패스부의 동작 모드 변화를 나타낸 표이다.
도 5를 참조하면, 본 실시예의 셀렉트 로직블록은 신속한 모드 전환을 구현하기 위하여 다이내믹 CMOS 게이트를 사용한다. 이러한 셀렉트 로직블록은 셀렉트 신호(Sel[1:0])의 상태에 따라 3가지 동작 모드를 갖는다.
도 6을 참조하면, 셀렉트 로직블록이 셀렉트 신호(Sel[1:0])를 모두 로직 0 으로 출력하는 경우, 즉, Sel[1:0] = [0 0]인 경우 포워드 패스부가 링-오실레이터 모드(ΣΟ)로 동작한다.
그리고, 셀렉트 신호 Sel[1:0] = [1 0]인 경우, 포워드 패스부의 동작 모드는 전원 전압 주입 모드(SI)로 전환되며, 셀렉트 신호 Sel[1:0] = [0 1]인 경우, 포워드 패스부의 동작 모드는 레퍼런스 주입 모드(RI)로 전환된다.
도 7은 본 실시예에 따른 하모닉 락 감지부의 회로도이다.
도 7을 참조하면, 하모닉 락 감지부(340)는 제 1 하모닉 락 감지 패스(341), 제 2 하모닉 락 감지 패스(342) 및 NOR 게이트를 포함할 수 있다.
도 7을 참조하면, 제 1 하모닉 락 감지 패스(341)와 제 2 하모닉 락 감지 패스(342)는 제 1 제어신호 발생부(343) 또는 제 2 제어신호 발생부(344)로부터 전달된 신호 CtrlHLD1 또는 CtrlHLD2와 플립-플롭 및 래치를 이용하여 하모닉 락을 감지할 수 있다.
구체적으로, 제 1 하모닉 락 감지 패스(341)는 제 1 제어신호 발생부(343)로부터 전달된 신호 CtrlHLD1가 1의 값을 가지는 경우 제 1 하모닉 락 감지 구간으로 진입할 수 있고, 제 2 하모닉 락 감지 패스(342)는 제 2 제어신호 발생부(344)로부터 전달된 신호 CtrlHLD2가 1의 값을 가지는 경우 제 2 하모닉 락 감지 구간으로 진입할 수 있다.
또한, 하모닉 락 발생시, 하모닉 락 감지부(340)는 제 1 하모닉 락 감지 구간 또는 제 2 하모닉 락 감지 구간 내에서 주파수 증배 제어부로부터 전달되는 신호 Sel[0]이 발생되지 않는 것을 통해 하모닉 락의 발생을 판단할 수 있으며, 한 구간에서라도 하모닉 락으로 판단될 경우 위상 검출기 리셋 신호 ResetPD를 생성할 수 있다.
일례로, 하모닉 락이 발생하지 않은 올바른 락킹 과정의 경우 제 1 하모닉 락 감지 구간과 제 2 하모닉 락 감지 구간에서 각각 한번씩 주파수 증배 제어부로부터 전달된 신호 Sel[0]이 생성됨에 따라 위상 검출기 리셋 신호 ResetPD는 생성되지 않고 연속 근사 레지스터의 출력 Q[9:0]은 오직 입력 클록과 출력 클록의 위상 차이 정보에 따라서 제어된다.
또 다른 일례로, 하모닉 락이 발생한 경우 제 1 하모닉 락 감지 구간 또는 제 2 하모닉 락 감지 구간 둘 중 한 구간에서라도 주파수 증배 제어부로부터 전달된 신호 Sel[0]가 발생하지 않은 구간이 있다면 따라 위상 검출기 리셋 신호 ResetPD가 생성될 수 있다.
도 8은 하모닉 락 감지부에 포함된 제 1 제어신호 발생부과 제 2 제어신호 발생부의 회로도이다.
도 8을 참조하면, 제 1 제어신호 발생부(343)와 제 2 제어신호 발생부(344)는 내부 클록 분할기(350)로부터 전달된 클록 신호 CLK2, 클록 신호 CLK4, 입력 주파수 분할기의 출력 DIVM, 입력 주파수 분할기 설정 신호 C[0]를 입력 받아 각각 제 1 하모닉 락 감지 패스(341)와 제 2 하모닉 락 감지 패스(342)의 하모닉 락 감지 구간을 알리는 신호 CtrlHLD1, CtrlHLD2를 생성할 수 있다.
구체적으로, 도 8을 참조하면 제 1 제어신호 발생부(343)와 제 2 제어신호 발생부(344)는 설정된 입력 주파수 분할기의 분할비 M에 따라 멀티플렉서를 통해 제 1 제어신호 발생부와 제 2 제어신호 발생부의 출력 신호 CtrlHLD1, CtrlHLD2를 선택할 수 있다. 또한 각 제어신호 발생부의 출력 신호 CtrlHLD1, CtrlHLD2이 1의 값을 가지는 경우, 각 하모닉 락 감지 패스는 하모닉 락 감지 구간으로 진입할 수 있다.
일례로, 제 1 하모닉 락 감지 패스(341)는 제 1 제어신호 발생부(343)로부터 전달된 신호 CtrlHLD1가 1의 값을 가지는 순간 제 1 하모닉 락 감지 구간으로 진입하게 된다. 이 후, 제 2 하모닉 락 감지 패스(342)는 제 2 제어신호 발생부(344)로부터 전달된 제어신호 CtrlHLD2가 1의 값을 가지는 순간 제 2 하모닉 락 감지 구간으로 진입하게 된다.
도 9를 참조하면, 디지털 제어 지연 라인은 코오스 지연 라인 (Coarse Delay Line)과 파인 지연 라인 (Fine Delay Line)으로 구성된다. 코오스 지연 라인은 디지털 제어 비트 (Υ[15:0] / Tb[15:0])에 따라 선택되는 셀의 개수를 제어하여 지연 시간을 변화시킨다. 파인 지연 라인은 디지털 제어 비트 (Q[5:0] / Qb[5:0])에 따라 턴-온 되는 피드백 전류 패스의 개수를 제어하여 지연 시간을 변화시킨다. 이상에서 설명한 포워드 패스부 내 디지털 제어 지연 라인의 경우 본 발명의 일 실시예에 구애 받지 않고 디지털 제어 비트에 의해 지연 시간이 조절될 수 있는 다른 구조의 디지털 제어 지연 라인을 사용하여도 무방하다.
도 10은 본 발명에 따른 분수배 주파수 합성을 위한 고속 락킹 멀티플라잉 지연 고정 루프 회로의 록킹 프로세스의 측정결과를 나타낸 도이다.
도 10을 참조하면, N/M = 10/3을 갖는 고속 락킹 멀티플라잉 지연 고정 루프 회로의 록킹 프로세스 측정결과가 도시된다. 하모니 락 상태는 동작 개시시 포인트 A에서 감지되고, HLD는 포인트 C에서 수정된다. 포인트 C 이후에 N/M = 10/3으로 록킹된다.
이상에서 설명한 것은 본 발명에 따른 분수배 주파수 합성을 위한 고속 락킹 멀티플라잉 지연 고정 루프 회로의 예시적인 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이, 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100 : 포워드 패스부
110 : 멀티플렉서 120 : 디지털 제어 지연라인
200 : 주파수 증배 제어부
210 : 셀렉트 로직 블록 220 : 제1 주파수 분할기
230 : 제2 주파수 분할기
300 : 위상 트랙킹 제어부
310 : 위상 검출기 320 : 연속 근사 레지스터
330 : 디코더 340 : 하모니 락 감지부
350 : 클록 분할기

Claims (12)

  1. 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기에 있어서,
    입력 클록의 주파수를 정수배 또는 분수배로 증배시킨 주파수를 갖는 출력 클록을 출력하는 포워드 패스부;
    상기 출력 클록을 입력 클록에 동기시키기 위한 디지털 제어 비트를 생성하는 위상 트랙킹 제어부; 및
    상기 포워드 패스부의 모드 전환을 제어하며, 상기 위상 트랙킹 제어부의 디지털 제어 비트의 변경 시점을 제어하기 위한 주파수 증배 제어부;를 포함하며,
    상기 포워드 패스부는 모드 전환을 수행하는 멀티플렉서와, 상기 위상 트랙킹 제어부의 디지털 제어 비트에 의해 클록 신호의 지연 시간을 조절하는 디지털 제어 지연 라인을 포함하며,
    상기 위상 트랙킹 제어부는,
    상기 입력 클록과 출력 클록의 위상을 비교하고, 비교 결과에 따라 출력 클록을 입력 클록에 동기시키기 위한 디지털 제어 비트를 제어하는 제어신호를 생성하는 위상 검출기; 상기 위상 검출기의 후단에 위치하며, 상기 위상 검출기의 제어신호에 따라 상기 디지털 제어 비트를 생성하기 위하여 2진 검색 방식을 이용한 연속 근사 레지스터; 하모니 락 발생여부를 감지하기 위한 하모니 락 감지부; 및 주파수 신호를 분할하여 출력하는 클록 분할기;를 포함하는 것을 특징으로 하는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기.
  2. 제1항에 있어서,
    상기 디지털 제어 지연 라인은,
    입력되는 클록의 지연 시간 변화를 상대적으로 크게 변화시키는 코오스 지연 라인; 및
    상기 코오스 지연 라인의 후단에 위치하며, 상기 코오스 지연 라인 보다는 상대적으로 지연 시간 변화폭을 세밀하게 조절하는 파인 지연 라인을 포함하는 것을 특징으로 하는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기.
  3. 제2항에 있어서,
    상기 코오스 지연 라인은 상기 위상 트랙킹 제어부의 디지털 제어 비트에 따라 선택되는 셀의 개수를 제어하여 지연시간을 변화시키며,
    상기 파인 지연 라인은 상기 위상 트랙킹 제어부의 디지털 제어 비트에 따라 턴온되는 피드백 전류의 개수를 제어하여 지연시간을 변화시키는 것을 특징으로 하는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기.
  4. 제1항에 있어서,
    상기 주파수 증배 제어부는,
    입력 클록과 출력 클록간의 증배비를 설정하는 제1 및 제2 주파수 분할기; 및
    상기 멀티플렉서를 제어하기 위한 셀렉트 신호를 생성하는 셀렉트 로직 블록을 포함하며,
    상기 제1 및 제2 주파수 분할기의 설정에 따라 입력 클록의 주파수가 N/M만큼 증배된 주파수를 갖는 출력 클록을 생성하도록 상기 포워드 패스부를 제어하는 셀렉트 신호를 생성하는 것을 특징으로 하는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기.
  5. 제4항에 있어서,
    상기 셀렉트 로직 블록은 상기 포워드 패스부를 링 오실레이터 모드(RO), 전원 전압 주입 모드(SI) 또는 레퍼런스 주입 모드(RI) 중 어느 한 동작 모드로 변환시키기 위한 제어 신호를 생성하는 것을 특징으로 하는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기.
  6. 제1항에 있어서,
    상기 포워드 패스부는 상기 멀티플렉서를 제어하는 셀렉트 신호에 따라,
    상기 디지털 제어 지연 라인의 출력 신호가 다시 상기 디지털 제어 지연 라인의 입력 신호로 입력되는 링-오실레이터 모드,
    전원 전압이 상기 디지털 제어 지연 라인의 입력 신호로 연결되어 그라운드 전압이 상기 포워드 패스부를 통해 출력하도록 동작하는 전원 전압 주입 모드 및
    상기 입력 클록이 상기 디지털 제어 지연 라인의 입력 신호로 연결되어 반전된 입력 클록을 상기 포워드 패스부를 통해 출력하는 레퍼런스 주입 모드 중 어느 하나의 모드로 동작하는 것을 특징으로 하는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기.
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 위상 트랙킹 제어부는 상기 연속 근사 레지스터의 후단에 위치하며, 상기 연속 근사 레지스터에서 출력되는 디지털 제어 비트를 상기 디지털 제어 지연 라인에 적합한 코드로 변환시키는 디코더를 더 포함하는 것을 특징으로 하는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기.
  10. 제1항에 있어서,
    상기 하모니 락 감지부는,
    제 1 하모닉 락 감지 구간으로 진입하는 제 1 하모닉 락 감지 패스;
    제 2 하모닉 락 감지 구간으로 진입하는 제 2 하모닉 락 감지 패스; 및
    상기 제 1 하모닉 락 감지 패스와 제 2 하모닉 락 감지 패스의 감지 결과(HLD1, HLD2)를 입력받아 상기 위상 검출기 리셋 신호(ResetPD)를 생성하는 위상 검출기 리셋 신호 발생부;를 포함하는 것을 특징으로 하는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기.
  11. 제10항에 있어서,
    상기 제 1 하모닉 락 감지 패스는 및 상기 제2 하모닉 락 감지 패스 각각은,
    하모닉 락 감지 구간으로의 진입을 제어하는 신호를 생성하는 제어신호 발생부;
    하모닉 락이 발생하였는지를 판단하는 플립-플롭; 및
    하모닉 락이 발생한 경우, 위상 검출기 리셋 신호(ResetPD)를 지속적으로 유지시키기 위한 래치;를 포함하는 것을 특징으로 하는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기.
  12. 제10항에 있어서,
    상기 제 1 하모닉 락 감지 패스와 제 2 하모닉 락 감지 패스는 제 1 하모닉 락 감지 구간 또는 제 2 하모닉 락 감지 구간에서 하모닉 락으로 판단될 경우, 제 1 하모닉 락 감지 패스의 출력(HLD1) 또는 제 2 하모닉 락 감지 패스의 출력(HLD2)을 발생시키는 것을 특징으로 하는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기.
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