KR100487653B1 - 보호기능을 갖는 지연동기 루프 회로 - Google Patents

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Abstract

본 발명은 보호기능을 갖는 지연동기 루프 회로를 공개한다. 이 회로는 외부 클럭신호 및 상기 외부 클럭신호를 소정시간 지연시킨 지연출력신호에 응답하여 위상이 서로 다른 복수개의 신호들로 구성된 제1 출력신호를 출력하고, 상기 외부 클럭신호와 상기 지연출력신호를 비교하여 제2 출력신호를 출력하는 기준 루프, 상기 외부 클럭신호를 입력하고, 상기 제 1출력신호를 이용하여 상기 외부 클럭신호와 위상이 동일한 내부 클럭신호를 출력하는 파인 루프, 및 상기 제2 출력신호의 상태가 소정시간동안 변하지 않으면 동작 가능 주파수 범위를 벗어나는 것으로 판단하여 보호신호를 발생시키는 천이 검출회로를 구비하는 것을 특징으로 한다. 따라서, 동작 가능 주파수의 범위를 벗어나는 외부 클럭신호가 들어올 경우 자동적으로 회로 전체를 보호할 수 있다.

Description

보호기능을 갖는 지연동기 루프 회로{DELAY-LOCKED LOOP CIRCUIT WITH PROTECTION FUNCTION}
본 발명은 지연동기 루프 회로에 관한 것으로, 특히 동작 가능 주파수의 범위를 벗어나는 외부 클럭신호가 들어올 경우 자동적으로 회로 전체를 보호할 수 있는 지연동기 루프 회로에 관한 것이다.
종래의 지연동기 루프 회로는 도 1에 도시된 바와 같이, 기준 루프(reference loop)(10)와 파인 루프(fine loop)(20)의 이중 루프 구조를 가진다. 기준 루프(10)는 외부 클럭신호(CLK)를 수신하고 그 주기를 검출하여 정확한 한 주기를 갖고 서로 다른 위상을 갖는 n 개의 신호로 구성된 출력신호(RLOUT)를 출력한다. 파인 루프(20)는 기준 루프(10)의 출력신호(RLOUT)를 수신하여 정확한 위상을 갖는 내부 클럭신호(ICLK)를 발생시킨다.
그런데, 종래의 지연동기 루프 회로에서는 동작 가능 주파수의 범위를 벗어나는 외부 클럭신호가 들어올 경우 불필요한 동작을 할 수 있다.
본 발명의 목적은 동작 가능 주파수의 범위를 벗어나는 외부 클럭신호가 들어올 경우 자동적으로 회로 전체를 보호할 수 있는 지연동기 루프 회로를 제공하는 데 있다.상기 목적을 달성하기 위한 본 발명의 지연동기 루프 회로는 외부 클럭신호 및 상기 외부 클럭신호를 소정시간 지연시킨 지연출력신호에 응답하여 위상이 서로 다른 복수개의 신호들로 구성된 제1 출력신호를 출력하고, 상기 외부 클럭신호와 상기 지연출력신호를 비교하여 제2 출력신호를 출력하는 기준 루프, 상기 외부 클럭신호를 입력하고, 상기 제 1출력신호를 이용하여 상기 외부 클럭신호와 위상이 동일한 내부 클럭신호를 출력하는 파인 루프, 및 상기 제2 출력신호의 상태가 소정시간동안 변하지 않으면 동작 가능 주파수 범위를 벗어나는 것으로 판단하여 보호신호를 발생시키는 천이 검출회로를 구비하는 것을 특징으로 한다.상기 목적을 달성하기 위한 본 발명의 지연동기 루프 회로의 상기 기준 루프는 상기 외부 클럭신호와 상기 지연출력신호를 수신하고 상기 기준 루프의 상기 제 2 출력신호를 발생시키는 위상 검출기, 상기 외부 클럭신호와 상기 기준 루프의 상기 제 2 출력신호를 수신하고 바이어스 조절신호를 발생시키는 바이어스 조절회로, 및 상기 외부 클럭신호와 상기 바이어스 조절신호를 수신하고 상기 지연출력신호와 상기 기준 루프의 상기 제 1 출력신호를 발생시키는 지연회로를 구비하는 것을 특징으로 한다.상기 목적을 달성하기 위한 본 발명의 지연동기 루프 회로의 상기 천이 검출 회로는 상기 기준 루프의 제 2 출력신호를 수신하고 플립플롭 동작을 하는 T 플립플롭, 상기 기준 루프의 제 2 출력신호와 상기 T 플립플롭의 출력신호를 수신하여 배타적 논리합을 행하는 XOR 회로, 상기 XOR 회로의 출력신호를 수신하여 반전시키는 인버터, 상기 외부 클럭신호와 상기 XOR 회로의 출력신호를 수신하고, 소정의 상기 외부 클럭신호가 입력되면 캐리를 발생시키고, 상기 XOR 회로의 출력신호에 의해 리셋되는 카운터, 및 상기 인버터의 출력신호와 상기 캐리를 수신하여 논리곱을 행하여 상기 보호신호를 출력하는 AND 게이트를 구비하는 것을 특징으로 한다.
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이하, 첨부된 도면을 참조하여 본 발명에 따른 지연동기 루프 회로에 대해 설명한다.
도 2는 본 발명에 따른 지연동기 루프 회로를 나타내는 블록도이다.
도 2의 지연동기 루프 회로는 외부 클럭신호(CLK)를 수신하고 서로 다른 위상을 갖는 n 개의 신호로 구성된 제 1 출력신호(RLOUT)와 제 2 출력신호(PDO1)를 발생시키는 기준 루프(10), 외부 클럭신호(CLK)를 수신하고 기준 루프(10)의 제 1 출력신호(RLOUT)를 수신하고 내부 클럭신호(ICLK)를 발생시키는 파인 루프(20), 및 기준 루프(10)의 제 2 출력신호(PDO1)를 수신하고 보호신호(CPR)를 발생시키는 천이 검출회로(30)를 구비한다.
이하, 도 2에 도시된 본 발명에 따른 지연동기 루프 회로의 동작에 대해 설명한다.
기준 루프(10)는 외부 클럭신호(CLK)를 수신하고 그 주기를 검출하여 정확한 한 주기를 갖고 서로 다른 위상을 갖는 n 개의 신호로 구성된 제 1 출력신호(RLOUT)와 제 2 출력신호(PDO1)를 출력한다. 파인 루프(20)는 기준 루프(10)의 제 1 출력신호를 수신하여 정확한 위상을 갖는 내부 클럭신호(ICLK)를 발생시킨다. 천이 검출회로(30)는 기준 루프(10)의 제 2 출력신호(PDO1)를 수신하고 이 신호의 상태("1" 또는 "0")의 변화를 검출하여 보호신호(CPR)를 발생시킨다. 이 보호신호(CPR)는 파워다운 회로에 인가되어 전체 회로를 파워다운시키거나, 지연동기 루프 회로의 출력을 디스에이블(disable)시키는 데 사용된다.
도 3은 도 2에 있는 기준 루프 블록을 구체적으로 나타낸 도면이다.
도 3의 기준 루프는 외부 클럭신호(CLK)와 지연출력신호(DCO)를 수신하고 기준 루프(10)의 제 2 출력신호(PDO1)를 발생시키는 위상 검출기(12), 외부 클럭신호(CLK)와 기준 루프(10)의 제 2 출력신호(PDO1)를 수신하고 바이어스 조절신호(BCO1)를 발생시키는 바이어스 조절회로(14), 및 외부 클럭신호(CLK)와 바이어스 조절신호(BCO1)를 수신하고 지연출력신호(DCO)와 기준 루프(10)의 제 1 출력신호(RLOUT)를 발생시키는 지연회로(16)를 구비한다.
도 4는 도 3에 있는 지연회로 블록을 구체적으로 나타낸 도면이다.
도 4의 지연회로는 외부 클럭신호(CLK)와 바이어스 조절신호(BCO1)를 수신하고 제 1 지연신호(RLO1)를 발생시키는 제 1 지연소자(TD1), 제 1 지연신호(RLO1)와 바이어스 조절신호(BCO1)를 수신하고 제 2 지연신호(RLO2)를 발생시키는 제 2 지연소자(TD1), 및 제 n -1 지연신호(RLO(n - 1))와 바이어스 조절신호(BCO1)를 수신하고 제 n 지연신호(RLO(n))를 발생시키는 제 n 지연소자(TD(n))를 구비한다. 제 1 지연신호(RLO1) 내지 제 n 지연신호(RLO(n))는 기준 루프(10)의 제 1 출력신호(RLOUT)를 구성한다. 지연출력신호(DCO)는 제 n 지연소자(TD(n))의 출력신호인 제 n 지연신호(RLO(n))와 같다.
이하, 도 3과 도 4를 참조하여 본 발명에 따른 기준 루프의 동작에 대해 설명한다.
위상 검출기(12)는 외부 클럭신호(CLK)와 지연회로(16)로부터 출력된 지연출력신호(DCO)(즉, 외부 클럭신호(CLK)가 소정시간 지연된 신호)를 수신하여 비교하고 "1" 또는 "0"의 값을 갖는 기준 루프(10)의 제 2 출력신호(PDO1)를 발생시킨다. 바이어스 조절회로(14)는 기준 루프(10)의 제 2 출력신호(PDO1)를 수신하고 이 신호의 상태에 따라 바이어스 조절신호(BCO1)를 발생시켜 지연회로(16)의 각 지연소자(TD1 내지 TD(n))에 흐르는 전류의 양을 조절한다. 따라서, 각 지연소자(TD1 내지 TD(n))에서 지연되는 양이 변화하게 된다. 이런 식으로 위상 검출기에서는 외부 클럭신호(CLK)와 지연회로(16)로부터 출력된 지연출력신호(DCO)를 계속 비교하고 그 결과를 출력한다. 그 결과, 정확한 주기를 갖는 한 사이클의 신호가 만들어진다.
도 5는 도 2에 있는 파인 루프 블록을 구체적으로 나타낸 도면이다.
도 5의 파인 루프는 외부 클럭신호(CLK)와 내부 클럭신호(ICLK)를 수신하고 제 1 출력신호(PDO21)와 제 2 출력신호(PDO22)를 발생시키는 위상 검출기(22), 외부 클럭신호(CLK)와 위상 검출기(22)의 제 1 출력신호(PDO21)를 수신하고 바이어스 조절신호(BCO2)를 발생시키는 바이어스 조절회로(24), 및 위상 검출기(22)의 제 2 출력신호(PDO22)와 바이어스 조절신호(BCO2)와 기준 루프(10)의 제 1 출력신호(RLOUT)를 수신하고 기준 루프(10)의 제 1 출력신호(RLOUT)를 구성하는 n 개의 서로 다른 위상을 갖는 신호들을 혼합하여 내부 클럭신호(ICLK)를 발생시키는 위상 믹서(26)를 구비한다.
파인 루프(20)는 위상 검출기(22)로 들어오는 외부 클럭신호(CLK)와 동일한 위상을 갖는 내부 클럭신호(ICLK)를 발생시킨다.
도 6은 도 2에 있는 천이 검출회로 블록을 구체적으로 나타낸 도면이다.
도 6의 천이 검출회로는 기준루프(10)의 위상 검출기(12)로부터 출력된 제 2 출력신호(PDO1)를 수신하고 플립플롭 동작을 하는 T 플립플롭(34), 기준루프(10)의 위상 검출기(12)로부터 출력된 제 2 출력신호(PDO1)와 T 플립플롭(34)의 출력신호를 수신하여 배타적 논리합을 행하는 XOR 회로(36), XOR 회로(36)의 출력신호를 수신하여 반전시키는 인버터(INV1), 외부 클럭신호(CLK)와 XOR 회로(36)의 출력신호를 수신하여 캐리(carry)(CA)를 발생시키는 카운터(32), 및 인버터(INV1)의 출력신호와 캐리(CA)를 수신하여 논리곱을 행하는 AND 게이트(38)를 구비한다.
이하, 도 6의 천이 검출회로의 동작에 대해 설명한다.
카운터(32)는 외부 클럭신호(CLK)를 수신하고 캐리(CA)를 발생시키며 XOR 회로(36)의 출력신호에 의해 리셋된다. T 플립플롭(34)은 입력되는 신호, 즉, 기준 루프(10)의 제2 출력신호(PDO1)가 "0"에서 "1"로 천이할 때 그 출력 상태를 변화시킨다. XOR 회로(36)는 상기 T 플립플롭(34)의 출력신호와 상기 제 2 출력신호(PDO1)를 배타적 논리합 연산을 행한다. 즉, 상기 T 플립플롭(34)의 출력신호와 상기 제 2 출력신호(PDO1)가 같은 논리값을 가지면 "0"을, 다른 논리값을 가지면 "1"을 출력한다. 카운터(32)는 외부 클럭신호(CLK)를 카운팅하여 캐리(CA)를 발생시키고, 상기 XOR 회로(36)의 출력신호에 의해 리셋된다.즉, T 플립플롭(34)의 출력신호와 기준루프(10)의 제2 출력신호(PDO1)가 다른 값을 가지면 카운터(36)는 리셋되고, 인버터(INV1)는 "0"을 출력하므로 보호신호(CPR)는 "0"의 값을 유지한다. 그러나, 소정시간 이상 T 플립플롭(34)의 출력신호와 기준루프(10)의 제2 출력신호(PDO1)가 같은 값을 가지게 되면 인버터(INV1)는 "1"을 출력하고, 카운터는 상기 소정시간이 경과했을 때 "1"인 캐리(CA)를 발생시키므로 보호신호(CPR)는 "1"이 출력된다.
예를 들면, T 플립플롭(34)의 초기 상태를 "1"로 설정해 놓은 상태에서 기준루프(10)의 제2 출력신호(PDO1)가 "1"인 상태를 유지하다가 "0"으로 변화하게 되면 T 플립플롭(34)의 출력은 "1"을 유지하므로 XOR 회로(36)는 "1"을 출력한다. 결과적으로, 카운터(32)는 리셋되고 보호신호(CPR)는 "0"을 유지한다. 그러나, T 플립플롭(34)의 초기 상태를 "1"로 설정해 놓은 상태에서 기준루프(10)의 제2 출력신호(PDO1)가 "1"인 상태를 소정시간(즉, 카운터(36)가 외부 클럭신호(CLK)를 소정 개수만큼 카운팅할 시간) 이상 유지한다면 카운터(36)의 출력신호인 캐리(CA)는 "1"이 되고, 결과적으로 보호신호(CPR)는 "1"이 된다.
천이 검출회로(30)의 출력(CPR)이 "0"이면 기준루프(10)의 위상 검출기(12)로부터 출력되는 제 2 출력신호(PDO1)가 바뀌고 있다는 것을 의미하고, 천이 검출회로(30)의 출력(CPR)이 "1"이면 기준루프(10)의 위상 검출기(12)로부터 출력되는 제 2 출력신호(PDO1)가 바뀌지 않고 있다는 것을 의미한다.
소정의 클럭 기간 동안 기준루프(10)의 위상 검출기(12)로부터 출력된 제 2 출력신호(PDO1)가 바뀌지 않는다는 것은 입력되는 외부 클럭신호가 지연동기 루프 회로의 동작 가능 주파수 범위를 벗어났다는 것을 의미한다. 즉, 기준루프(10)의 위상 검출기(12)는 외부 클럭신호(CLK)와 지연 출력신호(DCO)를 비교하여 지연 출력신호(DCO)의 위상이 외부 클럭신호(CLK)의 위상보다 빠르면 제2 출력신호(PDO1)를 "1"(또는 "0")으로 출력하고, 느리면 제2 출력신호(PDO1)를 "0"(또는 "1")로 출력한다. 초기 상태의 지연 출력신호(DCO)의 위상이 외부 클럭신호(CLK)의 위상보다 빠르다면 위상 검출기(12)의 제2 출력신호(PDO1)는 "1"(또는 "0")이 되고, 소정시간이 경과하여 지연 출력신호(DCO)의 위상이 느려지게 되면 "0"(또는 "1)을 출력하고 이 때부터 상기 제2 출력신호(PDO1)는 "0"과 "1"이 반복적으로 출력된다. 그러나, 만일, 외부 클럭신호(CLK)가 동작 가능 주파수 범위를 벗어난 낮은 주파수를 갖는다면 지연시간이 최대가 되어도 지연 출력신호(DCO)의 위상이 외부 클럭신호(CLK)의 위상보다 빠르고, 따라서 상기 제2 출력신호(PDO1)는 계속 "1"(또는 "0")을 유지하게 된다.따라서, 소정시간동안(예를 들면, 카운터(32)가 외부 클럭신호(CLK)를 소정 개수만큼 카운팅하여 캐리(CA)를 발생할 때까지의 시간동안) 기준루프(10)의 위상 검출기(12)의 제2 출력신호(PDO1)의 값이 바뀌지 않는 때에는 보호신호(CPR)를 파워다운 회로에 인가하여 전체 회로를 파워다운시키거나, 지연동기 루프 회로의 출력단에 인가하여 지연동기 루프 회로의 출력을 디스에이블(disable)시킨다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 지연동기 루프 회로에 의하면, 동작 가능 주파수의 범위를 벗어나는 외부 클럭신호가 들어올 경우 자동적으로 회로 전체를 보호할 수 있다.
도 1은 종래의 지연동기 루프 회로를 나타내는 블록도이다.
도 2는 본 발명에 따른 지연동기 루프 회로를 나타내는 블록도이다.
도 3은 도 2에 있는 기준 루프 블록을 구체적으로 나타낸 도면이다.
도 4는 도 3에 있는 지연회로 블록을 구체적으로 나타낸 도면이다.
도 5는 도 2에 있는 파인 루프 블록을 구체적으로 나타낸 도면이다.
도 6은 도 2에 있는 천이 검출회로 블록을 구체적으로 나타낸 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 기준 루프 12, 22 : 위상 검출기
14, 24 : 바이어스 조절회로 16 : 지연회로
20 : 파인 루프 26 : 위상 믹서
30 : 천이 검출회로

Claims (4)

  1. 외부 클럭신호 및 상기 외부 클럭신호를 소정시간 지연시킨 지연출력신호에 응답하여 위상이 서로 다른 복수개의 신호들로 구성된 제1 출력신호를 출력하고, 상기 외부 클럭신호와 상기 지연출력신호를 비교하여 제2 출력신호를 출력하는 기준 루프;
    상기 외부 클럭신호를 입력하고, 상기 제1 출력신호를 이용하여 상기 외부 클럭신호와 위상이 동일한 내부 클럭신호를 출력하는 파인 루프; 및
    상기 제2 출력신호의 상태가 소정시간동안 변하지 않으면 동작 가능 주파수 범위를 벗어나는 것으로 판단하여 보호신호를 발생시키는 천이 검출회로를 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  2. 제 1 항에 있어서, 상기 기준 루프는
    상기 외부 클럭신호와 상기 지연출력신호를 수신하고 상기 기준 루프의 상기 제2 출력신호를 발생시키는 위상 검출기;
    상기 외부 클럭신호와 상기 기준 루프의 상기 제2 출력신호를 수신하고 바이어스 조절신호를 발생시키는 바이어스 조절회로; 및
    상기 외부 클럭신호와 상기 바이어스 조절신호를 수신하고 상기 지연출력신호와 상기 기준 루프의 상기 제1 출력신호를 발생시키는 지연회로를 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  3. 제 2 항에 있어서, 상기 지연회로는
    상기 바이어스 조절신호에 의해 제어되고 서로 직렬연결 되어 있는 복수의 지연소자로 이루어져 있는 것을 특징으로 하는 지연동기 루프 회로.
  4. 제 1 항에 있어서, 상기 천이 검출회로는
    상기 기준 루프의 상기 제2 출력신호를 수신하고 플립플롭 동작을 하는 T 플립플롭;
    상기 기준 루프의 제2 출력신호와 상기 T 플립플롭의 출력신호를 수신하여 배타적 논리합을 행하는 XOR 회로;
    상기 XOR 회로의 출력신호를 수신하여 반전시키는 인버터;
    상기 외부 클럭신호와 상기 XOR 회로의 출력신호를 수신하고, 소정의 상기 외부 클럭신호가 입력되면 캐리를 발생시키고, 상기 XOR 회로의 출력신호에 의해 리셋되는 카운터; 및
    상기 인버터의 출력신호와 상기 캐리를 수신하여 논리곱을 행하여 상기 보호신호를 출력하는 AND 게이트를 구비하는 것을 특징으로 하는 지연동기 루프 회로.
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