KR20040021479A

KR20040021479A - 락킹 후의 지터성분을 감소시키기 위한 회로를 가지는디지털 ｄｌｌ

Info

Publication number: KR20040021479A
Application number: KR1020020053328A
Authority: KR
Inventors: 조근희; 김규현
Original assignee: 삼성전자주식회사
Priority date: 2002-09-04
Filing date: 2002-09-04
Publication date: 2004-03-10

Abstract

락킹 후의 지터성분을 감소시키기 위한 회로를 가지는 디지털 DLL이 개시된다. 본 발명에 의한 락킹 후의 지터성분을 감소시키기 위한 회로를 가지는 디지털 DLL은 외부클럭에 동기하여 내부클럭을 발생하는 디지털 DLL에 있어서, 위상 검출기, 모드 제어부, 업-다운 발생부, 제1 및 제2 지연부를 구비하는 것을 특징으로 한다.

위상 검출기는 외부클럭과 내부클럭의 위상을 비교하여 복수의 검출신호들을 출력한다. 모드 제어부는 위상 검출기의 검출신호들 중 제1 검출신호와 외부에서 입력되는 인에이블 신호에 응답하여 복수의 모드 제어신호들을 출력한다. 업-다운 발생부는 위상 검출기의 검출신호들 중 제2 검출신호와 인에이블 신호 및 모드 제어신호들에 응답하여 업-다운 신호들을 발생한다. 제1 지연부는 복수개의 지연셀들을 구비하며, 업-다운 신호들과 모드 제어신호들에 응답하여 복수개의 지연셀들 중 소정의 지연셀에 의해 내부클럭의 위상을 제1 지연단위로 지연시켜 제1 락킹을 수행한다. 제2 지연부는 인터폴레이터를 구비하며, 업-다운 신호들에 의해 설정되는 지연 웨이트에 따라 제1 락킹된 내부클럭의 위상을 제2 지연단위로 지연시켜 제2 락킹을 수행한다. 업-다운 발생부는 제2 락킹이 완료된 후 발생하는 업-다운 신호를 제2 락킹이 완료될 때까지 발생한 업-다운 신호 보다 더 분주하여 출력한다.

본 발명에 의한 락킹 후의 지터성분을 감소시키기 위한 회로를 가지는 디지털 DLL은 락킹을 완료한 이후에 발생되는 업-다운 신호의 분주수가 더 증가되어 지터성분이 감소될 수 있는 장점이 있다.

Description

락킹 후의 지터성분을 감소시키기 위한 회로를 가지는 디지털 ＤＬＬ{Digital-type delay locked loop having the circuit for decreasing jitter components after locking}

본 발명은 디지털 디엘엘(delay locked loop, 이하 DLL이라 칭함.)에 관한 것으로서, 특히, 락킹 후의 지터성분을 감소시키기 위한 회로를 가지는 디지털 DLL에 관한 것이다.

일반적으로, 메모리 소자와 메모리 컨트롤러간의 데이터 전송과 같이 클럭 주파수와 동기하여 데이터를 전송하는 I/O 인터페이스 방식에서는 버스의 부하가 커지고 전송 주파수가 빨라짐에 따라 클럭과 데이터가 정확한 시간적 동기를 이루는 것이 매우 중요하다.

즉, 데이터가 클럭의 에지 혹은 센터에 정확히 위치되도록 하기 위해, 데이터를 전송하는 각 구성요소의 클럭은 데이터가 버스에 실리는데 걸리는 시간으로 역보상되어야 한다. 이러한 목적으로 사용될 수 있는 회로로는 PLL(phase locked loop)과 DLL이 있다.

PLL은 전압 제어 발진기(voltage controlled oscillator)를 이용하여 입력되는 클럭의 주파수를 변화시켜 출력한다. PLL은 클럭의 주파수를 변화시키기 때문에 노이즈에 의한 지터성분이 점점 증가되는 단점이 있다.

DLL은 전압 제어 지연 라인(voltage controlled delay line)을 이용하여 입력되는 클럭의 주파수를 변화시키지 않고 단순히 지연시켜 출력하기 때문에, 지터성분이 증가되지 않는다.

일반적으로 메모리 장치에서는 클럭의 주파수를 변화시킬 필요가 없기 때문에, DLL이 사용되는 것이 더 바람직하다.

이러한 일반적인 DLL의 구성 및 동작을 도 1 내지 도 4를 참조하여 설명하면 다음과 같다.

도 1은 일반적인 디지털 DLL을 나타내는 블록도이다.

도 1과 같이, 일반적인 디지털 DLL은 위상 검출기(10), 모드 제어부(20), 업-다운 발생부(30), 제1 및 제2 지연부(40, 50), 및 지연회로(60)를 구비한다.

상기 위상 검출기(10)는 외부클럭(CLK_EX)과 내부클럭(CLK_IN)의 위상을 비교하여 검출신호들(PD_F_D, PD_FD, PD_F, PD_S)을 출력한다. 여기에서, 상기 위상 검출기(10)는 상기 지연회로(60)에 의해 지연되어 입력되는 상기 내부클럭(CLK_IN)의 위상을 상기 외부클럭(CLK_EX)의 위상과 비교한다.

상기 지연회로(60)는 메모리셀(미도시)의 데이터가 상기 주변회로들을 통과하여 외부로 출력되는데 걸리는 시간을 보상하기 위해 상기 메모리셀의 주변회로와 유사한 지연을 갖도록 구성되는 회로이다.

상기 모드 제어부(20)는 상기 검출신호들(PD_F_D, PD_FD)과 인에이블 신호(CL_EN)에 응답하여 모드 제어신호들(END_STAGE, END_STAGE)을 출력한다.

상기 인에이블 신호(CL_EN)는 별도의 주변 제어 회로(미도시)에서 발생되는 신호이다.

상기 업-다운 발생부(30)는 상기 검출신호들(PD_F, PD_S)과, 상기 모드 제어신호들(END_STAGE, END_STAGE) 및 상기 인에이블 신호(CL_EN)에 응답하여 업-다운 신호(UP, DOWN)를 출력한다. 여기에서, 상기 외부클럭(CLK_EX)의 상승 에지와 하강 에지 모두에서 데이터가 출력되도록 하기 위해, 상기 업-다운 신호(UP, DOWN)가 상승 에지를 위한 업-다운 신호(UP_F, DOWN_F)와 하강 에지를 위한 업-다운 신호(UP_S, DOWN_S)로 나뉘어질 수 있다.

상기 제1 지연부(40)는 모드 선택부(41)와, 멀티플렉서(multiplexer)(42)와, 지연셀 선택부(43) 및 복수의 지연셀들(44)을 구비한다.

상기 모드 선택부(41)는 상기 모드 제어신호(END_STAGE)에 응답하여 모드 선택신호를 출력한다. 상기 멀티플렉서(42)는 상기 모드 선택신호에 응답하여, 상기 업-다운 신호(UP, DOWN)에 의해 상기 복수의 지연셀들(44) 중 소정의 인접한 두 개의 지연셀들(44)을 선택하도록 지연셀 선택 제어신호를 출력한다.

상기 지연셀 선택부(43)는 상기 지연셀 선택 제어신호에 따라 소정의 인접한 두 개의 지연셀들(44)을 선택하여 동작시킨다. 상기 지연셀들(44)은 상기 외부클럭(CLK_EX)에 동기된 내부클럭(CLK_IN)을 발생시키기 위해, 상기 외부클럭(CLK_EX)을 지연시킨다. 상기 지연셀들(44)은 상기 내부클럭(CLK_IN)의 위상과 상기 외부클럭(CLK_EX)의 위상이 소정의 오차범위에 근접할 때까지 제1 락킹동작을 수행한다. 상기 지연셀들(44) 각각에는 지연 라인들(45, 46)이 연결되어 있다.

상기 제2 지연부(50)는 레지스터(51)와 인터폴레이터(52)를 포함한다.

상기 레지스터(51)는 상기 업-다운 신호(UP, DOWN)에 의해 소정 값이 세팅되어 상기 인터폴레이터(52)의 지연 웨이트(weight)를 결정하기 위한 지연 제어신호를 출력한다. 상기 지연 웨이트에 따라 상기 인터폴레이터(52)가 지연시키는 크기가 조절될 수 있다.

상기 인터폴레이터(52)는 상기 지연 제어신호에 따라 지연 크기가 결정된다.

상기 인터폴레이터(52)는 상기 지연 라인들(45, 46)을 통하여 상기 두 개의 인접한 지연셀들(44)로부터 입력되는 두 개의 위상을 합성하여 상기 제1 락킹된 내부클럭(CLK_IN)을 미세하게 지연시킨다. 상기 인터폴레이터(52)는 상기 제1 락킹된 내부클럭(CLK_IN)의 위상이 상기 외부클럭(CLK_EX)의 위상과 일치할 때까지 제2 락킹 동작을 수행한다.

여기에서, 상기 레지스터(51)는 노이즈 등의 외부 환경 변화로 인해 상기 제1 락킹된 내부클럭(CLK_IN)이 상기 인터폴레이터(52)에 의해 지연되는 범위를 벗어난 경우, 소정의 제어신호를 상기 멀티플렉서(42)에 출력하여 상기 지연셀들(44)에 의한 제1 락킹 동작이 반복 수행되도록 한다.

상기 제1 및 상기 제2 지연부들(40, 50)에 의해 상기 내부클럭(CLK_IN)의 위상이 상기 외부클럭(CLK_EX)의 위상에 동기되는 과정을 다시 살펴보면 다음과 같다.

상기 제1 지연부(40)는 큰 지연 단위로 상기 내부클럭(CLK_IN)을 지연시킨다. 이 후, 상기 내부클럭(CLK_IN)과 상기 외부클럭(CLK_EX)의 위상들이 서로 소정의 오차범위에 근접할 때까지 상기 제1 지연부(40)에 의해 제1 락킹 동작이 수행된다. 상기 제2 지연부(50)는 상기 제1 락킹된 내부클럭(CLK_IN)을 미세한 지연 단위로 지연시킨다. 상기 제2 지연부(50)는 상기 내부클럭(CLK_IN)과 상기 외부클럭(CLK_EX)의 위상들이 일치할 때까지 제2 락킹 동작을 수행하여, 상기 외부클럭(CLK_EX)에 동기된 상기 내부클럭(CLK_IN)을 출력한다.

상기와 같은 디지털 DLL은 코스/화인 루프(coarse/fine loop) 구조로서, 코스 루프로서 상기 지연셀들(44)이 사용되고, 화인 루프로서 상기 인터폴레이터(52)가 사용된다. 따라서, 상기 코스 루프에 의해 상기 제1 락킹, 즉, 코스 락킹(coarse locking)이 수행되고, 상기 화인 루프에 의해 상기 제2 락킹, 즉, 화인 락킹(fine locking)이 수행된다.

도 2는 도 1에 도시된 모드 제어부를 상세히 나타내는 논리 회로도이다.

도 2와 같이, 모드 제어부(20)는 논리회로(21)와, 인버터들(22, 24, 25) 및 D 플립플롭(23)을 구비한다. 상기 논리회로(21)는 상기 검출신호들(PD_F_D, PD_FD)과 상기 인에이블 신호(CL_EN)를 논리 연산하여 내부신호(P1)를 출력한다. 상기 논리회로(21)는 복수개의 논리 게이트들(71∼86)을 포함한다. 상기 인버터(22)는 상기 업-다운 발생부(30)로부터의 상기 업 신호(UP_F)를 반전시켜 내부신호(P2)를 출력한다. 상기 D 플립플롭(23)은 상기 내부신호(P1)를 D 입력으로 수신하고, 상기 내부신호(P2)를 클럭 입력으로 수신한다. 또, 상기 D 플립플롭(23)은 리셋 신호(RESETB)에 의해 리셋된다.

상기 D 플립플롭(23)은 상기 내부신호(P2)에 의해 제어되어 출력신호(Q, QB)를 출력한다. 상기 인버터들(24, 25)은 상기 출력신호(Q, QB)를 각각 반전시켜 모드 제어신호들(END_STAGE, END_STAGE)을 출력한다.

도 3은 종래 기술에 따른 업-다운 발생부의 구성을 상세히 나타내는 블록도이다.

도 3과 같이, 종래 기술에 따른 업-다운 발생부(30)는 클럭 발생부(31)와 업-다운 출력부(32)를 구비한다. 상기 클럭 발생부(31)는 상기 모드 제어신호(END_STAGE)와 상기 인에이블 신호(CL_EN)에 응답하여 소정의 제어클럭들(CLK3, CLK3D)을 출력한다.

상기 업-다운 출력부(32)는 상기 검출신호들(PD_F, PD_S)과, 상기 모드 제어신호들(END_STAGE, END_STAGE) 및 상기 제어클럭들(CLK3, CLK3D)에 응답하여 업-다운 신호(UP, DOWN)를 출력한다.

도 4는 종래의 디지털 DLL에 의한 내부클럭의 락킹에 따른 업-다운신호의 변화를 나타내는 타이밍차트이다.

도 4에서는 코스 루프(coarse loop)에 의한 코스 락킹(coarse locking)과 화인 루프(fine loop)에 의한 화인 락킹(fine locking)에 관련된 주요 신호들만이 도시된다.

모드 제어신호(END_STAGE)가 인에이블 되는 시점에서 상기 코스 락킹 동작이 완료되고, 제어신호(PICC2D)가 인에이블 되는 시점에서 상기 화인 락킹 동작이 완료된다.

상기 제어신호(PICC2D)는 제어신호(PCNT256)에 응답하여 인에이블 된다. 상기 제어신호(PCNT256)는 DLL 리셋 커맨드가 입력된 후 소정 시간이 경과하면 일시적으로 인에이블 된 후 다시 디세이블되는 신호이다. 상기 제어신호들(PCNT256,PICC2D) 모두는 반도체 메모리 장치내의 별도의 제어회로에서 발생되는 신호들이다.

도4에 도시된 것과 같이, 업-다운 신호들(UP, DOWN)은 상기 코스 락킹이 완료될 때까지 2분주, 즉, 외부클럭(CLK_EX) 2클럭마다 1클럭이 발생된다. 또, 상기 업-다운 신호들(UP, DOWN)은 상기 코스 락킹이 완료된 이 후에는 3분주, 즉, 외부클럭(CLK_EX) 6클럭마다 1클럭이 발생된다. 도 4에서는 위상 검출기에 의해 검출된 외부클럭과 내부클럭간의 위상 에러가 업 상태인 경우이므로, 상기 다운 신호(DOWN)는 상기 화인 락킹이 완료될 때까지 로우(LOW)를 유지한다.

도 4와 같이, DLL이 화인 락킹을 완료한 이후에도 상기 업-다운 신호(UP, DOWN)는 업-다운-업-다운..., 또는 업-업-다운-다운... 등의 형태로 교번적으로 발생된다. 이러한 업-다운 신호(UP, DOWN)는 락킹 이후에 발생되는 지터성분의 원인이 된다.

그러나, 상기한 것과 같이, 종래의 업-다운 발생부에는 업-다운 신호(UP, DOWN)의 분주수를 조절할 수 있는 기능이 없기 때문에, DLL이 락킹을 완료한 후에도 락킹을 완료하기 전과 동일한 횟수의 업-다운 신호(UP, DOWN)가 발생되어 지터(bang-bang jitter)를 발생시키게 된다.

따라서, DLL이 락킹을 완료한 이 후의 업-다운 신호(UP, DOWN)의 분주수를 증가시켜 상기 업-다운 신호(UP, DOWN)의 발생 횟수를 줄인다면 지터성분의 감소가 기대될 것이다.

본 발명이 이루고자하는 기술적 과제는, 디지털 DLL이 락킹을 완료한 이후에 발생되는 업-다운 신호의 분주수를 더 증가시켜 지터성분을 줄일 수 있는 락킹 후의 지터성분을 감소시키기 위한 회로를 가지는 디지털 DLL을 제공하는데 있다.

도 1은 일반적인 디지털 DLL을 나타내는 블록도이다.

도 5는 본 발명의 일실시예에 의한 락킹 후의 지터성분을 감소시키기 위한 회로를 가지는 디지털 DLL의 업-다운 발생부의 구성을 상세히 나타내는 블록도이다.

도 6은 도 5에 도시된 제2 클럭 제어부를 상세히 나타내는 논리 회로도이다.

도 7은 도 5에 도시된 제3 클럭 제어부를 상세히 나타내는 논리 회로도이다.

도 8은 도 5에 도시된 클럭 발생부를 상세히 나타내는 논리 회로도이다.

도 9는 도 5에 도시된 업-다운 출력부를 상세히 나타내는 논리 회로도이다.

도 10은 본 발명의 디지털 DLL에 의한 내부클럭의 락킹에 따른 업-다운신호의 변화를 나타내는 타이밍차트이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 락킹 후의 지터성분을 감소시키기 위한 회로를 가지는 디지털 DLL은, 외부클럭에 동기하여 내부클럭을 발생하는 디지털 DLL에 있어서, 위상 검출기, 모드 제어부, 업-다운 발생부, 제1 및 제2 지연부를 구비하는 것을 특징으로 한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 5는 본 발명의 일실시예에 의한 락킹 후의 지터성분을 감소시키기 위한 회로를 가지는 디지털 DLL의 업-다운 발생부의 구성을 상세히 나타내는 블록도이다. 본 발명에 따른 DLL 회로는 후술하는 특징을 가지는 업-다운 발생부를 구비한다는 점 외에는 도 1에 도시된 일반적인 DLL 회로의 구성과 동일하다. 따라서, 본 발명에 따른 DLL 회로를 구성하는 요소들 중 업-다운 발생부를 제외한 나머지 구성요소에 대한 상세한 설명은 생략한다.

도 5와 같이, 업-다운 발생부(100)는 제1, 제2, 제3 클럭 제어부(101, 102, 103)와, 클럭 발생부(104) 및 업-다운 출력부(105)를 구비한다.

상기 제1 클럭 제어부(101)는 제1 내부 제어신호(PICC2D)를 논리 연산하여 제1 클럭 제어신호(PICC2DB)를 출력한다. 상기 제1 클럭 제어부(101)는 바람직하게 인버터로 실행될 수 있다.

상기 제2 클럭 제어부(102)는 제2 내부 제어신호(PVCCH)에 응답하여 제2 클럭 제어신호들(CTL1∼CTL4)을 출력한다. 또, 상기 제3 클럭 제어부(103)는 상기 제2 내부 제어신호(PVCCH)에 응답하여 제3 클럭 제어신호(PF3)를 출력한다.

여기에서, 상기 제1 및 상기 제2 내부 제어신호(PICC2D, PVCCH)는 반도체 메모리 장치내의 별도의 제어회로(미도시)에서 발생되는 신호들이다. 상기 제1 내부 제어신호(PICC2D)는 제어신호(PCNT256)에 응답하여 인에이블되는 신호이다. 상기 제어신호(PCNT256)는 DLL 리셋 커맨드가 입력된 후 200 사이클의 외부클럭(CLK_EX)이 입력되면 일시적으로 인에이블된 후 다시 디세이블되는 신호로서, 반도체 메모리 장치내의 별도의 제어회로(미도시)에서 발생된다.

상기 제2 내부 제어신호(PVCCH)는 초기에는 디세이블 상태(로우 상태)를 유지하고, 전원이 턴 온 될 때 인에이블되어 상기 전원이 온 상태인 동안 계속 인에이블 상태(하이 상태)를 유지하는 신호이다.

상기 클럭 발생부(104)는 모드 제어신호(END_STAGE)와, 인에이블 신호(CL_EN)와, 상기 제1 내부 제어신호(PICC2D) 및 상기 제1 내지 상기 제3 클럭 제어신호들(PICC2DB, CTL1∼CTL4, PF3)에 응답하여 제어클럭들(CLKN, CLKND)을 출력한다.

상기 인에이블신호(CL_EN) 역시 별도의 주변 제어 회로(미도시)에서 발생되는 신호로서, 지연셀에 의한 코스 락킹(coarse locking) 동작을 인에이블시키는 신호이다.

상기 업-다운 출력부(105)는 검출신호들(PD_F, PD_S)과, 모드 제어신호들(END_STAGE, END_STAGE)과, 상기 제어클럭들(CLKN, CLKND)에 응답하여 업-다운 신호(UP, DOWN)를 출력한다.

여기에서, 상기 제2 및 상기 제3 클럭 제어부(102, 103)에 의해 상기 업-다운 신호(UP, DOWN)의 분주수가 임의로 조절될 수 있다. 상기 제2 클럭 제어부(102)는 디지털 DLL이 락킹(화인 락킹)을 완료한 이 후에 발생되는 업-다운 신호(UP, DOWN)의 분주수를 조절한다. 상기 제3 클럭 제어부(103)는 지연셀에 의한 코스 락킹이 완료된 이 후부터 화인 락킹이 완료될 때까지 발생되는 업-다운 신호(UP, DOWN)의 분주수를 조절한다.

상기 업-다운 신호(UP, DOWN)의 분주수는 상기 제2 및 상기 제3 클럭 제어부(102, 103) 각각에 구비된 퓨즈들의 절단 또는 비절단에 의해 임의로 설정될 수 있다.

도 6과 같이, 제2 클럭 제어부(102)는 제1 설정부(110)와, 제2 설정부(120) 및 논리회로부(130)를 구비한다.

상기 제1 설정부(110)는 복수개의 인버터들(111∼114)과, 피모스 트랜지스터(115) 및 엔모스 트랜지스터(116)와, 퓨즈(F1)를 포함한다.

상기 인버터(111)는 상기 제2 내부 제어신호(PVCCH)를 반전시켜 출력한다.

상기 피모스 트랜지스터(115)와 상기 엔모스 트랜지스터(116) 모두는 상기 인버터(111)의 출력신호를 게이트 입력으로 하고, 노드(NODE1)에 드레인 단자들이 연결된다. 상기 피모스 트랜지스터(115)와 상기 엔모스 트랜지스터(116)의 드레인 단자들 사이에는 상기 퓨즈(F1)가 연결된다. 상기 피모스 트랜지스터(115)는 내부전압(VDD)에 소스가 연결되고, 상기 엔모스 트랜지스터(116)는 그라운드에 소스가 연결된다.

상기 인버터(112)는 상기 노드(NODE1)로부터 출력되는 출력신호(PF1)를 반전시켜 제1 내부신호(PF1B)를 출력한다. 상기 인버터(113)는 상기 제1 내부신호(PF1B)를 다시 반전시켜 제2 내부신호(PF1)를 출력한다. 상기 인버터(114)는 상기 제1 내부신호(PF1B)를 다시 반전시켜 상기 인버터(112)에 입력시킨다.

상기 제2 설정부(120)는 복수개의 인버터들(121∼123)과, 피모스 트랜지스터(124) 및 엔모스 트랜지스터(125)와, 퓨즈(F2)를 포함한다.

상기 인버터(121)는 상기 제2 내부 제어신호(PVCCH)를 반전시켜 출력한다.

상기 피모스 트랜지스터(124)와 상기 엔모스 트랜지스터(125) 모두는 상기 인버터(121)의 출력신호를 게이트 입력으로 하고, 노드(NODE2)에 드레인 단자들이 연결된다. 상기 피모스 트랜지스터(124)와 상기 엔모스 트랜지스터(125)의 드레인 단자들 사이에는 상기 퓨즈(F2)가 연결된다. 상기 피모스 트랜지스터(124)는 상기 내부전압(VDD)에 소스가 연결되고, 상기 엔모스 트랜지스터(125)는 그라운드에 소스가 연결된다.

상기 인버터(122)는 상기 노드(NODE2)로부터 출력되는 출력신호(PF2B)를 반전시켜 제3 내부신호(PF2)를 출력한다. 상기 인버터(123)는 상기 제3 내부신호(PF2)를 다시 반전시켜 제4 내부신호(PF2B)를 출력한다. 상기 제4 내부신호(PF2B)는 상기 인버터(122)에 다시 입력된다.

여기에서, 상기 퓨즈들(F1, F2)의 절단 및 비절단의 조합에 의해 상기 제2 클럭 제어신호들이 조절되어 상기 업-다운 신호(UP, DOWN)의 분주수가 설정될 수 있다. 상기 제2 클럭 제어부(102)에 의해 설정되는 분주수는 상기 화인 락킹 이후에 발생되는 상기 업-다운 신호(UP, DOWN)의 분주수이다.

상기 퓨즈들(F1, F2)의 절단 상태에 따른 분주수의 일예를 표로 나타내면 다음과 같다.

F 1	F 2	분주수
비절단	비절단	5 분주
절단	비절단	3 분주
비절단	절단	6 분주
절단	절단	4 분주

상기 [표 1]과 같이, 상기 퓨즈들(F1, F2)의 절단 및 비절단에 의해 상기 업-다운 신호(UP, DOWN)의 분주수가 설정될 수 있지만, 상기의 조합 및 상기 분주수는 필요에 따라 다양하게 변경될 수 있다.

도 7과 같이, 제3 클럭 제어부(103)는 복수개의 인버터들(141∼144)과, 피모스 트랜지스터(145) 및 엔모스 트랜지스터(146)와, 퓨즈(F3)를 포함한다.

상기 인버터(141)는 상기 제2 내부 제어신호(PVCCH)를 반전시켜 출력한다. 상기 피모스 트랜지스터(145)와 상기 엔모스 트랜지스터(146) 모두는 상기 인버터(141)의 출력신호를 게이트 입력으로 하고, 노드(NODE3)에 드레인 단자들이 연결된다. 상기 피모스 트랜지스터(145)와 상기 엔모스 트랜지스터(146)의 드레인 단자들 사이에는 상기 퓨즈(F3)가 연결된다. 상기 피모스 트랜지스터(145)는 상기내부전압(VDD)에 소스가 연결되고, 상기 엔모스 트랜지스터(146)는 그라운드에 소스가 연결된다.

상기 인버터(142)는 상기 노드(NODE3)로부터 출력되는 출력신호(PF3)를 반전시켜 내부신호(PF3B)를 출력한다. 상기 인버터(143)는 상기 내부신호(PF3B)를 다시 반전시켜 상기 제3 클럭 제어신호(PF3)를 출력한다. 상기 인버터(144)는 상기 내부신호(PF3B)를 다시 반전시켜 상기 인버터(142)에 입력시킨다.

상기 제2 클럭 제어부(102)와 마찬가지로, 상기 제3 클럭 제어부(103) 역시 상기 퓨즈(F3)의 절단 또는 비절단에 의해 상기 업-다운 신호(UP, DOWN)의 분주수가 설정될 수 있다. 상기 제3 클럭 제어부(103)에 의해 설정되는 분주수는 상기 코스 락킹이 완료된 이 후부터 상기 화인 락킹이 완료될 때까지 발생되는 상기 업-다운 신호(UP, DOWN)의 분주수이다.

예를 들어, 상기 퓨즈(F3)가 비절단 상태이면 상기 업-다운 신호(UP, DOWN)는 2분주되고, 상기 퓨즈(F3)가 절단 상태이면 상기 업-다운 신호(UP, DOWN)가 3분주될 수 있다. 여기에서, 상기 분주수는 필요에 따라 다양하게 변경될 수 있다.

도 8과 같이, 클럭 발생부(104)는 제1 내지 제4 논리회로들(151∼154)과 제1 내지 제4 D 플립플롭들(155∼158)을 포함한다.

상기 제1 논리회로(151)는 복수개의 NOR 게이트들(161∼164)과, 복수개의 인버터들(165∼173) 및 복수개의 NAND 게이트들(174∼179)을 포함한다.

상기 제1 논리회로(151)는 모드 제어신호(END_STAGE), 제1 내부제어신호(PICC2D), 제1 내지 제3 클럭 제어신호들(PICC2DB, CTL1∼CTL4, PF3) 및 제1 내지 제3 내부 출력신호들(QB1∼QB3)을 논리 연산하여 제1 논리 제어신호(LOG_CTL1)를 출력한다.

상기 제2 논리회로(152)는 상기 제1 및 상기 제2 내부 출력신호(QB1, QB2)와, 제1 제어클럭(CLKN) 및 상기 제2 클럭 제어신호(CTL4)를 논리 연산하여 제2 논리 제어신호(LOG_CTL2)를 출력한다. 상기 제2 논리회로(152)는 바람직하게 AND 게이트(181) 및 NOR 게이트(182)로 실행될 수 있다.

상기 제3 논리회로(153)는 인에이블 신호(CL_EN)와 리셋신호(RESETB)를 논리 연산하여 리셋 제어신호(RS_CTL)를 출력한다. 상기 제3 논리회로(153)는 바람직하게 NAND 게이트(183) 및 인버터(184)로 실행될 수 있다.

상기 제1 D 플립플롭(155)은 상기 제1 논리 제어신호(LOG_CTL1)를 D 입력으로 수신하고, 클럭신호(CK)를 클럭 입력으로 수신한다. 상기 제1 D 플립플롭(155)은 상기 클럭신호(CK)에 의해 제어되어 상기 제1 내부 출력신호(QB1)를 출력한다. 여기에서, 상기 제1 D 플립플롭(155)의 출력단자(Q)는 사용되지 않는다.

상기 제2 D 플립플롭(156)은 상기 제2 논리 제어신호(LOG_CTL2)를 D 입력으로 수신하고, 상기 클럭신호(CK)를 클럭 입력으로 수신한다. 상기 제2 D 플립플롭(156)은 상기 클럭신호(CK)에 의해 제어되어 제2 내부 출력신호들(QB2, Q2)을 출력한다.

상기 제3 D 플립플롭(157)은 상기 제2 내부 출력신호(Q2)를 D 입력으로 수신하고, 상기 클럭신호(CK)를 클럭 입력으로 수신한다. 상기 제3 D 플립플롭(157)은상기 클럭신호(CK)에 의해 제어되어 제3 내부 출력신호들(QB3, Q3)을 출력한다.

상기 제4 D 플립플롭(158)은 상기 제3 내부 출력신호(Q3)를 D 입력으로 수신하고, 상기 클럭신호(CK)를 클럭 입력으로 수신한다. 상기 제4 D 플립플롭(158)은 상기 클럭신호(CK)에 의해 제어되어 제4 내부 출력신호(QB4)를 출력한다. 여기에서, 상기 제4 D 플립플롭(158)의 출력단자(Q)는 사용되지 않는다.

상기 제1 내지 상기 제4 D 플립플롭들(155∼158)은 상기 리셋 제어신호(RS_CTL)에 의해 리셋된다.

상기 제4 논리회로(154)는 상기 제3 및 상기 제4 내부 출력신호들(QB3, QB4)을 논리 연산하여 제1 및 제2 제어클럭들(CLKN, CLKND)을 출력한다.

도 9와 같이, 업-다운 출력부(105)는 제1 및 제2 출력부(201, 202)를 구비한다. 상기 제1 출력부(201)는 제1 및 제2 내부 출력부(210, 220)를 포함하고, 상기 제2 출력부(202)는 제1 및 제2 외부 출력부(230, 240)를 포함한다.

상기 제1 출력부(201)는 위상 검출기(도 1의 10참조)의 검출신호(PD_F, PD_S)와 상기 제1 제어클럭(CLKN)에 응답하여 내부 업-다운 신호들(D_F, U_F, D_S, U_S)을 출력한다.

상기 제2 출력부(202)는 상기 내부 업-다운 신호들(D_F, U_F, D_S, U_S)에 응답하여 업-다운 신호들(UP_F, DOWN_F, UP_S, DOWN_S)을 출력한다.

여기에서, 외부클럭의 상승 에지와 하강 에지 모두에서 데이터가 출력되도록 하기 위해, 업-다운 신호가 상승 에지를 위한 업-다운 신호와 하강 에지를 위한업-다운 신호로 나뉘어질 수 있다.

상기 내부 업-다운 신호(D_F, U_F)와 상기 업-다운 신호(UP_F, DOWN_F)는 상승 에지를 위한 업-다운 신호이다. 상기 내부 업-다운 신호(U_S, D_S)와 상기 업-다운 신호(UP_S, DOWN_S)는 하강 에지를 위한 업-다운 신호이다.

상기 제1 내부 출력부(210)는 복수개의 인버터들(211, 212, 213) 및 D 플립플롭(214)을 포함한다.

상기 인버터(211)는 상기 검출신호(PD_F)를 반전시켜 출력한다. 상기 D 플립플롭(214)은 상기 인버터(211)의 출력신호를 D 입력으로 수신하고, 상기 제1 제어클럭(CLKN)을 클럭 입력으로 수신한다. 상기 D 플립플롭(214)은 상기 제1 제어클럭(CLKN)에 의해 제어되어 출력신호들(Q11, QB11)을 출력한다. 상기 인버터(212)는 상기 출력신호(Q11)를 반전시켜 상기 내부 다운 신호(D_F)를 출력한다. 상기 인버터(213)는 상기 출력신호(QB11)를 반전시켜 상기 내부 업 신호(U_F)를 출력한다.

상기 제2 내부 출력부(220)는 복수개의 인버터들(221, 222, 223) 및 D 플립플롭(224)을 포함한다.

상기 인버터(221)는 상기 검출신호(PD_S)를 반전시켜 출력한다. 상기 D 플립플롭(224)은 상기 인버터(221)의 출력신호를 D 입력으로 수신하고, 상기 제1 제어클럭(CLKN)을 클럭 입력으로 수신한다. 상기 D 플립플롭(224)은 상기 제1 제어클럭(CLKN)에 의해 제어되어 출력신호들(Q12, QB12)을 출력한다. 상기 인버터(222)는 상기 출력신호(Q12)를 반전시켜 상기 내부 다운 신호(D_S)를 출력한다. 상기 인버터(223)는 상기 출력신호(QB12)를 반전시켜 상기 내부 업 신호(U_S)를 출력한다.

여기에서, 상기 D 플립플롭들(214, 224)은 리셋 제어신호(RESETB)에 의해 리셋되고, 상기 리셋 제어신호(RESETB)는 별도의 주변 제어회로(미도시)에서 발생된다.

상기 제1 외부 출력부(230)는 복수개의 NOR 게이트들(231∼233)과, NAND 게이트들(234, 235)과, 인버터들(236, 237) 및 D 플립플롭들(238, 239)을 포함한다.

상기 NOR 게이트(231)는 상기 내부 업 신호(U_F)와 상기 모드 제어신호(END_STAGEB)를 논리 연산하고, 상기 NAND 게이트(234)는 상기 내부 다운 신호(D_F)와 상기 모드 제어신호(END_STAGE)를 논리 연산한다.

상기 NOR 게이트(232)는 상기 NOR 게이트(231)의 출력신호와 상기 NAND 게이트(235)의 출력신호를 논리 연산하고, 상기 NOR 게이트(233)는 상기 NAND 게이트들(234, 235)의 출력신호를 논리 연산한다.

상기 D 플립플롭(238)은 상기 NOR 게이트(232)의 출력신호를 D 입력으로 수신하고, 상기 제2 제어클럭(CLKND)을 클럭 입력으로 수신한다. 상기 D 플립플롭(238)은 상기 제2 제어클럭(CLKND)에 의해 제어되어 출력신호(QB13)를 출력한다. 여기에서, 상기 D 플립플롭(238)의 출력단자(Q)는 사용되지 않는다.

상기 D 플립플롭(239)은 상기 NOR 게이트(233)의 출력신호를 D 입력으로 수신하고, 상기 제2 제어클럭(CLKND)을 클럭 입력으로 수신한다. 상기 D 플립플롭(239)은 상기 제2 제어클럭(CLKND)에 의해 제어되어 출력신호(QB14)를 출력한다. 여기에서, 상기 D 플립플롭(239)의 출력단자(Q)는 사용되지 않는다.

상기 NAND 게이트(235)는 상기 출력신호들(QB13, QB14)을 논리 연산한다.

상기 인버터(236)는 상기 출력신호(QB13)를 반전시켜 상기 업 신호(UP_F)를 출력한다. 상기 인버터(237)는 상기 출력신호(QB14)를 반전시켜 상기 다운 신호(DOWN_F)를 출력한다.

상기 제2 외부 출력부(240)는 복수개의 NOR 게이트들(241∼243)과, NAND 게이트들(244, 245)과, 인버터들(246, 247) 및 D 플립플롭들(248, 249)을 포함한다.

상기 NOR 게이트(241)는 상기 내부 업 신호(U_S)와 상기 모드 제어신호(END_STAGEB)를 논리 연산하고, 상기 NAND 게이트(244)는 상기 내부 다운 신호(D_S)와 상기 모드 제어신호(END_STAGE)를 논리 연산한다.

상기 NOR 게이트(242)는 상기 NOR 게이트(241)의 출력신호와 상기 NAND 게이트(245)의 출력신호를 논리 연산하고, 상기 NOR 게이트(243)는 상기 NAND 게이트들(244, 245)의 출력신호를 논리 연산한다.

상기 D 플립플롭(248)은 상기 NOR 게이트(242)의 출력신호를 D 입력으로 수신하고, 상기 제2 제어클럭(CLKND)을 클럭 입력으로 수신한다. 상기 D 플립플롭(248)은 상기 제2 제어클럭(CLKND)에 의해 제어되어 출력신호(QB15)를 출력한다. 여기에서, 상기 D 플립플롭(248)의 출력단자(Q)는 사용되지 않는다.

상기 D 플립플롭(249)은 상기 NOR 게이트(243)의 출력신호를 D 입력으로 수신하고, 상기 제2 제어클럭(CLKND)을 클럭 입력으로 수신한다. 상기 D 플립플롭(249)은 상기 제2 제어클럭(CLKND)에 의해 제어되어 출력신호(QB16)를 출력한다. 여기에서, 상기 D 플립플롭(249)의 출력단자(Q)는 사용되지 않는다.

상기 NAND 게이트(245)는 상기 출력신호들(QB15, QB16)을 논리 연산한다.

상기 인버터(246)는 상기 출력신호(QB15)를 반전시켜 상기 업 신호(UP_S)를 출력한다. 상기 인버터(247)는 상기 출력신호(QB16)를 반전시켜 상기 다운 신호(DOWN_S)를 출력한다.

상기에서, 상기 D 플립플롭들(238, 239, 248, 249)은 리셋 제어신호(RESET_UD)에 의해 리셋되고, 상기 리셋 제어신호(RESET_UD)는 별도의 주변 제어회로(미도시)에서 발생된다.

여기에서, 상기 제1 출력부(201)는 상기 제1 제어클럭(CLKN)에 의해 제어되고, 상기 제2 출력부(202)는 상기 제2 제어클럭(CLKND)에 의해 제어되므로, 상기 제1 및 상기 제2 제어클럭(CLKN, CLKND)이 조절되면 상기 업-다운 신호들(UP_F, UP_S, DOWN_F, DOWN_S)의 분주수가 조절될 수 있다.

도 10에서는 코스 루프(coarse loop)에 의한 코스 락킹(coarse locking)과 화인 루프(fine loop)에 의한 화인 락킹(fine locking)에 관련된 주요 신호들만이 도시된다.

먼저, 모드 제어신호(END_STAGE)가 디세이블 상태일 때, 즉, "A" 구간에서는 상기 코스 루프의 지연셀들에 의해 내부클럭(CLK_IN)이 지연되고, 상기 모드 제어신호(END_STAGE)가 인에이블되는 시점에서 상기 코스 락킹이 완료된다.

상기 코스 락킹이 완료된 이 후, 즉, "B" 구간에서는 상기 화인 루프의 인터폴레이터에 의해 상기 코스 락킹된 내부클럭(CLK_IN)이 지연된다.

제어신호(PCNT256)는 DLL 리셋 커맨드가 입력된 후 소정 시간이 경과하면 일시적으로 인에이블된 후 다시 디세이블되는 신호이고, 제어신호(PICC2D)는 상기 제어신호(PCNT256)에 응답하여 인에이블되는 신호이다.

여기에서, 상기 소정 시간은 DLL 리셋 커맨드가 입력된 후 외부클럭(CLK_EX)을 기준으로 200 사이클(cycle)인 것이 바람직하다.

따라서, 상기 제어신호(PCNT256)는 DLL 리셋 커맨드가 입력된 후 200 사이클의 외부클럭(CLK_EX)이 입력되면 일시적으로 인에이블된 후 다시 디세이블된다.

상기 제어신호(PCNT256)에 응답하여 상기 제어신호(PICC2D)가 인이에블 된다. 상기 제어신호(PICC2D)가 인에이블되는 시점에서 상기 화인 락킹이 완료된다.

상기 제어신호들(PCNT256, PICC2D)은 반도체 메모리 장치내의 별도의 제어회로에서 발생되는 신호들이다.

업-다운 신호(UP, DOWN)는 "A" 구간에서 2분주, 즉, 외부클럭(CLK_EX) 2클럭마다 1클럭이 발생되고, "B" 구간에서 3분주, 즉, 외부클럭(CLK_EX) 6클럭마다 1클럭이 발생된다. 또, "C" 구간에서 5분주, 즉, 외부클럭(CLK_EX) 10클럭마다 1클럭이 발생된다. 도 10에서는 위상 검출기에 의해 검출된 외부클럭과 내부클럭간의 위상 에러가 업 상태인 경우이므로, 상기 다운 신호(DOWN)는 로우(LOW)를 유지한다.

도 10과 같이, DLL이 화인 락킹을 완료한 이 후에는 상기 업-다운 신호(UP, DOWN)가 화인 락킹이 완료되기 이전 보다 더 분주되어, 상기 업-다운 신호(UP,DOWN)의 발생횟수가 감소된 것을 알 수 있다.

따라서, 본 발명에 의한 DLL에 의하면 락킹 완료 후의 지터성분이 감소될 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상기한 것과 같이, 본 발명의 락킹 후의 지터성분을 감소시키기 위한 회로를 가지는 디지털 DLL에 의하면, 디지털 DLL이 락킹을 완료한 이후에 발생되는 업-다운 신호의 분주수를 더 증가시켜 지터성분을 줄일 수 있는 효과가 있다.

Claims

외부클럭에 동기하여 내부클럭을 발생하는 디지털 DLL에 있어서,

외부클럭과 내부클럭의 위상을 비교하여 복수의 검출신호들을 출력하는 위상 검출기;

상기 검출신호들 중 제1 검출신호와 외부에서 입력되는 인에이블 신호에 응답하여 복수의 모드 제어신호들을 출력하는 모드 제어부;

상기 검출신호들 중 제2 검출신호와 상기 인에이블 신호 및 상기 모드 제어신호들에 응답하여 업-다운 신호들을 발생하는 업-다운 발생부;

복수개의 지연셀들을 구비하며, 상기 업-다운 신호들과 상기 모드 제어신호들에 응답하여 상기 복수개의 지연셀들 중 소정의 지연셀에 의해 상기 내부클럭의 위상을 제1 지연단위로 지연시켜 제1 락킹을 수행하는 제1 지연부; 및

인터폴레이터를 구비하며, 상기 업-다운 신호들에 의해 설정되는 지연 웨이트에 따라 상기 제1 락킹된 내부클럭의 위상을 제2 지연단위로 지연시켜 제2 락킹을 수행하는 제2 지연부를 구비하며,

상기 업-다운 발생부는 상기 제2 락킹이 완료된 후 발생하는 업-다운 신호를 상기 제2 락킹이 완료될 때까지 발생한 업-다운 신호 보다 더 분주하는 것을 특징으로 하는 락킹 후의 지터성분을 감소시키기 위한 회로를 가지는 디지털 DLL.
제1항에 있어서, 상기 업-다운 발생부는

상기 제1 락킹이 완료된 후 발생하는 업-다운 신호를 상기 제1 락킹이 완료될 때까지 발생한 업-다운 신호 보다 더 분주하는 것을 특징으로 하는 락킹 후의 지터성분을 감소시키기 위한 회로를 가지는 디지털 DLL.
제1항에 있어서, 상기 업-다운 발생부는

제1 내부 제어신호에 응답하여 제1 클럭 제어신호를 출력하는 제1 클럭 제어부;

제2 내부 제어신호에 응답하여 복수의 제2 클럭 제어신호들을 출력하는 제2 클럭 제어부;

상기 제2 내부 제어신호에 응답하여 제3 클럭 제어신호를 출력하는 제3 클럭 제어부;

상기 제1 내지 제3 클럭 제어신호, 상기 모드 제어신호들 중 제1 모드 제어신호, 상기 제1 내부 제어신호 및 상기 인에이블 신호에 응답하여 복수의 제어 클럭들을 발생하는 클럭발생부; 및

상기 모드 제어신호들과 상기 제2 검출신호 및 상기 제어 클럭들에 응답하여 상기 업-다운 신호들을 발생하는 업-다운 출력부를 포함하며,

상기 제1 내부 제어신호는 상기 제2 락킹이 완료될 때 반도체 메모리 장치 내부에서 발생되는 신호이고,

상기 제2 내부 제어신호는 전원 입력시 인에이블되는 신호인 것을 특징으로 하는 락킹 후의 지터성분을 감소시키기 위한 회로를 가지는 디지털 DLL.
제3항에 있어서, 상기 제1 클럭 제어부는

상기 제1 내부 제어신호를 반전시켜 상기 제1 클럭 제어신호를 출력하는 인버터인 것을 특징으로 하는 락킹 후의 지터성분을 감소시키기 위한 회로를 가지는 디지털 DLL.
제3항에 있어서,

상기 제2 클럭 제어신호들은 상기 제2 락킹 완료 후 발생되는 업-다운 신호의 분주수를 제어하는 신호이고,

상기 제3 클럭 제어신호는 상기 제1 락킹 완료 후부터 상기 제2 락킹 완료시까지 발생되는 업-다운 신호의 분주수를 제어하는 신호인 것을 특징으로 하는 락킹 후의 지터성분을 감소시키기 위한 회로를 가지는 디지털 DLL.
제3항에 있어서, 상기 제2 클럭 제어부는

제1 퓨즈를 구비하고, 상기 제2 내부 제어신호에 응답하여 한 쌍의 제1 및 제2 내부신호들을 출력하는 제1 설정부;

제2 퓨즈를 구비하고, 상기 제2 내부 제어신호에 응답하여 한 쌍의 제3 및 제4 내부신호들을 출력하는 제2 설정부;

상기 제1 내지 제4 내부신호들을 논리 연산하여 상기 제2 클럭 제어신호들을 출력하는 복수의 논리회로들을 구비하는 것을 특징으로 하는 락킹 후의 지터성분을 감소시키기 위한 회로를 가지는 디지털 DLL.
제6항 있어서, 상기 제2 클럭 제어부는

상기 제1 및 상기 제2 퓨즈들의 절단과 비절단의 조합에 의해 상기 업-다운 신호의 분주수가 설정되는 것을 특징으로 하는 락킹 후의 지터성분을 감소시키기 위한 회로를 가지는 디지털 DLL.
제6항에 있어서, 상기 논리회로들은

상기 제1 내부신호와 상기 제3 내부신호를 논리 연산하여 상기 제2 클럭 제어신호들 중 제1 제어신호를 출력하는 제1 논리회로;

상기 제1 내부신호와 상기 제4 내부신호를 논리 연산하여 상기 제2 클럭 제어신호들 중 제2 제어신호를 출력하는 제2 논리회로;

상기 제2 내부신호와 상기 제3 내부신호를 논리 연산하여 상기 제2 클럭 제어신호들 중 제3 제어신호를 출력하는 제3 논리회로; 및

상기 제2 내부신호와 상기 제4 내부신호를 논리 연산하여 상기 제2 클럭 제어신호들 중 제4 제어신호를 출력하는 제4 논리회로를 구비하는 것을 특징으로 하는 락킹 후의 지터성분을 감소시키기 위한 회로를 가지는 디지털 DLL.
제3항에 있어서, 상기 제3 클럭 제어부는

제3 퓨즈를 구비하고,

상기 제3 퓨즈의 절단과 비절단에 의해 상기 업-다운 신호의 분주수가 설정되는 것을 특징으로 하는 락킹 후의 지터성분을 감소시키기 위한 회로를 가지는 디지털 DLL.
제8항에 있어서, 상기 클럭 발생부는

상기 제1 내지 제3 클럭 제어신호들과, 상기 제1 모드 제어신호와, 상기 제1 내부 제어신호와, 제1 내지 제3 내부출력신호들을 논리 연산하여 제1 논리 제어신호를 출력하는 제1 논리회로;

상기 제1 및 제2 내부출력신호들과 상기 제4 제어신호 및 상기 복수의 제어클럭들 중 제1 제어클럭을 논리 연산하여 제2 논리 제어신호를 출력하는 제2 논리회로;

상기 인에이블 신호와 리셋 신호를 논리 연산하여 리셋 제어신호를 출력하는 제3 논리회로;

복수개의 D 플립플롭들을 구비하며, 상기 제1 및 제2 논리 제어신호와 상기 리셋 제어신호에 응답하여 상기 제1 내지 상기 제3 내부출력신호들과 제4 내부출력신호를 출력하는 내부출력신호 발생부; 및

상기 제3 및 상기 제4 내부출력신호를 논리 연산하여 상기 제1 제어클럭과 제2 제어클럭을 출력하는 제4 논리회로를 포함하는 것을 특징으로 하는 락킹 후의 지터성분을 감소시키기 위한 회로를 가지는 디지털 DLL.
제10항에 있어서, 상기 업-다운 출력부는

상기 제2 검출신호 및 상기 제1 제어클럭에 응답하여 복수개의 내부 업-다운 신호들을 출력하는 제1 출력부; 및

상기 모드 제어신호들, 상기 제2 제어클럭 및 상기 복수개의 내부 업-다운 신호들에 응답하여 상기 업-다운 신호들을 출력하는 제2 출력부를 포함하며,

상기 제1 출력부는 복수개의 인버터들과 복수개의 D 플립플롭들을 포함하고,

상기 제2 출력부는 복수개의 논리 게이트들과 복수개의 D 플립플롭들을 포함하는 것을 특징으로 하는 락킹 후의 지터성분을 감소시키기 위한 회로를 가지는 디지털 DLL.