KR20000008299A - 위상 동기 루프 회로의 업/다운 미스매치 보상 회로 - Google Patents

위상 동기 루프 회로의 업/다운 미스매치 보상 회로 Download PDF

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Abstract

여기에 개시된 업/다운 미스매치 보상 회로에는, 업/다운 미스매치 검출기와 업/다운 미스매치 제어기가 제공된다. 상기 업/다운 미스매치 검출기는 2개의 지연 회로부와 래치 회로를 구비하며, 상기 지연 회로부에서 지연된 비교 클럭을 인가받아 상기 지연 회로부에서 지연된 기준 클럭에 동기되어 상기 래치 회로의 플립플롭들은 비교 클럭과 기준 클럭의 위상 에러(phase error) 상태를 알리는 코드 신호를 출력한다. 상기 코드 신호에 응답해서 상기 업/다운 미스매치 제어기는 챠지 펌프에 업/다운 제어 신호를 발생하여 업/다운 전류의 미스 매치를 보상한다. 그 결과, 위상 동기 루프 회로가 안정하게 락(lock) 상태를 유지할 수 있도록 한다.

Description

위상 동기 루프 회로의 업/다운 미스매치 보상 회로(UP/DOWN MISMATCH COMPENSATION CIRCUIT FOR PHASE-LOCKED LOOP CIRCUIT)
본 발명은 위상 동기 루프 회로에 관한 것으로, 구체적으로는 위상 동기 루프 회로의 업/다운 미스매치(up/down mismatch)를 보상하는 보상 회로에 관한 것이다.
위상 동기 루프들은 모뎀들과 컴퓨터 시스템용 동기 회로들과 같은 많은 전자 응용 분야들에서 찾을 수 있다. 일반적인 위상 동기 루프 회로(phase locked loop circuit:PLL)는 입력 신호와 전압 제어 발진기(a voltage-controlled oscillator:VCO)의 출력 신호 사이의 위상차(phase difference)를 감시하기 위한 위상 검출기를 포함한다.
도 1은 종래의 챠지 펌프를 이용한 위상 동기 루프 회로의 블록도이다. 도 1을 참조하면, 위상 동기 루프 회로는 위상 검출기(10), 챠지 펌프(20), 루프 필터(30), 전압 제어 발진기(40) 그리고, 분주기(50)로 구성되어 있다.
상기 위상 검출기(10)는 외부에서 인가되는 기준 클럭과 상기 분주 회로(50)에서 분주되어 출력되는 비교 클럭의 위상차를 검출하여 업 신호(UP signal) 및 다운 신호(DOWN signal)를 발생한다. 상기 위상 검출기(10)는 기준 클럭이 상기 분주기(50)에 의해 분주된 비교 클럭에 앞설 때 업(UP) 신호(sourcing current)를 발생하고, 상기 기준 클럭이 상기 분주된 비교 클럭에 뒤질 때 다운(DOWN) 신호(sinking current)를 발생한다.
다음에, 상기 챠아지 펌프(20)는 상기 업/다운 신호에 응답해서 챠지 펌프 신호(Iout)를 발생하여 상기 루프 필터(loop filter:30)를 충전/방전시킨다.
저역 통과 필터(low pass filter)인 상기 루프 필터(30)는 상기 챠지 펌프 신호의 교류 성분을 제거해서 출력하며, 상기 루프 필터(30)의 양단에 걸리는 루프 전압은 상기 전압 제어 발진기(40)의 출력 주파수를 결정한다. 그리고, 상기 전압 제어 발진기(40)는 상기 루프 필터(30)에서 여과된 상기 챠지 펌프 신호에 응답해서 출력 주파수를 가지는 출력 신호를 출력한다. 상기 전압 제어 발진기(40)의 출력 신호는 상기 분주기(50)에서 분주되어 상기 비교 클럭이 상기 위상 검출기(10)로 입력된다.
도 2는 종래의 기준 클럭과 비교 클럭의 위상차에 의한 챠지 펌프(20) 출력 전류의 파형도이다. 도 2를 참조하면, 기준 클럭의 하이 에지(high edge)가 비교 클럭의 하이 에지보다 앞서는 경우, 업(UP) 신호가 발생되어 상기 챠지 펌프는 업 전류 Ip를 출력하고, 상기 기준 클럭의 하이 에지가 비교 클럭의 하이 에지보다 뒤지는 경우에는, 다운(DOWN) 신호가 발생되어 상기 챠지 펌프는 다운 전류 -Ip를 출력한다. 그리고, 상기 기준 클럭의 하이 에지와 비교 클럭 하이 에지가 서로 일치할 경우에는 상기 위상 동기 루프 회로는 락(lock)되어 상기 챠지 펌프에서 루프 필터로 전류는 흐르지 않는다.
도 3은 일반적인 챠지 펌프(20)의 상세 회로도이다.
상기 챠지 펌프(20)는 PMOS/NMOS 트랜지스터들(PM1) 및 (PM2)와 (NM1) 및 (NM2)를 포함하는 전류 미러와 NMOS 트랜지스터(NM3), 전류원(I) 그리고, 2개의 스위치들(S1) 및 (S2)로 구성된다. 상기 위상 검출기(10)에서 업 신호가 발생되면 상기 스위치(S1)는 온 되어 상기 PMOS 트랜지스터(PM3)를 통해 업 전류(UP current)가 상기 루프 필터(30)로 충전된다. 그리고, 상기 위상 검출기(10)에서 다운 신호가 발생되면, 상기 스위치(S2)가 온 되어 상기 상기 NMOS 트랜지스터(NM2)를 통해 상기 루프 필터(20)에 충전되어 있던 전류가 방전된다.
이때, 비교 클럭이 기준 클럭과 안정적으로 동기(lock)된 상태에서도 상기 챠지 펌프(20)에서 전류 미러의 부정확성과 상기 루프 필터(30)에 충/방전되는 업(UP) 전류와 다운(DOWN) 전류의 미스매치(mismatch)로 인해 전압 제어 발진기(40)의 출력 신호가 분주기에서 분주되어 출력되는 비교 클럭과 기준 클럭의 라이징 에지(rising edge)가 정확히 일치하지 않고 업/다운 전류(UP/DOWN current)의 불일치 상태에 따라 약간 앞서거나 뒤지게 된다. 통상적으로 이를 위상 에러(phase error)라고 한다.
위상 동기 루프 회로를 사용하는 시스템이 일반적으로, 위상이 동기되는 동안에만 정상적으로 동작하도록 설계되어야 한다는 것은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
따라서, 상기 위상 에러는 위상 동기 루프 회로로부터 클럭의 주파수만을 이용하는 응용 분야의 경우에는 문제가 되지 않지만, 락 상태를 유지하는데 어려움을 주기 때문에 기준 클럭의 위상에 정확히 비교 클럭의 동기를 맞추어야 하는 일반적인 동기 시스템의 경우에는 문제가 발생한다.
따라서 본 발명의 목적은 위상 동기 루프 회로에서 챠아지 펌프의 업/다운 전류 미스매치에 의한 위상 에러를 보상하는 보상 회로를 포함하는 위상 동기 루프 회로를 제공하는 것이다.
도 1은 종래의 위상 동기 루프 회로의 블록도;
도 2는 종래의 챠지 펌프 출력 전류의 파형도;
도 3은 일반적인 챠지 펌프 회로의 상세 회로도;
도 4는 본 발명에 따른 업/다운 미스매치 보상 회로를 포함하는 위상 동기 루프 회로의 블록도;
도 5는 본 발명에 따른 업/다운 미스매치 검출기의 상세 회로도; 그리고
도 6a 내지 도 6c는 도 5의 업/다운 미스매치 코드 신호가 발생되는 동작에 따른 타이밍도이다.
*도면의 주요 부분에 대한 부호 설명
100 : 위상 동기 루프 회로 110 : 위상 검출기
120 : 챠지 펌프 130 : 루프 필터
140 : 전압 제어 발진기 150 : 분주기
200 : 보상 회로 210 : 업/다운 미스매치 검출기
230 : 업/다운 미스매치 제어기
(구성)
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 소정의 비교 클럭과 외부에서 인가되는 기준 클럭의 위상차를 검출하여 검출 결과로서 소정의 전압 레벨을 갖는 업/다운 신호를 발생하는 검출기와; 상기 업/다운 신호에 응답해서 챠지 펌프 신호를 발생하는 챠지 펌프와;
상기 챠지 펌프 신호를 여과해서 출력하는 루프 필터와; 상기 여과된 챠지 펌프 신호에 응답해서 출력 주파수를 가지는 출력 신호를 발생하는 전압 제어 발진기와; 상기 출력 신호를 분주하여 상기 비교 클럭을 발생하는 분주기 및; 상기 비교 클럭 및 기준 클럭의 위상차를 검출하여 위상 에러 상태를 알리는 코드 신호를 발생하여 상기 업 신호의 레벨과 다운 신호의 레벨차를 보상하기 위한 보상 회로를 포함하되, 상기 챠지 펌프는 상기 업/다운 신호와 상기 신호에 응답해서 보상된 챠지 펌프 신호를 출력한다.
이 실시예에 있어서, 상기 보상 회로는, 상기 비교 클럭 및 기준 클럭의 위상차를 검출하여 코드 신호를 발생하는 검출 회로 및; 상기 코드 신호에 응답해서 상기 업/다운 신호를 제어하기 위한 제어기를 포함한다.
이 실시예에 있어서, 상기 검출 회로는, 상기 비교 클럭을 지연시키는 제 1 지연 회로부와;
상기 기준 클럭을 지연시키는 제 2 지연 회로부와; 상기 지연된 비교 클럭을 받아들여 상기 지연된 기준 클럭에 동기되어 코드를 출력하는 래치 회로 및; 상기 래치 회로의 출력에 응답해서 제어 신호를 발생하는 제어기를 포함한다.
이 실시예에 있어서, 상기 제 1 지연 회로부는, 상기 비교 클럭을 지연시키고 그리고, 상기 지연된 비교 클럭을 반전시키는 제 1 지연 수단과; 상기 비교 클럭과 상기 반전 및 지연된 비교 클럭을 조합해서 출력하는 AND 게이트와; 상기 AND 게이트의 출력을 지연시키는 제 2 지연 수단 및; 상기 제 2 지연 수단의 출력을 지연시키는 제 3 지연 수단을 포함한다.
이 실시예에 있어서, 상기 제 2 지연 회로부는, 상기 기준 클럭을 지연시키는 제 1 지연 수단 및; 상기 제 1 지연 수단의 출력을 지연시키는 제 2 지연 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 지연 수단 지연 시간은 상기 제 2 지연 수단 지연 시간의 절반이다.
이 실시예에 있어서, 상기 래치 회로는, 상기 AND 게이트의 출력을 받아들이는 입력단자, 상기 제 2 지연 회로부의 출력을 받아들이는 클럭 단자 그리고, 상기 검출 신호를 출력하는 출력 단자를 갖는 제 1 플립플롭과; 상기 제 2 지연 수단의 출력을 받아들이는 입력 단자, 상기 제 2 지연 회로부의 출력을 받아들이는 클럭 단자 그리고, 상기 검출 신호를 출력하는 출력 단자를 갖는 제 2 플립플롭 및; 상기 제 3 지연 수단의 출력을 받아들이는 입력 단자, 상기 제 2 지연 회로부의 출력을 받아들이는 클럭 단자 그리고, 상기 검출 신호를 출력하는 출력 단자를 갖는 제 3 플립플롭을 포함한다.
(작용)
이와같은 장치에 의해서, 업/다운 전류를 조절할 수 있는 보정 회로를 사용함으로써 업/다운 전류 미스매치에 의한 위상 에러를 개선할 수 있다.
(실시예)
이하 본 발명의 실시예에 따른 참조도면 4 및 도 5 그리고, 도 6a 내지 도 6c에 의거하여 상세히 설명한다.
도 5를 참조하면, 본 발명의 신규한 업/다운 미스매치 보상 회로(200)에는, 업/다운 미스매치 검출기(210)와 업/다운 미스매치 제어기(230)가 제공된다. 상기 업/다운 미스매치 검출기(210)는 2개의 지연 회로부(211) 및 (212)와 래치 회로(213)를 구비하며, 상기 지연 회로부(211)에서 지연된 비교 클럭을 인가받아 상기 지연 회로부(212)에서 지연된 기준 클럭에 동기되어 상기 래치 회로(213)의 플립플롭들(220) 및 (221) 그리고, (222)는 비교 클럭과 기준 클럭의 위상 에러(phase error) 상태를 알리는 코드 신호를 출력한다. 상기 코드 신호에 응답해서 상기 업/다운 미스매치 제어기(230)는 챠지 펌프(120)에 업/다운 제어 신호를 발생하여 업/다운 전류의 미스 매치를 보상한다. 그 결과, 위상 동기 루프 회로가 안정하게 락(lock) 상태를 유지할 수 있도록 한다.
도 4는 본 발명의 바람직한 실시예에 따른 업/다운 미스매치 보상 회로(200)를 포함하는 위상 동기 루프 회로의 블록도이다. 도 4를 참조하면, 위상 동기 루프 회로는 위상 검출기(110), 챠지 펌프(120), 루프 필터(130), 전압 제어 발진기(140), 분주기(150) 그리고, 업/다운 미스매치 보상 회로(200)를 구비한다. 상기 보상 회로(200)는 업/다운 미스매치 검출기(210)와 업/다운 미스매치 제어기(230)를 포함한다.
상기 위상 동기 루프 회로는 입력 주파수를 가지는 기준 클럭에 응답해서 출력 주파수를 가지는 출력 신호를 발생한다. 상기 위상 검출기(phase detector:110)는 상기 기준 클럭이 상기 분주기(150)에 의해서 분주된 비교 클럭에 앞서는 때를 검출하고 그리고, 상기 분주된 비교 클럭이 상기 기준 클럭에 앞서는 때를 검출하여 그 검출 결과로서, 업(UP) 신호 및 다운(DOWN) 신호를 발생한다.
여기서, 상기 업(UP) 신호와 다운(DOWN) 신호 중 어느 하나가 활성화된 후, 상기 신호들 사이의 위상차에 대응하는 시간이 경과한 후 나머지 신호가 활성화된다.
다음에, 상기 챠지 펌프(120)는 상기 업 신호 및 다운 신호에 응답해서 챠지 펌프 신호를 발생한다. 상기 챠지 펌프 신호는 일반적으로 저역 통과 필터인 상기 루프 필터(130)에 의해서 충분히 여과된다. 상기 전압 제어 발진기(140)는 상기 여과된 신호에 응답해서 상기 출력 주파수를 가지는 출력 신호를 발생한다. 상기 분주기(150)는 상기 출력 신호를 분주하여 상기 비교 클럭을 발생한다.
상기 업/다운 미스매치 검출기(210)는 상기 기준 클럭과 비교 클럭의 위상차를 검출하여 위상 에러(phase error) 상태를 알리는 코드 신호(code signal)를 발생하며, 상기 업/다운 미스매치 제어기(230)는 상기 코드 신호에 응답해서 상기 업 신호와 다운 신호의 레벨차를 보상하기 위한 업/다운 제어 신호를 발생한다. 상기 업/다운 제어 신호는 상기 챠지 펌프(120)에 인가되어 미스매치된 업 전류와 다운 전류 중 어느 하나에 전류를 더해 주어 업 전류와 다운 전류가 일치되도록 한다.
도 5는 본 발명의 상기 업/다운 미스매치 검출기(210)의 상세 회로도이다. 그리고, 도 6은 도 5의 코드 신호 발생 동작에 따른 타이밍도이다. 도 5 및 도 6a 내지 도 6c를 참조하여 코드 신호 발생 동작이 상세히 설명된다.
먼저, 상기 업/다운 미스매치 검출기(210)는 제 1 지연 회로부(211)와 제 2 지연 회로부(212) 그리고, 래치 회로(213)로 구성된다. 상기 제 1 지연 회로부(211)는 상기 분주기(150)에서 분주된 비교 클럭을 받아들여서 소정 시간 지연시키며, 상기 제 2 지연 회로부(212)는 상기 기준 클럭을 소정 시간 지연시킨다. 그리고, 상기 래치 회로(213)는 상기 지연된 비교 클럭을 인가받아 상기 지연된 기준 클럭에 동기되어 상기 비교 클럭과 기준 클럭의 위상 에러(phase error) 상태를 알리는 코드 신호를 출력한다.
상기 제 1 지연 회로부(211)는 제 1 지연 회로(214), AND 게이트(215), 제 2 지연 회로(216) 그리고, 제 3 지연 회로(217)를 구비하며, 상기 제 1 지연 회로(214)는 상기 비교 클럭을 소정 시간 지연시키고, 상기 지연된 비교 클럭을 반전시킨다. 상기 AND 게이트(215)는 상기 비교 클럭과 반전 및 지연된 비교 클럭을 조합해서 신호(d1)를 출력하고, 상기 제 2 지연 회로(216)는 상기 AND 게이트(215)의 출력(d1)을 소정 시간 지연시켜 신호(d2)를 출력한다. 그리고, 제 3 지연 회로(217)는 상기 제 2 지연 회로(216)의 출력(d2)을 소정 시간 지연시켜 신호(d3)를 출력한다.
상기 제 2 지연 회로부(212)는 제 1 지연 회로(218)와 제 2 지연 회로(219)를 구비하며, 상기 제 1 지연 회로(218)는 상기 기준 클럭을 소정 시간 지연시키고, 제 2 지연 회로(219)는 상기 제 1 지연 회로(108)의 출력을 소정 시간 지연시켜 신호(CLK)를 출력한다.
그리고, 상기 래치 회로(213)는 3개의 플립플롭들(220) 및 (221) 그리고, (222)를 구비한다. 상기 플립플롭(221)은 상기 AND 게이트(215)의 출력(d1)을 받아들이는 입력단자(D1), 상기 제 2 지연 회로부(212)의 출력(CLK)을 받아들이는 클럭 단자(CK) 그리고, 위상 에러 상태를 알리는 코드 신호를 출력하는 출력 단자(Q1)로 구성되며, 상기 플립플롭(222)은 제 2 지연 회로(216)의 출력(d2)을 받아들이는 입력 단자(D2), 상기 제 2 지연 회로부(212)의 출력을 받아들이는 클럭 단자(CK) 그리고, 코드 신호를 출력하는 출력 단자(Q2)로 구성된다. 상기 플립플롭(223)은 상기 제 3 지연 회로(217)의 출력(d3)을 받아들이는 입력 단자(D3), 상기 제 2 지연 회로부(212)의 출력을 받아들이는 클럭 단자(CK) 그리고, 코드를 출력하는 출력 단자(Q3)로 구성된다.
위상 동기 루프 회로가 락(lock) 되어 전압 제어 발진기(140)로부터 출력된 출력 신호가 분주기(150)에서 분주되어 만들어진 비교 클럭의 주파수 및 위상이 일정하게 유지되고 있는 상태에서도 챠아지 펌프(120)의 업/다운 전류 미스매치 또는 누설(leakage) 등이 생긴다. 상기의 원인으로 인하여 루프 필터(130)로 전달되는 업 전류(UP current)가 다운 전류(DOWN current)보다 큰 경우에 같은 위상 검출기(110)를 이용하고 전압 제어 발진기(140)의 전압 대 주파수 이득이 (+)라면 도 6a와 같이, 비교 클럭이 기준 클럭보다 약간 앞서는 상태가 된다. 이때, 상기 플립플롭들(220) 및 (221) 그리고, (222)는 상기 제 2 지연 회로부(212)의 출력(CLK)이 하이 에지일 때, 하이 레벨을 유지하고 있는 d3 신호가 인가되는 플립플롭(222)의 출력이 하이 레벨의 코드 신호를 출력한다.
상기 루프 필터(130)로 전달되는 업 전류가 다운 전류와 일치하는 경우에는 도 6b에 도시된 바와 같이, 비교 클럭이 기준 클럭의 위상과 일치하는 상태가 된다. 상기 플립플롭들(220) 및 (221) 그리고, (222)는 상기 제 2 지연 회로부(212)의 출력(CLK)이 하이 에지일 때, 하이 레벨을 유지하고 있는 d2 신호가 인가되는 플립플롭(221)의 출력이 하이 레벨의 코드 신호를 출력한다.
그리고, 상기 루프 필터(130)로 전달되는 업 전류가 다운 전류보다 작은 경우에는 도 6c와 같이, 비교 클럭이 기준 클럭보다 약간 뒤지는 상태가 된다. 이때, 상기 플립플롭들(220) 및 (221) 그리고, (222)는 상기 제 2 지연 회로부(212)의 출력(CLK)이 하이 에지일 때, 하이 레벨을 유지하고 있는 d1 신호가 인가되는 플립플롭(220)의 출력이 하이 레벨의 코드 신호를 출력한다.
따라서, 상기 플립플롭들(220) 및 (221) 그리고, (222)의 출력 Q1, Q2, Q3의 코드 신호는 비교 클럭을 기준으로 기준 클럭이 빠르면 SLOW, 비교 클럭과 기준 클럭의 위상이 같으면 MATCH 그리고, 비교 클럭이 기준 클럭보다 빠르면 FAST 상태를 나타냄으로써, 챠지 펌프(120)의 업/다운 전류 미스매치에 의한 비교 클럭과 기준 클럭의 위상 에러 상태를 출력하게 된다.
상기 업/다운 미스매치 검출기(210)는 지연 회로들(214),(216),(217),(218) 그리고,(219) 의 지연 시간과 플립플롭들(220),(221) 그리고, (222)의 동작이 그 특성을 좌우하게 된다.
그리고, 상기 업/다운 미스매치 제어기(230)는 상기 업/다운 미스매치 검출기(210)의 코드 신호에 따라 챠지 펌프 전류의 미스매치를 보정하는 업/다운 제어 신호를 발생하며, 상기 업/다운 제어 신호에 의해 상기 챠지 펌프(120)의 업/다운 전류를 조정하여 도 6b와 같이, 플립플롭들(220) 및 (221) 그리고, (222)의 출력 코드가 Q1=L, Q2=H, Q3=L이 되도록 유지시킨다.
상기한 바와같이, 업/다운 미스매치 보정 회로를 사용함으로써, 비교 클럭과 기준 클럭의 락 여부를 검출할 수 있으며, 위상 에러(phase error)의 방향성도 검출하여 업/다운 전류의 양을 조정할 수 있어 위상 동기 루프 회로가 안정된 락 상태를 유지할 수 있다.

Claims (7)

  1. 소정의 비교 클럭과 외부에서 인가되는 기준 클럭의 위상차를 검출하여 검출 결과로서 소정의 전압 레벨을 갖는 업/다운 신호를 발생하는 검출기와;
    상기 업/다운 신호에 응답해서 챠지 펌프 신호를 발생하는 챠지 펌프와;
    상기 챠지 펌프 신호를 여과해서 출력하는 루프 필터와;
    상기 여과된 챠지 펌프 신호에 응답해서 출력 주파수를 가지는 출력 신호를 발생하는 전압 제어 발진기와;
    상기 출력 신호를 분주하여 상기 비교 클럭을 발생하는 분주기 및;
    상기 비교 클럭 및 기준 클럭의 위상차를 검출하여 위상 에러 상태를 알리는 코드 신호를 발생하여 상기 업 신호의 레벨과 다운 신호의 레벨차를 보상하기 위한 보상 회로를 포함하되, 상기 챠지 펌프는 상기 업/다운 신호와 상기 신호에 응답해서 보상된 챠지 펌프 신호를 출력하는 위상 동기 루프 회로.
  2. 제 1 항에 있어서,
    상기 보상 회로는,
    상기 비교 클럭 및 기준 클럭의 위상차를 검출하여 코드 신호를 발생하는 검출기 및;
    상기 코드 신호에 응답해서 상기 업/다운 신호를 제어하기 위한 제어기를 포함하는 위상 동기 루프 회로.
  3. 제 2 항에 있어서,
    상기 검출기는,
    상기 비교 클럭을 지연시키는 제 1 지연 회로부와;
    상기 기준 클럭을 지연시키는 제 2 지연 회로부와;
    상기 지연된 비교 클럭을 받아들여 상기 지연된 기준 클럭에 동기되어 코드를 출력하는 래치 회로 및;
    상기 래치 회로의 출력에 응답해서 제어 신호를 발생하는 제어기를 포함하는 위상 동기 루프 회로.
  4. 제 3 항에 있어서,
    상기 제 1 지연 회로부는,
    상기 비교 클럭을 지연시키고 그리고, 상기 지연된 비교 클럭을 반전시키는 제 1 지연 수단과;
    상기 비교 클럭과 상기 반전 및 지연된 비교 클럭을 조합해서 출력하는 AND 게이트와;
    상기 AND 게이트의 출력을 지연시키는 제 2 지연 수단 및;
    상기 제 2 지연 수단의 출력을 지연시키는 제 3 지연 수단을 포함하는 위상 동기 루프 회로.
  5. 제 3 항에 있어서,
    상기 제 2 지연 회로부는,
    상기 기준 클럭을 지연시키는 제 1 지연 수단 및;
    상기 제 1 지연 수단의 출력을 지연시키는 제 2 지연 수단을 포함하는 위상 동기 루프 회로.
  6. 제 5 항에 있어서,
    상기 제 1 지연 수단의 지연 시간은 상기 제 2 지연 수단의 지연 시간의 절반인 위상 동기 루프 회로.
  7. 제 3 항에 있어서,
    상기 래치 회로는,
    상기 AND 게이트의 출력을 받아들이는 입력단자, 상기 제 2 지연 회로부의 출력을 받아들이는 클럭 단자 그리고, 상기 검출 신호를 출력하는 출력 단자를 갖는 제 1 플립플롭과;
    상기 제 2 지연 수단의 출력을 받이들이는 입력 단자, 상기 제 2 지연 회로부의 출력을 받아들이는 클럭 단자 그리고, 상기 검출 신호를 출력하는 출력 단자를 갖는 제 2 플립플롭 및;
    상기 제 3 지연 수단의 출력을 받아들이는 입력 단자, 상기 제 2 지연 회로부의 출력을 받아들이는 클럭 단자 그리고, 상기 검출 신호를 출력하는 출력 단자를 갖는 제 3 플립플롭을 포함하는 위상 동기 루프 회로.
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