JP2005198339A - 位相ロック・ループにおけるプログラム可能周波数分周器 - Google Patents
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Abstract
【課題】 プログラム整数を受信する第1入力とラッチ整数を導出する出力を有するラッチ回路を有する位相ロック・ループ用のプログラム可能周波数分周器を提供する。
【解決手段】 位相ロック・ループは第1ディジタル信号を監視し、この信号と同相の周波数で実質的に動作する第2ディジタル信号を導出する。プログラム可能分周器はプログラム整数をラッチしてラッチ整数を導出し、これを一定の整数と比較し、ラッチ整数が前記一定の整数と一致しない場合には、第1状態を有するフラグ信号を導出し、ラッチ整数が一定の整数と一致する場合には、第2状態を有するフラグ信号を導出する。フラグ信号が第1状態を有すると、ラッチ整数をデクリメントする。このフラグ信号を第1,第2クロック信号に応答して遅延し、プログラム整数によって決まる周波数を有する第2ディジタル信号を導出する。第1,第2ディジタル信号をロック検出回路に加え、ロック検出信号を導出する。
【選択図】 図1
【解決手段】 位相ロック・ループは第1ディジタル信号を監視し、この信号と同相の周波数で実質的に動作する第2ディジタル信号を導出する。プログラム可能分周器はプログラム整数をラッチしてラッチ整数を導出し、これを一定の整数と比較し、ラッチ整数が前記一定の整数と一致しない場合には、第1状態を有するフラグ信号を導出し、ラッチ整数が一定の整数と一致する場合には、第2状態を有するフラグ信号を導出する。フラグ信号が第1状態を有すると、ラッチ整数をデクリメントする。このフラグ信号を第1,第2クロック信号に応答して遅延し、プログラム整数によって決まる周波数を有する第2ディジタル信号を導出する。第1,第2ディジタル信号をロック検出回路に加え、ロック検出信号を導出する。
【選択図】 図1
Description
本出願は、ラニーL.パーカ他によって1992年10月26日に出願され、同じ譲受人、コーデックス社に譲渡された「位相ロック・ループにおける位相ロックの検出」という名称の共願の米国特許出願第07/966,824に関連する。
本発明は、一般的に位相ロック・ループに関し、更に詳しくは、制御信号のパルス幅をロック検出回路迄拡張する位相ロック・ループのプログラム可能周波数分周器に関する。
位相ロック・ループ(PLLs)は、コンピュータ・システム用のモデムやクロック同期回路のような無数の電子的用途で見られる。従来のPLLは、電圧制御発振器(VCO)の入力信号と出力信号との間の位相差を監視する位相検出器を有する。位相検出器はチャージ・ポンプ用のアップ制御信号とダウン制御信号を発生し、VCOの入力のループ・ノードでループ・フィルタを充放電する。ループ・フィルタの両端に生じるループ電圧によって、VCOの出力周波数は決定される。チャージ・ポンプを駆動するアップ及びダウン制御信号によって、VCOの入力の適切なループ・ノード電圧を設定し、位相検出器で利用される信号の間の所定の位相関係を保持する。
入力信号が弱くなるかまたは異なった動作周波数に飛べば、PLLは位相ロックが外れるのが普通である。ロックが外れた状態は、ロック検出回路によって検出することができ、PLLが再び位相ロックを確立することができる迄、他のシステムの処理は中断する。1つのロック検出機構(scheme)は、位相検出器の出力でアップ制御信号とダウン制御信号を監視し、PLローロック状態を確認する。もしアップ制御信号とダウン制御信号が脈動がなければ、ループ・ノードの電圧は実質的に一定のままであり、PLLは位相ロック状態にある。アップ制御信号とダウン制御信号が、ループ・フィルタを充電または放電するパルスを次々と発生して、VCOの入力電圧を調整すると、ループは動作状態になければならず、従って位相ロックが外れる。
通常の動作の間ループ・ノードは、チャージ・ポンプ回路を介して、絶えずリークするのでVCOを制御する電圧を保持するためにときどきパルスを必要とする。しかし、これらの断続的なパルスは、ロックが外れた状態を示してはいけない。従来のロック検出回路は遅延回路を有し、所定のパルス幅未満のパルス幅を有する位相検出器からの短い断続的パルスを無視するように設計された、一連の直列結合したインバータによって構成される。アップ制御信号とダウン制御信号は、ロックが外れた状態をトリガするため少なくともこの遅延回路と同じ長さのパルス幅を有しなければならない。アップ制御信号とダウン制御信号のパルス幅は、温度とプロセスの変動の影響を受け、従って位相ロックを確認するための制御パラメータとして十分適さない。アップ制御信号とダウン制御信号のパルス幅は、位相検出器の入力信号の間の真の位相関係の精度に限定された単に粗い指示器にすぎない。
他の周知のロック検出機構は、位相検出器に加えられたVCOの入力信号と出力信号の間の位相差を監視する。もしこれらの信号の遷移がタイムスロット・ウインドの外部で発生すれば、ループは位相ロックが外れた状態である。タイムスロット・ウインドは、一般的にVCOの出力周波数から発生し、ロック検出器は入力信号の両方のエッジをチェックするので、タイムスロット・ウインドは入力信号が50%のデューティ・サイクルを有す
ることを必要とする。更に、タイムスロット・ウインドは、一般的にVCOの出力周波数の周期と等しい周期を有する。VCOの出力周波数が、例えば200MHzを超えて増加するのに従って、タイムスロット・ウインドの幅は使用不能になる点迄低下する可能性がある。50%のデューティ・サイクルを有する入力信号の要求を取り除き、VCOの出力周波数とは無関係に、拡張可能な周期を有するタイムスロット・ウインドを設けることが好ましい。
ることを必要とする。更に、タイムスロット・ウインドは、一般的にVCOの出力周波数の周期と等しい周期を有する。VCOの出力周波数が、例えば200MHzを超えて増加するのに従って、タイムスロット・ウインドの幅は使用不能になる点迄低下する可能性がある。50%のデューティ・サイクルを有する入力信号の要求を取り除き、VCOの出力周波数とは無関係に、拡張可能な周期を有するタイムスロット・ウインドを設けることが好ましい。
簡単には、本発明はプログラム整数(program integer) を受け取る第1入力とラッチ整数(latch integer) を提供する出力を有するラッチ回路を有するプログラム可能周波数分周器によって構成される。デクリメント回路は、ラッチ回路の出力に結合された入力とラッチ回路の第2入力に結合された出力を有する。比較回路は、ラッチ整数を受け取る第1入力と一定の整数を受け取る第2入力を有する。遅延回路は、比較回路の出力に結合された入力を有し、第1及び第2クロック信号に応答して動作し、第1出力信号を提供する。
他の面では、本発明は発振器の信号の周波数を分周する方法であり、この方法は、プログラム整数をラッチしてラッチ整数を提供する段階、ラッチ整数を一定の整数と比較し、ラッチ整数が一定の整数と一致しない場合には、第1状態を有するフラグ信号を発生し、ラッチ整数が一定の整数と一致する場合には、第2状態を有するフラグ信号を発生する段階、フラグ信号が第1状態を有する場合、ラッチ整数をデクリメントする段階、及び第1,第2クロック信号に応答してフラグ信号を遅延させ、プログラム整数によって決まる周波数を有する第2発振器信号を発生する段階によって構成される。
図1は、従来の集積回路のプロセスを使用する集積回路として、製造するのに適した位相ロック・ループ(PLL)10を示す。例えば2.0MHzで動作するREFCLK信号を位相検出器14の第1入力の入力12に加え、チャージ・ポンプ16用のUP制御信号とDOWN制御信号を導出する。チャージ・ポンプ16は、正の電源導体とアース電位の間に直列に結合したP‐チャネル・トランジスタとN‐チャネル・トランジスタ(図示せず)によって構成することができ、ここでP‐チャネル・トランジスタはUP制御信号に応答し、N‐チャネル・トランジスタはDOWN制御信号に応答する。チャージ・ポンプのトランジスタのドレインの相互接続部は、ループ・ノード18を駆動してループ・フィルタ22を充放電する。このループ・フィルタ22は、ループ・ノード18とアース電位の間に結合されたコンデンサ(図示せず)によって構成される。ループ・ノード18の電圧は、VCO24を制御して出力26に発振器信号OSCOUTを発生する。VCO24のOSCOUT信号は逆位相発振器28に加えられ、非重複(non-overlapping) 逆位相クロックXCLKとYCLKを発生する。XCLKとYCLKクロック信号は、プログラム可能周波数分周回路30を介して分周され、位相検出器14の第2入力に加えるOSCOUT/N信号を発生する。プログラム可能周波数分周回路30は、PLL10のロック検出の特徴のための反転TIMESLOT信号、SAMPLE CLOCK信号とXFER CLOCK信号を発生する。
PLL10の動作は、下記の通りに行われる。位相検出器14の第1入力に加えられるREFCLK信号は、この位相検出器14の第2入力に加えられるOSCOUT/N信号と協働し、これらの間の位相関係に従って、UP制御信号またはDOWN制御信号を発生する。もしOSCOUT/N信号がREFCLK信号よりも遅延すれば、即ち、OSCOUT/N信号の周波数がREFCLK信号に対して低く過ぎれば、UP制御信号は脈動する。または、もしOSCOUT/N信号がREFCLK信号よりも先行すれば、DOWN制御信号は脈動してVCO24から供給される発振器の信号の周波数を減少させる。チャージ・ポンプ16は、UP制御信号とDOWN制御信号に応答し、ループ・ノード18を
充放電する。ループ・ノード18に発生した電圧は、VCO24を駆動し、OSCOUT信号に対して最高例えば200MHzを発生する。この信号は、プログラム可能分周回路30によって下方に分周され、位相検出器14の第2入力にOSCOUT/N信号を発生する。制御信号Nは、プログラム可能周波数分周回路30の除数を選択する。従って、位相検出器14は、REFCLK信号とOSCOUT/N信号の間の位相差を監視し、チャージ・ポンプ16に対して必要に応じてUP及びDOWN制御信号を発生し、ループ・ノード18とVCO24を駆動してREFCLK信号とOSCOUT/N信号の間に所定の位相関係を保持する。
充放電する。ループ・ノード18に発生した電圧は、VCO24を駆動し、OSCOUT信号に対して最高例えば200MHzを発生する。この信号は、プログラム可能分周回路30によって下方に分周され、位相検出器14の第2入力にOSCOUT/N信号を発生する。制御信号Nは、プログラム可能周波数分周回路30の除数を選択する。従って、位相検出器14は、REFCLK信号とOSCOUT/N信号の間の位相差を監視し、チャージ・ポンプ16に対して必要に応じてUP及びDOWN制御信号を発生し、ループ・ノード18とVCO24を駆動してREFCLK信号とOSCOUT/N信号の間に所定の位相関係を保持する。
逆位相クロック発生器28を図2に示す。ここでOSCOUTは、インバータ32,33,34と36を介してANDゲート38の第1入力に加えられる。インバータ32の出力は、インバータ40と42を介して、ANDゲート44の第1入力と結合する。ANDゲート38の出力は、XCLKクロック信号を発生し、インバータ46を介してANDゲート44の第2入力に加えられる。同様に、ANDゲート44の出力はYCLKクロック信号を発生し、インバータ48を介してANDゲート38の第2入力に加えられる。ノード50のインバータ34の出力は、インバータ52を介してインバータ42の入力に結合され、一方ノード54のインバータ40の出力はインバータ56を介してインバータ36の入力に結合される。
OSCOUTが論理ゼロに切り替わると、インバータ32の出力は論理1になる。ノード54はOSCOUTからインバータ2個分だけ遅れるに過ぎないが、ノード50はOSCOUTからインバータ3個分だけ遅れるから、ノード50が論理1に切り替わる前に、インバータ40はノード54を論理ゼロに切り替えようとする。しかし、OSCOUTが論理ゼロに変化した後、ノード50はインバータ2個の遅延分がまだ論理ゼロの状態にあるから、論理ゼロへのノード54の遷移速度はインバータ52によって低下される。インバータ34の出力が状態が変化する迄、インバータ52はノード54を論理1に保持しようと動作する。OSCOUTが論値1に切り替わる場合にも、同様の筋書きに従う。従って、インバータ36と42の遷移は、180゜位相がずれて重なり、ほぼ50%のマークで交差し、これによってOSCOUTとノード50,54との間の等しくない数のインバータによって課せられた遅延の差を解消する。
インバータ36の出力が論理ゼロの場合、ANDゲート38の出力のXCLKクロック信号は論理ゼロになる。ANDゲート44は、論理1のYCLKクロック信号を発生するためにインバータ42と46の出力から論理1を受信する。インバータ42の出力が論理ゼロになると、YCLKクロック信号は論理ゼロになる。ANDゲート38は論理1のXCLKクロック信号を発生するためにインバータ36と48の出力から論理1を受信する。従って、XCLKクロック信号とYCLKクロック信号は重複せず、実質的に50%のマークで逆位相に切り替わり、OSCOUTの周波数で動作する。OSCOUT信号とXCLK信号は、同相で動作する。
図3は、ラッチ60を有するプログラム可能周波数分周回路30のさらなる詳細を示す。このラッチ60は、プログラム整数Nとデクリメント回路62からの出力をそれぞれ受信する第1及び第2入力、IN1とIN2を有する。ラッチ60の出力は、デクリメント回路62の入力と比較回路64のIN1入力に結合される。比較回路64のIN2入力は、一定の整数Kを受信する。トランジスタ66は、比較回路64の出力でプルアップ装置として機能する。トランジスタ66のゲートはアース電位を受信し、一方このトランジスタ66のソースは例えば5.0ボルトで動作する電源電位VDDを受信する。比較回路64からの出力信号は、トランジスタ68,72のゲートにそれぞれ加えられたXCLKとYCLKクロック信号に応答し、トランジスタ68,インバータ70,トランジスタ72とインバータ74を介してノード76に供給される。インバータ80はノード76に結合さ
れる入力とノード82に結合される出力を有す。ANDゲート84は、ノード76に結合された1つの入力を有し、一方その第2入力はXCLKクロック信号を受信する。ANDゲート86は、ノード82に結合された1つの入力を有し、一方その第2入力はXCLKクロック信号を受信する。ANDゲート84,86の出力は、それぞれラッチ60の負荷入力、LD1とLD2に結合される。ラッチ60のPASS入力は、YCLKクロック信号を受信する。
れる入力とノード82に結合される出力を有す。ANDゲート84は、ノード76に結合された1つの入力を有し、一方その第2入力はXCLKクロック信号を受信する。ANDゲート86は、ノード82に結合された1つの入力を有し、一方その第2入力はXCLKクロック信号を受信する。ANDゲート84,86の出力は、それぞれラッチ60の負荷入力、LD1とLD2に結合される。ラッチ60のPASS入力は、YCLKクロック信号を受信する。
200MHzで動作するVCO出力周波数を考える。もし反転TIMESLOTの所望の周期が例えば500nsであれば、プログラム可能分周回路30を設定し、例えば整数100によって200MHzのXCLKとYCLKクロック信号を分周することができる。従って、プログラム整数Nは、99(100より1少ない)、即ち、「1100011」に等しく設定される。比較回路64は、100番目のOSCOUTクロック周期毎に論理1のFLAGパルスを発生する。FLAGパルスの周期は、OSCOUTの周期と同じである。このFLAGパルスは、遅延回路(114〜138)によって長くされ、反転TIMESLOTとXFER CLOCK信号用の所望のパルス幅(少なくとも1XCLKクロック周期)を達成する。
FLAGは、最初論理1であると仮定する。論理1のXCLKクロック信号は、トランジスタ68をオンし、論理1をインバータ70に転送する。次の論理1のYCLKクロック信号は、トランジスタ72をオンし、論理ゼロをインバータ70からインバータ74に転送する。従って、FLAGが論理1になった後、XCLKクロック信号とYCLKクロック信号の1つの周期に続いて、ノード76は論理1になり、ノード82は論理ゼロになる。ラッチ60のLD1入力は、次の論理1のXCLKクロック信号でANDゲート84から論理1を受信し、IN1入力からプログラム整数Nをロードする。ラッチ60は、整数「1100011」を有し、次の論理1のYCLKクロック信号の後、そのOUT出力に同じ整数を提供する。デクリメント回路62は、ラッチ60から「1100011」を受信し、XCLKクロック信号とYCLKクロック信号の各周期毎に1をデクリメントする。
ラッチ60の1つの実施例を図4に示す。ここでトランジスタ90,92のゲートは、LD1入力,LD2入力をそれぞれ受信する。トランジスタ90,92のソースは、共にインバータ94の入力に結合される。パス・トランジスタ96は、インバータ94の出力とインバータ98の入力の間に結合され、ラッチ60のPASS入力に応答して動作する。LD1入力が論理1であると、トランジスタ90はIN1入力に加えられた論理状態をインバータ94に転送する。論理1のYCLKクロック信号は、トランジスタ96が反転論理状態をインバータ94から転送することを可能にし、IN1入力に加えられたのと同じ論理状態をラッチ60のOUT出力に導出する。または、LD2入力が論理1であると、トランジスタ92はIN2入力に加えられた論理状態をインバータ94に転送する。論理1のYCLKクロック信号は、トランジスタ96が反転論理状態をインバータ94から転送することを可能にし、IN2入力に加えられたのと同じ論理状態をラッチ60のOUT出力に導出する。ラッチ回路90〜98は、加えられたディジタル信号の最下位ビットをラッチする。90〜98のようなラッチ回路は、加えられたディジタル信号の各ビットに対して提供される。
比較回路64は、ラッチ60からの「1100011」を整数K=「0000001」と比較する。比較回路64の1つの実施例は、排他的ORゲート100,トランジスタ102,排他的ORゲート104とトランジスタ106として図5に示す。比較回路100〜102は、加えられたディジタル信号の最下位BIT0を比較し、一方比較回路104〜106は、第2最下位BIT1を比較する。100〜102のような比較回路を比較回路64のIN1,IN2入力に加えられたディジタル信号の各ビットに対して提供する。
この例では、整数K=「0000001」とラッチ60からの「1100011」の最下位ビットは一致し、これによって排他的ORゲート100の出力は論理0になる。トランジスタ102は、これによって禁止される。第2最下位ビットは一致せず、排他的ORゲート104は論理1を発生する。トランジスタ106はオンし、比較回路64のOUT出力を論理0にする。トランジスタ102と106のドレインは共に結合され、その結果、ラッチ60の出力信号と整数Kとの間の1つの不一致のみによって、論理0のFLAGを導出する。
この例では、整数K=「0000001」とラッチ60からの「1100011」の最下位ビットは一致し、これによって排他的ORゲート100の出力は論理0になる。トランジスタ102は、これによって禁止される。第2最下位ビットは一致せず、排他的ORゲート104は論理1を発生する。トランジスタ106はオンし、比較回路64のOUT出力を論理0にする。トランジスタ102と106のドレインは共に結合され、その結果、ラッチ60の出力信号と整数Kとの間の1つの不一致のみによって、論理0のFLAGを導出する。
図3に戻って、XCLKとYCLKクロック信号の後続の周期の間、論理0のFLAGはトランジスタ68,72及びインバータ70,74を通過する。ノード76は論理0になり、ノード82は論理1になる。次の論理1のXCLKクロック信号は、ANDゲート86の出力に論理1を導出し、ラッチ60のIN2入力を動作可能にする。XCLKとYCLKクロック信号の前の周期の間に、デクリメント回路62によって1だけデクリメントされて「1100010」になった値「1100011」は、ラッチ60にロードされ、デクリメント回路62と比較回路64に転送される。値「1100010」は、XCLKとYCLKクロック信号の次の周期の間に、デクリメント回路62によって再びデクリメントされる。値「1100010」は、整数K=「0000001」と比較される。ディジタル信号はまだ一致しないので、FLAGは論理0のままである。ノード76,82は、それぞれ論理0,論理1のままである。ラッチ60の値が「0000001」迄デクリメントされて整数K=「0000001」と一致する迄、このプロセスを継続し、一致した時点で比較回路64はOSCOUTに等しいパルス幅を有する論理1のFLAGパルスを導出する。
論理1のFLAGは、XCLKとYCLKクロック信号の後続の周期の間トランジスタ68,72及びインバータ70,74を通過する。ノード76は論理1になり、ノード82は論理0になる。FLAGパルスが論理1になった後、ノード82の論理0はXCLKクロック信号の第2のハイ(high)状態の間トランジスタ108を通過する。インバータ110はこの信号の補数をとり、トランジスタ112のゲートに論理1のSAMPLE CLOCK出力信号を導出する。トランジスタ112はオンし、インバータ116の出力のOSCOUT/N出力信号が論理1になるのに従って、インバータ114の入力を論理1にする。
ノード76の論理1によって、ラッチ60のLD1入力はプログラム整数N=「1100011」を再ロードすることが可能になる。新しいラッチの値は、ノード76が論理1になった後、YCLKクロック信号の次のハイ状態で比較回路64に転送される。この新しいラッチの値と整数Kを比較すると、不一致が生じ、FLAG信号は論理0に戻る。XCLKとYCLKクロック信号の次の周期の間ノード76,82は、それぞれ論理0,論理1に切り替わって戻り、上述した過程を反復する。従って、プログラム可能分周回路30は、OSCOUTのN番目のサイクル毎に1度、OSCOUTと同じパルス幅を有する論理1のFLAGパルスを導出する。
反転TIMESLOTのパルス幅を広くするため、ノード82が論理0になった後、XCLKクロック信号の次のハイ状態の間にトランジスタ118がオンし、論理0状態をインバータ120に転送する。インバータ120は、この信号の補数をとり、YCLKクロック信号のハイ状態の間にこの信号をトランジスタ122を介して転送し、インバータ124は再びこの信号の補数をとる。インバータ124からの論理0は、XCLKクロック信号の別のハイ状態の間にトランジスタ126を介して転送される。インバータ128はこの信号の補数をとり、YCLKクロック信号の別のハイ状態の間にこの信号をトランジスタ130を介して転送し、インバータ132は再びこの信号の補数をとる。XCLKクロック信号の次のハイ状態によって、インバータ132からの論理0がトランジスタ13
4を介して転送され、インバータ136の出力に論理1を導出する。トランジスタ138はオンし、インバータ114の入力を論理0にする。この段階で、ノード82は論理1に切り替わって戻り、トランジスタ112をオフする。OSCOUT/N出力信号は、インバータ116に従って論理0になる。トランジスタ118,122,126,130と134及びインバータ120,124,128,132と136は、遅延回路として動作し、OSCOUT/N信号の論理0の状態を長くする。この遅延は、ノード82とトランジスタ138のゲートとの間に設けたトランジスタ‐インバータ対を多少とも提出することによって調整することができる。
4を介して転送され、インバータ136の出力に論理1を導出する。トランジスタ138はオンし、インバータ114の入力を論理0にする。この段階で、ノード82は論理1に切り替わって戻り、トランジスタ112をオフする。OSCOUT/N出力信号は、インバータ116に従って論理0になる。トランジスタ118,122,126,130と134及びインバータ120,124,128,132と136は、遅延回路として動作し、OSCOUT/N信号の論理0の状態を長くする。この遅延は、ノード82とトランジスタ138のゲートとの間に設けたトランジスタ‐インバータ対を多少とも提出することによって調整することができる。
OSCOUT/N信号もまた、インバータ142が信号の補数をとるYCLKクロック信号のハイ状態の間に、トランジスタ140を介して転送する。トランジスタ146は、補数をとった信号をXCLKクロック信号の次のハイ状態の間にインバータ148に転送する。インバータ150によって反転された後、インバータ148の出力信号は、反転TIMESLOT出力信号を提供する。インバータ148の出力信号もまた、YCLKクロック信号の別のハイ状態の間にトランジスタ152を介して転送する。インバータ154はこの信号の補数をとり、XCLKクロック信号の別のハイ状態の間にこの信号をトランジスタ156を介して転送する。インバータ158は、出力にXFER CLOCK出力信号を導出する。トランジスタ140,146,152と156及びインバータ142,148,150,154と158は、OSCOUT/N信号の0に向かう(論理1から論理0に向かう)遷移の中心に反転TIMESLOTを設定するように動作し、XFER CLOCK信号をXCLKとYCLKクロック信号の1周期後に導出する。トランジスタ140,146及びインバータ142,148と150は、反転TIMESLOTのパルス幅を広げるように動作する。
図1に戻って、REFCLK信号とOSCOUT/N信号は、ロック検出回路160の第1,第2入力に加えられる。プログラム可能分周回路30からの反転TIMESLOT信号もまた、このロック検出回路160に加えられ、反転TIMESLOT信号の0に向かう遷移の時点と、この反転TIMESLOTのウインドの正に向かう遷移の時点で、REFCLK信号とOSCOUT/N信号が論理0になると、DETECT信号を発生する。反転TIMESLOTのウインドは、反転TIMESLOT信号のロー(low) 状態と定義する。
ロック検出回路160からのDETECT信号は、プログラム可能分周回路30からSAMPLE CLOCKとXFER CLOCK信号が4ビットのマスタ/スレーブ・シフト・レジスタ164のクロック入力に加えられる間に、このシフト・レジスタ164のデータ入力に加えられる。XFER CLOCK信号がデータ比スレーブ部分に転送する間に、SAMPLE CLOCKはこのシフト・レジスタ164のマスタ部分の入力データをラッチする。全体としての効果は、隣接するビットのロケーション(location)の間でデータをシフトすることである。シフト・レジスタ164は、各ビット位置にANDゲート166の入力に結合されるタップ点を有し、LOCK信号を出力168に提供する。LOCK信号をロックが外れた状態を示すロー状態に駆動するには、シフト・レジスタ164にシフトする偽のDETECT信号(論理0)がただ1つあればよい。4ビットのシフト・レジスタ164から論理0を完全にシフトして、LOCK信号の真の状態を再び確立するには、DETECT信号は少なくとも4周期のSAMPLE CLOCKとXFER
CLOCKの間真の状態(論理1)に戻らなければならない。真のLOCK信号を発生するために必要な連続する真のDETECT信号の数を増やすためには、シフト・レジスタ164の幅を更に広くする、例えば12ビット以上にすることができることを理解されたい。
CLOCKの間真の状態(論理1)に戻らなければならない。真のLOCK信号を発生するために必要な連続する真のDETECT信号の数を増やすためには、シフト・レジスタ164の幅を更に広くする、例えば12ビット以上にすることができることを理解されたい。
ロック検出回路160のさらなる詳細図を図6に示し、ここでREFCLK信号とOS
COUT/N信号はNANDゲート170の第1及び第2入力に加えられる。NANDゲート170の出力は、反転TIMESLOT信号を受信するために結合するゲートを有するトランジスタ172のドレインに結合される。トランジスタ172のソースは、ゲートを有するタインバータ174,176を介してNORゲート178の第1入力に結合される。REFCLK信号とOSCOUT/N信号は、NORゲート178の第2及び第3入力に加えられる。トランジスタ180は、インバータ174〜176の周囲にラッチ・フィードバック回路を提供する、インバータ176の出力に結合されたドレイン,インバータ174の入力に結合されたソースと正の電源電位VDDを受信するように結合されたゲートを有する。NORゲート178の出力は、トランジスタ184のドレインに結合され、一方トランジスタ184のゲートは、インバータ186によって補数をとられた反転TIMESLOT信号を受信する。トランジスタ184のソースは、インバータ188,190を介してインバータ194の入力に結合される。トランジスタ196は、インバータ190の出力に結合されたドレイン,インバータ188の入力に結合されたソースと正の電源電位VDDを受信するように結合されたゲートを有する。インバータ194の出力は、反転TIMESLOT信号を受信するように結合されたゲートとインバータ202の入力に結合されたソースを有するトランジスタ200のドレインに結合される。インバータ202の出力は、DETECT信号を提供する。
COUT/N信号はNANDゲート170の第1及び第2入力に加えられる。NANDゲート170の出力は、反転TIMESLOT信号を受信するために結合するゲートを有するトランジスタ172のドレインに結合される。トランジスタ172のソースは、ゲートを有するタインバータ174,176を介してNORゲート178の第1入力に結合される。REFCLK信号とOSCOUT/N信号は、NORゲート178の第2及び第3入力に加えられる。トランジスタ180は、インバータ174〜176の周囲にラッチ・フィードバック回路を提供する、インバータ176の出力に結合されたドレイン,インバータ174の入力に結合されたソースと正の電源電位VDDを受信するように結合されたゲートを有する。NORゲート178の出力は、トランジスタ184のドレインに結合され、一方トランジスタ184のゲートは、インバータ186によって補数をとられた反転TIMESLOT信号を受信する。トランジスタ184のソースは、インバータ188,190を介してインバータ194の入力に結合される。トランジスタ196は、インバータ190の出力に結合されたドレイン,インバータ188の入力に結合されたソースと正の電源電位VDDを受信するように結合されたゲートを有する。インバータ194の出力は、反転TIMESLOT信号を受信するように結合されたゲートとインバータ202の入力に結合されたソースを有するトランジスタ200のドレインに結合される。インバータ202の出力は、DETECT信号を提供する。
ロック検出回路100の動作は、図7の波形から最もよく理解されたい。図7は、位相ロックの状態とロックが外れた状態の検出を示す。図7の時間t0 の直前の通常の動作の間、OSCOUT/N信号とREFCLK信号は、いずれも論理1であり、NANDゲート170の出力に論理0を導出し、NORゲート178の出力に論理0を導出する。時間t0 の前では、図7の反転TIMESLOT信号はハイであり、トランジスタ172をオンし、論理0をNORゲート178の第1入力に転送する。トランジスタ180は、論理0をラッチしてインバータ174の入力に戻す。
反転TIMESLOT信号が論理0になると、インバータ186によってトランジスタ172はオフし、トランジスタ184はオンする。反転TIMESLOT信号の0に向かう遷移によって、REFCLK信号とOSCOUT/N信号の論理状態を標本化する。もしいずれも論理1であれば、NANDゲート170の出力は論理0である。これ以外の場合には、NANDゲート170の出力は、論理1である。REFCLK信号とOSCOUT/N信号は、図7の時間t0 と時間t1 との間にいずれも論理0に遷移し、NORゲート178の出力にトランジスタ184及びインバータ188,190を介して転送される論理1を導出する。インバータ194は、その出力に論理0を導出する。トランジスタ196は、インバータ188の入力で論理1をラッチする。時間t1 の後反転TIMESLOT信号は論理1に戻るので、トランジスタ200は論理0をインバータ194からインバータ202に転送し、論理1のDETECT信号を提供する。反転TIMESLOT信号の正に向かう遷移によって、REFCLK信号とOSCOUT/N信号の論理状態を再び標本化する。もしいずれも論理0であり、インバータ176の出力が論理0であれば、NORゲート178の出力は論理1である。これ以外の場合には、NORゲート178の出力は論理0である。反転TIMESLOT信号のゼロに向かう遷移の時点にREFCLK信号とOSCOUT/N信号が、論理1であり、この反転TIMESLOT信号の正に向かう時点には論理0である限り、DETECT信号はPLL10のロック状態を示す論理1のままである。
さて、PLL10はもはや位相ロック状態でないので時間t2 の後でREFCLK信号の周波数が変化する。図7の時間t3 の直前には、OSCOUT/N信号とREFCLK信号はいずれも論理1であり、NANDゲート170の出力に論理0を導出し、NORゲート178の出力に論理0を導出する。時間t3 前には、反転TIMESLOT信号はハイであり、トランジスタ172をオンして論理0をNORゲート178の第1入力に転送
する。トランジスタ180は、インバータ178の入力で論理0をラッチする。
する。トランジスタ180は、インバータ178の入力で論理0をラッチする。
反転TIMESLOT信号が論理0になると、インバータ186によってトランジスタ172がオフされ、トランジスタ184がオンされ、これによってREFCLK信号とOSCOUT/N信号の論理状態を標本化する。OSCOUT/N信号は時間t3 と時間t4 との間に論理0に遷移するが、REFCLK信号は論理1のままである。NORゲート178の論理0の出力は、トランジスタ184,インバータ188,190を介して転送される。トランジスタ196は、インバータ188の入力で論理0をラッチする。反転TIMESLOT信号は時間t4 の後論理1に戻るので、トランジスタ200は論理1をインバータ194からインバータ202に転送し、PLL10の位相ロックの消失を示す論理0のDETECT信号を導出する。正に向かうサンプリングは、OSCOUT/N信号との位相が外れたREFCLK信号を検出する。論理0のDETECT信号は、出力端子168のLOCK信号を論理0の偽の状態に駆動される次のSAMPLE CLOCK信号で図1のシフト・レジスタ164に移る。従って、PLL10のロック検出の特徴がREFCLK信号の周波数の変化を検出し、偽のLOCK信号を導出する。
0に向かう反転TIMESLOTの標本化の前にもしREFCLK信号が論理0に切り替わると、同様の「位相ロックの存在しない」結果が次に生じる。反転TIMESLOT信号が論理0に切り替わると、論理1におけるNANDゲート170の出力は、インバータ176の出力でラッチする。NORゲート178は、反転TIMESLOT信号の間、論理0を提供し続け、DETECT信号は論理0になり、これによってロックが外れた状態を示す。
要約すると、反転TIMESLOT信号がゼロに向かって遷移する前にNANDゲート178の出力が論理0であるので、REFCLK信号とOSCOUT/N信号はいずれも論理1でなければならない。更に、PLL10の位相ロック状態を示すため反転TIMESLOT信号の正に向かう遷移の時間迄にNORゲート118の出力が論理1であるので、REFCLK信号とOSCOUT/N信号はいずれも論理0でなければならない。
本発明の特定の実施例を図示して説明したが、当業者は更に変形と改良が可能であろう。本発明はここに示した特定の形態に限定されるものではなく、前記請求項は本発明の精神と範囲から乖離しない全ての変形を包含することを意図するものであると理解されたい。
14…位相検出器、16…チャージ・ポンプ、22…ループ・フィルタ、24…電圧制御発振器(VCO)、28…逆位相クロック発生器、30…プログラム可能周波数分周回路、60…ラッチ回路、62…デクリメント回路、64…比較回路、66〜86…遅延回路、160…ロック検出回路、164…シフト・レジスタ。
Claims (1)
- プログラム整数をラッチしてラッチ整数を提供する工程と、
前記ラッチ整数を一定の整数と比較し、前記ラッチ整数が前記一定の整数と一致しない場合に、第1状態を有するフラグ信号を導出し、前記ラッチ整数が前記一定の整数と一致する場合には、第2状態を有するフラグ信号を導出する工程と、
前記フラグ信号が前記第1状態を有する場合、前記ラッチ整数をデクリメントする工程と、
第1,第2クロック信号に応答して前記フラグ信号を遅延させ、前記プログラム整数によって決まる周波数を有する第2発振器信号を導出する工程とを備える、発振器の信号の周波数を分周するための方法。
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