KR100282124B1 - 디지탈 위상 동기 루프 회로 - Google Patents

디지탈 위상 동기 루프 회로 Download PDF

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Abstract

여기에 게재되는 디지탈 위상 동기 루프 회로는 입력 주파수를 가지는 입력 신호에 응답해서 상기 출력 주파수를 가지는 상기 출력 신호를 발생하며, 루프 필터로부터 제공되는 제어 전압에 응답해서 상기 출력 주파수를 가지는 상기 출력 신호를 발생하는 전압 제어 발진기와; 상기 출력 신호의 상기 출력 주파수를 분주하여서 분주된 출력 주파수를 가지는 분주 출력 신호를 발생하는 주파수 분주기와; 제 1 및 제 2 출력 제어 게이트들을 가지며, 상기 입력 신호 및 상기 분주 출력 신호의 위상차를 검출하여서 검출 결과로서 상기 제 1 및 제 2 출력 제어 게이트들을 통해서 펌프 업 및 펌프 다운 신호들을 각각 출력하는 위상 검출기와; 출력 단자를 가지며, 상기 펌프 업 신호 및 상기 펌프 다운 신호에 응답해서 상기 위상차에 상응하는 전류를 상기 출력 단자에/로부터 공급/방전하기 위한 챠지 펌프 회로 및; 상기 챠지 펌프 회로에 연결되며, 상기 펌프 업 신호 및 상기 펌프 다운 신호가 동시에 활성화되는 시점을 감지하여서 감지 결과로서 감지 신호를 발생하는 감지 회로를 포함한다.

Description

디지탈 위상 동기 루프 회로 (DIGITAL PHASE-LOCKED LOOP CIRCUIT)
본 발명은 위상 락 루프 (phase-locked loop; PLL) 회로에 관한 것으로서, 구체적으로 디지탈 위상 동기 루프 (digital phase-locked loop; DPLL) 회로에 관한 것이다.
디지탈 위상 동기 루프 (DPLL)는 출력 펄스 열 또는 기준 클럭 입력의 주파수에 관련된 클럭 펄스들을 발생하며, 출력과 기준 클럭 펄스들간의 위상 차 (phase error)에 비례하여 d-c 출력을 발생하는 디지탈 위상 비교기 (digital phase comparator, 또는 디지탈 위상 검출기)를 필요로 한다. 이 d-c 출력은 상기 출력 클럭 펄스들을 발생하는 전압 제어 발진기의 주파수를 제어하기 위해서 사용된다. 통상적으로, 위상 비교기는 루프 필터의 커패시터 양단에 걸리는 전압을 설정하기 위해서 동작하는 챠지 펌프와 함께 결합된다. 전류가 커패시터에 공급될 때, 상기 커패시터의 양단에 걸리는 d-c 전압은 증가하고 그리고 전류가 방전될 때 상기 커패시터의 양단에 걸리는 d-c 전압은 낮아진다. 이 루프 필터 커패시터는 PLL 주파수를 설정하기 위한 전압 제어 발진기 (VCO)에 연결된다. 전술한 구성들의 배열은 소정의 데드 밴드 범위 (a dead band range)를 가지며, 상기 범위 내에서 전압 제어 발진기는 업/다운 충전 매카니즘 (mechanism)을 활성화시키기 충분한 위상 비교기 출력을 발생함 없이 위상을 변화시킬 수 있다. 그러므로, 전압 제어 발진기는 데드 밴드 내에서 진동하고 그리고 이것은 발진기 신호의 스펙트럼 순도 (spectral purity)를 낮춘다.
그러한 데드 존을 피하기 위한 한가지 방법이 Donald R. Preslar 및 Joseph F. Siwinski에 의해서, "AN ECL/I2L FREQUENCY SYNTHESIZER FOR AM/FM RADIO WITH AN ALIVE ZONE PHASE COMPARATOR"라는 제목으로 1981년 8월에 issue of IEEE Transactions on Consumer Electronics, 페이지 220-226에 발표되었다. 상기 논문은 지연 소자가 리세트 회로에 포함된 종래의 디지탈 위상 비교기 (도 2 참조)를 보여준다. 이것은 업 및 다운 챠지 펌프들 모두 제로 위상 오차 (zero phase error) 동안에 온 상태로 존재하는 결과를 초래한다. 그러한 동작에 의해서 데드 밴드가 존재하지 않고 그리고 이 결과는 얼라이브 제로 비교기 (alive zero comparator)라 칭한다.
전술한 논문의 경우에 있어서, 지연이 챠지 펌프의 턴-온 시간보다 더 길게 설정되어야 한다는 것이 주된 문제이다. 지연 시간은, 잘 알려진 바와 같이, 온도, 제조 공정, 그리고 챠지 펌프 입력 전압과 같은 변수들에 의해서 결정된다. 따라서, 지연은, 정상적으로, 가장 나쁜 경우의 지연 시간 보다 더 길게 설정되어야 하고 그리고 이것은 충전 및 방전 전류들이 모두 온되는 구간을 초과하게 한다. 즉, 전력 소모가 증가한다.
도 1은 종래 기술의 디지탈 위상 동기 루프의 블록도이며, 위상 검출기 (11), 챠지 펌프 회로 (15), 전압 제어 발진기 (VCO; 17), 그리고 주파수 분주기 (19)로 구성된다. 도 2는 도 1의 위상 비교기의 상세 회로도이다. 도 2에 도시된 위상 비교기는 앞서 언급된 논문에 게재되었다.
도 2에서, 지연 소자 (21)는 NAND 게이트들 (29) 및 (30)을 구동하도록 도시된 바와 같이 연결된 NAND 게이트들 (23)-(28)에 의해서 활성화되는 NAND 게이트 (22)를 턴-오프시키기 위해서 추가되었다. 단자 (31)는 게이트 (23)에 연결된 기준 입력이고 그리고 단자 (32)는 게이트 (28)에 연결된 피드백 입력이다. 게이트 (29)는 챠지 펌프 회로 (15)의 업 제어 신호를 제공하고 그리고 게이트 (30)는 챠지 펌프 회로 (15)의 다운 제어 신호를 제공한다. 일반적으로 4 개의 캐스코드 인버터 게이트들로 구성되는 지연부 (21)는 리세트 게이트 (22)와 출력 제어 게이트들 (29) 및 (30) 사이의 신호 지연을 제공한다. 지연 시간은 위상 비교기가 초기화된 후 소정 시간 동안 챠지 펌프 회로 (15)가 필터 (16)로/로부터 전류를 공급하고 그리고 방전하기 위해서 도전되는 것을 보장하기에 충분하다. 앞서 언급된 바와 같이, 이 지연은 시스템이 요구하는 최대값을 초과하도록 설정되어야 하기 때문에, 위상차를 제거하기 위해서 소모되는 전력에 비해서 많은 불필요한 전력이 소모된다.
따라서 본 발명의 목적은 위상 오차를 보상하는 동안에 소모되는 전력을 줄일 수 있는 디지탈 위상 동기 루프 회로를 제공하는 것이다.
본 발명의 다른 목적은 제로 데드 존 (zero dead zone)을 가지는 디지탈 위상 동기 루프 회로를 제공하는 것이다.
도 1은 종래 기술에 따른 디지탈 위상 동기 루프의 블록도;
도 2는 도 1의 위상 비교기의 상세 회로를 보여주는 회로도;
도 3은 본 발명에 따른 디지탈 위상 동기 루프 회로의 블록도;
도 4는 본 발명의 바람직한 실시예에 따른 위상 검출기 및 챠지 펌프 회로의 상세 회로도; 그리고
도 5a 내지 도 5e는 위상 검출기에 인가되는 신호들의 위상차에 따른 펌프 업/다운 신호들의 파형 및 챠지 펌프 회로에 의해서 소모되는 전류량을 보여주는 도면들이다.
*도면의 주요 부분에 대한 부호 설명
1 : 디지탈 위상 동기 루프 회로 11, 100 : 위상 검출기
15, 200 : 챠지 펌프 회로 16, 300 : 루프 필퍼
17, 400 : 전압 제어 발진기 19, 500 : 주파수 분주기
600 : 감지 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 루프 필터로부터 제공되는 제어 전압에 응답해서 출력 주파수를 가지는 출력 신호를 발생하는 전압 제어 발진기 및; 상기 출력 신호의 상기 출력 주파수를 분주하여서 분주된 출력 주파수를 가지는 분주 출력 신호를 발생하는 주파수 분주기를 포함하고, 입력 주파수를 가지는 입력 신호에 응답해서 상기 출력 주파수를 가지는 상기 출력 신호를 발생하는 디지탈 위상 동기 루프 회로에 있어서: 제 1 및 제 2 출력 제어 게이트들을 가지며, 상기 입력 신호 및 상기 분주 출력 신호의 위상차를 검출하여서 검출 결과로서 상기 제 1 및 제 2 출력 제어 게이트들을 통해서 펌프 업 및 펌프 다운 신호들을 각각 출력하는 위상 검출기와; 출력 단자를 가지며, 상기 펌프 업 신호 및 상기 펌프 다운 신호에 응답해서 상기 위상차에 상응하는 전류를 상기 출력 단자에/로부터 공급/방전하기 위한 챠지 펌프 회로 및; 상기 챠지 펌프 회로에 연결되며, 상기 펌프 업 신호 및 상기 펌프 다운 신호가 동시에 활성화되는 시점을 감지하여서 감지 결과로서 감지 신호를 발생하는 감지 회로를 포함하되, 상기 제 1 및 제 2 출력 제어 게이트들로부터 출력되는 펌프 업 및 펌프 다운 신호들은 상기 감지 신호가 발생될 때 동시에 비활성화되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 챠지 펌프 회로는, 상기 펌프 업 신호에 응답해서 상기 출력 단자로 상기 위상차에 상응하는 전류를 공급하는 전류 공급 수단 및; 상기 펌프 다운 신호에 응답해서 상기 출력 단자로부터 상기 위상차에 상응하는 전류를 방전하는 전류 방전 수단을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 전류 공급 수단은, 전원 전압이 인가되는 전원 단자에 연결되며, 상기 챠지 펌프의 출력 단자에 연결되는 제 1 출력 단자, 그리고 제 2 출력 단자를 가지는 전류 미러와; 상기 펌프 업 신호를 반전시키기 위한 제 1 인버터와; 상기 제 1 인버터의 출력에 의해서 제어되는 게이트, 그리고 상기 전류 미러의 상기 제 2 출력 단자와 접지 전압 사이에 형성되는 전류 통로를 가지는 NMOS 트랜지스터 및; 상기 NMOS 트랜지스터와 상기 전류 미러의 상기 제 2 출력 단자 사이에 연결되는 저항을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 전류 방전 수단은, 접지 전압을 받아들이기 위한 접지 단자에 연결되며, 상기 챠지 펌프 회로의 출력 단자에 연결되는 제 1 입력 단자, 그리고 제 2 입력 단자를 가지는 전류 미러와; 상기 펌프 다운 신호에 의해서 제어되는 게이트, 그리고 상기 전류 미러의 상기 제 2 입력 단자와 전원 전압 사이에 형성되는 전류 통로를 가지는 PMOS 트랜지스터 및; 상기 PMOS 트랜지스터와 상기 전류 미러의 상기 제 2 입력 단자 사이에 연결되는 저항을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 감지 회로는, 상기 접지 단자에서 먼 상기 NMOS 트랜지스터의 전류 통로의 일 단자에 연결되는 제 2 인버터 및; 상기 제 2 인버터의 출력을 받아들이기 위한 제 1 입력 단자, 상기 전원 단자에서 먼 상기 PMOS 트랜지스터의 전류 통로의 일 단자에 연결되는 제 2 입력 단자, 그리고 상기 감지 신호를 출력하기 위한 출력 단자를 가지는 낸드 게이트를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 위상 검출기는 상기 감지 신호에 의해서 각각 초기화되는 2 개의 래치들을 포함하는 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 입력 주파수를 가지는 입력 신호에 응답해서 출력 주파수를 가지는 출력 신호를 발생하는 디지탈 위상 동기 루프 회로에 있어서: 소정의 제수에 따라 상기 출력 신호의 상기 출력 주파수를 분주하여서 분주된 출력 주파수를 가지는 분주 출력 신호를 발생하는 주파수 분주기와; 제 1 및 제 2 출력 제어 게이트들을 가지며, 상기 입력 신호 및 상기 분주 출력 신호의 위상차를 검출하여서 검출 결과로서 상기 제 1 및 제 2 출력 제어 게이트들을 통해서 펌프 업 및 펌프 다운 신호들을 각각 출력하는 위상 검출기와; 출력 단자, 상기 펌프 업 신호에 응답해서 상기 위상차에 상응하는 전류를 상기 출력 단자에 공급하기 위한 전류 공급 수단, 그리고 상기 펌프 다운 신호에 응답해서 상기 출력 단자로부터 상기 위상차에 상응하는 전류를 방전하기 위한 전류 방전 수단을 포함하는 챠지 펌프 회로와; 상기 챠지 펌프 회로에 연결되며, 상기 위상차에 상응하는 전류에 따라 변화되는 제어 전압을 발생하는 루프 필터와; 상기 루프 필터로부터 제공되는 상기 제어 전압에 응답해서 상기 출력 주파수를 가지는 상기 출력 신호를 발생하는 전압 제어 발진기 및; 상기 챠지 펌프 회로에 연결되며, 상기 전류 공급 수단 및 상기 전류 방전 수단이 동시에 활성화되는 시점을 감지하여 상기 감지 결과로서 감지 신호를 발생하는 감지 회로를 포함하되; 상기 전류 공급 수단 및 상기 전류 방전 수단은 상기 감지 회로로부터 감지 신호가 발생될 때 동시에 비활성화되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 위상 검출기는 상기 감지 신호에 의해서 각각 초기화되는 2 개의 래치들을 포함하는 것을 특징으로 한다.
(작용)
이와같은 장치에 의해서, 전류 공급부 및 전류 방전부가 동시에 동작될 때 이를 검출하여서 위상 검출기의 출력 게이트들을 제어함으로써 챠지 펌프 회로에 의해서 소모되는 불필요한 전류가 감소된다.
(실시예)
본 발명이 도면들에 참조하여 상세히 이후 설명된다.
도 3 및 도 4를 참조하면, 본 발명의 신규한 디지탈 위상 동기 루프 회로 (1)에 의하면, 감지 회로 (sensing circuit) (600)가 제공된다. 상기 감지 회로 (600)는 챠지 펌프 회로 (200)에 제공되는 전류 공급부 (224) 및 전류 방전부 (226) (도 4 참조)가 동시에 동작되는 때를 감지하여 감지 신호 (SEN)를 발생한다. 상기 감지 신호 (SEN)에 의해서 위상 검출기 (100)에 제공되는 출력 제어 게이트들 (132) 및 (134)은 불필요한 신호 지연 없이 동시에 비활성화된다. 그 결과, 상기 게이트들 (132) 및 (134)의 출력들 (UP) 및 (DOWN)에 의해서 제어되는 상기 전류 공급부 (224) 및 전류 방전부 (226) 역시 비활성화된다. 이로써, 입력 신호 (fi) 및 분주된 출력 신호 (fb)간의 위상차에 상응하는 전류가 루프 필터 (300)에/로부터 공급/방전된 후, 상기 챠지 펌프 회로 (200)의 전류 공급부 (224) 및 전류 방전부 (226)가 비활성화된다. 결국, 종래와 같은 신호 지연으로 인해서 챠지 펌프 회로 (200)에 의해서 소모되는 전류를 방지할 수 있다.
다시 도 3을 참조하면, 본 발명에 따른 디지탈 위상 동기 루프 회로 (1)의 블록도가 도시되어 있다. 도 3에서, 디지탈 위상 동기 루프 회로 (1)는 입력 주파수를 가지는 입력 신호 (fi)에 응답해서 출력 주파수를 가지는 출력 신호 (fo)를 발생한다. 주파수 분주기 (500)는 상기 출력 신호 (fo)를 제수 (divisor; N)만큼 분주한다. 위상 검출기 (100)는 상기 입력 신호 (fi)가 상기 분주된 출력 신호 (fb)에 앞서는 때를 검출하고 그리고 상기 분주된 출력 신호 (fb)가 상기 입력 신호 (fi)에 앞서는 때를 검출하여서 위상 오차 신호 (phase error signal)로서 신호 라인들 (102) 및 (103) 상에 각각 펌프 업 신호 (UP) 및 펌프 다운 신호 (DOWN)를 발생한다. 여기서, 펌프 업 신호 (UP) 및 펌프 다운 신호 (DOWN) 중 하나가 활성화된 후 상기 신호들 (fi) 및 (fb) 사이의 위상차에 대응하는 시간이 경과한 후 나머지 신호가 활성화된다.
상기 챠지 펌프 회로 (200)는 상기 펌프 업/다운 신호들 (UP) 및 (DOWN)에 응답해서 신호 라인 (104) 상에 챠지 펌프 신호를 발생한다. 상기 챠지 펌프 회로 (200)는, 도 4를 참조하면, 상기 신호 라인 (102) 상의 상기 펌프 업 신호 (UP)에 응답해서 신호 라인 (104)에 상기 챠지 펌프 신호의 전압 레벨에 상응하는 전류를 공급하기 위한 전류 공급부 (current sourcing section) (224)와 상기 신호 라인 (103) 상의 상기 펌프 다운 신호 (DOWN)에 응답해서 상기 신호 라인 (104)으로부터 상기 챠지 펌프 신호의 전압 레벨에 상응하는 전류를 방전하기 위한 전류 방전부 (current sinking section) (226)로 구성된다. 상기 신호 라인 (104) 상의 챠지 펌프 신호는 일반적으로 저역 통과 필터 (low pass filter)인 루프 필터 (300)에 의해서 충분히 여과된다. 발진기 (400)는 전압 제어 발진기 (voltage-controlled oscillator; VCO) 또는 전류 제어 발진기 (current-controlled oscillator)로서 구현 가능하다. 상기 전압 제어 발진기 (400)는 신호 라인 (104) 상의 여과된 신호를 받아들이고, 그리고 상기 여과된 신호에 응답하여서 상기 출력 주파수를 가지는 상기 출력 신호를 발생한다. 상기 전압 제어 발진기 (400)의 출력 발진은 신호 라인 (106) 상의 출력 신호 (fo)이다. 주파수 합성기 (1)가 위상 동기될 때, 신호 라인 (106) 상의 출력 신호는 요구되는 출력 주파수 (fo)에 동기될 것이다. 신호 라인들 (108) 및 (109)을 통해서 상기 챠지 펌프 회로 (200)에 연결된 감지 회로 (600)는 상기 챠지 펌프 회로 (200)의 전류 공급/방전부들 (224/226)이 동시에 동작되는 때를 감지하여 감지 결과로서 감지 신호 (SEN)를 발생한다. 상기 위상 검출기 (100)는 상기 감지 신호 (SEN)에 의해서 초기화된다. 이에 대한 동작은 이후 상세히 설명된다.
도 4는 본 발명의 바람직한 실시예에 따른 위상 검출기 (100) 및 챠지 펌프 회로 (200)의 상세 회로도이다. 도 5a 내지 도 5e는 위상 검출기 (100)에 인가되는 신호들 (fi) 및 (fb)의 위상차에 따른 펌프 업/다운 신호들 (UP) 및 (DOWN)의 파형 및 챠지 펌프 회로 (200)에 의해서 소모되는 전류량을 보여주는 도면이다.
도 4에서, 위상 검출기 (100)는 4 개의 NAND 게이트들 (120), (130), (132) 및 (134)과 2 개의 래치들 (136) 및 (138)로 구성된다. 상기 래치들 (136) 및 (138)은 교차 접속된 2 개의 NAND 게이트들 (122 및 124) 그리고 (126 및 128)로 각각 구성된다. 챠지 펌프 회로 (200)는 전류 공급부 (224) 및 전류 방전부 (226)로 구성된다. 상기 전류 공급부 (current sourcing section; 224)는 도시된 바와 같이 연결되는 저항 (206), 인버터 (208), NMOS 트랜지스터 (210), 그리고 전원 전압 (VDD)에 연결되는 전류 미러 (current mirror; 220)로 이루어졌다. 상기 전류 미러 (220)는 2 개의 PMOS 트랜지스터들 (202) 및 (204)로 구성되고, 상기 PMOS 트랜지스터들 (202) 및 (204)의 드레인들은 전류를 흘려주기 위한 출력단으로서 기능한다. 상기 전류 방전부 (current sinking section; 226)는 도시된 바와 같이 연결되는 저항 (216), PMOS 트랜지스터 (218), 그리고 접지 전압 (GND)에 연결되는 전류 미러 (222)로 이루어졌다. 상기 전류 미러 (222)는 2 개의 NMOS 트랜지스터들 (212) 및 (214)로 구성되고, 상기 NMOS 트랜지스터들 (212) 및 (214)의 드레인들은 전류를 흘려주기 위한 입력단으로서 기능한다. 그리고, 감지 회로 (600)는 하나의 인버터 (602) 및 하나의 NAND 게이트 (604)로 구성된다.
도 5a에 도시된 바와 같이, 분주된 출력 신호 (fb)가 입력 신호 (fi)에 비해서 앞서는 경우를 가정하여서, 이하 본 발명의 위상 검출기 (100) 및 챠지 펌프 회로 (200)의 동작이 설명된다. 본 발명에 따른 위상 검출기 (100)는, 먼저, 신호들 (fi) 및 (fb)의 하강 에지 (falling edge)에서 두 신호들의 위상 오차 (phase error)를 검출한다. 상기 두 신호들 (fi) 및 (fb)가 하이 레벨 (high level)로 유지되는 동안에, 상기 위상 검출기 (100)는 초기 상태 (reset state)로 유지된다. 즉, NAND 게이트들 (132) 및 (134)으로부터 출력되는 신호들 (UP) 및 (DOWN), 그리고 래치들 (136) 및 (138)의 출력들 모두 하이 레벨로 유지된다.
그 다음에, 도 5a에 도시된 바와 같이, 분주된 출력 신호 (fb)가 입력 신호 (fi)에 앞설 때, NAND 게이트 (130)의 출력은 로우 레벨 (low level)에서 하이 레벨이 되는 반면에 NAND 게이트 (120)의 출력은 초기 상태 즉, 로우 레벨로 유지된다. 계속해서, 펌프 다운 신호 (DOWN)를 제어하는 출력 제어 게이트로서 기능하는 NAND 게이트 (134)의 출력 (DOWN)은 상기 NAND 게이트 (130)의 출력이 로우 레벨에서 하이 레벨로 변화될 때, 도 5c에 도시된 바와 같이, 하이 레벨에서 로우 레벨이 된다. 이때, 래치 (138)의 출력은 초기 상태로 유지된다. 로우 레벨의 펌프 다운 신호 (DOWN)에 의해서 전류 방전부 (226)의 PMOS 트랜지스터 (218)가 턴-온됨에 따라 전류 미로 (222)는 신호 라인 (104)으로부터 전류를 방전하기 시작한다. 이때, 감지 회로 (600)의 출력 (SEN)은 여전히 초기 상태로 계속해서 유지된다.
상기 두 신호들 (fi) 및 (fb)의 위상 오차에 상응하는 시간이 경과한 후 입력 신호 (fi)가 하이 레벨에서 로우 레벨이 될 때, NAND 게이트 (120)의 출력은 로우 레벨에서 하이 레벨이 된다. 펌프 업 신호 (UP)를 제어하는 출력 제어 게이트로서 기능하는 NAND 게이트 (132)의 출력 (UP)은 상기 NAND 게이트 (120)의 출력이 로우 레벨에서 하이 레벨로 변화될 때, 도 5b에 도시된 바와 같이, 하이 레벨에서 로우 레벨이 된다. 그 결과, 인버터 (208)를 통해서 NMOS 트랜지스터 (210)가 턴-온되어서 전류 미러 (220)는 신호 라인 (104) 상으로 전류를 공급하기 시작한다.
이때, 감지 회로 (600)는 상기 전류 공급부 (224) 및 상기 전류 방전부 (226)가 동시에 동작하는 것을 감지하여서 감지 결과로서 로우 레벨의 감지 신호 (SEN)를 발생한다. 로우 레벨의 감지 신호 (SEN)가 출력 제어 게이트들 즉, NAND 게이트들 (132) 및 (134)에 제공되기 때문에, 펌프 업/다운 신호들 (UP) 및 (DOWN)은 동시에 로우 레벨에서 하이 레벨로 비활성화된다. 그 결과, 챠지 펌프 회로 (200)의 전류 공급부 (224) 및 전류 방전부 (226)가 비활성화된다. 그러므로, 상기 챠지 펌프 회로 (200)로부터의 전류는 더 이상 신호 라인 (104)으로/으로부터 공급/방전되지 않는다. 상기 전류 공급부 (224) 및 상기 전류 방전부 (226)가 비활성화될 때 상기 감지 회로 (600)의 출력 (SEN)은 로우 레벨에서 하이 레벨이 된다.
상기 전류 공급부 (224)와 상기 전류 방전부 (226)가 동시에 활성화될 때 발생되는 로우 레벨의 감지 신호 (SEN)에 의해서 펌프 업/다운 신호들 (UP) 및 (DOWN)이 비활성화되는 것은 앞서 설명되었다. 이와 동시에, 래치들 (136) 및 (138)의 출력들 모두 하이 레벨에서 로우 레벨이 되어서 출력 제어 게이트들 (132) 및 (134)에 제공된다. 하지만, 래치들 (136) 및 (138)에 의해서 출력 제어 게이트들 (132) 및 (134)이 제어되기 이전에, 전술한 바와 같이, 상기 감지 신호 (SEN)에 의해서 상기 출력 제어 게이트들 (132) 및 (134)이 먼저 제어된다.
계속해서, 상기 감지 회로 (600)는 상기 전류 공급부 (224) 및 상기 전류 방전부 (226)가 비활성화될 때 하이 레벨의 감지 신호 (SEN)를 발생한다. 그에 따라, 래치들 (136) 및 (138)은 초기 상태로 설정된다. 전술한 일련의 동작이 수행되는 전류 공급부 (224)의 PMOS 트랜지스터 (204)에 의해서 소모되는 전류 (i204) 및 전류 방전부 (226)의 NMOS 트랜지스터 (214)에 의해서 소모되는 전류 (i214)는 도 5d 및 도 5e에 도시된 바와 같다.
본 발명에 따른 디지탈 위상 동기 루프 회로 (1)에 의하면, 입력 신호 (fi)와 분주된 출력 신호 (fb) 사이의 위상차가 작더라도, 챠지 펌프 회로 (200)에서 공급/방전되는 상기 위상차에 상응하는 전류는 루프 필터 (300)를 통해 전압 제어 발진기 (400)의 제어 전압 (controlled voltage)으로서 제공된다. 더욱이, 본 발명에 따른 디지탈 위상 동기 루프 회로 (1)는 챠지 펌프 회로 (200)의 전류 공급부 (224) 및 전류 방전부 (226)가 동시에 동작되는 때를 감지하기 위한 감지 회로 (600)를 제공함으로써, 상기 위상차에 상응하는 양의 전류가 공급/방전된 후, 불필요한 신호 지연 없이 상기 챠지 펌프 회로 (200)가 비활성화된다. 그 결과, 종래와 같이 신호 지연으로 인해서 불필요하게 상기 챠지 펌프 회로 (200)에 의해서 소모되는 전류를 줄일 수 있다.
상기한 바와같이, 입력 신호와 주파수 분주기에 의해서 분주된 출력 신호 사이의 위상차를 보상하기 위해서 챠지 펌프 회로가 동작한 후, 위상 검출기 내의 신호 지연 없이 상기 챠지 펌프 회로는 감지 회로에 의해서 비활성화된다. 그 결과, 상기 신호 지연으로 인해서 발생되는 전력 소모가 감소된다.

Claims (8)

  1. 루프 필터로부터 제공되는 제어 전압에 응답해서 출력 주파수를 가지는 출력 신호를 발생하는 전압 제어 발진기 및; 상기 출력 신호의 상기 출력 주파수를 분주하여서 분주된 출력 주파수를 가지는 분주 출력 신호를 발생하는 주파수 분주기를 포함하고, 입력 주파수를 가지는 입력 신호에 응답해서 상기 출력 주파수를 가지는 상기 출력 신호를 발생하는 디지탈 위상 동기 루프 회로에 있어서:
    제 1 및 제 2 출력 제어 게이트들을 가지며, 상기 입력 신호 및 상기 분주 출력 신호의 위상차를 검출하여서 검출 결과로서 상기 제 1 및 제 2 출력 제어 게이트들을 통해서 펌프 업 및 펌프 다운 신호들을 각각 출력하는 위상 검출기와;
    출력 단자를 가지며, 상기 펌프 업 신호 및 상기 펌프 다운 신호에 응답해서 상기 위상차에 상응하는 전류를 상기 출력 단자에/로부터 공급/방전하기 위한 챠지 펌프 회로 및;
    상기 챠지 펌프 회로에 연결되며, 상기 펌프 업 신호 및 상기 펌프 다운 신호가 동시에 활성화되는 시점을 감지하여서 감지 결과로서 감지 신호를 발생하는 감지 회로를 포함하되,
    상기 제 1 및 제 2 출력 제어 게이트들로부터 출력되는 펌프 업 및 펌프 다운 신호들은 상기 감지 신호가 발생될 때 동시에 비활성화되는 것을 특징으로 하는 디지탈 위상 동기 루프 회로.
  2. 제 1 항에 있어서,
    상기 챠지 펌프 회로는,
    상기 펌프 업 신호에 응답해서 상기 출력 단자로 상기 위상차에 상응하는 전류를 공급하는 전류 공급 수단 및;
    상기 펌프 다운 신호에 응답해서 상기 출력 단자로부터 상기 위상차에 상응하는 전류를 방전하는 전류 방전 수단을 포함하는 것을 특징으로 하는 디지탈 위상 동기 루프 회로.
  3. 제 2 항에 있어서,
    상기 전류 공급 수단은,
    전원 전압이 인가되는 전원 단자에 연결되며, 상기 챠지 펌프의 출력 단자에 연결되는 제 1 출력 단자, 그리고 제 2 출력 단자를 가지는 전류 미러와;
    상기 펌프 업 신호를 반전시키기 위한 제 1 인버터와;
    상기 제 1 인버터의 출력에 의해서 제어되는 게이트, 그리고 상기 전류 미러의 상기 제 2 출력 단자와 접지 전압 사이에 형성되는 전류 통로를 가지는 NMOS 트랜지스터 및;
    상기 NMOS 트랜지스터와 상기 전류 미러의 상기 제 2 출력 단자 사이에 연결되는 저항을 포함하는 것을 특징으로 하는 디지탈 위상 동기 루프 회로.
  4. 제 2 항에 있어서,
    상기 전류 방전 수단은,
    접지 전압을 받아들이기 위한 접지 단자에 연결되며, 상기 챠지 펌프 회로의 출력 단자에 연결되는 제 1 입력 단자, 그리고 제 2 입력 단자를 가지는 전류 미러와;
    상기 펌프 다운 신호에 의해서 제어되는 게이트, 그리고 상기 전류 미러의 상기 제 2 입력 단자와 전원 전압 사이에 형성되는 전류 통로를 가지는 PMOS 트랜지스터 및;
    상기 PMOS 트랜지스터와 상기 전류 미러의 상기 제 2 입력 단자 사이에 연결되는 저항을 포함하는 것을 특징으로 하는 디지탈 위상 동기 루프 회로.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 감지 회로는,
    상기 접지 단자에서 먼 상기 NMOS 트랜지스터의 전류 통로의 일 단자에 연결되는 제 2 인버터 및;
    상기 제 2 인버터의 출력을 받아들이기 위한 제 1 입력 단자, 상기 전원 단자에서 먼 상기 PMOS 트랜지스터의 전류 통로의 일 단자에 연결되는 제 2 입력 단자, 그리고 상기 감지 신호를 출력하기 위한 출력 단자를 가지는 낸드 게이트를 포함하는 것을 특징으로 하는 디지탈 위상 동기 루프 회로.
  6. 제 1 항에 있어서,
    상기 위상 검출기는 상기 감지 신호에 의해서 각각 초기화되는 2 개의 래치들을 포함하는 것을 특징으로 하는 디지탈 위상 동기 루프 회로.
  7. 입력 주파수를 가지는 입력 신호에 응답해서 출력 주파수를 가지는 출력 신호를 발생하는 디지탈 위상 동기 루프 회로에 있어서:
    소정의 제수에 따라 상기 출력 신호의 상기 출력 주파수를 분주하여서 분주된 출력 주파수를 가지는 분주 출력 신호를 발생하는 주파수 분주기와;
    제 1 및 제 2 출력 제어 게이트들을 가지며, 상기 입력 신호 및 상기 분주 출력 신호의 위상차를 검출하여서 검출 결과로서 상기 제 1 및 제 2 출력 제어 게이트들을 통해서 펌프 업 및 펌프 다운 신호들을 각각 출력하는 위상 검출기와;
    출력 단자, 상기 펌프 업 신호에 응답해서 상기 위상차에 상응하는 전류를 상기 출력 단자에 공급하기 위한 전류 공급 수단, 그리고 상기 펌프 다운 신호에 응답해서 상기 출력 단자로부터 상기 위상차에 상응하는 전류를 방전하기 위한 전류 방전 수단을 포함하는 챠지 펌프 회로와;
    상기 챠지 펌프 회로에 연결되며, 상기 위상차에 상응하는 전류에 따라 변화되는 제어 전압을 발생하는 루프 필터와;
    상기 루프 필터로부터 제공되는 상기 제어 전압에 응답해서 상기 출력 주파수를 가지는 상기 출력 신호를 발생하는 전압 제어 발진기 및;
    상기 챠지 펌프 회로에 연결되며, 상기 전류 공급 수단 및 상기 전류 방전 수단이 동시에 활성화되는 시점을 감지하여 상기 감지 결과로서 감지 신호를 발생하는 감지 회로를 포함하되;
    상기 전류 공급 수단 및 상기 전류 방전 수단은 상기 감지 회로로부터 감지 신호가 발생될 때 동시에 비활성화되는 것을 특징으로 하는 디지탈 위상 동기 루프 회로.
  8. 제 7 항에 있어서,
    상기 위상 검출기는 상기 감지 신호에 의해서 각각 초기화되는 2 개의 래치들을 포함하는 것을 특징으로 하는 디지탈 위상 동기 루프 회로.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6275072B1 (en) * 1999-10-07 2001-08-14 Velio Communications, Inc. Combined phase comparator and charge pump circuit
US8755473B2 (en) * 2001-01-29 2014-06-17 Ipr Licensing, Inc. Method and apparatus for detecting rapid changes in signaling path environment
KR100532415B1 (ko) * 2003-01-10 2005-12-02 삼성전자주식회사 돌발지터 정보를 차단할 수 있는 동기루프 회로 및 이의돌발지터 정보 차단방법
KR100510523B1 (ko) * 2003-03-13 2005-08-26 삼성전자주식회사 데드존을 제거하는 지연 구간에서 발생한 클럭 트랜지션을차지 펌프 제어에 반영하는 위상/주파수 검출기 및 그위상/주파수 검출 방법
US7599677B2 (en) * 2004-03-31 2009-10-06 Broadcom Corporation Charge pump circuit having switches
KR100574980B1 (ko) * 2004-04-26 2006-05-02 삼성전자주식회사 빠른 주파수 락을 위한 위상 동기 루프
KR100579051B1 (ko) * 2004-07-30 2006-05-12 삼성전자주식회사 데드-존 제거를 위한 주파수/위상 검출기의 리셋신호발생장치 및 리셋신호 발생방법
JP4673613B2 (ja) * 2004-12-02 2011-04-20 エルピーダメモリ株式会社 Ｐｌｌ回路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4814726A (en) * 1987-08-17 1989-03-21 National Semiconductor Corporation Digital phase comparator/charge pump with zero deadband and minimum offset
US4952889A (en) * 1989-04-28 1990-08-28 Motorola, Inc. Loop filter modulated synthesizer
US5949264A (en) * 1996-11-29 1999-09-07 Lo; Dennis C. Digital phase detector and charge pump system reset and balanced current source matching methods and systems
US6181210B1 (en) * 1998-09-21 2001-01-30 Broadcom Corporation Low offset and low glitch energy charge pump for PLL-based timing recovery systems
US6154096A (en) * 1999-02-01 2000-11-28 Prominent Communications, Inc Latched charge pump for phase locked loop

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