JPH11122102A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】デッドロック状態に陥った場合であっても、自
動的に正常なロック状態に復帰させることができるＰＬ
Ｌ回路を提供すること。 【解決手段】ＰＬＬ回路がデッドロック状態に陥ったこ
とを検出し、電圧制御発振器の出力信号の発振周波数を
制御するコントロール信号の電圧レベルが低下するよう
に、位相比較器から出力される制御信号を制御すること
により、上記課題を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基準信号に位相同
期された出力信号を発生するＰＬＬ回路（Phase-Locked
Loop:位相同期ループ）に関するものである。

【０００２】

【従来の技術】図３は、従来のＰＬＬ回路の一例の概念
図である。図示例のＰＬＬ回路４４は、基準信号および
フィードバック信号が入力され、制御信号ＵＰ，ＤＯＷ
Ｎを出力する位相比較器１２、制御信号ＵＰ，ＤＯＷＮ
が入力され、誤差信号を出力するチャージポンプ１６、
誤差信号が入力され、コントロール信号を出力するルー
プフィルタ１８、コントロール信号が入力され、出力信
号を出力する電圧制御発振器２０、および、電圧制御発
振器２０の出力信号が入力され、フィードバック信号を
出力するロジック回路２２を有する。

【０００３】ここで、チャージポンプ１６は、Ｐ型ＭＯ
Ｓトランジスタ（以下、ＰＭＯＳという）３０およびＮ
型ＭＯＳトランジスタ（以下、ＮＭＯＳという）３２を
有し、そのゲートには、各々位相比較器１２から出力さ
れる制御信号ＵＰ，ＤＯＷＮが入力されている。また、
ＰＭＯＳ３０およびＮＭＯＳ３２のソースは、各々電源
およびグランドに接続され、そのドレインは短絡され
て、このチャージポンプ１６の出力となる誤差信号とさ
れている。

【０００４】このＰＬＬ回路４４においては、位相比較
器１２によって、基準信号とフィードバック信号との間
の位相差が検出され、その検出結果である制御信号Ｕ
Ｐ，ＤＯＷＮが出力される。チャージポンプ１６から
は、制御信号ＵＰ，ＤＯＷＮに応じたパルス幅の誤差信
号が出力され、この誤差信号は、ループフィルタ１８に
よってアナログ信号に変換され、誤差信号に応じた電圧
レベルを有するコントロール信号が出力される。

【０００５】例えば、基準信号に対してフィードバック
信号の位相の方が遅いときには、フィードバック信号の
位相を早くするために、コントロール信号の電圧レベル
が高くされ、逆に、早いときには電圧レベルが低くされ
る。電圧制御発振器２０の出力信号は、コントロール信
号の電圧レベルに応じて発振周波数が変更され、これに
応じて、ロジック回路２２から出力されるフィードバッ
ク信号の発振周波数も変更される。

【０００６】そして、以後同様にして、基準信号と発振
周波数の変更されたフィードバック信号との間の位相差
を繰り返し検出することにより、基準信号およびフィー
ドバック信号の周波数および位相が同期（ロック）され
る。このように、ＰＬＬ回路４４においては、コントロ
ール信号の電圧レベルにより、フィードバック信号の周
波数および位相を制御して、基準信号とフィードバック
信号の位相が同期された出力信号を得ている。

【０００７】ところで、上記ＰＬＬ回路４４は、単体で
ＩＣ化されるばかりでなく、例えば制御装置や処理装
置、ＣＰＵ等のような個別のＩＣの中に搭載されてオン
チップ化され、そのクロック制御等に用いられる場合も
ある。この場合、電圧変動や温度変動、プロセス変動等
の様々な条件を考慮すると、使用される発振周波数を中
心として、低い周波数から高い周波数まで動作できるよ
うに、充分な余裕を持って電圧制御発振器２０の設計を
行う必要がある。

【０００８】このように、電圧制御発振器２０の発振周
波数に充分な余裕を持って設計されたＰＬＬ回路４４を
搭載するＩＣにおいては、ＩＣを実際に動作させるとき
の実動作周波数よりも、非常に高い周波数まで電圧制御
発振器２０を発振させることができる。例えば、ワース
ト条件のときには、それほど高い周波数まで発振しない
としても、ティピカル条件、さらにはベスト条件のとき
には、電圧制御発振器２０の最大発振周波数は非常に高
い周波数となる。

【０００９】ところで、ロジック回路２２において、フ
ィードバック信号の経路には、通常、論理ゲートやフリ
ップフロップ等の回路素子が接続されているが、例えば
電源投入時等のように、ＰＬＬ回路４４の動作が不安定
な場合、コントロール信号の電圧レベルが上昇して電圧
制御発振器２０の出力信号の発振周波数が高くなると、
フィードバック信号の経路上のいずれかの回路素子が、
電圧制御発振器２０の出力信号の発振周波数でトグルで
きなくなり、位相比較器１２にフィードバック信号が入
力されなくなる場合がある。

【００１０】位相比較器１２にフィードバック信号が入
力されなくなると、位相比較器１２は、フィードバック
信号が基準信号よりも遅れていると判断し、さらに電圧
制御発振器２０の発振周波数を高くするように制御信号
ＵＰ，ＤＯＷＮを出力する。こうして、コントロール信
号の電圧レベルはさらに上昇され、ついには高い電圧レ
ベルに固定される。ここで、フィードバック信号の経路
が高い周波数で動作しない回路であった場合、フィード
バック信号がトグルしなくなるというデッドロック状態
に陥ることになる。

【００１１】しかし、ＰＬＬ回路４４は一度デッドロッ
ク状態に陥ると、例えば電源をオフ状態にする等の初期
化を行わなければ、正常なロック状態に復帰させること
ができず、安定したＰＬＬ回路システムを構成するのは
難しかった。

【００１２】従って、ＰＬＬ回路４４を搭載したＩＣに
おいて、デッドロック状態を未然に回避するためには、
ＩＣの実動作周波数よりも非常に高い周波数まで動作で
きるように、フィードバック信号の経路の動作上限周波
数を考慮して設計を行わなければならない。特に、ＰＬ
Ｌ回路４４をクロック制御に用いている場合には、クロ
ック信号の経路が実動作周波数よりも非常に高い周波数
まで動作できるようにしなければならず、クロック信号
の経路の負荷に対する制約が厳しくなる等、設計上の制
約が多くなり、設計が非常に困難になるという問題点が
あった。

【００１３】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、デッドロック状
態に陥った場合であっても、自動的に正常なロック状態
に復帰させることができるＰＬＬ回路を提供することに
ある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、基準信号とフィードバック信号との間の
位相差を検出して制御信号を出力する位相比較器と、前
記制御信号に応じて、前記基準信号とフィードバック信
号との間の位相差に応じたパルス幅を有する誤差信号を
出力するチャージポンプと、前記誤差信号のパルス幅に
応じた電圧レベルを有するコントロール信号を出力する
ループフィルタと、前記コントロール信号の電圧レベル
に応じた発振周波数の出力信号を出力する電圧制御発振
器と、この電圧制御発振器の出力信号に基づいて動作す
る前記フィードバック信号を出力するロジック回路と、
デッドロック状態に陥ったことを検出して検出信号を出
力するデッドロック検出回路と、前記検出信号に応じ
て、前記コントロール信号の電圧レベルが低下するよう
に前記制御信号を制御する制御信号制御回路とを有する
ことを特徴とするＰＬＬ回路を提供するものである。

【００１５】ここで、前記デッドロック検出回路は、前
記基準信号もしくはこの基準信号を分周した分周信号に
よってセットされ、前記フィードバック信号の遷移を検
出して出力されるクリア信号によってリセットされる信
号を前記検出信号として出力するのが好ましい。

【００１６】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のＰＬＬ回路を詳細に説明す
る。

【００１７】図１は、本発明のＰＬＬ回路の一実施例の
概念図である。本発明のＰＬＬ回路１０は、デッドロッ
ク状態に陥った場合であっても、これを自動的に正常な
ロック状態に復帰させて、基準信号に位相同期された出
力信号を発生するもので、基本的に、位相比較器１２、
制御信号制御回路１４、チャージポンプ１６、ループフ
ィルタ１８、電圧制御発振器２０、ロジック回路２２お
よびデッドロック検出回路２４を有する。

【００１８】図示例のＰＬＬ回路１０において、位相比
較器１２には、ＰＬＬ回路１０の外部から供給される所
定周波数の基準信号、および、ロジック回路２２から出
力される所定周波数のフィードバック信号が入力され
る。位相比較器１２は、基準信号とフィードバック信号
との間の位相差を検出し、その位相比較結果である制御
信号ＵＰ１，ＤＯＷＮ１を出力する。

【００１９】制御信号ＵＰ１，ＤＯＷＮ１は、デッドロ
ック検出回路２４から出力される検出信号とともに制御
信号制御回路１４に入力される。制御信号制御回路１４
は、ＰＬＬ回路１０がデッドロック状態に陥った場合、
検出信号に応じて、ループフィルタ１８から出力される
コントロール信号の電圧レベルが低下するように制御信
号ＵＰ１，ＤＯＷＮ１を制御し、チャージポンプ１６を
制御する制御信号ＵＰ２，ＤＯＷＮ２を出力する。

【００２０】図示例において、制御信号制御回路１４
は、２つのＮＯＲゲート２６，２８を有する。ＮＯＲゲ
ート２６，２８の一方の入力端子には、各々制御信号Ｕ
Ｐ１，ＤＯＷＮ１が入力され、その他方の入力端子には
検出信号が共通に入力され、その各々の出力信号は、こ
の制御信号制御回路１４の出力となる制御信号ＵＰ２，
ＤＯＷＮ２とされている。

【００２１】図示例の制御信号制御回路１４において
は、ＰＬＬ回路１０がデッドロック状態に陥っておら
ず、検出信号としてローレベルが入力された場合、制御
信号ＵＰ１，ＤＯＷＮ１がそのままの状態で制御信号Ｕ
Ｐ２，ＤＯＷＮ２として出力される。これに対し、デッ
ドロック状態に陥り、検出信号としてハイレベルが入力
された場合、制御信号ＵＰ２，ＤＯＷＮ２は、制御信号
ＵＰ１，ＤＯＷＮ１の状態に係わらずいずれもハイレベ
ルとされる。

【００２２】なお、制御信号制御回路１４は、図示例の
ものに限定されず、位相比較器１２から出力される制御
信号ＵＰ１，ＤＯＷＮ１の極性に応じて、例えばＡＮＤ
ゲートを用いる等、デッドロック検出回路２４によりＰ
ＬＬ回路１０がデッドロック状態に陥ったことが検出さ
れた場合に、コントロール信号の電圧レベルを低下する
ように、チャージポンプ１６を制御する制御信号ＵＰ
２，ＤＯＷＮ２を出力することができるものであればよ
い。

【００２３】続いて、制御信号ＵＰ２，ＤＯＷＮ２はチ
ャージポンプ１６に入力される。チャージポンプ１６
は、制御信号ＵＰ２，ＤＯＷＮ２に応じて、基準信号と
フィードバック信号との間の位相差に応じたパルス幅を
有する誤差信号を出力する。図示例のチャージポンプ１
６は、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳとい
う）３０、および、Ｎ型ＭＯＳトランジスタ（以下、Ｎ
ＭＯＳという）３２を有し、そのソースは、各々電源お
よびグランドに接続され、そのゲートには、各々制御信
号ＵＰ２，ＤＯＷＮ２が入力され、そのドレインは短絡
されて、このチャージポンプ１６の出力となる誤差信号
とされている。

【００２４】続いて、チャージポンプ１６から出力され
る誤差信号はループフィルタ１８に入力される。ループ
フィルタ１８は、誤差信号をアナログ信号に変換し、誤
差信号に応じた電圧レベルを有するコントロール信号を
出力する。ループフィルタ１８から出力されるコントロ
ール信号は電圧制御発振器２０に入力される。電圧制御
発振器２０は、コントロール信号の電圧レベルに応じた
発振周波数の出力信号を出力する。

【００２５】電圧制御発振器２０の出力信号はロジック
回路２２に入力される。ロジック回路２２は、電圧制御
発振器２０の出力信号に基づいて動作する内部回路を概
念的に示すものである。ロジック回路２２からは、例え
ばバッファにより電圧制御発振器２０の出力信号をバッ
ファリングする、あるいは、分周回路等によって所定の
周波数に分周し、電圧制御発振器２０の出力信号に基づ
いて動作するフィードバック信号が出力される。

【００２６】フィードバック信号は、位相比較器１２と
ともに、デッドロック検出回路２４に入力される。デッ
ドロック検出回路２４には、基準信号とともに、このＰ
ＬＬ回路１０の外部から供給されるリセット信号ＲＥＳ
ＥＴＮも入力される。デッドロック検出回路２４は、こ
のＰＬＬ回路１０がデッドロック状態に陥っているかど
うかを検出し、その検出結果である検出信号を出力す
る。

【００２７】デッドロック検出回路２４は、図示例にお
いては、分周回路３４、遅延回路３６、ＥＮＯＲゲート
３８および２つのフリップフロップ４０，４２を有す
る。分周回路３４には基準信号が入力され、分周回路３
４から出力される分周信号は、２つのフリップフロップ
４０，４２のクロック入力端子に入力されている。遅延
回路３６にはフィードバック信号が入力され、その出力
信号は、ＥＮＯＲゲート３８の一方の入力端子に入力さ
れている。

【００２８】また、ＥＮＯＲゲート３８の他方の入力端
子にはフィードバック信号が入力され、その出力信号で
あるクリア信号は、フリップフロップ４０のクリア入力
端子に入力されている。フリップフロップ４０のデータ
入力端子は電源に接続され、その出力信号は、フリップ
フロップ４２のデータ入力端子に入力されている。ま
た、フリップフロップ４２のクリア入力端子には、検出
信号を初期化するリセット信号ＲＥＳＥＴＮが入力さ
れ、その出力信号は検出信号とされている。

【００２９】デッドロック検出回路２４において、分周
回路３４は、基準信号を分周して所定周波数の分周信号
を出力する。遅延回路３６およびＥＮＯＲゲート３８
は、フィードバック信号の遷移を検出する。すなわち、
フィードバック信号は、遅延回路３６によって所定時間
遅延され、ＥＮＯＲゲート３８からは、フィードバック
信号の立ち上がりおよび立ち下がりで、遅延回路３６の
遅延時間に相当するパルス幅を有するローレベルのクリ
ア信号が出力される。

【００３０】また、フリップフロップ４０は、分周回路
３４から出力される分周信号の立ち上がりでハイレベル
にセットされ、ＥＮＯＲゲート３８から出力されるクリ
ア信号のローレベルによってローレベルにリセットされ
る。フリップフロップ４２は、リセット信号ＲＥＳＥＴ
Ｎのローレベルによってローレベルに初期化された後、
分周信号の立ち下がりでフリップフロップ４０の出力信
号を保持し、これを検出信号として出力する。

【００３１】上述するように、フリップフロップ４０
は、分周信号の立ち上がりでハイレベルにセットされ、
これが分周信号の立ち下がりでフリップフロップ４２に
保持されて検出信号として出力される。すなわち、図示
例のデッドロック検出回路２４では、分周信号の立ち上
がりから立ち下がりまでの間に、フィードバック信号が
遷移してクリア信号が出力されない場合、ＰＬＬ回路１
０がデッドロック状態に陥ったものと見なされ、ハイレ
ベルの検出信号が出力される。

【００３２】従って、基準信号の分周数は、基準信号お
よびフィードバック信号の発振周波数の関係から、デッ
ドロック検出回路２４が誤動作しない最適な分周数を算
出するのが好ましい。なお、分周回路３４は必ずしも必
要なものではなく、基準信号およびフィードバック信号
の発振周波数に応じて適宜設けるようにすればよい。ま
た、デッドロック検出回路２４は、図示例のものに限定
されず、例えばマイコン等を用いて、基準信号およびフ
ィードバック信号の遷移をモニターして、ＰＬＬ回路１
０がデッドロック状態に陥ったことを検出するようにし
てもよい。

【００３３】本発明のＰＬＬ回路１０は、基本的に以上
のように構成される。次に、本発明のＰＬＬ回路１０の
動作について説明する。まず、ＰＬＬ回路１０が、デッ
ドロック状態に陥ることなく、正常なロック状態となる
場合の動作について説明する。

【００３４】ＰＬＬ回路１０においては、まず、リセッ
ト信号ＲＥＳＥＴＮが所定時間ローレベルとされ、デッ
ドロック検出回路２４のフリップフロップ４２の出力信
号である検出信号がローレベルに初期化される。その
後、リセット信号ＲＥＳＥＴＮがハイレベルとされる
と、位相比較器１２において、基準信号とフィードバッ
ク信号との間の位相差が検出され、その検出結果である
制御信号ＵＰ１，ＤＯＷＮ１が出力される。

【００３５】例えば、図示例の位相比較器１２において
は、基準信号の位相よりもフィードバック信号の位相の
方が遅い場合、制御信号ＤＯＷＮ１がローレベルに保持
されつつ、制御信号ＵＰ１が、両者の位相差に応じた所
定時間ローレベルとされる。これに対して、基準信号の
位相よりもフィードバック信号の位相の方が早い場合、
制御信号ＵＰ１がハイレベルに保持されつつ、制御信号
ＤＯＷＮ１が、両者の位相差に応じた所定時間ハイレベ
ルとされる。

【００３６】上述するように、デッドロック検出回路２
４から出力される検出信号はローレベルであるから、位
相比較器１２から出力される制御信号ＵＰ１，ＤＯＷＮ
１は、そのままの状態で各々制御信号制御回路１４のＯ
Ｒゲート２６，２８を経て、制御信号ＵＰ２，ＤＯＷＮ
２としてチャージポンプ１６に入力される。そして、チ
ャージポンプ１６からは、基準信号とフィードバック信
号との間の位相差に応じたパルス幅を持つ誤差信号が出
力される。

【００３７】例えば、制御信号ＤＯＷＮ２がローレベル
に保持されつつ、制御信号ＵＰ２がローレベルとされる
と、ＰＭＯＳ３０はオン状態、かつ、ＮＭＯＳ３２はオ
フ状態となり、誤差信号は、オン状態のＰＭＯＳ３０を
介して、制御信号ＵＰ２のパルス幅に応じた所定の一定
時間チャージアップされ、チャージポンプ１６からは、
基準信号とフィードバック信号との間の位相差に応じた
パルス幅を持つハイレベルの誤差信号が出力される。

【００３８】これとは逆に、制御信号ＵＰ２がハイレベ
ルに保持されつつ、制御信号ＤＯＷＮ２がハイレベルと
されると、ＰＭＯＳ３０はオフ状態、かつ、ＮＭＯＳ３
２はオン状態となり、誤差信号は、オン状態のＮＭＯＳ
３２を介して、制御信号ＤＯＷＮ２のパルス幅に応じた
所定の一定時間ディスチャージされ、チャージポンプ１
６からは、基準信号とフィードバック信号との間の位相
差に応じたパルス幅を持つローレベルの誤差信号が出力
される。

【００３９】チャージポンプ１６から出力される誤差信
号はループフィルタ１８に入力され、ループフィルタ１
８によって、そのフィルタ定数に対応するアナログ信号
に変換され、所定の電圧レベルを有するコントロール信
号が出力される。そして、ループフィルタ１８から出力
されるコントロール信号は、電圧制御発振器２０に入力
され、電圧制御発振器２０から出力される出力信号の発
振周波数は、コントロール信号の電圧レベルに応じて変
更される。

【００４０】電圧制御発振器２０から出力される出力信
号は、ロジック回路２２に入力され、ロジック回路２２
からは、電圧制御発振器２０の出力信号に基づいて動作
する所定周波数のフィードバック信号が出力される。

【００４１】デッドロック検出回路２４では、分周回路
３４によって基準信号が分周され、分周回路３４の分周
信号の立ち上がりによって、一旦、フリップフロップ４
０がハイレベルにセットされる。一方、遅延回路３６お
よびＥＮＯＲゲート３８によってフィードバック信号の
遷移が検出され、遅延回路３６の遅延時間に相当するパ
ルス幅を有するローレベルのクリア信号が出力され、フ
リップフロップ４０がローレベルにリセットされる。

【００４２】その後、フリップフロップ４０の出力信号
が分周信号の立ち下がりでフリップフロップ４２に保持
されるため、検出信号はローレベルのままである。以後
同様にして、基準信号と発振周波数の変更されたフィー
ドバック信号とを繰り返し比較することにより、基準信
号とフィードバック信号との周波数および位相が同期
（ロック）される。本発明のＰＬＬ回路１０は、基本的
に、以上のように動作する。

【００４３】次に、ＰＬＬ回路１０がデッドロック状態
に陥った場合の動作について、図２に示されるタイミン
グチャートを参照しながら説明する。なお、図１に示す
ＰＬＬ回路１０においては、分周回路３４から出力され
る分周信号、フリップフロップ４０の出力信号、ＥＮＯ
Ｒゲートから出力されるクリア信号およびフリップフロ
ップ４２から出力される検出信号を各々信号Ａ，Ｂ，
Ｃ，Ｄとし、これらの信号の動作を図２のタイミングチ
ャートに示す。

【００４４】上述するように、基準信号とフィードバッ
ク信号との周波数および位相が同期された後、何らかの
理由により、ＰＬＬ回路１０がデッドロック状態に陥っ
た場合、電圧制御発振器２０は、コントロール信号の電
圧レベルに係わらず発振が停止され、これに応じてフィ
ードバック信号も発振が停止される。図２のタイミング
チャートに示されるように、本実施例では、フィードバ
ック信号がローレベルで停止するものとする。

【００４５】基準信号が発振されたままの状態で、フィ
ードバック信号の発振が停止してローレベルになると、
位相比較器１２では、基準信号の位相よりもフィードバ
ック信号の位相の方が遅れていると判断され、制御信号
ＤＯＷＮ１がローレベルに保持されつつ、制御信号ＵＰ
１が、両者の位相差に応じた所定時間ローレベルとされ
る。従って、チャージポンプ１６からはハイレベルの誤
差信号が出力され、コントロール信号の電圧レベルはさ
らに上昇される。

【００４６】デッドロック検出回路２４においては、分
周回路３４から出力される分周信号の立ち上がりによっ
て、フリップフロップ４０がハイレベルにセットされ、
これに対して、遅延回路３６およびＥＮＯＲゲート３８
によってフィードバック信号の遷移が検出されず、クリ
ア信号が出力されないため、フリップフロップ４０の出
力信号であるハイレベルが分周信号の立ち下がりでフリ
ップフロップ４２に保持され、検出信号がハイレベルと
なる。

【００４７】検出信号がハイレベルになると、制御信号
制御回路１４から出力される制御信号ＵＰ２，ＤＯＷＮ
２は、制御信号ＵＰ１，ＤＯＷＮ１の状態に係わらず、
いずれもハイレベルとされ、チャージポンプ１６のＰＭ
ＯＳ３０がオフ状態、かつ、ＮＭＯＳ３２がオン状態と
される。従って、ＰＭＯＳ３０によるチャージアップが
停止され、かつ、ＮＭＯＳ３２によってディスチャージ
され、チャージポンプ１６から出力される誤差信号がロ
ーレベルとされる。

【００４８】チャージポンプ１６から出力されるローレ
ベルの誤差信号は、ループフィルタ１８によってフィル
タ定数に応じたアナログ信号に変換され、コントロール
信号の電圧レベルが低下される。コントロール信号の電
圧レベルが低下すると、電圧制御発振器２０からは、こ
れに応じた所定周波数の出力信号が出力され、ロジック
回路２２からは、電圧制御発振器２０の出力信号に基づ
いて所定周波数のフィードバック信号が出力される。

【００４９】フィードバック信号の動作が開始される
と、位相比較器１２において、基準信号とフィードバッ
ク信号との間の位相差が検出され、その検出結果である
制御信号ＵＰ１，ＤＯＷＮ１が出力される。一方、デッ
ドロック検出回路２４では、遅延回路３６およびＥＮＯ
Ｒゲート３８によってフィードバック信号の遷移が検出
され、遅延回路３６の遅延時間に相当するパルス幅を有
するローレベルのクリア信号が出力され、フリップフロ
ップ４０がローレベルにリセットされる。

【００５０】フリップフロップ４０の出力信号は、分周
信号の立ち下がりでフリップフロップ４２に保持され、
検出信号がローレベルとなる。検出信号がローレベルに
なると、制御信号制御回路１４からは、制御信号ＵＰ
２，ＤＯＷＮ２として制御信号ＵＰ１，ＤＯＷＮ１がそ
のままの状態で出力されるようになり、以後、基準信号
とフィードバック信号とが繰り返し比較され、最終的
に、基準信号と出力信号との周波数および位相が再び同
期される。

【００５１】このように、本発明のＰＬＬ回路１０にお
いては、デッドロック検出回路２４によって、ＰＬＬ回
路１０がデッドロック状態に陥ったことが検出され、制
御信号制御回路１４によって、コントロール信号の電圧
レベルが低下されるように制御信号ＵＰ２，ＤＯＷＮ２
が制御されるため、ＰＬＬ回路１０がデッドロック状態
に陥った場合であっても、自動的にＰＬＬ回路１０を正
常なロック状態に復帰させることができる。

【００５２】以上、本発明のＰＬＬ回路について詳細に
説明したが、本発明は上記実施例に限定されず、本発明
の主旨を逸脱しない範囲において、種々の改良や変更を
してもよいのはもちろんである。

【００５３】

【発明の効果】以上詳細に説明したように、本発明のＰ
ＬＬ回路は、デッドロック状態に陥ったことを検出し、
電圧制御発振器の出力信号の発振周波数を制御するコン
トロール信号の電圧レベルが低下するように、位相比較
器から出力される制御信号を制御するようにしたもので
ある。従って、本発明のＰＬＬ回路によれば、デッドロ
ック状態に陥った場合であっても、これを自動的に検出
してコントロール信号の電圧レベルを低下させ、ＰＬＬ
回路を正常なロック状態に復帰させることができるた
め、安定したＰＬＬ回路システムを構築することができ
る。

【図面の簡単な説明】

【図１】 本発明のＰＬＬ回路の一実施例の概念図であ
る。

【図２】 本発明のＰＬＬ回路の動作を表す一実施例の
タイミングチャートである。

【図３】 従来のＰＬＬ回路の一例の概念図である。

【符号の説明】

１０，４４ ＰＬＬ回路 １２ 位相比較器 １４ 制御信号制御回路 １６ チャージポンプ １８ ループフィルタ ２０ 電圧制御発振器 ２２ ロジック回路 ２４ デッドロック検出回路 ２６，２８ ＮＯＲゲート ３０ Ｐ型ＭＯＳトランジスタ ３２ Ｎ型ＭＯＳトランジスタ ３４ 分周回路 ３６ 遅延回路 ３８ ＥＮＯＲゲート ４０，４２ フリップフロップ

Claims (2)

【特許請求の範囲】
1. 【請求項１】基準信号とフィードバック信号との間の位
   相差を検出して制御信号を出力する位相比較器と、前記
   制御信号に応じて、前記基準信号とフィードバック信号
   との間の位相差に応じたパルス幅を有する誤差信号を出
   力するチャージポンプと、前記誤差信号のパルス幅に応
   じた電圧レベルを有するコントロール信号を出力するル
   ープフィルタと、前記コントロール信号の電圧レベルに
   応じた発振周波数の出力信号を出力する電圧制御発振器
   と、この電圧制御発振器の出力信号に基づいて動作する
   前記フィードバック信号を出力するロジック回路と、デ
   ッドロック状態に陥ったことを検出して検出信号を出力
   するデッドロック検出回路と、前記検出信号に応じて、
   前記コントロール信号の電圧レベルが低下するように前
   記制御信号を制御する制御信号制御回路とを有すること
   を特徴とするＰＬＬ回路。
2. 【請求項２】前記デッドロック検出回路は、前記基準信
   号もしくはこの基準信号を分周した分周信号によってセ
   ットされ、前記フィードバック信号の遷移を検出して出
   力されるクリア信号によってリセットされる信号を前記
   検出信号として出力することを特徴とする請求項１に記
   載のＰＬＬ回路。