JP2000049598A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 暴走状態から自動的に脱しロックイン状態を
回復しうるＰＬＬ回路を実現して、ＰＬＬ回路及びこれ
を含む論理集積回路装置等の信頼性を高める。 【解決手段】 入力クロック信号Ｐｉｎ及び帰還クロッ
ク信号Ｐｆｂの位相を比較する位相比較回路ＰＤと、位
相比較回路ＰＤから出力されるアップ信号ＵＰ及びダウ
ン信号ＤＮに従って制御電圧ＶＣを生成するチャージポ
ンプ回路ＣＰと、制御電圧ＶＣに応じて出力クロック信
号Ｐｏｕｔを生成する電圧制御型発振回路ＶＣＯと、出
力クロック信号Ｐｏｕｔを分周して帰還クロック信号Ｐ
ｆｂを生成する分周回路ＦＤとを含むＰＬＬ回路に、出
力クロック信号Ｐｏｕｔがロックイン可能な領域から逸
脱しことを判定する異常検出回路ＴＤと、この出力信号
ＣＣ０〜ＣＣ２を受けて制御電圧ＶＣの電位を所定値に
リセットする異常回復回路ＴＣとを設ける。異常検出回
路ＴＤによる判定時間を任意に設定できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はＰＬＬ（Ｐｈａｓ
ｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関し、例えば、シ
ングルチップマイクロコンピュータ等の論理集積回路装
置に搭載されるＰＬＬ回路ならびにその信頼性向上に利
用して特に有効な技術に関する。

【０００２】

【従来の技術】入力クロック信号に位相同期された内部
クロック信号を形成するＰＬＬ回路があり、このような
ＰＬＬ回路をクロック信号源として含むシングルチップ
マイクロコンピュータ等の論理集積回路装置がある。Ｐ
ＬＬ回路は、例えば、図５に示されるように、入力クロ
ック信号Ｐｉｎと内部クロック信号つまり出力クロック
信号Ｐｏｕｔを分周して形成される帰還クロック信号Ｐ
ｆｂとの間の位相差に応じたパルス幅のアップ信号ＵＰ
及びダウン信号ＤＮを選択的に形成する位相比較回路Ｐ
Ｄと、位相比較回路ＰＤから出力されるアップ信号ＵＰ
及びダウン信号ＤＮに従って入力クロック信号Ｐｉｎ及
び帰還クロック信号Ｐｆｂの位相差に応じた電位の制御
電圧ＶＣを生成するチャージポンプ回路ＣＰと、その周
波数が制御電圧ＶＣの電位に従って制御される内部クロ
ック信号つまり出力クロック信号Ｐｏｕｔを生成する電
圧制御型発振回路ＶＣＯとを含む。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記図５のようなＰＬＬ回路を搭載す
る論理集積回路装置の開発に従事し、次の問題点に気付
いた。すなわち、上記ＰＬＬ回路では、帰還クロック信
号Ｐｆｂの位相が入力クロック信号Ｐｉｎより遅れたと
き、位相比較回路ＰＤによってアップ信号ＵＰがその位
相差に応じた期間だけハイレベルとされる。この結果、
制御電圧ＶＣの電位が高くされて、出力クロック信号Ｐ
ｏｕｔの周波数が高くされ、その位相が進められる。ま
た、逆に帰還クロック信号Ｐｆｂの位相が入力クロック
信号Ｐｉｎより進んだときは、位相比較回路ＰＤによっ
てダウン信号ＤＮがその位相差に応じた期間だけハイレ
ベルとされる。この結果、制御電圧ＶＣの電位が低くさ
れて、出力クロック信号Ｐｏｕｔの周波数が低くされ、
その位相が遅くされる。この結果、帰還クロック信号Ｐ
ｆｂの位相が入力クロック信号Ｐｉｎに対していわゆる
ロックインされた状態となり、これによって論理集積回
路装置の高速動作が実現される。

【０００４】しかし、上記ＰＬＬ回路では、何らかの外
的要因等で出力クロック信号Ｐｏｕｔの周波数がある程
度以上高くなると、電圧制御型発振回路ＶＣＯや分周回
路ＦＤを含む帰還経路の周波数特性等が原因となって、
出力クロック信号Ｐｏｕｔつまり帰還クロック信号Ｐｆ
ｂの周波数がゼロとなる現象が生じる。このとき、位相
比較回路ＰＤは、帰還クロック信号Ｐｆｂの周波数が入
力クロック信号Ｐｉｎより低いと誤認してアップ信号Ｕ
Ｐをハイレベルとし続け、制御電圧ＶＣの電位をさらに
高くして、出力クロック信号Ｐｏｕｔの周波数をさらに
高くしようと作用する。この結果、ＰＬＬ回路はいわゆ
る暴走状態となり、ロックイン状態を回復できなくなっ
て、ＰＬＬ回路ひいてはこれを含む論理集積回路装置が
正常に動作できなくなり、その信頼性が低下する。ま
た、これに対処しようとして出力クロック信号Ｐｏｕｔ
の周波数をある程度以下に抑えようとすると、ＰＬＬ回
路を含む論理集積回路装置のマシンサイクルの高速化が
制約を受ける。

【０００５】この発明の目的は、暴走状態から自動的に
脱し、ロックイン状態を回復しうるＰＬＬ回路を実現す
ることにある。この発明の他の目的は、ＰＬＬ回路及び
これを含む論理集積回路装置等の信頼性を高めるととも
に、ＰＬＬ回路の使用周波数を高め、論理集積回路装置
等のマシンサイクルを高速化することにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、例えば論理集積回路装置等に
搭載され、入力クロック信号及び帰還クロック信号の位
相を比較する位相比較回路と、位相比較回路から出力さ
れるアップ信号及びダウン信号に従って入力クロック信
号及び帰還クロック信号の位相差に応じた電位の制御電
圧を生成するチャージポンプ回路と、制御電圧の電位に
応じた周波数の出力クロック信号を生成する電圧制御型
発振回路と、出力クロック信号を分周して帰還クロック
信号を生成する分周回路とを含むＰＬＬ回路に、例えば
出力クロック信号の周波数がゼロとなっている時間を計
時して、出力クロック信号の周波数がロックイン可能な
領域から逸脱しことを判定する異常検出回路と、異常検
出回路の出力信号を受けて制御電圧の電位を所定値にリ
セットする異常回復回路とを設けるとともに、異常検出
回路による判定時間を、所定の外部端子又はパッドを介
して任意に設定できるようにする。

【０００８】上記した手段によれば、所望の時間をもっ
て暴走状態となったことを自ら判定し、自動的にロック
イン状態を回復しうるＰＬＬ回路を実現することができ
る。この結果、ＰＬＬ回路ひいてはこれを含む論理集積
回路装置等の信頼性を高めることができるとともに、Ｐ
ＬＬ回路の使用周波数を高め、ＰＬＬ回路を含む論理集
積回路装置等のマシンサイクルを高速化することができ
る。

【０００９】

【発明の実施の形態】図１には、この発明が適用された
ＰＬＬ回路の一実施例のブロック図が示されている。ま
た、図２及び図３には、図１のＰＬＬ回路に含まれる異
常検出回路ＴＤ及び異常回復回路ＴＣの一実施例の回路
図がそれぞれ示され、図４には、図１のＰＬＬ回路の一
実施例の信号波形図が示されている。これらの図をもと
に、ＰＬＬ回路の構成及び動作ならびにその特徴につい
て説明する。

【００１０】なお、この実施例のＰＬＬ回路は、特に制
限されないが、そのクロック信号源としてシングルチッ
プマイクロコンピュータに搭載され、入力クロック信号
Ｐｉｎをもとに、例えばその４倍の周波数を有する内部
クロック信号つまり出力クロック信号Ｐｏｕｔを生成す
る。図１の各ブロックを構成する回路素子は、シングル
チップマイクロコンピュータを構成する他の回路素子と
ともに、公知のＭＯＳＦＥＴ（金属酸化物半導体型電界
効果トランジスタ。この明細書では、ＭＯＳＦＥＴをし
て絶縁ゲート型電界効果トランジスタの総称とする）集
積回路の製造技術によって単結晶シリコンのような１個
の半導体基板面上に形成される。また、以下の図面で
は、キャパシタＣ１及びＭＯＳＦＥＴＮ１が独立した回
路素子として示されているが、実際には、キャパシタＣ
１はチャージポンプ回路ＣＰに含まれ、ＭＯＳＦＥＴＮ
１は異常回復回路ＴＣに含まれる。さらに、図４では、
外部端子ＳＣ０〜ＳＣ２を介して供給される異常回復制
御信号ＳＣ０〜ＳＣ２の論理値が、例えば“１１１”つ
まり１０進数の“７”とされる。

【００１１】図１において、この実施例のＰＬＬ回路
は、その一方の入力端子に入力クロック信号Ｐｉｎ（第
１のクロック信号）を共通に受け、その他方の入力端子
に帰還クロック信号Ｐｆｂ（第２のクロック信号）を共
通に受ける位相比較回路ＰＤ及び異常検出回路ＴＤを備
える。このうち、位相比較回路ＰＤの出力信号つまりア
ップ信号ＵＰ及びダウン信号ＤＮは、チャージポンプ回
路ＣＰの一方及び他方の入力端子にそれぞれ供給され
る。チャージポンプ回路ＣＰの出力端子と接地電位ＶＳ
Ｓとの間には、チャージポンプ回路ＣＰの一部である所
定のキャパシタＣ１が設けられるとともに、異常回復回
路ＴＣの一部であるＮチャンネル型のスイッチＭＯＳＦ
ＥＴＮ１が並列形態に設けられる。キャパシタＣ１の上
部電極における電位は、チャージポンプ回路ＣＰの出力
信号つまり制御電圧ＶＣとして電圧制御型発振回路ＶＣ
Ｏに供給される。また、電圧制御型発振回路ＶＣＯの出
力信号つまり出力クロック信号Ｐｏｕｔは、図示されな
い後段のクロック分配回路を介してマイクロコンピュー
タの各部に供給されるとともに、分周回路ＦＤによって
例えば４分の１の周波数に分周された後、帰還クロック
信号Ｐｆｂとして位相比較回路ＰＤ及び異常検出回路Ｔ
Ｄの他方の入力端子に供給される。

【００１２】一方、異常検出回路ＴＤの出力信号たる３
ビットのカウンタ出力信号ＣＣ０〜ＣＣ２は、異常回復
回路ＴＣの一方の入力端子に供給される。この異常回復
回路の他方の入力端子には、特に制限されないが、３個
の外部端子ＳＣ０〜ＳＣ２を介して異常回復制御信号Ｓ
Ｃ０〜ＳＣ２が供給され、その出力信号は、異常回復信
号ＴＣＳとしてスイッチＭＯＳＦＥＴＮ１のゲートに供
給される。

【００１３】ここで、入力クロック信号Ｐｉｎは、特に
制限されないが、図４に示されるように、所定の周波数
を有する例えばデューティ５０％のパルス信号とされ
る。また、出力クロック信号Ｐｏｕｔは、その中心周波
数が入力クロック信号Ｐｉｎの４倍とされる例えばデュ
ーティ５０％のパルス信号とされ、帰還クロック信号Ｐ
ｆｂは、入力クロック信号Ｐｉｎの４分の１つまり入力
クロック信号Ｐｉｎと同じ中心周波数を有するデューテ
ィ５０％のパルス信号とされる。

【００１４】位相比較回路ＰＤは、入力クロック信号Ｐ
ｉｎ及び帰還クロック信号Ｐｆｂの位相つまり周波数を
比較し、その差分に応じたパルス幅のアップ信号ＵＰ又
はダウン信号ＤＮを選択的に形成する。すなわち、位相
比較回路ＰＤは、帰還クロック信号Ｐｆｂの位相が入力
クロック信号Ｐｉｎに比べて遅れたとき、アップ信号Ｕ
Ｐを位相差に対応するパルス幅だけハイレベルとし、ダ
ウン信号ＤＮはロウレベルのままとする。また、逆に帰
還クロック信号Ｐｆｂの位相が入力クロック信号Ｐｉｎ
に比べて進んだときには、ダウン信号ＤＮを位相差に対
応するパルス幅だけハイレベルとし、アップ信号ＵＰは
ロウレベルのままとする。

【００１５】一方、チャージポンプ回路ＣＰは、キャパ
シタＣ１とともに、位相比較回路ＰＤの出力信号たるア
ップ信号ＵＰ及びダウン信号ＤＮのハイレベルを積分
し、所定の制御電圧ＶＣを形成する。すなわち、チャー
ジポンプ回路ＣＰは、アップ信号ＵＰがハイレベルとさ
れるとき、そのパルス幅に応じてキャパシタＣ１の上部
電極における制御電圧ＶＣの電位を選択的に高くし、ダ
ウン信号ＤＮがハイレベルとされるときには、そのパル
ス幅に応じて制御電圧ＶＣの電位を選択的に低くする。
チャージポンプ回路ＣＰの出力信号たる制御電圧ＶＣ
は、電圧制御型発振回路ＶＣＯに供給される。なお、制
御電圧ＶＣの中心電位は、特に制限されないが、電源電
圧ＶＣＣ及び接地電位ＶＳＳ間の中間電圧ＨＶＣとされ
る。

【００１６】電圧制御型発振回路ＶＣＯは、チャージポ
ンプ回路ＣＰの出力信号たる制御電圧ＶＣに応じた周波
数を有するパルス信号を形成し、出力クロック信号Ｐｏ
ｕｔとしてコンピュータの各部に供給する。特に制限さ
れないが、出力クロック信号Ｐｏｕｔの周波数は、制御
電圧ＶＣの電位が高くなるに従って高くされ、低くなる
に従って低くされる。また、その中心周波数は、前述の
ように、入力クロック信号Ｐｉｎの４倍とされ、そのデ
ューティは５０％とされる。

【００１７】分周回路ＦＤは、図示されない例えば２ビ
ットのカウンタを含み、出力クロック信号Ｐｏｕｔの周
波数を４分の１に分周した後、帰還クロック信号Ｐｆｂ
として位相比較回路ＰＤ及び異常検出回路ＴＤの他方の
入力端子に供給する。上記のように、出力クロック信号
Ｐｏｕｔの位相及び周波数は、帰還クロック信号Ｐｆｂ
と入力クロック信号Ｐｉｎの位相とが同期すべく制御さ
れる。この結果、帰還クロック信号Ｐｆｂは、入力クロ
ック信号Ｐｉｎに位相同期され、入力クロック信号Ｐｉ
ｎと同じ中心周波数を有するパルス信号となる。

【００１８】ところで、何らかの外的要因等で出力クロ
ック信号Ｐｏｕｔの周波数が異常に高くなり、ロックイ
ン不能な領域に達すると、電圧制御型発振回路ＶＣＯの
動作特性や分周回路ＦＤを含む帰還経路の周波数特性等
が原因して、出力クロック信号Ｐｏｕｔつまり帰還クロ
ック信号Ｐｆｂの周波数がゼロとなる現象が生じる。こ
のとき、位相比較回路ＰＤは、帰還クロック信号Ｐｆｂ
の周波数が入力クロック信号Ｐｉｎより低いと誤認して
アップ信号ＵＰをハイレベルとし続け、制御電圧ＶＣの
電位をさらに高くし、出力クロック信号Ｐｏｕｔの周波
数をさらに高くしようと作用する。この結果、ＰＬＬ回
路は暴走状態となり、ロックイン状態を回復できなくな
って、ＰＬＬ回路ひいてはこれを含むシングルチップマ
イクロコンピュータが正常に動作できなくなり、その信
頼性が低下する。

【００１９】これに対処するため、この実施例のＰＬＬ
回路では、入力クロック信号Ｐｉｎ及び帰還クロック信
号Ｐｆｂを受ける異常検出回路ＴＤと、キャパシタＣ１
に並列形態に設けられたスイッチＭＯＳＦＥＴＮ１を含
む異常回復回路ＴＣとが設けられ、暴走状態から自動的
に脱し、ロックイン状態を自動的に回復する方法がとら
れる。以下、図２〜図４を参照しつつ、異常検出回路Ｔ
Ｄ及び異常回復回路ＴＣの具体的構成及び動作ならびに
その特徴について説明する。

【００２０】まず、異常検出回路ＴＤは、特に制限され
ないが、図２に示されるように、そのセット入力端子Ｓ
に入力クロック信号Ｐｉｎを受けそのリセット入力端子
Ｒに帰還クロック信号Ｐｆｂを受けるＳＲ（セットリセ
ット）型のフリップフロップＳＲＦと、その一方の入力
端子に入力クロック信号Ｐｉｎを受けるアンド（ＡＮ
Ｄ）ゲートＡＧ１と、ＪＫ型の３個のフリップフロップ
ＪＫＦ０〜ＪＫＦ３からなるバイナリーカウンタＢＣＴ
Ｒとを含む。フリップフロップＳＲＦの非反転出力信号
Ｑは、アンドゲートＡＧ１の他方の入力端子に供給さ
れ、その反転出力信号ＱＢは、バイナリーカウンタＢＣ
ＴＲを構成するフリップフロップＪＫＦ０〜ＪＫＦ３の
リセット入力端子ＲＳに共通に供給される。

【００２１】バイナリーカウンタＢＣＴＲを構成するフ
リップフロップＪＫＦ０〜ＪＫＦ３の入力端子Ｊ及びＫ
は、電源電圧ＶＣＣに共通結合され、ハイレベルに固定
される。また、フリップフロップＪＫＦ０のクロック入
力端子Ｃには、アンドゲートＡＧ１の出力信号たるカウ
ントパルスＣＰが供給され、フリップフロップＪＫＦ１
及びＪＫＦ２のクロック入力端子Ｃには、それぞれ前段
のフリップフロップＪＫＦ０及びＪＫＦ１の非反転出力
信号Ｑが供給される。フリップフロップＪＫＦ０〜ＪＫ
Ｆ３の非反転出力信号Ｑは、異常検出回路ＴＤの出力信
号つまりカウンタ出力信号ＣＣ０〜ＣＣ２として異常回
復回路ＴＣに供給される。

【００２２】異常検出回路ＴＤのＳＲ型のフリップフロ
ップＳＲＦは、そのセット入力端子Ｓに供給される入力
クロック信号Ｐｉｎのハイレベルへの立ち上がりを受け
て選択的にセット状態とされ、リセット入力端子Ｒに供
給される帰還クロック信号Ｐｆｂの立ち上がりを受けて
選択的にリセット状態とされる。言うまでもなく、フリ
ップフロップＳＲＦがセット状態とされるとき、その非
反転出力信号Ｑはハイレベルとされ、その反転出力信号
ＱＢはロウレベルとされる。また、フリップフロップＳ
ＲＦがリセット状態とされるとき、その非反転出力信号
Ｑはロウレベルとされ、その反転出力信号ＱＢはハイレ
ベルとされる。

【００２３】一方、ＪＫ型のフリップフロップＪＫＦ０
〜ＪＫＦ３からなるバイナリーカウンタＢＣＴＲは、ア
ンドゲートＡＧ１の出力信号つまりカウントパルスＣＰ
の立ち上がりを受けてカウントアップされ、フリップフ
ロップＳＲＦの反転出力信号ＱＢの立ち上がりを受けて
その計数初期値つまり“０００”にリセットされる。ア
ンドゲートＡＧ１の出力信号つまりカウントパルスＣＰ
は、フリップフロップＳＲＦがセット状態とされその非
反転出力信号Ｑがハイレベルとされるとき、入力クロッ
ク信号Ｐｉｎに同期して選択的にハイレベルとされる。

【００２４】次に、異常回復回路ＴＣは、特に制限され
ないが、図３に示されるように、異常検出回路ＴＤの出
力信号たるカウンタ出力信号ＣＣ０〜ＣＣ２を受けるデ
コーダＣＤと、外部端子ＳＣ０〜ＳＣ２を介して供給さ
れる異常回復制御信号ＳＣ０〜ＳＣ２を受けるもう一つ
のデコーダＳＤと、デコーダＣＤ及びＳＤのデコード出
力信号Ｃ０〜Ｃ７ならびにＳ０〜Ｓ７をそれぞれ１ビッ
トずつ組み合わせて受ける８個の論理ゲートつまりナン
ド（ＮＡＮＤ）ゲートＮＡ０〜ＮＡ７と、その第１ない
し第８の入力端子にナンドゲートＮＡ０〜ＮＡ７の出力
信号をそれぞれ受ける８入力の論理ゲートつまりナンド
ゲートＮＡ８とを含む。ナンドゲートＮＡ８の出力信号
は、異常回復信号ＴＣＳとしてキャパシタＣ１と並列形
態に設けられたスイッチＭＯＳＦＥＴＮ１のゲートに供
給される。

【００２５】異常回復回路ＴＣのデコーダＣＤは、異常
検出回路ＴＤから供給される３ビットのカウンタ出力信
号ＣＣ０〜ＣＣ２をデコードして、その出力信号つまり
デコード出力信号Ｃ０〜Ｃ７の対応するビットを択一的
にハイレベルとする。また、デコーダＳＤは、外部端子
Ｓ０〜Ｓ７を介して供給される同じく３ビットの異常回
復制御信号ＳＣ０〜ＳＣ２をデコードして、その出力信
号つまりデコード出力信号Ｓ０〜Ｓ７の対応するビット
を択一的にハイレベルとする。

【００２６】一方、異常回復回路ＴＣのナンドゲートＮ
Ａ０〜ＮＡ７は、デコーダＣＤのデコード出力信号Ｃ０
〜Ｃ７の各ビットと、デコーダＳＤのデコード出力信号
Ｓ０〜Ｓ７の対応するビットとを比較照合し、対応する
両ビットがともにハイレベルとされるとき、その出力信
号を選択的にロウレベルとする。また、ナンドゲートＮ
Ａ８は、ナンドゲートＮＡ０〜ＮＡ７の出力信号がとも
にハイレベルとされるとき、その出力信号たる異常回復
信号ＴＣＳをロウレベルとし、ナンドゲートＮＡ０〜Ｎ
Ａ７の出力信号のいずれかがハイレベルとされるとき、
すなわちデコーダＣＤ及びＳＤの対応するデコード出力
信号がともにハイレベルとされるとき、言い換えるなら
ばカウンタ出力信号ＣＣ０〜ＣＣ２と異常回復制御信号
ＳＣ０〜ＳＣ２の論理値が一致するとき、選択的にハイ
レベルとする。

【００２７】位相比較回路ＰＤ，チャージポンプ回路Ｃ
Ｐ，電圧制御型発振回路ＶＣＯならびに分周回路ＦＤが
暴走状態となることなく正常に機能し、入力クロック信
号Ｐｉｎ及び帰還クロック信号Ｐｆｂの周波数がほぼ同
じ周波数にあるとき、異常検出回路ＴＤのフリップフロ
ップＳＲＦは、図４に例示されるように、入力クロック
信号Ｐｉｎの立ち上がりを受けてセット状態とされ帰還
クロック信号Ｐｆｂの立ち上がりを受けてリセット状態
とされる遷移を繰り返す。また、入力クロック信号Ｐｉ
ｎ及びフリップフロップＳＲＦの非反転出力信号Ｑがと
もにハイレベルとされる間、異常検出回路ＴＤのバイナ
リーカウンタＢＣＴＲに対するカウントパルスＣＰが繰
り返しハイレベルとされるが、フリップフロップＳＲＦ
の非反転出力信号Ｑの立ち下がりつまり反転出力信号Ｑ
Ｂの立ち上がりを受けてバイナリーカウンタＢＣＴＲが
リセットされるため、その計数値は交互に“０００”と
“００１”、つまり１０進数の“０”と“１”に変化さ
れる。

【００２８】したがって、バイナリーカウンタＢＣＴＲ
の計数値が異常回復制御信号ＳＣ０〜ＳＣ２の論理値つ
まり“７”と一致することはなく、異常回復信号ＴＣＳ
はロウレベルのままとされる。スイッチＭＯＳＦＥＴＮ
１は、異常回復信号ＴＣＳのロウレベルを受けてオフ状
態のままとされ、制御電圧ＶＣは位相比較回路ＰＤ及び
チャージポンプ回路ＣＰによって正常に制御される。

【００２９】一方、位相比較回路ＰＤ，チャージポンプ
回路ＣＰ，電圧制御型発振回路ＶＣＯならびに分周回路
ＦＤが何からの外的要因等で暴走状態となり、出力クロ
ック信号Ｐｏｕｔ及び帰還クロック信号Ｐｆｂの周波数
がゼロとなると、異常検出回路ＴＤのフリップフロップ
ＳＲＦは、セット状態のままとなり、その非反転出力信
号Ｑはハイレベルのままとされる。このため、バイナリ
ーカウンタＢＣＴＲに対するカウントパルスＣＰが入力
クロック信号Ｐｉｎに同期して繰り返しハイレベルとさ
れ、バイナリーカウンタＢＣＴＲはリセットされること
なくカウントアップされる。そして、その計数値が
“７”に達すると、異常回復回路ＴＣのナンドゲートＮ
Ａ７の出力信号がロウレベルとされ、ナンドゲートＮＡ
８の出力信号たる異常回復信号ＴＣＳがハイレベルとさ
れる。

【００３０】これにより、まずスイッチＭＯＳＦＥＴＮ
１がオン状態となり、暴走によって電源電圧ＶＣＣに近
い高い電位にあった制御電圧ＶＣが接地電位ＶＳＳのよ
うなロウレベルとされる。このため、電圧制御型発振回
路ＶＣＯの出力信号たる出力クロック信号Ｐｏｕｔの周
波数が急速に低くされ、位相比較回路ＰＤ，チャージポ
ンプ回路ＣＰ，電圧制御型発振回路ＶＣＯならびに分周
回路ＦＤによる周波数制御動作が再開され、やがてＰＬ
Ｌ回路はロックイン状態を回復する。

【００３１】なお、異常回復制御信号ＳＣ０〜ＳＣ２の
論理値が、異常検出回路ＴＤを構成するバイナリーカウ
ンタＢＣＴＲの計数値範囲内で、ＰＬＬ回路が暴走状態
となってから異常回復信号ＴＣＳがハイレベルとされ暴
走状態を逸脱するまでの時間を設定しうるものであるこ
とは言うまでもない。以上の結果、この実施例によれ
ば、所望の時間をもって暴走状態となったことを自ら判
定し、自動的にロックイン状態を回復しうるＰＬＬ回路
を実現することができ、これによってＰＬＬ回路ひいて
はこれを含むシングルチップマイクロコンピュータの信
頼性を高めることができる。また、比較的高い周波数領
域での暴走状態を自動的に回避できることで、ＰＬＬ回
路の使用周波数を高め、ＰＬＬ回路を含むシングルチッ
プマイクロコンピュータのマシンサイクルを高めること
ができるものとなる。

【００３２】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）例えば論理集積回路装置等に搭載され、入力クロ
ック信号及び帰還クロック信号の位相を比較する位相比
較回路と、位相比較回路から出力されるアップ信号及び
ダウン信号に従って入力クロック信号及び帰還クロック
信号の位相差に応じた電位の制御電圧を生成するチャー
ジポンプ回路と、制御電圧の電位に応じた周波数の出力
クロック信号を生成する電圧制御型発振回路と、出力ク
ロック信号を分周して帰還クロック信号を生成する分周
回路とを含むＰＬＬ回路に、例えば出力クロック信号の
周波数がゼロとなっている時間を計時して、出力クロッ
ク信号の周波数がロックイン可能な領域から逸脱しこと
を判定する異常検出回路と、異常検出回路の出力信号を
受けて制御電圧の電位を所定値にリセットする異常回復
回路とを設けるとともに、異常検出回路による判定時間
を、所定の外部端子又はパッドを介して任意に設定でき
るようにすることで、所望の時間をもって暴走状態とな
ったことを自ら判定し、自動的にロックイン状態を回復
しうるＰＬＬ回路を実現することができるという効果が
得られる。

【００３３】（２）上記（１）項により、ＰＬＬ回路ひ
いてはこれを含む論理集積回路装置等の信頼性を高める
ことができるという効果が得られる。 （３）上記（１）項により、ＰＬＬ回路の使用周波数を
高め、これを含む論理集積回路装置等のマシンサイクル
を高速化できるという効果が得られる。

【００３４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、異常検出回路ＴＤの出力信号つまり
カウンタ出力信号ＣＣ０〜ＣＣ２ならびに異常回復制御
信号ＳＣ０〜ＳＣ２のビット数は、任意に設定すること
ができる。また、この実施例では、異常回復信号ＴＣＳ
のハイレベルを受けて制御電圧ＶＣの電位を接地電位Ｖ
ＳＳとしているが、例えばスイッチＭＯＳＦＥＴＮ１を
チャージポンプ回路ＣＰの出力端子と中間電圧供給点と
の間に設けることで、中間電圧ＨＶＣにリセットするよ
うにしてもよい。ＰＬＬ回路の暴走状態を回避する方法
は、制御電圧ＶＣのリセットに限らず種々の方法をとり
うる。

【００３５】さらに、入力クロック信号Ｐｉｎと出力ク
ロック信号Ｐｏｕｔの周波数比は、分周回路ＦＤの分周
比を変えることで任意に設定することができる。また、
異常回復制御信号ＳＣ０〜ＳＣ２は、外部端子からでは
なく例えばテストパッドから入力するようにしてもよい
し、所定のレジスタを介して入力するようにしてもよ
い。ＰＬＬ回路は、例えばそれぞれ複数の位相比較回路
ＰＤ，チャージポンプ回路ＣＰならびに電圧制御型発振
回路ＶＣＯを含むことができる。また、異常検出回路Ｔ
Ｄ及び異常回復回路ＴＣは、一つのブロックとしてまと
めることができるし、ＰＬＬ回路のブロック構成は種々
の実施形態をとりうる。

【００３６】図２において、異常検出回路ＴＤのバイナ
リーカウンタＢＣＴＲを構成するＪＫ型フリップフロッ
プのビット数は、異常回復制御信号ＳＣ０〜ＳＣ２のビ
ット数に合わせて任意に設定することができる。また、
ＰＬＬ回路が暴走状態となったことを識別する手段は種
々考えられるし、異常検出回路ＴＤの具体的構成も同様
である。図３において、異常回復回路ＴＣのデコーダＣ
Ｄ及びＳＤの出力ビット数は、カウンタ出力信号ＣＣ０
〜ＣＣ２ならびに異常回復制御信号ＳＣ０〜ＳＣ２のビ
ット数に合わせて任意に設定することができる。また、
カウンタ出力信号ＣＣ０〜ＣＣ２ならびに異常回復制御
信号ＳＣ０〜ＳＣ２の論理値を比較照合する方法は、例
えばこれらのカウンタ出力信号及び異常回復制御信号を
デコードすることなく直接比較照合する方法をとること
ができるし、異常回復回路ＴＣの具体的回路構成や異常
回復信号ＴＣＳの有効レベル等を含めて、種々の実施形
態をとりうるものである。図４において、各クロック信
号及び内部信号の具体的なレベル及び時間関係は、本発
明の主旨に制約を与えない。

【００３７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
グルチップマイクロコンピュータ搭載のＰＬＬ回路に適
用した場合について説明したが、それに限定されるもの
ではなく、例えば、ＰＬＬ回路として単体で形成される
ものや、各種の論理集積回路装置又はメモリ集積回路装
置に搭載される同様なＰＬＬ回路にも適用できる。この
発明は、少なくとも帰還経路を含み何らかの要因を受け
て暴走状態となりうるＰＬＬ回路ならびにこのようなＰ
ＬＬ回路を含む装置又はシステムに広く適用できる。

【００３８】

【発明の効果】本願において開示される発明のうち代表
的なものにより得られる効果を簡単に説明すれば、下記
の通りである。すなわち、例えば論理集積回路装置等に
搭載され、入力クロック信号及び帰還クロック信号の位
相を比較する位相比較回路と、位相比較回路から出力さ
れるアップ信号及びダウン信号に従って入力クロック信
号及び帰還クロック信号の位相差に応じた電位の制御電
圧を生成するチャージポンプ回路と、制御電圧の電位に
応じた周波数の出力クロック信号を生成する電圧制御型
発振回路と、出力クロック信号を分周して帰還クロック
信号を生成する分周回路とを含むＰＬＬ回路に、例えば
出力クロック信号の周波数がゼロとなっている時間を計
時して、出力クロック信号の周波数がロックイン可能な
領域から逸脱しことを判定する異常検出回路と、異常検
出回路の出力信号を受けて制御電圧の電位を所定値にリ
セットする異常回復回路とを設けるとともに、異常検出
回路による判定時間を、所定の外部端子又はパッドを介
して任意に設定できるようにすることで、所望の時間を
もって暴走状態となったことを自ら判定し、自動的にロ
ックイン状態を回復しうるＰＬＬ回路を実現することが
できる。この結果、ＰＬＬ回路ひいてはこれを含む論理
集積回路装置等の信頼性を高めることができるととも
に、ＰＬＬ回路の使用周波数を高め、ＰＬＬ回路を含む
論理集積回路装置等のマシンサイクルを高速化すること
ができる。

【図面の簡単な説明】

【図１】この発明が適用されたＰＬＬ回路の一実施例を
示すブロック図である。

【図２】図１のＰＬＬ回路に含まれる異常検出回路の一
実施例を示す回路図である。

【図３】図１のＰＬＬ回路に含まれる異常回復回路の一
実施例を示す回路図である。

【図４】図１のＰＬＬ回路の一実施例を示す信号波形図
である。

【図５】従来のＰＬＬ回路の一例を示すブロック図であ
る。

【符号の説明】

ＰＤ……位相比較回路、ＣＰ……チャージポンプ回路、
Ｎ１……ＮチャンネルＭＯＳＦＥＴ、Ｃ１……キャパシ
タ、ＶＣＯ……電圧制御型発振回路、ＦＤ……分周回
路、ＴＤ……異常検出回路、ＴＣ……異常回復回路、Ｐ
ｉｎ……入力クロック信号、Ｐｆｂ……帰還クロック信
号、ＵＰ……アップ信号、ＤＮ……ダウン信号、ＶＣ…
…制御電圧、Ｐｏｕｔ……出力クロック信号、ＣＣ０〜
ＣＣ２……カウンタ出力信号（異常検出回路出力信
号）、ＳＣ０〜ＳＣ２……異常回復制御信号あるいはそ
の入力端子、ＴＣＳ……異常回復信号。ＳＲＦ……ＳＲ
型フリップフロップ、ＡＧ１……アンド（ＡＮＤ）ゲー
ト、ＣＰ……カウントパルス、ＢＣＴＲ……バイナリー
カウンタ、ＪＫＦ０〜ＪＫＦ２……ＪＫ型フリップフロ
ップ。ＣＤ，ＳＤ……デコーダ、Ｃ０〜Ｃ７，Ｓ０〜Ｓ
７……デコード出力信号、ＮＡ０〜ＮＡ８……ナンド
（ＮＡＮＤ）ゲート。ＶＣＣ……電源電圧、ＨＶＣ……
中間電圧、ＶＳＳ……接地電位。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１及び第２のクロック信号の位相を比
   較する位相比較回路と、 上記位相比較回路の出力信号に従って上記第１及び第２
   のクロック信号の位相差に応じた電位の制御電圧を生成
   するチャージポンプ回路と、 上記制御電圧の電位に応じた周波数を有しかつ実質的な
   上記第２のクロック信号となるパルス信号を生成する電
   圧制御型発振回路と、 上記第２のクロック信号の周波数がロックイン不能な領
   域に達したことを判定する異常検出回路と、 上記異常検出回路の出力信号を受けて上記制御電圧の電
   位を所定値にリセットする異常回復回路とを含んでなる
   ことを特徴とするＰＬＬ回路。
2. 【請求項２】 請求項１において、 上記異常検出回路は、上記第２のクロック信号の周波数
   がゼロとなったことを識別して、上記第２のクロック信
   号の周波数がロックイン不能な領域に達したことを判定
   するものであることを特徴とするＰＬＬ回路。
3. 【請求項３】 請求項１又は請求項２において、 上記異常検出回路は、 上記第１のクロック信号に従ってセット状態とされ、上
   記第２のクロック信号に従ってリセット状態とされるフ
   リップフロップと、 上記フリップフロップの非反転出力信号と上記第１のク
   ロック信号との論理積信号を受けて歩進動作を行うバイ
   ナリーカウンタとを含むものであり、 上記異常回復回路は、 上記バイナリーカウンタの計数値が所定値に達したこと
   を識別して異常回復信号を選択的に有効レベルとする論
   理ゲートと、 上記チャージポンプ回路を構成するキャパシタと並列形
   態に設けられ、上記異常回復信号の有効レベルを受けて
   選択的にオン状態とされるスイッチＭＯＳＦＥＴとを含
   むものであることを特徴とするＰＬＬ回路。
4. 【請求項４】 請求項３において、 上記所定値は、上記バイナリーカウンタの計数値の範囲
   内において任意に設定しうるものとされることを特徴と
   するＰＬＬ回路。