JP2003338753A - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

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JP2003338753A
JP2003338753A JP2002145303A JP2002145303A JP2003338753A JP 2003338753 A JP2003338753 A JP 2003338753A JP 2002145303 A JP2002145303 A JP 2002145303A JP 2002145303 A JP2002145303 A JP 2002145303A JP 2003338753 A JP2003338753 A JP 2003338753A
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Shoichi Yagashira
正一 谷頭
Hiroshi Baba
浩志 馬場
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】 ロックアップタイムを高速化すると共にＳＮ
比を向上させるＰＬＬ回路を提供する。 【解決手段】 ロックアップ動作開始時から、切替制御
手段３により切り替え時間の間切替手段２５、２６が切
り替えられ、位相比較器１からの位相差に基づいてロー
パスフィルタ４を介して電圧制御発振器５に異なる電流
値の電流が流れるので、電圧制御発振器５が高速に目標
の周波数の入力信号を出力でき、ロックアップタイムを
高速化することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、周波数シンセサイ
ザ等を形成するＰＬＬ（Phase Locked Loop）回路に関
し、特にロック周波数切替え時のロックアップタイムを
高速化するすると共にＳＮ比を向上させたＰＬＬ回路に
関する。
【０００２】
【従来の技術】従来、この種のＰＬＬ回路として特開平
１０−２８５０２４号公報に開示されるものがあり、こ
れを図７に示す。この図７は従来のＰＬＬ回路の全体回
路構成図である。同図において従来のＰＬＬ回路は、電
圧制御発振器（ＶＣＯ）５００から出力される入力信号
の分周周波数と基準信号の基準周波数の位相差を位相比
較器１００が演算してダウン供給信号ＤＷ及びアップ要
求信号ＵＰに基づいてチャージポンプ２００へ出力し、
前記ダウン供給信号ＤＷ及びアップ要求信号ＵＰに基づ
いてチャージポンプ２００に供給するチャージポンプ電
流を大電流又は小電流に予め設定された設定遅延時間後
にディレイ回路３０１、３０２が切替える構成である。
このチャージポンプ２００の後段には、ローパスフィル
タ４００を介して前記電圧制御発振器５００が接続され
る構成である。
【０００３】前記ディレイ回路３０１、３０２は、ＮＯ
Ｔ回路及びＡＮＤ回路を組合わせて形成され、直列接続
されるＮＯＴ回路により遅延される時間が設定遅延時間
として設定される構成である。前記チャージポンプ２０
０は、大電流のチャージポンプ電流を供給する大電流の
定電流源２０１、２０３と小電流のチャージポンプ電流
を供給する小電流の定電流源２０２、２０４とを切替え
て接続するスイッチング部２０５、２０６を備え、この
スイッチング部２０５、２０６が前記ディレイ回路３０
１、３０２で設定される遅延時間に基づいて切替えられ
る構成である。
【０００４】次に、前記構成に基づく従来のＰＬＬ回路
のロック周波数切替え時におけるロックアップ動作につ
いて説明する。まず、前提として、回路設計に際して設
定遅延時間に相当する遅延時間を生じさせるＮＯＴ回路
の数量を算出し、この算出された数量のＮＯＴ回路を直
列接続して回路が製造される。このように製造されたＰ
ＬＬ回路を動作させると、前記位相比較器１００から基
準周波数ｆｒと分周周波数ｆｐとの位相差に応じたダウ
ン供給信号ＤＷ又はアップ要求信号ＵＰが各々のディレ
イ回路３０１、３０２に出力され基準周波数ｆｒと分周
周波数ｆｐとのロック状態又はアンロック状態の検出が
行われると共にこのダウン供給信号ＤＷとアップ要求信
号ＵＰとがチャージポンプ２００のＰチャンネルＭＯＳ
２０７とＮチャンネルＭＯＳ２０８との各ゲート端子に
入力される。
【０００５】前記アンロック状態が検出された場合、即
ち、位相比較器１００からアップ要求信号ＵＰが出力さ
れているときには、ディレイ回路３０１によって所定の
遅延時間まで低電流（４ｍＡ）の定電流源２０２、２０
４の側にスイッチング部２０５、２０６がスイッチング
される。前記遅延時間を経過した後に、高電流（１２ｍ
Ａ）の定電流源２０１、２０３の側にスイッチング部２
０５、２０６をスイッチングされる。このようにロック
状態になる直前まで４ｍＡという低電流を流し続けるの
で、オーバーシュート、アンダーシュートという歪みを
大幅に軽減することができる。また、前記位相比較器１
００からダウン供給信号ＤＷが出力される場合には、前
記した逆の動作を行いオーバーシュート、アンダーシュ
ートという歪みを大幅に軽減することができる。
【０００６】
【発明が解決しようとする課題】従来のＰＬＬ回路は以
上のように構成されていたことから、ディレイ回路３０
１、３０２を形成するＮＯＴ回路の素子特性に基づき決
定される遅延の時間で固定的に遅延時間を設定されるこ
ととなり、動作状態又は回路構成に応じて任意に遅延時
間を調整できないという課題を有する。特に、前記ディ
レイ回路３０１、３０２は、一般的にＮＯＴ回路を形成
するＭＯＳトランジスタのスイッチングスピードで特定
されることから、このＭＯＳトランジスタの特定差によ
り遅延時間が設計の際に予定した遅延時間と異なり遅延
時間が区々となるという課題を有する。
【０００７】また、チャージポンプ２００に供給する大
電流又は小電流のチャージポンプ電流を切替えるタイミ
ング（遅延時間）は、ロックアップタイム、ＳＮ比特
性、ＣＮ比特性を考慮しながら最適化しなければ良好な
回路特性を得られないという課題を有する。本発明は、
前記課題を解消するためになされたもので、ロックアッ
プタイムを高速化すると共にＳＮ比を向上させるＰＬＬ
回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係るＰＬＬ回路
は、電圧制御発振器からの出力信号を内部変化信号とし
て帰還させ、当該内部変化信号と外部基準信号との位相
差を位相比較器で検出し、当該位相差に基づきチャージ
ポンプがローパスフィルタを介して前記電圧制御発振器
へ入力電圧を入力し、当該入力電圧がロック周波数を発
振する電圧となるように前記チャージポンプで制御する
ＰＬＬ回路において、前記チャージポンプに供給するチ
ャージポンプ電流を異なる電流値に切替える切替手段
と、前記位相比較器に入力される基準信号に基づいて前
記切替手段の切替時間を設定して切替手段の切替を制御
する切替制御手段とを備えるものである。このように本
発明においては、ロックアップ動作開始時から、切替制
御手段により基準信号に基づいて設定された切り替え時
間の間切替手段が切り替えられ、位相比較器からの位相
差に基づいてローパスフィルタを介して電圧制御発振器
に異なる電流値の電流が流れるので、基準信号の積算値
を任意に設定された設定値により決定された切り替え時
間に電圧制御発振器が高速に目標の周波数の入力信号を
出力でき、回路自体又は動作状態に最適な値に基づいて
ロックアップタイムを高速化することができる。
【０００９】また、本発明に係るＰＬＬ回路は必要に応
じて、前記制御手段が、切替時間を外部から入力される
シリアルデータに基づいて設定するものである。このよ
うに本発明においては、切り替え時間がシリアルデータ
に基づいて設定され、この切り替え時間の間切替制御手
段により切替手段が切り替えられ、位相比較器からの位
相差に基づいてローパスフィルタを介して電圧制御発振
器に異なる電流値の電流が流れるので、電圧制御発振器
が高速に目標の周波数の入力信号を出力でき、ロックア
ップタイムを高速化することができると共に、外部から
のシリアルデータに任意のタイミングで切り替え時間を
変更することができる。
【００１０】また、本発明に係るＰＬＬ回路は必要に応
じて、前記切替制御手段の制御に基づいて、前記ローパ
スフィルタのインピーダンスを切替えられた異なる電流
値に対応して調整するインピーダンス調整手段を備える
ものである。このように本発明においては、ロックアッ
プ動作開始時から切り替え時間の間、切替制御手段が切
替手段を切り替えて異なる電流値の電流を流すと共に、
切替制御手段がインピーダンスを変化させているので、
異なる電流値の電流がローパスフィルタに供給されてい
る間に、その電流に最適なインピーダンスをローパスフ
ィルタが有することとなり、ロックアップ動作をより効
果的に機能させることができる。
【００１１】また、本発明に係るＰＬＬ回路は必要に応
じて、前記切替制御手段が、ロックアップタイム開始時
から１回目の位相反転時迄の時間をより短く切替時間を
設定するものである。このように本発明においては、切
替制御手段がロックアップ動作開始時から１回目の位相
反転時までの間のみ切替手段を切り替えて異なる電流値
の電流を流すので、ロックアップ波形のオーバーショー
トを極力抑制できることとなり、ロックアップ時間を高
速化することができると共に、ＳＮ比を悪化させること
がない。
【００１２】
【発明の実施の形態】（本発明の第１の実施形態）本発
明の第１の本実施形態に係るＰＬＬ回路を、図１ないし
図３に基づいて説明する。図１は本実施形態に係るＰＬ
Ｌ回路の全体回路構成図、図２は本実施形態に係るＰＬ
Ｌ回路におけるタイマー回路の詳細回路図、図３は本実
施形態に係るＰＬＬ回路におけるタイマー回路の切り替
え時間設定例である。
【００１３】前記図１において本実施形態に係るＰＬＬ
回路は、従来のＰＬＬ回路と同様に、電圧制御発振器
（ＶＣＯ）５から出力される入力信号の分周周波数ｆｐ
と基準信号の基準周波数ｆｒの位相差を位相比較器１が
演算してダウン供給信号ＤＷ及びアップ要求信号ＵＰに
基づいてチャージポンプ２へ出力する構成であるが、本
発明の特徴に従って、設定遅延時間後にチャージポンプ
電流を大電流又は小電流に切替えるディレイ回路を設け
ず、外部から入力されるシリアルデータに基づいてチャ
ージポンプ２に供給するチャージポンプ電流を大電流又
は小電流に切替えるタイマー回路３を備える構成であ
る。このチャージポンプ２の後段には、ローパスフィル
タ４を介して前記電圧制御発振器５が接続される構成で
ある。
【００１４】前記位相比較器１は、電圧制御発振器５か
ら出力される入力信号が比較分周回路６２を介して分周
周波数ｆｐとなって入力され、水晶発振器（図示せず）
等から出力される基準信号が基準分周回路６１を介して
基準周波数ｆｒとなって入力され、基準周波数ｆｒが立
ち下がると立ち下がり、分周周波数ｆｐが立ち下がると
立ち上がるアップ要求信号ＵＰと、基準周波数ｆｒが立
ち下がると立ち上がり、分周周波数ｆｐが立ち下がると
立ち下がるダウン供給信号ＤＷとを出力する構成であ
る。
【００１５】前記チャージポンプ２は、大電流のチャー
ジポンプ電流を供給する大電流の定電流源２１、２３と
小電流のチャージポンプ電流を供給する小電流の定電流
源２２、２４とを切替えて接続するスイッチング部２
５、２６を備え、このスイッチング部２５、２６が前記
タイマ回路３で設定される切り替え時間に基づいて切替
えられる構成である。さらに、チャージポンプ２は、Ｐ
チャンネルＭＯＳ２７が設けられてこのゲート電極へ位
相比較器１から出力されたダウン供給信号ＤＷが入力さ
れ、また、ＮチャンネルＭＯＳ２８も設けられてこのゲ
ート電極へ位相比較器１から出力されてインバータを介
して値が反転したアップ要求信号ＵＰが入力され、これ
らダウン供給信号ＤＷおよびアップ要求信号ＵＰに基づ
いてローパスフィルタ４に電流を供給する構成である。
【００１６】前記タイマー回路３は、切替制御手段であ
り、基準信号を分周することで生じる遅延時間を切り替
え時間として用いて、リセット信号が入力されるとスイ
ッチング部２５、２６を切り替えて切り替え時間の間、
大電流を供給し、切り替え時間経過後にスイッチング部
２５、２６を切り替えて小電流を供給する。このタイマ
ー回路３は、例えば、図２に示すように、幾つかのフリ
ップフロップ回路ＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４およ
びＮａｎｄ回路Ｎａｎｄ１、Ｎａｎｄ２から構成されて
分周回路を形成し、基準信号をクロック入力として入力
され、外部から入力されるシリアルデータ中のＬＥをリ
セット入力として入力され、外部から入力されるシリア
ルデータ中のＳＴＢをカウンタ設定値として入力され、
外部から入力されるシリアルデータ中のＴＭ１、ＴＭ
２、ＴＭ３をそれぞれのフリップフロップ回路ＦＦ１、
ＦＦ２、ＦＦ３のＤ入力として入力されものである。こ
の切り替え時間は、図３に示すように、ＴＭ１、ＴＭ
２、ＴＭ３およびＳＴＢに依存し、例えば、ＴＭ１を
１、ＴＭ２を０、ＴＭ３を０にしたとき、フリップフロ
ップ回路ＦＦ１のみ有効となって基準信号の１周期時間
生じ、ＴＭ１を０、ＴＭ２を１、ＴＭ３を０にしたと
き、フリップフロップ回路ＦＦ１のみ有効となって基準
信号の２周期時間生じ、ＴＭ１を１、ＴＭ２を１、ＴＭ
３を１にしたとき、フリップフロップ回路ＦＦ１、ＦＦ
２、ＦＦ３の全てが有効となって基準信号の７周期時間
生じる。ＴＭ１、ＴＭ２、ＴＭ３の値を全て１にした場
合に、切り替え時間が最も大きくなり、ＴＭ１を１、Ｔ
Ｍ２を０、ＴＭ３を０とした場合に、切り替え時間が最
も小さくなるが、この切り替え時間は前述した通り、Ｓ
ＴＢにも依存し、ＳＴＢの値を変えることで、より大き
な切り替え時間を得ることができる。
【００１７】次に、前記構成に基づく本実施形態に係る
ＰＬＬ回路の動作について、ロック動作とロックアップ
動作に分けて説明する。まず、ロック動作であるが、Ｐ
ＬＬ回路を動作させると、水晶発振器等が基準信号を出
力し、この基準信号が基準分周器６１を介して基準周波
数ｆｒとなって位相比較器１に入力されると共に、他
方、電圧制御発振器５が入力信号を出力し、この入力信
号が比較分周回路６２を介して分周周波数ｆｐとなって
位相比較器１に入力される。基準周波数ｆｒと分周周波
数ｆｐとが位相比較器１に入力されると、位相比較器１
がこれら基準周波数ｆｒと分周周波数ｆｐに応じてダウ
ン供給信号ＤＷ、アップ要求信号ＵＰをそれぞれＰチャ
ンネルＭＯＳ２７のゲート電極、ＮチャンネルＭＯＳ２
８のゲート電極へ出力する。
【００１８】ダウン供給信号ＤＷがチャージポンプ２に
出力された場合、ＰチャンネルＭＯＳ２７のゲート電極
にダウン供給信号ＤＷの電圧が印加され、この電圧に応
じた電流がＬＰＦ４に印加される。アップ要求信号ＵＰ
がチャージポンプ２に出力された場合、ＮチャンネルＭ
ＯＳ２８のゲート電極にアップ要求信号ＵＰの電圧が印
加され、この電圧に応じた電圧がＬＰＦ４に印加され
る。
【００１９】ロック動作時は、ダウン供給信号ＤＷおよ
びアップ要求信号ＵＰ共に変化なく、チャージポンプ２
の小電流の定電流源２２、２４から一定の電圧がローパ
スフィルタ４へ印加されている。ローパスフィルタ４
は、小電流の定電流源２２、２４から印加されている電
圧の高周波成分を遮断する。電圧制御発振器５は、ロー
パスフィルタ４を介して高周波成分を遮断された電圧が
印加され、この電圧に従って所定の発振周波数の入力信
号を生成する。
【００２０】次に、ロックアップ動作であるが、ロック
動作を続けていたＰＬＬ回路は、ロック周波数切り替え
時に、外部からシリアルデータがタイマー回路３に入力
され、このシリアルデータ中のＬＥがリセット入力とし
て入力される。このＬＥが入力されると、タイマー回路
３がスイッチング部２５、２６を切り替え、ロック動作
時はＴＭ１、ＴＭ２、ＴＭ３およびＳＴＢにより決定さ
れる切り替え時間の間チャージポンプ２から大電流を供
給し、切り替え時間経過後にスイッチング部２５、２６
を切り替えてロック動作時と同じく小電流を供給する。
【００２１】このようにタイマー回路３よってチャージ
ポンプ２から大電流が供給されている切り替え時間の間
に、同時並行して、ロック周波数切り替えのため、位相
比較器１から変化したダウン供給信号ＤＷまたはアップ
要求信号ＵＰがチャージポンプ２に出力され、チャージ
ポンプ２からこのダウン供給信号ＤＷまたはアップ要求
信号ＵＰに応じた電圧がローパスフィルタ４に印加され
る。ローパスフィルタ４が大電流の定電流源２１、２３
から印加されている電圧の高周波成分を遮断し、電圧制
御発振器５にはローパスフィルタ４を介して高周波成分
を遮断された電圧が印加され、電圧制御発振器５がこの
電圧に従って目標とする発振周波数の入力信号を生成す
る。基準周波数ｆｒと分周周波数ｆｐとが同一の位相と
なって位相比較器１からダウン供給信号ＤＷまたはアッ
プ要求信号ＵＰを出力しなくなることで、ロックアップ
動作が終了して再びロック動作に移行する。
【００２２】このように本実施形態に係るＰＬＬ回路に
よれば、ロックアップ動作開始時から、タイマー回路に
より切り替え時間の間スイッチング部２５、２６が切り
替えられ、大電流の定電流源２１、２３から電流が流れ
るため、位相比較器１からのダウン供給信号ＤＷまたは
アップ要求信号ＵＰに基づいてローパスフィルタ４を介
して電圧制御発振器５に大電流の電流が供給されるの
で、電圧制御発振器５が高速に目標の周波数の入力信号
を出力でき、ロックアップタイムを高速化することがで
きる。
【００２３】なお、本実施形態に係るＰＬＬ回路におい
ては、外部からのシリアルデータに基づいて切り替え時
間を変更することができたが、タイマー回路３のフリッ
プフロップ回路の入力を固定して、切り替え時間を変更
することなく所定時間の切り替え時間の間、タイマー回
路３がスイッチング部２５、２６を切り替えように構成
することもできる。
【００２４】（本発明の第２の実施形態）本発明の第２
の本実施形態に係るＰＬＬ回路を、図４に基づいて説明
する。図４は本実施形態に係るＰＬＬ回路の全体回路構
成図である。前記図４において本実施形態に係るＰＬＬ
は、前記第１の実施形態に係るＰＬＬ回路と同様に構成
され、この構成に加えて、タイマー回路３の切り替え時
間の間とそれ以外の間とで、ローパスフィルタ４のイン
ピーダンスを調整するインピーダンス調整手段７を備え
る構成である。
【００２５】前記インピーダンス調整手段７は、タイマ
ー回路３からの出力をゲート電極の入力とするＮチャン
ネルＭＯＳ７１と、ＮチャンネルＭＯＳ７１に直列接続
する抵抗７２とを備え、タイマー回路３からのゲート電
極への電圧によって制御される構成である。
【００２６】本実施形態に係るＰＬＬ回路の動作は、前
記第１の実施形態に係るＰＬＬ回路と同様に動作し、こ
の動作に加えて、ロック動作からロックアップ動作に移
行すると、タイマー回路３がスイッチング部２５、２６
を切り替えて大電流の定電流源２１、２３から電流を流
すと共に、タイマー回路３がインピーダンス調整手段７
のＮチャンネルＭＯＳ７１のゲート電極に対する出力電
圧を変え、ローパスフィルタに対して抵抗７２を有効と
し、切り替え時間経過後、タイマー回路３がスイッチン
グ部２５、２６を切り替えて小電流の定電流源２２、２
４から電流を流すと共に、タイマー回路３がインピーダ
ンス調整手段７のＮチャンネルＭＯＳ７１のゲート電極
に対する出力電圧を変え、ローパスフィルタに対して抵
抗７２を無効とするものである。
【００２７】このように本実施形態に係るＰＬＬ回路に
よれば、ロックアップ動作開始時から切り替え時間の
間、タイマー回路３がスイッチング部２５、２６を切り
替えて大電流の定電流源２１、２３から電流を流し、タ
イマー回路３がインピーダンス調整手段７に対する出力
電圧を変え、ローパスフィルタに対して抵抗７２を有効
としているので、大電流がチャージポンプ２よりローパ
スフィルタ４に供給されている間に、その電流に最適な
インピーダンスをローパスフィルタ４が有し、ロックア
ップ動作をより効果的に機能させることができる。な
お、本実施形態に係るＰＬＬ回路において、図５が示す
ように、ＮチャンネルＭＯＳ７１に替えて、Ｎｏｔ回路
７１ａとトランスミッション７１ｂを用い、ローパスフ
ィルタ４のコンデンサ４２を抵抗４３を介しないで直接
接地する構成とすることもできる。
【００２８】（その他の実施形態）前記各実施形態に係
るＰＬＬ回路においては、電圧制御発振器５の入力信号
の周波数の変化率が正から負へ移行する反転時を検出す
る反転検出手段を備え、前記タイマー回路３が、ロック
アップ動作開始時から入力信号の周波数の第１回目の反
転時までの時間より切り替え時間を短く設定することも
でき、図６に示すように、略ロックアップ動作開始時で
あるＴ１から１回目の位相反転時Ｔ２までの時間｜Ｔ２
−Ｔ１｜より短く切り替え時間を設定することで、タイ
マー回路３がロックアップ動作開始時から１回目の位相
反転時までの間のみスイッチング部２５、２６を切り替
えて大電流の定電流源２１、２３から電流を流すので、
ロックアップ波形のオーバーショートを極力抑制できる
こととなり、ロックアップ時間を高速化することができ
ると共に、ＳＮ比を悪化させることがない。
【００２９】
【発明の効果】以上のように本発明においては、ロック
アップ動作開始時から、切替制御手段により切り替え時
間の間切替手段が切り替えられ、位相比較器からの位相
差に基づいてローパスフィルタを介して電圧制御発振器
に異なる電流値の電流が流れるので、電圧制御発振器が
高速に目標の周波数の入力信号を出力でき、ロックアッ
プタイムを高速化することができるという効果を奏す
る。
【００３０】また、本発明においては、切り替え時間が
シリアルデータに基づいて設定され、この切り替え時間
の間切替制御手段により切替手段が切り替えられ、位相
比較器からの位相差に基づいてローパスフィルタを介し
て電圧制御発振器に異なる電流値の電流が流れるので、
電圧制御発振器が高速に目標の周波数の入力信号を出力
でき、ロックアップタイムを高速化することができると
共に、外部からのシリアルデータに任意のタイミングで
切り替え時間を変更することができるという効果を有す
る。
【００３１】また、本発明においては、ロックアップ動
作開始時から切り替え時間の間、切替制御手段が切替手
段を切り替えて異なる電流値の電流を流すと共に、切替
制御手段がインピーダンスを変化させているので、異な
る電流値の電流がローパスフィルタに供給されている間
に、その電流に最適なインピーダンスをローパスフィル
タが有することとなり、ロックアップ動作をより効果的
に機能させることができるという効果を有する。
【００３２】また、本発明においては、切替制御手段が
ロックアップ動作開始時から１回目の位相反転時までの
間のみ切替手段を切り替えて異なる電流値の電流を流す
ので、ロックアップ波形のオーバーショートを極力抑制
できることとなり、ロックアップ時間を高速化すること
ができると共に、ＳＮ比を悪化させることがないという
効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＰＬＬ回路の全
体回路構成図である。
【図２】本発明の第１の実施形態に係るＰＬＬ回路にお
けるタイマー回路の詳細回路図である。
【図３】本発明の第１の実施形態に係るＰＬＬ回路にお
けるタイマー回路の切り替え時間設定例である。
【図４】本発明の第２の実施形態に係るＰＬＬ回路の全
体回路構成図である。
【図５】本発明の第２の実施形態に係るＰＬＬ回路の全
体回路構成図である。
【図６】本発明のその他の実施形態に係るＰＬＬ回路の
全体回路構成図である。
【図７】従来のＰＬＬ回路の全体回路構成図である。
【符号の説明】
１、１００ 位相比較器 ２、２００ チャージポンプ ２１、２３、２０１、２０３ 大電流の定電流源 ２２、２４、２０２、２０４ 小電流の定電流源 ２５、２６、２０５、２０６ スイッチング部 ２７、２０７ ＰチャンネルＭＯＳ ２８、２０８ ＮチャンネルＭＯＳ ３ タイマー回路 ４、４００ ローパスフィルタ ４１、４２、４４ コンデンサ ４３ 抵抗 ５、５００ 電圧制御発振器 ６１、６０１ 基準分周回路 ６２、６０２ 比較分周回路 ７ インピーダンス調整手段 ７１ ＮチャンネルＭＯＳ ７１ａ Ｎｏｔ回路 ７１ｂ トランスミッション ７２ 抵抗 ３０１、３０２ ディレイ回路 ＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４ フリップフロップ回
路 Ｎａｎｄ１、Ｎａｎｄ２ Ｎａｎｄ回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA04 CC01 CC24 CC44 CC53 DD08 DD17 EE19 GG07 GG15 HH10 KK03

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 電圧制御発振器からの出力信号を内部変
    化信号として帰還させ、当該内部変化信号と外部基準信
    号との位相差を位相比較器で検出し、当該位相差に基づ
    きチャージポンプがローパスフィルタを介して前記電圧
    制御発振器へ入力電圧を入力し、当該入力電圧がロック
    周波数を発振する電圧となるように前記チャージポンプ
    で制御するＰＬＬ回路において、 前記チャージポンプに供給するチャージポンプ電流を異
    なる電流値に切替える切替手段と、 前記位相比較器に入力される基準信号に基づいて前記切
    替手段の切替時間を設定して切替手段の切替を制御する
    切替制御手段とを備えることを特徴とするＰＬＬ回路。
  2. 【請求項２】 前記請求項１に記載のＰＬＬ回路におい
    て、 前記制御手段が、切替時間を外部から入力されるシリア
    ルデータに基づいて設定することを特徴とするＰＬＬ回
    路。
  3. 【請求項３】 前記請求項１又は２に記載のＰＬＬ回路
    において、 前記切替制御手段の制御に基づいて、前記ローパスフィ
    ルタのインピーダンスを切替えられた異なる電流値に対
    応して調整するインピーダンス調整手段を備えることを
    特徴とするＰＬＬ回路。
  4. 【請求項４】 前記請求項１ないし３のいずれかに記載
    のＰＬＬ回路において、 前記切替制御手段が、ロックアップタイム開始時から１
    回目の位相反転時迄の時間をより短く切替時間を設定す
    ることを特徴とするＰＬＬ回路。
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