JPH1041815A - Ｐｌｌ周波数シンセサイザ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 携帯電話等の無線機器用ＰＬＬ周波数シンセ
サイザに関し、パワーセーブ時における周波数変動を防
止してロックアップ時間を短縮する。 【解決手段】 ２入力信号ｆｐ，ｆｒの位相を比較する
位相比較器１と、位相差に比例したパルスＤｏを出力す
るチャージポンプ回路２と含んでなるＰＬＬ周波数シン
セサイザにおいて、前記位相比較器１に入力される２入
力信号ｆｒ，ｆｐのうち、少なくとも一方の信号に対応
する所定の論理信号ｆｓを出力する論理回路４と、出力
信号ｆｓをストローブ信号ＳＴＢとして取り込むと共
に、パワーセーブ信号ＰＳを入力して、該入力信号ｆ
ｓ，ＰＳに応じて前記位相比較器１に入力されるパワー
セーブ信号ＰＳ’を出力するラッチ回路３とを備えてな
る構成としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、携帯電話等の無線
機器における周波数チャンネル切換えを行うためのＰＬ
Ｌ（フェーズ・ロックド・ループ）周波数シンセサイザ
に関する。このようなＰＬＬ周波数シンセサイザにおい
ては、周波数が固定されるまでのロックアップ時間を短
くすることが要求される。

【０００２】

【従来の技術】図７は、ＰＬＬ周波数シンセサイザの基
本構成を示す回路ブロック図である。ＰＬＬ周波数シン
セサイザは、図７に示すように、基準周波数ｆｒと比較
周波数ｆｐとを入力し、これらの位相を比較する位相比
較器７１と、位相差に比例した電流を流すチャージポン
プ回路７２と、チャージポンプ回路７２からの信号をＤ
Ｃレベルにするためのローパスフィルタ７３と、電圧に
応じて出力周波数を変化させるための電圧制御発振器７
４からなることを基本構成としている。

【０００３】以上のような構成において、電圧制御発振
器７４からの信号を比較周波数ｆｐとして位相比較器７
１にフィードバックさせる動作を繰り返し行うことによ
り、基準周波数ｆｒと比較周波数ｆｐを同じ周波数、同
じ位相に合わせる、即ちロックアップさせていく。携帯
電話等においては、待機時における消費電力を抑えるた
めに、位相比較器７１にパワーセーブ信号ＰＳを入力す
ることでパワーセーブ状態にすることを可能にしてい
る。

【０００４】図８は、図７における位相比較器７１及び
チャージポンプ回路７２の代表的な回路構成を示すもの
である。位相比較器７１は、基準信号ｆｒと比較信号ｆ
ｐとの位相差を比較し、その位相差に応じた出力をチャ
ージポンプ回路７２に伝えるものであり、チャージポン
プ回路７２は、位相比較器７１より出力される２値論理
の位相差信号を３値論理に変換し、位相差に比例した電
流を流入及び流出するものである。

【０００５】即ち、比較信号ｆｐが基準信号ｆｒより遅
れている時には位相差パルスをＡ側に出力することで、
チャージポンプ回路７２のＰＭＯＳトランジスタＰ１を
オン状態（“Ｈ”状態）として、電圧制御発振器７４
（図７参照）の制御電圧を上昇させる。また、比較信号
ｆｐが基準信号ｆｒより進んでいる時には位相差パルス
をＢ側に出力し、インバータで反転させることで、チャ
ージポンプ回路７２のＮＭＯＳトランジスタＮ１をオン
状態（“Ｌ”状態）として、電圧制御発振器７４の制御
電圧を下降させる。

【０００６】そして、比較信号ｆｐと基準信号ｆｒとが
一致してロック状態になった時にはチャージポンプ回路
７２からは信号が出力されない状態（“Ｚ”状態）とな
る。尚、位相比較器７１には、一部省略してあるが、複
数のインバータからなる遅延回路７６が設けられてお
り、この遅延回路７６の途中のＮＡＮＤ回路にパワーセ
ーブ信号ＰＳを入力する構成としている。

【０００７】図９は、ＰＬＬ周波数シンセサイザのロッ
ク状態時における位相比較器７１に入力される基準信号
ｆｒ及び比較信号ｆｐと、チャージポンプ回路７２の出
力信号Ｄｏの関係を示すタイミングチャートである。図
９に示すように、基準信号ｆｒと比較信号ｆｐの立ち上
がり時間が一致しているロック状態においても、リーク
電流等によって僅かに周波数がずれていく可能性がある
ことから、ロック状態を安定させるために、チャージポ
ンプ回路７２から僅かな位相差パルスＤｏが出力され
る。

【０００８】この時の位相差パルスＤｏは、図８に示す
遅延回路７６によって制御されている。

【０００９】

【発明が解決しようとする課題】上記従来のＰＬＬ周波
数シンセサイザでは、パワーセーブ信号ＰＳが位相比較
記７１に入力されると、チャージポンプ回路７２の出力
は、その出力状態に関係なくパワーセーブ状態に入る。
即ち、図９に示すように、ロック状態において位相差パ
ルスＤｏが出力されるタイミングと、パワーセーブ信号
ＰＳが“Ｈ”（ハイ）レベルから“Ｌ”（ロー）レベル
になるタイミングとが一致する可能性がある。

【００１０】因みにパワーセーブ信号ＰＳは、“Ｈ”レ
ベルが通常モードであり、“Ｈ”レベルがパワーセーブ
モードに設定されている。このように、位相差パルスＤ
ｏ出力中にパワーセーブ状態に入ると、周波数が大きく
変化する。従って、大きく周波数が変化しているパワー
セーブ状態においては、そこから所定の周波数に合わせ
るまでのロックアップ時間が長くなり、携帯電話等の機
能低下につながる。

【００１１】本発明は、上記課題を解決して、パワーセ
ーブ状態になる際の周波数変動を防止することにより、
ロックアップ時間の遅延を抑えることを目的としてい
る。

【００１２】

【課題を解決するための手段】上記課題を解決するため
の本発明は、２つの入力信号ｆｒ，ｆｐの位相を比較す
る位相比較器１と、該位相比較器１による位相差に比例
したパルスＤｏを出力するチャージホンプ回路２と含ん
でなるＰＬＬ周波数シンセサイザにおいて、前記位相比
較器１に入力される２つの入力信号ｆｒ，ｆｐのうち、
少なくとも一方の信号が入力され、所定の論理信号ｆｓ
を出力する論理回路４と、該論理回路４の出力信号ｆｓ
をストローブ信号として取り込むと共に、パワーセーブ
信号ＰＳを入力して、該入力信号ｆｓ，ｆｐに応じて前
記位相比較器１に入力されるパワーセーブ信号ＰＳ’を
出力するラッチ回路３とを備えてなることを特徴として
いる。

【００１３】上記本発明のＰＬＬ周波数シンセサイザに
よれば、パワーセーブ信号ＰＳはラッチ回路３を介し
て、位相比較器１に入力されるよう構成さており、チャ
ージポンプ回路２より出力パルスＤｏが発生している場
合には、位相比較器１にはパワーセーブ信号が入力され
ない。従って、チャージポンプ回路２による出力パルス
Ｄｏと位相比較器１に入力されるパワーセーブ信号Ｐ
Ｓ’が同時に発生することがなく、周波数が大きく変化
することがなくなる。

【００１４】

【発明の実施の形態】以下、本発明の実施例を図面を参
照しながら詳細に説明する。図１は、本発明のＰＬＬ周
波数シンセサイザの第一実施例を示す回路ブロック図で
あり、図２は第一実施例のＰＬＬ周波数シンセサイザが
ロック状態にある時の各信号のタイミングチャートであ
る。

【００１５】本実施例におけるＰＬＬ周波数シンセサイ
ザは、図１に示すように、基準信号ｆｒと比較信号ｆｐ
が入力される位相比較器１、位相差に比例した電流を流
すチャージポンプ回路２、位相比較器１と同様基準信号
ｆｒと比較信号ｆｐとが入力されるＮＯＲ回路４、ＮＯ
Ｒ回路４の出力信号ｆｓとパワーセーブ信号ＰＳとを入
力信号とするラッチ回路３を備えている。

【００１６】インバータ５は、チャージポンプ回路２の
ＮＭＯＳトランジスタをオン状態にするために、位相比
較器１の出力信号を反転させるものである。尚、図示し
ていないが、位相比較器１及びチャージポンプ回路２の
構成は、図７と同様であり、チャージポンプ回路２の出
力信号（位相差パルス）Ｄｏは、図６と同様ローパスフ
ィルタ及び電圧制御発振器等を介して、比較信号ｆｐと
してフィードバックされている。

【００１７】図２は、ロック状態において、チャージポ
ンプ回路２の出力パルスＤｏとパワーセーブ信号ＰＳが
同タイミングで発生した場合のタイミングチャートを示
すものである。従来のパワーセーブ信号を直接位相比較
器１に入力する構成では、チャージポンプ回路２の出力
パルスＤｏとパワーセーブ信号ＰＳが重なることによ
り、周波数の大きな変化が発生することがあった。

【００１８】これに対して本実施例では、基準信号ｆｒ
と比較信号ｆｐとをＮＯＲ回路４に入力して、この出力
信号ｆｓとパワーセーブ信号ＰＳとをラッチ回路３に入
力する構成としている。ＮＯＲ回路４は、基準信号ｆｒ
と比較信号ｆｐとがいずれも“Ｌ”レベルの時に、
“Ｈ”レベルを出力するものであり、図２に示すように
位相差パルスＤｏの出力時にパワーセーブ信号ＰＳがパ
ワーセーブモードである“Ｌ”レベルになったとして
も、基準信号ｆｒと比較信号ｆｐが“Ｈ”レベルである
ため、ストローブ信号としてラッチ回路３に入力される
信号ｆｓは、“Ｌ”レベルとなる。

【００１９】従って、ラッチ回路３はパワーセーブ信号
ＰＳが“Ｌ”レベルであるにも関わらず、それ以前の
“Ｈ”レベルを保持している。このため、位相比較器１
に入力されチャージポンプ回路２を制御するパワーセー
ブ信号ＰＳ’は、通常モードである“Ｈ”レベルとな
る。その後、基準信号ｆｒと比較信号ｆｐがいずれも
“Ｌ”レベルになった時点で、ＮＯＲ回路４の出力信号
ｆｓが“Ｈ”レベルとなり、ラッチ回路３にストローブ
信号として入力される。

【００２０】ラッチ回路３にストローブ信号として
“Ｈ”レベルが入力されると、それまでの保持状態が解
除され、現在入力されているパワーセーブ信号ＰＳがそ
のまま出力されるため、位相比較器１への入力信号Ｐ
Ｓ’は、“Ｌ”レベルとなり、チャージポンプ回路２が
パワーセーブ状態になる。以上のように本実施例によれ
ば、ロック状態において位相比較器１に入力されるパワ
ーセーブ信号ＰＳ’は、基準信号ｆｒと比較信号ｆｐの
立ち上がり時、即ち位相差パルスＤｏが出力される時に
は、ラッチ回路３に入力されるパワーセーブ信号ＰＳが
“Ｌ”レベルになったとしても通常モードである“Ｈ”
レベルを継続する。

【００２１】従って、位相差パルスＤｏが発生している
時には、位相比較器１に入力されるパワーセーブ信号Ｐ
Ｓ’がパワーセーブモードの“Ｌ”レベルになることは
なく、ロックされている周波数が大きく変化することは
ない。即ち、パワーセーブ時においてもロックアップ時
間を短くすることができる。図３は、本発明の第二，第
三実施例を説明するための回路ブロック図である。

【００２２】図３（ａ）に示す第二実施例は、論理回路
としてＮＯＲ回路４を使用した第一実施例に対して、Ｎ
ＡＮＤ回路１４を使用するもので、位相比較器１１、チ
ャージポンプ回路１２、ラッチ回路１３は同様な構成で
ある。即ち、第一実施例では、基準信号ｆｒと比較信号
ｆｐの少なくとも一方が“Ｈ”レベルの場合に、ラッチ
回路にストローブ信号として入力される信号ｆｓが
“Ｌ”レベルとなる構成であったが、本実施例では、基
準信号ｆｒと比較信号ｆｐがいずれも“Ｈ”レベルの時
にラッチ回路１３に入力される信号ｆｓが“Ｌ”レベル
になる構成となっている。

【００２３】ＰＬＬ周波数シンセサイザのロック状態に
おいて、位相差パルスＤｏが出力されるのは、基準信号
ｆｒと比較信号ｆｐの立ち上がり時から遅延回路によっ
て設定される所定の時間のみであり、例えば比較信号ｆ
ｐが“Ｌ”レベルになった時点では、位相差パルスＤｏ
は出力されていないため、パワーセーブ信号ＰＳ’が位
相比較器１１に入力され、チャージポンプ回路１２がパ
ワーセーブ状態になってもロック周波数が大きく変化す
ることはない。

【００２４】図３（ｂ）に示す第三実施例は、基準信号
ｆｒのみをインバータ２４を介してラッチ回路２３に入
力する構成にしており、位相比較器２１、チャージポン
プ回路２２については前実施例と同様な構成である。本
実施例では、基準信号ｆｒが反転された信号ｆｓがラッ
チ回路２３に入力されるため、基準信号ｆｒが“Ｈ”レ
ベルの時には、ラッチ回路２３には“Ｌ”レベルがスト
ローブ信号として入力される。

【００２５】従って、結果的に各信号の出力は、図２で
説明した第一実施例と同様となり、簡単な構成によって
同様な効果を得ることができる。本実施例では、基準信
号ｆｒをインバータ２４を介して反転させてラッチ回路
２３に入力する構成にしているが、比較信号ｆｐをイン
バータ２４に入力する構成にしても良い。

【００２６】この場合、各信号は図３（ａ）で説明した
第二実施例と同様な出力となり、位相差パルスＤｏの出
力と、位相比較器２１に入力されるパワーセーブ信号Ｐ
Ｓ’のパワーセーブ状態が一致することがなく、ロック
周波数の大きな変化は生じない。図４は本発明の第四，
第五実施例を説明するための回路ブロックである。

【００２７】第一〜第三実施例が、ラッチ回路の出力信
号であるパワーセーブ信号ＰＳ’を位相比較器に入力し
て制御したのに対して、第四実施例からはラッチ回路の
出力信号であるパワーセーブ信号ＰＳ’を論理回路を介
してチャージポンプ回路に入力するものである。第四実
施例においては、パワーセーブ信号ＰＳ’のパワーセー
ブモードは、“Ｈ”レベルとなる。

【００２８】図４（ａ）は、本発明の周波数シンセサイ
ザの第四実施例を説明するための回路ブロック図であ
り、基準信号ｆｒと比較信号ｆｐが入力される位相比較
器３１、同様に基準信号ｆｒと比較信号ｆｐが入力され
るＮＯＲ回路３４、ＮＯＲ回路３４の出力信号ｆｓをス
トローブ信号として入力すると共に、パワーセーブ信号
ＰＳを入力するラッチ回路３３、位相比較器３１とラッ
チ回路３３の出力信号をそれぞれ入力する一対のＯＲ回
路３６，３７、更にＯＲ回路３６の出力信号ＡとＯＲ回
路３７の出力信号Ｂをインバータ３５にて反転させた信
号を入力するチャージポンプ回路３２を備えている。

【００２９】尚、図示していないが、位相比較器３１は
図８における遅延回路内のＮＡＮＤ回路を省いた構成で
あると共に、チャージポンプ回路３２は、図８と同様な
構成としており、チャージポンプ回路３２の出力信号Ｄ
ｏは、図７と同様ローパスフィルタ及び電圧制御発振器
等を介して、比較信号ｆｐとしてフィードバックされて
いる。

【００３０】図５は、第四実施例の周波数シンセサイザ
において、ロック状態でのチャージポンプ回路３２の出
力パルスＤｏとパワーセーブ信号ＰＳが同タイミングで
発生した場合のタイミングチャートを示すものである。
本実施例では、基準信号ｆｒと比較信号ｆｐとをＮＯＲ
回路３４に入力して、この出力信号ｆｓとパワーセーブ
信号ＰＳとをラッチ回路３３に入力する構成としてい
る。

【００３１】ＮＯＲ回路３４は、基準信号ｆｒと比較信
号ｆｐとがいずれも“Ｌ”レベルの時に、“Ｈ”レベル
を出力するものであり、図５に示すように位相差パルス
Ｄｏの出力時にパワーセーブ信号ＰＳがパワーセーブモ
ードである“Ｌ”レベルになったとしても、基準信号ｆ
ｒと比較信号ｆｐが“Ｈ”レベルであるため、ストロー
ブ信号としてラッチ回路３３に入力される信号ｆｓは、
“Ｌ”レベルとなる。

【００３２】従って、ラッチ回路３３はパワーセーブ信
号ＰＳが“Ｌ”レベルであるにも関わらず、それ以前の
“Ｈ”レベルを保持して、パワーセーブ信号ＰＳ’とし
てはこれが反転された“Ｌ”レベルが出力されている。
一対のＯＲ回路３６，３７には、上記“Ｌ”レベルのパ
ワーセーブ信号ＰＳ’と位相比較器３１の出力信号ＰＤ
１，ＰＤ２がそれぞれ入力され、この論理信号が一方は
直接、他方はインバータ３５を介してチャージポンプ回
路３２に入力される。

【００３３】従って、基準信号ｆｒと比較信号ｆｐが一
致して位相差パルスＤｏが出力されている際に、パワー
セーブ信号ＰＳが“Ｈ”レベルより“Ｌ”レベルになっ
たとしても、ラッチ回路３３によって前のパワーセーブ
信号ＰＳの状態、即ち“Ｈ”レベルを保持するため、パ
ワーセーブ状態になることはない。その後、基準信号ｆ
ｒと比較信号ｆｐがいずれも“Ｌ”レベルになった時点
で、ＮＯＲ回路３４の出力信号ｆｓが“Ｈ”レベルとな
り、ラッチ回路３３にストローブ信号として入力され
る。

【００３４】ラッチ回路３３にストローブ信号として
“Ｈ”レベルが入力されると、それまでの保持状態が解
除され、現在入力されているパワーセーブ信号ＰＳが反
転されて出力されるため、ＯＲ回路３６，３７に入力さ
れる信号ＰＳ’は、“Ｈ”レベルとなり、チャージポン
プ３２がパワーセーブ状態になる。以上のように本実施
例によれば、ロック状態において一対のＯＲ回路３６，
３７に入力されるパワーセーブ信号ＰＳ’は、基準信号
ｆｒと比較信号ｆｐの立ち上がり時、即ち位相差パルス
Ｄｏが出力される時には、ラッチ回路３３に入力される
パワーセーブ信号ＰＳが“Ｌ”レベルになったとしても
チャージポンプ回路３２を通常状態にする“Ｌ”レベル
を継続して出力する。

【００３５】従って、位相差パルスＤｏが発生している
時には、チャージポンプ回路３２はパワーセーブ状態に
なることはなく、ロックされている周波数が大きく変化
することはない。本実施例では、ラッチ回路３３より出
力されるパワーセーブ信号ＰＳ’を位相比較器３１を介
すことなく、チャージポンプ回路３２側に送っているこ
とから、位相比較器３１内に備えられる遅延回路（図８
参照）を通ることがないため、応答速度が速くなる。

【００３６】図４（ｂ）に示す第五実施例は、第四実施
例の変形例であり、ラッチ回路４３の出力ＰＳ’がパワ
ーセーブ信号ＰＳのインバート信号であった第四実施例
に対してスルー信号であること、位相比較器４１の出力
信号をインバートしていること、更に位相比較器４１と
ラッチ回路４３の出力信号を入力する論理回路をＮＡＮ
Ｄ回路４６，４７にしている点が異なっている。

【００３７】本実施例は、結果的に第四実施例と同様な
信号がチャージポンプ回路４２に入力される構成となっ
ており、その効果は同等なものである。また、図示して
いないが、第四実施例のＮＯＲ回路３４をＮＡＮＤ回路
に代えてもロック時における周波数変動を抑えることが
可能である。即ち、第四実施例が基準信号ｆｒと比較信
号ｆｐとのどちらか一方が“Ｈ”レベルの場合にラッチ
回路が保持状態になる構成であるのに対して、両信号ｆ
ｒ，ｆｐの両方が“Ｈ”レベルの時にラッチ回路が保持
状態にる構成である。

【００３８】ＰＬＬ周波数シンセサイザのロック状態に
おいて、位相差パルスＤｏが出力されるのは、基準信号
ｆｒと比較信号ｆｐの立ち上がり時から遅延回路によっ
て設定される所定の時間のみであり、例えば比較信号ｆ
ｐが“Ｌ”レベルになった時点（図５参照）では、位相
差パルスＤｏは出力されていないため、パワーセーブ信
号ＰＳ’が“Ｈ”レベルになり、チャージポンプ回路が
パワーセーブ状態にになってもロック周波数が大きく変
化することはない。

【００３９】更に、第五実施例のＮＯＲ回路４４をＮＡ
ＮＤ回路に代えても同様な効果を得ることができる。図
６は本発明の第六，第七実施例を説明するための回路ブ
ロックである。図６（ａ）に示す本発明の第六実施例
は、基準信号ｆｒのみをインバータ５４を介してラッチ
回路５３に入力する構成にしており、位相比較器５１、
一対のＯＲ回路５６，５７、更にチャージポンプ回路５
２については第四実施例と同様な構成である。

【００４０】本実施例では、基準信号ｆｒが反転された
信号ｆｓがラッチ回路５３に入力されるため、基準信号
ｆｒが“Ｈ”レベルの時には、ラッチ回路５３には
“Ｌ”レベルがストローブ信号として入力される。従っ
て、結果的に各信号の出力は、図５（ａ）で説明した第
四実施例と同様となり、簡単な構成によって、同様な効
果を得ることができる。

【００４１】図６（ｂ）に示す本発明の第七実施例は、
比較信号ｆｐをインバータ６４を介してラッチ回路６３
に入力する構成であり、ラッチ回路６３の出力信号Ｐ
Ｓ’はパワーセーブ信号ＰＳのスルー信号を使用し、位
相比較器６１とラッチ回路６３の出力信号を入力する論
理回路としては一対のＮＡＮＤ回路６６，６７を備え、
ＮＡＮＤ回路６６の出力信号とＮＡＮＤ回路６７の出力
信号をインバータ６５によって反転させた信号とをチャ
ージポンプ回路６２に入力する構成としている。

【００４２】本実施例では、比較信号ｆｐが反転された
信号ｆｓがラッチ回路６３に入力されるため、比較信号
ｆｐが“Ｈ”レベルの時には、ラッチ回路６３には
“Ｌ”レベルがストローブ信号として入力される。従っ
て、図４（ｂ）で説明した第五実施例におけるＮＯＲ回
路４４をＮＡＮＤ回路に代えた例と同様な動作となり、
ロック状態において位相差パルスＤｏが出力されている
時にチャージポンプ回路６２がパワーセーブ状態になる
ことがないため、ロック周波数が大きく変化することは
ない。

【００４３】尚、図示していないが、第六実施例におい
てインバータ５４に比較信号ｆｐを入力する構成、ま
た、第七実施例においてインバータ６４に基準信号ｆｒ
を入力する構成にすることによってもロック状態におけ
る周波数変動を同様に防止することが可能である。

【００４４】

【発明の効果】本発明のＰＬＬ周波数シンセサイザによ
れば、パワーセーブ信号ＰＳは、所定の論理回路を介し
て入力信号によって制御されるラッチ回路に入力され、
２つの入力信号の立ち上がりが一致する領域では、パワ
ーセーブ信号がラッチ回路から出力されない構成になっ
ていることから、ロック状態での位相差パルス発生時に
チャージポンプ回路がパワーセーブ状態になることがな
く、ロック周波数の変動が起こることがない。

【００４５】従って、パワーセーブ状態においてもロッ
クアップ時間を短くすることが可能となる。

【図面の簡単な説明】

【図１】本発明の第一実施例を説明するための回路ブロ
ック図である。

【図２】本発明の第一実施例における動作説明を行うタ
イミングチャートである。

【図３】本発明の第二，第三実施例を説明するための回
路ブロック図である。

【図４】本発明の第四，第五実施例を説明するための回
路ブロック図である。

【図５】本発明の第四実施例における動作説明を行うタ
イミングチャートである。

【図６】本発明の第六，第七実施例を説明するための回
路ブロック図である。

【図７】ＰＬＬ周波数シンセサイザの基本構成図であ
る。

【図８】従来のＰＬＬ周波数シンセサイザを説明するた
めの回路図である。

【図９】従来技術における動作説明を行うタイミングチ
ャートである。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ２入力信号（ｆｐ，ｆｒ）の位相を比較
   する位相比較器（１）と、該位相比較器（１）による位
   相差に比例したパルス（Ｄｏ）を出力するチャージホン
   プ回路（２）と含んでなるＰＬＬ周波数シンセサイザに
   おいて、 前記位相比較器（１）に入力される２入力信号（ｆｒ，
   ｆｐ）のうち、少なくとも一方の信号が入力され、この
   入力信号に対応する所定の論理信号（ｆｓ）を出力する
   論理回路（４）と、 該論理回路（４）の出力信号（ｆｓ）をストローブ信号
   （ＳＴＢ）として取り込むと共に、パワーセーブ信号
   （ＰＳ）を入力して、該入力信号（ｆｓ，ＰＳ）に応じ
   て前記位相比較器（１）に入力されるパワーセーブ信号
   （ＰＳ’）を出力するラッチ回路（３）とを備えてなる
   ことを特徴とするＰＬＬ周波数シンセサイザ。
2. 【請求項２】 前記論理回路は、前記２入力信号（ｆ
   ｒ，ｆｐ）を入力するＮＯＲ回路（４）或いはＮＡＮＤ
   回路（１４）であることを特徴とする請求項１記載のＰ
   ＬＬ周波数シンセサイザ。
3. 【請求項３】 前記論理回路は、前記２入力信号（ｆ
   ｒ，ｆｐ）の一方のみを入力するインバータ（２４）で
   あることを特徴とする請求項１記載のＰＬＬ周波数シン
   セサイザ。
4. 【請求項４】 ２入力信号（ｆｐ，ｆｒ）の位相を比較
   する位相比較器（３１）と、該位相比較器（３１）によ
   る位相差に比例したパルス（Ｄｏ）を出力するチャージ
   ホンプ回路（３２）と含んでなるＰＬＬ周波数シンセサ
   イザにおいて、 前記位相比較器（３１）に入力される２入力信号（ｆ
   ｒ，ｆｐ）のうち、少なくとも一方の信号が入力され、
   この入力信号に対応する所定の論理信号（ｆｓ）を出力
   する論理回路（３４）と、 該論理回路（３４）の出力信号（ｆｓ）をストローブ信
   号（ＳＴＢ）として取り込むと共に、パワーセーブ信号
   （ＰＳ）を入力して、該入力信号（ｆｓ，ＰＳ）に応じ
   たパワーセーブ信号（ＰＳ’）を出力するラッチ回路
   （３３）と、 前記位相比較器（３１）の出力信号（ＰＤ１，ＰＤ２）
   と、前記ラッチ回路（３３）の出力信号（ＰＳ’）とを
   それぞれ入力して所定の信号（Ａ，Ｂ）を出力する一対
   の論理回路（３６，３７）とを備えてなることを特徴と
   するＰＬＬ周波数シンセサイザ。
5. 【請求項５】 前記論理回路は、前記２入力信号（ｆ
   ｒ，ｆｐ）を入力するＮＯＲ回路（３４）或いはＮＡＮ
   Ｄ回路であり、 前記一対の論理回路は、前記位相比較器（３１）の出力
   信号（ＰＤ１，ＰＤ２）と前記ラッチ回路（３３）より
   反転さて出力されるパワーセーブ信号（ＰＳ’）とをそ
   れぞれ入力してなる一対のＯＲ回路（３６，３７）であ
   ることを特徴とする請求項４記載のＰＬＬ周波数シンセ
   サイザ。
6. 【請求項６】 前記論理回路は、前記２入力信号（ｆ
   ｒ，ｆｐ）を入力するＮＯＲ回路（４４）或いはＮＡＮ
   Ｄ回路であり、 前記一対の論理回路は、前記位相比較器（４１）から反
   転されて出力される信号（ＰＤ１，ＰＤ２）と前記ラッ
   チ回路（４３）出力されるパワーセーブ信号（ＰＳ’）
   とをそれぞれ入力してなる一対のＮＡＮＤ回路（４６，
   ４７）であることを特徴とする請求項４記載のＰＬＬ周
   波数シンセサイザ。
7. 【請求項７】 前記論理回路は、前記２入力信号（ｆ
   ｒ，ｆｐ）の一方のみを入力するインバータ（５４）
   （６４）であり、 前記一対の論理回路は、前記位相比較器（５１）の出力
   信号（ＰＤ１，ＰＤ２）と前記ラッチ回路（５３）より
   反転さて出力されるパワーセーブ信号（ＰＳ’）とをそ
   れぞれ入力してなる一対のＯＲ回路（５６，５７）、或
   いは前記位相比較器（６１）から反転されて出力される
   信号（ＰＤ１，ＰＤ２）と前記ラッチ回路（６３）出力
   されるパワーセーブ信号（ＰＳ’）とをそれぞれ入力し
   てなる一対のＮＡＮＤ回路（６６，６７）であることを
   特徴とする請求項４記載のＰＬＬ周波数シンセサイザ。