JP4343246B2 - 周波数シンセサイザおよびこれに用いるチャージポンプ回路 - Google Patents
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Description
水晶発振回路1は、所定の周波数の信号を発生する。基準分周器2は、水晶発振回路1から出力される信号の周波数を固定の分周比で分周し、基準周波数の基準信号を発生する。位相比較器3は、基準分周器2から出力される基準信号と、可変分周器7から出力されるフィードバック信号との位相差を検出し、その結果に応じて、論理「L」または「H」の信号をUp端子およびDown端子より出力する。チャージポンプ回路4は、位相比較器3のUp端子およびDown端子より出力される信号に基づいてチャージ動作またはディスチャージ動作を行うことにより、位相比較器3にて検出された位相差に比例した信号を出力する。
LPF5は、チャージポンプ回路4から出力される信号の高周波成分を除去してVCO6に出力する。VCO6は、LPF5から出力される信号の電圧に比例した周波数で発振し、局部発振信号として周波数シンセサイザの外部に出力するとともに、可変分周器7に出力する。可変分周器7は、VCO4の出力周波数を指定された分周比で分周し、その結果をフィードバック信号として位相比較器3にフィードバックする。
次に、このように構成された従来の周波数シンセサイザの動作を説明する。位相比較器3は、基準分周器2から出力される基準信号と、可変分周器7から出力されるフィードバック信号との位相差を検出する。フィードバック信号の位相が基準信号の位相より遅れると、その位相差に応じたパルス幅を有する論理「L」の信号が位相比較器3のUp端子から出力される。このとき位相比較器3のDown端子には、論理「H」の信号が出力されている。
一方、フィードバック信号の位相が基準信号の位相より進むと、その位相差に応じたパルス幅を有する論理「L」の信号が位相比較器3のDown端子から出力される。このとき位相比較器3のUp端子には、論理「H」の信号が出力されている。また、フィードバック信号の位相が基準信号の位相と同期すると、位相比較器3のUp端子およびDown端子の両方から論理「H」の信号が出力される。
チャージポンプ回路4は、位相比較器3のUp端子およびDown端子がゲートに接続されたトランジスタ(スイッチング素子)と、当該トランジスタに接続された定電流源回路とを備えて構成されている。そして、位相比較器3のUp端子から論理「L」の信号を受けると、定電流源を利用して自ら充電するように動作する。また、位相比較器3のDown端子から論理「L」の信号を受けると、定電流源を利用して自ら放電するように動作する。
チャージポンプ回路4がチャージ動作をすることによって出力端子電圧が上昇すると、VCO6の発振周波数は上昇する。一方、チャージポンプ回路4がディスチャージ動作をすることによって出力端子電圧が下降すると、VCO6の発振周波数は下降する。VCO6より出力される局部発振信号は、可変分周器7を介して位相比較器3にフィードバックされる。
フィードバック信号の周波数が基準信号の周波数よりも小さい場合(フィードバック信号の位相が基準信号の位相よりも遅れている場合)は、上述のようにVCO6の出力周波数が上昇するので、フィードバック信号の周波数は上昇し、基準信号との位相差が小さくなる。これにより、VCO6より出力される局部発振信号の周波数は、基準信号の周波数に比例した所望の周波数に近づいていく。
また、フィードバック信号の周波数が基準信号の周波数よりも大きい場合(フィードバック信号の位相が基準信号の位相よりも進んでいる場合)は、上述のようにVCO6の出力周波数が下降するので、フィードバック信号の周波数は下降し、基準信号との位相差が小さくなる。これにより、VCO6より出力される局部発振信号の周波数は、基準信号の周波数に比例した所望の周波数に近づいていく。
このように、周波数シンセサイザは、フィードバック信号の周波数(VCO6の出力周波数に比例した周波数)が基準信号の周波数より大きくても小さくても、最終的には、フィードバック信号の周波数が基準信号の周波数に近づくように動作し、それによってVCO6の発振周波数は一定周波数にロックされる。このロック状態のときに、位相比較器3から出力される信号は、Up端子およびDown端子の両方とも論理「H」の信号とされる。
従来、このように構成された周波数シンセサイザにおいて、その消費電力を低減するための試みが成され、いくつかの手法が提案されている(例えば、特許文献1,2参照)。
特許文献1:特開平10−224212号公報
特許文献2:特開平6−284069号公報
特許文献1に記載の技術では、位相比較器にパワーカット入力端子を設け、パワーカット信号が入力したときに位相比較器のDown端子およびUp端子から出力される信号を共に強制的に論理「H」とすることにより、チャージポンプ回路をハイインピーダンス状態(フローティング状態)にして、その中のトランジスタに流れる電流をなくすようにしている。
また、特許文献2に記載の技術では、待ち受け時における間欠信号がオフになったときに、基準分周器、可変分周器およびプリスケーラの動作を停止させて低消費電流状態にし、チャージポンプ回路をハイインピーダンス状態にして、その出力電圧を周波数シンセサイザのロック時における値に保持させるようにしている。
本発明は、このような問題を解決するために成されたものであり、パワーカット信号や間欠信号といった外部からの制御信号を用いることなく、チャージポンプ回路の中にある定電流回路の動作をスタンバイ状態にして、トランジスタに流れる電流をなくすことによって消費電流の低減を図ることができるようにすることを目的とする。
上記した課題を解決するために、本発明では、位相比較器より出力される信号に基づいて周波数シンセサイザがロック状態か否かを検出するロック検出回路と、ロック検出回路によるロック状態の検出結果に応じて、チャージポンプ回路を構成する定電流回路の接続の有無を切り替えるスイッチング回路とを備える。
上記のように構成した本発明によれば、周波数シンセサイザがロック状態になり、チャージポンプ回路がハイインピーダンス状態になったことがロック検出回路によって検出されると、スイッチング回路によって定電流回路の接続が切られることとなるので、パワーカット信号や間欠信号といった外部からの制御信号を用いることなく、ハイインピーダンス状態のときにチャージポンプ回路の中に流れる電流をなくすことができ、消費電流を低減することができる。
図2は、周波数シンセサイザの全体構成例を示す図である。
図3は、本実施形態によるチャージポンプ回路の他の構成例を示す図である。
図4は、本実施形態によるチャージポンプ回路の他の構成例を示す図である。
図1に示すように、本実施形態のチャージポンプ回路4は、第1のカレントミラー回路11と、第2のカレントミラー回路12と、これらのカレントミラー回路11,12に接続された第1および第2の定電流源回路14,15とを備えている。第1のカレントミラー回路11は、3つのpMOSトランジスタTr1〜Tr3をカレントミラー接続して構成され、位相比較器3のUp端子より出力される信号に基づき第1の定電流源回路14を利用して充電動作を行う。第2のカレントミラー回路12は、3つのnMOSトランジスタTr4〜Tr6をカレントミラー接続して構成され、位相比較器3のDown端子より出力される信号に基づき第2の定電流源回路15を利用して放電動作を行う。
第1のカレントミラー回路11の前段(位相比較器3のUp端子と第1のカレントミラー回路11との間)には、入力される信号の論理レベルを反転して出力する反転回路13が設けられている。反転回路13の出力ノードは、第1のカレントミラー回路11を構成するpMOSトランジスタTr1のゲートに接続されている。pMOSトランジスタTr1のソースは電源端子に接続され、ドレインはカレントミラー接続された2つのpMOSトランジスタTr2,Tr3のゲートに接続されている。pMOSトランジスタTr2,Tr3のソースは共に電源端子に接続され、pMOSトランジスタTr2のドレインは第1の定電流源回路14に、pMOSトランジスタTr3のドレインはチャージポンプ回路4の出力端子Outに接続されている。
第2のカレントミラー回路12を構成するnMOSトランジスタTr4のゲートは、位相比較器3のDown端子に接続されている。当該nMOSトランジスタTr4のソースは接地端子に接続され、ドレインはカレントミラー接続された2つのnMOSトランジスタTr5,Tr6のゲートに接続されている。nMOSトランジスタTr5,Tr6のソースは共に接地端子に接続され、nMOSトランジスタTr5のドレインは第2の定電流源回路15に、nMOSトランジスタTr6のドレインはチャージポンプ回路4の出力端子Outに接続されている。
第1および第2のカレントミラー回路11,12とチャージポンプ回路4の出力端子Outとの間には、ループフィルタ16が設けられている。ループフィルタ16はコンデンサCを備えている。本実施形態のチャージポンプ回路4は、位相比較器3のUp端子およびDown端子より出力される信号に基づいてループフィルタ16のコンデンサCに対して充電動作または放電動作を行うことにより、位相比較器3にて検出された位相差に比例した信号を出力するようになっている。
本実施形態のチャージポンプ回路4はさらに、AND回路17と2つのpMOSトランジスタ18,19とを備えている。AND回路17は、位相比較器3のUp端子およびDown端子から出力される信号を2入力とし、その論理レベルの積をとって出力する。
AND回路17は、位相比較器3のUp端子およびDown端子から出力される信号の双方が論理「H」の信号のときにのみ、論理「H」の信号を出力する。Up端子およびDown端子の信号が双方とも「H」の場合とは、チャージポンプ回路4がハイインピーダンスの状態、つまり周波数シンセサイザがロック状態の場合である。したがって、AND回路17は、位相比較器3より出力される信号に基づいて周波数シンセサイザがロック状態か否かを検出するロック検出回路として機能する。
AND回路17の出力ノードは、2つのpMOSトランジスタ18,19のゲートに接続されている。第1のpMOSトランジスタ18は、第1の定電流源回路14と接地端子との間に接続されている。また、第2のpMOSトランジスタ19は、第2の定電流源回路15と第2のカレントミラー回路12との間に接続されている。
これら2つのpMOSトランジスタ18,19は、AND回路17から論理「L」の信号が出力されたときにはオンし、論理「H」の信号が出力されたときにはオフとなる。すなわち、pMOSトランジスタ18,19は、周波数シンセサイザが非ロック状態のときにはオンとなり、ロック状態のときにはオフとなる。このように、2つのpMOSトランジスタ18,19は、AND回路17によるロック状態の検出結果に応じて、定電流回路14,15の接続の有無を切り替えるスイッチング回路として機能する。
次に、図1のように構成したチャージポンプ回路4およびこれを含む図2のような周波数シンセサイザの動作を説明する。位相比較器3は、基準分周器2から出力される基準信号と、可変分周器7から出力されるフィードバック信号との位相差を検出する。フィードバック信号の位相が基準信号の位相より遅れると、その位相差に応じたパルス幅を有する論理「L」の信号が位相比較器3のUp端子から出力される。このとき位相比較器3のDown端子には、論理「H」の信号が出力されている。
チャージポンプ回路4は、位相比較器3のUp端子から論理「L」の信号を受けると、第1の定電流源回路14を利用してループフィルタ16のコンデンサCを充電するように動作する。すなわち、位相比較器3のUp端子から出力された論理「L」の信号は、反転回路13によって論理レベルが反転される。これにより、第1のカレントミラー回路11を構成するpMOSトランジスタTr1のゲートに論理「H」の信号が入力される。そのため、pMOSトランジスタTr1はオフとなる。pMOSトランジスタTr1がオフになると、カレントミラー接続された2つのpMOSトランジスタTr2,Tr3のゲートには論理「L」の信号が入力されるので、pMOSトランジスタTr2,Tr3はオンとなる。
一方、位相比較器3のUp端子から論理「L」の信号が出力されているので、AND回路17の出力は「L」となり、第1のpMOSトランジスタ18はオンとなる。これにより、電源端子からpMOSトランジスタTr2、第1の定電流源回路14、第1のpMOSトランジスタ18を通じて接地端子に向かって定電流I1が流れる。
また、位相比較器3のDown端子から出力された論理「H」の信号は、第2のカレントミラー回路12を構成するnMOSトランジスタTr4のゲートに入力される。これにより、nMOSトランジスタTr4はオンとなる。nMOSトランジスタTr4がオンになると、カレントミラー接続された2つのnMOSトランジスタTr5,Tr6のゲートには「L」の信号が入力されるので、nMOSトランジスタTr5,Tr6はオフとなる。
以上のように、第1のカレントミラー回路11のpMOSトランジスタTr2,Tr3がオンになるとともに、第2のカレントミラー回路12のnMOSトランジスタTr5,Tr6がオフになることにより、pMOSトランジスタTr2を流れる定電流I1に起因して、これにカレントミラー接続されたpMOSトランジスタTr3からチャージポンプ回路4の出力端子Outに向かって定電流ICが流れる。そして、このように出力端子Outに向かって吐き出すように流れる定電流ICによって、ループフィルタ16のコンデンサCが充電される。
このようなコンデンサCの充電によって、当該コンデンサCの端子電圧(チャージポンプ回路4の出力端子電圧)が上昇すると、VCO6の発振周波数は上昇する。そのため、VCO6から可変分周器7を介して位相比較器3にフィードバックされる信号の周波数が上昇する。これにより、基準信号の周波数よりも小さかったフィードバック信号の周波数が、当該基準信号の周波数に近づいていく。その結果、VCO6より出力される局部発振信号の周波数は、基準信号の周波数に比例した所望の周波数に近づいていく。
一方、フィードバック信号の位相が基準信号の位相より進むと、その位相差に応じたパルス幅を有する論理「L」の信号が位相比較器3のDown端子から出力される。このとき位相比較器3のUp端子には、論理「H」の信号が出力されている。チャージポンプ回路4は、位相比較器3のDown端子から論理「L」の信号を受けると、第2の定電流源回路15を利用してループフィルタ16のコンデンサCを放電するように動作する。
すなわち、位相比較器3のDown端子から出力された論理「L」の信号は、第2のカレントミラー回路12を構成するnMOSトランジスタTr4のゲートに入力される。これにより、nMOSトランジスタTr4はオフとなる。nMOSトランジスタTr4がオフになると、カレントミラー接続された2つのnMOSトランジスタTr5,Tr6のゲートには「H」の信号が入力されるので、nMOSトランジスタTr5,Tr6はオンとなる。
一方、位相比較器3のDown端子から論理「L」の信号が出力されているので、AND回路17の出力は「L」となり、第2のpMOSトランジスタ19はオンとなる。これにより、電源端子から第2の定電流源回路15、第2のpMOSトランジスタ19、nMOSトランジスタTr5を通じて接地端子に向かって定電流I2が流れる。
また、位相比較器3のUp端子から出力された論理「H」の信号は、反転回路13によって論理レベルが反転される。これにより、第1のカレントミラー回路11を構成するpMOSトランジスタTr1のゲートに論理「L」の信号が入力される。そのため、pMOSトランジスタTr1はオンとなる。pMOSトランジスタTr1がオンになると、カレントミラー接続された2つのpMOSトランジスタTr2,Tr3のゲートには「H」の信号が入力されるので、pMOSトランジスタTr2,Tr3はオフとなる。
以上のように、第1のカレントミラー回路11のpMOSトランジスタTr2,Tr3がオフになるとともに、第2のカレントミラー回路12のnMOSトランジスタTr5,Tr6がオンになることにより、nMOSトランジスタTr5を流れる定電流I2に起因して、これにカレントミラー接続されたnMOSトランジスタTr6を介して接地端子に向かってループフィルタ16のコンデンサCから引き込むように定電流IDが流れ、コンデンサCが放電される。
このようなコンデンサCの放電によって、当該コンデンサCの端子電圧(チャージポンプ回路4の出力端子電圧)が下降すると、VCO6の発振周波数は下降する。そのため、VCO6から可変分周器7を介して位相比較器3にフィードバックされる信号の周波数が下降する。これにより、基準信号の周波数よりも大きかったフィードバック信号の周波数が、当該基準信号の周波数に近づいていく。その結果、VCO6より出力される局部発振信号の周波数は、基準信号の周波数に比例した所望の周波数に近づいていく。
このように、周波数シンセサイザは、フィードバック信号の周波数が基準信号の周波数より大きくても小さくても、最終的には、フィードバック信号の周波数が基準信号の周波数に近づくように動作し、それによってVCO6の発振周波数は一定周波数にロックされる。このロック状態のとき、すなわち、フィードバック信号の位相が基準信号の位相と同期したときに、位相比較器3から出力される信号は、Up端子およびDown端子の両方とも論理「H」の信号とされる。
チャージポンプ回路4は、位相比較器3のUp端子およびDown端子の両方から論理「H」の信号を受けると、ハイインピーダンスの状態になる。すなわち、Up端子およびDown端子の両方とも「H」になると、第1のカレントミラー回路11のpMOSトランジスタTr1および第2のカレントミラー回路12のnMOSトランジスタTr4は共にオンとなる。これにより、第1のカレントミラー回路11のpMOSトランジスタTr2,Tr3および第2のカレントミラー回路12のnMOSトランジスタTr5,Tr6は何れもオフとなり、定電流IC,IDの何れも流れないハイインピーダンスの状態となる。
このとき、位相比較器3のUp端子およびDown端子から出力された論理「H」の信号がAND回路17に入力されることにより、AND回路17の出力は「H」となり、第1および第2のpMOSトランジスタ18,19は共にオフとなる。これにより、電源端子から接地端子に向かう定電流I1,I2が何れも流れなくなる。
このように、本実施形態では、チャージポンプ回路4のハイインピーダンス状態をAND回路17によって検出し、ハイインピーダンス状態のときは第1および第2のpMOSトランジスタ18,19によって定電流回路14,15の接続の切るようにしているので、ハイインピーダンス状態のときにチャージポンプ回路4の中に流れる電流I1,I2をなくすことができ、消費電流を低減することができるようになる。
なお、上記実施形態では、第1のpMOSトランジスタ18と第2のpMOSトランジスタ19とに対して1つのAND回路17を共通に接続しているが、本発明はこれに限定されない。例えば、図3に示すように、ロック検出回路として2つのAND回路21,22と2つのOR回路23,24との組を設けるようにしても良い。
図3に示す構成において、第1のAND回路21は、位相比較器3のUp端子およびDown端子から出力される信号を2入力とし、その論理レベルの積をとって出力する。また、第1のOR回路23は、位相比較器3のUp端子から出力される信号および第1のAND回路21から出力される信号を2入力とし、その論理レベルの和をとって出力する。この第1のOR回路23の出力ノードは、第1のpMOSトランジスタ18のゲートに接続されている。
一方、第2のAND回路22は、位相比較器3のUp端子およびDown端子から出力される信号を2入力とし、その論理レベルの積をとって出力する。また、第2のOR回路24は、位相比較器3のDown端子から出力される信号および第2のAND回路22から出力される信号を2入力とし、その論理レベルの和をとって出力する。この第2のOR回路24の出力ノードは、第2のpMOSトランジスタ19のゲートに接続されている。
フィードバック信号の位相が基準信号の位相より遅れ、位相比較器3のUp端子から論理「L」の信号、Down端子から論理「H」の信号が出力されると、第1および第2のAND回路21,22は共に論理「L」の信号を出力する。また、第1のOR回路23は論理「L」の信号、第2のOR回路24は論理「H」の信号をそれぞれ出力する。これにより、第2のpMOSトランジスタ19はオフとなり、第1のpMOSトランジスタ18だけがオンとなる。よって、非ロック状態のときでも、チャージポンプ回路4の中に流れる電流I2をなくすことができ、消費電流を低減することができるようになる。
また、フィードバック信号の位相が基準信号の位相より進み、位相比較器3のUp端子から論理「H」の信号、Down端子から論理「L」の信号が出力されると、第1および第2のAND回路21,22は共に論理「L」の信号を出力する。また、第1のOR回路23は論理「H」の信号、第2のOR回路24は論理「L」の信号をそれぞれ出力する。これにより、第1のpMOSトランジスタ18はオフとなり、第2のpMOSトランジスタ19だけがオンとなる。よって、非ロック状態のときでも、チャージポンプ回路4の中に流れる電流I1をなくすことができ、消費電流を低減することができるようになる。
また、フィードバック信号の位相が基準信号の位相と同期し、位相比較器3のUp端子およびDown端子の双方から論理「H」の信号が出力されると、第1および第2のAND回路21,22は共に論理「H」の信号を出力する。また、第1および第2のOR回路23,24も共に論理「H」の信号を出力する。これにより、第1および第2のpMOSトランジスタ18,19は共にオフとなる。よって、ロック状態のときには、チャージポンプ回路4の中に流れる電流I1,I2を共になくすことができ、消費電流を大幅に低減することができる。
また、上記実施形態では、充電用および放電用にそれぞれ第1および第2の定電流回路14,15を設ける例について説明したが、本発明はこれに限定されない。例えば、図4に示すように、充電用および放電用に1つの定電流回路を兼用するようにしても良い。この場合、例えば第2の定電流回路15と第2のpMOSトランジスタ19とを不要とし、第2のカレントミラー回路12を構成するnMOSトランジスタTr5のドレインを第1のpMOSトランジスタ18に接続するようにすることが可能である。
また、上記実施形態では、ロック検出回路がチャージポンプ回路4の内部に備えられる例について説明したが、チャージポンプ回路4の外部に設けても良い。例えば、ロック検出回路を位相比較器3の内部に設けるようにしても良い。
また、上記実施形態では、第1のカレントミラー回路11を構成するpMOSトランジスタTr1のゲートに論理「L」のUp信号が入力されたときにpMOSトランジスタTr1がオンとなり、第2のカレントミラー回路12を構成するnMOSトランジスタTr4のゲートに論理「H」のDown信号が入力されたときにnMOSトランジスタTr4がオンとなる例について説明したが、これとは逆論理の回路によってチャージポンプ回路を構成することも可能であり、その場合にも本発明を適用することが可能である。
その他、上記実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
Claims (4)
- 位相比較器より出力される信号に基づき定電流源を利用して充電動作または放電動作を行うことにより、上記位相比較器にて検出された位相差に比例した信号を出力するチャージポンプ回路を備えた周波数シンセサイザにおいて、
上記チャージポンプ回路は、上記充電動作または放電動作を行うためのカレントミラー回路と、上記カレントミラー回路に接続された定電流源回路とを備えて構成され、
上記位相比較器より出力される信号に基づいて周波数シンセサイザがロック状態か否かを検出するロック検出回路であって、上記位相比較器の2つの出力端子から出力される信号を2入力とし、その論理レベルの積をとって出力するAND回路により構成されたロック検出回路と、
上記ロック検出回路によるロック状態の検出結果に応じて、上記定電流回路の接続の有無を切り替えるスイッチング回路とを備えたことを特徴とする周波数シンセサイザ。 - 位相比較器より出力される信号に基づき定電流源を利用して充電動作または放電動作を行うことにより、上記位相比較器にて検出された位相差に比例した信号を出力するチャージポンプ回路を備えた周波数シンセサイザにおいて、
上記チャージポンプ回路は、上記充電動作または放電動作を行うためのカレントミラー回路と、上記カレントミラー回路に接続された定電流源回路とを備えて構成され、
上記位相比較器より出力される信号に基づいて周波数シンセサイザがロック状態か否かを検出するロック検出回路であって、上記位相比較器の2つの出力端子から出力される信号を2入力とし、その論理レベルの積をとって出力する第1のAND回路と、上記位相比較器の2つの出力端子から出力される信号を2入力とし、その論理レベルの積をとって出力する第2のAND回路と、上記位相比較器の一方の出力端子から出力される信号と上記第1のAND回路から出力される信号とを2入力とし、その論理レベルの和をとって出力する第1のOR回路と、上記位相比較器の他方の出力端子から出力される信号と上記第2のAND回路から出力される信号とを2入力とし、その論理レベルの和をとって出力する第2のOR回路とにより構成されたロック検出回路と、
上記ロック検出回路によるロック状態の検出結果に応じて、上記定電流回路の接続の有無を切り替えるスイッチング回路とを備えたことを特徴とする周波数シンセサイザ。 - 位相比較器より出力される信号に基づき定電流源を利用して充電動作または放電動作を行うためのカレントミラー回路と、上記カレントミラー回路に接続された定電流源回路とを備えて構成されたチャージポンプ回路であって、
上記位相比較器より出力される信号に基づいて周波数シンセサイザがロック状態か否かを検出するロック検出回路と、
上記ロック検出回路によるロック状態の検出結果に応じて、上記定電流回路の接続の有無を切り替えるスイッチング回路とを備え、
上記ロック検出回路は、上記位相比較器の2つの出力端子から出力される信号を2入力とし、その論理レベルの積をとって出力するAND回路により構成されることを特徴とするチャージポンプ回路。 - 位相比較器より出力される信号に基づき定電流源を利用して充電動作または放電動作を行うためのカレントミラー回路と、上記カレントミラー回路に接続された定電流源回路とを備えて構成されたチャージポンプ回路であって、
上記位相比較器より出力される信号に基づいて周波数シンセサイザがロック状態か否かを検出するロック検出回路と、
上記ロック検出回路によるロック状態の検出結果に応じて、上記定電流回路の接続の有無を切り替えるスイッチング回路とを備え、
上記ロック検出回路は、上記位相比較器の2つの出力端子から出力される信号を2入力とし、その論理レベルの積をとって出力する第1のAND回路と、
上記位相比較器の2つの出力端子から出力される信号を2入力とし、その論理レベルの積をとって出力する第2のAND回路と、
上記位相比較器の一方の出力端子から出力される信号と上記第1のAND回路から出力される信号とを2入力とし、その論理レベルの和をとって出力する第1のOR回路と、
上記位相比較器の他方の出力端子から出力される信号と上記第2のAND回路から出力される信号とを2入力とし、その論理レベルの和をとって出力する第2のOR回路とにより構成されることを特徴とするチャージポンプ回路。
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