JP2000201070A - Ｐｌｌロックアップタイム短縮回路 - Google Patents

Abstract

(57)【要約】 【課題】基準信号Ｓ０とＰＬＬ帰還の比較信号Ｓ２を比
較し、基準信号に対する比較信号の遅れ（進み）の位相
差期間をＬ（Ｈ）アクティブとする位相遅れ（進み）信
号１１（１２）を出力する位相比較器１、信号１１と１
２を入力としてＬＰＦのコンデンサＣ０を充放電させる
チャージポンプ回路２１、Ｃ０の平滑電圧に対応する周
波数のＰＬＬ回路出力信号Ｓ１を発振出力するＶＣＯ
４、この信号Ｓ１を所定比率で分周し比較信号Ｓ２を出
力する分周回路５を備えたＰＬＬ回路にて、ＰＬＬロッ
ク時の周波数安定性を確保しながらロックアップタイム
を短縮する。 【解決手段】位相遅れ（進み）信号遅延回路８１（８
２）を設け、位相遅れ（進み）信号１１（１２）のアク
ティブ期間の起点のみを遅延させた信号を作りチャージ
ポンプ回路２２を作動させ、信号Ｓ０とＳ２の位相差が
この遅延時間より大きい時のみ回路２２の作動でコンデ
ンサＣ０の充放電電流を大にしてロックアップタイムを
短める。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基準となる水晶発
振器の周波数からチャンネル別の搬送波を生成する自動
車電話のＰＬＬシンセサイザ回路などを構成するアナロ
グＰＬＬ回路において、ＰＬＬ回路の起動またはチャン
ネル切り換え後、ＰＬＬ回路の出力周波数が安定するま
での時間（ロックアップタイム）を短縮する回路として
のＰＬＬロックアップタイム短縮回路に関する。なお、
以下各図において同一の符号は同一もしくは相当部分を
示す。

【０００２】

【従来の技術】図４は従来のアナログＰＬＬ回路の構成
例を示すブロック回路図である。同図において、1 は図
外の水晶発振器が発生する安定した基準周波数の矩形波
信号（パルス信号ともいう）としての基準信号Ｓ０と、
このＰＬＬ回路の発振出力信号（ＰＬＬ回路出力信号）
Ｓ１の周波数を分周回路５によって所定の分周比で分周
した周波数（比較周波数）の矩形波信号としての比較信
号Ｓ２との位相を比較するデジタル型の位相比較器であ
る。

【０００３】2 はＰＭＯＳ・ＦＥＴであるＴｒ１と、Ｎ
ＭＯＳ・ＦＥＴであるＴｒ２とを直列に接続したＣＭＯ
Ｓ・ＦＥＴ（相補型ＭＯＳ・ＦＥＴ）として構成され、
位相比較器１からの比較結果である遅れ又は進みの位相
差に応じて、電源Ｖｃｃ又は接地の電位を、次に述べる
ローパスフィルタ回路３に切替え出力するチャージポン
プ回路である。

【０００４】３は抵抗Ｒ１，Ｒ０とコンデンサＣ０から
なり、チャージポンプ回路２の出力電圧を平滑化するた
めのローパスフィルタ回路（ＬＰＦとも略記する。但し
このフィルタ回路は多段のＲＣ回路として構成される場
合もある）、４はローパスフィルタ回路３の平滑出力電
圧を入力として、この入力電圧に対応する周波数の前記
ＰＬＬ回路出力信号Ｓ１を発振出力する電圧制御発振器
( ＶＣＯとも略記する）、 5 はＰＬＬ回路出力信号Ｓ１
の周波数を所定の分周比で分周し比較信号Ｓ２として出
力する前記した分周回路である。

【０００５】図４の動作を説明する前に、まず位相比較
器１について述べる。位相比較器には様々なタイプがあ
るが、ここではエッジ検出型の位相比較器が用いられて
いるものとする。

【０００６】図６はエッジ検出型の位相比較器１の構成
例を示す。この例では位相比較器１は２入力ＮＡＮＤ回
路Ｘ１〜Ｘ６と、４入力ＮＡＮＤ回路Ｘ７と、３入力Ｎ
ＡＮＤ回路Ｘ８，Ｘ９と、インバータ回路Ｘ１０によっ
て構成されている。

【０００７】位相比較器１の出力は位相遅れ信号１１及
び位相進み信号１２であるが、位相遅れ信号１１はチャ
ージポンプ回路２のＰＭＯＳ・ＦＥＴのＴｒ１に与えら
れ、位相進み信号１２はチャージポンプ回路２のＮＭＯ
Ｓ・ＦＥＴのＴｒ２に与えられるため、位相遅れ信号１
１がＬアクティブ、位相進み信号１２がＨアクティブに
なっている。

【０００８】そして位相遅れ信号１１がＬアクティブの
期間にはＦＥＴのＴｒ１を介して電源Ｖｃｃの電圧がロ
ーパスフィルタ回路３の入力端の抵抗Ｒ１に印加され
て、コンデンサＣ０の充電が行われ、また位相進み信号
１２がＨアクティブの期間にはＦＥＴのＴｒ２を介して
接地電圧が同じくローパスフィルタ回路３の入力端の抵
抗Ｒ１に印加されて、コンデンサＣ０の放電が行われ
る。

【０００９】図７は、図６の構成の位相比較器１の
〔（比較信号Ｓ２の周波数）＞（基準信号Ｓ０の周波
数）〕の場合における動作例を示すタイミングチャート
である。この場合、比較信号Ｓ２の周波数の方が基準信
号Ｓ０に対して周波数が高いため、比較信号Ｓ２の立ち
下がりエッジと基準信号Ｓ０の立ち下がりエッジを比較
して、この２つの立ち下がりエッジの間の期間、Ｈ（ア
クティブ）となる矩形波パルス信号として位相進み信号
１２が出力され、位相遅れ信号１１はＨ（ノンアクティ
ブ）のままになっている。

【００１０】二つの信号Ｓ０，Ｓ２のエッジを比較して
いるため、2 信号Ｓ０，Ｓ２の周波数が大きく異なって
いてもエッジ間の時間差が小さい時点では出力信号１２
のパルス幅も小さくなっているが、時間平均をとると信
号Ｓ０とＳ２の周波数差が大きい程パルス幅は大きくな
る。

【００１１】なお、図には示していないが、〔（比較信
号Ｓ２の周波数）＜（基準信号Ｓ０の周波数）〕の場合
にも、基準信号Ｓ０の立ち下がりエッジと比較信号Ｓ２
の立ち下がりエッジを比較して、この２つの立ち下がり
エッジの間の期間、Ｌ（アクティブ）となる矩形波パル
ス信号として位相遅れ信号１１が出力され、位相進み信
号１２はＬ（ノンアクティブ）のままになる。そして時
間平均をとると信号Ｓ０とＳ２の周波数差が大きい程パ
ルス幅は大きくなる。

【００１２】図５は図４における位相比較器１を含めた
チヤージポンプ回路２の位相特性図で、図２の横軸は基
準信号Ｓ０に対する比較信号Ｓ２の遅れ及び進みの位相
差を示し、原点Ｏより右側が位相遅れ側、原点Ｏより左
側が位相進み側である。また、図５の縦軸はＦＥＴ（こ
の場合はＴｒ１，Ｔｒ２）の開閉に基づくチヤージポン
プ回路２の出力電流（平均値）を示し、原点Ｏより上側
が（＋）出力電流側（つまりコンデンサＣ０の充電
側）、原点Ｏより下側が（−）出力電流側としての入力
電流側（つまりコンデンサＣ０の放電側）である。

【００１３】この図５に示すように、基準信号Ｓ０に対
する比較信号Ｓ２の位相差に比例してチヤージポンプ回
路２の出入力電流、従ってコンデンサＣ０の充放電電流
が増加し、位相差が０になると（この状態をＰＬＬ回
路、或いは位相のロック状態という）チヤージポンプ回
路２の出入力電流、従ってコンデンサＣ０の充放電電流
が０になる。

【００１４】図５を参照しつつ図４の動作を説明する
と、位相比較器1 は基準信号Ｓ０と、分周回路５を介し
て分周された比較周波数の比較信号Ｓ２との位相を比較
し、基準信号Ｓ０に対する比較信号Ｓ２の遅れ又は進み
の位相差に応じたパルス幅を持つ矩形波信号をチャージ
ポンプ回路２に供給する。

【００１５】即ち、位相遅れの場合にはＰＭＯＳ・ＦＥ
ＴのＴｒ１にＬアクティブの位相遅れ信号１１を与え
て、Ｌアクティブの期間（つまり、遅れ位相差に相当す
るパルス幅の期間）Ｔｒ１をオンさせて、このオンの期
間、チャージポンプ回路２の出力電圧を電源Ｖｃｃのレ
ベルとし、他方、位相進みの場合にはＮＭＯＳ・ＦＥＴ
のＴｒ２にＨアクティブの位相進み信号１２を与えて、
Ｌアクティブの期間（つまり、進み位相差に相当するパ
ルス幅の期間）Ｔｒ２をオンさせて、このオンの期間、
チャージポンプ回路２の出力電圧を接地レベルとする。

【００１６】このようにしてチャージポンプ回路２の出
／入力電流の平均値は、図５に示すようにそれぞれ基準
信号Ｓ０に対する比較信号Ｓ２の位相の遅れ／進みの位
相差に比例することとなる。そして、このチャージポン
プ回路２の出／入力電流によりそれぞれ充／放電される
フィルタ回路３のコンデンサＣ０の平滑電圧は、それぞ
れ位相差に比例した速度で上昇／下降し、位相差が０に
なった電圧レベルで昇降を停止する。

【００１７】この間の刻々のコンデンサＣ０の電圧は電
圧制御発振器４に与えられ、電圧制御発振器４は入力電
圧であるコンデンサＣ０の電圧に対応する周波数のＰＬ
Ｌ回路出力信号Ｓ１を発振出力する。

【００１８】このＰＬＬ回路出力信号Ｓ１は分周回路５
によって所定の分周比に分周され、比較信号Ｓ２として
再び位相比較器1 に入力される。 なお、この分周比を可
変設定することで、位相比較器１の出力である位相差を
変化させて、最終的には電圧制御発振器４から所望の発
振周波数のＰＬＬ回路出力信号Ｓ１を得ることができ
る。

【００１９】

【発明が解決しようとする課題】上述した図４のような
ＰＬＬ回路方式、すなわち一つのチャージポンプ回路２
でローパスフィルタ回路３のコンデンサＣ０の充放電を
行う場合には、この回路を起動（または無線機のチャン
ネル切換等のため再起動）したのち、電圧制御発振器４
の発振出力が安定するまでの時間（ロックアップタイ
ム）が長いという問題がある。

【００２０】また、もしロックアップタイムを短くしよ
うとしてチャージポンプ回路２と電圧制御発振器４の間
にあるローパスフィルタ３の時定数を小さくすると、コ
ンデンサＣ０の電圧の脈動が大きくなり、電圧制御発振
器４の発振出力周波数が不安定になるという問題があ
る。

【００２１】この問題を解決する一方法として、特公平
７−５４９０５号公報の提案がある。この提案は図４の
チャージポンプ回路２を複数個並列に接続し、チャージ
ポンプ回路からローパスフィルタ回路への充放電路のイ
ンピーダンスを減じて、ローパスフィルタ回路のコンデ
ンサの充放電時間を短縮し、且つローパスフィルタ回路
３のＲ０に相当する抵抗に正温度係数の感熱抵抗を用い
てコンデンサＣ０の温度特性を補償しようとするもので
ある。

【００２２】この提案によればローパスフィルタ回路の
コンデンサの充放電電流を増加することによって、ロッ
クアップタイムを短くすることができるが、一方、位相
比較器１への入力信号である基準信号Ｓ０と比較信号Ｓ
２との位相差が僅かな場合でも、従来回路以上にローパ
スフィルタ回路のコンデンサの充放電を行ってしまうた
め、位相ロック時の電圧制御発振器４の発振出力周波数
の安定性が従来回路より悪化するという問題点が残って
いる。

【００２３】本発明はこれらの問題を解決しようとする
ものであり、電圧制御発振器の発振出力周波数の安定性
を確保したまま、ロックアップタイムを短縮する事を目
的としている。

【００２４】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１のＰＬＬロックアップタイム短縮回路
は、所定の基準周波数を持つ基準信号（Ｓ０）と、ＰＬ
Ｌ回路のループ帰還信号としての比較周波数を持つ比較
信号（Ｓ２）とを比較し、基準信号に対する比較信号の
位相の遅れまたは進みに応じてそれぞれ、遅れの位相差
分のパルス幅を持つ第１の位相遅れ信号（１１）、また
は進みの位相差分のパルス幅を持つ第１の位相進み信号
（１２）を生成出力する位相比較手段（位相比較器
１）、第１の位相遅れ信号のパルス幅の期間、所定レベ
ル（電源Ｖｃｃレベルなど）の第１の電圧を出力し、第
１の位相進み信号のパルス幅の期間、第１の電圧と異な
る所定レベル（接地レベルなど）の第２の電圧を出力す
る第１の電圧切替え出力手段（チャージポンプ回路２
１）、抵抗とコンデンサで構成され第１の電圧切替え出
力手段の出力電圧を入力とする第１のローパスフイルタ
回路（抵抗Ｒ１，Ｒ０、コンデンサＣ０など）、 第１
のローパスフイルタ回路の出力電圧に対応する周波数の
ＰＬＬ回路出力信号（Ｓ１）を発振出力する電圧制御発
振器（４）、この発振出力周波数を設定された所定の比
率で分周し、この分周周波数を前記比較周波数として前
記比較信号を生成出力する分周手段（分周回路５）を備
えたＰＬＬ回路において、第１の位相遅れ信号を入力
し、そのパルス幅の起点から所定時間遅延した時点から
の残余のパルス幅を持つ第２の位相遅れ信号を生成する
位相遅れ信号遅延手段（位相遅れ信号遅延回路８１）
と、第１の位相進み信号を入力し、そのパルス幅の起点
から前記と同じ所定時間遅延した時点からの残余のパル
ス幅を持つ第２の位相進み信号を生成する位相進み信号
遅延手段（位相進み信号遅延回路８２）と、第２の位相
遅れ信号のパルス幅の期間、前記第１の電圧を出力し、
第２の位相進み信号のパルス幅の期間、前記第２の電圧
を出力する第２の電圧切替え出力手段（チャージポンプ
回路２２）と、第２の電圧切替え出力手段の出力電圧を
入力とするローパスフイルタ回路であって、抵抗とコン
デンサで構成され、第１のローパスフイルタ回路の少な
くともコンデンサを含む出力段の回路部分を共有する第
２のローパスフイルタ回路（抵抗Ｒ２，Ｒ０、コンデン
サＣ０など）とを備えたものとする。

【００２５】また請求項２のＰＬＬロックアップタイム
短縮回路では、請求項１に記載のＰＬＬロックアップタ
イム短縮回路において、前記位相遅れ信号遅延手段が、
ゲートを共通に接続されて第１の位相遅れ信号またはそ
の反転信号により駆動される一対のＦＥＴであって、こ
の対の一方のＦＥＴ（Ｔｒ３）は（例えば電源Ｖｃｃか
ら抵抗Ｒ３を介して充電される）遅延時間生成用のコン
デンサ（Ｃ１）の充電路を構成し、この対の他方のＦＥ
Ｔ（Ｔｒ４）はこのコンデンサの放電路を構成するよう
なＰＭＯＳ・ＦＥＴとＮＭＯＳ・ＦＥＴとの対と、この
コンデンサの充電電圧が基準電圧（Ｖ１）に到達したか
否かを検出する手段（比較器ＣＰ１など）とを備え、前
記位相進み信号遅延手段が、前記ＰＭＯＳ・ＦＥＴ及び
ＮＭＯＳ・ＦＥＴと同様なＦＥＴの対（Ｔｒ５とＴｒ
６）が第１の位相進み信号またはその反転信号により駆
動される以外は、前記位相遅れ信号遅延手段と同様な各
手段（抵抗Ｒ４，コンデンサＣ２，基準電圧Ｖ２，比較
器ＣＰ２など）を備えたものとする。

【００２６】また請求項３のＰＬＬロックアップタイム
短縮回路では、請求項１または２に記載のＰＬＬロック
アップタイム短縮回路において、（抵抗Ｒ１＞Ｒ２とす
ることなどにより）第２のローパスフイルタ回路の時定
数が第１のローパスフイルタ回路の時定数より小さいよ
うにする。

【００２７】

【発明の実施の形態】図１は本発明の一実施例としての
ＰＬＬ回路の構成図で、図４に対応するものである。図
１において、図４と異なるところは、位相比較器１と電
圧制御発振器（ＶＣＯ）４との間に、位相遅れ信号１１
を入力とする位相遅れ信号遅延回路８１及び位相進み信
号１２を入力とする位相進み信号遅延回路８２と、ＰＭ
ＯＳ・ＦＥＴのＴｒ７及びＮＭＯＳ・ＦＥＴのＴｒ８か
らなり、前記２つの遅延回路８１及び８２の出力をそれ
ぞれＦＥＴのＴｒ７及びＴｒ８への入力とするチャージ
ポンプ回路２２と、このチャージポンプ回路２２の出力
端と電圧制御発振器４の入力端の間に設けられて、ロー
パスフィルタ回路の抵抗Ｒ１とは別の入力端の分枝を構
成する抵抗Ｒ２とが付加されている点である。

【００２８】なお、図１では図４のチャージポンプ回路
２に相当するチャージポンプ回路を２１として区別し、
また抵抗Ｒ２が新たな入力端の分枝となることで抵抗Ｒ
０，Ｒ１，Ｒ２とコンデンサＣ０からなる、入力端２つ
で出力端１つのローパスフィルタ回路を３Ａとして区別
している。

【００２９】また、図１において、位相遅れ信号遅延回
路８１はＰＭＯＳ・ＦＥＴのＴｒ３，ＮＭＯＳ・ＦＥＴ
のＴｒ４，抵抗Ｒ３，コンデンサＣ１，基準電圧Ｖ１，
比較器ＣＰ１，インバータ回路ＩＶ１から構成されてお
り、位相進み信号遅延回路８２はインバータ回路ＩＶ
２，ＰＭＯＳ・ＦＥＴのＴｒ５，ＮＭＯＳ・ＦＥＴのＴ
ｒ６，抵抗Ｒ４，コンデンサＣ２，基準電圧Ｖ２，比較
器ＣＰ２から構成されている。

【００３０】図２は位相遅れ信号遅延回路８１及び位相
進み信号遅延回路８２の動作の一実施例を示すタイミン
グチャートで、同図（ａ）は位相遅れ信号１１と比較器
ＣＰ１の入出力信号との関係を示し、同図（ｂ）は位相
進み信号１２と比較器ＣＰ２の入出力信号との関係を示
す。

【００３１】次に、図２を参照しつつ、図１の位相遅れ
信号遅延回路８１及び位相進み信号遅延回路８２の動作
を説明する。両遅延回路８１，８２共、信号の極性が異
なるだけで動作自体は全く同じであるため、位相遅れ信
号遅延回路８１についてのみ説明する。

【００３２】位相遅れ信号１１はＬアクティブであるた
め、通常はＨであるが位相の遅れが検出されるとＬへ変
化する。位相遅れ信号１１がＬへ変化すると図１のＰＭ
ＯＳ・ＦＥＴのＴｒ３がオンし、ＮＭＯＳ・ＦＥＴのＴ
ｒ４がオフする。

【００３３】これにより、コンデンサＣ１は電源Ｖｃｃ
から抵抗Ｒ３を介して充電され、コンデンサＣ１の電圧
が基準電圧Ｖ１と等しくなった時点で比較器ＣＰ１の出
力がＨに反転し、インバータ回路ＩＶ１の出力がＬとな
り、チャージポンプ回路２２のＰＭＯＳ・ＦＥＴのＴｒ
７をオンする。

【００３４】位相遅れ信号１１がＨに戻ると、ＰＭＯＳ
・ＦＥＴのＴｒ３はオフし、ＮＭＯＳ・ＦＥＴのＴｒ４
がオンする。これによって、コンデンサＣ１は抵抗を介
さずに放電されるため、一瞬で０Ｖまで電圧が降下し、
比較器ＣＰ１の出力がＬ、インバータ回路ＩＶ１の出力
がＨに戻り、チャージポンプ回路２２のＰＭＯＳ・ＦＥ
ＴのＴｒ７はオフする。

【００３５】コンデンサＣ１の電圧が基準電圧Ｖ１と等
しくなる前に位相遅れ信号１１がＨに戻った場合（即
ち、位相比較器１に入力される基準信号Ｓ０と比較信号
Ｓ２の位相差が小さい場合）は、コンデンサＣ１の充電
時間が短く、Ｃ１の電圧が基準電圧Ｖ１に達する以前に
ＦＥＴのＴｒ４によって放電されるため、比較器ＣＰ１
の出力は反転せず、Ｌのままで、チャージポンプ回路２
２のＰＭＯＳ・ＦＥＴのＴｒ７はオフのままである。

【００３６】以上の説明でわかるように、比較器ＣＰ１
の出力は基準信号Ｓ０に対する比較信号Ｓ２の位相遅れ
が或る一定値以上である場合にのみ反転してチャージポ
ンプ回路２２のＰＭＯＳ・ＦＥＴのＴｒ７をオンし、位
相遅れがそれ以下の場合は反転せず、同ＦＥＴのＴｒ７
をオンしない。

【００３７】位相進み信号遅延回路８２も同様であり、
基準信号Ｓ０に対する比較信号Ｓ２の位相進みが或る一
定値以上である場合にのみ比較器ＣＰ２が反転してチャ
ージポンプ回路２２のＮＭＯＳ・ＦＥＴのＴｒ８をオン
し、位相進みがそれ以下の場合は反転せず、同ＦＥＴの
Ｔｒ８をオンしない。

【００３８】比較器ＣＰ１またはＣＰ２が反転するか否
かを決定する要素は、位相遅れ信号遅延回路８１の場合
は抵抗Ｒ３，コンデンサＣ１の時定数、比較器ＣＰ
１の基準電圧Ｖ１、位相比較器１の位相遅れ信号出力
１１のパルス幅、の三要素である。

【００３９】他方、位相進み信号遅延回路８２の場合
は、抵抗Ｒ４，コンデンサＣ２の時定数、比較器Ｃ
Ｐ２の基準電圧Ｖ２、位相比較器１のの位相進み信号
出力１２のパルス幅、の三要素である。これらを調整す
ることで回路の特性を決定することが可能になる。

【００４０】このようにして、ＦＥＴのＴｒ１とＴｒ２
から構成されるチャージポンプ回路２１は、抵抗Ｒ１，
Ｒ０、コンデンサＣ０から構成されるローパスフィルタ
を通して電圧制御発振器４をコントロールする。また、
前段に位相遅れ信号遅延回路８１と位相進み信号遅延回
路８２が接続され、ＦＥＴのＴｒ７とＴｒ８から構成さ
れるチャージポンプ２２は、抵抗Ｒ２，Ｒ０、コンデン
サＣ０から構成されるローパスフィルタを通して電圧制
御発振器４をコントロールする。

【００４１】ここで、抵抗Ｒ１，Ｒ２の抵抗値が、Ｒ１
＞Ｒ２となるように部品の定数を設定しておき、チャー
ジポンプ回路２１が動作した時よりも、チャージポンプ
回路２２が動作した時の方がコンデンサＣ０の充放電が
素早くできるようにしておく。

【００４２】これにより、基準信号Ｓ０に対する比較信
号Ｓ２の位相遅れ、または位相進みの位相差が比較的大
きい時にはチャージポンプ回路２１と２２の両回路が同
時に動作することによってコンデンサＣ０の電圧は急速
に安定点まで近づく。

【００４３】ある程度コンデンサＣ０の電圧が安定点ま
で近づくと、基準信号Ｓ０に対する比較信号Ｓ２の位相
遅れ、または位相進みの位相差が小さくなるため、チャ
ージポンプ回路２２は動作しなくなり、チャージポンプ
回路２１のみでコンデンサＣ０の電荷を充放電するよう
になる。

【００４４】以上の動作を図５と同様な位相特性〔つま
り、基準信号Ｓ０に対する比較信号Ｓ２の遅れ／進みの
位相差（横軸）と、チャージポンプ回路の（＋）／
（−）の出力電流（縦軸）との関係を示す特性〕として
纏めると、図３のようになる。ここで、同図（ａ）はチ
ャージポンプ回路２１のみの位相特性を、同図（ｂ）は
チャージポンプ回路２２のみの位相特性を、同図（ｃ）
はチャージポンプ回路２１と２２を組合わせたときの位
相特性を夫々示す。

【００４５】即ち、図３（ａ）に示すように、チャージ
ポンプ回路２１は位相差対出力電流の特性がリニアであ
り、且つ傾きが小さいため、基準信号Ｓ０に対する比較
信号Ｓ２の位相差が小さい時（位相差０の近傍）の微調
整に向いている。

【００４６】また、図３（ｂ）に示すように、チャージ
ポンプ回路２２は位相差が小さい時は動作せず、位相差
が増加して或る値を越えると急勾配で出力電流が変化す
るため、基準信号Ｓ０に対する比較信号Ｓ２の位相差が
大きい時には急速にコンデンサＣ０の充放電を行うこと
ができる。よって、この二種類のチャージポンプ回路２
１，２２を組み合わせる事で位相特性は図３（ｃ）のよ
うになる。

【００４７】電圧制御発振器４の発振出力周波数がロッ
クした後は、チャージポンプ回路２１のみ動作するた
め、チャージポンプ回路２１に接続されるローパスフィ
ルタの時定数を大きくしておけば安定した動作をさせる
ことが可能である。

【００４８】

【発明の効果】本発明によれば、基準周波数を持つ基準
信号Ｓ０と、ＰＬＬ帰還信号としての比較信号Ｓ２とを
比較し、基準信号に対する比較信号の遅れの位相差分の
パルス幅を持つ第１の位相遅れ信号１１と、基準信号に
対する比較信号の進みの位相差分のパルス幅を持つ第１
の位相進み信号１２とを生成出力する位相比較器１、第
１の位相遅れ信号１１のパルス幅の期間、電源Ｖｃｃの
電圧を出力し、第１の位相進み信号１２のパルス幅の期
間、接地電圧を出力する第１のチャージポンプ回路２
１、このチャージポンプ回路２１の出力電圧を入力とす
る抵抗Ｒ１，Ｒ０、コンデンサＣ０などからなる第１の
ローパスフイルタ回路、このローパスフイルタ回路の出
力電圧に対応する周波数のＰＬＬ回路出力信号Ｓ１を発
振出力する電圧制御発振器（ＶＣＯ）４、この発振出力
周波数を設定された所定の比率で分周し、比較信号Ｓ２
を生成出力する分周回路５を備えたＰＬＬ回路におい
て、第１の位相遅れ信号１１を入力し、そのパルス幅の
起点から所定の遅延時間だけ遅延した時点からの残余の
パルス幅を持つ第２の位相遅れ信号を生成する位相遅れ
信号遅延回路８１と、第１の位相進み信号１２を入力
し、そのパルス幅の起点から前記と同じ所定の遅延時間
だけ遅延した時点からの残余のパルス幅を持つ第２の位
相進み信号を生成する位相進み信号遅延回路８２と、第
２の位相遅れ信号のパルス幅の期間、前記電源Ｖｃｃの
電圧を出力し、第２の位相進み信号のパルス幅の期間、
接地電圧を出力する第２のチャージポンプ回路２２と、
このチャージポンプ回路２２の出力電圧を入力とするロ
ーパスフイルタ回路であって、第１のローパスフイルタ
回路の少なくともコンデンサＣ０を含む出力段の回路部
分を共有し、且つ抵抗Ｒ１＞Ｒ２などとすることによ
り、第１のローパスフイルタ回路の時定数より小さい時
定数を持つ、抵抗Ｒ２，Ｒ０、コンデンサＣ０などから
なる第２のローパスフイルタ回路とを備えるようにした
ので、位相比較器１への入力信号である基準信号Ｓ０
と、比較信号Ｓ２との位相差が前記の遅延時間より大き
い場合には、第２の位相遅れ信号及び第２の位相進み信
号が生成されて第２のチャージポンプ回路２２が作動
し、ローパスフイルタ回路の充放電電流を大きくでき
て、従来のＰＬＬ回路よりロックアップタイムを短縮す
ることができる。

【００４９】他方、基準信号Ｓ０と、比較信号Ｓ２との
位相差が前記の遅延時間より小さい場合には、第２の位
相遅れ信号及び第２の位相進み信号は生成されず、ロー
パスフイルタ回路の充放電電流は従来のＰＬＬ回路と変
わらず小さいので、ＰＬＬ回路のロック時の周波数の安
定性も確保することができる。

【図面の簡単な説明】

【図１】本発明の一実施例としてのＰＬＬ回路の構成を
示すブロック回路図

【図２】図１における位相遅れ信号遅延回路及び進み信
号遅延回路の動作の一実施例を示すタイミングチャート

【図３】図１におけるチャージポンプ回路の位相特性の
説明図

【図４】従来のＰＬＬ回路の構成例を示すブロック回路
図

【図５】図４のチャージポンプ回路の位相特性を示す図

【図６】位相比較器の構成例を示す回路図

【図７】図６の位相比較器の動作例を示すタイミングチ
ャート

【符号の説明】

１ 位相比較器（フェーズコンパレータ） ３Ａ ローパスフィルタ回路 ４ 電圧制御発振器（ＶＣＯ） ５ 分周回路 １１ 位相遅れ信号 １２ 位相進み信号 ２１，２２ チャージポンプ回路 ８１ 位相遅れ信号遅延回路 ８２ 位相進み信号遅延回路 Ｓ０ 基準信号 Ｓ１ ＰＬＬ回路出力信号 Ｓ２ 比較信号 Ｔｒ１，Ｔｒ３，Ｔｒ５，Ｔｒ７ ＰＭＯＳ・ＦＥＴ Ｔｒ２，Ｔｒ４，Ｔｒ６，Ｔｒ８ ＮＭＯＳ・ＦＥＴ ＣＰ１，ＣＰ２ 比較器 ＩＶ１，ＩＶ２ インバータ回路 Ｒ０〜Ｒ４ 抵抗 Ｃ０〜Ｃ２ コンデンサ Ｖ１，Ｖ２ 基準電圧 Ｖｃｃ 直流電源

Claims (3)

【特許請求の範囲】
1. 【請求項１】所定の基準周波数を持つ基準信号と、ＰＬ
   Ｌ回路のループ帰還信号としての比較周波数を持つ比較
   信号とを比較し、基準信号に対する比較信号の位相の遅
   れまたは進みに応じてそれぞれ、遅れの位相差分のパル
   ス幅を持つ第１の位相遅れ信号、または進みの位相差分
   のパルス幅を持つ第１の位相進み信号を生成出力する位
   相比較手段、 第１の位相遅れ信号のパルス幅の期間、所定レベルの第
   １の電圧を出力し、第１の位相進み信号のパルス幅の期
   間、第１の電圧と異なる所定レベルの第２の電圧を出力
   する第１の電圧切替え出力手段、 抵抗とコンデンサで構成され第１の電圧切替え出力手段
   の出力電圧を入力とする第１のローパスフイルタ回路、 第１のローパスフイルタ回路の出力電圧に対応する周波
   数のＰＬＬ回路出力信号を発振出力する電圧制御発振
   器、 この発振出力周波数を設定された所定の比率で分周し、
   この分周周波数を前記比較周波数として前記比較信号を
   生成出力する分周手段を備えたＰＬＬ回路において、 第１の位相遅れ信号を入力し、そのパルス幅の起点から
   所定時間遅延した時点からの残余のパルス幅を持つ第２
   の位相遅れ信号を生成する位相遅れ信号遅延手段と、 第１の位相進み信号を入力し、そのパルス幅の起点から
   前記と同じ所定時間遅延した時点からの残余のパルス幅
   を持つ第２の位相進み信号を生成する位相進み信号遅延
   手段と、 第２の位相遅れ信号のパルス幅の期間、前記第１の電圧
   を出力し、第２の位相進み信号のパルス幅の期間、前記
   第２の電圧を出力する第２の電圧切替え出力手段と、 第２の電圧切替え出力手段の出力電圧を入力とするロー
   パスフイルタ回路であって、抵抗とコンデンサで構成さ
   れ、第１のローパスフイルタ回路の少なくともコンデン
   サを含む出力段の回路部分を共有する第２のローパスフ
   イルタ回路とを備えたことを特徴とするＰＬＬロックア
   ップタイム短縮回路。
2. 【請求項２】請求項１に記載のＰＬＬロックアップタイ
   ム短縮回路において、 前記位相遅れ信号遅延手段が、ゲートを共通に接続され
   て第１の位相遅れ信号またはその反転信号により駆動さ
   れる一対のＦＥＴであって、この対の一方のＦＥＴは遅
   延時間生成用のコンデンサの充電路を構成し、この対の
   他方のＦＥＴはこのコンデンサの放電路を構成するよう
   なＰＭＯＳ・ＦＥＴとＮＭＯＳ・ＦＥＴとの対と、この
   コンデンサの充電電圧が基準電圧に到達したか否かを検
   出する手段とを備え、 前記位相進み信号遅延手段が、前記ＰＭＯＳ・ＦＥＴ及
   びＮＭＯＳ・ＦＥＴと同様なＦＥＴの対が第１の位相進
   み信号またはその反転信号により駆動される以外は、前
   記位相遅れ信号遅延手段と同様な各手段を備えたことを
   特徴とするＰＬＬロックアップタイム短縮回路。
3. 【請求項３】請求項１または２に記載のＰＬＬロックア
   ップタイム短縮回路において、 第２のローパスフイルタ回路の時定数が第１のローパス
   フイルタ回路の時定数より小さいことを特徴とするＰＬ
   Ｌロックアップタイム短縮回路。