JPH07326969A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH07326969A JPH07326969A JP6120938A JP12093894A JPH07326969A JP H07326969 A JPH07326969 A JP H07326969A JP 6120938 A JP6120938 A JP 6120938A JP 12093894 A JP12093894 A JP 12093894A JP H07326969 A JPH07326969 A JP H07326969A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ロック後に発生するリップルノイズをロック
インタイムを増大させずに低減する。 【構成】 位相比較器１０は入力信号Ｓｉと帰還信号Ｓ
ｒから位相差信号を生成してＰＭＯＳ７４，ＮＭＯＳ７
８の導通を制御する。ＰＭＯＳ７４，ＮＭＯＳ７８が導
通することで、チャージポンプ７０はローパスフィルタ
３０に対する電荷移動経路を形成する。一方、ロック検
出部６０はＰＬＬ回路のロック状態を検出し、ロック前
と後でチャージポンプ７０の電荷移動経路が切替えられ
る。ロック後はＰＭＯＳ７１，ＮＭＯＳ７５を介して電
荷がローパスフィルタ３０に充放電されるが、ＰＭＯＳ
７１，ＮＭＯＳ７５の抵抗値はバイアス発生回路８０の
出力電圧によって制御される。ローパスフィルタ３０は
電荷の充放電で平滑化した電圧を送出し、この平滑化さ
れ電圧でＶＣＯ４０は発振する。
インタイムを増大させずに低減する。 【構成】 位相比較器１０は入力信号Ｓｉと帰還信号Ｓ
ｒから位相差信号を生成してＰＭＯＳ７４，ＮＭＯＳ７
８の導通を制御する。ＰＭＯＳ７４，ＮＭＯＳ７８が導
通することで、チャージポンプ７０はローパスフィルタ
３０に対する電荷移動経路を形成する。一方、ロック検
出部６０はＰＬＬ回路のロック状態を検出し、ロック前
と後でチャージポンプ７０の電荷移動経路が切替えられ
る。ロック後はＰＭＯＳ７１，ＮＭＯＳ７５を介して電
荷がローパスフィルタ３０に充放電されるが、ＰＭＯＳ
７１，ＮＭＯＳ７５の抵抗値はバイアス発生回路８０の
出力電圧によって制御される。ローパスフィルタ３０は
電荷の充放電で平滑化した電圧を送出し、この平滑化さ
れ電圧でＶＣＯ４０は発振する。
Description
【０００１】
【産業上の利用分野】本発明は、コーデック、受信器、
クロックジェネレータ等に用いられるＰＬＬ（Phase Lo
cked Loop ；以下、ＰＬＬという）回路に関するもので
ある。
クロックジェネレータ等に用いられるＰＬＬ（Phase Lo
cked Loop ；以下、ＰＬＬという）回路に関するもので
ある。
【０００２】
【従来の技術】図２は、従来のＰＬＬ回路を示す回路図
である。このＰＬＬ回路は、位相比較器１０と、チャー
ジポンプ２０と、ローパスフィルタ３０と、電圧制御発
振器（以下、ＶＣＯという）４０と、分周器５０とを備
えている。チャージポンプ２０の出力はローパスフィル
タ３０に接続されいる。位相比較器１０は入力信号Ｓｉ
と帰還信号Ｓｒとの位相と周波数を比較する物である。
チャージポンプ２０は位相比較器１０の出力に応じてロ
ーパスフィルタ３０へ電荷を充放電する経路を構成する
物であり、ローパスフィルタ３０は電荷を充放電して平
滑化した出力電圧を生成する機能を有している。チャー
ジポンプ２０は、電源電圧Ｖｄｄと接地電圧ＧＮＤに直
列接続されたＰＭＯＳ２１とＮＭＯＳ２２を有してい
る。各ＰＭＯＳ２１とＮＭＯＳ２２のゲートには位相比
較器１０の２つの出力が入力され、ＰＭＯＳ２１とＮＭ
ＯＳ２２のドレインはノードＮ２０で接続されている。
ノードＮ２０がローパスフィルタ３０に接続されてい
る。ローパスフィルタ３０は、２つの抵抗３１，３２と
キャパシタ３３を有している。抵抗３１の２端子のうち
一方の端子はノードＮ２０に接続され他方の端子がＶＣ
Ｏ４０に対する出力ノードＮ３０に接続されている。抵
抗３２及びキャパシタ３３は抵抗３１と接地電位ＧＮＤ
との間に直列接続されている。ローパスフィルタ３０の
出力はＶＣＯ４０に接続され、そのＶＣＯ４０の出力が
出力端子Ｏｕｔを介して外部に出力される。また、ＶＣ
Ｏ４０の出力の一部は分周器５０に供給され、この分周
器５０の出力である信号Ｓｒが、位相比較器１０に帰還
されている。ＶＣＯ４０はローパスフィルタ３０の出力
電圧に応じた発振周波数を生成し、分周器５０はＶＣＯ
４０の生成した発振周波数を分周するものである。
である。このＰＬＬ回路は、位相比較器１０と、チャー
ジポンプ２０と、ローパスフィルタ３０と、電圧制御発
振器（以下、ＶＣＯという）４０と、分周器５０とを備
えている。チャージポンプ２０の出力はローパスフィル
タ３０に接続されいる。位相比較器１０は入力信号Ｓｉ
と帰還信号Ｓｒとの位相と周波数を比較する物である。
チャージポンプ２０は位相比較器１０の出力に応じてロ
ーパスフィルタ３０へ電荷を充放電する経路を構成する
物であり、ローパスフィルタ３０は電荷を充放電して平
滑化した出力電圧を生成する機能を有している。チャー
ジポンプ２０は、電源電圧Ｖｄｄと接地電圧ＧＮＤに直
列接続されたＰＭＯＳ２１とＮＭＯＳ２２を有してい
る。各ＰＭＯＳ２１とＮＭＯＳ２２のゲートには位相比
較器１０の２つの出力が入力され、ＰＭＯＳ２１とＮＭ
ＯＳ２２のドレインはノードＮ２０で接続されている。
ノードＮ２０がローパスフィルタ３０に接続されてい
る。ローパスフィルタ３０は、２つの抵抗３１，３２と
キャパシタ３３を有している。抵抗３１の２端子のうち
一方の端子はノードＮ２０に接続され他方の端子がＶＣ
Ｏ４０に対する出力ノードＮ３０に接続されている。抵
抗３２及びキャパシタ３３は抵抗３１と接地電位ＧＮＤ
との間に直列接続されている。ローパスフィルタ３０の
出力はＶＣＯ４０に接続され、そのＶＣＯ４０の出力が
出力端子Ｏｕｔを介して外部に出力される。また、ＶＣ
Ｏ４０の出力の一部は分周器５０に供給され、この分周
器５０の出力である信号Ｓｒが、位相比較器１０に帰還
されている。ＶＣＯ４０はローパスフィルタ３０の出力
電圧に応じた発振周波数を生成し、分周器５０はＶＣＯ
４０の生成した発振周波数を分周するものである。
【０００３】次に、図２のＰＬＬ回路の動作を説明す
る。位相比較器１０は入力信号Ｓｉと帰還信号Ｓｒを比
較し、例えば、入力信号Ｓｉの位相が帰還信号Ｓｒに対
して進んでいる期間、ＰＭＯＳ２１のゲートに位相差信
号Ｓｕを供給し、入力信号Ｓｉの位相が帰還信号Ｓｒに
対して遅れている期間、ＮＭＯＳ２２のゲートに位相差
信号Ｓｄを与える。チャージポンプ２０は位相比較器１
０からの位相差信号Ｓｕ，Ｓｄを受け、ＰＭＯＳ２１，
ＮＭＯＳ２２がオン、オフ動作する。そのため、ノード
Ｎ２０の電圧が変化する。ローパスフィルタ３０のキャ
パシタ３３はチャージポンプ２０からの電荷を充放電
し、ローパスフィルタ３０がノードＮ２０の電圧変化を
平滑化してＶＣＯ４０に供給する。ＶＣＯ４０は平滑化
されたローパスフィルタ３０の出力電圧に応じた周波数
で発振して出力すると共に、分周器５０を介して発振周
波数を位相比較器に帰還する。このようにして、入力信
号Ｓｉと帰還信号Ｓｒの位相と周波数がロックされる。
る。位相比較器１０は入力信号Ｓｉと帰還信号Ｓｒを比
較し、例えば、入力信号Ｓｉの位相が帰還信号Ｓｒに対
して進んでいる期間、ＰＭＯＳ２１のゲートに位相差信
号Ｓｕを供給し、入力信号Ｓｉの位相が帰還信号Ｓｒに
対して遅れている期間、ＮＭＯＳ２２のゲートに位相差
信号Ｓｄを与える。チャージポンプ２０は位相比較器１
０からの位相差信号Ｓｕ，Ｓｄを受け、ＰＭＯＳ２１，
ＮＭＯＳ２２がオン、オフ動作する。そのため、ノード
Ｎ２０の電圧が変化する。ローパスフィルタ３０のキャ
パシタ３３はチャージポンプ２０からの電荷を充放電
し、ローパスフィルタ３０がノードＮ２０の電圧変化を
平滑化してＶＣＯ４０に供給する。ＶＣＯ４０は平滑化
されたローパスフィルタ３０の出力電圧に応じた周波数
で発振して出力すると共に、分周器５０を介して発振周
波数を位相比較器に帰還する。このようにして、入力信
号Ｓｉと帰還信号Ｓｒの位相と周波数がロックされる。
【０００４】図２のＰＬＬ回路では、ロック後にチャー
ジポンプ２０中のＰＭＯＳ２１またはＮＭＯＳ２２がオ
ンすると、ローパスフィルタの出力電圧にリップルノイ
ズが発生する。このリップルノイズの大きさΔｖは、ロ
ック後のローパスフィルタの出力電圧Ｖｏに依存し、次
の（１）及び（２）式のように表される。但し、（１）
及び（２）式における各Ｒ１，Ｒ２は、抵抗３１，３２
のそれぞれの抵抗値である。ＰＭＯＳ２１がオンした場
合、 Δｖ＝Ｒ２（Ｖｄｄ−Ｖｏ）／（Ｒ１＋Ｒ２） …（１） ＮＭＯＳ２２がオンした場合、 Δｖ＝Ｒ２（−Ｖｏ）／（Ｒ１＋Ｒ２） …（２） ロック後のローパスフィルタ３０の出力電圧Ｖｏが低電
圧のときにチャージポンプのＰＭＯＳ２１がオンした場
合、リップルノイズはプラス方向に大きく発生する。Ｎ
ＭＯＳ２２がオンした場合、リップルノイズはマイナス
方向に小さく発生する。これと逆に、ロック後のローパ
スフィルタ３０の出力電圧Ｖｏが高電圧のときにチャー
ジポンプのＰＭＯＳ２１がオンした場合、リップノイズ
はプラス方向に小さく発生し、ＮＭＯＳ２２がオンした
場合、リップルノイズはマイナス方向に大きく発生す
る。これらのリップルノイズの大きさΔｖが、ＶＣＯ４
０に伝達されて、周波数ジッタが発生する。従来の図２
のＰＬＬ回路は、周波数ジッタの発生を防止するために
チャージポンプ２０のドライブ能力を下げたり、ローパ
スフィルタ３０中の抵抗３１の抵抗値Ｒ１を大きくして
いる。これらにより、発生するリップルノイズの大きさ
Δｖが減じられている。
ジポンプ２０中のＰＭＯＳ２１またはＮＭＯＳ２２がオ
ンすると、ローパスフィルタの出力電圧にリップルノイ
ズが発生する。このリップルノイズの大きさΔｖは、ロ
ック後のローパスフィルタの出力電圧Ｖｏに依存し、次
の（１）及び（２）式のように表される。但し、（１）
及び（２）式における各Ｒ１，Ｒ２は、抵抗３１，３２
のそれぞれの抵抗値である。ＰＭＯＳ２１がオンした場
合、 Δｖ＝Ｒ２（Ｖｄｄ−Ｖｏ）／（Ｒ１＋Ｒ２） …（１） ＮＭＯＳ２２がオンした場合、 Δｖ＝Ｒ２（−Ｖｏ）／（Ｒ１＋Ｒ２） …（２） ロック後のローパスフィルタ３０の出力電圧Ｖｏが低電
圧のときにチャージポンプのＰＭＯＳ２１がオンした場
合、リップルノイズはプラス方向に大きく発生する。Ｎ
ＭＯＳ２２がオンした場合、リップルノイズはマイナス
方向に小さく発生する。これと逆に、ロック後のローパ
スフィルタ３０の出力電圧Ｖｏが高電圧のときにチャー
ジポンプのＰＭＯＳ２１がオンした場合、リップノイズ
はプラス方向に小さく発生し、ＮＭＯＳ２２がオンした
場合、リップルノイズはマイナス方向に大きく発生す
る。これらのリップルノイズの大きさΔｖが、ＶＣＯ４
０に伝達されて、周波数ジッタが発生する。従来の図２
のＰＬＬ回路は、周波数ジッタの発生を防止するために
チャージポンプ２０のドライブ能力を下げたり、ローパ
スフィルタ３０中の抵抗３１の抵抗値Ｒ１を大きくして
いる。これらにより、発生するリップルノイズの大きさ
Δｖが減じられている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ＰＬＬ回路では、次のような課題があった。周波数ジッ
タの発生を防止するためにチャージポンプ２０のドライ
ブ能力を下げたり、ローパスフィルタ３０中の抵抗３１
の抵抗値Ｒ１を大きくしているが、いずれの場合にもロ
ーパスフィルタ３０に対する電荷の充放電する能力が損
なわれる。そのため、位相と周波数のロックに要する時
間（ロックインタイム）が増大するという課題があり、
リップルノイズの低減には限界があった。
ＰＬＬ回路では、次のような課題があった。周波数ジッ
タの発生を防止するためにチャージポンプ２０のドライ
ブ能力を下げたり、ローパスフィルタ３０中の抵抗３１
の抵抗値Ｒ１を大きくしているが、いずれの場合にもロ
ーパスフィルタ３０に対する電荷の充放電する能力が損
なわれる。そのため、位相と周波数のロックに要する時
間（ロックインタイム）が増大するという課題があり、
リップルノイズの低減には限界があった。
【０００６】
【課題を解決するための手段】本発明は、前記課題を解
決するために、入力信号と帰還信号の位相及び周波数の
比較を行い該比較結果に応じた位相差信号を生成する位
相比較器と、前記該位相差信号に基いて第１の電源また
は該第１の電源と異なる第２の電源と接続され、該第１
または第２の電源に対する電荷移動経路を形成するチャ
ージポンプと、前記電荷を充放電することによって平滑
化した電圧を出力するローパスフィルタと、前記ローパ
スフィルタの出力電圧に応じた周波数で発振し前記帰還
信号を生成すると共に外部に該発振周波数を出力する電
圧制御発振器とを、備えたＰＬＬ回路において、次のよ
うに構成している。即ち、前記入力信号と帰還信号に基
づいて当該ＰＬＬ回路がロック状態か否かの検出結果を
送出するロック検出部と、前記ローパスフィルタの出力
電圧に対応するバイアス電圧を生成するバイアス発生回
路とを設け、前記チャージポンプは、各第１の電源及び
第２の電源に対して前記電荷移動経路を形成する経路を
それぞれ２つづつ持ちかつ該各一方の経路には前記バイ
アス電圧で抵抗値の変化する電荷制限素子を持ち、前記
ロック検出部の検出結果がロック状態でない場合に該電
荷制限素子を持っていない経路を選択して該電荷移動経
路を形成し、該ロック検出部の検出結果がロック状態で
ある場合に該電荷制限素子を持っている経路を選択して
該電荷の移動経路を形成する構成としている。
決するために、入力信号と帰還信号の位相及び周波数の
比較を行い該比較結果に応じた位相差信号を生成する位
相比較器と、前記該位相差信号に基いて第１の電源また
は該第１の電源と異なる第２の電源と接続され、該第１
または第２の電源に対する電荷移動経路を形成するチャ
ージポンプと、前記電荷を充放電することによって平滑
化した電圧を出力するローパスフィルタと、前記ローパ
スフィルタの出力電圧に応じた周波数で発振し前記帰還
信号を生成すると共に外部に該発振周波数を出力する電
圧制御発振器とを、備えたＰＬＬ回路において、次のよ
うに構成している。即ち、前記入力信号と帰還信号に基
づいて当該ＰＬＬ回路がロック状態か否かの検出結果を
送出するロック検出部と、前記ローパスフィルタの出力
電圧に対応するバイアス電圧を生成するバイアス発生回
路とを設け、前記チャージポンプは、各第１の電源及び
第２の電源に対して前記電荷移動経路を形成する経路を
それぞれ２つづつ持ちかつ該各一方の経路には前記バイ
アス電圧で抵抗値の変化する電荷制限素子を持ち、前記
ロック検出部の検出結果がロック状態でない場合に該電
荷制限素子を持っていない経路を選択して該電荷移動経
路を形成し、該ロック検出部の検出結果がロック状態で
ある場合に該電荷制限素子を持っている経路を選択して
該電荷の移動経路を形成する構成としている。
【０００７】
【作用】本発明によれば、以上のようにＰＬＬ回路を構
成したので、位相比較器は、入力信号と帰還信号の位相
及び周波数の比較を行い、比較結果に応じた位相差信号
を生成する。一方、ロック検出部が、入力信号と帰還信
号に基づいて当該ＰＬＬ回路がロック状態か否かの検出
結果を送出する。チャージポンプは位相差信号に基いて
第１の電源または第２の電源に接続され、電荷移動経路
を形成する。この電荷移動経路の形成にあたり、チャー
ジポンプは、ロック状態でない場合に電荷制限素子を持
っていない経路を選択して電荷移動経路を形成し、ロッ
ク状態である場合に該電荷制限素子を持っている経路を
選択して電荷の移動経路を形成する。即ち、電荷の移動
経路が、ロック検出部からの検出結果に基づいて切替え
られる。バイアス発生回路は、ローパスフィルタの出力
電圧に対応するバイアス電圧を生成し、このバイアス電
圧に基き、電荷制限素子の抵抗値が制御される。ローパ
スフィルタはチャージポンプからの電荷を充放電するこ
とによって平滑化した電圧を生成し、電圧制御発振器
は、ローパスフィルタの出力電圧に応じた周波数で発振
する。従って、前記課題を解決できるのである。
成したので、位相比較器は、入力信号と帰還信号の位相
及び周波数の比較を行い、比較結果に応じた位相差信号
を生成する。一方、ロック検出部が、入力信号と帰還信
号に基づいて当該ＰＬＬ回路がロック状態か否かの検出
結果を送出する。チャージポンプは位相差信号に基いて
第１の電源または第２の電源に接続され、電荷移動経路
を形成する。この電荷移動経路の形成にあたり、チャー
ジポンプは、ロック状態でない場合に電荷制限素子を持
っていない経路を選択して電荷移動経路を形成し、ロッ
ク状態である場合に該電荷制限素子を持っている経路を
選択して電荷の移動経路を形成する。即ち、電荷の移動
経路が、ロック検出部からの検出結果に基づいて切替え
られる。バイアス発生回路は、ローパスフィルタの出力
電圧に対応するバイアス電圧を生成し、このバイアス電
圧に基き、電荷制限素子の抵抗値が制御される。ローパ
スフィルタはチャージポンプからの電荷を充放電するこ
とによって平滑化した電圧を生成し、電圧制御発振器
は、ローパスフィルタの出力電圧に応じた周波数で発振
する。従って、前記課題を解決できるのである。
【０００８】
【実施例】図１は、本発明の実施例を示すＰＬＬ回路の
回路図であり、従来の図２と共通する要素には共通の記
号が付されている。このＰＬＬ回路は、図２と同様の、
位相比較器１０と、ローパスフィルタ３０と、ＶＣＯ４
０と、分周器５０とを備え、従来と異なるロック検出部
６０と、チャージポンプ７０と、バイアス発生回路８０
とを、設けている。入力信号Ｓｉと帰還信号Ｓｒが位相
比較器１０に入力され、位相比較器１０の出力側にはチ
ャージポンプ７０が接続されている。また、入力信号Ｓ
ｉと帰還信号Ｓｒは、ロック検出部６０にも入力されて
いる。ロック検出部６０の出力は２つに分岐され、一方
がインバータ６５を介し、さらに２つに分岐されてチャ
ージポン７０へ入力している。ロック検出部６０の出力
の他方も、さらに２つに分岐されて直接チャージポンプ
の入力端子に入力されている。チャージポンプ７０の出
力側には、そのチャージポンプ７０からの電荷を充放電
して平滑化した電圧を出力するローパスフィルタ３０が
接続され、ローパスフィルタ３０の出力端子はローパス
フィルタ３０の出力電圧に基づいて発振するＶＣＯ４０
と、バイアス発生回路８０の入力端子とに、接続されて
いる。ＶＣＯ４０の出力側はこのＰＬＬ回路の出力端子
Ｏｕｔに接続されると共に、分周器５０に接続されてい
る。分周器５０はＶＣＯ４０の発振周波数を分周するも
のであり、その分周器５０の出力である信号Ｓｒが位相
比較器１０とロック検出部６０に帰還される構成となっ
ている。また、バイアス発生回路８０の出力端子は、チ
ャージポンプ７０の入力端子に接続されている。
回路図であり、従来の図２と共通する要素には共通の記
号が付されている。このＰＬＬ回路は、図２と同様の、
位相比較器１０と、ローパスフィルタ３０と、ＶＣＯ４
０と、分周器５０とを備え、従来と異なるロック検出部
６０と、チャージポンプ７０と、バイアス発生回路８０
とを、設けている。入力信号Ｓｉと帰還信号Ｓｒが位相
比較器１０に入力され、位相比較器１０の出力側にはチ
ャージポンプ７０が接続されている。また、入力信号Ｓ
ｉと帰還信号Ｓｒは、ロック検出部６０にも入力されて
いる。ロック検出部６０の出力は２つに分岐され、一方
がインバータ６５を介し、さらに２つに分岐されてチャ
ージポン７０へ入力している。ロック検出部６０の出力
の他方も、さらに２つに分岐されて直接チャージポンプ
の入力端子に入力されている。チャージポンプ７０の出
力側には、そのチャージポンプ７０からの電荷を充放電
して平滑化した電圧を出力するローパスフィルタ３０が
接続され、ローパスフィルタ３０の出力端子はローパス
フィルタ３０の出力電圧に基づいて発振するＶＣＯ４０
と、バイアス発生回路８０の入力端子とに、接続されて
いる。ＶＣＯ４０の出力側はこのＰＬＬ回路の出力端子
Ｏｕｔに接続されると共に、分周器５０に接続されてい
る。分周器５０はＶＣＯ４０の発振周波数を分周するも
のであり、その分周器５０の出力である信号Ｓｒが位相
比較器１０とロック検出部６０に帰還される構成となっ
ている。また、バイアス発生回路８０の出力端子は、チ
ャージポンプ７０の入力端子に接続されている。
【０００９】チャージポンプ７０は４個のＰＭＯＳ７１
〜７４と４個のＮＭＯＳ７５〜７８を有している。ＰＭ
ＯＳ７１のソースは第１の電源である電源電圧Ｖｄｄに
接続され、ＰＭＯＳ７１のゲートにはバイアス発生回路
８０の出力電圧が入力されている。ＰＭＯＳ７１のドレ
インはＰＭＯＳ７２のソースに接続され、ＰＭＯＳ７２
のゲートにはロック検出部６０のインバータ６５を介し
た出力電圧が入力されている。ＰＭＯＳ７３のソースは
電源電圧Ｖｄｄに接続され、ＰＭＯＳ７３のゲートはロ
ック検出部６０の出力が直接入力されている。ＰＭＯＳ
７１とＰＭＯＳ７３のドレインは共にＰＭＯＳ７４のソ
ースに接続され、そのＰＭＯＳ７４のゲートには、位相
比較器１０の２つの出力端子のうち一方が接続されてい
る。ＮＭＯＳ７５のソースは第２の電源となる接地ＧＮ
Ｄに接続され、ＮＭＯＳ７５のゲートにはバイアス発生
回路８０の出力端子が入力されている。ＮＭＯＳ７５の
ドレインはＮＭＯＳ７６のソースに接続され、ＮＭＯＳ
７６のゲートにはロック検出部６０の出力電圧が直接入
力されている。ＮＭＯＳ７７のソースは接地電圧ＧＮＤ
に接続され、ＮＭＯＳ７７のゲートはロック検出部６０
の出力がインバータ６５を介して入力されている。ＮＭ
ＯＳ７６とＮＭＯＳ７７のドレインは共にＮＭＯＳ７８
のソースに接続され、そのＮＭＯＳ７８のゲートには、
位相比較器１０の他方の出力端子が接続されている。Ｐ
ＭＯＳ７４とＮＭＯＳ７８のドレインはノードＮ７０で
接続され、このノードＮ７０がチャージポンプ７０の出
力端子とされてローパスフィルタ３０に接続されてい
る。
〜７４と４個のＮＭＯＳ７５〜７８を有している。ＰＭ
ＯＳ７１のソースは第１の電源である電源電圧Ｖｄｄに
接続され、ＰＭＯＳ７１のゲートにはバイアス発生回路
８０の出力電圧が入力されている。ＰＭＯＳ７１のドレ
インはＰＭＯＳ７２のソースに接続され、ＰＭＯＳ７２
のゲートにはロック検出部６０のインバータ６５を介し
た出力電圧が入力されている。ＰＭＯＳ７３のソースは
電源電圧Ｖｄｄに接続され、ＰＭＯＳ７３のゲートはロ
ック検出部６０の出力が直接入力されている。ＰＭＯＳ
７１とＰＭＯＳ７３のドレインは共にＰＭＯＳ７４のソ
ースに接続され、そのＰＭＯＳ７４のゲートには、位相
比較器１０の２つの出力端子のうち一方が接続されてい
る。ＮＭＯＳ７５のソースは第２の電源となる接地ＧＮ
Ｄに接続され、ＮＭＯＳ７５のゲートにはバイアス発生
回路８０の出力端子が入力されている。ＮＭＯＳ７５の
ドレインはＮＭＯＳ７６のソースに接続され、ＮＭＯＳ
７６のゲートにはロック検出部６０の出力電圧が直接入
力されている。ＮＭＯＳ７７のソースは接地電圧ＧＮＤ
に接続され、ＮＭＯＳ７７のゲートはロック検出部６０
の出力がインバータ６５を介して入力されている。ＮＭ
ＯＳ７６とＮＭＯＳ７７のドレインは共にＮＭＯＳ７８
のソースに接続され、そのＮＭＯＳ７８のゲートには、
位相比較器１０の他方の出力端子が接続されている。Ｐ
ＭＯＳ７４とＮＭＯＳ７８のドレインはノードＮ７０で
接続され、このノードＮ７０がチャージポンプ７０の出
力端子とされてローパスフィルタ３０に接続されてい
る。
【００１０】ローパスフィルタ３０は、２つの抵抗３
１，３２とキャパシタ３３を有している。抵抗３１の２
端子のうち一方の端子はノードＮ７０に接続され、他方
の端子がこのローパスフィルタ３０の出力ノードＮ３０
とされてＶＣＯ４０とバイアス発生回路８０に接続され
ている。抵抗３２及びキャパシタ３３は抵抗３１と接地
電位ＧＮＤとの間に直列接続されている。バイアス発生
回路８０は電源電圧Ｖｄｄと接地電圧ＧＮＤ間に直列接
続されたＰＭＯＳ８１とＮＭＯＳ８２を有している。Ｐ
ＭＯＳ８１のソースは電源電圧Ｖｄｄに接続され、ＰＭ
ＯＳ８１のドレインがノードＮ８０でＮＭＯＳ８２のド
レインに接続されている。ＰＭＯＳ８１のゲートはノー
ドＮ８０に接続されている。また、ＮＭＯＳ８２のソー
スは接地電圧ＧＮＤに接続され、そのＮＭＯＳ８２のゲ
ートにはローパスフィルタ３０の出力電圧が供給される
接続である。ノードＮ８０はバイアス発生回路８０の出
力端子であり、ノードＮ８０がチャージポンプ７０中の
ＰＭＯＳ７１及びＮＭＯＳ７５のゲートに接続されてい
る。
１，３２とキャパシタ３３を有している。抵抗３１の２
端子のうち一方の端子はノードＮ７０に接続され、他方
の端子がこのローパスフィルタ３０の出力ノードＮ３０
とされてＶＣＯ４０とバイアス発生回路８０に接続され
ている。抵抗３２及びキャパシタ３３は抵抗３１と接地
電位ＧＮＤとの間に直列接続されている。バイアス発生
回路８０は電源電圧Ｖｄｄと接地電圧ＧＮＤ間に直列接
続されたＰＭＯＳ８１とＮＭＯＳ８２を有している。Ｐ
ＭＯＳ８１のソースは電源電圧Ｖｄｄに接続され、ＰＭ
ＯＳ８１のドレインがノードＮ８０でＮＭＯＳ８２のド
レインに接続されている。ＰＭＯＳ８１のゲートはノー
ドＮ８０に接続されている。また、ＮＭＯＳ８２のソー
スは接地電圧ＧＮＤに接続され、そのＮＭＯＳ８２のゲ
ートにはローパスフィルタ３０の出力電圧が供給される
接続である。ノードＮ８０はバイアス発生回路８０の出
力端子であり、ノードＮ８０がチャージポンプ７０中の
ＰＭＯＳ７１及びＮＭＯＳ７５のゲートに接続されてい
る。
【００１１】次に、図１のＰＬＬ回路の動作を説明す
る。位相比較器１０は、入力信号Ｓｉと帰還信号Ｓｒの
位相のずれを検出し、例えば、入力信号Ｓｉの位相が帰
還信号Ｓｒに対して進んでいる期間、ＰＭＯＳ７４のゲ
ートに位相差信号Ｓｕを供給し、入力信号Ｓｉの位相が
帰還信号Ｓｒに対して遅れている期間、ＮＭＯＳ７８の
ゲートに位相差信号Ｓｄを与える。ロック検出部６０
は、このＰＬＬ回路のロック状態を検出する回路であ
る。即ち、ロック検出部６０は、入力信号Ｓｉと帰還信
号Ｓｒの位相のずれが設定値以下であれば一致を示す
“１”、設定値を越えた場合不一致を示す“０”となる
ロック信号Ｓ６０を出力する。入力信号Ｓｉと帰還信号
Ｓｒの位相が不一致のとき、チャージポンプ７０中のＰ
ＭＯＳ７４とＮＭＯＳ７８のいずれか一方が位相差信号
Ｓｕ，Ｓｄに基いてオンして電荷移動経路が形成され
る。それにより、キャパシタ３３に電荷が充放電され、
ローパスフィルタ３０が平滑化した電圧を出力する。Ｖ
ＣＯ４０は、ローパスフィルタ３０の出力する電圧に基
いて発振して出力端子Ｏｕｔを介してその発振周波数を
出力すると共に、分周器５０を介して位相検出回路１０
とロック検出部６０とに信号Ｓｒを帰還する。
る。位相比較器１０は、入力信号Ｓｉと帰還信号Ｓｒの
位相のずれを検出し、例えば、入力信号Ｓｉの位相が帰
還信号Ｓｒに対して進んでいる期間、ＰＭＯＳ７４のゲ
ートに位相差信号Ｓｕを供給し、入力信号Ｓｉの位相が
帰還信号Ｓｒに対して遅れている期間、ＮＭＯＳ７８の
ゲートに位相差信号Ｓｄを与える。ロック検出部６０
は、このＰＬＬ回路のロック状態を検出する回路であ
る。即ち、ロック検出部６０は、入力信号Ｓｉと帰還信
号Ｓｒの位相のずれが設定値以下であれば一致を示す
“１”、設定値を越えた場合不一致を示す“０”となる
ロック信号Ｓ６０を出力する。入力信号Ｓｉと帰還信号
Ｓｒの位相が不一致のとき、チャージポンプ７０中のＰ
ＭＯＳ７４とＮＭＯＳ７８のいずれか一方が位相差信号
Ｓｕ，Ｓｄに基いてオンして電荷移動経路が形成され
る。それにより、キャパシタ３３に電荷が充放電され、
ローパスフィルタ３０が平滑化した電圧を出力する。Ｖ
ＣＯ４０は、ローパスフィルタ３０の出力する電圧に基
いて発振して出力端子Ｏｕｔを介してその発振周波数を
出力すると共に、分周器５０を介して位相検出回路１０
とロック検出部６０とに信号Ｓｒを帰還する。
【００１２】キャパシタ３３に電荷が充放電される際、
ロック前にはＰＭＯＳ７３とＮＭＯＳ７７がロック信号
Ｓ６０によってオンされ、ＰＭＯＳ７２とＮＭＯＳ７６
がオフされる。逆に、ロック後にはＰＭＯＳ７３とＮＭ
ＯＳ７７がロック信号Ｓ６０によってオフされ、ＰＭＯ
Ｓ７２とＮＭＯＳ７６がオンされる。これによって、電
荷の充放電経路、即ち、電荷移動経路が切替えられる。
ロック後の充放電経路には、オン状態のＰＭＯＳ７１と
ＮＭＯＳ７５があり、これらは電荷制限素子として動作
する。即ち、バイアス発生回路８０の出力電圧によって
ＰＭＯＳ７１とＮＭＯＳ７５は、オン抵抗が制御され
る。バイアス発生回路８０は、ローパスフィルタ３０の
出力電圧に対応した電圧を生成する。即ち、ローパスフ
ィルタ３０の出力ノードＮ３０の電圧が低いとき、ＮＭ
ＯＳ８２のオン抵抗が上昇して、ノードＮ８０の電圧が
上昇する。よって、チャージポンプ７０内のＰＭＯＳ７
１のオン抵抗が上昇し、同時にＮＭＯＳ７５のオン抵抗
が降下する。そのため、ロック後にＰＭＯＳ７４がオン
してローパスフィルタ３０の出力ノードＮ３０のプラス
方向のリップルノイズを低減する。逆に、ローパスフィ
ルタ３０の出力ノードＮ３０の電圧が高いときにはノー
ドＮ８０の電圧が降下し、チャージポンプ７０内のＮＭ
ＯＳ７５のオン抵抗が高くなる。そのため、ロック後に
ＮＭＯＳ７８がオンしても、ローパスフィルタ３０の出
力ノードＮ３０のマイナス方向のリップルノイズを減少
させる。これらのリップルノイズの減少により、ロック
後のＶＣＯ４０の入力電圧、即ちノードＮ３０の電圧変
動が減少し、周波数ジッタが低減する。
ロック前にはＰＭＯＳ７３とＮＭＯＳ７７がロック信号
Ｓ６０によってオンされ、ＰＭＯＳ７２とＮＭＯＳ７６
がオフされる。逆に、ロック後にはＰＭＯＳ７３とＮＭ
ＯＳ７７がロック信号Ｓ６０によってオフされ、ＰＭＯ
Ｓ７２とＮＭＯＳ７６がオンされる。これによって、電
荷の充放電経路、即ち、電荷移動経路が切替えられる。
ロック後の充放電経路には、オン状態のＰＭＯＳ７１と
ＮＭＯＳ７５があり、これらは電荷制限素子として動作
する。即ち、バイアス発生回路８０の出力電圧によって
ＰＭＯＳ７１とＮＭＯＳ７５は、オン抵抗が制御され
る。バイアス発生回路８０は、ローパスフィルタ３０の
出力電圧に対応した電圧を生成する。即ち、ローパスフ
ィルタ３０の出力ノードＮ３０の電圧が低いとき、ＮＭ
ＯＳ８２のオン抵抗が上昇して、ノードＮ８０の電圧が
上昇する。よって、チャージポンプ７０内のＰＭＯＳ７
１のオン抵抗が上昇し、同時にＮＭＯＳ７５のオン抵抗
が降下する。そのため、ロック後にＰＭＯＳ７４がオン
してローパスフィルタ３０の出力ノードＮ３０のプラス
方向のリップルノイズを低減する。逆に、ローパスフィ
ルタ３０の出力ノードＮ３０の電圧が高いときにはノー
ドＮ８０の電圧が降下し、チャージポンプ７０内のＮＭ
ＯＳ７５のオン抵抗が高くなる。そのため、ロック後に
ＮＭＯＳ７８がオンしても、ローパスフィルタ３０の出
力ノードＮ３０のマイナス方向のリップルノイズを減少
させる。これらのリップルノイズの減少により、ロック
後のＶＣＯ４０の入力電圧、即ちノードＮ３０の電圧変
動が減少し、周波数ジッタが低減する。
【００１３】以上のように、本実施例では、ロック検出
部６０でロック状態を検出して、ロックの前後でローパ
スフィルタに対する電荷の充放電経路を切り替え、ロッ
ク後にバイアス発生回路８０で、チャージポンプ７０を
制御する。そのため、ロックインタイムを増大させるこ
となく、ローパスフィルタ３０の出力電圧を安定させて
ＶＣＯ４０の発振周波数を安定させる。そのため、ＰＬ
Ｌ回路における周波数ジッタを減少できる。なお、本発
明は、上記実施例に限定されず種々の変形が可能であ
る。その変形例としては、例えば次のようなものがあ
る。 （１） 分周器５０は対象とする周波数帯によっては省
略できる。 （２） ＰＭＯＳ７２，７３、及びＮＭＯＳ７７，７６
は、ロック検出部６０での検出結果に応じて電荷の充放
電経路を切替えるものであり、他のスイッチング素子で
構成しても、上記実施例と同様の効果を奏する。
部６０でロック状態を検出して、ロックの前後でローパ
スフィルタに対する電荷の充放電経路を切り替え、ロッ
ク後にバイアス発生回路８０で、チャージポンプ７０を
制御する。そのため、ロックインタイムを増大させるこ
となく、ローパスフィルタ３０の出力電圧を安定させて
ＶＣＯ４０の発振周波数を安定させる。そのため、ＰＬ
Ｌ回路における周波数ジッタを減少できる。なお、本発
明は、上記実施例に限定されず種々の変形が可能であ
る。その変形例としては、例えば次のようなものがあ
る。 （１） 分周器５０は対象とする周波数帯によっては省
略できる。 （２） ＰＭＯＳ７２，７３、及びＮＭＯＳ７７，７６
は、ロック検出部６０での検出結果に応じて電荷の充放
電経路を切替えるものであり、他のスイッチング素子で
構成しても、上記実施例と同様の効果を奏する。
【００１４】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ＰＬＬ回路のロック状態を検出するロック検出部
と、ローパスフィルタの出力電圧に対応するバイアス電
圧を生成するバイアス発生回路とを設け、チャージポン
プにおける電荷移動経路の形成をＰＬＬの状態で選択す
る構成としている。また、ロック状態の時に選択形成さ
れる電荷移動経路には、抵抗値の変化する電荷制限素子
を設けている。よって、ロック前と後とで電荷移動経路
が切替えられ、ロック後においてはローパスフィルタの
出力電圧で、ローパスフィルタへの電荷の充放電を制御
する構成となる。そのため、ロックインタイムを増大さ
せることなく、ローパスフィルタ３０の出力電圧が安定
し、ＶＣＯの発振周波数が安定する。
れば、ＰＬＬ回路のロック状態を検出するロック検出部
と、ローパスフィルタの出力電圧に対応するバイアス電
圧を生成するバイアス発生回路とを設け、チャージポン
プにおける電荷移動経路の形成をＰＬＬの状態で選択す
る構成としている。また、ロック状態の時に選択形成さ
れる電荷移動経路には、抵抗値の変化する電荷制限素子
を設けている。よって、ロック前と後とで電荷移動経路
が切替えられ、ロック後においてはローパスフィルタの
出力電圧で、ローパスフィルタへの電荷の充放電を制御
する構成となる。そのため、ロックインタイムを増大さ
せることなく、ローパスフィルタ３０の出力電圧が安定
し、ＶＣＯの発振周波数が安定する。
【図１】本発明の実施例を示すＰＬＬ回路の回路図であ
る。
る。
【図２】従来のＰＬＬ回路を示す回路図である。
１０ 位相比較器 ３０ ローパスフィルタ ４０ ＶＣＯ ６０ ロック検出部 ７０ チャージポンプ ７１，７５ ＰＭＯＳ，ＮＭＯＳ（電荷制限素
子） ８０ バイアス発生回路 Ｓｉ 入力信号 Ｓｒ 帰還信号 Ｓｕ，Ｓｄ 位相差信号
子） ８０ バイアス発生回路 Ｓｉ 入力信号 Ｓｒ 帰還信号 Ｓｕ，Ｓｄ 位相差信号
Claims (1)
- 【請求項１】 入力信号と帰還信号の位相及び周波数の
比較を行い該比較結果に応じた位相差信号を生成する位
相比較器と、 前記位相差信号に基いて第１の電源または該第１の電源
と異なる第２の電源と接続され、該第１または第２の電
源に対する電荷移動経路を形成するチャージポンプと、 前記電荷を充放電することによって平滑化した電圧を出
力するローパスフィルタと、 前記ローパスフィルタの出力電圧に応じた周波数で発振
し前記帰還信号を生成すると共に外部に該発振周波数を
出力する電圧制御発振器とを、 備えたＰＬＬ回路において、 前記入力信号と帰還信号に基づいて当該ＰＬＬ回路がロ
ック状態か否かの検出結果を送出するロック検出部と、 前記ローパスフィルタの出力電圧に対応するバイアス電
圧を生成するバイアス発生回路とを設け、 前記チャージポンプは、各第１の電源及び第２の電源に
対して前記電荷移動経路を形成する経路をそれぞれ２つ
づつ持ちかつ該各一方の経路には前記バイアス電圧で抵
抗値の変化する電荷制限素子を持ち、前記ロック検出部
の検出結果がロック状態でない場合に該電荷制限素子を
持っていない経路を選択して該電荷移動経路を形成し、
該ロック検出部の検出結果がロック状態である場合に該
電荷制限素子を持っている経路を選択して該電荷の移動
経路を形成する構成とした、 ことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12093894A JP3370776B2 (ja) | 1994-06-02 | 1994-06-02 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12093894A JP3370776B2 (ja) | 1994-06-02 | 1994-06-02 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07326969A true JPH07326969A (ja) | 1995-12-12 |
| JP3370776B2 JP3370776B2 (ja) | 2003-01-27 |
Family
ID=14798689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12093894A Expired - Fee Related JP3370776B2 (ja) | 1994-06-02 | 1994-06-02 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3370776B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6331795B1 (en) | 1998-12-21 | 2001-12-18 | Nec Corporation | Lock determination circuit of PLL for pulling up intermediate electric potential of lock determination gate |
| KR100474988B1 (ko) * | 1997-07-15 | 2005-06-07 | 삼성전자주식회사 | 노이즈 제거 기능을 갖는 디지탈 위상 동기 루프 및 노이즈제거방법 |
-
1994
- 1994-06-02 JP JP12093894A patent/JP3370776B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474988B1 (ko) * | 1997-07-15 | 2005-06-07 | 삼성전자주식회사 | 노이즈 제거 기능을 갖는 디지탈 위상 동기 루프 및 노이즈제거방법 |
| US6331795B1 (en) | 1998-12-21 | 2001-12-18 | Nec Corporation | Lock determination circuit of PLL for pulling up intermediate electric potential of lock determination gate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3370776B2 (ja) | 2003-01-27 |
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