JPH0730415A

JPH0730415A - Ｐｌｌ回路

Info

Publication number: JPH0730415A
Application number: JP5170755A
Authority: JP
Inventors: Kiyohiko Yamazaki; 清彦山崎
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-07-12
Filing date: 1993-07-12
Publication date: 1995-01-31

Abstract

(57)【要約】【目的】引き込み時間の短縮或いはジッタの抑制をす
るために、正確な同期判定をしてＰＬＬ回路のループ関
数を変更する。【構成】第１の遅延回路６１は、基準周波数信号Ｒ１
を遅延した信号Ｒ２を出力し、第１の位相比較回路６３
は、信号Ｒ２と帰還信号Ｆ１の位相差を比較して第１の
パルス信号ＤＮ２を出力する。また、第２の遅延回路６
２は、帰還信号Ｆ１を遅延し、第２の位相比較回路６４
は、その遅延された信号Ｆ２と基準周波数信号Ｒ１の位
相差を比較して第２のパルス信号ＵＰ２を出力する。同
期検知回路７０が、信号ＤＮ２及びＵＰ２の一定時間内
のパルス数を比較し、基準周波数信号Ｒ１と帰還信号Ｆ
１が同期しているか否か判定してＰＬＬ回路のループ関
数変更用信号ＤＥＴ２を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コーデック等に使用さ
れるＰＬＬ（Phase Locked Loop ）回路に関するもので
あり、特に、引き込み時間の短縮及び同期しているとき
のジッタの抑制のために、同期状態を判定し、その判定
結果によってループ関数を制御する回路を設けたＰＬＬ
回路に関するものである。

【０００２】

【従来の技術】ＰＬＬ回路は、基準周波数信号Ｒ１を入
力し、その基準周波数信号Ｒ１と帰還信号Ｆ１との位相
が一定になるように制御する回路である。図２は、従来
のＰＬＬ回路の構成例を示す構成ブロック図であり、基
準周波数信号Ｒ１が入力されてからロック状態にいたる
までの引き込み時間を短縮し、ジッタを抑制する手段を
有している。この回路には、入力電圧に応じた周波数で
発振し、その周波数の出力信号Ｆｏを出力する電圧制御
発振回路（以下、ＶＣＯという）１０と、ＶＣＯ１０の
出力信号Ｆｏを分周比１／Ｎで分周して帰還信号Ｆ１を
出力する分周回路２０と、基準周波数信号Ｒ１及び信号
Ｆ１の位相差を比較し、その位相差に応じた位相差信号
ＵＰ１，ＤＮ１を出力する位相比較器３０と、基準周波
数信号Ｒ１を入力して信号ＵＰ１及び信号ＤＮ１から基
準周波数信号Ｒ１及び信号Ｆ１の同期状態を検知し、検
知信号ＤＥＴ１を出力する同期判定回路４０と、この信
号ＤＥＴ１を入力して伝達関数を変え、信号ＵＰ１，Ｄ
Ｎ１に応じた出力電圧ＶｃをＶＣＯ１０に出力するロー
パスフィルタ（以下、ＬＰＦという）５０とで構成され
ている。図３は、図２中の同期判定回路４０の詳細を示
す回路図である。この同期判定回路４０は、信号ＵＰ
１，ＤＮ１を入力するＮＯＲ回路４１と、ＮＯＲ回路４
１の出力によってオン、オフするＰチャネル型電界効果
トランジスタ（以下、ＰＭＯＳという）４２と、定電流
源４３と、定電流源４３からの電流を充電するキャパシ
タ４４と、オン状態となることでキャパシタ４４を放電
させるＮチャネル型電界効果トランジスタ（以下、ＮＭ
ＯＳという）４５と、参照電圧Ｖｒとキャパシタ４４の
充電電圧Ｖｄを比較し、比較結果に応じた出力信号Ｃｏ
を出力するコンパレータ４６と、コンパレータ４６の出
力を所定のタイミングでラッチして検知信号ＤＥＴ１を
出力する遅延型フリップフロップ（以下、Ｄ−ＦＦとい
う）４７と、カウンタ４８とを備えている。カウンタ４
８は、基準周波数信号Ｒ１のパルス数をカウントして周
期的にキャリー出力ＣＡを出力する。このキャリー出力
ＣＡを受けてＮＭＯＳ４５が、オン、オフする。これと
同時に、カウンタ４８は、Ｄ−ＦＦ４７のクロック端子
にキャリー出力ＣＡを送り、そのＤ−ＦＦ４７のラッチ
タイミングが設定される。なお、図３中のＶＤＤは、電
源電圧を示している。

【０００３】次に、図４を参照しつつ、図２のＰＬＬ回
路の動作を説明する。図４は、図２の回路の信号のタイ
ムチャートであり、基準周波数信号Ｒ１、帰還信号Ｆ
１、信号ＵＰ１、信号ＤＮ１、カウンタ４８のキャリー
出力ＣＡ、キャパシタ４４の充電電圧Ｖｄ、コンパレー
タ４６の出力信号Ｃｏ、及び検知信号ＤＥＴ１が示され
ている。図４中の（ａ）は、基準周波数信号Ｒ１と帰還
信号Ｆ１とが同期していない時の信号を示し、同図
（ｂ）は、同期状態にあるときの信号を示している。分
周回路２０は、ＶＣＯ１０の出力信号Ｆｏを分周比１／
Ｎで分周し、この分周された信号が、帰還信号Ｆ１とし
て位相比較回路３０へ帰還される。位相比較回路３０
は、基準周波数信号Ｒ１と信号Ｆ１との位相差を比較す
る。基準周波数信号Ｒ１より信号Ｆ１の位相が遅れてい
るとき、位相比較回路３０は信号ＵＰ１を出力し、基準
周波数信号Ｒ１より信号Ｆ１の位相が進んでいるとき、
位相比較回路３０は信号ＤＮ１を出力する。信号ＵＰ
１，ＤＮ１は、ＬＰＦ５０及び同期判定回路４０に入力
される。信号ＵＰ１，ＤＮ１は、同期判定回路４０中の
ＮＯＲ回路４１で論理和がとられ、ＮＯＲ回路４１の出
力によってＰＭＯＳ４２がオン、オフする。ＰＭＯＳ４
２がオン状態となると、定電流源４３からの電流によっ
てキャパシタ４４が、充電される。このキャパシタ４４
の充電電圧Ｖｄと参照電圧Ｖｒとが、コンパレータ４６
で比較され、その比較結果に応じた出力信号Ｃｏが、Ｄ
−ＦＦ４７へ出力される。なお、カウンタ４８は基準周
波数信号Ｒ１のパルスをカウントし、キャリー出力ＣＡ
を生成する。Ｄ−ＦＦ４７は、キャリー出力ＣＡをクロ
ック端子に入力し、信号Ｃｏが、キャリー出力ＣＡの立
ち上がりに同期してＤ−ＦＦ４７にラッチされる。ま
た、そのキャリー出力ＣＡの立ち上がりに同期してＮＭ
ＯＳ４５がオン状態となり、キャパシタ４４が放電す
る。

【０００４】図４の（ａ）のように、基準周波数信号Ｒ
１と信号Ｆ１と位相が同期していないとき、位相比較器
３０の比較出力ＵＰ１，ＤＮ１の各パルス幅が広くな
る。そのため、キャリー出力ＣＡの１周期間にキャパシ
タ４４に充電される電流が大となり、キャパシタ４４の
充電電圧Ｖｄが大となる。充電電圧Ｖｄが参照電圧Ｖｒ
を越えると、キャリー出力ＣＡの次の１周期の間、同期
判定回路４０の出力ＤＥＴ１は、同期していないことを
示す“Ｈ”を出力する。図４の（ｂ）のように、基準周
波数信号Ｒ１と信号Ｆ１と位相が同期しているとき、位
相比較器３０の比較出力ＵＰ１，ＤＮ１の各パルス幅が
狭くなる。そのため、キャリー出力ＣＡの１周期間にキ
ャパシタ４４に充電される電流が小となる。即ち、キャ
パシタ４４の充電電圧Ｖｄが小となり、充電電圧Ｖｄが
参照電圧Ｖｒに到達しない。そして、キャリー出力ＣＡ
の次の１周期の間、同期判定回路４０の出力ＤＥＴ１
が、同期状態を示す“Ｌ”となる。信号ＤＥＴ１がＬＰ
Ｆ５０に入力され、ＬＰＦ５０の伝達関数が変更され
る。その変更された伝達関数に基づき、ＬＰＦ５０は、
位相比較器３０の出力信号ＵＰ１，ＤＮ１に応じた電圧
の信号Ｖｃを生成してＶＣＯ１０へ出力する。ＶＣＯ１
０は、信号Ｖｃに応じた周波数の出力信号Ｆｏを出力す
る。このようにして、同期判定回路４０は、基準周波数
信号Ｒ１と信号Ｆ１の位相が同期しているか同期してい
ないかを判定し、検知信号ＤＥＴ１を出力する。信号Ｄ
ＥＴ１によってＬＰＦ５０の伝達関数が変化し、ＰＬＬ
回路のループ関数が制御される。そのため、基準周波数
信号Ｒ１と信号Ｆ１が同期するまでの引き込み時間が短
縮され、また、同期しているときのジッタも抑制され
る。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
ＰＬＬ回路においては、次のような課題があった。キャ
パシタ４４の容量値は、製造プロセスの変動によって変
化する。キャパシタ４４の容量値の変化は、同期判定回
路４０における充電電圧Ｖｄを変化させる。そのため、
同期判定回路４０の判定閾値が変化し、正確な同期状態
を判定できない。また、キャリー出力ＣＡの周期は、あ
る程度長くしないとキャパシタ４４の充電電圧Ｖｄは、
安定しない。しかし、同期判定回路４０は、同期してい
る状態から外部の雑音等によって同期が外れた場合に、
キャリー出力ＣＡの次の周期が終了するまで、同期して
いると判定している。そのため、ＬＰＦ５０の伝達関数
の変更が遅れ、同期の外れた状態が長く続いていた。本
発明は前記従来技術が持っていた課題として、製造プロ
セス変動によって同期状態の判定結果に誤差を生ずる、
また、同期状態から外れたときに、再び同期状態になる
のに時間がかかる点について解決をしたＰＬＬ回路を提
供するものである。

【０００６】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、基準周波数信号と帰還信号を比較し
てそれに応じた位相差信号を出力する位相比較器と、所
定の伝達関数を有し、前記位相差信号を平滑化した出力
電圧を生成するＬＰＦと、所定の発振特性を有し、前記
ＬＰＦの出力電圧に応じた周波数で発振して前記帰還信
号を出力するＶＣＯと、前記基準周波数信号と前記帰還
信号が同期しているか否かを判定し、その判定結果に基
づき前記伝達関数を変化させて回路全体のループ関数を
制御する同期判定回路とを備えたＰＬＬ回路における前
記同期判定回路を次のように構成している。即ち、前記
同期判定回路は、前記基準周波数信号の位相を遅らせる
第１の遅延回路と、前記第１の遅延回路の出力信号と前
記帰還信号間の位相を比較し、その位相差に応じた第１
のパルス信号を生成する第１の位相比較回路と、前記帰
還信号の位相を遅らせる第２の遅延回路と、前記第２の
遅延回路の出力信号と前記基準周波数信号間の位相を比
較し、その位相差に応じた第２のパルス信号を生成する
第２の位相比較回路と、前記第１，第２の位相比較回路
の出力の一定時間内のパルス数を比較してその結果に基
づき前記伝達関数または発振特性を変える同期検知回路
とで構成している。第２の発明では、第１の発明におけ
る同期検知回路は、前記伝達関数及び発振特性を変える
構成にしている。第３の発明では、第１または第２の発
明における同期検知回路は、前記第１のパルス信号のパ
ルス数をカウントする第１のカウンタと、前記第２のパ
ルス信号のパルス数をカウントする第２のカウンタと、
前記第１，第２のカウンタを設定された周期でリセット
し、その設定された周期中に該第１，第２のカウンタに
カウントされたパルス数を比較する判定部とで、構成し
ている

【０００７】

【作用】第１の発明によれば、以上のようにＰＬＬ回路
を構成したので、位相比較器は、基準周波数信号と帰還
信号を比較してそれに応じた位相差信号を出力する。Ｌ
ＰＦは所定の伝達関数を有し、このＬＰＦは、その位相
差信号を平滑化した出力電圧を生成する。ＶＣＯは所定
の発振特性を有し、ＶＣＯがＬＰＦの出力電圧に応じた
周波数で発振して帰還信号を出力する。同期判定回路中
の第１の遅延回路は、基準周波数信号の位相を遅らせ、
第１の位相比較回路が、その遅延された基準周波数信号
と前記帰還信号の位相差を比較する。第１の位相比較回
路は、その比較結果に応じた第１のパルス信号を出力す
る。また、第２の遅延回路は、帰還信号の位相を遅ら
せ、第２の位相比較回路が、その遅延された帰還信号と
基準周波数信号の位相差を比較する。第２の位相比較回
路は、その比較結果に応じた第２のパルス信号を出力す
る。同期検知回路は、第１，第２の位相比較回路の出力
の一定時間内のパルス数を比較してその結果に基づきＬ
ＰＦの伝達関数またはＶＣＯの発振特性を変える信号を
出力する。そのため、同期判定回路は、前記基準周波数
信号と前記帰還信号が同期しているか否かを第１，第２
の比較回路の出力のパルス数から判定し、その判定結果
に基づき前記伝達関数を変化させて回路全体のループ関
数を制御する。第２の発明によれば、第１の発明におけ
る同期判定回路の出力信号が、ＬＰＦの伝達関数及びＶ
ＣＯの発振特性を変える。そのため、ＰＬＬ回路全体の
ループ関数がＬＰＦ及びＶＣＯによって変更される。第
３の発明によれば、第１または第２の発明において、第
１のカウンタが、第１のパルス信号のパルス数をカウン
トし、第２のカウンタが、第２のパルス信号のパルス数
をカウントする。判定部は、それらの第１，第２のカウ
ンタを設定された周期でリセットすると共に、その設定
された周期中に第１，第２のカウンタにカウントされた
パルス数を比較する。従って、前記課題を解決できるの
である。

【０００８】

【実施例】第１の実施例図５は、本発明の第１の実施例を示すＰＬＬ回路のブロ
ック構成図であり、図１は図５中の同期判定回路の詳細
を示す回路図である。このＰＬＬ回路は、従来の図２と
同様に、基準周波数信号Ｒ１が入力されてからロック状
態にいたるまでの引き込み時間を短縮し、ジッタを抑制
する手段を有している。図５には、図２と同様に、所定
の発振特性で、入力電圧に応じた周波数で発振して出力
信号Ｆｏを出力するＶＣＯ１０と、ＶＣＯ１０の出力信
号Ｆｏを分周比１／Ｎで分周して帰還信号Ｆ１を出力す
る分周回路２０と、基準周波数信号Ｒ１及び信号Ｆ１の
位相を較し、その位相差に応じた位相差信号ＵＰ１及び
ＤＮ１を出力する位相比較器３０と、所定の伝達関数を
有し、信号ＵＰ１，ＤＮ１に応じた電圧の信号ＶｃをＶ
ＣＯ１０に出力するＬＰＦ５０とを備えている。図５に
は、図２と異なり、基準周波数信号Ｒ１と帰還信号Ｆ１
を入力して該信号Ｒ１及び信号Ｆ１が同期しているか否
かを判定し、その結果、検知信号ＤＥＴ２をＬＰＦ５０
へ出力する同期判定回路６０が、設けられている。

【０００９】図１が、同期判定回路６０の詳細を示す回
路図である。この同期判定回路６０は、基準周波数信号
Ｒ１を遅延して出力信号Ｒ２を出力する第１の遅延回路
６１と、帰還信号Ｆ１を遅延して出力信号Ｆ２を出力す
る第２の遅延回路６２と、信号Ｒ２と信号Ｆ１の位相を
比較し、信号Ｒ２より信号Ｆ１の位相が進んでいるとき
にパルスを出力信号ＤＮ２として出力する第１の位相比
較回路６３と、信号Ｆ２と基準周波数信号Ｒ１の位相を
比較し、信号Ｒ１より信号Ｆ２の位相が遅れているとき
にパルスを出力信号ＵＰ２として出力する第２の位相比
較回路６４と、位相比較回路６３，６４の出力の一定時
間内のパルス数を比較してその結果に基づき検知信号Ｄ
ＥＴ２を生成する同期検知回路７０とで構成されてい
る。同期検知回路７０は、信号ＤＮ２のパルス数を２ビ
ットでカウントする第１のカウンタ７１と、信号ＵＰ２
のパルス数を２ビットでカウントする第２のカウンタ７
２と、基準周波数信号Ｒ１のパルス数をカウントして、
一定周期でキャリー出力ＣＡを出力するカウンタ７３
と、そのキャリー出力ＣＡを基準周波数信号Ｒ１のパル
スの立ち下がりでラッチし、リセット信号ＲＳＴをカウ
ンタ７１，７２に出力するＤ−ＦＦ７４と、カウンタ７
１，７２のカウント結果を比較することによって基準周
波数信号Ｒ１と帰還信号Ｆ１が同期状態にあるか否かの
判定する判定部７５とを備えている。判定部７５は、各
カウンタ７１，７２の端子ＱＡからの各第１ビット目の
情報に対して排他的論理和を求める排他的論理和回路
（以下、ＥＯＲという）７５−１と、カウンタ７１，７
２の端子ＱＢから第２ビットめの情報の排他的論理和を
求めるＥＯＲ７５−２と、それらＥＯＲ７５−１，７５
−２の出力から論理和を求めるＯＲ回路７５−３と、Ｄ
−ＦＦ７４からのリセット信号ＲＳＴの立ち上がりでＯ
Ｒ回路７５−３の出力をラッチすると共に、検知出力信
号ＤＥＴ２を出力するＤ−ＦＦ７５−４とを備えてい
る。

【００１０】次に、図６を参照しつつ図５の動作を説明
する。図６は、図５のＰＬＬ回路の信号のタイムチャー
トであり、基準周波数信号Ｒ１、帰還信号Ｆ１、信号Ｒ
１が遅延された信号Ｒ２、信号Ｆ１が遅延された信号Ｆ
２、位相比較回路３０の出力信号ＵＰ１，ＤＮ１、位相
比較回路６３，６４の出力信号ＤＮ２，ＵＰ２、各カウ
ンタ７１，７２の出力、ＯＲ回路７５−３の出力信号Ｃ
ｏ、リセット信号ＲＳＴ、及び検知出力信号ＤＥＴ２が
示されている。図６中の（ｃ）は、基準周波数信号Ｒ１
と、帰還信号１が同期していない時の信号を示す図であ
り、同図（ｄ）は、同期状態にある時の信号を示してい
る。分周回路２０は、ＶＣＯ１０の出力信号Ｆｏを分周
比１／Ｎで分周し、この分周された信号を帰還信号Ｆ１
として位相比較回路３０へ帰還する。位相比較回路３０
は、基準周波数信号Ｒ１と信号Ｆ１の位相を比較する。
基準周波数信号Ｒ１より信号Ｆ１の位相が遅れていると
き、位相比較回路３０は、パルスを信号ＵＰ１として出
力し、基準周波数信号Ｒ１より信号Ｆ１の位相が進んで
いるとき、位相比較回路３０は、パルスを信号ＤＮ１と
して出力する。これらの信号ＵＰ１，ＤＮ１は、ＬＰＦ
５０に入力する。

【００１１】一方、基準周波数信号Ｒ１と信号Ｆ１は、
同期判定回路６０にも入力される。同期判定回路６０中
の遅延回路６１は、信号Ｒ１を遅延して信号Ｒ２を位相
比較回路６３へ出力する。位相比較回路６３は、信号Ｒ
２と帰還信号Ｆ１の位相を比較し、信号Ｒ２より帰還信
号Ｆ１の位相が進んでいるときに、パルスを出力信号Ｄ
Ｎ２としてカウンタ７１へ出力する。遅延回路６２は、
信号Ｆ１を遅延して信号Ｆ２を位相比較回路６４へ出力
する。位相比較回路６４は、信号Ｆ２と基準周波数信号
Ｒ１の位相を比較し、信号Ｒ１より信号Ｆ２の位相が遅
れているときに、パルスを出力信号ＵＰ２としてカウン
タ７２へ出力する。各カウンタ７１，７２は、信号ＵＰ
２，ＤＮ２のパルス数をそれぞれカウントする。また、
カウンタ７３は、基準周波数信号Ｒ１のパルス数をカウ
ントし、キャリー出力ＣＡを生成し、Ｄ−ＦＦ７４が、
そのキャリー出力ＣＡを基準周波数信号Ｒ１のパルスの
立ち下がりでラッチすると共に、ラッチした信号をリセ
ット信号ＲＳＴとしてカウンタ７１，７２へそれぞれ出
力する。即ち、各カウンタ７１，７２は、周期的なリセ
ット信号ＲＳＴによってそれぞれリセットされる。

【００１２】各カウンタ７１，７２は、リセット信号Ｒ
ＳＴの立ち下がりから信号ＵＰ２，ＤＮ２のパルス数に
対し、それぞれカウントを開始し、次のリセット信号が
入力されるまでカウントをする。各カウンタ７１，７２
のカウント結果の第１ビット目の情報が、端子ＱＡから
出力され、第２ビット目の情報が、端子ＱＢからそれぞ
れ出力される。ＥＯＲ７５−１，７５−２及びＯＲ回路
７５−３で、カウンタ７１，７２の出力が比較される。
各カウンタ７１，７２における第１ビット目の情報が等
しいとき、ＥＯＲ７５−２は“Ｌ”を出力し、第２ビッ
ト目の情報が等しいとき、ＥＯＲ７５−１が“Ｌ”を出
力する。そのため、各カウンタ７１，７２にカウントさ
れたパルス数が等しいとき、ＯＲ回路７５−３の出力信
号Ｃｏは、“Ｌ”となる。カウントされたパルス数が異
なるとき、ＯＲ回路７５−３は、“Ｈ”を出力する。Ｄ
−ＦＦ７５−４は、Ｄ−ＦＦ７４からのリセット信号Ｒ
ＳＴの立ち上がりに同期してＯＲ回路７５−３の出力信
号Ｃｏをラッチし、このＤ−ＦＦ７５−４は、信号Ｒ１
と信号Ｆ１の位相が同期ししているとき、“Ｌ”の検知
信号ＤＥＴ２を出力する。また、同期していないときに
は、Ｄ−ＦＦ７５−４は、“Ｈ”の信号ＤＥＴ２を出力
する。

【００１３】即ち、図６の（ｃ）のように、信号Ｒ１と
信号Ｆ１の位相が同期していないとき、各カウンタ７
１，７２にカウントされたパルス数が異なり、ＯＲ回路
７５−３は、“Ｈ”の出力信号Ｃｏを出力する。同図の
（ｄ）のように、信号Ｒ１と信号Ｆ１の位相が同期状態
のとき、カウンタ７１，７２にカウントされたパルス数
が等しくなり、ＯＲ回路７５−３は、“Ｌ”の出力信号
Ｃｏを出力する。これらの出力信号Ｃｏが、Ｄ−ＦＦ７
５−４にラッチされ、検知信号ＤＥＴ２が出力される。
信号ＤＥＴ２がＬＰＦ５０に入力され、ＬＰＦ５０の伝
達関数が変更される。ＬＰＦ５０は、その変更された伝
達関数に基づき、位相比較器３０の出力信号ＵＰ１，Ｄ
Ｎ１に応じた電圧の信号Ｖｃを生成し、ＶＣＯ１０へ出
力する。ＶＣＯ１０は、信号Ｖｃに応じた周波数の出力
信号Ｆｏを出力する。

【００１４】図７は、ＬＰＦ５０の一例を示す回路図で
ある。このＬＰＦ５０には、信号ＵＰ１を入力するイン
バータ５１と、信号ＵＰ１及びＤＥＴ２を入力するＮＡ
ＮＤゲート５２と、信号ＤＮ１及び信号ＤＥＴ２を入力
するＡＮＤゲート５３と、インバータ５１の出力によっ
てオン、オフするＰＭＯＳ５４ａと、ＮＡＮＤゲート５
２の出力によってオン、オフするＰＭＯＳ５５ａと、各
ＰＭＯＳ５４ａ，５５ａに対応した定電流源５４ｂ，５
５ｂと、ＡＮＤゲート５３の出力によってオン、オフす
るＮＭＯＳ５６ａと、信号ＤＮ１によってオン、オフす
るＮＭＯＳ５７ａと、各ＮＭＯＳ５６ａ，５７ａに対応
した定電流源５６ｂ，５７ｂと、充放電用キャパシタ５
８とを有している。例えば信号ＵＰ１が、“Ｈ”とする
と、ＰＭＯＳ５４ａがオン状態となり、キャパシタ５８
が充電される。そして、キャパシタ５８の充電電圧が出
力電圧Ｖｃとなる。ここで、信号ＤＥＴ２が“Ｈ”とさ
れるとＮＡＮＤゲート５２の出力が“Ｌ”となり、ＰＭ
ＯＳ５５ａもオン状態となる。ＰＭＯＳ５５ａがオン状
態なることによって充電電流が増加する。そのため、キ
ャパシタの充電時間が変化し、キャパシタ５８の出力電
圧Ｖｃが変化する。すなわち、信号ＤＥＴが変化するこ
とで、図５のＬＰＦ５０の伝達関数が変えられる。ま
た、信号ＤＮ１が“Ｈ”のとき、ＮＭＯＳ５７ａがオン
状態となり、キャパシタ５８は放電する。ここで信号Ｄ
ＥＴ２“Ｈ”とされると、ＮＭＯＳ５６ａがオン状態と
なり、放電時間が変化する。そのため、ＬＰＦ５０の伝
達関数が変化する。以上のように、本実施例では、ＰＬ
Ｌ回路のループ関数を変えるために、基準周波数信号Ｒ
１と帰還信号Ｆ１の位相差から、パルスを位相比較回路
６３，６４で生成し、そのパルスの発生数で、同期検出
を行う構成としている。そのため、従来のように同期判
定に、キャパシタの充放電を利用していないので、製造
プロセスの変動による同期判定の誤差が発生しない。ま
た、同期判定に充電用キャパシタを用いていないので、
キャリー出力ＣＡの周期を必要以上に長くする必要がな
く、ＰＬＬ回路が、短時間で同期状態に戻ることを可能
にしている。

【００１５】第２の実施例第２の実施例ＰＬＬ回路は、第１の実施例における同期
判定回路６０からの検知信号ＤＥＴ２をＶＣＯ１０に入
力し、ＶＣＯの発振特性が、変化してＰＬＬ回路のルー
プ関数を変える。即ち、このＰＬＬ回路は、図５と同
様、所定の発振特性で、入力電圧に応じた周波数で発振
して出力信号Ｆｏを出力するＶＣＯ１０と、分周回路２
０と、位相比較器３０と、信号ＵＰ１，ＤＮ１に応じた
電圧の信号ＶｃをＶＣＯ１０に出力するＬＰＦ５０と、
同期判定回路６０とを備えている。同期判定回路６０
は、基準周波数信号Ｒ１と帰還信号Ｆ１を入力して該信
号Ｒ１及び信号Ｆ１が同期しているか否かを判定し、検
知信号ＤＥＴ２をＶＣＯ１０へ出力する構成である。図
８は、第２の実施例のＰＬＬ回路に用いられるＶＣＯの
例を示すを回路図である。このＶＣＯは、ＬＰＦ５０か
らの入力電圧Ｖｃを入力する入力部１１と、入力部１１
へ流れる電流と同等の電流を出力するカレントミラー部
１２と、カレントミラー部１２からの出力電流に応じた
周波数で発振し、出力電流Ｆｏを出力する発振部１３に
よって構成されている。入力部１１は、入力電圧Ｖｃに
よって電流の変化するＮＭＯＳ１１ａ及び１１ｂを有
し、カレントミラー部１２は、ソースが電源電圧に接続
されたＰＭＯＳ１２ａ及び１２ｂと、信号ＤＥＴ２によ
ってオン、オフするＮＭＯＳ１２ｃとを有している。発
振部１３は、カレントミラー部１２の出力電流を相補的
に充放電するキャパシタ１３ｃ及び１３ｆと、キャパシ
タ１３ｃの充放電経路を切り替えるＮＭＯＳ１３ａ及び
ＰＭＯＳ１３ｂと、キャパシタ１３ｆの充放電経路を切
り替えるＮＭＯＳ１３ｄ及びＰＭＯＳ１３ｃと、キャパ
シタ１３ｃ及び１３ｆの充放電電圧に応じて“Ｈ”また
は“Ｌ”を出力するインバータ１３ｇ及び１３ｈと、イ
ンバータ１３ｇ及び１３ｈの出力信号を入力するリセッ
トセット型フリップフロップ（以下、ＲＳ−ＦＦ）１３
ｉとを備えている。

【００１６】ＮＭＯＳ１１ａの電流は、入力電圧Ｖｃの
値に応じて変化し、カレントミラー部１２は、ＮＭＯＳ
１１ａに流れる電流に応じた電流を発振部へ供給する。
供給された電流によって例えばキャパシタ１３ｃが充電
される。キャパシタ１３ｆはこれと同時に放電する。キ
ャパシタ１３ｃ及び１３ｆの充放電電圧によってＲＳ−
ＦＦ１３ｉは、正相及び逆相の出力電圧を発生する。正
相及び逆相の出力電圧が、ＮＭＯＳ１３ｂ、ＰＭＯＳ１
３ａ、ＮＭＯＳ１３ｃ及びＰＭＯＳ１３ｄの各ゲートへ
帰還され、キャパシタ１３ｃ及び１３ｆの充放電が切換
わる。この動作繰り返されてＶＣＯ１０が発振する。こ
こで信号ＤＥＴ２の“Ｈ”がＮＭＯＳ１２ｃのゲートに
入力されるとＮＭＯＳ１２ｃがオンし、ＮＭＯＳ１１ｂ
にも電流が流れる。そのため、カレントミラー部１２か
ら出力電流が変化し、キャパシタ１３ｃ及び１３ｆの充
放電時間が変化する。即ち、ＶＣＯ１０の発信周波数が
変化する。図９は、ＶＣＯ１０における入力電圧Ｖｃに
対する発振周波数の発振特性が示されている。図９中の
ｆ１は、信号ＤＥＴ２が“Ｈ”の時の発振特性を示し、
ｆ２は、信号ＤＥＴ２が“Ｌ”の時の発振特性を示して
いる。以上のように、本実施例では、第１の実施例と同
様に、ＰＬＬ回路のループ関数を変えるために、基準周
波数信号Ｒ１と帰還信号Ｆ１の位相差から、位相に応じ
たパルスを位相比較回路６３，６４で生成し、そのパル
スの発生数で、同期検出を行う構成としている。そのた
め、製造プロセスの変動による同期判定の誤差が発生し
ない。また、キャリー出力ＣＡの周期を必要以上に長く
する必要がなく、ＰＬＬ回路が短時間で同期状態に戻る
ことを可能にしている。

【００１７】第３の実施例第３の実施例のＰＬＬ回路は、第１，第２の実施例にお
ける同期判定回路６０の出力の信号ＤＥＴ２を、ＬＰＦ
５０及びＶＣＯ１０の両者に入力する構成としたもので
ある。ＬＰＦ５０及びＶＣＯ１０の回路は、それぞれ第
１，第２の実施例に用いられた図７及び図８と同様の構
成である。信号ＤＥＴ２が、ＬＰＦ５０及びＶＣＯ１０
の両者に入力され、ＬＰＦ５０における伝達関数及びＶ
ＣＯ１０における発振特性がそれぞれ変化する。そのた
め、ＰＬＬ回路全体のループ関数が変化する。以上のよ
うに本実施例でも、第１，第２の実施例と同様に、ＰＬ
Ｌ回路のループ関数を変えるために、基準周波数信号Ｒ
１と帰還信号Ｆ１の位相差から、位相に応じたパルスを
位相比較回路６３，６４が生成し、そのパルスの発生数
で、同期検出を行う構成としている。そのため、第１，
第２の実施例と同様に、製造プロセスの変動による同期
判定の誤差が、発生しない。また、キャリー出力ＣＡの
周期を必要以上に長くする必要がなく、短周期で同期状
態にＰＬＬ回路を戻すことを可能にしている。さらに、
ＰＬＬ回路のループ関数が、ＬＰＦ５０及びＶＣＯ１０
の２か所で変更されるので、ループ関数の変更幅を大き
くすることができる。

【００１８】なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。（１）カウンタ７１，７２の出力を比較する同期検知部
７５のＥＯＲ７５−１，７５−２及びＯＲ回路７５−３
は、他の回路で構成されてもよい。例えば、フルアダー
回路を用い、一方のカウンタの出力から他方のカウンタ
の出力を引き算し、その結果によって同期状態が検知さ
れる構成等にしてもよい。（２）リセット信号ＲＳＴ或いは判定結果のラッチロッ
クのタイミングは、本実施例に限定されるものではな
い。（３）分周回路２０の分周比は、用途に応じて選定され
る。また、場合によっては、省略されたＰＬＬ回路にお
いても、本実施例は、同様の効果を奏する。

【００１９】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１の遅延回路が基準周波数信号の位相を遅
らせ、第１の位相比較回路が、その遅延された基準周波
数信号と帰還信号間の位相差に応じた第１のパルス信号
を出力する。第２の位相比較回路は、遅延された帰還信
号と基準周波数信号間の位相差に応じた第２のパルス信
号を出力する。同期検知回路は、第１，第２の位相比較
回路の出力の一定時間内のパルス数を比較し、基準周波
数信号と帰還信号間の同期を判定している。そのため、
同期の判定において、例えば、製造プロセス変動で容量
値の変化する充放電用キャパシタを利用していなので、
同期判定の正確さを確保することができる。第２の発明
によれば、同期検知回路が、ＬＰＦの伝達関数及びＶＣ
Ｏの発振特性を変え、この両者により、ＰＬＬ回路のル
ープ関数が変わる。このことによって、第１の発明の効
果に加えて、ＰＬＬ回路のループ関数の変更を無理無く
実施することができる。また、その変更幅も大きくする
ことが可能となる。第３の発明によれば、第１及び第２
の位相比較回路の出力のパルス数をカウントするため
に、第１及び第２のカウンタを用い、判定部が、例えば
基準周波数信号から設定された周期で、第１，第２のカ
ウンタをリセットすると共に、第１，第２カウンタにカ
ウントされたパルス数を比較する。そのため、第１また
は第２の発明の効果を奏するＰＬＬ回路を、簡単でかつ
集積化可能な素子で実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すの同期判定回路の
回路図である。

【図２】従来のＰＬＬ回路を示す構成ブロック図であ
る。

【図３】図２中の同期判定回路を示す回路図である。

【図４】図２のタイムチャートである。

【図５】本発明の第１の実施例を示すＰＬＬ回路の構成
ブロック図である。

【図６】図５のタイムチャートである。

【図７】図５中のＬＰＦを示す回路図である。

【図８】図５中のＶＣＯを示す回路図である。

【図９】ＶＣＯの発振特性を示す図である。

【符号の説明】

１０ＶＣＯ２０分周回路３０位相比較器４０，６０同期判定回路５０ＬＰＦ６１，６２第１，第２の遅延回路６３，６４第１，第２の位相比較回路７０同期検知回路７１，７２第１，第２のカウンタ７３判定部Ｒ１基準周波数信号Ｆ１帰還信号ＵＰ１，ＤＮ１位相差信号ＵＰ２，ＤＮ２第１，第２のパルス信号

Claims

【特許請求の範囲】

【請求項１】基準周波数信号と帰還信号を比較してそ
れに応じた位相差信号を出力する位相比較器と、所定の伝達関数を有し、前記位相差信号を平滑化した出
力電圧を生成するローパスフィルタと、所定の発振特性を有し、前記ローパスフィルタの出力電
圧に応じた周波数で発振して前記帰還信号を出力する電
圧制御発振回路と、前記基準周波数信号と前記帰還信号が同期しているか否
かを判定し、その判定結果に基づき前記伝達関数を変化
させて回路全体のループ関数を制御する同期判定回路と
を備えたＰＬＬ回路において、前記同期判定回路は、前記基準周波数信号の位相を遅ら
せる第１の遅延回路と、前記第１の遅延回路の出力信号と前記帰還信号間の位相
を比較し、その位相差に応じた第１のパルス信号を生成
する第１の位相比較回路と、前記帰還信号の位相を遅らせる第２の遅延回路と、前記第２の遅延回路の出力信号と前記基準周波数信号間
の位相を比較し、その位相差に応じた第２のパルス信号
を生成する第２の位相比較回路と、前記第１，第２の位相比較回路の出力の一定時間内のパ
ルス数を比較してその結果に基づき前記伝達関数または
発振特性を変える同期検知回路とで、構成したことを特徴とするＰＬＬ回路。
【請求項２】前記同期検知回路は、前記伝達関数及び
発振特性を変える構成にしたことを特徴とする請求項１
記載のＰＬＬ回路。
【請求項３】前記同期検知回路は、前記第１のパルス
信号のパルス数をカウントする第１のカウンタと、前記第２のパルス信号のパルス数をカウントする第２の
カウンタと、前記第１，第２のカウンタを設定された周期でリセット
し、その設定された周期中に該第１，第２のカウンタに
カウントされたパルス数を比較する判定部とで、構成したことを特徴とする請求項１または２記載のＰＬ
Ｌ回路。