JP5365323B2 - クロックデータリカバリ回路および逓倍クロック生成回路 - Google Patents
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- 238000011084 recovery Methods 0.000 title claims abstract description 16
- 238000012937 correction Methods 0.000 claims abstract description 66
- 238000001514 detection method Methods 0.000 claims description 78
- 239000003990 capacitor Substances 0.000 claims description 27
- 230000008859 change Effects 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 12
- 238000007599 discharging Methods 0.000 claims description 9
- 238000012545 processing Methods 0.000 claims description 2
- 238000009499 grossing Methods 0.000 claims 4
- 238000010586 diagram Methods 0.000 description 21
- 230000000630 rising effect Effects 0.000 description 11
- 230000003111 delayed effect Effects 0.000 description 9
- 230000007704 transition Effects 0.000 description 8
- 230000004044 response Effects 0.000 description 7
- 101100522114 Oryza sativa subsp. japonica PHT1-12 gene Proteins 0.000 description 6
- 101100522111 Oryza sativa subsp. japonica PHT1-11 gene Proteins 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 230000001788 irregular Effects 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000018199 S phase Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
- H03L7/0898—Details of the current generators the source or sink current values being variable
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
- H03K2005/00065—Variable delay controlled by a digital setting by current control, e.g. by parallel current control transistors
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- H03—ELECTRONIC CIRCUITRY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
- H03K2005/00221—Layout of the delay element using FET's where the conduction path of the different output FET's is connected in parallel with different gate control, e.g. having different sizes or thresholds, or coupled through different resistors
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Description
位相検出器11は、第1のDFF11aの出力であるQ1をアイセンタークロックECCKとは逆相のアイエッジクロックEECKで取り込む第2のDFF11bを有する。
位相検出器11は、データIDTと第1のDFF11の出力Q1の論理不一致を検出する第1の排他的論理和回路(EXOR)11c、および出力Q1と第2のDFF12の出力Q2の論理不一致を検出する第2のEXOR11dを有する。
位相検出器11は、VCO15のクロックをアイセンタークロックECCKとして第1のDFF11aに供給するバッファ11e、およびVCO15のクロックをアイエッジクロックEECKとして第2のDFF11bに供給するインバータ11fを有する。
LF14はチャージポンプ出力電流を積分・平滑化してVCO15の入力信号を生成する。
VCO15は入力信号に応じた周波数のクロックを発生する。VCO15の発生したクロックはCDR回路10の再生クロック(Recovered Clock)RCCKとなり、第1のDFF11aの出力がリタイミングデータ(Retimed Data)RTDTとなる。
この時間t2-t1は、アイセンタークロックECCKがデータ遷移からどれだけ遅れているか、すなわちデータIDTとVCO15の出力クロックの相対位相をあらわすアナログ量である。
第2のEXOR11dによるダウン信号DOWNはQ1が遷移した時刻t2からアイエッジクロックEECKの立ち上がりで第2のDFF11bが出力Q1を取り込んでQ2が出力される時刻t3までの間ハイレベルに設定される。
このダウン信号DOWNのパルス幅t3-t2は常にVCO15の出力クロックCLKの周期の半分である。
CDRループが定常状態に落ち着いたとき、アップ信号UPによるLF14への充電とダウン信号DOWNによるLF14からの放電は時間平均で釣り合う。
よって、もしチャージポンプ(CP+)12と(CP−)13の電流の絶対値が同じであればアップ信号UPのハイ(High)パルス幅とダウン信号DOWNのハイパルス幅が等しくなるようにVCOの位相はロックする。
したがって、アップ信号UPのパルス幅はダウン信号DOWNのパルス幅と同じくVCO15のクロック周期の半分となり、アイセンタークロックECCKの立ち上がりはデータIDTの遷移からVCO周期の半分の所、すなわちNRZデータの中央にロックする。
仮に、チャージポンプ(CP−)13の放電電流がIpであるのに対して、チャージポンプ(CP+)12の充電電流が[Ip+Δi]であるような非対称性を持っていたとすると、次のようになる。
すなわち、チャージポンプ(CP+)12とチャージポンプ(CP−)13の充放電が時間平均でバランスするにはアップ信号UPのパルス幅は、図3に示すように、−ΔTだけダウン信号DOWNのパルス幅と異なる値をとる。
なお、図3において、TcはVCOのクロック周期を表す。
そして、図4のCDRのシステム図において、[3]式で表される定常位相誤差φEが加算されていることに相当する。
また、Ipはチャージポンプ(CP−)13の出力電流、NはNRZデータの平均遷移率の逆数、R+1/sCは抵抗Rと容量Cの直列からなるLF14の伝達関数、KはVCO15の感度を示す。さらに、φEはチャージポンプ(CP+)12と(CP−)13の電流絶対値の不一致による定常位相誤差を示す。
この系の挙動は次の[4]式で表される2次応答特性を示す。
ノイズの無い理想のLFとVCOを仮定すれば、ホッジの位相検出器によるCDRは系が定常状態に落ち着くとVCOクロックの位相は一点に定まって位相のゆれ、すなわちジッタを持たない。
しかし、その位相収束値は0ではなく、[3]式で表される値-φEである。その値はチャージポンプ(CP+)12と(CP−)13の電流の相対誤差Δi/Ipで決まる。そして、微細化集積回路においては相対誤差が0.2を超えることがあるためφEは0.2π、すなわちVCOクロック周期の10%にもなる。
このような状態に収束することは、理想のθ=0に収束した場合よりもデータの突発的な位相変化すなわち入力ジッタに対するCDRの受信耐力を大きく劣らせることになる。
比較する。
位相検出器11Aは、エッジ近傍で取り込んだ値が前のアイセンターで取り込んだ値と不一致ならばアイエッジクロックEECKはデータのエッジより後に来たことになるから遅れているVCO15の位相をすすめるべくアップ信号UPを出す。
位相検出器11Aは、逆に後のアイセンターでの値と不一致ならばダウン信号DOWNを出す。
これらの出力はVCO15にフィードバックされてアイエッジクロックEECKをデータ遷移近傍に、アイセンタークロックECCKをデータアイパターンの中央付近にロックする。
アレクサンダーの位相検出器11Aは、アップ信号UPで駆動されるチャージポンプ(CP+)12とダウン信号DOWNで駆動されるチャージポンプ(CP−)13の電流絶対値に相対誤差があったとしてもロックする位相がほとんど変わらないという特長がある。
大きな容量Cが必要なことは回路の集積化に対する障害になるとともに入力データIDTの位相変化に対するVCOクロックの応答帯域を小さくしてしまう。
後者はデータの位相揺らぎの高域側成分に十分追従できなくすることからCDRのジッタ耐力を損ねる。
ホッジの位相検出器11にはチャージポンプ(CP)の電流アンバランスによってデータのアイパターンの中央にロックすべきVCOクロックが中央からずれたところにロックする。このために、ホッジの位相検出器では、データ入力の急峻な位相変化に対するCDRの受信マージンが減少するという不利益がある。
その結果、アレクサンダーの位相検出器では、データの揺らぎのうち高域成分の大部分に追従できずCDRの誤受信の確率が増大するという不利益がある。
また、本発明の第1の観点のクロックデータリカバリ回路は、入力データと抽出クロックの位相差を検出して位相差に応じたアナログ量を出力する第1の位相検出器と、上記第1の位相検出器の出力を積分平滑化するループフィルタと、上記第1の位相検出器の出力に応じて上記ループフィルタから電流を充電または放電するチャージポンプと、上記ループフィルタの出力信号に応じた周波数で発振する電圧制御発振器と、上記入力データと抽出クロックの位相差の極性を検出する第2の位相検出器と、上記第2の位相検出器の検出結果に応じて上記第1の位相検出器がもつ位相オフセットを相殺する補正位相情報を発生する補正位相情報発生部と、上記補正位相情報発生部による補正位相を、上記第1の位相検出器、上記チャージポンプ、上記ループフィルタ、上記電圧制御発振器により形成されるループに加算し、上記チャージポンプの充電電流と放電電流を相対的に変化させる補正位相加算部と、を有し、上記第1の位相検出器は、アイセンタークロックに同期して上記入力データをラッチする第1のラッチと、上記アイセンタークロックと逆相のアイエッジクロックに同期して上記第1のラッチのラッチデータをラッチする第2のラッチと、上記入力データと上記第1のラッチのラッチデータの論理不一致を検出し、検出結果に応じたアップ信号を出力する第1の検出回路と、上記第1のラッチのラッチデータと上記第2のラッチのラッチデータの論理不一致を検出し、検出結果に応じたダウン信号を出力する第2の検出回路と、を含み、上記チャージポンプは、上記第1の検出回路のアップ信号を受けて電流を充電する第1のチャージポンプと、上記第2の検出回路のダウン信号を受けて電流を放電する第2のチャージポンプと、を含み、上記第2の位相検出器は、上記アイエッジクロックに同期して上記入力データをラッチする第4のラッチと、上記アイセンタークロックに同期して上記第4のラッチデータをラッチする第5のラッチと、上記アイセンタークロックに同期して上記第1のラッチデータをラッチする第6のラッチと、上記第1のラッチのラッチデータと上記第5のラッチのラッチデータの論理不一致を検出し、検出結果に応じたダウン信号を出力する第3の検出回路と、上記第5のラッチのラッチデータと上記第6のラッチのラッチデータの論理不一致を検出し、検出結果に応じたアップ信号を出力する第4の検出回路と、を含み、上記補正位相情報発生部は、容量と、上記第4の検出回路のアップ信号を受けて、上記容量に対する充電処理を行う第3のチャージポンプと、上記第3の検出回路のダウン信号を受けて、上記容量に対する放電処理を行う第4のチャージポンプと、を含み、上記補正位相加算部は、上記容量により生成される位相調整信号電圧に比例した所定電流だけ変化させるように上記第1のチャージポンプおよび上記第2のチャージポンプの少なくともいずれかに帰還する電流帰還部を含む。
また、本発明の第1の観点のクロックデータリカバリ回路は、入力データと抽出クロックの位相差を検出して位相差に応じたアナログ量を出力する第1の位相検出器と、上記第1の位相検出器の出力を積分平滑化するループフィルタと、上記第1の位相検出器の出力に応じて上記ループフィルタから電流を充電または放電するチャージポンプと、上記ループフィルタの出力信号に応じた周波数で発振する電圧制御発振器と、上記入力データと抽出クロックの位相差の極性を検出する第2の位相検出器と、上記第2の位相検出器の検出結果に応じて上記第1の位相検出器がもつ位相オフセットを相殺する補正位相情報を発生する補正位相情報発生部と、上記補正位相情報発生部による補正位相を、上記第1の位相検出器、上記チャージポンプ、上記ループフィルタ、上記電圧制御発振器により形成されるループに加算し、上記チャージポンプの充電電流と放電電流を相対的に変化させる補正位相加算部と、を有し、上記第1の位相検出器は、アイセンタークロックに同期して上記入力データをラッチする第1のラッチと、上記アイセンタークロックと逆相のアイエッジクロックに同期して上記第1のラッチのラッチデータをラッチする第2のラッチと、上記入力データと上記第1のラッチのラッチデータの論理不一致を検出し、検出結果に応じたアップ信号を出力する第1の検出回路と、上記第1のラッチのラッチデータと上記第2のラッチのラッチデータの論理不一致を検出し、検出結果に応じたダウン信号を出力する第2の検出回路と、を含み、上記チャージポンプは、上記第1の検出回路のアップ信号を受けて電流を充電する第1のチャージポンプと、上記第2の検出回路のダウン信号を受けて電流を放電する第2のチャージポンプと、を含み、上記電圧制御発振器は、位相のずれた多相クロックを発振し、上記第2の位相検出器は、多相変形回路として形成され、上記多相変形回路は、上記多相クロックの各第1のエッジで入力データのアイセンター、アイエッジ、次のデータのアイセンター、次のアイエッジ近傍をサンプリングし、4相クロックの所定のクロックで取り込まれた値はリタイミングデータとし、他のクロックで取り込まれた値は、前後のアイセンターで取り込まれた値と論理比較されてアップ信号およびダウン信号を生成し、上記補正位相情報発生部は、ループフィルタと、上記多相変形回路の上記アップ信号を受けて、上記ループフィルタに対する充電処理を行う第3のチャージポンプと、上記多相変形回路の上記ダウン信号を受けて、上記ループフィルタに対する放電処理を行う第4のチャージポンプと、を含み、上記補正位相加算部は、上記容量により生成される位相調整信号電圧に比例した所定電流だけ変化させるように上記第1のチャージポンプおよび上記第2のチャージポンプの少なくともいずれかに帰還する電流帰還部を含む。
なお、説明は以下の順序で行う。
1.第1の実施形態(CDR回路の第1の構成例)
2.第2の実施形態(CDR回路の第2の構成例)
3.第3の実施形態(CDR回路の第3の構成例)
4.第4の実施形態(CMUの構成例)
図9は、本発明の第1の実施形態に係るCDR回路の構成を示す図である。
さらにCDR回路100は、デジタルフィルタ170、およびプログラマブル遅延回路180を有する。
本実施形態のCDR回路100は、第1の位相検出器110と第2の位相検出器120を用いたハイブリッド型の位相検出器を有する。
第1の位相検出器110は、入力データIDTと抽出クロックCLKの位相差を検出して位相差に応じたアナログ量を出力する機能を有する。
そして、第1の位相検出器110と、第1または第2のチャージポンプ130,140を介した第1の位相検出器110の出力を積分平滑化するLF150と抽出クロックCLKを発振するVCO160からなるCDRループ200を有する。
第2の位相検出器120は、入力データIDTと抽出クロックCLKの位相差の極性を検出する。
そして、第2の位相検出器120の検出結果に応じて第1の位相検出器110がもつ位相オフセットを相殺する補正位相情報を発生する補正位相情報発生部210と、その補正位相をCDRループ200に加算する補正位相加算部220を有する。
本第1の実施形態においては、デジタルフィルタ170により補正位相情報発生部210が形成され、プログラマブル遅延回路180により補正位相加算部220が形成される。
プログラマブル遅延回路180はデジタルフィルタ170のNビット出力信号DLYctrl(C0〜CN−1)によって制御されている。
これらの機能については後で詳述する。
第1のDFF111のクロック端子はバッファ115の出力であるアイセンタークロックECCKの供給ラインに接続されている。
第2のDFF112のQ出力は第2のEXOR114の他方の入力に接続され、クロック端子がインバータ116の出力であるアイエッジクロックEECKの供給ラインに接続されている。
第1のEXOR113の他方の入力が入力データIDTの供給ラインに接続されている。
第2のDFF112は、第1のDFF111の出力であるQ11をアイセンタークロックECCKとは逆相のアイエッジクロックEECKで取り込む。
第1のEXOR113は、入力データIDTと第1のDFF11の出力Q11の論理不一致を検出し、検出結果に応じたアップ信号ωUPを第1のチャージポンプ回路130に出力する。
第2のEXOR114は、第1のDFF111の出力Q11と第2のDFF112の出力Q12の論理不一致を検出し、検出結果に応じたダウン信号ωDOWNを第2のチャージポンプ回路140に出力する。
第2のEXOR114の出力はダウン信号ωDOWNとしてLF150から電流を放電するチャージポンプ(CP−)140を駆動する。
LF150はチャージポンプ出力電流を積分・平滑化してVCO160の入力信号を生成する。
VCO160は入力信号に応じた周波数のクロックCLKを発生する。VCO160の発生したクロックCLKはCDR回路10の再生クロック(Recovered Clock)RCCKとなる。
第2の位相検出器120は、第3の検出回路である第3のEXOR125、第4の検出回路である第4のEXOR126、バッファ127、およびインバータ128を有する。
第3のDFF121のクロック端子はバッファ127の出力であるアイセンタークロックECCK2の供給ラインに接続されている。
第4のDFF122のQ出力は第5のDFF123のD入力に接続されている。
第4のDFF122のクロック端子はインバータ128の出力であるアイエッジクロックEECK2の供給ラインに接続されている。
第5のDFF123はQ出力が第3のEXOR125の他方の入力、および第4のEXOR126の一方の入力に接続されている。
第5のDFF123のクロック端子はバッファ127の出力であるアイセンタークロックECCK2の供給ラインに接続されている。
第6のDFF124のQ出力は第4のEXOR126の他方の入力に接続されている。
第6のDFF124のクロック端子はバッファ127の出力であるアイセンタークロックECCK2の供給ラインに接続されている。
第4のDFF122は、第3のDFF121の出力であるQ13をアイセンタークロックECCK2とは逆相のアイエッジクロックEECK2で取り込む。
第5のDFF123は、第4のDFF122の出力をアイセンタークロックECCK2で取り込み、出力Qから出力信号QEを第3のEXOR125および第4のEXOR126に出力する。
第6のDFF124は、第3のDFF121の出力であるQ13をアイセンタークロックECCK2で取り込み、出力Qから出力信号Q14を第4のEXOR126に出力する。
第3のEXOR125は、入力データIDTと第1のDFF11の出力Q11の論理不一致を検出し、検出結果に応じたダウン信号φDOWNをデジタルフィルタ170に出力する。
第4のEXOR126は、第5のDFF123の出力QEと第6のDFF124の出力Q14の論理不一致を検出し、検出結果に応じたアップ信号φUPをデジタルフィルタ170に出力する。
第2の位相検出器120において、第6のDFF124の出力がリタイミングデータ(Retimed Data)RTDTとなる。
第2の位相検出器120は、逆に後のアイセンターでの値と不一致ならばダウン信号φDOWNを出す。
図10は、本第1の実施形態に係るプログラマブル遅延回路180の構成例を示す回路図である。
第2のインバータ回路182には、遅延部183で所定時間だけ遅延されたVCOクロックCLKと、デジタルフィルタ170によるNビット出力信号DLYctrl(C0〜CN−1)がインバータIV0〜IVN−1で反転された信号が入力される。
そして、各クロックドインバータCINVのPMOSトランジスタPT2とNMOSトランジスタNT2のドレイン同士の接続ノードND0〜ND N−1が互いに接続されている。
そして、N段の各クロックドインバータCINVのNMOSトランジスタNT1のゲートにデジタルフィルタ170によるNビット出力信号DLYctrl(C0〜CN−1)がそれぞれ供給される。
また、N段の各クロックドインバータCINVのPMOSトランジスタPT1のゲートにNビット出力信号DLYctrl(C0〜CN−1)がインバータIV10〜IV1N−1で反転された信号が供給される。
そして、N段の各クロックドインバータCINVのNMOSトランジスタNT1のゲートにデジタルフィルタ170によるNビット出力信号DLYctrl(C0〜CN−1)がインバータIV1〜IVN−1で反転された信号がそれぞれ供給される。
また、N段の各クロックドインバータCINVのPMOSトランジスタPT1のゲートにNビット出力信号DLYctrl(C0〜CN−1)の反転信号がインバータIV20〜IV2N−1で反転された信号が供給される。
2つのインバータ回路181,182は出力を共有している。
第1のインバータ回路181と第2のインバータ回路182はデジタルフィルタ170の遅延制御Nビット信号C0〜CN−1によって実効的ゲート幅が相補的に変化する。
共通の出力には実効ゲート幅の比に応じて重み付け加算された第1のインバータ回路181と第2のインバータ回路182の出力のアナログ和が得られ、制御信号による重み付けの変化によって遅延が変化する。
図11(A)および(B)は、本第1の実施形態に係るCDRの位相周波数平面軌跡を示す図である。
第1の位相検出器110には、前述のようにCP電流アンバランスにより、遅延回路180の出力がデータIDTのアイパターンの中央からずれたところにロックする。
本実施形態においては、第1の位相検出器120の検出結果に基づいて、デジタルフィルタ170は遅延回路180の遅延を調整し、VCOクロックCLKをデータIDTのアイパターンの中央に近づける。
ここでデジタルフィルタ170が遅延制御信号DLYctrlを遷移すると新しい静定点Bに向かって図11(A)に描かれたらせん状の軌跡TRKで漸近していく。軌跡TRKがらせんを1周するには上記[4]式のωnで表すとおよそ2π/ωnの時間がかかる。
デジタルフィルタ170は遅延制御信号DLYctrlを遷移してから2π/ωnの3〜10倍の時間を待機すると新しい静定点BでのデータとVCOクロックCLKの位相差の極性が判定できる。
デジタルフィルタ170は、その判定結果によって遅延制御信号DLYctrlを更新する作業を続けていくと、最終的には制御信号の1LSB増減を繰り返して1回ごとに極性判定結果が反転する状態に落ち着く。
その状態では、図11(A)と図11(B)のように静定点AとBの間を繰り返す。
位相の振幅θppは遅延制御信号DLYctrlの1LSBで生じるクロック位相の変化量の倍程度であり、この位相振動はプログラマブル遅延回路180の分解能を高めることで十分小さくできる。
CDR回路100は、第2の位相検出器120で得た入力データIDTの位相φとVCOクロックCLKの位相θの差に応じてCPの電流アンバランスによって第1の位相検出器110が生じる位相誤差φEをキャンセルするΘCを生成する。そして、CDR回路100は、その位相誤差φEをキャンセルするΘCを第1の位相検出器110によるループ200に加算する。
本実施形態によれば、CPに製造に起因したアンバランスが存在しても、第1の位相検出器110だけを用いた場合のようにVCOクロックがデータのアイパターンの中心からずれた所にロックすることが無い。
図13は、本発明の第2の実施形態に係るCDR回路の構成を示す図である。
CDR回路100Aは、補正位相加算部220Aとしてプログラマブル遅延回路180の代わりに、電流帰還部221を有する。
この場合、第4のDFF122のD入力が入力データIDTの供給ラインに接続され、第6のDFF124のD入力が第1のDFF111のQ出力に接続されている。
そして、第3のEXOR125の一方の入力が第1のDFF111のQ出力に接続されている。
それらのCP出力電流はフィルタ容量(Cφ)213で平滑化されて位相調整信号電圧Vφを生じる。
この第2の実施形態では、プログラマブル遅延回路の代わりに、周波数調整用の第1のチャージポンプ(ωCP+)130の電流を第2のチャージポンプ(ωCP−)140の電流からVφに比例した電流Δiだけ変化させる電流帰還部221を有する。
第2の位相比較器110AによるループではCP電流のアンバランスは上記[3]式に示すように位相検出器のオフセットとなるから、この機能は第1の実施形態の遅延回路と同等の機能を持つ。
間歇駆動で第1の位相比較器110Aのループが静定する間、位相調整信号電圧Vφの値を固定できるので、デジタルフィルタがループの静定をまって次の遷移を出力するのと同等の挙動が実現する。
図15は、本発明の第3の実施形態に係るCDR回路の構成を示す図である。
本第3の実施形態のCDR回路100Bでは、VCO160Bに90°ずつ位相のずれた4相のクロックCKa,CKb,CKy,CKzを発生する多相VCOを用い、第2の位相検出器に代えて、多相VCO160Bの多相変形回路300を用いている。
この第3の実施形態ではVCOの発振周波数は第1および第2の実施形態の場合の半分で済みVCO回路の製造が容易である。
また、本第3の実施形態の第1の位相検出器110Bにおいて、第1のDDF111Bおよび第2のDDF112Bを、ダブルエッジトリガー型DFFを用いている。
また、多相変形回路300は、比較機能を有する第3のEXOR309、第4のEXOR310、第5のEXOR311、および第6のEXOR312を有する。
CDR回路100Bは、補正位相加算部220Bとして電流帰還部221Bを有する。
第3のDFF301のQ出力が第3のEXOR309および第4のEXOR310の一方の入力に接続されている。
第4のDFF302のQ出力が第4のEXOR310の他方の入力および第5のEXOR311の一方の入力に接続されている。
第5のDFF303のQ出力が第5のEXOR311の他方の入力および第6のEXOR312の一方の入力に接続されている。
第6のDFF304のQ出力が第3のEXOR309および第6のEXOR312の他方の入力に接続されている。
第4のEXOR310の出力が第8のDFF306のD入力に接続され、第8のDFF306のQ出力がチャージポンプ(CP−)212B−1の入力に接続されている。
第5のEXOR311の出力が第9のDFF307のD入力に接続され、第9のDFF307のQ出力がチャージポンプ(CP+)211B−2の入力に接続されている。
第6のEXOR311の出力が第10のDFF308のD入力に接続され、第10のDFF308のQ出力がチャージポンプ(CP−)212B−2の入力に接続されている。
各チャージポンプ211B−1,211B−2,212B−1,212B−2の出力はLF215に接続され、LF215の出力が電流帰還部221Bに接続されている。
クロックCKaは第4のDFF302、第9のDFF307、第1のDFF111Bのクロック端子に供給される。
クロックCKzは第5のDFF303、第10のDFF308、第2のDFF112Bのクロック端子に供給される。
クロックCKbは第6のDFF304、第7のDFF305、および第1のDFF111Bのクロック端子に供給される。
各クロックドインバータ311〜314は、電源VDDと基準電位VSS間に直列に接続されたPMOSトランジスタPT11,PT12、およびNMOSトランジスタNT11,NT12により形成される。
そして、各クロックドインバータ311〜314のPMOSトランジスタPT12とNMOSトランジスタNT12のドレイン同士の接続ノードND11〜ND14が形成されている。
クロックドインバータ311のノードND11がインバータ315を介してクロックドインバータ312のPMOSトランジスタPT12のゲートおよびNMOSトランジスタNT12のゲートに接続されている。
そして、クロックドインバータ312のPMOSトランジスタPT11のゲートにクロックCK2が供給され、NMOSトランジスタNT11のゲートにクロックCK1が供給される。
クロックドインバータ312のノードND12がインバータ317を介してQ出力に接続されている。
クロックドインバータ313のノードND13がインバータ316を介してクロックドインバータ314のPMOSトランジスタPT12のゲートおよびNMOSトランジスタNT12のゲートに接続されている。
そして、クロックドインバータ314のPMOSトランジスタPT11のゲートにクロックCK1が供給され、NMOSトランジスタNT11のゲートにクロックCK2が供給される。
クロックドインバータ314のノードND14がインバータ317を介してQ出力に接続されている。
クロックCKa,CKbで取り込まれた値はリタイミングデーRTDTとなり、クロックCKz,Ckyで取り込まれた値は前後のアイセンターで取り込まれた値と論理比較されてアップ信号UPおよびダウン信号DOWNとなる。
図18は、本発明の第4の実施形態に係る逓倍クロック生成回路(CMU)の構成を示す図である。
CMU100Cにおいては、理解を容易にするために、第1〜第3の実施形態のCDR回路100,100A,100Bと対応する構成要素には同様の符号をもって表している。
そして、MCU100Cは、補正位相情報発生部210C、および補正位相加算部220Cを有する。
補正位相情報発生部210Cは、第3のチャージポンプ(CP)211C、およびフィルタ容量213Cを有する。
補正位相加算部220Cは、電流帰還部221を有する。
PFDは入力クロックICKとVCOクロックCLKを分周したものの位相を比較して、両者のエッジが一致していればアップ信号UPとダウン信号DOWNとして同じ幅のパルスを出力する。
このパルスはPFD内の第1のDFF111Cおよび第2のDFF112Cのリセット信号を生成する回路の遅延に由来するのでリセットパルスと呼ばれる。
入力クロックICKのエッジが分周出力のそれより早ければ、その時間差だけリセットパルスより太くなったパルスがアップ信号UPに現われ、ダウン信号DOWNのパルスはリセットパルスを出す。
逆に、分周出力のエッジが早ければダウン信号DOWNのパルスが太くなりアップ信号UPにはリセットパルスが出る。
アップ信号UPがハイレベルの間、第1のチャージポンプ(CP+)130CがLF150Cを充電する。ダウン信号DOWNがハイレベルの間、第2のチャージポンプ(CP−)140CがLF150Cを放電することでVCO160Cには入力クロックICKと分周出力の位相差に比例したアナログ信号がフィードバックされる。
このループはホッジの位相検出器を用いたループと同様に第1のチャージポンプ(CP+)130Cと第2のチャージポンプ(CP−)140Cの電流アンバランスで位相残差を生じる。また、分周期の遅延のため逓倍クロック出力と入力クロックの位相は必ずしもそろわない。
本第4の実施形態では、PDとして第3のDFF121Cを用い、入力クロックICKの立ち上がりエッジにおける逓倍クロックMCLKの値がローレベルであれば逓倍クロックMCLKの位相は遅れており、ハイレベルであれば進んでいると判定する。
第3のチャージポンプ(CP)211Cは、この判定が進みであれば容量(Cφ)213を充電し遅れであれば放電する。
電流帰還部(Gm回路)は、容量(Cφ)213の電圧Vφを電流Δiに変換して第2のチャージポンプ(CP−)140Cの電流高さをΔiだけ増減する。
しかし、容量Cφに電荷が充電され電圧Vφが上昇しているので、第2のチャージポンプ(CP−)140Cの出力電流パルス高は第1のチャージポンプ(CP+)130Cのそれより大きくなっていて正味の容量Cφへの充放電は0になる。
すなわち、VCO160Cの周波数と位相を変更しない定常状態になっている。
第2の位相検出器(PD)120Cは入力クロックICKと逓倍クロックMCLKの立ち上がりエッジが重なっているため、出力は統計的にハイレベルとローレベルを半々に出している。このため電圧Vφにはほとんど変化が生じず、定常状態が継続する。
また、図20に示すような、LVDS受信回路400のクロック7逓倍回路401に本第4の実施形態を用いればデータに対して正しくセトリングしたデータ識別クロックを生成することができる。
すなわち、本実施形態のCDR構成によれば、入力クロックと位相差をもたず、位相振幅も小さい再生クロックを生成することができる。
また、ジッタ耐力に優れたCDRを作ることができる。再生クロックの入力データ位相変化に対する応答帯域は位相振幅の抑制とは独立に広帯域に設定することが可能である。また大きな容量素子が不要なので集積回路の製造も容易である。
また、本実施形態によれば、入力データのレートの半分の周波数で発振するVCOで低ジッタのCDRを構成できる。
さらに、本実施形態によれば、入力クロックの立ち上がりと同時に立ち上がりを持つ逓倍クロックを生成することができる。
そして、これをLVDS受信機に応用するとセットアップ・ホールドマージンが大きく安定なデータ識別が可能な高信頼度の受信機を作製することができる。
Claims (5)
- 入力データと抽出クロックの位相差を検出して位相差に応じたアナログ量を出力する第1の位相検出器と、
上記第1の位相検出器の出力を積分平滑化するループフィルタと、
上記第1の位相検出器の出力に応じて上記ループフィルタから電流を充電または放電するチャージポンプと、
上記ループフィルタの出力信号に応じた周波数で発振する電圧制御発振器と、
上記入力データと抽出クロックの位相差の極性を検出する第2の位相検出器と、
上記第2の位相検出器の検出結果に応じて上記第1の位相検出器がもつ位相オフセットを相殺する補正位相情報を発生する補正位相情報発生部と、
上記補正位相情報発生部による補正位相を、上記第1の位相検出器、上記チャージポンプ、上記ループフィルタ、上記電圧制御発振器により形成されるループに加算し、上記チャージポンプの充電電流と放電電流を相対的に変化させる補正位相加算部と、を有し、
上記第1の位相検出器は、
アイセンタークロックに同期して上記入力データをラッチする第1のラッチと、
上記アイセンタークロックと逆相のアイエッジクロックに同期して上記第1のラッチのラッチデータをラッチする第2のラッチと、
上記入力データと上記第1のラッチのラッチデータの論理不一致を検出し、検出結果に応じたアップ信号を出力する第1の検出回路と、
上記第1のラッチのラッチデータと上記第2のラッチのラッチデータの論理不一致を検出し、検出結果に応じたダウン信号を出力する第2の検出回路と、を含み、
上記チャージポンプは、
上記第1の検出回路のアップ信号を受けて電流を充電する第1のチャージポンプと、
上記第2の検出回路のダウン信号を受けて電流を放電する第2のチャージポンプと、を含み、
上記第2の位相検出器は、
上記アイセンタークロックに同期して入力データをラッチする第3のラッチと、
上記アイエッジクロックに同期して上記第3のラッチのラッチデータをラッチする第4のラッチと、
上記アイセンタークロックに同期して上記第4のラッチデータをラッチする第5のラッチと、
上記アイセンタークロックに同期して上記第3のラッチデータをラッチする第6のラッチと、
上記第3のラッチのラッチデータと上記第5のラッチのラッチデータの論理不一致を検出し、検出結果に応じたダウン信号を出力する第3の検出回路と、
上記第5のラッチのラッチデータと上記第6のラッチのラッチデータの論理不一致を検出し、検出結果に応じたアップ信号を出力する第4の検出回路と、を含み、
上記補正位相情報発生部は、
容量と、
上記第4の検出回路のアップ信号を受けて、上記容量に対する充電処理を行う第3のチャージポンプと、
上記第3の検出回路のダウン信号を受けて、上記容量に対する放電処理を行う第4のチャージポンプと、を含み、
上記補正位相加算部は、
上記容量により生成される位相調整信号電圧に比例した所定電流だけ変化させるように上記第1のチャージポンプおよび上記第2のチャージポンプの少なくともいずれかに帰還する電流帰還部を含む
クロックリカバリ回路。 - 入力データと抽出クロックの位相差を検出して位相差に応じたアナログ量を出力する第1の位相検出器と、
上記第1の位相検出器の出力を積分平滑化するループフィルタと、
上記第1の位相検出器の出力に応じて上記ループフィルタから電流を充電または放電するチャージポンプと、
上記ループフィルタの出力信号に応じた周波数で発振する電圧制御発振器と、
上記入力データと抽出クロックの位相差の極性を検出する第2の位相検出器と、
上記第2の位相検出器の検出結果に応じて上記第1の位相検出器がもつ位相オフセットを相殺する補正位相情報を発生する補正位相情報発生部と、
上記補正位相情報発生部による補正位相を、上記第1の位相検出器、上記チャージポンプ、上記ループフィルタ、上記電圧制御発振器により形成されるループに加算し、上記チャージポンプの充電電流と放電電流を相対的に変化させる補正位相加算部と、を有し、
上記第1の位相検出器は、
アイセンタークロックに同期して上記入力データをラッチする第1のラッチと、
上記アイセンタークロックと逆相のアイエッジクロックに同期して上記第1のラッチのラッチデータをラッチする第2のラッチと、
上記入力データと上記第1のラッチのラッチデータの論理不一致を検出し、検出結果に応じたアップ信号を出力する第1の検出回路と、
上記第1のラッチのラッチデータと上記第2のラッチのラッチデータの論理不一致を検出し、検出結果に応じたダウン信号を出力する第2の検出回路と、を含み、
上記チャージポンプは、
上記第1の検出回路のアップ信号を受けて電流を充電する第1のチャージポンプと、
上記第2の検出回路のダウン信号を受けて電流を放電する第2のチャージポンプと、を含み、
上記第2の位相検出器は、
上記アイエッジクロックに同期して上記入力データをラッチする第4のラッチと、
上記アイセンタークロックに同期して上記第4のラッチデータをラッチする第5のラッチと、
上記アイセンタークロックに同期して上記第1のラッチデータをラッチする第6のラッチと、
上記第1のラッチのラッチデータと上記第5のラッチのラッチデータの論理不一致を検出し、検出結果に応じたダウン信号を出力する第3の検出回路と、
上記第5のラッチのラッチデータと上記第6のラッチのラッチデータの論理不一致を検出し、検出結果に応じたアップ信号を出力する第4の検出回路と、を含み、
上記補正位相情報発生部は、
容量と、
上記第4の検出回路のアップ信号を受けて、上記容量に対する充電処理を行う第3のチャージポンプと、
上記第3の検出回路のダウン信号を受けて、上記容量に対する放電処理を行う第4のチャージポンプと、を含み、
上記補正位相加算部は、
上記容量により生成される位相調整信号電圧に比例した所定電流だけ変化させるように上記第1のチャージポンプおよび上記第2のチャージポンプの少なくともいずれかに帰還する電流帰還部を含む
クロックリカバリ回路。 - 上記第3のチャージポンプおよび上記第4のチャージポンプは、マスク信号に応じて間歇動作する
請求項1または2記載のクロックリカバリ回路。 - 入力データと抽出クロックの位相差を検出して位相差に応じたアナログ量を出力する第1の位相検出器と、
上記第1の位相検出器の出力を積分平滑化するループフィルタと、
上記第1の位相検出器の出力に応じて上記ループフィルタから電流を充電または放電するチャージポンプと、
上記ループフィルタの出力信号に応じた周波数で発振する電圧制御発振器と、
上記入力データと抽出クロックの位相差の極性を検出する第2の位相検出器と、
上記第2の位相検出器の検出結果に応じて上記第1の位相検出器がもつ位相オフセットを相殺する補正位相情報を発生する補正位相情報発生部と、
上記補正位相情報発生部による補正位相を、上記第1の位相検出器、上記チャージポンプ、上記ループフィルタ、上記電圧制御発振器により形成されるループに加算し、上記チャージポンプの充電電流と放電電流を相対的に変化させる補正位相加算部と、を有し、
上記第1の位相検出器は、
アイセンタークロックに同期して上記入力データをラッチする第1のラッチと、
上記アイセンタークロックと逆相のアイエッジクロックに同期して上記第1のラッチのラッチデータをラッチする第2のラッチと、
上記入力データと上記第1のラッチのラッチデータの論理不一致を検出し、検出結果に応じたアップ信号を出力する第1の検出回路と、
上記第1のラッチのラッチデータと上記第2のラッチのラッチデータの論理不一致を検出し、検出結果に応じたダウン信号を出力する第2の検出回路と、を含み、
上記チャージポンプは、
上記第1の検出回路のアップ信号を受けて電流を充電する第1のチャージポンプと、
上記第2の検出回路のダウン信号を受けて電流を放電する第2のチャージポンプと、を含み、
上記電圧制御発振器は、
位相のずれた多相クロックを発振し、
上記第2の位相検出器は、多相変形回路として形成され、
上記多相変形回路は、
上記多相クロックの各第1のエッジで入力データのアイセンター、アイエッジ、次のデータのアイセンター、次のアイエッジ近傍をサンプリングし、4相クロックの所定のクロックで取り込まれた値はリタイミングデータとし、他のクロックで取り込まれた値は、前後のアイセンターで取り込まれた値と論理比較されてアップ信号およびダウン信号を生成し、
上記補正位相情報発生部は、
ループフィルタと、
上記多相変形回路の上記アップ信号を受けて、上記ループフィルタに対する充電処理を行う第3のチャージポンプと、
上記多相変形回路の上記ダウン信号を受けて、上記ループフィルタに対する放電処理を行う第4のチャージポンプと、を含み、
上記補正位相加算部は、
上記容量により生成される位相調整信号電圧に比例した所定電流だけ変化させるように上記第1のチャージポンプおよび上記第2のチャージポンプの少なくともいずれかに帰還する電流帰還部を含む
クロックリカバリ回路。 - 入力クロックと逓倍クロックの分周信号の位相差を検出して位相差に応じたアナログ量を出力する第1の位相検出器と、
上記第1の位相検出器の出力を積分平滑化するループフィルタと、
上記第1の位相検出器の出力に応じて上記ループフィルタから電流を充電または放電するチャージポンプと、
上記ループフィルタの出力信号に応じた周波数で発振する電圧制御発振器と、
上記電圧制御発振器の出力逓倍クロックを分周し、上記第1の位相検出器に出力する分周器と、
上記入力クロックと逓倍クロックの位相差の極性を検出する第2の位相検出器と、
上記第2の位相検出器の検出結果に応じて上記第1の位相検出器および上記分周器で生じる位相オフセットを相殺する補正位相情報を発生する補正位相情報発生部と、
上記補正位相情報発生部による補正位相を、上記第1の位相検出器、上記チャージポンプ、上記ループフィルタ、上記電圧制御発振器により形成されるループに加算し、上記チャージポンプの充電電流と放電電流を相対的に変化させる補正位相加算部と、を有し、
上記第1の位相検出器は、
上記入力クロックに同期してアップ信号を生成する第1のラッチと、
上記分周器による分周クロックに同期してダウン信号を生成する第2のラッチと、
上記アップ信号と上記ダウン信号が同レベルの場合に上記第1のラッチおよび上記第2のラッチをリセットし、
上記チャージポンプは、
上記アップ信号を受けて電流を充電する第1のチャージポンプと、
上記ダウン信号を受けて電流を放電する第2のチャージポンプと、を含み、
上記第2の位相検出器は、
上記入力に同期して上記電圧制御発振器の逓倍クロックをラッチする第3のラッチを含み、
上記補正位相情報発生部は、
容量と、
上記第3のラッチのラッチデータを受けて、上記容量に対する充電または放電処理を行う第3のチャージポンプと、を含み、
上記補正位相加算部は、
上記容量により生成される位相調整信号電圧に比例した所定電流だけ変化させるように上記第1のチャージポンプおよび上記第2のチャージポンプの少なくともいずれかに帰還する電流帰還部を含む
逓倍クロック生成回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009101939A JP5365323B2 (ja) | 2009-04-20 | 2009-04-20 | クロックデータリカバリ回路および逓倍クロック生成回路 |
US12/656,833 US8284887B2 (en) | 2009-04-20 | 2010-02-17 | Clock data recovery circuit and multiplied-frequency clock generation circuit |
CN201010164469.0A CN101867368B (zh) | 2009-04-20 | 2010-04-13 | 时钟数据恢复电路和倍频时钟生成电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009101939A JP5365323B2 (ja) | 2009-04-20 | 2009-04-20 | クロックデータリカバリ回路および逓倍クロック生成回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010252244A JP2010252244A (ja) | 2010-11-04 |
JP5365323B2 true JP5365323B2 (ja) | 2013-12-11 |
Family
ID=42958951
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009101939A Expired - Fee Related JP5365323B2 (ja) | 2009-04-20 | 2009-04-20 | クロックデータリカバリ回路および逓倍クロック生成回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8284887B2 (ja) |
JP (1) | JP5365323B2 (ja) |
CN (1) | CN101867368B (ja) |
Families Citing this family (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012080337A (ja) * | 2010-10-01 | 2012-04-19 | Sony Corp | 位相比較器およびクロックデータリカバリ回路 |
TWI436219B (zh) * | 2011-04-19 | 2014-05-01 | Raydium Semiconductor Corp | 串列資料流的取樣時脈選擇模組 |
US8990592B2 (en) * | 2012-01-25 | 2015-03-24 | Smsc Holdings S.A.R.L. | Overcoming limited common-mode range for USB systems |
US20130216003A1 (en) * | 2012-02-16 | 2013-08-22 | Qualcomm Incorporated | RESETTABLE VOLTAGE CONTROLLED OSCILLATORS (VCOs) FOR CLOCK AND DATA RECOVERY (CDR) CIRCUITS, AND RELATED SYSTEMS AND METHODS |
US8896357B2 (en) * | 2012-05-04 | 2014-11-25 | Finisar Corporation | Integrated processor and CDR circuit |
CN102859927B (zh) * | 2012-05-10 | 2015-03-11 | 华为技术有限公司 | 数据时钟恢复模块和数据时钟恢复方法 |
CN103516471B (zh) * | 2012-06-26 | 2017-11-03 | 中兴通讯股份有限公司 | 无误码数据接收方法及装置 |
US9036755B2 (en) * | 2012-09-28 | 2015-05-19 | Liming Xiu | Circuits and methods for time-average frequency based clock data recovery |
JP6024489B2 (ja) * | 2013-01-31 | 2016-11-16 | 富士通株式会社 | クロック再生回路及びクロックデータ再生回路 |
US9112655B1 (en) | 2013-07-30 | 2015-08-18 | Altera Corporation | Clock data recovery circuitry with programmable clock phase selection |
US9225348B2 (en) * | 2014-01-10 | 2015-12-29 | International Business Machines Corporation | Prediction based digital control for fractional-N PLLs |
US9258110B2 (en) * | 2014-04-30 | 2016-02-09 | Infineon Technologies Ag | Phase detector |
JP6427967B2 (ja) * | 2014-06-06 | 2018-11-28 | 富士通株式会社 | データ受信機、入出力装置、ジッタ測定装置およびジッタ測定方法 |
JP6479449B2 (ja) * | 2014-12-12 | 2019-03-06 | ラピスセミコンダクタ株式会社 | クロックデータリカバリ回路、位相同期回路及び半導体装置 |
CN104616697A (zh) * | 2014-12-17 | 2015-05-13 | 曙光信息产业(北京)有限公司 | Qdr-sram的时钟相位调整方法和装置 |
WO2016196848A1 (en) * | 2015-06-03 | 2016-12-08 | Marvell World Trade Ltd. | Delay locked loop |
CN106549666A (zh) * | 2015-09-21 | 2017-03-29 | 晨星半导体股份有限公司 | 相位侦测器、时钟与数据恢复电路、以及相关的控制方法 |
CN105471787B (zh) * | 2015-11-23 | 2018-11-06 | 硅谷数模半导体(北京)有限公司 | 信号采样处理方法和系统 |
CN108292923B (zh) * | 2015-11-30 | 2022-06-17 | 索尼半导体解决方案公司 | 相位检测器、相位同步电路以及控制相位同步电路的方法 |
WO2017119183A1 (ja) * | 2016-01-08 | 2017-07-13 | ソニー株式会社 | 同期回路および同期回路の制御方法 |
US9634678B1 (en) * | 2016-02-25 | 2017-04-25 | Silicon Laboratories Inc. | Feedback control system with rising and falling edge detection and correction |
CN105897226B (zh) * | 2016-04-05 | 2018-07-06 | 科络克电子科技(上海)有限公司 | 快速高效的信号噪声滤波处理系统及方法 |
CN106941352B (zh) * | 2017-03-08 | 2021-03-09 | 上海顺久电子科技有限公司 | 一种振荡器输出频率信号的校准方法及其电路 |
FR3068193A1 (fr) * | 2017-06-23 | 2018-12-28 | Stmicroelectronics (Grenoble 2) Sas | Dispositif de synchronisation d'horloge |
US10277230B2 (en) | 2017-09-25 | 2019-04-30 | Apple Inc. | Jitter reduction in clock and data recovery circuits |
JP2019165316A (ja) | 2018-03-19 | 2019-09-26 | 東芝メモリ株式会社 | クロック・データ再生装置及び位相検出方法 |
US11095295B2 (en) | 2018-06-26 | 2021-08-17 | Silicon Laboratories Inc. | Spur cancellation for spur measurement |
US10965442B2 (en) * | 2018-10-02 | 2021-03-30 | Qualcomm Incorporated | Low-power, low-latency time-to-digital-converter-based serial link |
TWI681635B (zh) * | 2018-11-21 | 2020-01-01 | 國立交通大學 | 無參考訊號源時脈資料回復系統及其頻率偵測器 |
TWI684768B (zh) * | 2019-01-25 | 2020-02-11 | 睿寬智能科技有限公司 | 相位檢測方法及其相位檢測電路 |
TWI681634B (zh) * | 2019-02-19 | 2020-01-01 | 瑞昱半導體股份有限公司 | 時脈資料回復電路 |
CN110299915B (zh) * | 2019-05-05 | 2022-10-14 | 星宸科技股份有限公司 | 时钟恢复电路 |
TWI699989B (zh) * | 2019-07-22 | 2020-07-21 | 創意電子股份有限公司 | 時脈資料回復裝置與方法 |
US10840897B1 (en) | 2019-10-31 | 2020-11-17 | Silicon Laboratories Inc. | Noise canceling technique for a sine to square wave converter |
US11038521B1 (en) | 2020-02-28 | 2021-06-15 | Silicon Laboratories Inc. | Spur and quantization noise cancellation for PLLS with non-linear phase detection |
CN113364452B (zh) * | 2020-03-05 | 2024-07-12 | 瑞昱半导体股份有限公司 | 时钟数据恢复装置与时钟数据恢复方法 |
US11316522B2 (en) | 2020-06-15 | 2022-04-26 | Silicon Laboratories Inc. | Correction for period error in a reference clock signal |
CN114220380B (zh) * | 2022-02-22 | 2022-06-10 | 深圳通锐微电子技术有限公司 | 校准数字电路、源级驱动器和显示面板 |
JP7520271B2 (ja) | 2022-06-03 | 2024-07-22 | 三菱電機株式会社 | 位相比較器及びpll回路 |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58107727A (ja) * | 1981-12-21 | 1983-06-27 | Fujitsu Ltd | 位相同期回路 |
JPH0221724A (ja) * | 1988-07-09 | 1990-01-24 | Hitachi Ltd | 位相同期回路 |
JP2881909B2 (ja) | 1990-02-16 | 1999-04-12 | ヤマハ株式会社 | 木質化粧板およびその製法 |
JP3239543B2 (ja) | 1993-07-16 | 2001-12-17 | ソニー株式会社 | 位相比較回路 |
WO1995034127A1 (en) * | 1994-06-03 | 1995-12-14 | Sierra Semiconductor Corporation | A three-state phase-detector/charge pump circuit with no dead-band region |
US5512860A (en) * | 1994-12-02 | 1996-04-30 | Pmc-Sierra, Inc. | Clock recovery phase locked loop control using clock difference detection and forced low frequency startup |
EP0758171A3 (en) * | 1995-08-09 | 1997-11-26 | Symbios Logic Inc. | Data sampling and recovery |
US5942949A (en) * | 1997-10-14 | 1999-08-24 | Lucent Technologies Inc. | Self-calibrating phase-lock loop with auto-trim operations for selecting an appropriate oscillator operating curve |
JPH11317663A (ja) * | 1998-05-07 | 1999-11-16 | Sony Corp | Pll回路 |
JP3375584B2 (ja) * | 2000-01-07 | 2003-02-10 | 松下電器産業株式会社 | 周波数比較器とそれを備えた位相同期回路 |
JP3522673B2 (ja) * | 2000-09-07 | 2004-04-26 | 日本電信電話株式会社 | クロック再生回路 |
JP3617456B2 (ja) * | 2000-10-19 | 2005-02-02 | ソニー株式会社 | Pll回路および光通信受信装置 |
JP3532861B2 (ja) * | 2001-02-06 | 2004-05-31 | 松下電器産業株式会社 | Pll回路 |
JP2003018139A (ja) * | 2001-07-03 | 2003-01-17 | Nippon Telegr & Teleph Corp <Ntt> | クロック再生回路 |
JP4093826B2 (ja) * | 2002-08-27 | 2008-06-04 | 富士通株式会社 | クロック発生装置 |
JP2004222115A (ja) * | 2003-01-17 | 2004-08-05 | Kawasaki Microelectronics Kk | クロック・データ・リカバリ回路 |
JP4335586B2 (ja) * | 2003-06-11 | 2009-09-30 | Necエレクトロニクス株式会社 | クロックアンドデータリカバリ回路 |
EP1661289B1 (en) * | 2003-08-29 | 2007-03-07 | Koninklijke Philips Electronics N.V. | Phase detector |
US7089444B1 (en) * | 2003-09-24 | 2006-08-08 | Altera Corporation | Clock and data recovery circuits |
US7587012B2 (en) * | 2004-07-08 | 2009-09-08 | Rambus, Inc. | Dual loop clock recovery circuit |
JP4533715B2 (ja) * | 2004-10-07 | 2010-09-01 | 川崎マイクロエレクトロニクス株式会社 | 位相比較器 |
WO2006137030A1 (en) * | 2005-06-21 | 2006-12-28 | Nxp B.V. | Phase-locked loop systems using static phase offset calibration |
US8085893B2 (en) * | 2005-09-13 | 2011-12-27 | Rambus, Inc. | Low jitter clock recovery circuit |
JP2007266935A (ja) * | 2006-03-28 | 2007-10-11 | Nec Corp | Pll回路 |
US7592847B2 (en) * | 2007-03-22 | 2009-09-22 | Mediatek Inc. | Phase frequency detector and phase-locked loop |
-
2009
- 2009-04-20 JP JP2009101939A patent/JP5365323B2/ja not_active Expired - Fee Related
-
2010
- 2010-02-17 US US12/656,833 patent/US8284887B2/en not_active Expired - Fee Related
- 2010-04-13 CN CN201010164469.0A patent/CN101867368B/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN101867368A (zh) | 2010-10-20 |
US8284887B2 (en) | 2012-10-09 |
JP2010252244A (ja) | 2010-11-04 |
CN101867368B (zh) | 2012-12-05 |
US20100264963A1 (en) | 2010-10-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120126 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130509 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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LAPS | Cancellation because of no payment of annual fees |