JP4093826B2 - クロック発生装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数のLSIチップ間や1つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速に行う信号伝送技術に関し、特に、信号伝送を高ビットレートで行うために用いるクロック発生装置に関する。
【0002】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、SRAM(Static Random Access Memory)やDRAM(Dynamic Random Access Memory)等の半導体記憶装置、並びに、プロセッサおよびスイッチ用LSI等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。具体的に、例えば、SRAMやDRAM等の半導体記憶装置とプロセッサとの間の速度ギャップは大きくなる傾向にあり、近年は、この速度ギャップがコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード(プリント配線基板)間の信号伝送だけでなく、半導体チップの高集積化並びに大型化、および、電源電圧の低電圧化(信号振幅の低レベル化)等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要になって来ている。さらには、周辺機器とプロセッサ/チップセット間の信号伝送もシステム全体の性能を制限する要素になっている。また、機器内で回路ボード間を接続するいわゆるバックプレーン(Back plane: Back Wiring Board:BWBとも呼ぶ)における信号伝送速度の向上も強く求められている。
【0003】
一般に、回路ブロック間、チップ間、或いは、匡体内の高速信号伝送では、データの『0』(低レベル『L』)および『1』(高レベル『H』)を判定するためのクロックを受信回路側で発生(復元)することが行われている。そして、正しい信号の送受信を行うためには、クロックの立ち上がり時間のゆらぎ(理想的な周期的なタイミングからのずれ)、すなわち、ジッター(jitter)が小さいことが要求され、正確でジッターの小さなクロックを発生することのできるクロック発生装置の提供が強く要望されている。
【0004】
【従来の技術】
高速信号伝送におけるクロック発生は、大きく分けて2種類ある。1つは受信データからクロックを再生することであり、再生したクロックを使ってデータの『0』、『1』の判定を行うのでこの技術はCDR(Clock and Data Recovery:クロックアンドデータリカバリ)と呼ばれる。
【0005】
他の1つは、広い意味ではCDR技術に含まれるものであるが、チップ外から供給された基準クロックによりチップ内で必要な周波数のクロックを作ることである。CDR方式によっては高い周波数の基準クロックを必要とするものがあり、そのためのクロックを作るにもCDR技術が用いられる。また、高速信号伝送を行うためのトランスミッタ(Tx)も高い周波数のクロックを必要とする。これらの高い周波数のクロックを直接チップの外から供給するのは実用的ではなく、より低い周波数のクロックをチップに供給し、チップ上で低い周波数のクロックを逓倍することで必要なクロックを発生するのが好ましい。
【0006】
ところで、クロックの逓倍には、一般的にPLL(Phase Locked Loop)が使用されるが、このようなクロックにおいても、ジッターは小さいことが要求される。なお、CDRもクロック逓倍もほぼ同じ原理が用いられている。
【0007】
図1は従来のクロック発生装置の一例を示すブロック図である。図1において、参照符号101は位相比較器、102はチャージポンプ、103はループフィルタ、104はVCO(Voltage Controlled Oscillator:電圧制御発振器)、そして、105は1/n分周器を示している。
【0008】
図1に示されるように、従来のクロック発生装置は、例えば、外部からの基準クロック(外部クロック)CLK1または入力データDATAが位相比較器101に入力され、この外部クロックCLK1と後述する1/n分周器105の出力とを位相比較して内部クロックCLK2の位相調整を行う。この位相調整は、VCO104で行われるのが一般的である。すなわち、位相比較器101の出力によりチャージポンプ102が駆動され、このチャージポンプ102の出力がループフィルタ103を介して制御電圧としてVCO104に与えられ、この制御電圧によりVCO104の発振周波数が制御される。
【0009】
VCO104の出力は、内部クロックCLK2としてチップ内の各回路に供給されると共に、1/n分周器105を介して位相比較器101にフィードバックされる。具体的に、例えば、外部クロックCLK1として50MHzのクロックを与え、これを100逓倍して5GHzの内部クロックCLK2を生成する場合、VCO104の出力(内部クロックCLK2)は、1/n分周器105により100分周されて位相比較器101にフィードバックされ、外部クロックCLK1との位相比較が行われる。なお、位相比較器101において、データ(入力データDATA)と内部クロックCLK2の比較を行う場合、内部クロックCLK2の分周は行わないのが普通である。
【0010】
【発明が解決しようとする課題】
ところで、データ(入力データDATA)からクロックの復元を行うとき、そのデータに含まれる『0』→『1』または『1』→『0』の遷移のレートが十分でない場合があり得る。例えば、何らコーディング等を行っていないデータでは『0』や『1』が連続して伝送される場合があり、そのような場合には位相比較を行う頻度が低くなって、位相比較が行われていない期間に内部クロック(CLK2)とデータ(DATA)の位相のずれが大きく、すなわち、ジッターが大きくなる可能性がある。
【0011】
また、外部クロック(CLK1)を逓倍して内部クロック(CLK2)を生成する場合においても、逓倍率が高いと上述したデータからクロックの復元を行うときと同様の問題が生じる。すなわち、逓倍率が高い場合には、位相比較を行う間隔が長くなって位相ずれを修正する頻度が低下するため、位相誤差(ジッター)が大きくなる。
【0012】
本発明は、上述した従来のクロック発生装置が有する課題に鑑み、クロック遷移率の低いデータから内部クロックを生成する場合や高い逓倍率で外部クロックを逓倍して内部クロックを生成する場合においても、ジッターの小さなクロックを発生することのできるクロック発生装置の提供を目的とする。
【0013】
【課題を解決するための手段】
本発明の第1の形態によれば、制御信号によりクロックの位相を変化させる機能を備えたクロック発生回路と、該クロック発生回路から出力されたクロックの位相を基準になる波形の位相と比較して位相差を検出する位相差検出回路と、該位相差検出回路で得られた位相差情報に基づいて、前記クロック発生回路の前記クロックの位相を制御する制御信号を発生する制御信号発生回路と、を備えるクロック発生装置であって、前記位相差検出回路は、前記クロックの位相と前記基準波形の位相とを第1の頻度で比較する第1の位相検出回路と、前記クロック発生回路の出力の位相または前記基準波形と位相が同期した関係にある波形と前記クロックの位相とを前記第1の頻度よりも高い第2の頻度で比較する第2の位相検出回路と、を備え、前記制御信号発生回路は、前記第1の位相検出回路に対応するローパスフィルタと、前記第2の位相検出回路に対応するハイパスフィルタと、を備え、前記制御信号は、前記ローパスフィルタの出力と前記ハイパスフィルタの出力との合成により生成されることを特徴とするクロック発生装置が提供される。
【0014】
本発明の第2の形態によれば、制御信号によりクロックの位相を変化させる機能を備えたクロック発生回路と、該クロック発生回路から出力されたクロックの位相を外部から送られてきた外部基準クロックの位相と比較して位相差を検出する位相差検出回路と、該位相差検出回路で得られた位相差情報に基づいて、前記クロック発生回路の前記クロックの位相を制御する制御信号を発生する制御信号発生回路と、を備えるクロック発生装置であって、前記位相差検出回路は、複数の位相検出ユニットを備え、前記複数の位相検出ユニットのうち少なくとも1つは、前記クロックの位相を前記外部基準クロックの位相と直接比較する直接的位相検出を第1の頻度で行う位相差検出回路であり、且つ、前記複数の位相検出ユニットのうち他の少なくとも1つは、前記クロック発生回路の出力または前記外部基準クロックと位相が同期した関係にある波形を発生するPLLまたはDLLで構成された位相同期波形発生回路の出力を前記クロックと比較する間接的位検出を前記第1の頻度よりも高い第2の頻度で行う位相検出回路であり、そして、前記クロック位相の検出は、前記位相差検出回路と、前記位相同期波形発生回路の前記位相検出回路との両方を使用することを特徴とするクロック発生装置が提供される。
本発明の第3の形態によれば、外部から供給される基準信号と内部クロックとの位相比較を行う第1の位相比較器と、前記基準信号に位相同期し、該基準信号よりもクロック遷移率の高い比較用クロックを発生する位相同期クロック発生回路と、前記比較用クロックと前記内部クロックとの位相比較を行う第2の位相比較器と、前記第1の位相比較器に対応するローパスフィルタと、前記第2の位相比較器に対応するハイパスフィルタと、前記第1の位相比較器および前記ローパスフィルタにより得られた第1の位相差情報、並びに、前記第2の位相比較器および前記ハイパスフィルタにより得られた第2の位相差情報の加算を行う加算器と、該加算器の出力に応じて位相調整された前記内部クロックを発生する内部クロック発生回路と、を備えることを特徴とするクロック発生装置が提供される。
【0015】
図2は本発明に係るクロック発生装置の基本構成を示すブロック図である。図2において、参照符号1,7は位相比較器(位相検出ユニット)、2,8はチャージポンプ、3はローパスフィルタ、4は加算器、5はVCO(電圧制御発振器:クロック発生回路)、6は位相同期クロック発生回路(位相同期信号発生回路)、そして、9はハイパスフィルタを示している。
【0016】
図2に示されるように、本発明に係るクロック発生装置は、例えば、外部からの入力データDATA(または、逓倍のための基準クロック(外部クロック)CLK1)が位相比較器1に入力され、この入力データDATAとVCO5の出力である内部クロックCLK2との位相比較が行われる。位相比較器1の出力は、チャージポンプ2に供給されてそのチャージポンプ2を駆動し、さらに、チャージポンプ2の出力はローパスフィルタ3を介して加算器4に与えられる。そして、VCO5は、ローパスフィルタ3の出力とハイパスフィルタ9の出力を加算器4で加算した信号(制御電圧)により制御される。
【0017】
ここで、図2の破線L1に示されるように、位相同期クロック発生回路6には外部からの入力データDATA(または、外部クロックCLK1)が供給され、その入力データ(受信データ)DATAと位相同期した比較用クロックCLK3を位相比較器7に出力するか、或いは、図2の破線L2に示されるように、位相同期クロック発生回路6には内部クロックCLK2が供給され、その内部クロックCLK2と位相同期した比較用クロックCLK3を位相比較器7に出力する。なお、位相同期クロック発生回路6から出力される比較用クロックCLK3は、入力データDATAまたは内部クロックCLK2に同期したクロックであるが、そのクロック遷移数は、入力データDATAまたは内部クロックCLK2のクロック遷移数よりも高くなるように構成されている。
【0018】
位相比較器7は、クロック遷移数の高い位相同期クロック発生回路6からの比較用クロックCLK3と、VCO5の出力である内部クロックCLK2との位相比較を行う。位相比較器7の出力は、チャージポンプ8に供給されてそのチャージポンプ8を駆動し、さらに、チャージポンプ8の出力はハイパスフィルタ9を介して加算器4に与えられる。なお、VCO5は、加算器4により加算されたローパスフィルタ3の出力およびハイパスフィルタ9の出力(制御電圧)によりその発振周波数(内部クロックCLK2の周波数)が制御されることになる。
【0019】
上述したように、位相同期クロック発生回路6の出力である比較用クロックCLK3は、入力データDATAまたは内部クロックCLK2と位相同期しているが受信データよりも高いクロック遷移率になっており、位相比較器7から得られた位相情報は内部クロックの位相情報を高い周波数成分まで持っている。ただし、位相比較器7では、受信データと比較用クロックCLK3の間で一定の位相誤差が発生するため、位相比較器7だけを制御に使うと内部クロックCLK2と受信用データの間でも位相誤差が生じてしまう。この誤差は、直流分を含む低周波のゆらぎになる。
【0020】
そこで、本発明に係るクロック発生装置では、位相比較器1(こちらは位相誤差が存在しない)で得られた位相差の低周波分を、ローパスフィルタ3を介して加算器4に与えると共に、位相比較器7で得られた位相差の高周波分を、ハイパスフィルタ9を介して加算器4に与え、これらローパスフィルタ3およびハイパスフィルタ9の出力を加算器4で加算することにより、低周波から高周波まで誤差のない位相差信号を得るようになっている。すなわち、位相比較(位相検出)の頻度は低いが低周波側での誤差の少ない位相比較器1の出力に基づく位相差信号と、位相比較の頻度は十分高く取れて位相誤差の高周波成分まで測定できる位相比較器7の出力に基づく位相差信号とが加算器4で組み合わされ、その加算器4の出力によりVCO5が制御されるため、広い周波数範囲での位相比較が行われた位相誤差(ジッター)の少ない内部クロックCLK2を発生することが可能になる。
【0021】
このように、本発明によれば、クロック遷移率の低いデータから内部クロックを生成する場合や高い逓倍率で外部クロックを逓倍して内部クロックを生成する場合においても、ジッターの小さなクロックを発生することができ、タイミングマージンの大きな受信回路や高精度のクロック発生装置を実現することが可能になる。
【0022】
【発明の実施の形態】
以下、本発明に係るクロック発生装置の各実施例を、添付図面を参照して詳述する。
【0023】
図3は本発明に係るクロック発生装置の第1実施例を示すブロック図である。図3において、参照符号1,7は位相比較器、2,8はチャージポンプ、4は加算器、5はVCO(電圧制御発振器)、6は2逓倍回路(位相同期クロック発生回路)、9はハイパスフィルタ、10は処理回路、そして、11は制御信号発生回路を示している。
【0024】
図3に示されるように、本第1実施例のクロック発生装置は、位相比較器1により外部クロックCLK1(または、入力データDATA)とVCO5の出力である内部クロックCLK2との位相比較を行い、また、位相比較器7により2逓倍回路6で2逓倍された外部クロック(比較用クロックCLK3)と内部クロックCLK2との位相比較を行う。
【0025】
位相比較器1および7の出力は、制御信号発生回路11に入力され、制御信号発生回路11から出力される制御信号(制御電圧)によりVCO5が制御されて位相制御された内部クロックCLK2が出力される。制御信号発生回路11は、位相比較器1の出力により駆動されるチャージポンプ2、位相比較器7の出力により駆動されるチャージポンプ8、チャージポンプ2の出力およびハイパスフィルタ9を介したチャージポンプ8の出力を加算する加算器4、並びに、加算器4の出力の積分+1次のゼロ処理((s+α)/s)を行う処理回路10を備えている。
【0026】
すなわち、制御信号発生回路11の加算器4において、位相比較器7の出力により駆動されるチャージポンプ8の出力は、低周波側をカットするハイパスフィルタ9を通した上で、位相比較器1の出力により駆動されるチャージポンプ2の出力と加算され、さらに、処理回路10における所定の積分処理(s+α)/sが行われ、この処理回路10の出力によりVCO5が制御されて内部クロックCLK2が生成される。
【0027】
このように、本第1実施例のクロック発生装置によれば、位相比較器7は、2逓倍回路6で2逓倍された外部クロック(比較用クロックCLK3)と内部クロックCLK2との位相比較を行うことにより、位相比較のカットオフ周波数は2倍に向上する。2逓倍回路6が出力する比較用クロックCLK3は外部クロックCLK1と位相同期(周波数が異なるので分周の関係)しているが、静的な位相誤差(直流分を含む低周波のゆらぎ)は存在する。しかしながら、外部クロックCLK1を2逓倍した比較用クロックCLK3から得られた位相差信号の低域部分はハイパスフィルタ9によりカットされ、加算器4により、ハイパスフィルタ9の出力と通常の位相検出手段(位相比較器1およびチャージポンプ2)で得られた位相差信号との和を取ることにより、低域の誤差がなく高帯域の位相差信号を得ることができる。
【0028】
図4は図3のクロック発生装置における2逓倍回路の一例を示す回路図である。
【0029】
図4に示されるように、2逓倍回路6は、nMOSトランジスタ61〜63を備え、トランジスタ61および62のゲートには差動の入力クロックCLK1および/CLK1が供給され、これらトランジスタ61および62のソースとトランジスタ63のドレインとの接続ノードから出力(比較用クロックCLK3)が取り出されるようになっている。すなわち、比較用クロックCLK3は入力クロック(外部クロック)CLK1を2逓倍したクロックになっており、位相比較器7において、外部クロックCLK1の2倍の周波数を有する比較用クロックCLK3と内部クロックCLK2との位相比較を行うことになる。
【0030】
図5は本発明に係るクロック発生装置の第2実施例を示すブロック図であり、外部から送られてきたデータに同期した内部クロックを発生させる場合を示している。図5において、参照符号21はフリップフロップ回路(FF回路)、22および23は位相比較器、24は制御電圧発生回路(制御信号発生回路)、そして、25はVCOを示している。
【0031】
上述した図3の第1実施例のクロック発生装置では、位相同期したクロックを受信側で発生させていたが、図5に示す本第2実施例のクロック発生装置では、位相同期したクロックをデータ送信側で発生させている。すなわち、出力データを発生させる回路の中で用いられているFF回路21の駆動クロックをデータクロックD−CLKとして使い、データと共に送信する。受信側では、位相比較器22によりデータDATAと内部クロック(VCO25の出力クロック)CLK2の位相比較を行い、さらに、位相比較器23によりデータクロックD−CLKと内部クロックCLK2の位相比較を行う。
【0032】
ここで、2つ位相比較器22,23の出力のうち、データクロックD−CLKとの位相比較を行った側(位相比較器23)の出力は高域通過フィルタを通し、また、データDATAとの位相比較を行った側(位相比較器22)の出力は低域通過フィルタを通して制御電圧発生回路24で合計し、その制御電圧発生回路24の出力(制御電圧)によりVCO25を制御して内部クロックCLK2を生成する。
【0033】
本第2実施例のクロック発生装置では、データを送信する側で位相同期が保証されたクロックを発生するため、第1実施例よりも簡単な回路構成で内部クロックCLK2を発生することができ、さらに、データクロックD−CLKを使用するため、データのクロック遷移率が低くても高い位相精度で内部クロックを発生させることができる。なお、本第2実施例において、データクロックD−CLKとの位相比較結果の低周波側(直流を含む)は使用しないため、データクロックD−CLKおよびデータDATAの定常位相誤差は内部クロックCLK2の位相に影響を与えないという利点もある。
【0034】
図6は本発明に係るクロック発生装置の第3実施例を概念的に示すブロック図である。図6において、参照符号31および41−0〜41−nは加算器(減算器)、32および42−0〜42−nはレシーバおよび位相比較器(位相検出器)、33および43−0〜43−nは位相インターポレータ(PI)、34,39,44−0〜44−nは係数器、35,37,45−0〜45−nおよび47−0〜47−nは加算器、36は周波数レジスタ(積分回路)、38は位相レジスタ(積分回路)、40はハイパスフィルタ、そして、46−0〜46−nはレジスタを示している。ここで、周波数レジスタ36および位相レジスタ38は、例えば、アダー(Adder)とアキュムレータ(Accumulator)により構成することができる。
【0035】
係数器34はレシーバおよび位相検出器32の出力に対して係数g1を与えて加算器35に供給し、係数器39はレシーバおよび位相検出器32の出力に対して係数g2を与えて加算器37に供給し、そして、係数器44−0〜44−nはレシーバおよび位相検出器42−0〜42−nの出力に対して係数g3を与えて加算器45−0〜45−nに供給する。
【0036】
本第3実施例のクロック発生装置において、位相レジスタ38および位相インターポレータ33(43−0〜43−n)は図2におけるVCO5に対応し、係数器34,39、加算器35および周波数レジスタ36は図2におけるチャージポンプ8およびハイパスフィルタ9に対応し、レシーバおよび位相検出器32は図2における位相比較器7に対応し、そして、係数器44−0〜44−n、加算器45−0〜45−nおよびレジスタ46−0〜46−nは図2におけるチャージポンプ2およびローパスフィルタ3に対応し、また、レシーバおよび位相検出器42−0〜42−nは図2における位相比較器1に対応する。さらに、各加算器47−0〜47−nの出力は、それぞれ位相情報を有するリカバードコード(Recovered Code)になり、また、各位相インターポレータ43−0〜43−nの出力は減算器31に供給されると共に、データの受信用クロックRD−0〜RD−nとして利用されることになる。
【0037】
図6に示されるように、本第3実施例のクロック発生装置では、1本の(差動信号の場合は一対の)データクロック線Pclkに対して複数本(例えば、16本:差動信号の場合は16対)のデータ線Pdata−0〜Pdata−nが設けられ、各データ線Pdata−0〜Pdata−nに対してそれぞれ受信用のクロックを発生させるための位相インターポレータ42−0〜42−nが設けられている。ここで、各位相インターポレータ33および42−0〜42−nは、差動クロックの2位相(互いに位相が90度ずれている)の重み付け和から任意の位相の信号を生成する回路である。また、各位相インターポレータ33および42−0〜42−nで使用される位相重みは、ディジタル−アナログコンバータ(DAC)により制御されるため、制御信号の発生の殆どはディジタル処理により行われる。なお、各位相インターポレータ33および42−0〜42−nには、例えば、互いに位相が90度異なる四相クロックが入力され、その四相クロックに対して重み付けおよび加算を行って任意の位相の信号を生成するようになっている。
【0038】
本第3実施例のクロック発生装置では、データクロックD−CLKと内部クロックCLK2の位相比較結果は第1の位相ロックループLP1に入力される。このループLP1は、データクロックD−CLKと内部クロックCLK2の位相比較結果を積分して位相インターポレータ33に帰還する。ここで、帰還ループLP1の中には積分を行うレジスタが2つ設けられているが、1つはデータクロックD−CLKと位相インターポレータ33の出力である基準クロックの周波数オフセットに対応する数値が蓄積される周波数レジスタ36であり、他の1つはデータクロックD−CLKの位相に対応した数値が蓄積される位相レジスタ38である。これら2つのレジスタ36,38の内、位相レジスタ38の内容をデータ受信のための帰還ループの入力として使うようになっている。
【0039】
データ受信のクロックRD−0〜RD−nを発生させるループLP2は、加算器47−0〜47−nにより位相誤差の入力が2つのポートにより行われる。すなわち、1つは内部クロックCLK2とデータの位相比較を行った位相比較器(42−0〜42−n)からの入力ポートであり、他の1つはデータクロック受信ループLP1の位相レジスタ38の内容を受け取る入力ポートである。
【0040】
なお、本第3実施例のクロック発生装置では、データクロック受信ループLP1の位相レジスタ38の内容に一定のバイアス値を加算してデータ受信用のクロック位相コードRC−0〜RC−nを発生する。バイアス値は、データと内部クロックの位相差を入力とする帰還ループLP2により得られる。ここで、クロック位相コードRC−0〜RC−nは、例えば、テスト時等に使用される。
【0041】
本第3実施例のクロック発生装置によれば、多チャネルのデータを受信するためのクロックRD−0〜RD−nを発生することができる。位相差の高周波成分は、高いクロック遷移率を持つデータクロック(D−CLK:Pclk)から取得され、各データチャネル間のスキューはデータと内部クロックの位相比較結果から補正される。本第3実施例のクロック発生装置において、スキューはほとんど静的な変化しかしないため、データのクロック遷移率がかなり低くても格別のスタートアッププロトコルなしでスキュー補正が行える利点もある。
【0042】
図7は図6に示すクロック発生装置の一部の構成例を示すブロック回路図であり、図6における減算器31および41−0〜41−n、レシーバおよび位相検出器(Rx/PDC)32および42−0〜42−n、並びに、位相インターポレータ(PI)33および43−0〜43−nに相当する回路ブロックを示すものである。
【0043】
すなわち、図6における減算器31,41−0〜41−nおよびRx/PDC32,42−0〜42−nは、例えば、位相インターポレータ51(33,43−0〜43−n)の出力を受け取るレシーバ(Rx)51と、レシーバ51の出力を受け取るロジック回路(位相検出回路:位相比較回路)52とで構成される。
【0044】
図8は本発明に係るクロック発生装置の第4実施例を概念的に示すブロック図である。
【0045】
図6と図8との比較から明らかなように、本第4実施例のクロック発生装置は、上述した第3実施例のクロック発生装置におけるハイパスフィルタ40および加算器47−0〜47−nをなくし、代わりに各係数器44−0〜44−nの出力に対して周波数レジスタ36の出力を加算するための加算器48−0〜48−nを設けるようになっている。すなわち、本第4実施例のクロック発生装置は、データクロックD−CLK(Pclk)を受信する回路に内蔵された位相調整帰還ループ(クロック位相調整回路)の周波数レジスタ36の内容を各データ受信用のクロックを発生する回路(ループLP2)に送るようになっている。
【0046】
ここで、周波数レジスタ36の内容は、データと基準クロックの周波数差に対応している。すなわち、本第4実施例のクロック発生装置において、データクロックD−CLKは、データと基準クロックの周波数差を抽出するために使用され、各データ線(Pdata−0〜Pdata−n)毎に異なるスキューの情報はこの周波数差の情報には含まれないが、スキューはデータと内部クロックの位相差の検出結果を使うことで再現されるようになっている。
【0047】
このように、本第4実施例のクロック発生装置は、データクロックを受信する回路(LP1)からはスキュー情報を含まない位相誤差の高周波成分の情報が得られ、これとデータ線と内部クロックの位相比較から得られた直流成分の情報を合わせて位相調整信号を発生させるようになっている。従って、特別のディジタル的なフィルタ演算を行わなくても自然に高周波成分と低周波(直流)成分の合成を行うことができ、ループを安定化させる共に、より一層動作を高速化することが可能になる。
【0048】
図9は本発明に係るクロック発生装置の第5実施例を示すブロック図であり、外部クロック(CLK1)を逓倍するクロック逓倍PLLに応用した例を解析するためのブロック図である。また、図10は図9のクロック発生装置における位相同期クロック発生回路の一例を示す回路図である。
【0049】
図9および図10に示されるように、本第5実施例のクロック発生装置において、間接的なクロック位相検出手段(ローカルフィードバックループ)は内部クロック(CLK2)と位相同期したDLL(Delay Locked Loop)60であり、このDLL60は、差動の遅延素子を4段(601〜604)使用し、この遅延段601〜604の遅延を制御電圧で制御してクロック1周期分の値に調整する。ここで、図9におけるDLL(ローカルフィードバックループ)60は、減算要素(加算要素)76、ゲインKを与える増幅要素77および積分要素78を有すると考えられ、例えば、図2における位相同期クロック発生回路6、位相比較器7(76,77)、チャージポンプ8(78)およびハイパスフィルタ9に対応する。また、図9における減算要素71および増幅要素72は図2における位相比較器1に対応し、積分要素73は図2のチャージポンプ2に対応し、減算要素74は図2の加算器4、そして、VCO75は図2のVCO5に対応する。
【0050】
位相比較器605は、内部クロック(差動クロックCLK2,/CLK2)と遅延段601〜604を通ったクロックとの位相比較を行い、その位相比較結果でチャージポンプを駆動して制御電圧を発生して遅延制御を行う。ここで、位相比較器605は、位相差に対して一定のゲイン(K)を持つ要素(77)と考えられ、また、チャージポンプは積分要素(78)と考えられるため、この帰還回路のオープンループゲインGは、
G = K/s
になる。従って、伝達特性は、
G/(1+G) = K/(s+K)
と一次応答特性になる。さらに、入力位相から位相検出器の伝達特性は、
E = 1−G/(1+G) = s/(s+K)
になる。この特性は、入力位相に対して高域通過特性(ハイパスフィルタ9)を示す。
【0051】
このように、DLLを内蔵することにより外部クロック(CLK1)を用いることなく内部クロック(CLK2)の位相情報がわかるため、外部クロックの周波数の内部クロックに対する比率が小さい(逓倍率が高い)場合でも、内部クロックの位相の高周波成分を得ることができる。
【0052】
さらに、位相比較器1(71,72)により外部クロックCLK1と内部クロックCLK2の間の位相を検出しチャージポンプ2(73)を介した信号は、加算器4(減算要素74)でDLL60の位相比較器605から得られた信号と合成され、VCO5(75)を制御する制御信号(制御電圧)が発生される。
【0053】
本第5実施例のクロック発生装置は、外部クロックCLK1の内部クロックCLK2に対する周波数の比率が小さい場合でも、DLLにより内部クロックの位相情報を高周波域まで得ることができるため、クロックのジッターを低減することが可能になる。なお、本第5実施例のクロック発生装置において、DLL60としてPLLを適用することもできる。
【0054】
図11は本発明に係るクロック発生装置の第6実施例を示すブロック回路図である。
【0055】
図9と図11との比較から明らかなように、本第6実施例のクロック発生装置は、外部クロックCLK1と内部クロックCLK2とを位相比較器1(71,72)で位相比較した結果を、低域通過フィルタ(ローパスフィルタ)79を通して加算器4(74)に供給し、DLL60から得られた位相差信号と加算するようになっている。ここで、ローパスフィルタ79は、上述したDLL60が有するs/(s+K)の高域通過特性のカットオフ周波数に対応する低域通過特性のカットオフ周波数を持つようにされており、これにより低周波から高周波までフラットな誤差のない位相差信号(内部クロックCLK2)を得るようになっている。
【0056】
すなわち、本第6実施例のクロック発生装置において、内部クロックCLK2の位相誤差の高周波成分はDLL60の側から得られるため、DLL60側の位相検出における高域通過特性のカットオフ周波数と、上記ローパスフィルタ79のカットオフ周波数を加算器4(74)で合成することにより、直流から高周波まで位相情報を取得することができる。そして、外部クロックCLK1から取得した位相情報に対するカットオフ周波数を低くすることにより、外部クロックの周波数が低くても低いジッターのクロック発生が可能になり、さらに、外部クロックCLK1にジッターがあった場合でも、それがクロック出力に現れない(ジッターの伝達がない)クロック発生が可能になる。
【0057】
上述したように、本発明に係るクロック発生装置の各実施例によれば、高速信号を受信する回路に用いるクロック復元回路(或いは、基準クロック発生装置等)において、入力されるデータまたは外部クロックのクロック遷移率が小さい場合でも、内部クロックの位相情報を高周波域まで得ることができるため、低いジッターのクロック発生が可能になり、その結果として受信タイミングマージンの広い受信回路を実現することができる。
【0058】
(付記1) 制御信号によりクロックの位相を変化させる機能を備えたクロック発生回路と、
該クロック発生回路から出力されたクロックの位相を基準になる波形と比較して位相差を検出する位相差検出回路と、
該位相差検出回路で得られた位相差情報に基づいて前記クロック発生回路のクロック位相を制御する制御信号を発生する制御信号発生回路とを備えるクロック発生装置であって、
前記位相差検出回路は複数の位相検出ユニットを備え、
前記複数の位相検出ユニットのうち少なくとも1つは、前記クロックの位相を基準になる波形の位相と直接比較する直接的位相検出を行い、且つ、
前記複数の位相検出ユニットのうち他の少なくとも1つは、前記クロック発生回路の出力または前記基準波形と位相が同期した関係にある波形を発生する位相同期波形発生回路、および、該位相が同期した関係にある波形から位相情報を取り出す位相情報取出回路を有する間接的位相検出を行うことを特徴とするクロック発生装置。
【0059】
(付記2) 付記1に記載のクロック発生装置において、
前記直接的位相検出は、前記クロックと前記基準になる波形との位相比較を第1の頻度で行い、且つ、
前記間接的位相検出は、前記クロックと前記位相同期波形発生回路の出力との位相比較を前記第1の頻度よりも高い第2の頻度で行うことを特徴とするクロック発生装置。
【0060】
(付記3) 付記2に記載のクロック発生装置において、
前記直接的位相検出は、前記クロックと外部から送られてきたデータとの位相差の検出によるものであり、且つ、
前記間接的位相検出は、前記クロックと前記外部から送られてきたデータに同期したデータクロックとの位相差の検出によるものであることを特徴とするクロック発生装置。
【0061】
(付記4) 付記3に記載のクロック発生装置において、さらに、
前記複数の位相検出ユニットが発生する信号に従って前記クロックの位相調整を行うクロック位相調整回路を備え、該複数の位相検出ユニットの出力毎に前記クロックの位相へ影響を与える応答速度特性が異なっていることを特徴とするクロック発生装置。
【0062】
(付記5) 付記4に記載のクロック発生装置において、
前記データクロックを伝送する1つのデータクロック線に対して複数のデータ線によりデータを伝送し、
前記データクロック線および前記データ線毎にクロック発生回路を有し、
前記データクロック線が有するクロック発生回路は、自身のクロック発生回路が発生するクロックと前記データクロックとの位相差を検出し、該検出された位相差の値に基づいて前記クロックの位相調整を行い、該位相調整に使われた制御信号を前記各データ線のクロック発生回路に出力し、前記各データ線のクロック発生回路が前記制御信号と各自のクロックとデータの位相差信号からクロック制御信号を発生することを特徴とするクロック発生装置。
【0063】
(付記6) 付記5に記載のクロック発生装置において、前記データクロック線に附随した位相検出ユニットから得られる位相情報により、前記データクロックの位相の増加率に対応する値を得て、これを前記各データ線のクロック位相調整回路に送り、該各データ線ではこの情報と各自のクロックとデータと位相差の情報からクロック位相を調整することを特徴とするクロック発生装置。
【0064】
(付記7) 付記1に記載のクロック発生装置において、前記クロック位相の検出は、
外部基準クロックと前記クロック発生回路が発生するクロックとを比較して位相差を検出する位相差検出回路と、
前記クロック発生回路の出力クロックをPLLまたはDLLに与えたとき、該PLLまたはDLLの位相検出回路との両方を使用することを特徴とするクロック発生装置。
【0065】
(付記8) 付記7に記載のクロック発生装置において、前記外部基準クロックと前記クロック発生回路の出力の位相を比較した値は、長い時定数で前記クロック発生回路の位相を制御し、前記PLLまたはDLLの位相検出回路から得られる位相情報はより短い時定数で前記クロック発生回路の位相を制御することを特徴とするクロック発生装置。
【0066】
(付記9) 外部から供給される基準信号と内部クロックとの位相比較を行う第1の位相比較器と、
前記基準信号に位相同期し、該基準信号よりもクロック遷移率の高い比較用クロックを発生する位相同期クロック発生回路と、
前記比較用クロックと前記内部クロックとの位相比較を行う第2の位相比較器と、
前記第1の位相比較器により得られた第1の位相差情報と、前記第2の位相比較器により得られた第2の位相差情報との加算を行う加算器と、
該加算器の出力に応じて位相調整された前記内部クロックを発生する内部クロック発生回路とを備えることを特徴とするクロック発生装置。
【0067】
(付記10) 付記9に記載のクロック発生装置において、さらに、
前記第1の位相比較器の出力における低周波帯域を通過させて前記加算器に供給するローパスフィルタと、
前記第2の位相比較器の出力における高周波帯域を通過させて前記加算器に供給するハイパスフィルタとを備えることを特徴とするクロック発生装置。
【0068】
(付記11) 付記9に記載のクロック発生装置において、前記基準信号は、外部から供給される基準クロックであり、且つ、前記内部クロックは該基準クロックを逓倍したクロックであることを特徴とするクロック発生装置。
【0069】
(付記12) 付記11に記載のクロック発生装置において、前記位相同期クロック発生回路は、逓倍回路であることを特徴とするクロック発生装置。
【0070】
(付記13) 付記9に記載のクロック発生装置において、前記基準信号は、外部から供給されるデータであり、且つ、前記内部クロックは該データを受信するためのクロックであることを特徴とするクロック発生装置。
【0071】
(付記14) 付記9に記載のクロック発生装置において、
前記基準信号は、複数のデータ線を介して並列に伝送されるデータに対して1つのデータクロック線を介して伝送されるデータクロックであり、
前記内部クロックは、前記複数のデータ線を介して伝送されるデータをそれぞれ受信する複数のデータ受信用クロックであり、
前記第2の位相比較器は、前記データクロック線に対応して1つ設けられ、
前記第1の位相比較器、前記加算器および前記内部クロック発生回路は、前記複数のデータ線に対応して複数設けられ、
前記各加算器は、対応する前記第1の位相比較器により得られた第1の位相差情報と前記第2の位相比較器により得られた第2の位相差情報とを加算し、
前記各内部クロック発生回路は、対応する前記加算器の出力に応じて位相調整された前記内部クロックを発生することを特徴とするクロック発生装置。
【0072】
【発明の効果】
以上、詳述したように、本発明によれば、クロック遷移率の低いデータから内部クロックを生成する場合や高い逓倍率で外部クロックを逓倍して内部クロックを生成する場合においても、ジッターの小さなクロックを発生することのできるクロック発生装置を提供することができる。
【図面の簡単な説明】
【図1】従来のクロック発生装置の一例を示すブロック図である。
【図2】本発明に係るクロック発生装置の基本構成を示すブロック図である。
【図3】本発明に係るクロック発生装置の第1実施例を示すブロック図である。
【図4】図3のクロック発生装置における2逓倍回路の一例を示す回路図である。
【図5】本発明に係るクロック発生装置の第2実施例を示すブロック図である。
【図6】本発明に係るクロック発生装置の第3実施例を概念的に示すブロック図である。
【図7】図6に示すクロック発生装置の一部の構成例を示すブロック回路図である。
【図8】本発明に係るクロック発生装置の第4実施例を概念的に示すブロック図である。
【図9】本発明に係るクロック発生装置の第5実施例を示すブロック図である。
【図10】図9のクロック発生装置における位相同期クロック発生回路の一例を示す回路図である。
【図11】本発明に係るクロック発生装置の第6実施例を示すブロック回路図である。
【符号の説明】
1,7,22,23…位相比較器
2,8…チャージポンプ
3…ローパスフィルタ
4…加算器
5,25…電圧制御発振器(VCO)
6…位相同期クロック発生回路
9,40…ハイパスフィルタ
10…処理回路
11,24…制御信号発生回路
21…フリップフロップ回路(FF回路)
Claims (7)
- 制御信号によりクロックの位相を変化させる機能を備えたクロック発生回路と、
該クロック発生回路から出力されたクロックの位相を基準になる波形の位相と比較して位相差を検出する位相差検出回路と、
該位相差検出回路で得られた位相差情報に基づいて、前記クロック発生回路の前記クロックの位相を制御する制御信号を発生する制御信号発生回路と、を備えるクロック発生装置であって、
前記位相差検出回路は、前記クロックの位相と前記基準波形の位相とを第1の頻度で比較する第1の位相検出回路と、前記クロック発生回路の出力の位相または前記基準波形と位相が同期した関係にある波形と前記クロックの位相とを前記第1の頻度よりも高い第2の頻度で比較する第2の位相検出回路と、を備え、
前記制御信号発生回路は、前記第1の位相検出回路に対応するローパスフィルタと、前記第2の位相検出回路に対応するハイパスフィルタと、を備え、前記制御信号は、前記ローパスフィルタの出力と前記ハイパスフィルタの出力との合成により生成されることを特徴とするクロック発生装置。 - 請求項1に記載のクロック発生装置において、
前記第1の位相検出回路は、前記クロックと外部から送られてきたデータとの位相差を検出し、且つ、
前記第2の位相検出回路は、前記クロックと前記外部から送られてきたデータに同期したデータクロックとの位相差を検出することを特徴とするクロック発生装置。 - 請求項2に記載のクロック発生装置において、
前記データクロックを伝送する1つのデータクロック線に対して複数のデータ線によりデータを伝送し、
前記データクロック線および前記データ線毎にクロック発生回路を有し、
前記データクロック線が有するクロック発生回路は、自身のクロック発生回路が発生するクロックと前記データクロックとの位相差を検出し、該検出された位相差の値に基づいて前記クロックの位相調整を行うことを特徴とするクロック発生装置。 - 請求項3に記載のクロック発生装置において、前記データクロック線に附随した前記第2の位相検出回路から得られる位相情報により、前記データクロックの位相の増加率に対応する値を得て、これを前記各データ線のクロック位相調整回路に送り、該各データ線ではこの情報と各自のクロックとデータと位相差の情報からクロック位相を調整することを特徴とするクロック発生装置。
- 制御信号によりクロックの位相を変化させる機能を備えたクロック発生回路と、
該クロック発生回路から出力されたクロックの位相を外部から送られてきた外部基準クロックの位相と比較して位相差を検出する位相差検出回路と、
該位相差検出回路で得られた位相差情報に基づいて、前記クロック発生回路の前記クロックの位相を制御する制御信号を発生する制御信号発生回路と、を備えるクロック発生装置であって、
前記位相差検出回路は、複数の位相検出ユニットを備え、
前記複数の位相検出ユニットのうち少なくとも1つは、前記クロックの位相を前記外部基準クロックの位相と直接比較する直接的位相検出を第1の頻度で行う位相差検出回路であり、且つ、
前記複数の位相検出ユニットのうち他の少なくとも1つは、前記クロック発生回路の出力または前記外部基準クロックと位相が同期した関係にある波形を発生するPLLまたはDLLで構成された位相同期波形発生回路の出力を前記クロックと比較する間接的位検出を前記第1の頻度よりも高い第2の頻度で行う位相検出回路であり、そして、
前記クロック位相の検出は、前記位相差検出回路と、前記位相同期波形発生回路の前記位相検出回路との両方を使用することを特徴とするクロック発生装置。 - 請求項5に記載のクロック発生装置において、前記外部基準クロックと前記クロック発生回路の出力の位相を比較した値は、長い時定数で前記クロック発生回路の位相を制御し、前記PLLまたはDLLの前記位相検出回路から得られる位相情報はより短い時定数で前記クロック発生回路の位相を制御することを特徴とするクロック発生装置。
- 外部から供給される基準信号と内部クロックとの位相比較を行う第1の位相比較器と、
前記基準信号に位相同期し、該基準信号よりもクロック遷移率の高い比較用クロックを発生する位相同期クロック発生回路と、
前記比較用クロックと前記内部クロックとの位相比較を行う第2の位相比較器と、
前記第1の位相比較器に対応するローパスフィルタと、
前記第2の位相比較器に対応するハイパスフィルタと、
前記第1の位相比較器および前記ローパスフィルタにより得られた第1の位相差情報、並びに、前記第2の位相比較器および前記ハイパスフィルタにより得られた第2の位相差情報の加算を行う加算器と、
該加算器の出力に応じて位相調整された前記内部クロックを発生する内部クロック発生回路と、を備えることを特徴とするクロック発生装置。
Priority Applications (7)
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