KR950011625B1 - 데이타 및 클럭 복원회로 - Google Patents

데이타 및 클럭 복원회로 Download PDF

Info

Publication number
KR950011625B1
KR950011625B1 KR1019930027623A KR930027623A KR950011625B1 KR 950011625 B1 KR950011625 B1 KR 950011625B1 KR 1019930027623 A KR1019930027623 A KR 1019930027623A KR 930027623 A KR930027623 A KR 930027623A KR 950011625 B1 KR950011625 B1 KR 950011625B1
Authority
KR
South Korea
Prior art keywords
power
loop
data
circuit
clock
Prior art date
Application number
KR1019930027623A
Other languages
English (en)
Other versions
KR950022147A (ko
Inventor
채상훈
박문양
곽명신
최해욱
Original Assignee
재단법인한국전자통신연구소
양승택
한국전기통신공사
조백제
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 재단법인한국전자통신연구소, 양승택, 한국전기통신공사, 조백제 filed Critical 재단법인한국전자통신연구소
Priority to KR1019930027623A priority Critical patent/KR950011625B1/ko
Priority to US08/346,206 priority patent/US5483180A/en
Priority to JP29122694A priority patent/JPH07202873A/ja
Publication of KR950022147A publication Critical patent/KR950022147A/ko
Application granted granted Critical
Publication of KR950011625B1 publication Critical patent/KR950011625B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K27/00—Pulse counters in which pulses are continuously circulated in a closed loop; Analogous frequency dividers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
    • H04J3/0688—Change of the master or reference, e.g. take-over or failure of the master
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

내용 없음.

Description

데이타 및 클럭 복원회로
제1도는 본 발명에 의한 데이타 및 클럭 복원회로에 개략적으로 도시한 블럭도.
제2도 일반적인 PLL회로.
제3도는 본 발명에 의한 루프 1, 2 선택 스위치의 일실시예 세부구성도.
제4도는 본 발명에 의한 데이타 신호 감시기의 일실시예에 세부구성도.
제5도는 본 발명에 의한 전원감시기의 일실시예 세부구성도.
본 발명은 전송로를 통하여 전송되면서 찌그러짐(distortion)발생한 데이타 신호를 원상 복구시키고, 다중장치에서 필요로 하는 동기클럭을 발생시키는 데이타 및 클럭 복원회로에 관한 것이다.
일반적으로 교환기등 전송로를 통하여 전달된 신호를 처리하는 다중장치에는 데이타 및 클럭 복원회로가 필수적으로 사용된다.
이 데이타 및 클럭 복원회로는 전송신호의 주파수가 155.52㎒, 622.08㎒등으로 높아짐에 따라 고속동작이 요구될 뿐만 아니라, 시스템의 안정성을 향상시키기 위해서는 외부조건이 변하더라도 안정된 동작을 유지할 수 있어야 한다.
그러나 이 데이타 및 클럭 복원회로는 주로 PLL(Phase Locked Loop)방식으로 구성되어 있기 때문에 그 특성상 전송선로가 단락되거나 송신중단으로 인해 데이타 신호 입력이 중단되면 동작주파수에서 이탈한 주파의 클럭을 발생시키거나, 최악의 경우에는 클럭발생이 중단되는 현상도 수반될 수 있다.
또한 불시에 정전이 되거나, 시스템의 유지보수를 위하여 전원을 차단한 후, 다시 복구시 역시 PLL의 특성상 클럭주파수가 시스템의 동작주파수로 수렴하지 못하고 오동작하는 현상도 발생할 수 있다.
따라서 본 발명은 상기의 기존회로가 갖는 문제점들을 해결하기 위하여 안출된 것으로서, 전송선로의 단락으로 인해 데이타 신호가 입력되지 않거나 정전 또는 시스템 유지보수를 위해 전원이 차단되었다가 복구될시에도 항상 동작주파수를 유지하여 안정된 동작을 할 수 있는 데이타 및 클럭 복원회로를 제공하는데 그 목적을 두고 있다.
그러나 이 데이타 및 클럭 복원호로는 주로 PLL(Phase Locked Loop)방식으로 구성되어 있기 때문에 그 특성상 전송선로가 단락되거나 송신중단으로 인해 데이타 신호 입력이 중단되면 동작주파수에서 이탈한 주파수의 클럭을 발생시키거나, 최악의 경우에는 클럭발생이 중단되는 현상도 수반될 수 있다.
또한 불시에 정전이 되거나, 시스템의 유지보수를 위하여 전원을 차단한 후 다시복구시 역시 PLL의 특성상 클럭주파수가 시스템의 동작주사수로 수렴하지 못하고 오동작하는 현상도 발생할 수 있다.
따라서 본 발명은 상기의 기존회로가 갖는 문제점들을 해결하기 위하여 연출된 것으로서, 전송선로의 단락으로 인해 데이타 신호가 입력되지 않거나 정전 또는 시스템 유지보수를 위해 전원이 차단되었다가 복구될 시에도 항상 동작주파수를 유지하여 안정된 동작을 할 수 있는 데이타 및 클럭 복원회로를 제공하는데 그 목적을 두고 있다.
상기의 목적을 달성하기 위하여 본 발명은 전송된 입력 데이타를 이용하여 동작주파수를 유지하는 주발진 루프(main oscillation loop)와 : 시스템의 기준클럭을 이용하여 선로단락시 또는 전원차단후 복구시에 동작하는 자체발진(self oscillation)루프와 : 상기 주발진 루프오 상기 자체발진 루프에 연결되어 있고 정상동작시에는 상기 주발진 루프를, 선로 단락시나 전원 복구시에는 상기 자체발진 루프를 선택해주는 루프 선택 스위치와 : 상기 루프 선택스위치에 연결되어 있고 전송데이타 신호를 감시하여 전송 선로의 단락을 판단하는 데이타 신호 감시기 : 상기 루프 선택스위치에 연결되어 있고 전원상태를 감시하여 전원차단후 복수시 전원복구 상태를 판단하는 전원감시기를 포함하는 것이 특징이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 제1도는 본 발명에 의한 데이타 및 클럭 복원회로의 전체 구성을 계략적으로 도시한 블럭도이고, 제2도는 제1도의 루프(loop) 1뿐만아니라 일반적으로도 사용되는 PLL회로의 계략적인 블럭도이고, 제3도는 제1도의 루프1에 해당하는 주발진 루프와 루프2에 해당하는 자체발진 루프를 선택해주는 선택스위치에 바람직한 실시예를 나타낸 것이고, 제4도는 제1도의 데이타 신호, 감시기의 바람직한 실시예를 나타낸 것이며, 제5도는 제1도의 전원감시기의 바람직한 실시예를 나타낸 것이다.
제1도에서, 1과 3은 위상비교기(plase detector), 2와 4는 차지펌프(charhe pump), 5는 저역필터(lowpass filter), 6은 전압제어발진기(VOO : voltage controlled oscillator), 7은 1/4분주기(divider), 8은 루프1 및 루프2 선택스위치, 9는 데이타 신호 감시기, 10은 전원감시기, 11은 데이타 신호복원기(data recovery), 12는 데이타와 클럭신호동기기(data and clock synchroniger)이다.
제3도에서, 31은 루프1의 챠지펌프중 정전전류원(current regulator)스위치, 32는 루프2의 정전류원스위치, 33은 인버터(inverter), 34는 NOR게이트이다.
제4도에서, 41과 43은 인버터, 42는 NAND게이트, 44는 리셋(reset)단자를 갖는 1/2분주기이다. 제5도에서, 51은 전원스위치, 52, 54는 저항, 53은 캐패시터(capacitor), 55, 56, 57은 인버터, 58은 저항을 대체할 수 있는 PMOS부하저항 트랜지스터를 각각 나타낸 것이다.
본 발명에 의한 데이타 및 클럭 복원회로는 제1도에 도시한 바와 같이 전송선로를 통과하면서 찌그러진 데이타 신호를 원상복구시키는 데이타 신호 복원기(11)와, 상기 데이타 신호 복원기(11)와 연결되어 있고 복원된 데이타 신호와 전압제어 발진기(1)와, 상기 제1의 위상비교기(1)와 연결되어 있고 위상차이만큼이 전하를 발생시키는 제1의 챠지펌프(2)와, 상기 챠지펌프(2)와 연결되어 있고 필요없는 고주파 성분을 제거하고 PLL의 안정된 동작을 유지해주는 저역필터(low pass filler)(5)와, 상기 저역필터에 연결되어 있고 전압에 의해 제어되는 클럭(155.52HMz 또는 622.08HMz)을 발생시키는 전압제어발진기(6)와, 상기 전압제어발진기(6)와 연결되어 있고 발진기에서 발생한 클럭을 1/4로 분주시키는 분주기(7)와, 이 분주기(7)와 연결되어 있고 분주된 클럭신호와 기준클럭(19.44HMz)의 위상을 비교하는 제2의 위상비교기(3)와, 이 위상비교기(3)와 연결되어 있고 위상차이만큼의 전하를 발생시키는 제2의 챠지펌프(4)와, 상기 데이타가 신호 복원기(11) 및 전압제어발진기(6)와 각각 연결되어 있고 복원된 데이타 신호와 발생된 클럭의 이상을 정합시켜 주는 데이타 및 클럭신호동기(12)와, 상기 제1의 챠지펌프(2) 및 제2의 챠지펌프(4)에 연결되어 있고 푸르1과 루프2를 선택하는 루프선택스위치(8)와, 상기 데이타 복원기(11)와 연결되어있고 데이타 신호의 입력여부를 감시하는 데이타 신호 감시기(9)와, 외부전원과 연결되어 있고 외부전원의 차단여부를 감시하는 전원감시기(10)를 포함한다.
제1도에서, 데이타 신호 복원기(11)는 일반적으로 슈미트 트리거(schmit-ttrigger)와 인버터(inverter)등으로 구성되어 있으며, 찌그러진 상태로 입력된 데이타 신호(155.52Mbps 또는 622.08Mbps)를 원상 복구시켜 준다.
루프1은 일반적인 PLL회로의 일종으로서 제1의 위상비교기(1)와 제1의 챠지펌프(2)와 저역필터(5)와, 전압제어발진기(6)로 구성되며, 이 루프는 복원된 데이타 신호의 위상과 전압제어발진기(6)로 부터 출력되는 클럭신호의 위상을 비교하여 전압제어발진기(6)의 클럭신호 주파수를 조절함으로써 데이타 신호와 클럭신호를 동기시키는 기능을 갖는다.
데이타/클럭신호 동기가(12)는 복원된 데이타 신호와 동기된 클럭신호의 최종 위상을 조절하여 두신호를 출력한다. 상기의 데이타 신호 복원기(11)와 루프1의 PLL회로(1, 2, 5, 6), 데이타 /클럭 동기기(12)에 의해 일반적인 데이타 및 클럭복원회로가 구성된다.
본 발명에 의한 데이타 및 클럭 복원회로는 일반적인 회로에 비해, 제1도에서와 같이 루프2에 해당하는 자체발진회로와, 데이타 신호 감시기(9)와, 전원감시기(10)와, 루프 1, 2선택스위치(8)가 더 추가되었다.
루프2는 루프1과 거의 비슷한 구조로 구성되며 1/4분주기(7)등이 더 추가된다. 루프2는 전송로가 단락되어 데이타 신호가 입력되지 않거나 전원스위치가 차단되었다가 다시 복구되면서 루프1의 주발진 회로가 정상동작을 하지 못할 때 시스템 자체내에 내장되어 있는 기준클럭(reference clock : 일반적으로 19.44HMz)을 데이타 신호 대신 사용하여 전압제어발진기(6)에서 발생된 클럭신호의 위상과 비교하여 전압제어발진기(6)의 클럭신호 주파수를 조절함으로써 기준클럭에 동기된 안정된 클럭을 시스템에 공급하는 자체발진회로 구실을 한다.
루프2의 1/4분주기(7)는 일반적으로 T플립플롭(filp flop)이 2개 직렬로 연결된 형태로 구성되어 있으며 전압제어발진기(6)로 부터 제공되는 클럭신호의 주파수를 1/4로 분주하여 제2의 위상비교기(3)에 공급함으로써 위상이 비교되게 한다.
제2의 위상비교기(3는 제1의 위상비교기(1)과 같은 형태로 구성하거나, 주파수 비교기(freguency detector)를 더 내장하며 전압제어발진기(6)에서 발생된 클럭의 주파수가 정상동작 주파수 비교기를 동작시켜 주파수 차이를 줄인 다음 위상비교기를 동작시키는 형태로 구성할 수도 있다.
루프 선택스위치(8)는, 제3도에서와 같이, 인버터(33)와 NOR게이트(34)로 구성되어 있으며, 루프1과 루프2중 하나만 동작되게 한다.
NOR게이트(34)의 두개의 입력중 하나는 데이타 신호 감시기(9)의 클럭에, 나머지 하나는 전원감시기(10)의 클럭에, 나머지 하나는 전원감시기(10)의 출력에 각각 연결되어 있으며, 데이타 신호 감시기(9) 및 전원감시기(10)의 출력이 모두 논리적으로 0(low)상태일때만 1(high)상태의 출력을 내보내고 나머지 상태에서는 모두 0의 출력을 내보낸다.
NOR게이트(34)의 출력은 제1챠지펌프(2)의 정전류원스위치(31)의 NMOS트랜지스터의 게이트(gate)단자에 직접 연결되며, 제2챠지펌프(4)의 정전류스위치(32)의 NMOS트랜지스터의 게이트 단자에는 인버터(33)를 거쳐서 연결된다.
따라서 NOR게이트(34)의 출력이 1일때, 즉 데이타 신호 감시기(9)와 전원감시기(10)가 모두 0일때만 제1챠지펌프(2)의 NMOS트랜지스터가 동작하여 루프1이 정상 동작상태가 되고 제3챠지펌프(4)의 NMOS트랜지스터는 차단상태가 되어 루프2가 차단된다.
NOR게이트(34)의 출력이 0일때, 즉 데이타 신호 감시기(9)와 전원감시기(10)둘중 하나가 1이거나 모두 1일때는 제2챠지펌프(4)의 NMOS트랜지스터가 동작하여 루프2가 정상 동작상태가 되고 제1챠지펌프(2)의 NMOS트랜지스터는 차단상태가 되어 루프1이 차단된다.
데이타 신호 감시기(9)는, 제4도에서와 같이, 인버터(41, 43), NAND게이트(42) 및 리셋단자(R)를 갖는 3개의 분주기(44, 45, 46)로 구성되어 있으며 입력데이타 신호가 64개 이상 연속적인 0(low)상태이면 출력이 0에서 1(high)의 상태로 바뀌어 1상태의 데이타가 입력될 때까지 그 상태를 유지한다.
일반적으로 전송선로를 통한 유선통신시 50개 이상의 0상태가 유지되면 이는 선로가 단락되거나 전송이 중단된 상태로 판단할 수 있다.
따라서 데이타 신호감시기(9)는 64개 이상의 0상태를 검출함으로써 선로가 단락되거나 전송이 중단되는 것을 감시할 수 있다.
데이타 신호 감시기(9)의 동작원리는 155.52Mbps의 속도를 갖는 데이타 신호중 1(high) 상태의 데이타가 입력되면 1/2분주기(44~46)를 리셋시켜 출력단에는 0의 상태가 유지된다.
그러나 데이타 신호가 0(low)상태로 지속이 되면 데이타 신호감시기(9)는 19.44㎒의 기준클럭을 카운터하기 시작하여 기준클럭이 8개 카운터되면, 즉 155.52Mbps의 데이타 신호로 볼 때 64개의 0상태가 지속되면 출력은 1상태로 바뀐다.
그리고 이 출력은 인버터(41)를 통해 NAND게이트(42)로 되먹임(feed back)됨으로써 1상태의 데이타 신호가 입력될때까지 데이타 신호 감시기(9)의 출력을 1상태로 유지해 준다.
따라서 데이타 신호 감시기(9)는 데이타 신호가 입력될때는 0상태를 출력하고 64개 이상의 데이타 신호가 입력되지 않을때는 1상태를 출력하여 선로가 단락되거나 데이타 송신이 중단된 것을 판단한다.
전원감시기(10)는, 제5도에서와 같이, 저항(52, 53), 커패시터(54) 및 인버터(55, 56, 57)들로 구성되어 있으며 전원스위치(51)가 차단되었다가 복구될시 처음에는 1(high)상태를 출력하다가 어느정도 시간이 경과한후 0(low)상태를 출력하는 일종의 시간지연회로이다.
즉, 정전 또는 시스템 보수를 위해 전원스위치가 차단되었을 때는 커패시터(54)에 충전되었던 바 전하가 저항(10)의 출력은 1(high)상태로 된다.
전원스위치가 복구되면 저항R1(52)을 통해 커패시터(54)에 전하가 충전되면서 커패시터(54)의 전압은 다시 높아지게 되고 이 전압이 인버터(55)의 출력상태가 바뀌는 전압이상으로 높아지게 되면 전원감시기(10)의 출력이 1에서 0(low)상태로 다시 바뀌게 된다.
그러므로 전원감시기(10)의 출력은 전원이 차단되었을 때는 1상태로 바뀌었다가 전원이 다시 복구될시에 저항 R1의 크기와 커패시터의 크기에 비례하는 시간만큼의 RC시정수 시간이 경과한 후 0상태로 바뀌게 된다.
상기의 내용을 종합해 보면 본 발명에 의한 데이타 및 클럭복원회로(12)는 전원이 정상적으로 커져있고, 데이타 신호가 정상적으로 입력될때는 데이타 신호 감시기(9)와 전원감시기(10)가 모두 0상태를 출력하여 루프 선택 스위치(8)가 1상태를 출력함으로써 루프1회로가 선택되어 데이타 신호의 위상을 서로 비교하는 동작을 하게 된다.
그러나 정송선로의 다락이나 데이타 신호 송신중단으로 인해 데이타 신호가 64개 이상 입력되지 않거나, 정전 또는 시스템 보수를 위해 전원을 차단했다가 복구할 시에는 데이타 신호 감시기(9)와 전원감시기(10)가 1상태를 출력하여 루프 선택스위치(8)가 0상태를 출력함으로써 루프2가 선택되어 시스템자체에 내장되어 있는 기준클럭과 전압제어발진기(6)로 부터 출력되는 클럭의 위상을 서로 비교하는 동작을 하게 됨으로써 항상 안정된 동작을 하게 된다.
상기와 같이 구성되어 동작하는 본 발명은 정상적인 상태뿐만 아니라 데이타 전송이 중단되거나 정전 복구등으로 인한 초기 동작 상태에서도 항상 안정한 동작을 유지함으로써 다중장치에 안정된 클럭신호를 공급할 수 있도록 하는 효과를 갖는다.

Claims (4)

  1. 전송로를 통하여 전송되면서 찌그러짐이 발생한 데이타 신호를 원상 복구시키고, 다중장치에 필요로 하는 동기 클럭을 발생시키는 데이터 및 클럭복원회로에 있어서, 전송된 입력데이타를 이용하여 내장된 기준클럭을 유지하는 주발진 푸르외에 다중장치에 내장된 기준클럭을 이용하여 선로단락시 또는 전원차단후 복구시에 동작하는 자체 발진 루프 : 상기 주발진 루프 및 자체 발진 루프에 연결되어 있고 정상동작시에는 발진 루프를, 선로 단락시나 전원복구시에는 자체 발진 루프를 동작시켜주는 루프 선택 스위치(8) : 상기 루프 선택스위치와 연결되어 있고 전송선로의 데이타 신호를 감시하여 전송선로의 단락을 감시하는 데이타 신호 감시기(9) : 상기 루프 선택 스위치에 연결되어 있고 전원상태를 감시하여 전원차단후 복구시 전원복구 상태를 감시하는 전원감시회로(10) : 를 구비하고 있는 것을 특징으로 하는 데이타 및 클럭복원회로.
  2. 제1항에 있어서, 루프 선택 스위치(8)는 데이타 신호 감시기(9)와 전원감시기(10)의 출력에 각가 그 입력단이 연결된 NOR게이트(34) 상기 NOR게이트의 출력에 입력단이 연결된 챠지펌프 1의 정전류원(31)회로 : 상기 NOR게이트의 출력에 의해 입력단이 연결된 인버터(44) 상기 인버터의 출력단에 연결된 챠지펌프(24)의 정전류원(32)회로로 구성된 것을 특징으로 하는 데이타 및 클럭복원회로.
  3. 제1항에 있어서, 데이타 신호 감시기(9)는 기준클럭에 그 입력단이 연결된 NAND게이트(42) : 상기 NAND게이트에 그 입력단이 연결된 인버터(43) : 상기 인버터의 출력단에 그 입력단이 연결되고 데이타 입력단에 리셋단이 연결된 3개의 분주기(44, 45, 46) : 상기 분주기(46)의 출력이 되먹임되어 그 입력단에 연결되고 그 출력단이 NAND게이트(42)의 또다른 입력단에 인버터(41):로 구성되는 것을 특징으로 하는 데이타 및 클럭복원회로.
  4. 제1항에 있어서, 전원감시기(10)는 전원스위치(51)에 그 한 단자가 연결된 저항(52) : 상기 저항의 다른 단자에 연결되고 나머지 단자는 접지 또는 (-)단자에 연결된 저항(54) : 상기 저항(54)과 병렬로 연결된 커패시터(53) : 상기 커패시터의 (+)단자에 그 입력단이 연결된 3개의 인버터(55, 56, 57) : 로 구성되는 것을 특징으로 하는 데이타 및 클럭복원회로.
KR1019930027623A 1993-12-14 1993-12-14 데이타 및 클럭 복원회로 KR950011625B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019930027623A KR950011625B1 (ko) 1993-12-14 1993-12-14 데이타 및 클럭 복원회로
US08/346,206 US5483180A (en) 1993-12-14 1994-11-22 Data and clock recovery circuit
JP29122694A JPH07202873A (ja) 1993-12-14 1994-11-25 データ及びクロック復元回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930027623A KR950011625B1 (ko) 1993-12-14 1993-12-14 데이타 및 클럭 복원회로

Publications (2)

Publication Number Publication Date
KR950022147A KR950022147A (ko) 1995-07-28
KR950011625B1 true KR950011625B1 (ko) 1995-10-06

Family

ID=19370879

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930027623A KR950011625B1 (ko) 1993-12-14 1993-12-14 데이타 및 클럭 복원회로

Country Status (3)

Country Link
US (1) US5483180A (ko)
JP (1) JPH07202873A (ko)
KR (1) KR950011625B1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5614845A (en) * 1995-09-08 1997-03-25 International Business Machines Corporation Independent clock edge regulation
US6345079B1 (en) * 1997-10-29 2002-02-05 Victor Company Of Japan, Ltd. Clock signal generation apparatus
JP3931477B2 (ja) * 1998-12-03 2007-06-13 三菱電機株式会社 クロック再生／識別装置
EP1142120B1 (en) * 1998-12-22 2006-07-05 Xilinx, Inc. Pll and gain control for clock recovery
US6650720B1 (en) 1998-12-22 2003-11-18 Xilinx, Inc. Phase lock loop and transconductance circuit for clock recovery
US6356160B1 (en) 1999-07-02 2002-03-12 Xilinx, Inc. Phase lock loop and automatic gain control circuitry for clock recovery
US6606365B1 (en) * 2000-03-02 2003-08-12 Lsi Logic Corporation Modified first-order digital PLL with frequency locking capability
US7333570B2 (en) * 2000-03-14 2008-02-19 Altera Corporation Clock data recovery circuitry associated with programmable logic device circuitry
US7227918B2 (en) * 2000-03-14 2007-06-05 Altera Corporation Clock data recovery circuitry associated with programmable logic device circuitry
US7010077B1 (en) 2000-11-20 2006-03-07 Agere Systems Inc. Gated clock recovery circuit
JP4093826B2 (ja) * 2002-08-27 2008-06-04 富士通株式会社 クロック発生装置
CN1323337C (zh) * 2003-06-23 2007-06-27 华为技术有限公司 一种对单板时钟抖动进行实时测试的方法及电路
JP4948077B2 (ja) * 2005-10-14 2012-06-06 ルネサスエレクトロニクス株式会社 送受信装置及びそれを用いた通信システム
US7590207B1 (en) * 2005-10-20 2009-09-15 Altera Corporation Modular serial interface in programmable logic device
US7728688B2 (en) * 2006-12-07 2010-06-01 Intel Corporation Power supply circuit for a phase-locked loop
US8005370B2 (en) * 2008-12-10 2011-08-23 Applied Micro Circuits Corporation Reference clock rate detection for variable rate transceiver modules
KR20120081353A (ko) * 2011-01-11 2012-07-19 에스케이하이닉스 주식회사 동기 회로

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4232197A (en) * 1978-08-25 1980-11-04 Bell Telephone Laboratories, Incorporated Processor for a TDMA burst modem
US4675861A (en) * 1984-11-28 1987-06-23 Adc Telecommunications, Inc. Fiber optic multiplexer
US4754225A (en) * 1987-07-06 1988-06-28 Magnetic Peripherals Inc. Phase comparator insensitive to clock asymmetry
JPH01164142A (ja) * 1987-12-19 1989-06-28 Fujitsu Ltd クロック同期方式
JPH0230244A (ja) * 1988-07-20 1990-01-31 Nec Corp 外部同期クロツク生成回路
JPH0817358B2 (ja) * 1988-12-21 1996-02-21 株式会社日立製作所 フレーム位相同期回路
JPH0316442A (ja) * 1989-06-14 1991-01-24 Fujitsu Ltd クロック異常検出方式
US5103466A (en) * 1990-03-26 1992-04-07 Intel Corporation CMOS digital clock and data recovery circuit
DE69211774T2 (de) * 1991-04-19 1997-02-06 Nippon Electric Co Zeit-Multiplexkommunikationssystem
US5327466A (en) * 1991-08-28 1994-07-05 Frank Marinaro 1X asynchronous data sampling clock
JPH05268204A (ja) * 1992-03-18 1993-10-15 Fujitsu Ltd デジタル中継装置
DE4231175C1 (de) * 1992-09-17 1994-01-13 Siemens Ag Anordnung zur Taktrückgewinnung

Also Published As

Publication number Publication date
JPH07202873A (ja) 1995-08-04
US5483180A (en) 1996-01-09
KR950022147A (ko) 1995-07-28

Similar Documents

Publication Publication Date Title
KR950011625B1 (ko) 데이타 및 클럭 복원회로
US6516422B1 (en) Computer system including multiple clock sources and failover switching
KR940005934B1 (ko) 위상차 검출회로
US5852728A (en) Uninterruptible clock supply apparatus for fault tolerant computer system
US5838205A (en) Variable-speed phase-locked loop system with on-the-fly switching and method therefor
US6222420B1 (en) Minimizing recovery time
CN100553148C (zh) 具有改进的锁相/解锁检测功能的锁相回路
US6970045B1 (en) Redundant clock module
US4949052A (en) Clock signal generator having back-up oscillator substitution
JPS6216617A (ja) Ｐｌｌ周波数シンセサイザ
JPH10336025A (ja) 位相同期ループのためのロック検出回路
EP2359469A2 (en) A phase frequency detector
US6686802B2 (en) Microcomputer having built-in phase locked loop circuit synchronized with external clock and detecting an interruption of the external clock by utilizing continuous outputs of the PLL circuit
US6313708B1 (en) Analog phase locked loop holdover
JPS58139227A (ja) クロツク供給回路の切替方式
KR100415042B1 (ko) Ｃｒｔ 모니터 수평 드라이브 신호용 ｐｌｌ 회로
JPH0964731A (ja) 位相同期回路
KR950012957B1 (ko) 아날로그 위상 고정 루프(pll)를 이용한 고안정도 동기회로
JPH07273643A (ja) 位相同期回路
JP2006099312A (ja) クロック発生装置
EP1783914B1 (en) Switchable PLL circuit including two loops
US7683721B2 (en) PLL circuit
JPH01218329A (ja) 同期検出回路
JP3160904B2 (ja) 位相同期発振回路装置
JPH06177754A (ja) 位相同期発振回路

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19980929

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee