KR100415042B1

KR100415042B1 - Ｃｒｔ 모니터 수평 드라이브 신호용 ｐｌｌ 회로

Info

Publication number: KR100415042B1
Application number: KR10-2001-0045365A
Authority: KR
Inventors: 우또요시유끼
Original assignee: 엔이씨 일렉트로닉스 코포레이션
Priority date: 2000-07-28
Filing date: 2001-07-27
Publication date: 2004-01-13
Also published as: US20020021368A1; KR20020010096A; JP2002044483A; TW525377B

Abstract

CRT 모니터 수평 드라이브 신호용 PLL 회로가 위상 비교기, 차지 펌프, LPF, VCO, 주파수 분할기, 및 스위칭 회로를 포함한다. 위상 비교기는 입력된 수평 동기 신호의 위상과 내부 기준 신호의 위상을 비교하고 위상차 신호를 출력한다. 차지 펌프는 위상차 신호에 따라 차지 펌프 신호를 출력한다. LPF는 차지 펌프 신호를 전압 제어 신호로 변환한다. VCO의 발진 주파수가 전압 제어 신호 출력에 따라 제어된다. 주파수 분할기가 전압 제어 발진기에서의 출력을 주파수 분할하고 수평 동기 신호에 의해 위상-록(phase-lock)된 CRT 모니터 수평 드라이브 신호를 출력한다. CRT 모니터 수평 드라이브 신호는 내부 기준 신호를 생성하는 데 사용된다. 스위칭 회로는 수평 동기 신호가 입력되는 구간 동안에는 위상차 신호를 차지 펌프로 출력하고, 수평 동기 신호가 입력되지 않는 구간 동안에는 위상차 신호를 출력하지 않는다.

Description

ＣＲＴ 모니터 수평 드라이브 신호용 ＰＬＬ 회로{PLL CIRCUIT FOR CRT MONITOR HORIZONTAL DRIVE SIGNAL}

본 발명은 PLL 회로에 입력된 수평 동기(Hsync) 신호가 갑자기 차단되었을 경우에 CRT(Cathode Ray Tube) 모니터 내의 드라이브 회로에 대한 기준 신호인 수평 드라이브(HOUT) 신호의 주파수의 변동을 억제하는 CRT 모니터 수평 드라이브 신호용 PLL 회로에 관한 것이다.

종래의 CRT 수평 드라이브 신호용 PLL 회로에서, 입력 수평 동기 신호의 위상이 PLL 루프를 형성하기 위하여 CRT 내의 드라이브 회로에서의 플라이백 펄스(FBP)의 위상과 비교되어, HOUT 신호를 생성한다.

보다 상세하게, 상기 PLL 회로는 입력된 수평 동기 신호와 FBP 신호의 위상을 비교하는 위상 비교기, 위상 비교기에 의해 얻어진 비교 결과에 따라 차지 펌프 신호를 출력하는 차지 펌프, 이 차지 펌프 신호를 수신하여 전압 제어 신호를 출력하는 로우 패스 필터(LPF), 이 전압 제어 신호에 따라 발진 주파수가 변하는 VCO(Voltage Controlled Oscillator), VCO에서의 주파수 신호를 1/n 으로 주파수 분할하여 HOUT 신호를 생성하는 주파수 분할기, 및 HOUT 신호에 따라 CRT의 수평 드라이브 동작을 수행하는 CRT 드라이브 회로를 포함한다.

도 8은 종래의 PLL 회로의 주요 부분을 자세히 나타낸다. 위상 비교기(30)는 일반적으로 사용되는 주파수/위상 비교형의 위상 비교기이고, NAND 회로(121 내지 129)와 인버터(715)로 구성된다. 참조 번호(701)은 수평 동기 신호이고, 702는 FBP 신호이고, 707 및 708은 위상 오차 신호를 나타내는 UP 및 DOWN 신호이다. 차지 펌프(40)는 정 전류원(743 및 746), P 채널 MOS 트랜지스터(744), 및 N 채널 MOS 트랜지스터(745)로 구성된다. LPF(50)는 레지스터(501), 커패시터(502 및 503), 및 NPN 트랜지스터(504)로 구성된다.

도 9의 (a) 내지 (g)는 수평 동기 신호(701)가 상기 배열을 갖는 PLL 회로에통상적으로 입력된 경우를 나타낸다. 도 9의 (c) 및 (d)에 나타낸 바와 같이, 입력된 수평 동기 신호(701)(도 9의 (a)) 및 FBP 신호(702)(도 9의 (b)) 사이의 위상차(t23 - t22)를 나타내는 신호는 위상 비교기(30)에서 UP 신호(707) 및 DOWN 신호(708)로서 추출된다. 추출된 UP 신호(707) 및 DOWN 신호(708)는 도 9의 (e) 및 (f)에 나타낸 바와 같이 UP 출력 신호(711) 및 DOWN 출력 신호(712)로서 차지 펌프(40)에 보내진다.

차지 펌프(40)는 UP 출력 신호(711) 및 DOWN 출력 신호(712)에 따라 차지 펌프 신호를 출력한다. LPF(50)는 차지 펌프 신호를 변환하여 얻어진 전압 제어 신호 전압를 사용함으로써 VCO(60)를 제어한다. 이 경우에, LPF(50)에서 출력된 제어 전압 신호를 거의 일정한 전압으로 유지하기 위하여, 이미터 전압이 베이스 전압 보다 높게 유지되는 LPF(50)의 트랜지스터(504)가 턴오프 된다. 이 동작으로 도 9g에 나타낸 바와 같이, LPF(50)의 출력 전압은 변화되지 않는다.

LPF(50)의 커패시터(503)는 고주파 성분을 필터하고, 커패시터(502)는 저주파 성분을 필터한다. 일반적으로, PLL 루프의 발진을 안정화하기 위하여, 커패시터(502)의 정전 용량은 커패시터(503) 보다 수십 또는 수백배 만큼 더 크게 설정된다.

이러한 이유로, 커패시터(502)의 레지스터(501)측의 전위는 LPF(50)의 출력 전압 보다 낮게 떨어진다. 그러므로, NPN 트랜지스터(504)의 베이스 및 이미터 사이의 전압이 트랜지스터가 턴온되었을 때의 위상차를 초과하면, 전원 VDD에 접속된 콜렉터로부터 이미터를 통해 차지가 공급되어, LPF(50)의 출력 전압의 강하를 지연한다.

도 10의 (a) 내지 (g)는 수평 동기 신호(701)가 차단되었을 경우를 나타낸다. 수평 동기 신호 입력(701)(도 10의 (a))가 차단되는 경우, 위상 비교기(30)는 도 10의 (d) 및 (f)에 나타낸 바와 같이, FBP 신호(702)(도 10의 (b))가 입력되는 순간(t34)에서의 위상차를 나타내는 DOWN 신호(708)(도 10의 (d))를 출력하고 있다. DOWN 신호(708)가 DOWN 출력 신호(712)(도 10의 (f))로 변환되어 차지 펌프(40)의 N 채널 MOS 트랜지스터(745)가 턴온된다. 이러한 동작으로, 도 10의 (g)에 나타낸 바와 같이, LPF(50)의 출력 전압이 강하된다. 도 10의 (c) 및 (e)는 각각 UP 신호(707) 및 UP 출력 신호(711)를 나타낸다.

이 경우에, 트랜지스터(504)의 베이스 이미터 ON 전압은 일반적으로 약 0.7 V가 되도록 요구되고, 트랜지스터(504)는 대응하는 전위차가 생성될 때까지 오프로 유지된다. 이러한 이유로, LPF(50)의 출력 전압은 갑자기 강하되고, VCO(60)의 발진 주파수도 감소되어, 주파수 분할 출력으로서의 HOUT 신호의 주파수가 감소되게 된다. 그러나, HOUT 신호의 주파수가 갑자기 감소되면, 전자 빔에 대한 편향 전압이 갑자기 상승하여 CRT 모니터를 파괴시킨다. 그러므로, HOUT 신호의 주파수의 돌연한 감소를 막기 위한 대응책이 요구된다.

또한, 최근의 전력 절약에 대한 증가하는 경향 때문에 저 전원 전압에 기초하여 회로가 형성되고 있다. 이러한 경우에, 트랜지스터(504)가 턴온될 때의 위상차(베이스-이미터 전압)없이 LPF(50)의 출력 전압이 강하된다.

본 발명의 목적은 CRT 모니터의 파괴를 방지하는 CRT 모니터 수평 드라이브 신호용 PLL 회로를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본원 발명에서는 입력된 수평 동기 신호의 위상과 내부 기준 신호의 위상을 비교하고 위상차 신호를 출력하는 위상 비교 수단, 상기 위상 비교 수단으로부터 위상차 신호에 따라 차지 펌프 신호를 출력하는 차지 펌프 수단, 상기 차지 펌프 수단으로부터 차지 펌프 신호를 전압 제어 신호로 변환하는 필터 수단, 발진 주파수가 상기 필터 수단으로부터 출력된 상기 전압 제어 신호에 따라 제어되는 전압 제어 발진기, 상기 전압 제어 발진기로부터의 출력을 주파수 분할하고 수평 동기 신호에 의해 위상-록(phase-lock)된 CRT 모니터 수평 드라이브 신호를 출력하는 주파수 분할 수단 - 상기 CRT 모니터 수평 드라이브 신호는 상기 내부 기준 신호를 생성하는데 사용됨 -, 및 수평 동기 신호가 입력되는 구간 동안에는 상기 위상차 신호를 상기 위상 비교 수단으로부터 상기 차지 펌프 수단으로 출력하고, 수평 동기 신호가 입력되지 않는 구간 동안에는 상기 위상 비교 수단으로부터 위상차 신호를 출력하지 않는 스위칭 수단을 포함하는 CRT 모니터 수평 드라이브 신호용 PLL 회로가 제공된다.

도 1은 본 발명의 제1 실시예에 따른 CRT 모니터 수평 드라이브 신호에 사용되는 PLL 루프 블록을 나타내는 블록도.

도 2는 도 1에서 위상 비교기, 차지 펌프, 및 LPF의 회로도.

도 3의 (a)는 본 발명의 제2 실시예에 따른 위상 비교기의 회로도.

도 3의 (b)는 도 3의 (a)의 멀티플렉서의 입출력 논리를 나타내는 도면.

도 4는 본 발명의 제3 실시예에 따른 위상 비교기를 나타내는 블록도.

도 5는 본 발명의 제4 실시예에 따른 위상 비교기를 나타내는 블록도.

도 6의 (a) 내지 (j)는 수평 동기 신호가 통상 상태인 경우에 도 2의 PLL 회로의 동작을 설명하는 타이밍차트.

도 7의 (a) 내지 (j)는 수평 동기 신호가 차단된 경우에 도 2의 PLL 회로의 동작을 설명하는 타이밍차트.

도 8은 CRT 모니터 수평 드라이브 신호용 종래의 PLL 회로를 나타내는 블록도.

도 9의 (a) 내지 (g)는 수평 동기 신호가 통상 상태인 경우에 도 8의 PLL 회로의 동작을 설명하는 타이밍차트.

도 10의 (a) 내지 (g)는 수평 동기 신호가 차단된 경우에 도 8의 PLL 회로의 동작을 설명하는 타이밍차트.

<도면의 주요 부분에 대한 부호의 설명>

1 : 수평 동기 신호(Hsync)

2 : 위상 비교기

3 : 위상 비교 결과 출력

4 : 차지 펌프

5 : 로우 패스 필터(LPF)

6 : VCO

7 : 분할기

8 : 수평 드라이브 신호

9 : CRT 드라이브 회로

10 : 플라이백 펄스 신호(FBP)

11 : PLL 루프 블록

12 : VCO 제어 신호

본 발명은 첨부된 도면을 참조하여 이하에 자세히 설명된다.

도 1은 본 발명의 제1 실시예에 따른 PLL 블록을 나타낸다. 도 1을 참조하여, PLL 루프 블록(11)은 입력된 수평 동기 신호(1)와 FBP 신호(10)의 위상 및 주파수를 비교하는 위상 비교기(2), 위상 비교를 나타내는 위상차 신호(3)에 따라 위상 비교기(2)로부터 차지 펌프 신호(UP/DOWN 신호)를 출력하는 전류 출력형 차지 펌프(4), 패시브형 래그 리드 필터(passive lag-lead filter)로 구성되어 차지 펌프(4)로부터의 출력을 제어 전압 신호(12)로 변환하는 LPF(5), LPF(5)로부터 제어 전압 신호(12)에 따라 발진 주파수가 변하는 VCO(6), 주파수 분할 비율 n(n은 양의 정수)은 입력된 수평 동기 신호(1)의 주파수 및 VCO(6)의 발진 주파수에 기초하여 결정되는 프로그램 가능한 1/n 주파수 분할기(7), 및 1/n 주파수 분할기(7)로부터 출력된 HOUT 신호(8)에 따라 CRT 모니터의 수평 드라이브 동작을 수행하는 CRT 드라이브 회로(9)로 구성된다.

CRT 드라이브 회로(9)는 HOUT 신호(8)를 참조하여 전자 빔 편향 전압을 생성하여 수평 시스템의 주사 및 프라이백 처리을 수행한다. 동시에, CRT 드라이브 회로(9)는 편향 전압을 생성하는 코일을 통해 얻어진 신호인 FBP 신호(10)를 출력하고, CRT 모니터의 디스플레이 시스템에 대한 기준으로서 작용한다. 위상 비교기(2)는 FBP 신호(10)와 수평 동기 신호(1)의 위상을 비교하여 HOUT 신호(8)를 위상-록(phase-lock)한다.

수평 동기 신호(1)는 개인용 컴퓨터, 신호 생성기 등으로부터 출력된 신호이다. 이 경우에, 동기 극성이 정극성으로서 조절된다. 이 극성이 부극성이면, 반전 회로를 추가하는 것만 요구된다.

도 2는 위상 비교기(2), 차지 펌프(4), 및 LPF(5)를 상세하게 나타낸다.

위상 비교기(2)는 입력된 수평 동기 신호(101)(도 1의 수평 동기 신호(1)에 대응함)를 지연하여 지연된 수평 동기 신호(105)를 출력하는 지연 회로(103), FBP신호(102)(도 1의 FBP 신호(10)에 대응함)를 지연하여 지연된 FBP 신호(106)를 출력하는 지연 회로(104), 및 지연된 수평 동기 신호(105)와 지연된 FBP 신호(106)의 주파수 및 위상을 비교하고 위상차를 나타내는 UP 신호(107) 및 DOWN 신호(108)를 출력하는 위상 비교 회로(114)를 포함한다. 위상 비교 회로(114)는 NAND 회로(121 내지 129)로 구성된다.

또한, 위상 비교기(2)는 수평 동기 신호 구간 동안에는 UP 출력 신호로서 UP 신호(107)를 출력하고 수평 동기 신호 구간 이외의 구간 동안에는 비교 결과를 출력하지 않도록 전원 VDD 레벨을 출력하는 스위칭 회로(109), 및 수평 동기 신호 구간 동안에는 DOWN 출력 신호(112)로서 DOWN 신호(108)의 반전된 신호를 출력하고 수평 동기 신호 구간 이외의 구간 동안에는 비교 결과를 출력하지 않도록 GND 레벨을 출력하는 스위칭 회로(110)를 포함한다. 스위칭 회로(109 및 110)는 입력된 수평 동기 신호(101)와 동일한 극성을 갖는 신호에 의해 형성된 스위칭 제어 신호(113)에 따라 스위칭 신호를 수행하는 스위치로 구성된다.

지연 회로(103 및 104)는 동일한 지연량을 갖는다. UP 신호(107)는 수평 동기 신호(101)의 위상이 FBP 신호(102)의 위상을 이끄는 경우에 출력된다. DOWN 신호(108)는 FBP 신호의 위상이 수평 동기 신호(101)의 위상을 이끄는 경우에 출력된다.

차지 펌프(4)는 위상 비교기(2)의 스위칭 회로(109)로부터의 출력이 입력되는 게이트를 갖는 P 채널 MOS 트랜지스터(404), 위상 비교기(2)의 스위칭 신호(110)로부터의 출력이 입력되는 게이트를 갖는 N 채널 MOS 트랜지스터(405),및 전류원(403 및 406)을 직렬로 하여 형성된다. LPF(5)는 레지스터(501) 및 커패시터(502 및 503)로 구성된다.

상기 PLL 회로의 동작은 다음에 설명된다. 도 1에 나타낸 PLL 회로는 입력된 수평 동기 신호(1)를 참조하여 PLL 루프 블록(11)을 사용하여 위상-록이 수행되는 배열을 사용한다. 이 경우의 문제는 HOUT 신호(8)로부터의 돌연한 변동이다.

CRT 드라이브 회로(9)는 HOUT 신호(8)의 주파수에 기초한 주파수/전압 변환을 수행하고, 전자 빔 편향 전압을 수 kV로 올리고, 수평 시스템의 주사/플라이백 처리를 수행한다. 이때, HOUT 신호(8)의 주파수가 갑자기 감소되면, 편향 전압이 갑자기 상승하여, CRT 모니터가 파괴된다. PLL 루프 블록(11)에 대한 기준 신호로서 수평 동기 신호(1)가 차단될 경우에 HOUT 신호(8)의 주파수가 갑자기 감소된다.

PLL 루프 블록(11)에 대한 기준 신호가 차단될 경우에, 위상 비교기(2)는 주파수를 0 Hz로 결정한다. 그 결과, VCO(6)의 발진 주파수는 한계로 감소되어, CRT가 파괴된다. 예를 들어, 개인용 컴퓨터를 CRT 모니터에 접속하는 케이블이 단절되었을 경우에, 수평 동기 신호(1)가 차단된다.

CRT 모니터 시스템에서, 마이크로컴퓨터는 일반적으로 수평 동기 신호의 존재/부재를 모니터한다. 마이크로컴퓨터는 결정을 수행하고 결정 결과를 통지한다. 그러므로, 수평 동기 신호(1)가 갑자기 차단되면, HOUT 신호(8)에서의 변동은 마이크로컴퓨터를 사용하여 억제될 수 없다. 이러한 이유로, HOUT 신호(8)를 생성하는 PLL 루프에서 이러한 현상에 대한 대응책이 요구된다.

본 발명은 수평 동기 신호(1)가 갑자기 차단될지라도 HOUT 신호(8)의 주파수변동을 억제하는 수평 동기 신호 구간 동안에만 UP/DOWN 출력 신호(111 및 112)를 출력하는 스위칭 회로(109 및 110)를 포함한다.

수평 동기 신호(101)(수평 동기 신호(1))가 통상적으로 입력되는 경우에 PLL 회로의 동작은 도 6의 (a) 내지 (j)를 참조하여 다음에 자세히 설명된다.

위상 비교기(2)는 수평 동기 신호(101)(도 6의 (a))를 지연 회로(103)의 지연량 T(t02 - t01) 만큼 지연하는 지연된 수평 동기 신호(105)(도 6의 (b))의 위상과 FBP 신호(102)(도 6의 (c))를 지연 회로(104)의 지연량 T(t03 - t01) 만큼 지연하는 지연된 FBP 신호(106)(도 6의 (d))의 위상을 비교하고, 도 6의 (e)에 나타낸 바와 같이 위상차 α를 나타내는 UP 신호(107)를 출력한다.

위상 비교기(2)는 수평 동기 신호(101)(도 6의 (a))를 지연 회로(1030의 지연량(t05 - t04) 만큼 지연하는 지연된 수평 동기 신호(105)(도 6의 (b))의 위상과 FBP 신호(102)를 지연 회로(104)의 지연량(t06 - t04) 만큼 지연하는 지연된 FBP 신호(106)(도 6의 (d))의 위상과 비교하고, 위상차를 나타내는 DOWN 신호(108)를 출력한다. 타이밍 차트에서, 두 신호는 지터 등을 나타내는 약간의 위상차 α로 나타낸다.

지연된 FBP 신호(106)의 입력 시간이 수평 동기 신호(101)가 시간 t04에서 입력되는 경우와 같이, 지연된 수평 동기 신호(105)의 입력 시간을 이끌 때, UP/DOWN 신호(107 및 108)가 스위칭 회로(109 및 110)의 ON 시간 보다 빠른 시간에 출력된다. 이러한 이유로, 지연 회로(103 및 104)의 지연량은 예상되는 지터량 보다 크게 설정된다.

UP/DOWN 신호(107 및 108)가 스위칭 회로(109 및 110)의 ON 시간(도 6g) 동안에만 출력되기 때문에, UP 출력 신호(111)가 도 6h에 나타낸 바와 같이 UP 신호(107)와 동일한 시간에 출력된다. 또한, DOWN 출력 신호(112)가 도 6i에 나타낸 바와 같이 DOWN 신호(108)와 동일한 시간에 반전된 신호로서 출력된다.

UP 출력 신호(111) 및 DOWN 출력 신호(112)가 차지 펌프(4)의 PMOS 트랜지스터(404) 및 NMOS 트랜지스터(405)에 입력되는 경우에, LPF(5)에 의해 완만해진 전압은 도 6j에 나타낸 바와 같이 변한다. 보다 자세히, UP 출력 신호(111)가 L 레벨이 될 때, PMOS 트랜지스터(404)가 턴온된다. 그 결과, 차지가 VDD로부터 공급되어 LPF 전압을 상승시킨다. DOWN 출력 신호(112)가 H 레벨로 변할 때, 차지가 GND로 제거되어 LPF(5)의 출력 전압을 낮춘다.

상기의 경우 이외의 경우에, 트랜지스터(404 및 405)가 오프로 유지되기 때문에, 높은 임피던스가 설정되고, LPF(5)의 출력 전압이 이전 상태로 유지된다. 이러한 방식으로 수평 동기 신호(101)와 FBP 신호(102) 사이의 위상차 α에 따라 LPF(5)의 전압을 변화시킴으로써 VCO(6)가 위상-록 상태를 생성하도록 제어된다.

수평 동기 신호(101)(수평 동기 신호(1))가 차단되는 경우에 PLL 회로의 동작이 도 7의 (a) 내지 (j)를 참조하여 다음에 상세하게 설명된다.

수평 동기 신호(101)(도 7의 (a))가 차단되는 경우에, FBP 신호(102)(도 7의 (c)) 및 지연된 FBP 신호(106)(도 7의 (d))가 변화 없이 입력된다. 이러한 이유로, 도 7의 (f)에 나타낸 바와 같이, DOWN 신호(108)는 수평 동기 신호(101)가 차단된 직후에 지연된 FBP 신호(106)가 입력되는 순간(t14)으로부터 위상차가 예를들어 L 레벨 상태로 생성되는 상태로 이동한다. 도 7의 (b) 및 (e)는 지연된 수평 동기 신호(105) 및 UP 신호(107)를 각각 나타낸다.

시간 t14에서, 수평 동기 신호(101)는 이미 차단되고 입력되지 않기 때문에, 스위칭 회로(109 및 110)는 도 7의 (g)에 입력된 바와 같이 OFF 상태로 설정된다. 그러므로, 스위칭 신호(110)가 DOWN 신호(108)의 상태에 관계없이 GND 레벨 신호를 출력한다. 즉, UP 출력 신호(111)가 도 7의 (b)에 나타낸 바와 같이 H 레벨에서 유지되고, DOWN 출력 신호(112)가 도 7의 (i)에 나타낸 바와 같이 L 레벨로 유지된다.

그러므로, 도 7의 (j)에 나타낸 바와 같이 어떤 충전/방전 동작도 수행되지 않기 때문에, 차지 펌프(4)의 어떤 트랜지스터도 턴온되지 않고, LPF(5)로부터의 출력이 제어 전압 신호(12)를 일정하게 유지한다. LPF(5)로부터의 제어 전압(12)이 어떤 변동도 겪지 않으므로, VCO(6)가 일정한 발진 주파수를 출력한다. 그 결과, HOUT 신호(8)는 수평 동기 신호(101)의 차단 직전에 설정된 것과 동일한 주파수를 유지한다.

스위칭 회로(109 및 110) 없이, NMOS 트랜지스터(405)가 유지되고, 따라서 LPF(5)의 전압이 갑자기 강하된다. 그러므로, VCO(6)의 발진 주파수가 감소된다. 그 결과, HOUT 신호의 주파수가 갑자기 감소된다.

본 발명의 제2 실시예에 따른 PLL 회로가 도 3의 (a) 및 (b)를 참조하여 다음에 설명된다. 이 실시예는 스위칭 회로(109 및 110)가 멀티플렉서(116 및 117)에 의해 구현되는 점에서 제1 실시예와 다르다. 다른 배열은 제1 실시예와 동일하므로, 그 설명은 생략된다.

도 3의 (a)를 참조하여, 수평 동기 신호(101)에 기초한 스위칭 제어 신호(113)가 멀티플렉서(116 및 117)에 입력된다. 도 3의 (b)에 나타낸 바와 같이, 멀티플렉서(116 및 117)의 각각에서, 선택 신호(스위칭 제어 신호(113))가 H 레벨일 때, 입력 단자(1)에 입력된 신호가 선택되어 출력되고, 반면에 선택 신호가 L 레벨일 때, 입력 단자(2)에 입력된 신호가 선택되어 출력된다.

이 실시예에서, 제1 실시예와 같이, PLL 회로는 도 6의 (a) 내지 (j) 및 도 7의 (a) 내지 (j)의 타이밍차트에 따라 동작한다. 그러므로, 수평 동기 신호(101)가 차단될지라도, HOUT 신호(8)는 차단 직전에 설정된 주파수와 동일한 주파수를 유지한다.

본 발명의 제3 실시예에 따른 PLL 회로는 도 4를 참조하여 다음에 설명된다. 이 실시예는 스위칭 회로(109 및 110)가 NAND 게이트(118) 및 AND 게이트(119)에 의해 각각 구현되는 점에서 제1 실시예와 다르다. 다른 배열은 제1 실시예와 동일하므로, 그 설명은 생략된다.

도 4를 참조하여, NAND 게이트(118)가 두 입력, 예를 들어, 인버터(131)를 통한 UP 신호(107) 및 스위칭 제어 신호(113)를 수신하고, UP 출력 신호(111)를 출력한다. AND 게이트(119)는 두 입력, 예를 들어, 인버터(115)를 통한 DOWN 신호(108) 및 스위칭 제어 신호(113)를 수신하고, DOWN 출력 신호(112)를 출력한다. 수평 동기 신호(101)가 차단될지라도, 본 실시예에 따른 PLL 회로는 제1 실시예와 마찬가지로, 수평 동기 신호(101)의 차단 직전에 설정된 주파수와 동일한 주파수로 HOUT 신호(8)를 유지한다.

본 발명의 제4 실시예에 따른 PLL 회로는 도 5를 참조하여 다음에 설명된다. 이 실시예는 록/언록 상태가 위상-록 신호(132)에 따라 제어되는 록/언록 스위칭 회로(133)가 스위칭 제어 신호(113)의 루트에서 설정되는 점에서 제1 실시예와 다르다.

도 5를 참조하여, 록/언록 스위칭 회로(133)가 언록 상태일 경우에, 스위칭 제어 신호(113)의 루트가 차단되어, 스위칭 회로(109 및 110)를 항상 ON 상태로 유지된다. 록/언록 스위칭 회로(133)가 록 상태인 경우에, 스위칭 제어 신호(113)의 루트가 형성되고 스위칭 동작이 수행되어, 제1 실시예와 같이, 수평 동기 신호 구간 동안만 출력된 위상차를 출력한다.

수평 동기 신호 간격 동안에만 출력된 위상차를 출력하여, 록 시간의 연장을 방지할 수 있다.

상기 전술된 바와 같이, 본 발명에 따라, 수평 동기 신호 입력이 차단될지라도, HOUT 신호가 차단 직전에 설정된 주파수와 동일한 주파수로 유지되는 발진 주파수에서 출력되기 때문에, 주파수의 돌연한 감소에 기인한 CRT 모니터의 파괴를 방지할 수 있다.

또한, 단지 수평 동기 신호에 의해 제어되는 지연 회로 및 스위칭 회로를 부가하으로써 상기 회로가 실현될 수 있기 때문에, 회로 크기의 증가가 억제될 수 있다. 또한, 수평 동기 신호 입력과 FBP 입력에 대하여 동일한 배열 및 동일한 지연량을 갖는 지연 회로를 부가함으로써, 외부 잡음, 전원 전압 변동 등의 영향에 따른 특성 변화에 의해 지터가 악화되는 것을 방지할 수 있다.

Claims

CRT 모니터 수평 드라이브 신호용 PLL 회로에 있어서,

입력된 수평 동기 신호의 위상과 내부 기준 신호의 위상을 비교하고 위상차 신호를 출력하는 위상 비교 수단(2);

상기 위상 비교 수단으로부터 위상차 신호에 따라 차지 펌프 신호를 출력하는 차지 펌프 수단(4);

상기 차지 펌프 수단으로부터 차지 펌프 신호를 전압 제어 신호로 변환하는 필터 수단(5);

상기 필터 수단에서 출력된 상기 전압 제어 신호에 따라 발진 주파수가 제어되는 전압 제어 발진기(6);

상기 전압 제어 발진기에서의 출력을 주파수 분할하고 수평 동기 신호에 의해 위상-록(phase-lock)된 CRT 모니터 수평 드라이브 신호를 출력하는 주파수 분할 수단(7) - 상기 CRT 모니터 수평 드라이브 신호는 상기 내부 기준 신호를 생성하는데 사용됨 -; 및

수평 동기 신호가 입력되는 구간 동안에는 상기 위상 비교 수단으로부터 상기 차지 펌프 수단으로 상기 위상차 신호를 출력하고, 수평 동기 신호가 입력되지 않는 구간 동안에는 상기 위상 비교 수단으로부터 위상차 신호를 출력하지 않는 스위칭 수단(109, 110, 116, 117, 118, 119)

을 포함하는 것을 특징으로 하는 CRT 모니터 수평 드라이브 신호용 PLL 회로.
제1항에 있어서, 상기 주파수 분할 수단에서의 출력에 따라 CRT 수평 드라이브 처리를 수행하고 드라이브 처리시에 플라이백 펄스를 발생하는 CRT 드라이브 회로를 더 포함하고,

상기 위상 비교 수단은 수평 동기 신호의 위상과 상기 CRT 드라이브 회로로부터 내부 기준 신호로서 출력된 플라이백 펄스의 위상을 비교하는 것을 특징으로 하는 CRT 모니터 수평 드라이브 신호용 PLL 회로.
제1항에 있어서,

상기 수평 동기 신호를 지연시켜서 상기 위상 비교 수단에 출력하는 제1 지연 수단(103); 및

상기 내부 기준 신호를 지연시켜서 상기 위상 비교 수단에 출력하는 제2 지연 수단(104)

을 더 포함하는 특징으로 하는 CRT 모니터 수평 드라이브 신호용 PLL 회로.
제3항에 있어서, 상기 제1 및 제2 지연 수단은 동일한 지연 시간을 갖는 것을 특징으로 하는 CRT 모니터 수평 드라이브 신호용 PLL 회로.
제1항에 있어서, 상기 스위칭 수단은 두 신호의 위상 사이의 관계를 나타내고 상기 위상 비교 수단으로부터 출력되는 UP 및 DOWN 신호에 대응하여 배열되고, 수평 동기 신호에 따라 스위칭 동작을 수행하는 한 쌍의 스위치(108, 110)를 포함하는 것을 특징으로 하는 CRT 모니터 수평 드라이브 신호용 PLL 회로.
제5항에 있어서,

상기 차지 펌프 수단은 직렬로 접속되어 노드로부터 상기 필터 수단으로 차지 펌프 신호를 출력하는 P 채널 MOS 트랜지스터(404)와 N 채널 MOS 트랜지스터 (405)를 포함하고,

상기 P 채널 MOS 트랜지스터의 게이트는 상기 스위치 중 하나의 출력 단자에 접속되고,

상기 N 채널 MOS 트랜지스터의 게이트는 다른 스위치의 출력 단자에 접속되고,

상기 스위치 중 하나는 위상 비교 신호가 입력되는 구간 동안에는 상기 위상 비교기 수단으로부터 출력 단자로 UP 신호를 출력하고, 위상 비교 신호가 입력되지 않는 구간 동안에는 출력 단자를 전원에 접속하며,

상기 스위치 중 다른 하나는 위상 비교 신호가 입력되는 구간 동안에는 상기 위상 비교 수단으로부터 출력 단자로 DOWN 신호를 출력하고, 위상 비교기 신호가 입력되지 않는 구간 동안에는 출력 단자를 접지에 접속하는

것을 특징으로 하는 CRT 모니터 수평 드라이브 신호용 PLL 회로.
제1항에 있어서, 상기 스위칭 수단은 두 신호의 위상 사이의 관계를 나타내고 상기 위상 비교 수단에서 출력되는 UP 및 DOWN 신호에 대응하여 배열되고, 수평 동기 신호에 따라 선택 동작을 수행하는 한 쌍의 멀티플렉서(116, 117)를 포함하는 것을 특징으로 하는 CRT 모니터 수평 드라이브 신호용 PLL 회로.
제1항에 있어서, 상기 스위칭 수단은 두 신호의 위상 사이의 관계를 나타내고 상기 위상 비교 수단에서 출력되는 UP 및 DOWN 신호에 대응하여 배열되고, 수평 동기 신호에 따라 게이팅 동작을 수행하는 한 쌍의 게이트 회로(118, 119)를 포함하는 것을 특징으로 하는 CRT 모니터 수평 드라이브 신호용 PLL 회로.
제1항에 있어서,

위상 클럭 신호에 따라 수평 동기 신호를 사용하여 상기 스위칭 수단을 ON/OFF 제어하는 록/언록 스위칭 수단(133)을 더 포함하고,

상기 스위칭 수단의 스위칭 동작은 수평 동기 신호에 의해 제어되는 것을 특징으로 하는 CRT 모니터 수평 드라이브 신호용 PLL 회로.