KR100348198B1 - 동작 전압의 증가 없이 위상 오프셋을 감소시킬 수 있는위상 동기 루프 회로 - Google Patents

동작 전압의 증가 없이 위상 오프셋을 감소시킬 수 있는위상 동기 루프 회로 Download PDF

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Abstract

본 발명은 위상 동기 루프 회로에 관한 것으로서, 본 발명에 따른 위상 동기 루프 회로는 위상 비교기와, 적분기와, 전류 제어 발진기와, 귀환 분주기를 포함한다. 상기 비교기는 입력신호의 위상과 귀환신호의 위상을 비교하여 비교 결과를 발생한다. 상기 적분기는 상기 비교 결과에 따라 출력신호의 발진 주파수를 제어하는 제1의 전류를 발생한다. 상기 위상 제어기는 로크 상태에서 입력신호의 위상과 출력신호의 위상의 위상차가 감소되어 제2의 전류를 발생하도록 상기 비교 결과에 따라 출력신호의 위상을 제어한다. 상기 전류 전압 발진기는 출력신호를 발생한다. 출력신호는 상기 제1의 전류와 제2의 전류의 합이 되는 제3의 전류에 대응하는 주파수로 발진한다. 상기 귀환분주기는 출력신호에 대한 분주를 실행하여 상기 비교기에 보내는 귀환신호를 발생한다.

Description

동작 전압의 증가 없이 위상 오프셋을 감소시킬 수 있는 위상 동기 루프 회로{PLL circuit which can reduce phase offset without increase in operation voltage}
본 발명은 위상 동기 루프 (Phase-Locked Loop ; 이하 PLL이라 부른다)회로에 관한 것으로서, 특히 동작 전압을 올리지 않으면서 위상 오프셋을 감소시키는PLL 회로에 관한 것이다.
종래, 예컨대 정보처리, 통신 등과 같은 여러 분야에서 사용되는 기초기술의 하나로서 PLL 회로가 공지되어 있다. 상기 종래의 PLL 회로는 그 예가 도 1에 도시된 바와 같이 위상 주파수 비교기(50), 차지 펌프(51), 루프 필터(52), 전압 전류 변환기(53), 전류 제어 발진기(54) 및 귀환 분주기(55)가 제공되어 있다.
상기 위상 주파수 비교기(50)는 입력신호(fREF)와 귀환 분주기(55)로부터 출력된 귀환신호(fFB)의 위상 및 주파수를 비교하여, 상기 양 신호의 오차를 나타내는 증분신호(UP) 및 감분신호(DOWN)를 발생한다. 입력신호(fREF)로서는 예컨대 발진기(도시되지 않음)로부터의 클록신호가 사용된다. 상기 위상 주파수 비교기(50)에 의해 발생된 증분신호(UP)는 입력신호(fREF)에 대한 귀환신호(fFB)의 주파수 저하분과 위상 지연에 대응하는 펄스 폭을 갖는다. 또한, 감분신호(DOWN)는 입력신호(fREF)에 대한 귀환신호(fFB)의 주파수 상승분과 위상 진전에 대응하는 펄스 폭을 갖는다. 상기 위상 주파수 비교기(50)에서 발생된 증분신호(UP) 및 감분신호(DOWN)는 차지 펌프(51)에 공급된다.
상기 차지 펌프(51)는 싱글 출력의 차지 펌프이다. 상기 차지 펌프(51)는 증분신호(UP) 및 감분신호(DOWN)의 각 펄스 폭에 대응하는 전류 펄스를 발생하여 루프 필터(52)에 공급한다. 상기 루프 필터(52)는 저항기(R2) 및 커패시터(C4및 C5)를 포함한다. 상기 루프 필터(52)는 차지 펌프(51)에 의해 공급되는 전류 펄스에 응답하여 커패시터(C4및 C5)에 전하를 축적하는 동시에, 커패시터(C4및 C5)에 축적된 전하를 방전하며, 그 후, 상기 전류 펄스에 대응하는 전압을 발생한다. 상기 루프 필터(52)에 의해 발생된 전압은 전압 전류 변환기(53)에 공급된다.
상기 전압 전류 변환기(53)는 루프 필터(52)로부터 출력된 전압을 전류로 변환하여 전류 제어 발진기(54)에 공급한다. 전류 제어 발진기(54)는 전압 전류 변환기(53)에 의해 공급된 전류치에 대응하는 주파수로 발진하는 신호를 발생한다. 상기 전류 제어 발진기(54)는 로크 상태에서 입력신호(fREF) 주파수의 N배의 주파수로 발진한다. 상기 전류 제어 발진기(54)에 의해 발생된 신호는 PLL 회로의 출력신호(fOUT)로서 외부에 출력되는 동시에, 귀환 분주기(55)에 공급된다. 상기 귀환 분주기(55)는 귀환신호를 발생하는 출력신호(fOUT)를 1/N로 분주하여 위상 주파수 비교기(50)에 공급한다.
전술한 바와 같이 구성되는 종래의 PLL 회로의 동작이 이하에서 기술될 것이다. 귀환 분주기(55)로부터 위상 주파수 비교기(50)에 귀환되는 귀환신호(fFB)의 위상이 입력신호(fREF)의 위상 보다 지연되었다고 가정한다.
상기의 경우에, 위상 주파수 비교기(50)는 주파수 저하분과 위상 지연에 대응하는 펄스 폭을 갖는 증분신호(UP)를 발생하여 차지 펌프(51)에 공급한다. 차지 펌프(51)는 증분신호(UP)에 대응하는 전류를 방출하여 루프 필터(52)의 커패시터(C4및 C5)를 충전한다. 그에 따라, 루프 필터(52)에 의해 발생되는 전압은 높아지고,전압 전류 변환기(53)에 의해 출력되는 전류는 증가한다. 그 결과, 전류 제어 발진기(54)에 의해 출력되는 출력신호(fOUT)의 발진 주파수가 상승한다. 또한, 출력신호(fOUT)의 위상은 진전되어 입력신호(fREF)의 위상에 접근한다.
반면에, 귀환신호(fFB)의 위상이 입력신호(fREF)의 위상 보다 더 앞서가는 경우가 이하에서 기술될 것이다.
이 경우에, 위상 주파수 비교기(50)는 주파수 상승분과 위상 진전에 대응하는 펄스 폭을 갖는 감분신호(DOWN)를 발생하여 차지 펌프(51)에 공급한다. 그에 따라, 차지 펌프(51)는 감분신호(DOWN)에 대응하는 전류를 풀링(pulling)하여 루프 필터(52)의 커패시터(C4및 C5)를 방전시킨다. 그에 따라, 루프 필터(52)에 의해 출력되는 전압은 낮게 되어 전압 전류 변환기(53)에 의해 출력되는 전류를 감소시킨다. 그 결과, 전류 제어 발진기(54)에 의해 출력되는 출력신호(fOUT)의 발진 주파수가 하강한다. 또한, 출력신호(fOUT)의 위상이 지연되어 입력신호(fREF)의 위상에 접근한다.
전술한 바와 같이, PLL 회로는 출력신호(fOUT)의 위상 및 주파수와 입력신호(fREF)의 위상 및 주파수 각각을 항상 비교한다. 만일, 입력신호(fREF)에 대한 출력신호(fOUT)의 위상 지연 또는 위상 진전이 존재하면 그들을 보정 하도록 피드백 제어가 이루어진다. 만일, 위상 지연 및 위상 진전이 소정의 범위 내에 포함되면, 위상 주파수 비교기(50)는 동일한 짧은 펄스 폭을 갖는 증분신호(UP) 및 감분신호(DOWN)를 발생한다. 그에 따라, 루프 필터(52)의 커패시터(C4및 C5)에서 충전 및 방전되는 전하의 양이 서로 같게 되어 균형을 이루어, 상기 PLL 회로는 로크 상태가 된다.
상기 로크 상태에서, 출력신호(fOUT)의 위상 및 주파수는 입력신호(fREF)의 위상 및 주파수와 일치한다. 또한, 차지 펌프(51)는 보통, 위상차 즉 위상 지연 또는 위상 진전과 충전 또는 방전되는 전하의 량과의 관계에 있어서, 어느정도의 위상차가 없으면 전하의 충방전이 일어나지 않는 불감대를 갖고 있다. 따라서, 로크 상태에서도 동일한 펄스 폭을 갖는 증분신호 및 감분신호가 발생되도록 설계된다.
다음에, 종래의 다른 PLL 회로의 구성예는 도 2와 관련하여 이하에서 기술될 것이다. 상기 PLL 회로에서 사용되는 차지 펌프(61)는 차동 출력펌프이다. 즉, 차지 펌프(61)는 증분신호(UP)의 펄스 폭에 대응하는 전류 펄스(OUT1) 및 감분신호(DOWN)의 펄스 폭에 대응하는 전류 펄스(OUT2)를 발생하여 제1의 루프 필터(62A) 및 제2의 루프 필터(62B)에 각각 공급한다. 제1의 루프 필터(62A) 및 제2의 루프 필터(62B)의 구성 및 동작은 전술한 루프 필터(52)의 구성 및 동작과 동일하다. 그 후, 전압 전류 변환기(53)는 제1의 루프 필터(62A)로부터 출력된 신호와 제2의 루프 필터(62B)로부터 출력된 신호의 전위차를 전류신호로 변환한다.
상기 PLL 회로에 따르면, 전원 잡음, 루프 필터 이외의 회로와의 커플링 잡음 등의 원인에 의해 제1의 루프 필터(62A) 및 제2의 루프 필터(62B)의 각각에 포함되는 노이즈 성분은 서로 동등하여, 전체로서의 노이즈는 전압 전류 변환기(53)에서 소거된다. 즉, 제1의 루프 필터(62A)와 제2의 루프 필터(62B) 사이의 전위차는 상기 노이즈의 영향을 받지 않아 노이즈에 강한 PLL 회로를 얻을 수 있다는 장점이 있다.
또한, 도 1 및 도 2에 있어서, 커패시터(C5및 C5')는 펄스성 잡음이나 지터에 의해 야기된 신호 파형의 급격한 변화를 약화시키기 위해 장착된다. 커패시터(C5및 C5')의 용량값은 각각 커패시터(C4및 C4')의 용량에 비하여 대단히 작은 값이다.
전술한 설명은 종래의 일반적인 PLL 회로의 예이지만, 이들 종래의 PLL 회로가 갖는 몇몇의 결점을 제거한 PLL 회로가, 특개평8-84073호 공보에 가변 부하를 갖는 차동전류 제어 발진기로서 개시되어 있다. 상기 PLL 회로의 주요부의 구성을 도 3에 도시한다. 상기 PLL 회로에서는 위상 주파수 비교기(50)는 기준 클록이 되는 입력신호(fREF) 및 귀환 분주기(55)로부터의 귀환신호(fFB)를 입력하여, 한쌍의 증분펄스(UP) 및 감분펄스(DOWN)를 출력한다. 또한, 제1의 차지 펌프(71A)의 차동출력은 루프 필터(72)의 커패시터(CA및 CB)에 각각 공급되어 전압 전류 변환기(53)를 지나서 전류 제어 발진기(54)에 공급된다.
한편, 제2의 차지 펌프(71B)에서 출력되는 전류는 전류 제어 발진기(54)에 직접 공급된다. 이들 전압 전류 변환기(53)로부터의 전류 및 제2의 차지 펌프(71B)로부터의 전류에 의해 전류 제어 발진기(54)의 발진 주파수가 결정된다. 상기 전류 제어 발진기(54)의 출력은 출력신호(fOUT)로서 외부에 출력되는 동시에 귀환 분주기(55)를 경유하여 귀환신호(fFB)로서 위상 주파수 비교기(50)에 공급된다.
상기 PLL 회로에서는 도 1 및 도 2에 도시된 PLL 회로와는 달리 2개의 차지 펌프를 구비하고 있다. 도 1에 있어서의 차지 펌프의 출력전류를 IP로 했을 때, 루프 필터에서의 신호 처리는 교류이론에 있어서의 라플라스변환 후의 식으로서 「IP·(R2+ 1/(s·C4)) = IP·R2+ IP/(s·C4)」로 표현될 수 있고, 상기 식의 우변 제2 항은 주파수를 변화시키는 적분항이고, 우변 제1 항은 순간적으로 위상을 변화시키는 선형항이다.
이와 반대로, 도 3의 PLL 회로에서는 제1의 차지 펌프(71A)는 주파수(적분항)을 제어하고, 제2의 차지 펌프(71B)는 위상(선형항)을 제어한다. 또한, 선형항은 전압 전류 변환기의 게인을 「gvi」라고 가정했을 때, 「IP·R2·gvi」가 되는 전류치가 직접 전류 제어 발진기에 입력 되도록 제2 차지 펌프를 설계하면 양호하다.
전술한 바와 같이, 차지 펌프는 2 부분으로 나누어 지므로, 도 1 및 도 2에 도시한 루프 필터(52, 62A, 62B)를 구성하는 저항기(R2, R2')가 필요없게 된다. 그 결과, 저항을 형성하기 위한 칩 면적이 필요없게 되기 때문에 집적도의 향상에 크게 기여한다고 하는 이점이 있다. 보통, 저항기(R2)의 저항치는 100KΩ 내지 10M이며, 칩 면적중 100㎛각 내지 1mm각의 영역을 차지하고 있기 때문에, 상기 저항기가필요치 않다는 것은 집적도의 향상에 크게 기여한다.
그런데, 도 1에 도시된 PLL 회로의 차지 펌프(51)는 예컨대 도 4에 도시된 바와 같이 구성되어 있다. 상기 차지 펌프(51)에서는 증분신호(UP)에 응답하여 P채널 MOS 트랜지스터(Q2)가 온으로 변한다. 따라서, 전원(VDD)에서 루프 필터(52)의 커패시터(커패시터(C4및 C5))에 전하가 주입되고, 감분신호(DOWN)에 응답하여 N채널 MOS 트랜지스터(Q11)가 온으로 변한다. 따라서, 루프 필터(52)의 커패시터에 축적된 전하가 방전된다.
그러나, 상기 종래의 차지 펌프(51)에는 다음과 같은 문제가 있다.
로크 상태에서는 증분신호(UP)의 펄스 폭과 감분신호(DOWN)의 펄스 폭은 같기 때문에, 루프 필터(52)의 커패시터에 주입되는 전하와 커패시터로부터 빠저나가는 전하의 량은 같아야 하는데 이하의 2개의 원인에 의해서 같지 않게 된다는 문제이다.
제1의 원인은 이하와 같다.
즉, 스위치로서 동작하는 P채널 MOS 트랜지스터(Q10)가 온으로 되었을 때 정전류원으로서 동작하는 P채널 MOS 트랜지스터(Q9)의 소스-드레인 사이에 인가되는 전압이 루프 필터의 전압에 따라 변화된다. 마찬가지로, 스위치로서 동작하는 N채널 MOS 트랜지스터(Q11)가 온으로 변했을 때 정전류원으로서 동작하는 N채널 MOS 트랜지스터(Q12)의 소스-드레인 사이에 인가되는 전압이 루프 필터의 전압에 따라 변화된다. 어떠한 경우에도 단위시간에 루프 필터에 유입하는 전하량, 또는 단위시간에 루프 필터로부터 유출되는 전하량은 루프 필터의 전압에 따라 변화된다. 여기서, 전하량에 대한 루프 필터의 전압에 따른 변화분에 대하여, 전원(VDD)에 접속된 P채널 MOS 트랜지스터(Q9)측상의 변화분은 접지에 접속된 N채널 MOS 트랜지스터(Q12)측상의 변화분의 반대방향이다. 그 결과, 증분신호(UP)와 감분신호(DOWN)가 동일한 길이의 펄스이더라도 커패시터로부터 충방전 되는 전하의 량은 서로 다르다.
제2의 원인은 다음과 같다.
즉, 제조 공정상의 요인 등에 의해 PMOS 트랜지스터와 NMOS 트랜지스터에 형성되는 각 기생용량이 다르다는 점이다. 그 결과, 기생용량으로의 전하의 주입 및 기생용량으로부터의 전하의 방전은 루프 필터(52)의 출력전압, 즉 발진 주파수에 의존하여 변화된다. 또한, 상기 전하는 결코 소거되지 않는다.
그 결과, 루프 필터(52)의 용량소자가 예컨대 실질적으로 과도한 상태로 충전되는 상태가 발생한다. 상기 상태가 되면 발진 주파수가 높아지는 동시에 입력신호(fREF)의 위상에 대하여 출력신호(fOUT)의 위상이 진전된다. 그에 따라, 감분신호(DOWN)의 펄스 폭이 길어져서 루프 필터(52)의 용량소자로부터 방전되는 전하량이 제로가 된다. 그리고, 상기 상태에서 평형을 이룬다. 따라서, 입력신호(fREF)의 주파수는 출력신호(fOUT)에 동기하지만, 출력신호(fOUT)의 위상은 입력신호(fREF)의 위상에 대하여 더 진전한 채로 로크 상태로 들어 가는 소위 위상 오프셋이 발생한다.
상기 제1의 이유에 대응하는 문제는 일본국 특개평8-84073호 공보에 개시된 PLL 회로에서 채용된 것과 같은 캐스케이드(cascade) 접속이라는 회로기술을 사용함으로써 해결될 수 있다. 그렇지만, 상기 캐스케이드 접속을 사용하면 높은 동작 전압을 공급하여야 한다는 문제점이 있다. 따라서, 캐스케이드 접속을 사용하지 않는 PLL 회로가 요청된다.
또한, 상기 제2의 이유에 대응하는 다른 문제는 일본국 특개평8-84073호 공보에 개시된 PLL 회로와 같이 스위치회로를 차동회로로서 구성함으로써 해결될 수 있다. 그러나, 상기의 구성은 하나의 수단은 되지만 충분하지는 않다.
이하에는 Ilya I. Novof, John Austin, Ram Kelkar, Don Strayer, Steve Wayatt, IEEE JOURNAL OF SOLID-STATE CIRCUIT, VOL. 30, NO 11, NOVEMBER 1995, PP 1259 내지 1266의 "Fully Intergrated CMOS Phase-Locked Loop whth 15 to 240MHz Locking Range and ±ps Jitter",라는 타이틀의 논문에 개시된 기술이 설명될 것이다. 즉, 0.5 ㎛의 디지털 CMOS 기술에서의 완전 집적 위상 동기 루프(PLL)에 관한 것이 기술되어 있다. 상기 PLL은 15 내지 240MHz의 동기 범위를 갖는다. 상기 정(static) 위상의 에러는 100MHz 출력 주파수에서 피크대 피크의 지터가 ±50 ps로 ±100 ps보다 적다. 상기 PLL은 전류 제어 발진기로의 피드포워드(feedforward) 전류 접합을 실현함으로써 얻어진 무저항의 구조를 갖는다.
이하에는 Novof 등의 미국 특허 제5,619,161(US005619161A)호에 개시된 기술이 설명될 것이다. 즉, 위상 동기 루프 회로는 "불감대(dead zone)"가 없는 INC 및DEC 펄스를 발생하기 위해 클록 분배 트리로부터의 피드백과 분주회로를 사용하는 위상/주파수 검출기를 포함한다. 한쌍의 전하 펌프는 상기 INC 및 DEC펄스를 수신한다. 하나의 차지 펌프는 차동펌프로서 동상(common-mode)로 제어된 전압을 유지하는 전압 제어 동상 피드백 회로를 구비하고 있다. 차동 전류는 상기 차지 펌프에 의해 루프 필터 회로에 출력된다. 다른 차지 펌프는 전압으로부터의 입력을 전류 변환기에 또한 수신하는 전류 제어 발진기에 전류를 공급하는 싱글 단자 출력 펌프이다. 상기 전류 제어 발진기는 입력 전류의 크기에 따라 역으로 변화하는 가변 저항 부하를 포함한다. 로크 위상에서 출력된 전류 제어 발진기의 지터를 감소시키는 지터 제어회로가 제공되어 있다. 또한, 루프가 로크된 조건에 들어가는 경우에 로크 지시를 제공하며 시간에 독립적인 로크 인디케이터가 제공되어 있다.
본 발명은 전술한 문제를 고려하여 이루어진 것이다. 따라서, 그 목적은 위상 오프셋의 발생을 방지할 수 있는 PLL 회로를 제공함에 있다. 또한, 본 발명의 다른 목적은 동작 전압을 낮게 억제할 수 있는 PLL 회로를 제공함에 있다.
본 발명의 일 특징을 달성하기 위하여, PLL 회로는 입력신호의 위상과 귀환신호의 위상을 비교하는 비교기와, 상기 비교 결과에 따라 출력신호의 발진 주파수를 제어는 제1의 전류를 발생하는 적분기와, 로크 상태에서 상기 입력신호와 상기 출력신호의 위상차가 감소되어 제2의 전류를 발생하도록 상기 비교 결과에 따라 상기 출력신호의 위상을 제어하는 위상 제어기와, 상기 제1의 전류와 상기 제2의 전류의 합이 되는 제3의 전류에 대응하는 주파수로 발진하는 상기 출력신호를 발생하는 전류 제어 발진기와, 상기 출력신호에 대한 분주를 실행하여 상기 비교기에 보내는 상기 귀환신호를 발생하는 귀환 분주기를 포함하고 있다.
이 경우, 위상 제어기는 위상 오프셋을 방지해 준다.
또한, 이 경우에, 상기 비교기는 상기 입력신호의 상기 위상과 상기 귀환신호의 상기 위상을 비교하는 것 이외에 또한 상기 입력신호의 주파수를 상기 귀환신호의 주파수와 비교하여 상기 비교 결과를 발생한다.
또한, 이 경우에, 상기 적분기는 제1의 차지 펌프, 제1의 루프 필터 및 제1의 전압 전류 변환기를 포함하고, 상기 제1의 차지 펌프는 상기 비교 결과에 대응하는 단일의 전류를 출력하는 단일의 출력부를 구비하고, 상기 제1의 루프 필터는 상기 단일의 출력부에 접속된 제1의 커패시터를 구비하고, 상기 제1의 전압 전류 변환기는 상기 제1의 루프 필터에 의해 발생된 전압을 상기 제1의 전류로 변환한다.
이 경우에, 상기 적분기는 소정의 제1의 전하펌프, 소정의 제1의 루프 필터 및 소정의 전압 전류 변환기를 포함하고, 상기 소정의 제1의 전하펌프는 상기 비교 결과에 대응하는 소정의 전류 각각을 출력하는 제1 및 제2의 출력부를 포함하고, 상기 소정의 루프 필터는 상기 소정의 제1의 출력부에 접속된 소정의 제1의 커패시터와 상기 소정의 제2의 출력부에 접속된 소정의 제2의 커패시터를 포함하고 있다.
상기 특정한 제1의 전압 전류 변환기는 상기 특정한 제1의 루프 필터에 의해 발생된 특정한 전압을 상기 제1의 전류로 변환한다.
또한, 이 경우에, 상기 적분기는 상기 소정의 전류 전압 변환기에 입력된 소정의 상기 전위를 소정의 제1의 선결된 범위 내에 유지하는 소정의 동상 전압(common-mode voltage) 제어기를 더 포함하고 있다.
또한, 이 경우에, PLL 회로는 상기 전류 제어 발진기로부터 상기 출력신호를 입력하여 상기 귀환 분주기에 출력하는 클록 트리(clock tree) 합성 버퍼부를 더 포함하고 있다.
이 경우에, 상기 위상 제어기는 상기 비교기로부터의 비교 결과에 대응하는 전류를 각각 출력하며 저항을 통해 서로 접속된 제1 및 제2의 출력부를 구비하는 차동 차지 펌프를 포함하고 있다.
또한, 이 경우에, 상기 저항기의 저항값은 1㏀이다.
또한, 이 경우에, 상기 위상 제어기는 상기 저항을 가로지르는 전위차를 상기 제2의 전류로 변환한다.
또한, 이 경우에, 상기 위상 제어기는 상기 제1의 출력부에 접속된 제1의 커패시터 및 상기 제2의 출력부에 접속된 제2의 커패시터와, 상기 저항기를 구비하고 있는 루프 필터를 포함하고 있다.
또한, 이 경우에, 상기 제1 및 제2의 커패시터 각각은 펄스 노이즈에 의해 야기된 샤아프(sharp) 전압 변동을 방지한다.
또한, 이 경우에, 상기 위상 제어기는 상기 전압 전류 변환기에 입력된 전위를 선결된 범위 내로 유지하는 동상 전압 제어기를 포함하고 있다.
또한, 이 경우에, 선결된 값을 갖는 전압은 상기 전압 전류 변환기에 입력된전위가 선결된 값의 범위내로 유지되도록 상기 저항기의 중심점에 공급이 된다.
또한, 이 경우에, 상기 위상 제어기는 상기 저항기와, 상기 제1 및 제2의 출력부와 접속되어 있는 제3의 커패시터를 구비하고 있는 소정의 루프 필터를 포함하고 있다.
또한, 이 경우에, 선결된 값을 갖는 전압은 상기 저항의 중심점에 공급이 된다.
이 경우에, 상기 차동 차지 펌프는 제1 및 제2의 회로를 포함하고, 상기 제1의 회로는 제1의 정전류원, 제1의 P채널 MOS 트랜지스터, 제1의 N채널 MOS 트랜지스터를 직렬로 포함하고, 상기 제1의 P채널 MOS 트랜지스터와 상기 제1의 N채널 MOS 트랜지스터 사이의 제1의 접속점은 상기 제1의 출력부에 대응하고, 상기 제2의 회로는 제2의 정전류원, 제2의 P채널 MOS 트랜지스터, 제2의 N채널 MOS 트랜지스터를 직렬로 포함하고, 상기 제2의 P채널 MOS 트랜지스터와 상기 제2의 N채널 MOS 트랜지스터 사이의 제2의 접속점은 상기 제2의 출력부에 대응한다.
또한, 이 경우에, 상기 차동 펌프회로는 캐스케이드(cascade) 접속에 관한 회로 기술을 사용하지 않고 구성된다.
또한, 이 경우에, 상기 제1 및 제2의 출력부는 상기 저항기 대신에 배선을 통해 서로 접속된다.
이 경우에, 상기 차동 차지 펌프는 상기 입력신호의 상기 위상과 상기 귀환신호의 상기 위상 사이의 설정값 보다 큰 소정의 위상차가 존재하지 않으면 전하가 결코 충전되지 않거나 방전되지 않는 불감대(dead band)를 구비하고 있다.
본 발명의 PLL회로에 따르면, 위상 제어부는 위상주파수 비교기로부터의 비교 결과에 따라 전류 펄스를 단시간만 발생하여 출력신호의 위상을 제어한다. 따라서, 로크 상태에서 생기는 입력신호와 출력신호의 위상차인 위상 오프셋을 감소시킬 수 있고 위상 오프셋의 발생을 방지할 수 있다.
본 구성에 의하면, 종래의 기술에서 기술된 캐스케이드 접속에 관한 회로 기술은 필요치 않으므로 PLL 회로가 저 전압에서 동작될 수 있는 이점이 있다.
도 1은 종래의 PLL 회로의 구성예를 도시하는 블록도.
도 2는 종래의 다른 PLL 회로의 구성예를 도시하는 블록도.
도 3은 종래의 또 다른 PLL 회로의 구성예를 도시하는 블록도.
도 4는 종래의 PLL 회로에서의 차지 펌프 및 루프 필터의 상세한 구성을 도시하는 회로도.
도 5는 본 발명의 실시예에 따른 PLL 회로의 구성을 도시하는 블록도.
도 6은 도 5에 있어서의 제1 및 제2 차지 펌프의 구성을 도시하는 회로도.
도 7은 도 5에 있어서의 제2 루프 필터의 변형예를 도시하는 회로도.
이하, 본 발명의 일 실시예는 첨부된 도면을 참조하여 기술될 것이다.
도 5는 본 발명의 실시예에 따른 PLL 회로의 구성을 도시하는 블록도이다. 상기 PLL 회로는 위상 주파수 비교기(10), 적분기(20), 위상 제어기(21), 전류 제어 발진기(14), CTS 버퍼(15) 및 귀환 분주기(55)로서 구성되어 있다.
위상 주파수 비교기(10)는 입력신호(fREF)의 위상 및 주파수와 귀환 분주기(55)로부터의 귀환신호(fFB)의 위상 및 주파수를 비교하여, 이들 양 신호의 오차를 나타내는 증분신호(UP) 및 감분신호(DOWN)을 발생한다. 입력신호(fREF)로서는 예컨대 도시되지 않은 발진기로부터의 클록신호가 사용된다. 상기 위상 주파수 비교기(10)에서 발생되는 증분신호(UP)는 입력신호(fREF)에 대한 귀환신호(fFB)의 위상 지연에 대응하는 펄스 폭을 갖는다. 또한, 감분신호(DOWN)는 입력신호(fREF)에 대한귀환신호(fFB)의 위상 진전에 대응하는 펄스 폭을 갖는다. 상기 위상 주파수 비교기(10)에서 발생된 증분신호(UP) 및 감분신호(DOWN)는 적분기(20) 및 위상 제어기(21)에 공급된다.
상기 적분기(20)는 제1의 차지 펌프(11A), 제1의 루프 필터(12A), 제1의 전압 전류 변환기(13A) 및 제1의 동상 전압 제어회로(A)로서 구성되어 있다. 제1의 차지 펌프(11A)는 차동 출력의 차지 펌프로서 예컨대 도 6에 도시된 바와 같이 구동신호 발생기(110), 제1의 회로(111) 및 제2의 회로(112)로서 구성되어 있다.
구동신호 발생기(110)는 제1의 회로(111)를 구동하기 위한 신호(ㄱU("ㄱ"은 반전을 나타낸다) 및 D), 제2의 회로(112)를 구동하기 위한 신호(ㄱD 및 U)를 발생한다. 상기 구동신호 발생기(110)는 인버터(INV1 내지 INV4) 및 지연회로(DLY1 및 DLY2)으로서 구성되어 있다. 인버터(INV1 내지 INV4)의 각각은 동일한 전기 특성을 갖고 있고, 상기 지연회로(DLY1 및 DLY2)는 인버터(INV1 내지 INV4)와 동일한 지연 특성을 갖는다.
위상 주파수 비교기(10)로부터의 증분신호(UP)는 인버터(INV1)에서 반전되어 인버터(INV2) 및 지연회로(DLY1)에 공급된다. 인버터(INV2)는 인버터(INV1)로부터의 신호를 반전하여 신호(U)로서 제2의 회로(112)에 공급한다. 지연회로(DLY1)는 인버터(INV1)로부터의 신호를 지연시켜 신호(ㄱU)로서 제1의 회로(111)에 공급한다. 따라서, 신호(ㄱU)의 변화 타이밍은 신호(U)의 변화 타이밍과 일치한다.
마찬가지로, 위상 주파수 비교기(10)로부터의 감분신호(DOWN)는인버터(INV3)에서 반전되어 인버터(INV4) 및 지연회로(DLY2)에 공급된다. 인버터(INV4)는 인버터(INV3)로부터의 신호를 반전하여 신호(D)로서 제1의 회로(111)에 공급한다. 지연회로(DLY2)는 인버터(INV3)로부터의 신호를 지연시켜 신호(ㄱD)로서 제2의 회로(112)에 공급한다. 따라서, 신호(ㄱD)의 변화 타이밍은 신호(D)의 변화 타이밍과 일치한다.
제1의 회로(111)는 트랜지스터(Q1 내지 Q4)가 직렬 접속되는 구성으로 되어있다. 트랜지스터(Q1 및 Q2)는 P채널 MOS 트랜지스터로 구성되고 트랜지스터(Q3 및 Q4)는 N채널 MOS 트랜지스터로 구성되어 있다. 트랜지스터(Q1)의 드레인은 전원(VDD)에 접속되고 소스는 트랜지스터(Q2)의 드레인에 접속되어 있다. 상기 트랜지스터(Q1)의 게이트에는 도시되지 않은 전압원에서 바이어스(2)가 공급되어 있다. 그에 따라, 트랜지스터(Q1)는 정전류원으로서 동작한다. 트랜지스터(Q2)의 소스는 트랜지스터(Q3)의 드레인에 접속되고 게이트에는 구동신호 발생기(110)로부터 신호(ㄱU)가 공급된다. 상기 트랜지스터(Q2)는 신호(ㄱU)에 응답하여 온 또는 오프되는 스위치로서 동작한다.
트랜지스터(Q3)의 소스는 트랜지스터(Q4)의 드레인에 접속되고 게이트에는 구동신호 발생기(110)로부터 신호(D)가 공급된다. 상기 트랜지스터(Q3)는 신호(D)에 응답하여 온 또는 오프되는 스위치로서 동작한다. 트랜지스터(Q4)의 소스는 접지되고 게이트에는 도시되지 않은 전압원에서 바이어스(1)가 공급된다. 그에 따라, 트랜지스터(Q4)는 정전류원으로서 동작한다. 상기 트랜지스터(Q2와 Q3)의 접속점에서는 제1의 출력부(OUT11)가 인출되어 있다.
마찬가지로, 제2의 회로(112)는 트랜지스터(Q5 내지 Q8)가 직렬 접속되는 구성으로 되어있다. 트랜지스터(Q5 및 Q6)는 P채널 MOS 트랜지스터로 구성되고 트랜지스터(Q7 및 Q8)는 N채널 MOS 트랜지스터로 구성되어 있다. 트랜지스터(Q5)의 드레인은 전원(VDD)에 접속되고 소스는 트랜지스터(Q6)의 드레인에 접속되어 있다. 상기 트랜지스터(Q5)의 게이트에는 도시되지 않은 전압원에서 바이어스(2)가 공급되어 있다. 그에 따라, 트랜지스터(Q5)는 정전류원으로서 동작한다. 트랜지스터(Q6)의 소스는 트랜지스터(Q7)의 드레인에 접속되고 게이트에는 구동신호 발생기(110)로부터 신호(ㄱD)가 공급된다. 상기 트랜지스터(Q6)는 신호(ㄱD)에 응답하여 온 또는 오프되는 스위치로서 동작한다.
트랜지스터(Q7)의 소스는 트랜지스터(Q8)의 드레인에 접속되고 게이트에는 구동신호 발생기(110)로부터 신호(U)가 공급된다. 상기 트랜지스터(Q7)는 신호(U)에 응답하여 온 또는 오프되는 스위치로서 동작한다. 트랜지스터(Q8)의 소스는 접지되고 게이트에는 도시되지 않은 전압원에서 바이어스(1)가 공급되어 있다. 그에 따라, 트랜지스터(Q8)는 정전류원으로서 동작한다. 상기 트랜지스터(Q6와 Q7)의 접속점에서는 제2의 출력부(QUT12)가 인출되어 있다. 또한, 정전류원으로서 동작하는 트랜지스터(Q1, Q4, Q5 및 Q8)를 흐르는 전류치는 모두 같다.
제1의 차지 펌프(11A)의 제1의 출력부(OUT11)는 제1의 루프 필터(12A)를 경유하여 제1의 전압 전류 변환기(13A) 및 제1의 동상전압 제어회로(17A)의 각각의 한쪽의 입력단자에 접속되어 있다. 또한, 제2의 출력부(OUT12)는 제1의 루프 필터(12A)를 경유하여 제1의 전압 전류 변환기(13A) 및 제1의 동상전압제어회로(17A)의 각각의 다른쪽의 입력단자에 접속되어 있다.
제1의 루프 필터(12A)는 커패시터(CA) 및 커패시터(CB)로서 구성되어 있다. 커패시터(CA)의 한쪽의 단자는 제1의 차지 펌프(11A)의 제1의 출력부(OUT11)에 접속되고 다른쪽의 단자는 접지되어 있다. 또한, 커패시터(CB)의 한쪽의 단자는 제2의 출력부(OUT12)에 접속되고 다른쪽의 단자는 접지되어 있다. 상기 제1의 루프 필터(12A)의 출력(제1의 출력부(OUT11))의 전위 및 제2의 출력부(OUT12))의 전위는 제1의 전압 전류 변환기(13A) 및 제1의 동상전압 제어회로(17A)에 공급된다. 또한, 제1의 루프 필터(12A)는 제1의 차지 펌프(11A)의 제1의 출력부(OUT11)와 제2의 출력부(OUT12)의 사이에 커패시터를 제공하는 구성이면 양호하다.
제1의 전압 전류 변환기(13A)는 제1의 루프 필터(12A)에서의 전위의 차를 전류신호로 변환하여 전류 제어 발진기(14)에 공급하는 공지의 회로이다. 상기 제1의 전압 전류 변환기(13A)에 입력되는 전위를 소정의 범위에 유지하기 위해서
제1의 동상전압 제어회로(17A)가 사용된다. 상기 제1의 동상전압 제어회로(17A)는 출력의 평균 전압을 결정하기 위해서 사용되는 공지의 회로이다. 상기 제1의 전압 전류 변환기(13A)에서 출력되는 전류 신호는 전류 제어 발진기(14)에 공급된다.
위상 제어기(21)는 제2의 차지 펌프(11B), 제2의 루프 필터(12B), 제2의 전압 전류 변환기(13B) 및 제2의 동상전압 제어회로(17B)로서 구성되어 있다. 제2의 차지 펌프(11B)의 구성은 전술한 제1의 차지 펌프(11A)의 구성과 같다.
제2의 차지 펌프(11B)의 제1의 출력부(OUT21)는 제2의 루프 필터(12B)를 경유하여 제2의 전압 전류 변환기(13B) 및 제2의 동상전압 제어회로(17B)의 각각의 한쪽의 입력단자에 접속되어 있다. 또한, 제2의 출력부(OUT22)는 제2의 루프 필터(12B)를 경유하여 제2의 전압 전류 변환기(13B) 및 제2의 동상전압 제어회로(17B)의 각각의 다른쪽의 입력단자에 접속되어 있다.
제2의 루프 필터(12B)는 커패시터(C1), 커패시터(C2) 및 저항기(R1)로서 구성되어 있다. 커패시터(C1)의 한쪽의 단자는 제2의 차지 펌프(11B)의 제1의 출력부(OUT21)에 접속되고 다른쪽의 단자는 접지되어 있다. 또한, 커패시터(C2)의 한쪽의 단자는 제2의 출력부(OUT22)에 접속되고 다른쪽의 단자는 접지되어 있다. 또한, 저항기(R1)는 제1의 출력부(OUT21)와 제2의 출력부(OUT22)와의 사이에 접속되어 있다. 저항기(R1)의 저항치는 예컨대 1KΩ 정도로 할 수 있다. 상기 정도의 저항기이면 칩 면적중 10㎛각 정도의 영역을 차지하기만 하므로 집적도의 저하는 문제가 되지 않는다.
상기 제2의 루프 필터(12B)의 출력(제1의 출력부(OUT21)의 전위 및 제2의 출력부(OUT22)의 전위는 제2의 전압 전류 변환기(13B) 및 제2의 동상전압 제어회로(17B)에 공급된다.
또한, 상기 제2의 루프 필터(12B) 대신에, 도 7에 도시하는 것과 같은 구성의 루프 필터(12C)를 사용할 수 있다. 상기 루프 필터(12C)는 제2의 차지펌프(11B)의 제1의 출력부(OUT21)와 제2의 출력부(OUT22)의 사이에 접속된 커패시터(C3) 및 저항기(R1)로 구성되어 있다. 상기 루프 필터(12C)에 의해서도 상기 제2의 루프 필터(12B)와 같은 작용 및 효과를 발휘한다. 그런데, 도 5의 제2의 루프 필터(12B)에서의 커패시터(C1및 C2)는 펄스성 잡음에 의한 급격한 전압 변동을 방지하기 위한 것으로서 펄스성 잡음이 충분히 작은 경우에는 이들 커패시터(C1및 C2)는 생략될 수 있다.
제2의 전압 전류 변환기(13B)의 구성은 전술한 제1의 전압 전류 변환기(13A)의 구성과 같고, 제2의 동상전압 제어회로(17B)의 구성은 전술한 제1의 동상전압 제어회로(17A)의 구성과 같다. 제2의 전압 전류 변환기(13B)의 출력선은 제1의 전압 전류 변환기(13A)의 출력선에 결선되어 있다. 그에 따라, 제2의 전압 전류 변환기(13B)에서 출력되는 전류와 제1의 전압 전류 변환기(13A)에서 출력되는 전류가 가산됨에 의해 합성 전류로서 전류 제어 발진기(14)에 공급된다.
또한, 상기 위상 제어기(21)에 있어서의 제2의 동상전압 제어회로(17B)는 전술한 저항기(R1)의 예컨대 중심점에 소정의 전압원을 공급하도록 구성하는 것으로 대체할 수 있다. 상기의 경우에, 전압원은 전원전압(VDD)을 저항 분할하여 VDD/2의 전압을 발생함으로써 구성될 수 있다. 상기 구성에 의하면, 제2의 동상전압 제어회로(17B)가 불필요하게 되어 회로가 간단해지는 이점이 있다.
전류 제어 발진기(14)는 상기 합성전류의 전류치에 대응하는 주파수로 발진하는 신호를 발생한다. 상기 전류 제어 발진기(14)는 로크 상태에서는 입력신호(fREF)의 주파수의 N배의 주파수로 발진한다. 상기 전류 제어 발진기(54)에서 발생된 신호는 PLL 회로의 출력신호(fOUT)로서 외부에 출력되는 동시에 CTS 버퍼(15)에 공급된다.
CTS 버퍼(Clock Tree Synthesis)(15)는 전류 제어 발진기(14)로부터의 출력신호(fOUT)를 입력하는 복수의 버퍼회로로서 구성되어 있다. 각 버퍼회로의 출력은 상기 PLL 회로가 탑재되는 상기 회로의 각부에 클록신호로서 공급된다. 그에 따라, 복수의 클록신호의 사이의 스큐(skew)가 보정된다.
CTS 버퍼(15) 중의 하나의 버퍼회로로부터의 클록신호는 귀환 분주기(55)에 공급된다. 귀환 분주기(55)는 출력신호(fOUT)를 1/N로 분주하여 위상 주파수 비교기(10)에 공급한다.
다음에, 전술한 바와 같이 구성되는 본 발명의 실시예에 따른 PLL 회로의 동작을 설명한다. 우선, 귀환 분주기(55)로부터 위상 주파수 비교기(10)에 귀환되는 귀환신호(fFB)의 위상이 입력신호(fREF)의 위상보다 지연되였을 경우를 고려해 보자.
상기의 경우, 위상 주파수 비교기(10)는 위상 지연에 대응하는 펄스 폭을 갖는 증분신호(UP)를 발생하여 적분기(20)의 제1의 차지 펌프(11A) 및 위상 제어기(21)의 제2의 차지 펌프(11B)에 공급한다.
우선, 적분기(20)의 동작은 다음과 같이 이루어진다. 즉, 제1의 차지펌프(11A)의 구동신호 발생기(110)는 증분신호(UP)에 응답하여 신호(ㄱU) 및 신호(U)를 발생한다. 상기 발생된 신호(ㄱU)가 트랜지스터(Q2)에 공급됨에 의해 상기 트랜지스터(Q2)가 온이 된다. 그에 따라, 제1의 출력부(OUT11)로부터 전류가 유출하여 커패시터(CA)에 전하가 주입된다. 그 결과, 제1의 출력부(OUT11)에는 신호(ㄱU)의 펄스 폭에 대응하는 전위가 나타난다.
동시에, 구동신호 발생기(110)에서 발생된 신호(U)가 트랜지스터(Q7)에 공급됨으써 상기 트랜지스터(Q7)가 온이 된다. 그에 따라, 제2의 출력부(OUT12)로부터 전류가 인입되어 커패시터(CB)에 축적되어 있는 전하가 방전된다. 그 결과, 제2의 출력부(OUT22)에는 신호(U)의 펄스 폭에 대응하는 전위가 나타난다. 이들 제1의 출력부(OUT11)의 전위 및 제2의 출력부(OUT12)의 전위는 제1의 전압 전류 변환기(13A) 및 제1의 동상전압 제어회로(17A)에 공급된다.
제1의 전압 전류 변환기(13A)는 제1의 루프 필터(12A)에서의 전위의 차를 전류신호로 변환하여 전류 제어 발진기(14)에 공급한다. 상기 경우, 상기 전위의 차가 정(제1의 출력부(OUT11)의 전위가 제2의 출력부(OUT12)의 전위보다 높은 경우를 말함)이며, 제1의 전압 전류 변환기(13A)에서 출력되는 전류가 증가한다. 그에 따라, 전류 제어 발진기(14)에 의해 출력되는 출력신호(fOUT)의 발진 주파수가 상승한다.
이하, 위상 제어기(21)의 동작은 다음과 같다. 즉, 제2의 차지 펌프(11B)는 위상 주파수 비교기(10)로부터 증분신호(UP)가 공급되면 전술한 제1의 차지펌프(11A)와 같이 동작하여 제1의 출력부(OUT21)로부터 전류를 유출하는 동시에 제2의 출력부(OUT22)로부터 전류를 인입한다. 그에 따라, 커패시터(C1)에 전하가 주입되고 제1의 출력부(OUT21)에는 신호(ㄱU)의 펄스 폭에 대응하는 전위가 나타난다. 동시에, 커패시터(C2)에 축적되어 있는 전하가 방전되어, 제2의 출력부(OUT22)에는 신호(U)의 펄스 폭에 대응하는 전위가 나타난다.
여기서, 제1의 출력부(OUT21) 및 제2의 출력부(OUT22)에 나타난 전위는 이들 제1의 출력부(OUT21) 및 제2의 출력부(OUT22)가 저항기(R1)로 접속됨에 의해 커패시터(C1, C2) 및 저항기(R1)의 시정수로 정해지는 시간이 경과한 후는 같게 된다. 이들 제1의 출력부(OUT21)의 전위 및 제2의 출력부(OUT22)의 전위는 제2의 전압 전류 변환기(13B) 및 제2의 동상전압 제어회로(17B)에 공급된다.
제2의 전압 전류 변환기(13B)는 제2의 루프 필터(12B)에서의 전위의 차를 전류신호로 변환하여 전류 제어 발진기(14)에 공급한다. 상기 경우, 상기 전위의 차가 정이기 때문에 제2의 전압 전류 변환기(13B)에서 출력되는 전류가 단시간만 증가한다. 그에 따라, 전류 제어 발진기(14)에 의해 출력되는 출력신호(fOUT)의 발진 주파수가 단시간만 상승하여 출력신호(fOUT)의 위상이 진전되어, 입력신호(fREF)의 위상에 접근한다. 상기 전류 제어 발진기(14)로부터의 출력신호(fOUT)는 CTS 버퍼(15)를 경유하여 귀환 분주기(55)에 공급된다. 그리고, 귀환 분주기(55)에서 분주된 후에 귀환신호(fREF)로서 위상 주파수 비교기(10)에 피드백 된다.
다음에, 귀환 분주기(55)로부터 위상 주파수 비교기(10)에 귀환되는 귀환신호(fFB)의 위상이 입력신호(fREF)의 위상보다 진전되어 있는 경우를 생각해 보자.
상기 경우, 위상 주파수 비교기(10)는 위상 진전에 대응하는 펄스 폭을 갖는 감분신호(DOWN)를 발생하여 적분기(20)의 제1의 차지 펌프(11A) 및 위상 제어기(21)의 제2의 차지 펌프(11B)에 공급한다.
우선, 적분기(20)의 동작은 다음과 같이 된다. 즉, 제1의 차지 펌프(11A)의 구동신호 발생기(110)는 감분신호(DOWN)에 응답하여 신호(D) 및 신호(ㄱD)를 발생한다. 상기 발생된 신호(D)가 트랜지스터(Q3)에 공급됨에 의해 당해 트랜지스터(Q3)가 온이 된다. 그에 따라, 제1의 출력부(OUT11)로부터 전류를 끌어들여 커패시터(CA)에 축적되어 있는 전하가 방전된다. 그 결과, 제1의 출력부(OUT11)에는 신호(D)의 펄스 폭에 대응하는 전위가 나타난다.
동시에, 구동신호 발생기(110)에서 발생된 신호(ㄱD)가 트랜지스터(Q6)에 공급됨에 의해 당해 트랜지스터(Q6)가 온이 된다. 그에 따라, 제2의 출력부(OUT12)로부터 전류가 유출하여 커패시터(CB)에 전하가 주입된다. 그 결과, 제2의 출력부(OUT12)에는 신호(D)의 펄스 폭에 대응하는 전위가 나타난다. 이들 제1의 출력부(OUT11)의 전위 및 제2의 출력부(OUT12)의 전위는 제1의 전압 전류 변환기(13A) 및 제1의 동상전압 제어회로(17A)에 공급된다.
제1의 전압 전류 변환기(13A)는 제1의 루프 필터(12A)에서의 전위의 차를 전류신호로 변환하여 전류 제어 발진기(14)에 공급한다. 상기 경우, 상기 전위의 차가 부(제1의 출력부(OUT11)의 전위가 제2의 출력부(OUT12)의 전위보다 낮은 경우를 말함)이며, 제1의 전압 전류 변환기(13A)에서 출력되는 전류는 감소한다. 그에 따라, 전류 제어 발진기(54)에 의해 출력되는 출력신호(fOUT)의 발진 주파수가 하강하여, 전류 제어 발진기(14)에 의해 출력된 출력신호(fOUT)의 발진 주파수를 감소시킨다.
다음에, 위상 제어기(21)의 동작은 다음과 같이 된다. 즉, 제2의 차지 펌프(11B)는 위상 주파수 비교기(10)로부터 감분신호(DOWN)가 공급되면 전술한 제1의 차지 펌프(11A)와 같이 동작하여 제1의 출력부(OUT21)로부터 전류를 끌어들이는 동시에 제2의 출력부(OUT22)로부터 전류를 유출한다. 그에 따라, 커패시터(C1)에 축적되어 있는 전하가 방전되어 제1의 출력부(OUT21)에는 신호(D)의 펄스 폭에 대응하는 전위가 나타난다. 동시에, 커패시터(C2)에 전하가 주입되고, 제2의 출력부(OUT22)에는 신호(ㄱD)의 펄스 폭에 대응하는 전위가 나타난다.
여기서, 제1의 출력부(OUT21) 및 제2의 출력부(OUT22)에 나타난 전위는 이들 제1의 출력부(OUT21) 및 제2의 출력부(OUT22)가 저항기(R1)로 접속됨에 의해 커패시터(C1, C2) 및 저항기(R1)의 시정수로 정해지는 시간이 경과한 후는 같게 된다. 이들 제1의 출력부(OUT21)의 전위 및 제2의 출력부(OUT22)의 전위는 제2의 전압 전류 변환기(13B) 및 제2의 동상전압 제어회로(17B)에 공급된다.
제2의 전압 전류 변환기(13B)는 제2의 루프 필터(12B)에서의 전위의 차를 전류신호로 변환하여 전류 제어 발진기(14)에 공급한다. 상기 경우, 상기 전위의 차가 부이기 때문에 제2의 전압 전류 변환기(13B)에서 출력되는 전류가 단시간만 감소한다. 그에 따라, 전류 제어 발진기(14)에 의해 출력되는 출력신호(fOUT)의 발진 주파수가 단시간만 하강하여 출력신호(fOUT)의 위상이 지연되어 입력신호(fREF)의 위상에 접근한다. 전류 제어 발진기(14)로부터의 출력신호(fOUT)는 상기와 같이, CTS 버퍼(15)를 경유하여 귀환 분주기(55)에 공급되고. 그리고, 귀환 분주기(55)에서 분주된 후에 귀환신호(fREF)로서 위상 주파수 비교기(10)에 피드백된다.
전술한 바와 같이, 본 발명의 실시예에 따른 PLL 회로에 따르면 위상 제어기(21)에서 항상 작은 전류 펄스가 출력되어 위상이 조정되기 때문에 위상 오프셋을 갖지 않는 출력신호(fOUT)를 얻을 수 있다. 또한, 상기 PLL 회로의 차지 펌프로서는 예컨대 도 7에 도시된 바와 같이, 캐스케이드 접속이라는 회로기술을 사용하지 않고 있기 때문에, 저전압으로 동작시키는 것이 가능하다.
또한, 전술한 실시예에서는 적분기(20)로서 차동출력의 차지 펌프를 사용하고 있지만, 도 1에 도시된 바와 같이, 싱글 출력의 차지 펌프를 사용할 수도 있다. 상기 경우에도 전술한 차동출력의 차지 펌프를 사용한 경우와 같은 작용 및 효과를 발휘연주한다.
또한, 전술한 실시예에서, 위상과 주파수를 비교하는 위상 주파수 비교기를 갖는 PLL 회로에 관해서 설명했지만, 단지 위상만을 비교하는 위상비교기를 갖는PLL 회로이더라도 전술한 위상 제어기를 그대로 적용할 수 있다. 상기 경우에도, 전술한 실시예와 같은 작용 및 효과를 발휘한다.
이상 전술한 바와 같이, 본 발명에 의하면, 위상 오프셋의 발생을 방지할 수 있고, 더구나 동작 전압을 낮게 억제할 수 있는 PLL 회로를 제공할 수 있다.

Claims (20)

  1. PLL 회로에 있어서,
    입력신호의 위상과 귀환신호의 위상을 비교하는 비교기와,
    상기 비교 결과에 따라 출력신호의 발진 주파수를 제어는 제1의 전류를 발생하는 적분기와,
    로크 상태에서 상기 입력신호의 위상과 상기 출력신호의 위상차가 감소되어 제2의 전류를 발생하도록, 상기 비교 결과에 따라 상기 출력신호의 위상을 제어하는 위상 제어기와,
    상기 제1의 전류와 상기 제2의 전류의 합이 되는 제3의 전류에 대응하는 주파수로 발진하는 상기 출력신호를 발생하는 전류 제어 발진기, 및
    상기 출력신호에 대한 분주를 실행함으로써 상기 귀환신호를 발생하여 상기 비교기에 보내는 귀한 분주기를 포함하는 것을 특징으로 하는 PLL 회로.
  2. 제 1항에 있어서,
    상기 위상 제어기는 위상 오프셋을 방지하는 것을 특징으로 하는 PLL 회로.
  3. 제 1항에 있어서,
    상기 비교기는 상기 입력신호의 상기 위상과 상기 귀환신호의 상기 위상을 비교하는 것 이외에 상기 입력신호의 주파수와 상기 귀환신호의 주파수를 비교하여상기 비교 결과를 발생하는 것을 특징으로 하는 PLL 회로.
  4. 제 1항에 있어서,
    상기 적분기는 제1의 차지 펌프, 제1의 루프 필터 및 제1의 전압 전류 변환기를 포함하고;
    상기 제1의 차지 펌프는 상기 비교 결과에 대응하는 단일의 전류를 출력하는 단일의 출력부를 구비하고,
    상기 제1의 루프 필터는 상기 단일의 출력부에 접속된 제1의 커패시터를 구비하고,
    상기 제1의 전압 전류 변환기는 상기 제1의 루프 필터에 의해 발생된 전압을 상기 제1의 전류로 변환하는 것을 특징으로 하는 PLL 회로.
  5. 제 1항에 있어서,
    상기 적분기는 특정한 제1의 전하펌프, 특정한 제1의 루프 필터 및 특정한 전압 전류 변환기를 포함하고,
    상기 특정한 제1의 전하펌프는 상기 비교 결과에 대응하는 특정한 전류를 출력하는 특정한 제1 및 제2의 출력부를 각각 구비하고,
    상기 특정한 제1의 루프 필터는 상기 특정한 제1의 출력부에 접속된 특정한 제1의 커패시터 및, 상기 특정한 제2의 출력부에 접속된 특정한 제2의 커패시터를 구비하며,
    상기 특정한 제1의 전압 전류 변환기는 상기 특정한 제1의 루프 필터에 의해 발생된 특정한 전압을 상기 제1의 전류로 변환하는 것을 특징으로 하는 PLL 회로.
  6. 제 5항에 있어서,
    상기 적분기는 상기 특정한 제1의 전압 전류 변환기에 입력된 특정한 제1의 전위를 특정한 제1의 소정의 범위 내로 유지하는 특정한 제1의 동상 전압(common-mode voltage) 제어기를 더 포함하는 것을 특징으로 하는 PLL 회로.
  7. 제 1항에 있어서,
    상기 전류 제어 발진기로부터의 상기 출력신호를 입력하여 상기 귀환 분주기에 출력하는 클록 트리 합성(clock tree synthesis) 버퍼부를 더 포함하는 것을 특징으로 하는 PLL 회로.
  8. 제 1항에 있어서,
    상기 위상 제어기는 상기 비교 결과에 대응하는 전류를 각각 출력하며, 저항기를 통해 서로 접속된 제1 및 제2의 출력부를 구비하고 있는 차동 차지 펌프를 포함하는 것을 특징으로 하는 PLL 회로.
  9. 제 8항에 있어서,
    상기 저항기의 저항값은 1㏀인 것을 특징으로 하는 PLL 회로.
  10. 제 8항에 있어서,
    상기 위상 제어기는 상기 저항기 양단의 전위차를 상기 제2의 전류로 변환하는 전압 전류 변환기를 포함하는 것을 특징으로 하는 PLL 회로.
  11. 제 8항에 있어서,
    상기 위상 제어기는 상기 저항기와, 상기 제1의 출력부에 접속된 제1의 커패시터 및 상기 제2의 출력부에 접속된 제2의 커패시터를 구비하고 있는 루프 필터를 포함하는 것을 특징으로 하는 PLL 회로.
  12. 제 11항에 있어서,
    상기 제1 및 제2의 커패시터 각각은 펄스 노이즈에 의해 야기된 급격한 전압 변동을 방지하는 것을 특징으로 하는 PLL 회로.
  13. 제 10항에 있어서,
    상기 위상 제어기는 상기 전압 전류 변환기에 입력된 전위를 소정의 범위 내로 유지하는 동상 전압 제어기를 포함하는 것을 특징으로 하는 PLL 회로.
  14. 제 10항에 있어서,
    상기 전압 전류 변환기에 입력된 전위가 소정의 범위내로 유지되도록, 소정치의 전압이 상기 저항기의 중심점에 제공되는 것을 특징으로 하는 PLL 회로.
  15. 제 8항에 있어서,
    상기 위상 제어기는 상기 저항기와, 상기 제1 및 제2의 출력부와 접속된 제3의 커패시터를 구비하고 있는 특정한 루프 필터를 포함하는 것을 특징으로 하는 PLL 회로.
  16. 제 8항에 있어서,
    소정치의 전압이 상기 저항기의 중심점에 제공되는 것을 특징으로 하는 PLL 회로.
  17. 제 8항에 있어서,
    상기 차동 차지 펌프는 제1 및 제2의 회로를 포함하고;
    상기 제1의 회로는 직렬로 되어 있는 제1의 정전류원, 제1의 P채널 MOS 트랜지스터 및 제1의 N채널 MOS 트랜지스터를 포함하고,
    상기 제2의 회로는 직렬로 되어 있는 제2의 정전류원, 제2의 P채널 MOS 트랜지스터, 제2의 N채널 MOS 트랜지스터를 포함하고,
    상기 제1의 P채널 MOS 트랜지스터와 상기 제1의 N채널 MOS 트랜지스터 사이의 제1의 접속점은 상기 제1의 출력부에 대응하고,
    상기 제2의 P채널 MOS 트랜지스터와 상기 제2의 N채널 MOS 트랜지스터 사이의 제2의 접속점은 상기 제2의 출력부에 대응하는 것을 특징으로 하는 PLL 회로.
  18. 제8 내지 17항중 어느 한 항에 있어서,
    상기 차동 차지 펌프회로는 캐스케이드(cascade) 접속에 관한 회로 기술을 사용하지 않고 구성되는 것을 특징으로 하는 PLL 회로.
  19. 제 8항에 있어서,
    상기 제1 및 제2의 출력부는 상기 저항기 대신에 배선을 통해 서로 접속되는 것을 특징으로 하는 PLL 회로.
  20. 제 8항에 있어서,
    상기 차동 차지 펌프는 상기 입력신호의 상기 위상과 상기 귀환신호의 상기 위상 사이의 설정값 보다 큰 특정한 위상차가 존재하지 않는다면 전하가 결코 충전되지 않거나 방전되지 않는 불감대(dead band)를 구비하는 것을 특징으로 하는 PLL 회로.
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Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274682A (ja) * 2000-03-27 2001-10-05 Toshiba Corp フェーズロックドループ回路
US6636104B2 (en) * 2000-06-13 2003-10-21 Microsemi Corporation Multiple output charge pump
US6556067B2 (en) * 2000-06-13 2003-04-29 Linfinity Microelectronics Charge pump regulator with load current control
US6522558B2 (en) 2000-06-13 2003-02-18 Linfinity Microelectronics Single mode buck/boost regulating charge pump
EP1204276A3 (en) * 2000-10-10 2007-01-03 Matsushita Electric Industrial Co., Ltd. Apparatus for processing a digital Audio Video signal
US6538517B2 (en) * 2000-12-19 2003-03-25 Intel Corporation Frequency phase detector for differentiating frequencies having small phase differences
WO2002060063A1 (en) * 2001-01-26 2002-08-01 True Circuits, Inc. Self-biasing phase-locked loop system
EP1229657A1 (en) * 2001-02-02 2002-08-07 Alcatel Charge pump
US6466078B1 (en) * 2001-05-04 2002-10-15 Cypress Semiconductor Corp. Reduced static phase error CMOS PLL charge pump
US7386085B2 (en) * 2002-05-30 2008-06-10 Broadcom Corporation Method and apparatus for high speed signal recovery
US7136444B2 (en) * 2002-07-25 2006-11-14 Intel Corporation Techniques to regenerate a signal
US6727736B1 (en) 2002-08-23 2004-04-27 Marvell International, Ltd. Voltage control oscillator noise reduction technique and method thereof
US6894546B2 (en) * 2002-10-30 2005-05-17 Koninklijke Philips Electronics N.V. Noise reduction for phase locked loop
KR100499276B1 (ko) * 2002-11-06 2005-07-01 학교법인 포항공과대학교 빠른 락시간을 가지는 디글리치 회로를 사용한 적응대역폭 위상 고정 루프
US6710666B1 (en) * 2002-11-07 2004-03-23 Mediatek Inc. Charge pump structure for reducing capacitance in loop filter of a phase locked loop
US7164721B2 (en) * 2002-12-20 2007-01-16 Intel Corporation Simultaneous bidirectional signal subtraction
US7489757B2 (en) * 2003-05-01 2009-02-10 Mitsubishi Denki Kabushiki Kaisha Clock data recovery circuit
US6937075B2 (en) * 2003-05-29 2005-08-30 Intel Corporation Method and apparatus for reducing lock time in dual charge-pump phase-locked loops
JP3971368B2 (ja) * 2003-11-18 2007-09-05 株式会社東芝 信号強度検波回路およびそれを用いた増幅率制御システム。
US7019571B2 (en) * 2004-03-31 2006-03-28 Silicon Laboratories, Inc. Frequency synthesizer for a wireless communication system
DE102004019652A1 (de) * 2004-04-22 2005-11-17 Infineon Technologies Ag Fehlerkompensierte Ladungspumpen-Schaltung und Verfahren zur Erzeugung eines fehlerkompensierten Ausgangsstroms einer Ladungspumpen-Schaltung
US7002418B2 (en) * 2004-05-07 2006-02-21 Lattice Semiconductor Corporation Control signal generation for a low jitter switched-capacitor frequency synthesizer
US7176731B2 (en) * 2004-08-26 2007-02-13 International Business Machines Corporation Variation tolerant charge leakage correction circuit for phase locked loops
KR100639677B1 (ko) 2004-11-08 2006-10-30 삼성전자주식회사 위상 및 지연 동기 루프와 이를 구비한 반도체 메모리 장치
JP4673613B2 (ja) * 2004-12-02 2011-04-20 エルピーダメモリ株式会社 Ｐｌｌ回路
US7315217B2 (en) * 2005-03-18 2008-01-01 Avago Technologies General Ip (Singapore) Pte Ltd. Linear phase-locked loop with dual tuning elements
US7518421B1 (en) * 2005-12-16 2009-04-14 National Semiconductor Corporation System and method for providing a kick back compensated charge pump with kicker capacitor
US7777541B1 (en) 2006-02-01 2010-08-17 Cypress Semiconductor Corporation Charge pump circuit and method for phase locked loop
JP4668868B2 (ja) * 2006-08-21 2011-04-13 ルネサスエレクトロニクス株式会社 Ｐｌｌ回路
JP4769694B2 (ja) * 2006-11-20 2011-09-07 富士通テン株式会社 電圧出力回路，集積回路，および電子機器
US8334725B2 (en) * 2007-04-11 2012-12-18 Mediatek Inc. Circuit and method for controlling mixed mode controlled oscillator and CDR circuit using the same
US20090002038A1 (en) * 2007-06-29 2009-01-01 Boerstler David W Phase Locked Loop with Stabilized Dynamic Response
US7958469B2 (en) * 2007-06-29 2011-06-07 International Business Machines Corporation Design structure for a phase locked loop with stabilized dynamic response
JP2009152734A (ja) * 2007-12-19 2009-07-09 Seiko Instruments Inc Ｐｌｌ回路
WO2009090448A2 (en) * 2008-01-15 2009-07-23 Atmel Corporation Proportional phase comparator and method for phase-aligning digital signals
US7741919B2 (en) * 2008-05-02 2010-06-22 International Business Machines Corporation Architecture for maintaining constant voltage-controlled oscillator gain
CN101944910B (zh) * 2009-07-07 2017-03-22 晨星软件研发(深圳)有限公司 双锁相环电路及其控制方法
TWI381646B (zh) * 2009-10-01 2013-01-01 Mstar Semiconductor Inc 鎖相迴路之迴路頻寬控制裝置及迴路頻寬控制方法
KR101283468B1 (ko) * 2009-11-19 2013-07-23 한국전자통신연구원 루프필터 및 이를 포함하는 위상 고정 루프
WO2011140713A1 (en) 2010-05-13 2011-11-17 Huawei Technologies Co., Ltd. System and method for calibrating output frequency in phase locked loop
JP5738749B2 (ja) * 2011-12-15 2015-06-24 ルネサスエレクトロニクス株式会社 Ｐｌｌ回路
US9065457B2 (en) * 2012-04-26 2015-06-23 Skyworks Solutions, Inc. Circuits and methods for eliminating reference spurs in fractional-N frequency synthesis
JP6559548B2 (ja) * 2015-11-11 2019-08-14 エイブリック株式会社 発振回路装置
EP3396833B1 (en) * 2017-04-28 2019-08-14 GN Hearing A/S Hearing device comprising switched capacitor dc-dc converter with low electromagnetic emission
JP7388240B2 (ja) 2020-02-27 2023-11-29 セイコーエプソン株式会社 チャージポンプ回路、ｐｌｌ回路および発振器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920017369A (ko) * 1991-02-21 1992-09-26 정용문 디지탈 pll상태 검출 회로
JPH09200046A (ja) * 1996-01-19 1997-07-31 Toyo Commun Equip Co Ltd 位相差制御ｐｌｌ回路
JPH09214332A (ja) * 1996-02-05 1997-08-15 Nec Eng Ltd Ｐｌｌ回路
KR980004214A (ko) * 1997-10-17 1998-03-30 전찬욱 도로안전신호 송/수신장치 및 그 제어방법
US5986485A (en) * 1996-08-26 1999-11-16 Nec Corporation Auto-lock circuit guaranteeing low jitter in phase-locked loop frequency synthesizers irrespective of process variations

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384502A (en) * 1993-06-24 1995-01-24 Intel Corporation Phase locked loop circuitry with split loop filter
US5740213A (en) * 1994-06-03 1998-04-14 Dreyer; Stephen F. Differential charge pump based phase locked loop or delay locked loop
US5495207A (en) 1994-08-31 1996-02-27 International Business Machines Corporation Differential current controlled oscillator with variable load
US5619161A (en) * 1994-08-31 1997-04-08 International Business Machines Corporation Diffrential charge pump with integrated common mode control
US5463353A (en) * 1994-09-06 1995-10-31 Motorola, Inc. Resistorless VCO including current source and sink controlling a current controlled oscillator
US6065140A (en) * 1997-04-30 2000-05-16 Motorola, Inc. Optimized computation of first and second divider values for a phase locked loop system
US6133769A (en) * 1998-11-30 2000-10-17 Vantis Corporation Phase locked loop with a lock detector

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920017369A (ko) * 1991-02-21 1992-09-26 정용문 디지탈 pll상태 검출 회로
JPH09200046A (ja) * 1996-01-19 1997-07-31 Toyo Commun Equip Co Ltd 位相差制御ｐｌｌ回路
JPH09214332A (ja) * 1996-02-05 1997-08-15 Nec Eng Ltd Ｐｌｌ回路
US5986485A (en) * 1996-08-26 1999-11-16 Nec Corporation Auto-lock circuit guaranteeing low jitter in phase-locked loop frequency synthesizers irrespective of process variations
KR980004214A (ko) * 1997-10-17 1998-03-30 전찬욱 도로안전신호 송/수신장치 및 그 제어방법

Also Published As

Publication number Publication date
DE60024393T2 (de) 2006-08-24
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JP3356136B2 (ja) 2002-12-09
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CN1179483C (zh) 2004-12-08
KR20010050937A (ko) 2001-06-25
DE60024393D1 (de) 2006-01-05
EP1094609B1 (en) 2005-11-30
CN1293489A (zh) 2001-05-02
JP2001119296A (ja) 2001-04-27
US6320435B1 (en) 2001-11-20

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