JP2008109452A - Ｐｌｌ回路 - Google Patents

Abstract

【課題】電圧制御発振回路が分周回路の設計値を越えた周波数で発振した場合にも、暴走状態を防止して動作安定を実現するＰＬＬ回路を提供する。
【解決手段】第１の複数電源電圧発生回路８は、２つの異なる電圧レベルＢ，Ｃを電圧選択回路９に出力し、電圧選択回路９は分周回路５の電源線へいずれかの電圧を出力する。電圧レベルＢは、電圧制御発振回路４が暴走を始め、分周回路５が動作不可能となった場合に、分周回路５を動作可能状態にするレベルに設定してある。ループフィルタ３の出力が電圧制御発振回路４を暴走状態にして、分周回路５の動作可能範囲を越える場合、電圧比較回路６はＨＩＧＨ信号を出力し、電圧選択回路９が分周回路の電源電圧を電圧レベルＣから電圧レベルＢへ切り替え、分周回路５の出力クロックが生成されるようになる。
【選択図】図１

Description

本発明は、入力基準クロックと出力クロックが同期するようにフィードバック制御を行なうＰＬＬ（Phase Locked Loop）回路に関し、特に半導体集積回路として形成するＰＬＬ回路に有効な技術である。

一般的に、ディジタル回路を動作させる手法の一つとして、ディジタル回路内部のラッチを１個のクロックに同期させて動作させる同期式回路設計技術がある。同期式回路設計されたディジタル回路へ供給されるクロックは、半導体チップ外部から入力されたクロックを直接使う場合もあるが、近年の大規模高速半導体チップにおいては、チップ外部からチップ内部で使用するクロックよりも低速なクロックを基準クロックとして供給し、チップ内部にＰＬＬ回路を構成して、基準クロックに同期し基準クロックより逓倍化されたクロックを生成してディジタル回路に供給する方法が採用されている。

次に、ＰＬＬ回路について説明する。
半導体チップで用いられるＰＬＬ回路は、図６に示すように、位相比較回路１００、チャージポンプ回路１０１、ループフィルタ１０２、電圧制御発振回路（ＶＣＯ）１０３、分周回路１０４により構成される。ＰＬＬ回路は、外部から入力される基準クロックと、分周回路１０４の出力パルス信号（フィードバッククロック）を位相比較回路１００によって位相比較し、入力基準クロックとＰＬＬ回路の出力クロックが同期するように電圧制御発振回路（ＶＣＯ）１０３を制御する。

電圧制御発振回路１０３は、入力される制御端子電圧レベル（すなわち位相比較回路１００を出力した位相差信号がチャージポンプ回路１０１を介してループフィルタ１０２から出力される出力電圧レベル）に依存した周波数で発振する。基準クロックの位相が進むと位相比較回路１００から電圧制御発振回路１０３の周波数を高くするアップ信号が出力され、遅れると電圧制御発振回路１０３の周波数を低くするダウン信号が出力される。

基準クロックと分周回路１０４のフィードバッククロックの位相差がなくなると、入力クロックと出力クロックは同期して、電圧制御発振回路１０３は、
Ｆｏｕｔ（出力クロック周波数）＝Ｎ×Ｆｉｎ（基準クロック周波数）
を満たすように発振する。ここで、Ｎは整数であり、分周回路１０４の分周比でもある。
Ｆｂ（フィードバッククロック周波数）＝Ｆｏｕｔ／Ｎ

また、チャージポンプ回路１０１は、位相比較回路１００の位相差信号の電圧を昇圧し、電圧制御発振回路１０３の制御信号に変換する。ループフィルタ１０２はチャージポンプ回路１０１の出力信号から高周波ノイズ成分を除去するために配置される。

前述したように、電圧制御発振回路１０３は、ループフィルタ１０２の出力電圧レベルに依存した周波数で発振するが、近年における半導体集積回路においては、同一半導体チップ上に、オーディオや映像など複数のシステムを構成することを要求されており、クロックの発振周波数帯域が広く、分周回路の分周範囲が広いＰＬＬ回路が必要になっている。例えばＰＣ／ＡＴ互換機のビデオ周辺機器に関する標準化団体であるＶＥＳＡ（Video Electronics Standards Association）で定義されているＶＧＡ，ＸＧＡなどの映像信号を扱うＰＬＬ回路は、入力クロックの周波数範囲は１５ＫＨｚ〜１５０ＫＨｚ程度、出力クロック周波数は１５ＭＨｚ〜１５０ＭＨｚ程度になり、分周回路の分周比は２０００倍程度を要求される。

このように分周比の高いＰＬＬ回路を使用する場合、システム制御を間違えると暴走しやすくなる。例えば、入力基準クロック周波数が５０ＫＨｚ、分周比２０００倍の場合、出力クロック周波数は１００ＭＨｚになるが、システムの誤動作により１５０ＫＨｚのクロックが入力された場合は、出力クロックが３００ＭＨｚになるようにＶＣＯは発振する。また、正しいクロック周波数が入力されても、システムが分周回路の分周比の設定を誤ると、同じことが起こりうる。

一方、分周回路はＰＬＬ回路の仕様である出力クロック周波数を満たすように設計されるが、上述したようにシステムの制御ミスにより、電圧制御発振回路の発振周波数がＰＬＬの出力クロック周波数範囲を越えて発振すると、分周回路の設計動作速度を越えてしまい、分周回路が出力パルスを出力できなくなることがある。分周回路の出力パルスが消えると、位相比較回路のフィードバッククロックがなくなることになるので、位相比較回路はＶＣＯの発振周波数を上昇させるアップ信号のみを出力することになり、ＶＣＯは暴走したままロックしないという問題点があった。

このようなＰＬＬ回路の暴走を監視する従来例として特許文献１の技術がある。特許文献１のＰＬＬ回路は、図７に示すように、位相比較回路２０１、チャージポンプ２０２、フィルタ２０３、電圧制御発振回路（ＶＣＯ）２０４、クロック分配器２０５、分周回路２０６、電圧検出手段２０７、放電手段２０８から構成される。クロック分配器２０５は、内部回路に電圧制御発振回路２０４の出力信号として所定の周波数のクロック信号を分配する。その一つのクロック信号を分周回路２０６に入力してフィードバッククロックを生成する。

このＰＬＬ回路の特徴部分は、電圧検出手段２０７、放電手段２０８にある。電圧検出手段２０７は、電圧比較回路２７１からなり、フィルタ２０３の保持電圧が暴走レベルに達したか否かを検出し、放電手段２０８に検出信号を出力する。

放電手段２０８は、フリップフロップ回路２８１とＭＯＳＦＥＴＱ１からなる。フリップフロップ回路２８１に暴走検出信号が入力されると、フリップフロップ回路２８１が反転し、ＭＯＳＦＥＴＱ１をＯＮ状態にしてフィルタ２０３を強制的に放電させる。こうして、電圧制御発振回路２０４への制御電圧を下げることにより、電圧制御発振回路２０４を暴走状態から正常状態に移行させる。
特開平１０−１９０４５４号公報

特許文献１のＰＬＬ回路では、フィルタ２０３の出力電圧が入力される電圧制御発振回路２０４の制御端子に、ＭＯＳＦＥＴＱ１が接続されていることになる。このＭＯＳＦＥＴＱ１がプルダウン用ＮＭＯＳトランジスタとすると、ＮＭＯＳトランジスタのドレイン端子がＰＳＵＢ基板と寄生ダイオード素子を構成し、リーク電流が常時流れ、ジッタの原因になる。

このように、ＰＬＬ回路を構成する分周回路の分周比が大きいと、ＰＬＬ制御システムに誤動作が生じた場合、電圧制御発振回路が暴走することがある。これを防止するために、フィルタの電圧レベルをトランジスタで制御しようとすると、リーク電流が増加し、ＰＬＬ回路の出力クロックのジッタが増加してしまう。

本発明は、斯かる実情に鑑み、電圧制御発振回路が分周回路の設計値を越えた周波数で発振した場合にも、暴走状態を防止して動作安定を実現するＰＬＬ回路を提供しようとするものである。

本発明は、基準周波数信号と帰還信号との位相差を検出して位相差信号を出力する位相比較回路と、該位相差信号に応じて電圧制御を行なった制御信号を出力するチャージポンプ回路と、該制御信号に応じて基準周波数信号の周波数を変化させて逓倍発振する電圧制御発振回路と、電圧制御発振回路を出力した信号を分周し前記位相比較回路に前記帰還信号として出力する分周回路とを備えたＰＬＬ回路において、
前記電圧制御発振回路の出力周波数が前記分周回路の動作可能範囲を超える前記制御信号の閾値電圧を基準電圧とし、該基準電圧と前記制御信号の電圧を比較する電圧比較回路と、前記電圧制御発振回路の出力周波数が前記分周回路の動作可能範囲を超えた場合に前記分周回路を動作可能とする第１の電源電圧レベルと、前記電圧制御発振回路の出力周波数が前記分周回路の動作可能範囲にある場合の第２の電源電圧レベルの２つを生成する第１の複数電源電圧発生回路と、前記制御信号の電圧が前記基準電圧以上の場合に、第１の電源電圧レベルを選択し、前記制御信号の電圧が前記基準電圧未満の場合に、第２の電源電圧レベルを選択して前記分周回路に出力する第１の電圧選択回路と、を備えたことを特徴とするものである。

また、前記電圧制御発振回路の出力周波数が前記分周回路の動作可能範囲を超える場合に、前記チャージポンプ回路の出力電圧を下げる第３の電源電圧レベルと、前記電圧制御発振回路の出力周波数が前記分周回路の動作可能範囲にある場合の第４の電源電圧レベルの２つを生成する第２の複数電源電圧発生回路と、前記制御信号の電圧が前記基準電圧以上の場合に、第３の電源電圧レベルを選択し、前記制御信号の電圧が前記基準電圧未満の場合に、第４の電源電圧レベルを選択して前記チャージポンプ回路に出力する第２の電圧選択回路と、を備えたことを特徴とする。

また、前記複数電源電圧発生回路は、複数の抵抗素子により電源電圧を分圧することによって出力電圧を発生させる定電圧回路であることを特徴とする。ここで、前記複数電源電圧発生回路は、一つの電圧レベルを発生する定電圧回路を二つ備えてもよいし、二つの電圧レベルを発生する定電圧回路からなるものであってもよい。
また、このＰＬＬ回路の各回路が半導体基板上に集積形成されていてもよい。

本発明によれば、複数の電源電圧発生回路と電圧選択回路および電圧比較回路を構成し、ＰＬＬ回路の発振周波数が上昇して暴走したときに、分周回路やチャージポンプ回路の電源電圧を変更することにより、暴走を抑えかつ出力クロックのジッタも抑えて、ＰＬＬ回路の動作安定を実現するものである。特に、出力クロックの周波数が分周回路の動作範囲を超えた場合には、電源電圧を高くして、分周回路の動作を回復させて、暴走を止める。さらにチャージポンプ回路の電源電圧を下げてチャージポンプ回路の出力電圧を下げ、電圧制御発振回路の周波数を下げて正常状態に戻す。

以下、本発明の実施の形態を添付図面を参照して説明する。

＜第１の実施形態＞
図１は、本発明に係るＰＬＬ回路の第１の実施形態を示すブロック図である。
図に示すように、１は位相比較回路であり、２はチャージポンプ回路、３はループフィルタ、４は電圧制御発振回路、５は分周回路、６は電圧比較回路（コンパレータ）、７は単一電源電圧発生回路、８は第１の複数電源電圧発生回路、９は電圧選択回路である。電圧制御発振回路４は、その出力クロック周波数が入力基準クロックのＮ逓倍になるように発振し、分周回路５の分周比はＮである。

このＰＬＬ回路における位相比較回路１、チャージポンプ回路２、ループフィルタ３、電圧制御発振回路４、分周回路５の各動作は、図７のＰＬＬ回路と同様であり、入力基準クロックと出力クロックとが同期するように動作しているので、詳しい説明は省略する。

次に、本発明の特徴であるＰＬＬ回路の暴走を防止する機能を有する各回路について説明する。
単一電源電圧発生回路７は、一つの電圧レベルＡを出力し、その出力が位相比較回路１、チャージポンプ２、電圧制御発振回路４、電圧比較回路６の電源線に接続されている。また、第１の複数電源電圧発生回路８は、２つの異なる電圧レベルＢ，Ｃを電圧選択回路９に出力し、電圧選択回路９は分周回路５の電源線へいずれかの電圧を出力する。ここで、電圧レベルＢ＞電圧レベルＣとする。電圧レベルＢは、電圧制御発振回路４が暴走を始め、分周回路５が動作不可能となった場合に、分周回路５を動作可能状態にするレベルに設定してある。電圧レベルＣは、電圧制御発振回路４が暴走状態になく、分周回路５が動作可能範囲に有る場合に、分周回路５に供給する電圧レベルである。

ループフィルタ３の出力は、電圧制御発振回路４に接続されるとともに、電圧比較回路６にも接続される。さらに電圧比較回路６には、ＰＬＬ外部もしくは内部、および半導体チップ内部もしくは外部で生成される直流基準電圧レベルＶｒｅｆが入力される。電圧比較回路６は、電圧選択回路９が出力する選択信号は、電圧選択回路９に入力される。

電圧比較回路６に入力する基準電圧レベルＶｒｅｆは、電圧制御発振回路４が暴走して分周回路５の動作可能範囲を越える閾値電圧である。電圧比較回路６は、ループフィルタ３の出力と基準電圧レベルＶｒｅｆを比較し、ループフィルタ３の出力が基準電圧レベルＶｒｅｆ未満の時はＬＯＷ、ループフィルタ３の出力が基準電圧レベルＶｒｅｆ以上のときはＨＩＧＨの選択信号を電圧選択回路９に出力する。

図２は、単一電源電圧発生回路７の一例を示す回路図である。
この単一電源電圧発生回路７は、オペアンプ２１と、ＰＭＯＳトランジスタＭ１と、抵抗Ｒａ，Ｒｂ，Ｒ１，Ｒ２から構成されている。

抵抗Ｒａ，Ｒｂは、電源電圧ＶＤＤと接地電位との間に直列に接続され、抵抗Ｒａの一端に電源電圧ＶＤＤが入力され、抵抗Ｒｂの一端が接地されている。また、ＰＭＯＳトランジスタＭ１と抵抗Ｒ１，Ｒ２も電源電圧ＶＤＤと接地電位との間に直列に接続され、ＰＭＯＳトランジスタＭ１のドレインに電源電圧ＶＤＤが入力され、抵抗Ｒ２の一端が接地されている。オペアンプ２１の非反転入力端子には抵抗Ｒａと抵抗Ｒｂ間の電位（抵抗Ｒａと抵抗Ｒｂによる分圧）が入力されている。また、オペアンプ２１の反転入力端子には抵抗Ｒ１と抵抗Ｒ２間の電位（抵抗Ｒ１と抵抗Ｒ２による分圧）が入力されている。オペアンプ２１の出力端子は、ＰＭＯＳトランジスタＭ１のゲートに接続されている。そして、ＰＭＯＳトランジスタＭ１のソースから電源電圧供給線に電圧レベルＡが出力される。

図２に示す単一電源電圧発生回路７は負帰還回路構成になっているため、オペアンプ２１の反転入力端子と非反転入力端子は、仮想接地状態になり両端子ともに電圧レベルは同じになる。よって電源電圧供給線の電圧レベルＡは非反転入力端子の電圧の［（Ｒ１＋Ｒ２）／Ｒ２］倍になる。よって例えば、抵抗ＲａとＲｂの抵抗値を例えば１：１の比にするとオペアンプ２１の反転入力端子の電圧はＶＤＤ／２になり、電源電圧供給線の電圧レベルＡは、
［ＶＤＤ＊（Ｒ１＋Ｒ２）／Ｒ２］／２
になる。

図３は第１の複数電源電圧発生回路８の一例を示す回路図である。この第１の複数電源電圧発生回路８は、オペアンプ２１と、ＰＭＯＳトランジスタＭ１と、抵抗Ｒａ，Ｒｂ，Ｒ１，Ｒ２，Ｒ３から構成されている。

抵抗Ｒａ，Ｒｂは、電源電圧ＶＤＤと接地電位との間に直列に接続され、抵抗Ｒａの一端に電源電圧ＶＤＤが入力され、抵抗Ｒｂの一端が接地されている。また、ＰＭＯＳトランジスタＭ１と抵抗Ｒ１，Ｒ２，Ｒ３も電源電圧ＶＤＤと接地電位との間に直列に接続され、ＰＭＯＳトランジスタＭ１のドレインに電源電圧ＶＤＤが入力され、抵抗Ｒ３の一端が接地されている。オペアンプ２１の非反転入力端子には抵抗Ｒａと抵抗Ｒｂ間の電位（抵抗Ｒａと抵抗Ｒｂによる分圧）が入力されている。また、オペアンプ２１の反転入力端子には抵抗Ｒ２と抵抗Ｒ３の間の電位（抵抗Ｒ１＋Ｒ２と抵抗Ｒ３による分圧）が入力されている。オペアンプ２１の出力端子は、ＰＭＯＳトランジスタＭ１のゲートに接続されている。そして、ＰＭＯＳトランジスタＭ１のソースから電源電圧供給線に電圧レベルＢが、抵抗Ｒ１と抵抗Ｒ２の間の電位である電圧レベルＣが電源電圧供給線に出力される。

また図３に示した第１の複数電源電圧発生回路８においても同様に負帰還回路を構成しているため、オペアンプ２１の２入力が仮想接地状態になるように動作する。オペアンプ２１の負荷抵抗を分割することで、異なる２つの電圧レベルを生成可能になる。

図４は、電圧選択回路９の一例を示す回路図である。
この電圧選択回路９は、選択信号を反転して出力するインバータ２６と、相補に動作するトランスファーゲート２７，２８とから構成される。トランスファーゲート２７，２８は、ＰチャネルトランジスタとＮチャンネルトランジスタの並列接続から成り、各々のソース同士及びドレイン同士を接続して、入力端子と出力端子としたものである。トランスファーゲート２７の入力端子には、第１の複数電源電圧発生回路８から電圧レベルＢが入力され、トランスファーゲート２８の入力端子には、第１の複数電源電圧発生回路８から電圧レベルＣが入力される。トランスファーゲート２７の一方の制御端子には選択信号の反転信号が入力され、他方のゲートには、インバータ２６によって選択信号を反転された信号が入力される。また、トランスファーゲート２８の一方の制御端子には選択信号が入力され、他方のゲートには、インバータ２６によって選択信号を反転された信号がさらに反転されて入力される。こうして、トランスファーゲート２７，２８は、選択信号によって、相互にオン・オフし、電圧レベルＢと電圧レベルＣのいずれかが出力される。

電圧選択回路９は、選択信号がＬＯＷのときは第１の複数電源電圧発生回路８から供給される電圧レベルＣを分周回路５に出力し、選択信号がＨＩＧＨのときは第１の複数電源電圧発生回路８から供給される電圧レベルＢを分周回路５に出力する。

こうして、ループフィルタ３の出力が電圧制御発振回路４を暴走状態にして、分周回路５の動作可能範囲を越える場合、電圧比較回路６はＨＩＧＨ信号を出力し、電圧選択回路９が分周回路の電源電圧を電圧レベルＣから電圧レベルＢへ切り替える。電圧レベルＢは電圧レベルＣより高いため、分周回路５の動作能力が暴走状態により上昇するので、分周回路５の出力クロックが生成されるようになる。そして、位相比較回路１が電圧制御発振回路４の発振周波数を下げる動作を行えるようになるので、電圧制御発振回路４の暴走状態を元の正常状態に戻すことができる。また、特許文献１のように、ループフィルタの電圧をトランジスタで制御することもないため、該トランジスタのリーク電流によりジッタが増えるということもない。

なお、第１の複数電源電圧発生回路８は、図３に示すように、二つの電圧を同時に出力可能な回路であるが、図２に示す単一電源電圧発生回路７のように一つの電圧を出力するものを二種類設けても良い。この場合は、抵抗Ｒａ，Ｒｂ，Ｒ１，Ｒ２の値を、電圧レベルＢ、電圧レベルＣを発生するように設定する。

図３の第１の複数電源電圧発生回路では、直列抵抗により電圧を分圧して異なる２つの電圧供給するために回路面積は小さくできるが、アンプの出力可能電流を大きくする必要があるのと、抵抗分圧によって生成するために電圧範囲が限定されることがある。図２に示した単一電源電圧発生回路と同様の構成にすると、電圧範囲が限定されることなく、抵抗値の設計によって任意に２つの異なる電圧を生成することができるようになる。

＜第２の実施形態＞
図５は、本発明に係るＰＬＬ回路の第２の実施形態を示すブロック図である。
図５では図１と同一部分には同じ符合を付し、その部分の説明は省略する。第２の実施形態のＰＬＬ回路は、異なる２つの電圧レベルＤ，Ｅを出力する第３の電源電圧発生路１１と、その電圧レベルＤ，Ｅのいずれかを選択してチャージポンプ回路２に供給する電圧選択回路１２を新たに備えたものである。

ここで、電圧レベルＤ＞電圧レベルＥとする。電圧レベルＥは、電圧制御発振回路４が暴走を始めた場合に、チャージポンプ回路２の出力電圧を下げて暴走を止めるレベルに設定してある。電圧レベルＤは、電圧制御発振回路４が正常状態にある場合に、チャージポンプ回路２に供給する電圧レベルである。

電圧選択回路１２には、選択信号を反転するインバータ１０が接続されており、電圧選択回路１２は、この選択反転信号によって電圧レベルを選択する。

第２の複数電源電圧発生回路１１は、図３と同様の構成であり、電圧レベルＤ，Ｅを発生するように、抵抗Ｒａ，Ｒｂ，Ｒ１，Ｒ２，Ｒ３を設定してある。また、第１の実施形態でも説明したが、図２の構造と同じもので、一つの電圧レベルを発生する電源電圧発生回路を２つ用意し、それぞれ電圧レベルＤ，Ｅを発生するものでもよい。

また、電圧選択回路１２も、図４と同様の構成であり、入力される電圧レベルがＤ，Ｅであるのと、選択信号の反転信号が入力される点が異なるだけである。

このような構成にすると、電圧制御発生回路４が通常動作している場合は、分周回路５の電源電圧は第１の複数電源電圧発生回路８の生成する異なる２つの電圧のうち、低い方の電圧レベルＣで動作し、チャージポンプ回路２は第２の複数電源電圧発生回路の生成する異なる２つの電圧のうち、高い方の電圧レベルＤで動作する。

また、電圧制御発振回路４が分周回路５の動作能力を越えた周波数で発振した場合は、分周回路５の電源電圧は第１の複数電源電圧発生回路８の生成する異なる２つの電圧のうち、高い方の電圧レベルＢで動作し、チャージポンプ回路２は第２の複数電源電圧発生回路の生成する異なる２つの電圧のうち、低い方の電圧レベルＥで動作する。

こうして、電圧制御発振回路４が暴走を始めた場合、分周回路５の電源電圧を上昇させ分周回路５の動作速度を向上すると同時に、供給電源電圧を下げてチャージポンプ回路２の出力レベルを下げることにより、電圧制御発振回路の発振周波数を低下させるＰＬＬ回路の暴走を防止し、動作を安定させることができる。また、特許文献１のように、ループフィルタの電圧をトランジスタで制御することもないため、該トランジスタのリーク電流によりジッタが増えるということもない。

本発明に係るＰＬＬ回路の第１の実施形態を示すブロック図である。 単一電源電圧発生回路の一例を示す回路図である。 第１の複数電源電圧発生回路の一例を示す回路図である。 電圧選択回路の一例を示す回路図である。 本発明に係るＰＬＬ回路の第２の実施形態を示すブロック図である。 従来のＰＬＬ回路を示すブロック図である。 特許文献のＰＬＬ回路を示すブロック図である。

符号の説明

１ 位相比較回路
２ チャージポンプ回路
３ ループフィルタ
４ 電圧制御発振回路
５ 分周回路
６ 電圧比較回路
７ 単一電源電圧発生回路
８ 複数電源電圧発生回路
９ 電圧選択回路
１０ インバータ
１１ 複数電源電圧発生回路
１２ 電圧選択回路
２１ オペアンプ
２６ インバータ
２７，２８ トランスファーゲート

Claims (6)

1. 基準周波数信号と帰還信号との位相差を検出して位相差信号を出力する位相比較回路と、
   該位相差信号に応じて電圧制御を行なった制御信号を出力するチャージポンプ回路と、
   該制御信号に応じて基準周波数信号の周波数を変化させて逓倍発振する電圧制御発振回路と、
   電圧制御発振回路を出力した信号を分周し前記位相比較回路に前記帰還信号として出力する分周回路とを備えたＰＬＬ回路において、
   前記電圧制御発振回路の出力周波数が前記分周回路の動作可能範囲を超える前記制御信号の閾値電圧を基準電圧とし、該基準電圧と前記制御信号の電圧を比較する電圧比較回路と、
   前記電圧制御発振回路の出力周波数が前記分周回路の動作可能範囲を超えた場合に前記分周回路を動作可能とする第１の電源電圧レベルと、前記電圧制御発振回路の出力周波数が前記分周回路の動作可能範囲にある場合の第２の電源電圧レベルの２つを生成する第１の複数電源電圧発生回路と、
   前記制御信号の電圧が前記基準電圧以上の場合に、第１の電源電圧レベルを選択し、前記制御信号の電圧が前記基準電圧未満の場合に、第２の電源電圧レベルを選択して前記分周回路に出力する第１の電圧選択回路と、
   を備えたことを特徴とするＰＬＬ回路。
2. 前記電圧制御発振回路の出力周波数が前記分周回路の動作可能範囲を超える場合に、前記チャージポンプ回路の出力電圧を下げる第３の電源電圧レベルと、前記電圧制御発振回路の出力周波数が前記分周回路の動作可能範囲にある場合の第４の電源電圧レベルの２つを生成する第２の複数電源電圧発生回路と、
   前記制御信号の電圧が前記基準電圧以上の場合に、第３の電源電圧レベルを選択し、前記制御信号の電圧が前記基準電圧未満の場合に、第４の電源電圧レベルを選択して前記チャージポンプ回路に出力する第２の電圧選択回路と、
   を備えたことを特徴とする請求項１に記載のＰＬＬ回路。
3. 前記複数電源電圧発生回路は、複数の抵抗素子により電源電圧を分圧することによって出力電圧を発生させる定電圧回路であることを特徴とする請求項１又は２に記載のＰＬＬ回路。
4. 前記複数電源電圧発生回路は、一つの電圧レベルを発生する定電圧回路を二つ備えることを特徴とする請求項３に記載のＰＬＬ回路。
5. 前記複数電源電圧発生回路は、二つの電圧レベルを発生する定電圧回路からなることを特徴とする請求項３に記載のＰＬＬ回路。
6. 前記各回路が半導体基板上に集積形成されたことを特徴とする請求項１乃至５のいずれかに記載のＰＬＬ回路。

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