JP2009077308A

JP2009077308A - 位相ロックループ回路

Info

Publication number: JP2009077308A
Application number: JP2007246194A
Authority: JP
Inventors: Kosho Asano; 宏昇浅野
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2007-09-21
Filing date: 2007-09-21
Publication date: 2009-04-09

Abstract

【課題】出力クロック信号の定常位相誤差を防止することを課題とする。
【解決手段】リファレンスクロック信号及びフィードバッククロック信号の位相差を検出する位相差検出器（１０１）と、前記検出された位相差に応じて、第１のコンデンサを電源電圧又は基準電位に接続する第１のチャージポンプ回路（１０２）と、前記検出された位相差に応じて、第２のコンデンサを前記電源電圧又は前記基準電位に接続する第２のチャージポンプ回路（１２２）と、前記第１及び第２のコンデンサの電圧を比較して比較結果信号を出力する比較器（１４１）と、前記比較結果信号に応じて、前記第１のコンデンサを前記電源電圧又は前記基準電位に接続する第１のスイッチ（１４２）と、前記第１のコンデンサに接続され、前記第１のコンデンサの電圧に応じた発振周波数の出力クロック信号を生成する電圧制御発振器（１０４）とを有する。
【選択図】図１

Description

本発明は、位相ロックループ回路に関する。

位相ロックループ（ＰＬＬ）回路は、クロック周波数の逓倍やＬＳＩ（Large-scale Integrated Circuit）内部のクロック信号のスキュー（Skew）調整等を行う機能を有しており、近年のＬＳＩの高速化及び大規模化を実現させる為に必須の回路（マクロ）として提供されている。

そのような市場動向に伴い、ＰＬＬ回路が半導体チップに搭載されるのが当然となってきた。半導体チップの低電圧化、微細化に伴い、ＰＬＬ回路を構成するトランジスタも、低電圧化、微細化が進められていることは認知されてきた。しかし、近年、この微細化により、アナログ回路のアナログ的動作として無視できていたトランジスタのリークによる特性劣化量が無視できないほど大きくなり、定常位相誤差を悪化させる大きな要因の１つとなってきた。

図７は、ＰＬＬ回路の構成例を示す図である。ＰＬＬ回路は、ＰＬＬ回路用ＩＣ（集積回路）７００及び分周器７０５を有する。ＩＣ７００は、位相比較回路（ＰＦＤ）７０１、チャージポンプ回路（ＣＰ）７０２、ローパスフィルタ（ＬＰＦ）７０３及び電圧制御発振器（ＶＣＯ）７０４を有する。

図８及び図９は、図７のＰＬＬ回路の動作例を示すタイミングチャートである。位相比較回路７０１は、リファレンスクロック信号ＣＫの立ち上がり（又は立ち下がり）とフィードバッククロック信号ＦＢの立ち上がり（又は立ち下がり）の位相を比較し、その位相差を制御信号ＵＰＢ及びＤＮとしてチャージポンプ回路７０２へ出力する。フィードバッククロック信号ＦＢがリファレンスクロック信号ＣＫに対して遅れているときには信号ＵＰＢ及びＤＮがローレベルになり、フィードバッククロック信号ＦＢがリファレンスクロック信号ＣＫに対して進んでいるときには信号ＵＰＢ及びＤＮがハイレベルになる。チャージポンプ回路７０２は、制御信号ＵＰＢ及びＤＮに応じた電荷をローパスフィルタ７０３内のコンデンサに対して注入又は抜くことで、制御電圧ＶＣＮＴを制御する。具体的には、信号ＵＰＢ及びＤＮがローレベルになるとローパスフィルタ７０３内のコンデンサは電源電圧に接続され、制御電圧ＶＣＮＴが上昇する。また、信号ＵＰＢ及びＤＮがハイレベルになるとローパスフィルタ７０３内のコンデンサは基準電位に接続され、制御電圧ＶＣＮＴが低下する。電圧制御発振器７０４は、制御電圧ＶＣＮＴに応じた発振周波数の出力クロック信号Ｘを出力する。制御電圧ＶＣＮＴが上昇すると出力クロック信号Ｘの周波数は高くなり、制御電圧ＶＣＮＴが低下すると出力クロック信号Ｘの周波数が低くなる。分周器７０５は、出力クロック信号ＸをＮ分周し、フィードバッククロック信号ＦＢを出力する。出力クロック信号Ｘは、リファレンスクロック信号ＣＫに対してＮ倍高い周波数として出力される。

さらに詳しく動作を説明すると、リファレンスクロック信号ＣＫよりフィードバッククロック信号ＦＢの位相が進んでいる場合は、出力クロック信号Ｘの周波数が高すぎると認識させて、出力クロック信号Ｘの周波数を下げる動作を行うために、位相比較回路７０１は制御信号ＵＰＢ及びＤＮをハイレベルにし、チャージポンプ回路７０２はローパスフィルタ７０３内のコンデンサに溜まっている電荷を抜くことで、制御電圧ＶＣＮＴを下げる。また、反対に、リファレンスクロック信号ＣＫよりフィードバッククロック信号ＦＢの位相が遅れている場合は、出力クロック信号Ｘの周波数が低すぎると認識させて、出力クロック信号Ｘの周波数を上げる動作を行うために、位相比較回路７０１は制御信号ＵＰＢ及びＤＮをローレベルにし、チャージポンプ回路７０２はローパスフィルタ７０３内のコンデンサに電荷を注入することで、制御電圧ＶＣＮＴを上げる。なお、制御信号ＵＰＢがハイレベルかつ制御信号ＤＮがローレベルの間は、チャージポンプ回路７０２からローパスフィルタ７０３内のコンデンサへの電荷の授受は行われない。

下記の特許文献１には、発振器と、入力される電圧に応じて前記発振器の発信周波数を制御する制御回路と、前記発振器が出力する出力信号と外部からの入力信号との位相差を検出し、該位相差に応じてチャージ信号及びディスチャージ信号のうちいずれか一方を出力する位相比較器と、前記チャージ信号と前記ディスチャージ信号とに応答して出力電流を発生するチャージポンプと、前記出力電流を平滑化して出力電圧を発生し前記制御回路に供給するループフィルタとを有するＰＬＬにおいて、前記出力電圧を所定の参照電圧と比較する電圧比較手段と、該電圧比較手段の比較結果に基づいて、前記チャージ信号及び前記ディスチャージ信号の少なくとも一方を無効にする信号無効手段を設けたことを特徴とするＰＬＬが記載されている。

また、下記の特許文献２には、制御電圧により出力周波数が可変する電圧制御発振器と、前記電圧制御発振器の出力信号と基準信号の位相を比較する位相比較器と、前記位相比較器の比較結果に応じた信号を出力するチャージポンプ回路と、チャージポンプ回路の出力に基づき前記制御電圧を発生するループフィルタ回路からなるＰＬＬ回路において、前記チャージポンプ回路の出力から前記電圧制御発振器の入力までの信号パターン及び前記ループフィルタ回路の部品のすべてあるいはその一部を取り囲み、所定の電位を有するガードパターンを設けることを特徴とするＰＬＬ回路が記載されている。

また、下記の特許文献３には、第１のバイアス信号に応じて可変される第１の電流と、第２のバイアス信号に応じて可変される第２の電流とを、入力信号のレベルに応じて切り換えて出力する遅延回路に供給される、上記第１のバイアス信号または上記第２のバイアス信号のうちの何れか一方のバイアス信号を、他方のバイアス信号に基づいて生成するバイアス信号生成回路であって、上記第１のバイアス信号に応じて生成した上記第１の電流と、上記第２のバイアス信号に応じて生成した上記第２の電流との交差出力電圧に応じたしきい値信号を出力する上記遅延回路の擬似回路と、上記しきい値信号と所定の基準信号との差に応じた上記第１のバイアス信号または上記第２のバイアス信号を生成する差動増幅回路とを有するバイアス信号生成回路が記載されている。

特開平１０−１２６２５９号公報特開平１０−１０７６２２号公報特開２００２−７６８５６号公報

図７のＰＬＬ回路において、制御信号ＵＰＢがハイレベルかつ制御信号ＤＮがローレベルの間、チャージポンプ回路７０２の出力及び電圧制御発振器７０４の入力は共にハイインピーダンスとなり、ローパスフィルタ７０３内のコンデンサに蓄えられた電荷は保持されるため、図８のように制御電圧ＶＣＮＴは一定値を保ち、出力クロック信号Ｘの周波数も一定値を保つ。

しかし、近年のトランジスタの微細化の影響により、電圧制御発振器７０４の入力部でハイインピーダンスをとならなくなってきた。その結果、図９に示すように、制御信号ＵＰＢがハイレベルかつ制御信号ＤＮがローレベルの間に、制御電圧ＶＣＮＴを一定値に保てなくなり、制御電圧ＶＣＮＴが低下してしまい、出力クロック信号Ｘの周波数も低下してしまう。そのため、定常位相誤差φが発生してしまう。

電圧制御発振器７０４の入力部がハイインピーダンスとならないため、ローパスフィルタ７０３内のコンデンサに蓄えられた電荷が電圧制御発振器７０４の入力部から抜けてしまう(又は電圧制御発振器７０４の入力部から電荷が注入されてしまう)。

上記により、制御信号ＵＰＢがハイレベルかつ制御信号ＤＮがローレベルの間、制御電圧ＶＣＮＴが一定値を維持できないため、位相比較回路７０１が位相比較を行って位相が合うように制御電圧ＶＣＮＴを調整しても、次に位相比較するときに制御電圧ＶＣＮＴが調整した値からずれてしまうため、位相差（定常位相誤差）φが発生する。その位相差（定常位相誤差）φをなくすように、位相比較回路７０１はクロック信号の立ち上がりパルス毎に制御電圧ＶＣＮＴを制御するため、電圧制御発振器７０４の出力クロック信号Ｘには、立ち上がりパルス毎にスプリアス（周波数ずれ）が発生する。

本発明の目的は、出力クロック信号の定常位相誤差を防止することができる位相ロックループ回路を提供することである。

本発明の位相ロックループ回路は、リファレンスクロック信号及びフィードバッククロック信号の位相差を検出する位相差検出器と、第１の電圧を保持する第１のコンデンサと、前記検出された位相差に応じて、前記第１のコンデンサを電源電圧又は基準電位に接続する第１のチャージポンプ回路と、第２の電圧を保持する第２のコンデンサと、前記検出された位相差に応じて、前記第２のコンデンサを前記電源電圧又は前記基準電位に接続する第２のチャージポンプ回路と、前記第１の電圧及び前記第２の電圧を比較して比較結果信号を出力する比較器と、前記比較結果信号に応じて、前記第１のコンデンサを前記電源電圧又は前記基準電位に接続する第１のスイッチと、前記第１のコンデンサに接続され、前記第１のコンデンサの前記第１の電圧に応じた発振周波数の出力クロック信号を生成し、前記出力クロック信号又は前記出力クロック信号に応じた信号を前記フィードバッククロック信号として前記位相差検出器に出力する電圧制御発振器とを有することを特徴とする。

第１のコンデンサに電圧制御発振器が接続されるために、第１のコンデンサに対して電荷が抜ける又は注入される場合であっても、第１のスイッチから電荷の供給又は引き抜きを行うことができるので、第１及び第２のチャージポンプが動作しないときには、第１のコンデンサの第１の電圧を一定に保つことができ、定常位相誤差を防止することができる。

（第１の実施形態）
図１は本発明の第１の実施形態による位相ロックループ（ＰＬＬ）回路の構成例を示す回路図であり、図２は図１のＰＬＬ回路の動作例を示すタイミングチャートである。ＰＬＬ回路は、ＰＬＬ回路用ＩＣ（集積回路）１００及び分周器１０５を有する。ＩＣ１００は、位相比較回路（ＰＦＤ）１０１、第１のチャージポンプ回路（ＣＰ）１０２、第１のローパスフィルタ（ＬＰＦ）１０３及び電圧制御発振器（ＶＣＯ）１０４の他、ダミー回路１２１、比較器１４１及びｐチャネルＭＯＳ電界効果トランジスタ１４２を有する。第１のチャージポンプ回路１０２は、スイッチ１１１，１１４及び定電流源１１２，１１３を有する。第１のローパスフィルタ１０３は、抵抗１１５及びコンデンサ１１６，１１７を有する。ダミー回路１２１は、第２のチャージポンプ回路１２２及び第２のローパスフィルタ１２３を有する。第２のチャージポンプ回路１２２は、スイッチ１３１，１３４及び定電流源１３２，１３３を有する。第２のローパスフィルタ１２３は、抵抗１３５及びコンデンサ１３６，１３７を有する。

スイッチ１１１及び定電流源１１２の直列接続回路は、正の電源電圧及び制御電圧ＶＣＮＴ１のノード間に接続される。定電流源１１３及びスイッチ１１４の直列接続回路は、制御電圧ＶＣＮＴ１のノード及び基準電位（グランド電位）間に接続される。抵抗１１５及びコンデンサ１１６の直列接続回路は、制御電圧ＶＣＮＴ１のノード及び基準電位間に接続される。コンデンサ１１７は、制御電圧ＶＣＮＴ１のノード及び基準電位間に接続される。

スイッチ１３１及び定電流源１３２の直列接続回路は、正の電源電圧及び制御電圧ＶＣＮＴ２のノード間に接続される。定電流源１３３及びスイッチ１３４の直列接続回路は、制御電圧ＶＣＮＴ２のノード及び基準電位間に接続される。抵抗１３５及びコンデンサ１３６の直列接続回路は、制御電圧ＶＣＮＴ２のノード及び基準電位間に接続される。コンデンサ１３７は、制御電圧ＶＣＮＴ２のノード及び基準電位間に接続される。

入力端子ＩＮＰＵＴには、リファレンスクロック信号ＣＫが入力される。フィードバッククロック信号ＦＢは、分周器１０５から出力される。位相比較回路１０１は、リファレンスクロック信号ＣＫの立ち上がり（又は立ち下がり）とフィードバッククロック信号ＦＢの立ち上がり（又は立ち下がり）の位相を比較し、その位相差を制御信号ＵＰＢ及びＤＮとしてチャージポンプ回路１０２及び１２２へ出力する。フィードバッククロック信号ＦＢがリファレンスクロック信号ＣＫに対して遅れているときには、信号ＵＰＢ及びＤＮがローレベルになり、フィードバッククロック信号ＦＢがリファレンスクロック信号ＣＫに対して進んでいるときには信号ＵＰＢ及びＤＮがハイレベルになる。信号ＵＰＢ及びＤＮのパルス幅は、フィードバッククロック信号ＦＢ及びリファレンスクロック信号ＣＫの位相差が大きいほど広くなる。

チャージポンプ回路１０２は、制御信号ＵＰＢ及びＤＮに応じた電荷をローパスフィルタ１０３内のコンデンサ１１６及び１１７に対して注入又は抜くことで、制御電圧ＶＣＮＴ１を制御する。スイッチ１１１は、信号ＵＰＢがローレベルになるとオンし、信号ＵＰＢがハイレベルになるとオフする。スイッチ１１４は、信号ＤＮがハイレベルになるとオンし、信号ＤＮがローレベルになるとオフする。信号ＵＰＢ及びＤＮがローレベルになるとローパスフィルタ１０３内のコンデンサ１１６及び１１７は正の電源電圧に接続され、制御電圧ＶＣＮＴ１が上昇する。また、信号ＵＰＢ及びＤＮがハイレベルになるとローパスフィルタ１０３内のコンデンサ１１６及び１１７は基準電位（グランド電位）に接続され、制御電圧ＶＣＮＴ１が低下する。なお、フィードバッククロック信号ＦＢ及びリファレンスクロック信号ＣＫの立ち上がり位相が同じときには、狭パルス幅で信号ＵＰＢがローレベル、信号ＤＮがハイレベルになり、制御電圧ＶＣＮＴ１は変化しない。

同様に、チャージポンプ回路１２２は、制御信号ＵＰＢ及びＤＮに応じた電荷をローパスフィルタ１２３内のコンデンサ１３６及び１３７に対して注入又は抜くことで、制御電圧ＶＣＮＴ２を制御する。スイッチ１３１は、信号ＵＰＢがローレベルになるとオンし、信号ＵＰＢがハイレベルになるとオフする。スイッチ１３４は、信号ＤＮがハイレベルになるとオンし、信号ＤＮがローレベルになるとオフする。信号ＵＰＢ及びＤＮがローレベルになるとローパスフィルタ１２３内のコンデンサ１３６及び１３７は正の電源電圧に接続され、制御電圧ＶＣＮＴ２が上昇する。また、信号ＵＰＢ及びＤＮがハイレベルになるとローパスフィルタ１２３内のコンデンサ１３６及び１３７は基準電位（グランド電位）に接続され、制御電圧ＶＣＮＴ２が低下する。なお、フィードバッククロック信号ＦＢ及びリファレンスクロック信号ＣＫの立ち上がり位相が同じときには、狭パルス幅で信号ＵＰＢがローレベル、信号ＤＮがハイレベルになり、制御電圧ＶＣＮＴ２は変化しない。

ここで、制御電圧ＶＣＮＴ１のノードは、電圧制御発振器１０４の入力端子に接続されている。上記で図９を参照しながら説明したように、近年のトランジスタの微細化の影響により、電圧制御発振器１０４の入力部は完全なハイインピーダンスではない。その結果、ダミー回路１２１、比較器１４１及びトランジスタ１４２がない場合には、スイッチ１１１及び１１４が共にオフであっても、ローパスフィルタ１０３内のコンデンサ１１６及び１１７に蓄えられた電荷が電圧制御発振器１０４の入力部から抜けてしまい、図２の点線で示すように、制御電圧ＶＣＮＴ１は一定値にならず、低下してしまう。

これに対し、制御電圧ＶＣＮＴ２のノードは、電圧制御発振器１０４に接続されていないため、スイッチ１３１及び１３４が共にオフの場合に、電荷が抜けることがなく、制御電圧ＶＣＮＴ２は一定値を保つことができる。

比較器１４１は、制御電圧ＶＣＮＴ２を基準として制御電圧ＶＣＮＴ１を比較し、その比較結果を信号ＶＣＮＴＦＢとして出力する。その結果、図２において、信号ＶＣＮＴＦＢは、制御信号ＶＣＮＴ１の点線と同じ波形となる。ｐチャネルトランジスタ１４２は、ゲートが信号ＶＣＮＴＦＢのノードに接続され、ソースが正の電源電圧に接続され、ドレインが制御電圧ＶＣＮＴ１のノードに接続され、信号ＶＣＮＴＦＢが小さいほど多くの電荷を制御電圧ＶＣＮＴ１のノードに供給する。制御電圧ＶＣＮＴ１のノードは、信号ＶＣＮＴＦＢが小さいときには多くの電荷の供給を受け、信号ＶＣＮＴＦＢが大きいときには少ない電荷の供給を受ける。トランジスタ１４２は、制御電圧ＶＣＮＴ１の電荷が電圧制御発振器１０４の入力部から抜けた量だけ、制御電圧ＶＣＮＴ１のノードに電荷を供給する。その結果、制御電圧ＶＣＮＴ１のノードは、図２の実線で示すように、スイッチ１１１，１１４，１３１，１３４がオフのときには、一定電圧を保つことができる。

電圧制御発振器１０４は、制御電圧ＶＣＮＴ１に応じた発振周波数の出力クロック信号Ｘを出力する。制御電圧ＶＣＮＴ１が上昇すると出力クロック信号Ｘの周波数は高くなり、制御電圧ＶＣＮＴ１が低下すると出力クロック信号Ｘの周波数が低くなる。分周器１０５は、出力クロック信号ＸをＮ分周し、フィードバッククロック信号ＦＢを出力する。出力クロック信号Ｘは、リファレンスクロック信号ＣＫに対してＮ倍高い周波数として出力される。

より具体的に動作を説明すると、リファレンスクロック信号ＣＫよりフィードバッククロック信号ＦＢの位相が進んでいる場合は、信号ＵＰＢ及びＤＮがハイレベルになり、スイッチ１１１及び１３１がオフし、スイッチ１１４及び１３４がオンする。ローパスフィルタ１０３内のコンデンサ１１６及び１１７並びにローパスフィルタ１２３内のコンデンサ１３６及び１３７は基準電位に接続され、制御電圧ＶＣＮＴ１及びＶＣＮＴ２は低下する。電圧制御発振器１０４は、制御電圧ＶＣＮＴ１が低下すると出力クロック信号Ｘの発振周波数を下げる。その結果、リファレンスクロック信号ＣＫに対してフィードバッククロック信号ＦＢは位相の進み量が小さくなり、やがて両者の位相差が０になる。

逆に、リファレンスクロック信号ＣＫよりフィードバッククロック信号ＦＢの位相が遅れている場合は、信号ＵＰＢ及びＤＮがローレベルになり、スイッチ１１１及び１３１がオンし、スイッチ１１４及び１３４がオフする。ローパスフィルタ１０３内のコンデンサ１１６及び１１７並びにローパスフィルタ１２３内のコンデンサ１３６及び１３７は電源電圧に接続され、制御電圧ＶＣＮＴ１及びＶＣＮＴ２は上昇する。電圧制御発振器１０４は、制御電圧ＶＣＮＴ１が上昇すると出力クロック信号Ｘの発振周波数を上げる。その結果、リファレンスクロック信号ＣＫに対してフィードバッククロック信号ＦＢは位相の遅れ量が小さくなり、やがて両者の位相差が０になる。

以上のように、本実施形態によれば、制御電圧ＶＣＮＴ１のノードの電荷が電圧制御発振器１０４の入力部から抜ける課題を解決することができる。本実施形態は、電圧制御発振器１０４が接続されていない第２のチャージポンプ回路１２２及び第２のローパスフィルタ１２３を設ける。ダミー回路１２１の制御電圧ＶＣＮＴ２のノードは、電圧制御発振器１０４に接続されていないため、電圧制御発振器１０４による電圧低下が起きない理想電圧となる。比較器１４１は、制御電圧ＶＣＮＴ２を基準として、電圧制御発振器１０４が接続されているノードの制御電圧ＶＣＮＴ１を比較する。ｐチャネルトランジスタ１４２は、比較器１４１の出力信号ＶＣＮＴＦＢをゲートに入力する。ｐチャネルトランジスタ１４２がオンすることにより、第１のローパスフィルタ１０３内のコンデンサ１１６及び１１７に電荷が注入される。図２のタイミングチャートのように、制御電圧ＶＣＮＴ１のノードにおいて電圧制御発振器１０４の入力部で抜けた電荷を補うように、信号ＶＣＮＴＦＢによりｐチャネルトランジスタ１４２から制御電圧ＶＣＮＴ１のノードに電荷が注入されるため、制御電圧ＶＣＮＴ１は制御電圧ＶＣＮＴ２と同電位となる。すなわち、電圧制御発振器１０４の入力部における電荷漏れによる制御電圧ＶＣＮＴ１の低下を防止することができる。

（第２の実施形態）
図３は本発明の第２の実施形態によるＰＬＬ回路の構成例を示す回路図であり、図４は図３のＰＬＬ回路の動作例を示すタイミングチャートである。本実施形態（図３）は、第１の実施形態（図１）に対して、ｐチャネルＭＯＳ電界効果トランジスタ１４２の代わりにｎチャネルＭＯＳ電界効果トランジスタ２４２を設けている。以下、本実施形態が第１の実施形態と異なる点を説明する。抵抗１１５及びコンデンサ１１６の直列接続回路は、正の電源電圧及び制御電圧ＶＣＮＴ１のノード間に接続される。コンデンサ１１７は、正の電源電圧及び制御電圧ＶＣＮＴ１のノード間に接続される。抵抗１３５及びコンデンサ１３６の直列接続回路は、正の電源電圧及び制御電圧ＶＣＮＴ２のノード間に接続される。コンデンサ１３７は、正の電源電圧及び制御電圧ＶＣＮＴ２のノード間に接続される。ｎチャネルトランジスタ２４２は、ゲートが信号ＶＣＮＴＦＢのノードに接続され、ソースが基準電位に接続され、ドレインが制御電圧ＶＣＮＴ１のノードに接続される。

ここで、制御電圧ＶＣＮＴ１のノードは、電圧制御発振器１０４の入力端子に接続されている。上記で図９を参照しながら説明したように、近年のトランジスタの微細化の影響により、電圧制御発振器１０４の入力部は完全なハイインピーダンスではない。その結果、ダミー回路１２１、比較器１４１及びトランジスタ２４２がない場合には、スイッチ１１１及び１１４が共にオフであっても、電圧制御発振器１０４の入力部からローパスフィルタ１０３内のコンデンサ１１６及び１１７に電荷が注入されてしまい、図４の点線で示すように、制御電圧ＶＣＮＴ１は一定値にならず、上昇してしまう。

これに対し、制御電圧ＶＣＮＴ２のノードは、電圧制御発振器１０４に接続されていないため、スイッチ１３１及び１３４が共にオフの場合に、電荷が注入されることがなく、制御電圧ＶＣＮＴ２は一定値を保つことができる。

比較器１４１は、制御電圧ＶＣＮＴ２を基準として制御電圧ＶＣＮＴ１を比較し、その比較結果を信号ＶＣＮＴＦＢとして出力する。その結果、図４において、信号ＶＣＮＴＦＢは、制御信号ＶＣＮＴ１の点線と同じ波形となる。ｎチャネルトランジスタ２４２は、ゲートが信号ＶＣＮＴＦＢのノードに接続され、ソースが基準電位に接続され、ドレインが制御電圧ＶＣＮＴ１のノードに接続され、信号ＶＣＮＴＦＢが大きいほど多くの電荷を制御電圧ＶＣＮＴ１のノードから引き抜く。制御電圧ＶＣＮＴ１のノードは、信号ＶＣＮＴＦＢが大きいときには多くの電荷が引き抜かれ、信号ＶＣＮＴＦＢが小さいときには少ない電荷が引き抜かれる。トランジスタ２４２は、電圧制御発振器１０４の入力部から制御電圧ＶＣＮＴ１のノードに注入された電荷量だけ、制御電圧ＶＣＮＴ１のノードから電荷を引き抜く。その結果、制御電圧ＶＣＮＴ１のノードは、図４の実線で示すように、スイッチ１１１，１１４，１３１，１３４がオフのときには、一定電圧を保つことができる。

以上のように、本実施形態によれば、電圧制御発振器１０４の入力部から制御電圧ＶＣＮＴ１のノードに電荷が注入される課題を解決することができる。本実施形態は、電圧制御発振器１０４が接続されていない第２のチャージポンプ回路１２２及び第２のローパスフィルタ回路１２３を設ける。ダミー回路１２１の制御電圧ＶＣＮＴ２のノードは、電圧制御発振器１０４に接続されていないため、電圧制御発振器１０４による電圧上昇が起きない理想電圧となる。比較器１４１は、制御電圧ＶＣＮＴ２を基準として、電圧制御発振器１０４が接続されているノードの制御電圧ＶＣＮＴ１を比較する。ｎチャネルトランジスタ２４２は、比較器１４１の出力信号ＶＣＮＴＦＢをゲートに入力する。ｎチャネルトランジスタ２４２がオンすることにより、第１のローパスフィルタ１０３内のコンデンサ１１６及び１１７に余計に溜まっている電荷が抜ける。図４のタイミングチャートのように、電圧制御発振器１０４の入力部から余計に注入される電荷を補うように、信号ＶＣＮＴＦＢによりｎチャネルトランジスタ２４２から電荷が抜けるため、制御電圧ＶＣＮＴ１は制御電圧ＶＣＮＴ２と同電位となる。すなわち、電圧制御発振器１０４の入力部からの電荷注入による制御電圧ＶＣＮＴ１の上昇を防止することができる。

（第３の実施形態）
図５は、本発明の第３の実施形態によるＰＬＬ回路の構成例を示す回路図である。本実施形態（図５）は、第１の実施形態（図１）に対して、定電流源１１２，１１３，１３２及び１３３を削除し、抵抗５０１及び５０２を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。抵抗５０１は、スイッチ１１１及び１１４の相互接続点と制御電圧ＶＣＮＴ１のノードとの間に接続される。スイッチ１１１は、正の電源電圧及び抵抗５０１間に接続される。スイッチ１１４は、抵抗５０１及び基準電位間に接続される。抵抗５０２は、スイッチ１３１及び１３４の相互接続点と制御電圧ＶＣＮＴ２のノードとの間に接続される。スイッチ１３１は、正の電源電圧及び抵抗５０２間に接続される。スイッチ１３４は、抵抗５０２及び基準電位間に接続される。

以上のように、本実施形態は、図１のチャージポンプ回路１０２及び１２２内の定電流源１１２，１１３，１３２及び１３３を削除し、チャージポンプ回路１０２及び１２２の出力に抵抗５０１及び５０２を直列に接続した回路構成でも、図１と同じ効果を実現できる。

また、同様に、図３のチャージポンプ回路１０２及び１２２内の定電流源１１２，１１３，１３２及び１３３を削除し、チャージポンプ回路１０２及び１２２の出力に抵抗５０１及び５０２を直列に接続した回路構成でも、図３と同じ効果を実現できる。

（第４の実施形態）
図６は、本発明の第４の実施形態によるＰＬＬ回路の構成例を示す回路図である。本実施形態（図６）は、第１の実施形態（図１）に対して、ローパスフィルタ１０３及び１２３をＩＣ１００の外部に設けた点が異なる。その他の点については、本実施形態は第１の実施形態と同じである。ローパスフィルタ１０３及び１２３をＩＣ１００の外部に設けて、ローパスフィルタ１０３及び１２３をＩＣ１００内の制御電圧ＶＣＮＴ１及びＶＣＮＴ２のノードに接続した場合でも、図１と同じ効果を実現できる。

また、同様に、図３のローパスフィルタ１０３及び１２３をＩＣ１００の外部に設けて、ローパスフィルタ１０３及び１２３をＩＣ１００内の制御電圧ＶＣＮＴ１及びＶＣＮＴ２のノードに接続した場合でも、図３と同じ効果を実現できる。

第１〜第４の実施形態のＰＬＬ回路によれば、電圧制御発振器１０４の入力部において電荷が抜ける又は電荷が注入されることにより制御電圧ＶＣＮＴ１が変化し、定常位相誤差φが生じる課題を解消することができる。また、定常位相誤差φを防止することにより、電圧制御発振器１０４の出力クロック信号Ｘに発生するスプリアス（周波数ずれ）を抑制することができる。

なお、第１〜第４の実施形態において、ローパスフィルタ１０３及び１２３内の抵抗１１５，１３５及びコンデンサ１１６，１３６は削除してもよい。また、分周器１０５を削除し、電圧制御発振器１０４の出力クロック信号Ｘをフィードバッククロック信号ＦＢとして直接位相比較回路１０１に入力してもよい。その場合、出力クロック信号Ｘは、リファレンスクロック信号ＣＫと同じ周波数として出力される。

第１〜第４の実施形態のＰＬＬ回路は、リファレンスクロック信号ＣＫ及びフィードバッククロック信号ＦＢの位相差を検出する位相差検出器（位相比較回路）１０１と、第１の電圧ＶＣＮＴ１を保持する第１のコンデンサ１１７（及び１１６）と、前記検出された位相差に応じて、前記第１のコンデンサ１１７を電源電圧又は基準電位に接続する第１のチャージポンプ回路１０２と、第２の電圧ＶＣＮＴ２を保持する第２のコンデンサ１３７（及び１３６）と、前記検出された位相差に応じて、前記第２のコンデンサ１３７を前記電源電圧又は前記基準電位に接続する第２のチャージポンプ回路１２２と、前記第１の電圧ＶＣＮＴ１及び前記第２の電圧ＶＣＮＴ２を比較して比較結果信号ＶＣＮＴＦＢを出力する比較器１４１と、前記比較結果信号ＶＣＮＴＦＢに応じて、前記第１のコンデンサ１１７を前記電源電圧又は前記基準電位に接続する第１のスイッチ（トランジスタ）１４２又は２４２と、前記第１のコンデンサ１１７に接続され、前記第１のコンデンサ１１７の前記第１の電圧ＶＣＮＴ１に応じた発振周波数の出力クロック信号Ｘを生成し、前記出力クロック信号Ｘ又は前記出力クロック信号Ｘに応じた信号（分周された信号）を前記フィードバッククロック信号ＦＢとして前記位相差検出器１０１に出力する電圧制御発振器１０４とを有する。

第１の実施形態（図１）では、前記第１のスイッチは、前記比較結果信号ＶＣＮＴＦＢに応じて、前記第１のコンデンサ１１７を前記電源電圧に接続するトランジスタ１４２である。

第２の実施形態（図３）では、前記第１のスイッチは、前記比較結果信号ＶＣＮＴＦＢに応じて、前記第１のコンデンサ１１７を前記基準電位に接続するトランジスタ２４２である。

第１及び第２の実施形態（図１及び図３）では、前記第１のチャージポンプ回路１０２は、前記電源電圧及び前記第１のコンデンサ１１７間に接続される第２のスイッチ１１１及び第１の電流源１１２と、前記第１のコンデンサ１１７及び前記基準電位間に接続される第３のスイッチ１１４及び第２の電流源１１３とを有する。前記第２のチャージポンプ回路１２２は、前記電源電圧及び前記第２のコンデンサ１３７間に接続される第４のスイッチ１３１及び第３の電流源１３２と、前記第２のコンデンサ１３７及び前記基準電位間に接続される第５のスイッチ１３４及び第４の電流源１３３とを有する。

第３の実施形態（図５）では、さらに、前記第１のチャージポンプ回路１０２及び前記第１のコンデンサ１１７間に接続される第１の抵抗５０１と、前記第２のチャージポンプ回路１２２及び前記第２のコンデンサ１３７間に接続される第２の抵抗５０２とを有する。前記第１のチャージポンプ回路１０２は、前記電源電圧及び前記第１の抵抗５０１間に接続される第２のスイッチ１１１と、前記第１の抵抗５０１及び前記基準電位間に接続される第３のスイッチ１１４とを有する。前記第２のチャージポンプ回路１２２は、前記電源電圧及び前記第２の抵抗５０２間に接続される第４のスイッチ１３１と、前記第２の抵抗５０２及び前記基準電位間に接続される第５のスイッチ１３４とを有する。

第４の実施形態（図６）では、前記位相差検出器１０１、前記第１のチャージポンプ回路１０２、前記第２のチャージポンプ回路１２２、前記比較器１４１、前記第１のスイッチ１４２又は２４２及び前記電圧制御発振器１０４は、同一半導体チップ（ＩＣ）１００内に設けられる。前記第１のコンデンサ１１７及び前記第２のコンデンサ１３７は、前記半導体チップ１００の外部に設けられる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の実施形態は、例えば以下のように種々の適用が可能である。

（付記１）
リファレンスクロック信号及びフィードバッククロック信号の位相差を検出する位相差検出器と、
第１の電圧を保持する第１のコンデンサと、
前記検出された位相差に応じて、前記第１のコンデンサを電源電圧又は基準電位に接続する第１のチャージポンプ回路と、
第２の電圧を保持する第２のコンデンサと、
前記検出された位相差に応じて、前記第２のコンデンサを前記電源電圧又は前記基準電位に接続する第２のチャージポンプ回路と、
前記第１の電圧及び前記第２の電圧を比較して比較結果信号を出力する比較器と、
前記比較結果信号に応じて、前記第１のコンデンサを前記電源電圧又は前記基準電位に接続する第１のスイッチと、
前記第１のコンデンサに接続され、前記第１のコンデンサの前記第１の電圧に応じた発振周波数の出力クロック信号を生成し、前記出力クロック信号又は前記出力クロック信号に応じた信号を前記フィードバッククロック信号として前記位相差検出器に出力する電圧制御発振器と
を有することを特徴とする位相ロックループ回路。
（付記２）
前記第１のスイッチは、前記比較結果信号に応じて、前記第１のコンデンサを前記電源電圧に接続するトランジスタであることを特徴とする付記１記載の位相ロックループ回路。
（付記３）
前記第１のスイッチは、前記比較結果信号に応じて、前記第１のコンデンサを前記基準電位に接続するトランジスタであることを特徴とする付記１記載の位相ロックループ回路。
（付記４）
前記第１のチャージポンプ回路は、前記電源電圧及び前記第１のコンデンサ間に接続される第２のスイッチ及び第１の電流源と、前記第１のコンデンサ及び前記基準電位間に接続される第３のスイッチ及び第２の電流源とを有し、
前記第２のチャージポンプ回路は、前記電源電圧及び前記第２のコンデンサ間に接続される第４のスイッチ及び第３の電流源と、前記第２のコンデンサ及び前記基準電位間に接続される第５のスイッチ及び第４の電流源とを有することを特徴とする付記１〜３のいずれか１項に記載の位相ロックループ回路。
（付記５）
さらに、前記第１のチャージポンプ回路及び前記第１のコンデンサ間に接続される第１の抵抗と、
前記第２のチャージポンプ回路及び前記第２のコンデンサ間に接続される第２の抵抗とを有し、
前記第１のチャージポンプ回路は、前記電源電圧及び前記第１の抵抗間に接続される第２のスイッチと、前記第１の抵抗及び前記基準電位間に接続される第３のスイッチとを有し、
前記第２のチャージポンプ回路は、前記電源電圧及び前記第２の抵抗間に接続される第４のスイッチと、前記第２の抵抗及び前記基準電位間に接続される第５のスイッチとを有することを特徴とする付記１〜３のいずれか１項に記載の位相ロックループ回路。
（付記６）
前記位相差検出器、前記第１のチャージポンプ回路、前記第２のチャージポンプ回路、前記比較器、前記第１のスイッチ及び前記電圧制御発振器は、同一半導体チップ内に設けられ、
前記第１及び第２のコンデンサは、前記半導体チップの外部に設けられることを特徴とする付記１〜５のいずれか１項に記載の位相ロックループ回路。

本発明の第１の実施形態による位相ロックループ（ＰＬＬ）回路の構成例を示す回路図である。図１のＰＬＬ回路の動作例を示すタイミングチャートである。本発明の第２の実施形態によるＰＬＬ回路の構成例を示す回路図である。図３のＰＬＬ回路の動作例を示すタイミングチャートである。本発明の第３の実施形態によるＰＬＬ回路の構成例を示す回路図である。本発明の第４の実施形態によるＰＬＬ回路の構成例を示す回路図である。ＰＬＬ回路の構成例を示す図である。図７のＰＬＬ回路の動作例を示すタイミングチャートである。図７のＰＬＬ回路の動作例を示すタイミングチャートである。

符号の説明

１００ＩＣ
１０１位相比較回路
１０２，１２２チャージポンプ回路
１０３，１２３ローパスフィルタ
１０４電圧制御発振器
１０５分周器
１２１ダミー回路
１４１比較器
１４２ｐチャネルＭＯＳ電界効果トランジスタ

Claims

リファレンスクロック信号及びフィードバッククロック信号の位相差を検出する位相差検出器と、
第１の電圧を保持する第１のコンデンサと、
前記検出された位相差に応じて、前記第１のコンデンサを電源電圧又は基準電位に接続する第１のチャージポンプ回路と、
第２の電圧を保持する第２のコンデンサと、
前記検出された位相差に応じて、前記第２のコンデンサを前記電源電圧又は前記基準電位に接続する第２のチャージポンプ回路と、
前記第１の電圧及び前記第２の電圧を比較して比較結果信号を出力する比較器と、
前記比較結果信号に応じて、前記第１のコンデンサを前記電源電圧又は前記基準電位に接続する第１のスイッチと、
前記第１のコンデンサに接続され、前記第１のコンデンサの前記第１の電圧に応じた発振周波数の出力クロック信号を生成し、前記出力クロック信号又は前記出力クロック信号に応じた信号を前記フィードバッククロック信号として前記位相差検出器に出力する電圧制御発振器と
を有することを特徴とする位相ロックループ回路。
前記第１のスイッチは、前記比較結果信号に応じて、前記第１のコンデンサを前記電源電圧に接続するトランジスタであることを特徴とする請求項１記載の位相ロックループ回路。
前記第１のスイッチは、前記比較結果信号に応じて、前記第１のコンデンサを前記基準電位に接続するトランジスタであることを特徴とする請求項１記載の位相ロックループ回路。
前記第１のチャージポンプ回路は、前記電源電圧及び前記第１のコンデンサ間に接続される第２のスイッチ及び第１の電流源と、前記第１のコンデンサ及び前記基準電位間に接続される第３のスイッチ及び第２の電流源とを有し、
前記第２のチャージポンプ回路は、前記電源電圧及び前記第２のコンデンサ間に接続される第４のスイッチ及び第３の電流源と、前記第２のコンデンサ及び前記基準電位間に接続される第５のスイッチ及び第４の電流源とを有することを特徴とする請求項１〜３のいずれか１項に記載の位相ロックループ回路。
さらに、前記第１のチャージポンプ回路及び前記第１のコンデンサ間に接続される第１の抵抗と、
前記第２のチャージポンプ回路及び前記第２のコンデンサ間に接続される第２の抵抗とを有し、
前記第１のチャージポンプ回路は、前記電源電圧及び前記第１の抵抗間に接続される第２のスイッチと、前記第１の抵抗及び前記基準電位間に接続される第３のスイッチとを有し、
前記第２のチャージポンプ回路は、前記電源電圧及び前記第２の抵抗間に接続される第４のスイッチと、前記第２の抵抗及び前記基準電位間に接続される第５のスイッチとを有することを特徴とする請求項１〜３のいずれか１項に記載の位相ロックループ回路。