JP2012231447A - 位相ロックループ回路 - Google Patents
位相ロックループ回路 Download PDFInfo
- Publication number
- JP2012231447A JP2012231447A JP2012012292A JP2012012292A JP2012231447A JP 2012231447 A JP2012231447 A JP 2012231447A JP 2012012292 A JP2012012292 A JP 2012012292A JP 2012012292 A JP2012012292 A JP 2012012292A JP 2012231447 A JP2012231447 A JP 2012231447A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- output
- capacitor
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【解決手段】リファレンスクロック信号とフィードバッククロック信号の位相差を検出する位相比較回路と、検出された位相差に応じた電流を第1の容量に出力するチャージポンプ回路と、第1の容量に蓄積されている電荷に基づく制御電圧に応じた発振周波数の出力クロック信号を生成する電圧制御発振回路とを有する位相ロックループ回路にて、チャージポンプ回路による第1の容量への電流の出力完了後の第1の時刻に第1の電圧を保持し、保持された第1の電圧に基づき電圧制御発振回路の入力部に流れるリーク電流に応じた電流を生成し、生成された電流に応じた補正電流をカレントミラー回路を介して第1の容量に出力するようにして、リーク電流による制御電圧の変動を抑制する。
【選択図】図1
Description
本発明の第1の実施形態について説明する。
図1は、第1の実施形態による位相ロックループ(PLL)回路の構成例を示す図である。また、図2は、図1に示すPLL回路の動作例を示すタイミングチャートである。
リファレンスクロック信号REFCLKよりフィードバッククロック信号FBCLKの位相が進んでいる場合には、制御信号UPB及びDNがハイレベルになり、チャージポンプ回路2内のスイッチ11がオフし、スイッチ14がオンする。これにより、ローパスフィルタ3内の容量16及び17が基準電位に接続されて、容量16及び17に蓄積されている電荷が引き抜かれ、制御電圧VCNTAは低下する。電圧制御発振回路4Aは、制御電圧VCNTAが低下すると出力クロック信号CKOの発振周波数を下げる。その結果、リファレンスクロック信号REFCLKに対してフィードバッククロック信号FBCLKは位相の進み量が小さくなり、やがて両者の位相差が0になる。
次に、本発明の第2の実施形態について説明する。
図3は、第2の実施形態によるPLL回路の構成例を示す図である。また、図4は、図3に示すPLL回路の動作例を示すタイミングチャートである。図3において、図1に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
次に、本発明の第3の実施形態について説明する。
図11は、第3の実施形態によるPLL回路の構成例を示す図である。また、図12は、図11に示すPLL回路の動作例を示すタイミングチャートである。図11において、図1に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
次に、本発明の第4の実施形態について説明する。
図13は、第4の実施形態によるPLL回路の構成例を示す図である。また、図14は、図13に示すPLL回路の動作例を示すタイミングチャートである。図13において、図1、図3、図11に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
次に、本発明の第5の実施形態について説明する。
図5は、第5の実施形態によるPLL回路の構成例を示す図である。図5において、図1に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第5の実施形態(図5)は、第1の実施形態(図1)に対して、定電流源12及び13を削除し、抵抗51を追加したものである。以下では、第5の実施形態が、第1の実施形態と異なる点を説明する。抵抗51は、スイッチ11及び14の相互接続点と制御電圧VCNTAのノードとの間に接続される。スイッチ11は正の電源電圧及び抵抗51間に接続され、スイッチ14は抵抗51及び基準電位間に接続される。
次に、本発明の第6の実施形態について説明する。
図6は、第6の実施形態によるPLL回路の構成例を示す図である。図6において、図1に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第6の実施形態(図6)は、第1の実施形態(図1)に対して、ローパスフィルタ3を1つの半導体チップとして構成されたPLL回路用IC(集積回路)61の外部に設けた点が異なる。その他の点については、第6の実施形態は、第1の実施形態と同様である。ローパスフィルタ3をPLL回路用IC61の外部に設けて、ローパスフィルタ3をPLL回路用IC61内の制御電圧VCNTAのノードに接続した場合でも、第1の実施形態と同様の効果を実現できる。また、同様に、図3、図11、図13のローパスフィルタ3をPLL回路用ICの外部に設けて、ローパスフィルタ3をPLL回路用IC内の制御電圧VCNTAのノードに接続した場合でも、それぞれの実施形態と同様の効果を実現できる。また、さらに、第5の実施形態と同様に、チャージポンプ回路2内の定電流源12及び13を削除し、チャージポンプ回路2の出力に抵抗51を直列に接続するようにしても良い。
本発明の諸態様を付記として以下に示す。
リファレンスクロック信号とフィードバッククロック信号の位相を比較して位相差を検出する位相比較回路と、
第1の電圧を保持する第1の容量と、
前記位相比較回路により検出された位相差に応じた電流を前記第1の容量に出力するチャージポンプ回路と、
前記第1の容量の前記第1の電圧に応じた発振周波数の出力クロック信号を生成し、前記出力クロック信号又は前記出力クロック信号に応じた信号を前記フィードバッククロック信号として前記位相比較回路に出力する電圧制御発振回路と、
前記チャージポンプ回路による前記第1の容量への電流の出力完了後の第1の時刻に前記第1の電圧を保持し、前記第1の時刻に保持された前記第1の電圧に基づく制御情報を出力する補正制御回路と、
前記補正制御回路より出力された前記制御情報に基づいて、前記電圧制御発振回路の入力部に流れるリーク電流に応じた電流を生成する電流生成回路と、
前記電流生成回路により生成された電流に応じた補正電流を前記第1の容量に出力するカレントミラー回路とを有することを特徴とする位相ロックループ回路。
(付記2)
前記補正制御回路は、前記チャージポンプ回路による前記第1の容量への電流の出力が完了する度に、出力完了後の前記第1の時刻に前記第1の電圧を保持して、前記第1の時刻以後は、前記第1の容量の前記第1の電圧と前記第1の時刻に保持した前記第1の電圧とを比較し、比較結果を前記制御情報として出力することを特徴とする付記1記載の位相ロックループ回路。
(付記3)
前記補正制御回路は、
前記第1の時刻における前記第1の電圧を保持する第2の容量と、
前記第2の容量に保持した前記第1の電圧が一方の入力端に入力され、前記第1の時刻以後において前記第1の容量の前記第1の電圧が他方の入力端に入力され、出力が前記補正制御回路の出力とされるアンプとを有することを特徴とする付記2記載の位相ロックループ回路。
(付記4)
前記補正制御回路は、前記第1の容量の前記第1の電圧を、前記第1の時刻に前記第2の容量に入力し、前記第1の時刻以後は前記アンプの前記他方の入力端に入力するよう切り替える切り替え回路を有することを特徴とする付記3記載の位相ロックループ回路。
(付記5)
前記切り替え回路は、
前記第1の容量の前記第1の電圧を前記第2の容量に入力させる第1のスイッチと、
前記第1の容量の前記第1の電圧を前記アンプの前記他方の入力端に入力させる第2のスイッチと、
前記第1の時刻に前記第1のスイッチを導通させ、前記第1の時刻以後は前記第1のスイッチを非導通とし前記第2のスイッチを導通させる制御回路とを有することを特徴とする付記4記載の位相ロックループ回路。
(付記6)
前記補正制御回路は、前記チャージポンプ回路による前記第1の容量への電流の出力が完了する度に、出力完了後の前記第1の時刻に前記第1の電圧を保持し、前記制御情報として前記第1の時刻に保持された前記第1の電圧を出力することを特徴とする付記1記載の位相ロックループ回路。
(付記7)
前記補正制御回路は、
前記第1の時刻における前記第1の電圧を保持する第2の容量と、
前記第2の容量に保持された前記第1の電圧を前記制御情報として出力する出力回路とを有することを特徴とする付記6記載の位相ロックループ回路。
(付記8)
前記電流生成回路は、前記電圧制御発振回路の入力トランジスタと同じサイズであって、ゲートに前記補正制御回路より出力された前記制御情報が入力されるゲート容量を有することを特徴とする付記1〜7の何れか1項に記載の位相ロックループ回路。
(付記9)
前記電流生成回路は、前記補正制御回路の出力が入力電圧として入力される、前記電圧制御発振回路の複製回路であることを特徴とする付記1〜7の何れか1項に記載の位相ロックループ回路。
(付記10)
前記チャージポンプ回路は、電源電圧及び前記第1の容量間に接続される第3のスイッチ及び第1の電流源と、前記第1の容量及び基準電位間に接続される第4のスイッチ及び第2の電流源とを有することを特徴とする付記1〜9の何れか1項に記載の位相ロックループ回路。
(付記11)
前記チャージポンプ回路及び前記第1の容量間に接続される抵抗を有し、
前記チャージポンプ回路は、電源電圧及び前記抵抗間に接続される第3のスイッチと、前記抵抗及び基準電位間に接続される第4のスイッチとを有することを特徴とする付記1〜9の何れか1項に記載の位相ロックループ回路。
(付記12)
前記位相比較回路、前記チャージポンプ回路、前記電圧制御発振回路、前記補正制御回路、前記電流生成回路、及び前記カレントミラー回路は、同一の半導体チップ内に設けられ、
前記第1の容量は、前記半導体チップの外部に設けられることを特徴とする付記1〜11の何れか1項に記載の位相ロックループ回路。
2 チャージポンプ回路
3 ローパスフィルタ
4A、4B 電圧制御発振回路
5 分周器
6A、6B、6C、6D 補正制御回路
7A、7B ゲート容量
8A、8B カレントミラー回路
Claims (6)
- リファレンスクロック信号とフィードバッククロック信号の位相を比較して位相差を検出する位相比較回路と、
第1の電圧を保持する第1の容量と、
前記位相比較回路により検出された位相差に応じた電流を前記第1の容量に出力するチャージポンプ回路と、
前記第1の容量の前記第1の電圧に応じた発振周波数の出力クロック信号を生成し、前記出力クロック信号又は前記出力クロック信号に応じた信号を前記フィードバッククロック信号として前記位相比較回路に出力する電圧制御発振回路と、
前記チャージポンプ回路による前記第1の容量への電流の出力完了後の第1の時刻に前記第1の電圧を保持し、前記第1の時刻に保持された前記第1の電圧に基づく制御情報を出力する補正制御回路と、
前記補正制御回路より出力された前記制御情報に基づいて、前記電圧制御発振回路の入力部に流れるリーク電流に応じた電流を生成する電流生成回路と、
前記電流生成回路により生成された電流に応じた補正電流を前記第1の容量に出力するカレントミラー回路とを有することを特徴とする位相ロックループ回路。 - 前記補正制御回路は、前記チャージポンプ回路による前記第1の容量への電流の出力が完了する度に、出力完了後の前記第1の時刻に前記第1の電圧を保持して、前記第1の時刻以後は、前記第1の容量の前記第1の電圧と前記第1の時刻に保持した前記第1の電圧とを比較し、比較結果を前記制御情報として出力することを特徴とする請求項1記載の位相ロックループ回路。
- 前記補正制御回路は、
前記第1の時刻における前記第1の電圧を保持する第2の容量と、
前記第2の容量に保持した前記第1の電圧が一方の入力端に入力され、前記第1の時刻以後において前記第1の容量の前記第1の電圧が他方の入力端に入力され、出力が前記補正制御回路の出力とされるアンプとを有することを特徴とする請求項2記載の位相ロックループ回路。 - 前記補正制御回路は、前記第1の容量の前記第1の電圧を、前記第1の時刻に前記第2の容量に入力し、前記第1の時刻以後は前記アンプの前記他方の入力端に入力するよう切り替える切り替え回路を有することを特徴とする請求項3記載の位相ロックループ回路。
- 前記補正制御回路は、前記チャージポンプ回路による前記第1の容量への電流の出力が完了する度に、出力完了後の前記第1の時刻に前記第1の電圧を保持し、前記制御情報として前記第1の時刻に保持された前記第1の電圧を出力することを特徴とする請求項1記載の位相ロックループ回路。
- 前記補正制御回路は、
前記第1の時刻における前記第1の電圧を保持する第2の容量と、
前記第2の容量に保持された前記第1の電圧を前記制御情報として出力する出力回路とを有することを特徴とする請求項5記載の位相ロックループ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012012292A JP5799828B2 (ja) | 2011-04-12 | 2012-01-24 | 位相ロックループ回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011088388 | 2011-04-12 | ||
JP2011088388 | 2011-04-12 | ||
JP2012012292A JP5799828B2 (ja) | 2011-04-12 | 2012-01-24 | 位相ロックループ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012231447A true JP2012231447A (ja) | 2012-11-22 |
JP5799828B2 JP5799828B2 (ja) | 2015-10-28 |
Family
ID=47432582
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012012292A Active JP5799828B2 (ja) | 2011-04-12 | 2012-01-24 | 位相ロックループ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5799828B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014116646A (ja) * | 2012-12-06 | 2014-06-26 | Renesas Mobile Corp | 半導体装置、無線通信端末及び半導体装置の制御方法 |
CN106788405A (zh) * | 2016-11-30 | 2017-05-31 | 上海华力微电子有限公司 | 带电容漏电补偿的电荷泵电路及锁相环电路 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08125527A (ja) * | 1994-10-21 | 1996-05-17 | Mitsubishi Electric Corp | 位相同期ループ回路 |
JP2002314412A (ja) * | 2001-03-02 | 2002-10-25 | Texas Instr Deutschland Gmbh | Pll回路の電圧制御発振器における漏洩電流を補償する回路構成 |
JP2005528034A (ja) * | 2002-05-28 | 2005-09-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Pll回路 |
JP2006165703A (ja) * | 2004-12-02 | 2006-06-22 | Sharp Corp | Pll回路 |
JP2008147868A (ja) * | 2006-12-07 | 2008-06-26 | Toshiba Microelectronics Corp | Pll回路 |
JP2009077308A (ja) * | 2007-09-21 | 2009-04-09 | Fujitsu Microelectronics Ltd | 位相ロックループ回路 |
-
2012
- 2012-01-24 JP JP2012012292A patent/JP5799828B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08125527A (ja) * | 1994-10-21 | 1996-05-17 | Mitsubishi Electric Corp | 位相同期ループ回路 |
JP2002314412A (ja) * | 2001-03-02 | 2002-10-25 | Texas Instr Deutschland Gmbh | Pll回路の電圧制御発振器における漏洩電流を補償する回路構成 |
JP2005528034A (ja) * | 2002-05-28 | 2005-09-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Pll回路 |
JP2006165703A (ja) * | 2004-12-02 | 2006-06-22 | Sharp Corp | Pll回路 |
JP2008147868A (ja) * | 2006-12-07 | 2008-06-26 | Toshiba Microelectronics Corp | Pll回路 |
JP2009077308A (ja) * | 2007-09-21 | 2009-04-09 | Fujitsu Microelectronics Ltd | 位相ロックループ回路 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014116646A (ja) * | 2012-12-06 | 2014-06-26 | Renesas Mobile Corp | 半導体装置、無線通信端末及び半導体装置の制御方法 |
CN106788405A (zh) * | 2016-11-30 | 2017-05-31 | 上海华力微电子有限公司 | 带电容漏电补偿的电荷泵电路及锁相环电路 |
Also Published As
Publication number | Publication date |
---|---|
JP5799828B2 (ja) | 2015-10-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7176763B2 (en) | Phase-locked loop integrated circuits having fast phase locking characteristics | |
US7239188B1 (en) | Locked-loop integrated circuits having speed tracking circuits therein | |
TWI361570B (en) | Clock synchronization circuit and operation method thereof | |
KR100429127B1 (ko) | 클럭 동기 장치 | |
US7719331B2 (en) | PLL circuit | |
JP5682281B2 (ja) | Pll回路 | |
US10476511B2 (en) | PLL circuit, semiconductor device including the same, and control method of PLL circuit | |
JP2010283808A (ja) | クロックのデューティ・サイクルの自動制御 | |
US20110199136A1 (en) | Charge pump and phase-detecting apparatus, phase-locked loop and delay-locked loop using the same | |
Ko et al. | Reference spur reduction techniques for a phase-locked loop | |
KR100905440B1 (ko) | 클럭 동기화 회로와 그의 구동 방법 | |
Hati et al. | A PFD and Charge Pump switching circuit to optimize the output phase noise of the PLL in 0.13-µm CMOS | |
JP2012034212A (ja) | 位相ロックループ回路 | |
Bae et al. | A VCDL-based 60-760-MHz dual-loop DLL with infinite phase-shift capability and adaptive-bandwidth scheme | |
US7791420B2 (en) | Phase-locked loop with start-up circuit | |
JP5799828B2 (ja) | 位相ロックループ回路 | |
US8253499B2 (en) | Charge pump and phase detection apparatus, phase-locked loop and delay-locked loop using the same | |
Singh et al. | Low power low jitter phase locked loop for high speed clock generation | |
JP4534140B2 (ja) | Pll回路 | |
KR100929825B1 (ko) | 클럭 동기화 회로와 그의 구동 방법 | |
JP5031233B2 (ja) | 周波数によって負荷キャパシタが可変される位相固定ループ装置 | |
KR101480621B1 (ko) | 지연 고정 루프를 이용하는 클럭 발생기 | |
JP2009077308A (ja) | 位相ロックループ回路 | |
US7777541B1 (en) | Charge pump circuit and method for phase locked loop | |
JP2008109452A (ja) | Pll回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20141001 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150416 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150428 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20150612 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150622 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150728 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150810 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5799828 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |