JPH08125527A - 位相同期ループ回路 - Google Patents
位相同期ループ回路Info
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- JPH08125527A JPH08125527A JP6256968A JP25696894A JPH08125527A JP H08125527 A JPH08125527 A JP H08125527A JP 6256968 A JP6256968 A JP 6256968A JP 25696894 A JP25696894 A JP 25696894A JP H08125527 A JPH08125527 A JP H08125527A
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- voltage
- control voltage
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Abstract
(57)【要約】
【目的】 電圧制御発振器を制御する制御電圧を保持す
ることによりロックイン時間が短く節電効果のあるPLL
回路の提供。 【構成】 電圧制御発振器40の発振周波数及び基準周波
数を位相周波数比較器10で比較した結果に応じて、チャ
ージポンプ20及びループフィルタ30で生成した制御電圧
を第１コンデンサ32で保持し、電圧制御発振器40へ帰還
する。PLL 回路が動作の間、第１コンデンサ32の電圧に
より、スイッチ51, 差動アンプ61, Ｐチャネルトランジ
スタ71, スイッチ52を介して第２コンデンサ80を充電
し、PLL 回路が不動作の間、第２コンデンサ80の電圧に
より、スイッチ51, 差動アンプ61,Ｐチャネルトランジ
スタ71, スイッチ52を介して第１コンデンサ32を充電す
べく構成する。
ることによりロックイン時間が短く節電効果のあるPLL
回路の提供。 【構成】 電圧制御発振器40の発振周波数及び基準周波
数を位相周波数比較器10で比較した結果に応じて、チャ
ージポンプ20及びループフィルタ30で生成した制御電圧
を第１コンデンサ32で保持し、電圧制御発振器40へ帰還
する。PLL 回路が動作の間、第１コンデンサ32の電圧に
より、スイッチ51, 差動アンプ61, Ｐチャネルトランジ
スタ71, スイッチ52を介して第２コンデンサ80を充電
し、PLL 回路が不動作の間、第２コンデンサ80の電圧に
より、スイッチ51, 差動アンプ61,Ｐチャネルトランジ
スタ71, スイッチ52を介して第１コンデンサ32を充電す
べく構成する。
Description
【０００１】
【産業上の利用分野】本発明は電圧保持回路及び位相同
期ループ回路に関し、特に消費電力を低減した半導体集
積回路に搭載する位相同期ループ回路に関する。
期ループ回路に関し、特に消費電力を低減した半導体集
積回路に搭載する位相同期ループ回路に関する。
【０００２】
【従来の技術】図８は、Design of PLL-Based Clock Ge
neration Circuits (IEEE JOURNAL OFSOLID-STATE CIRC
UITS, VOL SC-22 NO.2 APRIL 1987) に示される従来の
位相同期ループ回路 (以下PLL 回路という) のブロック
図であって、チャージポンプ及びループフィルタは、そ
の内部の回路を付加して書き直したものである。
neration Circuits (IEEE JOURNAL OFSOLID-STATE CIRC
UITS, VOL SC-22 NO.2 APRIL 1987) に示される従来の
位相同期ループ回路 (以下PLL 回路という) のブロック
図であって、チャージポンプ及びループフィルタは、そ
の内部の回路を付加して書き直したものである。
【０００３】図において10は位相周波数比較器であっ
て、入力される参照信号REF CLK 及び内部クロックINT
CLK の立ち上がり時点を比較し、INT CLK の立ち上がり
が遅い即ちINT CLK の周波数が低い場合は、その間、信
号UPを“Ｌ”レベルとして出力し、チャージポンプ20の
Ｐチャネルトランジスタ22へ与え、INT CLK の立ち上が
りが早い即ちINT CLK の周波数が高い場合は、その間、
信号DOWNを“Ｈ”レベルとして出力し、チャージポンプ
20のＮチャネルトランジスタ23へ与える。
て、入力される参照信号REF CLK 及び内部クロックINT
CLK の立ち上がり時点を比較し、INT CLK の立ち上がり
が遅い即ちINT CLK の周波数が低い場合は、その間、信
号UPを“Ｌ”レベルとして出力し、チャージポンプ20の
Ｐチャネルトランジスタ22へ与え、INT CLK の立ち上が
りが早い即ちINT CLK の周波数が高い場合は、その間、
信号DOWNを“Ｈ”レベルとして出力し、チャージポンプ
20のＮチャネルトランジスタ23へ与える。
【０００４】チャージポンプ20は、電源及び接地間に電
流源21, Ｐチャネルトランジスタ22, Ｎチャネルトラン
ジスタ23及び電流源24が直列に接続されたもので構成さ
れ、両トランジスタ22,23 の接続点はノードＮとなり、
ループフィルタ30を介して電圧制御発振器40に接続され
る。チャージポンプ20に信号UPを与えられた場合、トラ
ンジスタ22が導通して正の電荷を次段のループフィルタ
30へ出力する。その正の電荷の量は電流源21の電流値を
信号UPが与えられる時間で積分したものである。信号DO
WNを与えられた場合、トランジスタ23が導通して、負の
電荷を次段のループフィルタ30へ出力する。その負の電
荷の量は、電流源24の電流値を信号UPが与えられる時間
で積分したものである。
流源21, Ｐチャネルトランジスタ22, Ｎチャネルトラン
ジスタ23及び電流源24が直列に接続されたもので構成さ
れ、両トランジスタ22,23 の接続点はノードＮとなり、
ループフィルタ30を介して電圧制御発振器40に接続され
る。チャージポンプ20に信号UPを与えられた場合、トラ
ンジスタ22が導通して正の電荷を次段のループフィルタ
30へ出力する。その正の電荷の量は電流源21の電流値を
信号UPが与えられる時間で積分したものである。信号DO
WNを与えられた場合、トランジスタ23が導通して、負の
電荷を次段のループフィルタ30へ出力する。その負の電
荷の量は、電流源24の電流値を信号UPが与えられる時間
で積分したものである。
【０００５】ループフィルタ30は、ノードＮ及び接地間
に抵抗31及びキャパシタ32が直列に接続されたもので構
成され、チャージポンプ20から与えられる電荷をキャパ
シタ32に蓄積し、次段の電圧制御発振器40を制御する制
御電圧を生成する。電圧制御発振器40は、制御電圧に基
づき発振周波数が変化する内部クロックINT CLK を発振
する発振器であって、発振したINT CLK を本PLL 回路を
搭載する半導体集積回路へ与える。そして制御電圧が上
昇 (又は下降) した場合、電圧制御発振器40の発振周波
数は高く (又は低く) なる。
に抵抗31及びキャパシタ32が直列に接続されたもので構
成され、チャージポンプ20から与えられる電荷をキャパ
シタ32に蓄積し、次段の電圧制御発振器40を制御する制
御電圧を生成する。電圧制御発振器40は、制御電圧に基
づき発振周波数が変化する内部クロックINT CLK を発振
する発振器であって、発振したINT CLK を本PLL 回路を
搭載する半導体集積回路へ与える。そして制御電圧が上
昇 (又は下降) した場合、電圧制御発振器40の発振周波
数は高く (又は低く) なる。
【０００６】次に動作について説明する。図９は図８に
示すPLL 回路の動作を説明する説明図である。図におい
て(a) は参照信号REF CLK の波形を示す波形図であり、
(b) は内部クロックINT CLK の波形を示す波形図であ
り、(c) はループフィルタ30が生成する制御電圧を両ク
ロックREF CLK , INT CLK の時間軸と同一の次元におい
て示したものである。
示すPLL 回路の動作を説明する説明図である。図におい
て(a) は参照信号REF CLK の波形を示す波形図であり、
(b) は内部クロックINT CLK の波形を示す波形図であ
り、(c) はループフィルタ30が生成する制御電圧を両ク
ロックREF CLK , INT CLK の時間軸と同一の次元におい
て示したものである。
【０００７】PLL 回路が動作を開始した時点において、
INT CLK の周波数がREF CLK の周波数より低いことを検
出した位相周波数比較器10は信号UP即ち“Ｌ”を出力
し、チャージポンプ20は正の電荷を出力し、制御電圧は
高くなり、INT CLK の周波数は高くなり、REF CLK の周
波数に接近する。INT CLK の周波数及びREF CLK の周波
数が一致した場合、これが“PLL がロックした状態”で
あって、このロックするまでに要した時間をロックイン
時間と称する。
INT CLK の周波数がREF CLK の周波数より低いことを検
出した位相周波数比較器10は信号UP即ち“Ｌ”を出力
し、チャージポンプ20は正の電荷を出力し、制御電圧は
高くなり、INT CLK の周波数は高くなり、REF CLK の周
波数に接近する。INT CLK の周波数及びREF CLK の周波
数が一致した場合、これが“PLL がロックした状態”で
あって、このロックするまでに要した時間をロックイン
時間と称する。
【０００８】ループフィルタ30のキャパシタ32の容量が
不十分である場合、PLL がロックした後、チャージポン
プ20は信号UPと信号DOWNを交互に発生し、その結果とし
てINT CLK の周波数が揺らぐ現象が生じる。即ちPLL が
ロックした後もループフィルタ30に若干の電荷の出入り
が存在する。これは、電圧制御発振器40が発振したINT
CLK とREF CLK との位相を比較した結果に基づく制御電
圧が電圧制御発振器40に帰還されるまでに若干のタイム
ラグがあるためである。それ故、キャパシタ32の容量は
INT CLK の周波数の揺らぎが許容範囲内に収まるように
決定しなければならない。
不十分である場合、PLL がロックした後、チャージポン
プ20は信号UPと信号DOWNを交互に発生し、その結果とし
てINT CLK の周波数が揺らぐ現象が生じる。即ちPLL が
ロックした後もループフィルタ30に若干の電荷の出入り
が存在する。これは、電圧制御発振器40が発振したINT
CLK とREF CLK との位相を比較した結果に基づく制御電
圧が電圧制御発振器40に帰還されるまでに若干のタイム
ラグがあるためである。それ故、キャパシタ32の容量は
INT CLK の周波数の揺らぎが許容範囲内に収まるように
決定しなければならない。
【０００９】キャパシタ32の容量が大きい場合、INT CL
K の周波数の揺らぎは少なく、その安定性は向上する
が、ロックイン時間は増大する。制御電圧の電圧値は、
キャパシタ32で保持されるものである故、リークにより
その電圧値は低下するが、チャージポンプ20により所要
の電圧値に保持される。このようにキャパシタ32の容量
が不十分である場合、INT CLK の周波数に揺らぎが生
じ、キャパシタ32の容量が大きい場合、ロックイン時間
が大きくなる。
K の周波数の揺らぎは少なく、その安定性は向上する
が、ロックイン時間は増大する。制御電圧の電圧値は、
キャパシタ32で保持されるものである故、リークにより
その電圧値は低下するが、チャージポンプ20により所要
の電圧値に保持される。このようにキャパシタ32の容量
が不十分である場合、INT CLK の周波数に揺らぎが生
じ、キャパシタ32の容量が大きい場合、ロックイン時間
が大きくなる。
【００１０】このような不具合を解決するため、特開昭
63-318868 号公報において、位相比較器の出力側にリー
クがある場合、位相比較器とループフィルタとの間にサ
ンプルホールド回路を備えることが提案されている。ま
た、特開平4-205797号公報でホールドコンデンサを備え
たサンプルホールド回路において、スイッチの切り替え
によりサンプリング時には入力に比例した電圧でホール
ドコンデンサを充電し、ホールド時には充電したホール
ドコンデンサの電圧を出力することが提案されている。
63-318868 号公報において、位相比較器の出力側にリー
クがある場合、位相比較器とループフィルタとの間にサ
ンプルホールド回路を備えることが提案されている。ま
た、特開平4-205797号公報でホールドコンデンサを備え
たサンプルホールド回路において、スイッチの切り替え
によりサンプリング時には入力に比例した電圧でホール
ドコンデンサを充電し、ホールド時には充電したホール
ドコンデンサの電圧を出力することが提案されている。
【００１１】しかし、PLL 回路を搭載した半導体集積回
路の消費電力を低減するためPLL 回路を含む半導体集積
回路の電力供給を停止する必要があるが、この場合PLL
回路にも給電されなくなる。そして次に給電を再開し、
半導体集積回路を再起動するまでの時間は一般的に不明
である。
路の消費電力を低減するためPLL 回路を含む半導体集積
回路の電力供給を停止する必要があるが、この場合PLL
回路にも給電されなくなる。そして次に給電を再開し、
半導体集積回路を再起動するまでの時間は一般的に不明
である。
【００１２】
【発明が解決しようとする課題】図10はメモリデバイス
に搭載された図８に示すPLL 回路の制御電圧を示す模式
図である。図において縦軸は電圧軸であり、横軸は時間
軸である。メモリデバイスが給電されている時点ｔ0 に
おいて、PLL 回路のキャパシタ32は、REF CLK に基づく
INT CLK を発振するための制御電圧の電圧値を保持して
いる。メモリデバイスへの給電が停止された時点ｔ1 に
おいてPLL 回路は動作を停止しキャパシタ32の電荷はリ
ークにより放電を開始し、チャージポンプ20は電荷を出
力せず、制御電圧は低下する。
に搭載された図８に示すPLL 回路の制御電圧を示す模式
図である。図において縦軸は電圧軸であり、横軸は時間
軸である。メモリデバイスが給電されている時点ｔ0 に
おいて、PLL 回路のキャパシタ32は、REF CLK に基づく
INT CLK を発振するための制御電圧の電圧値を保持して
いる。メモリデバイスへの給電が停止された時点ｔ1 に
おいてPLL 回路は動作を停止しキャパシタ32の電荷はリ
ークにより放電を開始し、チャージポンプ20は電荷を出
力せず、制御電圧は低下する。
【００１３】メモリデバイスへの給電が再開された時点
ｔ2 においてPLL 回路は動作を再開し、チャージポンプ
20はREF CLK に基づくINT CLK を発振するための電荷を
出力し、制御電圧は上昇する。そして時点ｔ2 からロッ
クイン時間が経過した時点ｔ 3 においてPLL はロックし
た状態となる。そして時点ｔ1 から時点ｔ2 までの時間
が長い場合、キャパシタ32に蓄積された電荷は完全に放
電される。
ｔ2 においてPLL 回路は動作を再開し、チャージポンプ
20はREF CLK に基づくINT CLK を発振するための電荷を
出力し、制御電圧は上昇する。そして時点ｔ2 からロッ
クイン時間が経過した時点ｔ 3 においてPLL はロックし
た状態となる。そして時点ｔ1 から時点ｔ2 までの時間
が長い場合、キャパシタ32に蓄積された電荷は完全に放
電される。
【００１４】このように制御電圧が低下した状態でPLL
回路が動作を再開した場合、ロックイン時間は長い。即
ちメモリデバイスに分配されるINT CLK の周波数がREF
CLKの周波数に一致しない状態が長時間継続し、メモリ
デバイスの動作に不具合が生ずる。また、ループフィル
タ30のキャパシタ32の容量を大きくした場合、給電停止
時のリークによる制御電圧の低下は緩慢となるが、ロッ
クイン時間が長くなるという不具合がある。
回路が動作を再開した場合、ロックイン時間は長い。即
ちメモリデバイスに分配されるINT CLK の周波数がREF
CLKの周波数に一致しない状態が長時間継続し、メモリ
デバイスの動作に不具合が生ずる。また、ループフィル
タ30のキャパシタ32の容量を大きくした場合、給電停止
時のリークによる制御電圧の低下は緩慢となるが、ロッ
クイン時間が長くなるという不具合がある。
【００１５】本発明はこのような問題点を解決するため
になされたものであって、制御電圧を保持する回路をノ
ードＮに付加することにより、ロックイン時間が短く節
電効果のあるPLL 回路を提供することを目的とする。
になされたものであって、制御電圧を保持する回路をノ
ードＮに付加することにより、ロックイン時間が短く節
電効果のあるPLL 回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】第１発明は、電圧制御発
振器を制御する制御電圧を保持する第１コンデンサと、
第１コンデンサの容量より大きい容量を有し、前記制御
電圧により充電される第２コンデンサと、第１コンデン
サ又は第２コンデンサへ通電を行なう手段と、第１コン
デンサの電圧及び第２コンデンサの電圧を比較する比較
手段とを備え、第１コンデンサの電圧が第２コンデンサ
の電圧より高い場合第２コンデンサを充電し、第２コン
デンサの電圧が第１コンデンサより高い場合第１コンデ
ンサを充電すべく構成する。
振器を制御する制御電圧を保持する第１コンデンサと、
第１コンデンサの容量より大きい容量を有し、前記制御
電圧により充電される第２コンデンサと、第１コンデン
サ又は第２コンデンサへ通電を行なう手段と、第１コン
デンサの電圧及び第２コンデンサの電圧を比較する比較
手段とを備え、第１コンデンサの電圧が第２コンデンサ
の電圧より高い場合第２コンデンサを充電し、第２コン
デンサの電圧が第１コンデンサより高い場合第１コンデ
ンサを充電すべく構成する。
【００１７】第２発明は、電圧制御発振器を制御する制
御電圧を保持する第１コンデンサと、第１コンデンサの
容量より大きい容量を有し、前記制御電圧により充電さ
れる第２コンデンサと、前記第１, 第２の両コンデンサ
のいずれかを選択する第１選択手段と、該第１選択手段
が選択していないコンデンサを選択する第２選択手段
と、該第２選択手段で選択したコンデンサへ通電を行な
う手段と、第１選択手段で選択したコンデンサの第１電
圧及び第２選択手段で選択したコンデンサの第２電圧を
比較する比較手段とを備え、第１電圧が第２電圧より高
い場合、第２選択手段で選択したコンデンサを充電すべ
く構成する。
御電圧を保持する第１コンデンサと、第１コンデンサの
容量より大きい容量を有し、前記制御電圧により充電さ
れる第２コンデンサと、前記第１, 第２の両コンデンサ
のいずれかを選択する第１選択手段と、該第１選択手段
が選択していないコンデンサを選択する第２選択手段
と、該第２選択手段で選択したコンデンサへ通電を行な
う手段と、第１選択手段で選択したコンデンサの第１電
圧及び第２選択手段で選択したコンデンサの第２電圧を
比較する比較手段とを備え、第１電圧が第２電圧より高
い場合、第２選択手段で選択したコンデンサを充電すべ
く構成する。
【００１８】第３発明は、電圧制御発振器を制御する制
御電圧を保持する第１コンデンサと、第１コンデンサの
容量より大きい容量を有し、前記制御電圧により充電さ
れる第２コンデンサと、前記第１, 第２の両コンデンサ
のいずれかを選択する第１選択手段と、該第１選択手段
が選択していないコンデンサを選択する第２選択手段
と、第２コンデンサへ通電を行なう第１通電手段と、第
１コンデンサへ通電を行なう第２通電手段と、前記第
１, 第２の両通電手段のいずれかを選択する手段と、第
１選択手段で選択したコンデンサの第１電圧及び第２選
択手段で選択したコンデンサの第２電圧を比較する比較
手段とを備え、第１電圧が第２電圧より高い場合、第２
選択手段で選択したコンデンサを充電すべく構成する。
御電圧を保持する第１コンデンサと、第１コンデンサの
容量より大きい容量を有し、前記制御電圧により充電さ
れる第２コンデンサと、前記第１, 第２の両コンデンサ
のいずれかを選択する第１選択手段と、該第１選択手段
が選択していないコンデンサを選択する第２選択手段
と、第２コンデンサへ通電を行なう第１通電手段と、第
１コンデンサへ通電を行なう第２通電手段と、前記第
１, 第２の両通電手段のいずれかを選択する手段と、第
１選択手段で選択したコンデンサの第１電圧及び第２選
択手段で選択したコンデンサの第２電圧を比較する比較
手段とを備え、第１電圧が第２電圧より高い場合、第２
選択手段で選択したコンデンサを充電すべく構成する。
【００１９】第４発明は、電圧制御発振器を制御する制
御電圧を保持する第１コンデンサと、第１コンデンサの
容量より大きい容量を有し、前記制御電圧により充電さ
れる第２コンデンサと、前記第１, 第２の両コンデンサ
のいずれかを選択する選択手段と、第１コンデンサへ通
電を行なう通電手段と、第２コンデンサへ通電を行なう
通電手段と、選択手段が選択した第１コンデンサの電圧
及び第２コンデンサの電圧を比較する比較手段と、選択
手段が選択した第２コンデンサ及び第１コンデンサの電
圧を比較する比較手段とを備え、第１コンデンサの電圧
が第２コンデンサの電圧より高い場合、第２コンデンサ
を充電し、第２コンデンサの電圧が第１コンデンサの電
圧より高い場合、第１コンデンサを充電すべく構成す
る。
御電圧を保持する第１コンデンサと、第１コンデンサの
容量より大きい容量を有し、前記制御電圧により充電さ
れる第２コンデンサと、前記第１, 第２の両コンデンサ
のいずれかを選択する選択手段と、第１コンデンサへ通
電を行なう通電手段と、第２コンデンサへ通電を行なう
通電手段と、選択手段が選択した第１コンデンサの電圧
及び第２コンデンサの電圧を比較する比較手段と、選択
手段が選択した第２コンデンサ及び第１コンデンサの電
圧を比較する比較手段とを備え、第１コンデンサの電圧
が第２コンデンサの電圧より高い場合、第２コンデンサ
を充電し、第２コンデンサの電圧が第１コンデンサの電
圧より高い場合、第１コンデンサを充電すべく構成す
る。
【００２０】
【作用】第１発明において第１コンデンサは電圧制御発
振器を制御する制御電圧を保持し、第２コンデンサは、
第１コンデンサの容量より大きい容量を有し、制御電圧
により充電され、比較手段は第１コンデンサの第１電圧
及び第２コンデンサの第２電圧を比較し、第１電圧が第
２電圧より高い場合、第２コンデンサを充電し、第２電
圧が第１電圧より高い場合、第１コンデンサを充電す
る。それ故、第１電圧及び第２電圧は等しくなり、制御
電圧は保持される。
振器を制御する制御電圧を保持し、第２コンデンサは、
第１コンデンサの容量より大きい容量を有し、制御電圧
により充電され、比較手段は第１コンデンサの第１電圧
及び第２コンデンサの第２電圧を比較し、第１電圧が第
２電圧より高い場合、第２コンデンサを充電し、第２電
圧が第１電圧より高い場合、第１コンデンサを充電す
る。それ故、第１電圧及び第２電圧は等しくなり、制御
電圧は保持される。
【００２１】第２発明において第１コンデンサは電圧制
御発振器を制御する制御電圧を保持し、第２コンデンサ
は第１コンデンサの容量より大きい容量を有し、制御電
圧により充電され、第１選択手段は第１コンデンサ又は
第２コンデンサのいずれかを選択し、第２選択手段は第
１選択手段が選択していない第２コンデンサ又は第１コ
ンデンサを選択し、比較手段は第１選択手段で選択した
コンデンサの第１電圧及び第２選択手段で選択したコン
デンサの第２電圧を比較し、第１電圧が第２電圧より高
い場合、第２選択手段で選択したコンデンサを充電す
る。それ故、第１電圧及び第２電圧は等しくなり、制御
電圧は保持される。
御発振器を制御する制御電圧を保持し、第２コンデンサ
は第１コンデンサの容量より大きい容量を有し、制御電
圧により充電され、第１選択手段は第１コンデンサ又は
第２コンデンサのいずれかを選択し、第２選択手段は第
１選択手段が選択していない第２コンデンサ又は第１コ
ンデンサを選択し、比較手段は第１選択手段で選択した
コンデンサの第１電圧及び第２選択手段で選択したコン
デンサの第２電圧を比較し、第１電圧が第２電圧より高
い場合、第２選択手段で選択したコンデンサを充電す
る。それ故、第１電圧及び第２電圧は等しくなり、制御
電圧は保持される。
【００２２】第３発明において第１コンデンサは電圧制
御発振器を制御する制御電圧を保持し、第２コンデンサ
は第１コンデンサの容量より大きい容量を有し、制御電
圧により充電され、第１選択手段は第１コンデンサ又は
第２コンデンサのいずれかを選択し、第２選択手段は第
１選択手段が選択していない第２コンデンサ又は第１コ
ンデンサを選択し、第１通電手段は第２コンデンサへ通
電し、第２通電手段は第１コンデンサへ通電し、比較手
段は第１選択手段で選択したコンデンサの第１電圧及び
第２選択手段で選択したコンデンサの第２電圧を比較
し、第１電圧が第２電圧より高い場合、第２選択手段で
選択したコンデンサを充電する。それ故、第１電圧及び
第２電圧は等しくなり、制御電圧は保持される。
御発振器を制御する制御電圧を保持し、第２コンデンサ
は第１コンデンサの容量より大きい容量を有し、制御電
圧により充電され、第１選択手段は第１コンデンサ又は
第２コンデンサのいずれかを選択し、第２選択手段は第
１選択手段が選択していない第２コンデンサ又は第１コ
ンデンサを選択し、第１通電手段は第２コンデンサへ通
電し、第２通電手段は第１コンデンサへ通電し、比較手
段は第１選択手段で選択したコンデンサの第１電圧及び
第２選択手段で選択したコンデンサの第２電圧を比較
し、第１電圧が第２電圧より高い場合、第２選択手段で
選択したコンデンサを充電する。それ故、第１電圧及び
第２電圧は等しくなり、制御電圧は保持される。
【００２３】第４発明において第１コンデンサは電圧制
御発振器を制御する制御電圧を保持し、第２コンデンサ
は第１コンデンサの容量より大きい容量を有し、制御電
圧により充電され、選択手段は第１コンデンサ又は第２
コンデンサのいずれかを選択し、通電手段は第１コンデ
ンサ又は第２コンデンサのいずれかへ通電し、比較手段
は選択手段で選択した第１コンデンサ又は第２コンデン
サのいずれかの電圧及び選択していない第２コンデンサ
又は第１コンデンサの電圧を比較し、第１コンデンサの
電圧が第２コンデンサの電圧より高い場合、第２コンデ
ンサを充電し、第２コンデンサの電圧が第１コンデンサ
の電圧より高い場合、第１コンデンサを充電する。それ
故、第１コンデンサの電圧及び第２コンデンサの電圧は
等しくなり、制御電圧は保持される。
御発振器を制御する制御電圧を保持し、第２コンデンサ
は第１コンデンサの容量より大きい容量を有し、制御電
圧により充電され、選択手段は第１コンデンサ又は第２
コンデンサのいずれかを選択し、通電手段は第１コンデ
ンサ又は第２コンデンサのいずれかへ通電し、比較手段
は選択手段で選択した第１コンデンサ又は第２コンデン
サのいずれかの電圧及び選択していない第２コンデンサ
又は第１コンデンサの電圧を比較し、第１コンデンサの
電圧が第２コンデンサの電圧より高い場合、第２コンデ
ンサを充電し、第２コンデンサの電圧が第１コンデンサ
の電圧より高い場合、第１コンデンサを充電する。それ
故、第１コンデンサの電圧及び第２コンデンサの電圧は
等しくなり、制御電圧は保持される。
【００２４】
【実施例】以下本発明を、その実施例を示す図面に基づ
き具体的に説明する。図１は、本発明に係るPLL 回路の
第１実施例を示すブロック図である。図において10は位
相周波数比較器であって、入力される参照信号REF CLK
及び内部クロックINT CLK の立ち上がり時点を比較し、
INT CLK の立ち上がりが遅い、即ちINT CLK の周波数が
低いことを検知した場合は、その間、信号UPを“Ｌ”レ
ベルとして出力し、チャージポンプ20のＰチャネルトラ
ンジスタ22へ与え、INT CLK の立ち上がりが早い、即ち
INT CLK の周波数が高いことを検知した場合は、その
間、信号DOWNを“Ｈ”レベルとして出力し、チャージポ
ンプ20のＮチャネルトランジスタ23へ与える。
き具体的に説明する。図１は、本発明に係るPLL 回路の
第１実施例を示すブロック図である。図において10は位
相周波数比較器であって、入力される参照信号REF CLK
及び内部クロックINT CLK の立ち上がり時点を比較し、
INT CLK の立ち上がりが遅い、即ちINT CLK の周波数が
低いことを検知した場合は、その間、信号UPを“Ｌ”レ
ベルとして出力し、チャージポンプ20のＰチャネルトラ
ンジスタ22へ与え、INT CLK の立ち上がりが早い、即ち
INT CLK の周波数が高いことを検知した場合は、その
間、信号DOWNを“Ｈ”レベルとして出力し、チャージポ
ンプ20のＮチャネルトランジスタ23へ与える。
【００２５】チャージポンプ20は電源及び接地間に電流
源21, Ｐチャネルトランジスタ22,Ｎチャネルトランジ
スタ23及び電流源24が直列に接続されたもので構成さ
れ、両トランジスタ22,23 の接続点はノードＮとなり、
ループフィルタ30を介して電圧制御発振器40に接続され
る。チャージポンプ20に信号UPを与えられた場合、トラ
ンジスタ22が導通して正の電荷を次段のループフィルタ
30へ出力する。その正の電荷の量は、電流源21の電流値
を信号UPが与えられる時間で積分したものである。信号
DOWNを与えられた場合、トランジスタ23が導通して負の
電荷を次段のループフィルタ30へ出力する。その負の電
荷の量は、電流源24の電流値を信号UPが与えられる時間
で積分したものである。
源21, Ｐチャネルトランジスタ22,Ｎチャネルトランジ
スタ23及び電流源24が直列に接続されたもので構成さ
れ、両トランジスタ22,23 の接続点はノードＮとなり、
ループフィルタ30を介して電圧制御発振器40に接続され
る。チャージポンプ20に信号UPを与えられた場合、トラ
ンジスタ22が導通して正の電荷を次段のループフィルタ
30へ出力する。その正の電荷の量は、電流源21の電流値
を信号UPが与えられる時間で積分したものである。信号
DOWNを与えられた場合、トランジスタ23が導通して負の
電荷を次段のループフィルタ30へ出力する。その負の電
荷の量は、電流源24の電流値を信号UPが与えられる時間
で積分したものである。
【００２６】ループフィルタ30はノードＮ及び接地間に
抵抗31及びキャパシタ32が直列に接続されたもので構成
され、チャージポンプ20から与えられる電荷をキャパシ
タ32に蓄積し、次段の電圧制御発振器40を制御する制御
電圧を生成する。電圧制御発振器40は制御電圧に基づき
発振周波数が変化する内部クロックINTCLK を発振する
発振器であって、制御電圧が上昇 (又は下降) した場
合、制御電圧発振器40の発振周波数が高く (又は低く)
なる。
抵抗31及びキャパシタ32が直列に接続されたもので構成
され、チャージポンプ20から与えられる電荷をキャパシ
タ32に蓄積し、次段の電圧制御発振器40を制御する制御
電圧を生成する。電圧制御発振器40は制御電圧に基づき
発振周波数が変化する内部クロックINTCLK を発振する
発振器であって、制御電圧が上昇 (又は下降) した場
合、制御電圧発振器40の発振周波数が高く (又は低く)
なる。
【００２７】制御電圧保持部50a はノードＮでループフ
ィルタ30と接続されノードＮの制御電圧を保持する。ノ
ードＮは切替スイッチ51の第１切替端子51a 及び共通端
子51c を介して差動アンプ61の−側入力端子に接続さ
れ、差動アンプ61の出力はＰチャネルトランジスタ71の
ゲートへ与えられる。Ｐチャネルトランジスタ71は、そ
のソースが電源ＶPPに接続され、そドレインが差動アン
プ61の＋側入力端子に接続され、また切替スイッチ52の
共通端子52c に接続されている。差動アンプ61及びトラ
ンジスタ71の電源はPLL 回路の動作・不動作に拘らず給
電される。切替スイッチ52は、その第１切替端子52a が
切替スイッチ51の第２切替端子51b に接続され、その第
２切替端子52b がノードＮに接続されている。そして切
替スイッチ52の第１切替端子52a 及び接地間にキャパシ
タ80が介装されている。キャパシタ80の容量はキャパシ
タ32の容量より大きい。
ィルタ30と接続されノードＮの制御電圧を保持する。ノ
ードＮは切替スイッチ51の第１切替端子51a 及び共通端
子51c を介して差動アンプ61の−側入力端子に接続さ
れ、差動アンプ61の出力はＰチャネルトランジスタ71の
ゲートへ与えられる。Ｐチャネルトランジスタ71は、そ
のソースが電源ＶPPに接続され、そドレインが差動アン
プ61の＋側入力端子に接続され、また切替スイッチ52の
共通端子52c に接続されている。差動アンプ61及びトラ
ンジスタ71の電源はPLL 回路の動作・不動作に拘らず給
電される。切替スイッチ52は、その第１切替端子52a が
切替スイッチ51の第２切替端子51b に接続され、その第
２切替端子52b がノードＮに接続されている。そして切
替スイッチ52の第１切替端子52a 及び接地間にキャパシ
タ80が介装されている。キャパシタ80の容量はキャパシ
タ32の容量より大きい。
【００２８】図２は切替スイッチ51又は切替スイッチ52
の構成を示す回路図の一例である。第１切替端子81は、
第１トランスミッションゲート85を介し、第２切替端子
82は第２トランスミッションゲート86を介し、いずれも
共通端子84に接続されている。端子83へ入力される信号
SELECTはトランスミッションゲート85のＰチャネルトラ
ンジスタのゲート及びトランスミッションゲート86のＮ
チャネルトランジスタのゲートへ与えられ、またインバ
ータ87を介してトランスミッションゲート85のＮチャネ
ルトランジスタのゲート及びトランスミッションゲート
86のＰチャネルトランジスタのゲートへ与えられる。信
号SELECTが“Ｌ”の場合、トランスミッションゲート85
(又は86) は導通 (又は遮断) 状態となり、両端子81,8
4 が接続される。信号SELECTが“Ｈ”の場合は、この逆
であって、両端子82,84 が接続される。そしてPLL 回路
が動作 (又は不動作) 状態の場合、信号SELECTは“Ｌ”
(又は“Ｈ”) である。
の構成を示す回路図の一例である。第１切替端子81は、
第１トランスミッションゲート85を介し、第２切替端子
82は第２トランスミッションゲート86を介し、いずれも
共通端子84に接続されている。端子83へ入力される信号
SELECTはトランスミッションゲート85のＰチャネルトラ
ンジスタのゲート及びトランスミッションゲート86のＮ
チャネルトランジスタのゲートへ与えられ、またインバ
ータ87を介してトランスミッションゲート85のＮチャネ
ルトランジスタのゲート及びトランスミッションゲート
86のＰチャネルトランジスタのゲートへ与えられる。信
号SELECTが“Ｌ”の場合、トランスミッションゲート85
(又は86) は導通 (又は遮断) 状態となり、両端子81,8
4 が接続される。信号SELECTが“Ｈ”の場合は、この逆
であって、両端子82,84 が接続される。そしてPLL 回路
が動作 (又は不動作) 状態の場合、信号SELECTは“Ｌ”
(又は“Ｈ”) である。
【００２９】即ち、PLL 回路が動作時の場合、両切替ス
イッチ51,52 の共通端子51c,52c は夫々第１切替端子51
a,52a に接続され、PLL 回路が不動作時の場合、両切替
スイッチ51,52 の共通端子51c,52c は、夫々第２切替端
子51b,52b に接続される。
イッチ51,52 の共通端子51c,52c は夫々第１切替端子51
a,52a に接続され、PLL 回路が不動作時の場合、両切替
スイッチ51,52 の共通端子51c,52c は、夫々第２切替端
子51b,52b に接続される。
【００３０】図３は差動アンプ61の構成を示す回路図の
一例である。トランジスタ75及びトランジスタ77は、い
ずれも同一の特性を有するＰチャネルトランジスタであ
って、そのソースは電源電圧ＶDDに接続され、そのゲー
トは相互に接続されている。両トランジスタ76,78 は同
一の特性を有するＮチャネルトランジスタである。両ト
ランジスタ75,76 のドレインは相互に接続され、この接
続点は両トランジスタ75,77 のゲートの接続点に接続さ
れている。両トランジスタ77,78 のドレインは相互に接
続され、その接続は差動アンプ61の出力端となってい
る。
一例である。トランジスタ75及びトランジスタ77は、い
ずれも同一の特性を有するＰチャネルトランジスタであ
って、そのソースは電源電圧ＶDDに接続され、そのゲー
トは相互に接続されている。両トランジスタ76,78 は同
一の特性を有するＮチャネルトランジスタである。両ト
ランジスタ75,76 のドレインは相互に接続され、この接
続点は両トランジスタ75,77 のゲートの接続点に接続さ
れている。両トランジスタ77,78 のドレインは相互に接
続され、その接続は差動アンプ61の出力端となってい
る。
【００３１】両トランジスタ76,78 のソースは相互に接
続され、その接続点がＮチャネルトランジスタ79のドレ
インに接続されている。トランジスタ76のゲートは＋側
入力端子に接続され、トランジスタ78のゲートは−側入
力端子に接続されているトランジスタ79は、そのソース
は接地され、そのゲートに所定のBIAS電圧が与えられ定
電流源として動作する。
続され、その接続点がＮチャネルトランジスタ79のドレ
インに接続されている。トランジスタ76のゲートは＋側
入力端子に接続され、トランジスタ78のゲートは−側入
力端子に接続されているトランジスタ79は、そのソース
は接地され、そのゲートに所定のBIAS電圧が与えられ定
電流源として動作する。
【００３２】−側入力端子へ与えられる電圧が＋側入力
端子へ与えられる電圧より高い (又は低い) 場合、出力
端に低い (又は高い) 電圧が出力され、トランジスタ71
がオン (又はオフ) 状態となる。それ故、−側入力端子
へ与えられる電圧が＋側入力端子へ与えられる電圧より
高い場合、差動アンプ61及びトランジスタ71が組み合わ
されて回路はボルテージフォロアとして動作し、PLL 回
路が動作時において、ＶDDからＰチャネルトランジスタ
71のしきい値電圧を減算した値の電圧がキャパシタ80を
充電し、両キャパシタ32,80 の電圧を等しくする。
端子へ与えられる電圧より高い (又は低い) 場合、出力
端に低い (又は高い) 電圧が出力され、トランジスタ71
がオン (又はオフ) 状態となる。それ故、−側入力端子
へ与えられる電圧が＋側入力端子へ与えられる電圧より
高い場合、差動アンプ61及びトランジスタ71が組み合わ
されて回路はボルテージフォロアとして動作し、PLL 回
路が動作時において、ＶDDからＰチャネルトランジスタ
71のしきい値電圧を減算した値の電圧がキャパシタ80を
充電し、両キャパシタ32,80 の電圧を等しくする。
【００３３】次にPLL 回路の動作について説明する。 (INT CLK の周波数が低い場合)両クロックREF CLK 、IN
T CLK を比較し、INT CLK の周波数の低下を検知した位
相周波数比較器10は“Ｌ”レベルの信号UPを出力し、チ
ャージポンプ20に対し、正の電荷をループフィルタ30に
与えさせる。それ故、ノードＮの電位は上昇し、電圧制
御発振器40は、その発振周波数を高くする。このように
してINT CLK の周波数はREF CLK の周波数と一致する。
従って位相周波数比較器10は“Ｌ”レベルの信号UPの出
力を停止する。
T CLK を比較し、INT CLK の周波数の低下を検知した位
相周波数比較器10は“Ｌ”レベルの信号UPを出力し、チ
ャージポンプ20に対し、正の電荷をループフィルタ30に
与えさせる。それ故、ノードＮの電位は上昇し、電圧制
御発振器40は、その発振周波数を高くする。このように
してINT CLK の周波数はREF CLK の周波数と一致する。
従って位相周波数比較器10は“Ｌ”レベルの信号UPの出
力を停止する。
【００３４】(INT CLK の周波数が高い場合)位相周波数
比較器10は“Ｈ”レベルの信号DOWNを出力し、チャージ
ポンプ20に対し、負の電荷をループフィルタ30に与えさ
せる。それ故、ノードＮの電位は低下し、電圧制御発振
器40は、その発振周波数を低くする。このようにしてIN
T CLK の周波数はREF CLK の周波数と一致し、位相周波
数比較器10は“Ｈ”レベルの信号DOWNの出力を停止す
る。
比較器10は“Ｈ”レベルの信号DOWNを出力し、チャージ
ポンプ20に対し、負の電荷をループフィルタ30に与えさ
せる。それ故、ノードＮの電位は低下し、電圧制御発振
器40は、その発振周波数を低くする。このようにしてIN
T CLK の周波数はREF CLK の周波数と一致し、位相周波
数比較器10は“Ｈ”レベルの信号DOWNの出力を停止す
る。
【００３５】このようにPLL 回路が動作中においてノー
ドＮの電位はINT CLK 及びREF CLKの周波数が一致すべ
く維持される。そして、その電位を与えられた差動アン
プ61はトランジスタ71を介してキャパシタ80を充電し、
キャパシタ80の電位をノードＮの電位と一致せしめる。
PLL 回路を搭載する半導体集積回路の消費電力を低減す
るため、半導体回路への電力供給を停止する場合、制御
電圧保持部50a の差動アンプ61及びトランジスタ71を除
き、PLL 回路に対する電力供給を停止される。この場合
PLL 回路の動作は停止するが、制御電圧は保持される。
ドＮの電位はINT CLK 及びREF CLKの周波数が一致すべ
く維持される。そして、その電位を与えられた差動アン
プ61はトランジスタ71を介してキャパシタ80を充電し、
キャパシタ80の電位をノードＮの電位と一致せしめる。
PLL 回路を搭載する半導体集積回路の消費電力を低減す
るため、半導体回路への電力供給を停止する場合、制御
電圧保持部50a の差動アンプ61及びトランジスタ71を除
き、PLL 回路に対する電力供給を停止される。この場合
PLL 回路の動作は停止するが、制御電圧は保持される。
【００３６】図４は半導体集積回路に搭載された図１に
示すPLL 回路の制御電圧を示す模式図である。図におい
て縦軸は電圧軸であり、横軸は時間軸である。半導体集
積回路が給電されている時点ｔ10において、PLL 回路の
キャパシタ32はチャージポンプ20で充電されたREF CLK
の周波数に等しい周波数のINT CLK を発振するための制
御電圧をノードＮの電位として保ち、その制御電圧は切
替スイッチ51, 差動アンプ61, トランジスタ71, 切替ス
イッチ52を介してキャパシタ80に保持される。
示すPLL 回路の制御電圧を示す模式図である。図におい
て縦軸は電圧軸であり、横軸は時間軸である。半導体集
積回路が給電されている時点ｔ10において、PLL 回路の
キャパシタ32はチャージポンプ20で充電されたREF CLK
の周波数に等しい周波数のINT CLK を発振するための制
御電圧をノードＮの電位として保ち、その制御電圧は切
替スイッチ51, 差動アンプ61, トランジスタ71, 切替ス
イッチ52を介してキャパシタ80に保持される。
【００３７】半導体集積回路への給電が停止され、PLL
回路の動作が停止する時点ｔ11において、両切替スイッ
チ51,52 は切り替わり、両接点51b,51c 、52b,52c は閉
路し、両接点51a,51c 、52a,52c は開路する。そしてキ
ャパシタ32の電荷はリークにより放電を開始し、キャパ
シタ32の電圧は低下し始める。そのキャパシタ32の電圧
は切替スイッチ52を介して差動アンプ61の＋側入力端子
へ与えられる。キャパシタ80の容量はキャパシタ32の容
量より大きく、キャパシタ80の電圧、即ちノードＮの電
位は低下しない。そのキャパシタ80の電圧は切替スイッ
チ51を介して差動アンプ61の−側入力端子へ与えられ
る。
回路の動作が停止する時点ｔ11において、両切替スイッ
チ51,52 は切り替わり、両接点51b,51c 、52b,52c は閉
路し、両接点51a,51c 、52a,52c は開路する。そしてキ
ャパシタ32の電荷はリークにより放電を開始し、キャパ
シタ32の電圧は低下し始める。そのキャパシタ32の電圧
は切替スイッチ52を介して差動アンプ61の＋側入力端子
へ与えられる。キャパシタ80の容量はキャパシタ32の容
量より大きく、キャパシタ80の電圧、即ちノードＮの電
位は低下しない。そのキャパシタ80の電圧は切替スイッ
チ51を介して差動アンプ61の−側入力端子へ与えられ
る。
【００３８】差動アンプ61が−側入力端子へ与えられる
電圧 (キャパシタ80の電圧) が＋側入力端子へ与えられ
る電圧 (キャパシタ32の電圧) より高いことを検出する
時点ｔ12において、その出力端に低い電位が出力され、
トランジスタ71はオン状態となり、電源電圧ＶDDはトラ
ンジスタ71, 切替スイッチ52, 抵抗31を介してキャパシ
タ32を充電する。キャパシタ32の電圧がキャパシタ80の
電圧より高くなった場合、差動アンプ61は、その出力端
に高い電位を出力し、トランジスタ71はオフ状態とな
り、キャパシタ32に対する充電は停止する。そしてキャ
パシタ32の電圧は低下し始める。
電圧 (キャパシタ80の電圧) が＋側入力端子へ与えられ
る電圧 (キャパシタ32の電圧) より高いことを検出する
時点ｔ12において、その出力端に低い電位が出力され、
トランジスタ71はオン状態となり、電源電圧ＶDDはトラ
ンジスタ71, 切替スイッチ52, 抵抗31を介してキャパシ
タ32を充電する。キャパシタ32の電圧がキャパシタ80の
電圧より高くなった場合、差動アンプ61は、その出力端
に高い電位を出力し、トランジスタ71はオフ状態とな
り、キャパシタ32に対する充電は停止する。そしてキャ
パシタ32の電圧は低下し始める。
【００３９】次に差動アンプ61がキャパシタ32の電圧低
下を検出する時点ｔ13において、時点ｔ12と同様にして
キャパシタ32は充電されて、ノードＮの電位に保持され
る。半導体集積回路へ給電され、PLL 回路の動作が再開
する時点ｔ14において、両切替スイッチ51,52 は切り替
わり、両接点51a,51c 、52a,52c は閉路し、両接点51b,
51c 、52b,52c は開路する。PLL 回路のキャパシタ32は
チャージポンプ20で充電され、REF CLK の周波数に等し
い周波数のINT CLK を発振するための制御電圧をノード
Ｎの電位として保ち、PLL はロックした状態となる。こ
のチャージポンプ20による充電開始からのロックイン時
間は短く、その制御電圧は切替スイッチ51, 差動アンプ
61, トランジスタ71, 切替スイッチ52を介してキャパシ
タ80に保持される。
下を検出する時点ｔ13において、時点ｔ12と同様にして
キャパシタ32は充電されて、ノードＮの電位に保持され
る。半導体集積回路へ給電され、PLL 回路の動作が再開
する時点ｔ14において、両切替スイッチ51,52 は切り替
わり、両接点51a,51c 、52a,52c は閉路し、両接点51b,
51c 、52b,52c は開路する。PLL 回路のキャパシタ32は
チャージポンプ20で充電され、REF CLK の周波数に等し
い周波数のINT CLK を発振するための制御電圧をノード
Ｎの電位として保ち、PLL はロックした状態となる。こ
のチャージポンプ20による充電開始からのロックイン時
間は短く、その制御電圧は切替スイッチ51, 差動アンプ
61, トランジスタ71, 切替スイッチ52を介してキャパシ
タ80に保持される。
【００４０】このようにして、ノードＮの制御電圧はPL
L 回路の動作状態の場合、容量の大きいキャパシタ80で
保持され、PLL 回路の不動作状態の場合、キャパシタ32
の電位はキャパシタ80の電位に等しくなるよう充電され
る故、PLL 再起動時のロックイン時間が短い。また、キ
ャパシタ32の容量はINT CLK の周波数の揺らぎを許容範
囲内に収め、安定性を維持すればよく、ロックイン時間
が大きくなる弊害はない。なお、本実施例においてはキ
ャパシタ80を充電するトランジスタとしてＰチャネルト
ランジスタ71を使用しているが、これはPNP 型バイポー
ラトランジスタを使用してもよいことは言うまでもな
く、この場合ＶDDからPNP 型バイポーラトランジスタの
比較的小さい値をもったコレクタ・エミッタ間電圧を減
算した値の電圧がキャパシタ80を充電し、両キャパシタ
32,80 の電圧を等しくする。
L 回路の動作状態の場合、容量の大きいキャパシタ80で
保持され、PLL 回路の不動作状態の場合、キャパシタ32
の電位はキャパシタ80の電位に等しくなるよう充電され
る故、PLL 再起動時のロックイン時間が短い。また、キ
ャパシタ32の容量はINT CLK の周波数の揺らぎを許容範
囲内に収め、安定性を維持すればよく、ロックイン時間
が大きくなる弊害はない。なお、本実施例においてはキ
ャパシタ80を充電するトランジスタとしてＰチャネルト
ランジスタ71を使用しているが、これはPNP 型バイポー
ラトランジスタを使用してもよいことは言うまでもな
く、この場合ＶDDからPNP 型バイポーラトランジスタの
比較的小さい値をもったコレクタ・エミッタ間電圧を減
算した値の電圧がキャパシタ80を充電し、両キャパシタ
32,80 の電圧を等しくする。
【００４１】図５は本発明に係るPLL 回路の第２実施例
を示すブロック図である。図において制御電圧保持部50
b はノードＮでループフィルタ30と接続され、ノードＮ
の制御電圧を保持する。切替スイッチ51の共通切替端子
51c は差動アンプ61a の＋側入力端子に接続され、差動
アンプ61a の出力はＮチャネルトランジスタ71a のゲー
トへ与えられる。Ｎチャネルトランジスタ71a は、その
ソースが電源ＶDDに接続され、そのドレインが差動アン
プ61a の−側入力端子に接続され、また切替スイッチ52
の共通端子52c に接続されている。差動アンプ61a は図
３に示すものと同様のものである。その他の構成は図１
と同様である故、同一部分に同一符号を付して説明を省
略する。
を示すブロック図である。図において制御電圧保持部50
b はノードＮでループフィルタ30と接続され、ノードＮ
の制御電圧を保持する。切替スイッチ51の共通切替端子
51c は差動アンプ61a の＋側入力端子に接続され、差動
アンプ61a の出力はＮチャネルトランジスタ71a のゲー
トへ与えられる。Ｎチャネルトランジスタ71a は、その
ソースが電源ＶDDに接続され、そのドレインが差動アン
プ61a の−側入力端子に接続され、また切替スイッチ52
の共通端子52c に接続されている。差動アンプ61a は図
３に示すものと同様のものである。その他の構成は図１
と同様である故、同一部分に同一符号を付して説明を省
略する。
【００４２】差動アンプ61a の＋側入力端子へ与えられ
る電圧が−側入力端子へ与えられる電圧より高い (又は
低い) 場合、出力端に高い (又は低い) 電圧が出力さ
れ、Ｎチャネルトランジスタ71a がオン (又はオフ) 状
態となる。それ故、＋側入力端子へ与えられる電圧が−
側入力端子へ与えられる電圧より高い場合、差動アンプ
61a 及びＮチャネルトランジスタ71a が組み合わされた
回路はボルテージフォロアとして動作する。PLL 回路が
動作状態の場合、ノードＮの電位は、INT CLK 及びREF
CLK の周波数が一致すべく維持される。そしてＶDDから
Ｎチャネルトランジスタのしきい値電圧を減算した電圧
がキャパシタ80を充電し、その電圧をノードＮの電位と
一致せしめる。
る電圧が−側入力端子へ与えられる電圧より高い (又は
低い) 場合、出力端に高い (又は低い) 電圧が出力さ
れ、Ｎチャネルトランジスタ71a がオン (又はオフ) 状
態となる。それ故、＋側入力端子へ与えられる電圧が−
側入力端子へ与えられる電圧より高い場合、差動アンプ
61a 及びＮチャネルトランジスタ71a が組み合わされた
回路はボルテージフォロアとして動作する。PLL 回路が
動作状態の場合、ノードＮの電位は、INT CLK 及びREF
CLK の周波数が一致すべく維持される。そしてＶDDから
Ｎチャネルトランジスタのしきい値電圧を減算した電圧
がキャパシタ80を充電し、その電圧をノードＮの電位と
一致せしめる。
【００４３】このようにノードＮの制御電位はPLL 回路
が動作状態の場合に容量の大きいキャパシタ80で保持さ
れ、PLL 回路の不動作状態の場合、キャパシタ32の電位
はキャパシタ80の電位に等しくなるよう充電される故、
PLL 再起動時のロックイン時間が短い。また、キャパシ
タ32の容量はINT CLK の周波数の揺らぎを許容範囲内に
収め、安定性を維持すればよく、ロックイン時間が大き
くなる弊害はない。
が動作状態の場合に容量の大きいキャパシタ80で保持さ
れ、PLL 回路の不動作状態の場合、キャパシタ32の電位
はキャパシタ80の電位に等しくなるよう充電される故、
PLL 再起動時のロックイン時間が短い。また、キャパシ
タ32の容量はINT CLK の周波数の揺らぎを許容範囲内に
収め、安定性を維持すればよく、ロックイン時間が大き
くなる弊害はない。
【００４４】なお、本実施例においてはキャパシタ80を
充電するトランジスタとしてＮチャネルトランジスタ71
a を使用しているが、これはNPN 型バイポーラトランジ
スタを使用してもよいことは言うまでもなく、この場
合、ＶDDからNPN 型バイポーラトランジスタのベース・
コレクタ間電圧を減算した値の電圧がキャパシタ80を充
電し、両キャパシタ32,80 の電圧を等しくする。
充電するトランジスタとしてＮチャネルトランジスタ71
a を使用しているが、これはNPN 型バイポーラトランジ
スタを使用してもよいことは言うまでもなく、この場
合、ＶDDからNPN 型バイポーラトランジスタのベース・
コレクタ間電圧を減算した値の電圧がキャパシタ80を充
電し、両キャパシタ32,80 の電圧を等しくする。
【００４５】図６は本発明に係るPLL 回路の第３実施例
を示すブロック図である。図において制御電圧保持部50
c はノードＮでループフィルタ30と接続され、ノードＮ
の制御電圧を保持する。電源ＶDD及びノードＮ間にＰチ
ャネルトランジスタ72が介装され、電源ＶDD及び接地間
にＰチャネルトランジスタ73及びキャパシタ80が介装さ
れている。キャパシタ80の容量はキャパシタ32の容量よ
り大きい。トランジスタ73とキャパシタ80との接続点は
切替スイッチ54の第１切替端子54a 及び共通端子54c を
介して差動アンプ62の＋側入力端子に接続され、また切
替スイッチ53の第２切替端子53b に接続されている。ノ
ードＮは切替スイッチ53の第１切替端子53a 及び共通端
子53c を介して差動アンプ62の−側入力端子に接続さ
れ、また切替スイッチ54の第２切替端子54b に接続され
ている。
を示すブロック図である。図において制御電圧保持部50
c はノードＮでループフィルタ30と接続され、ノードＮ
の制御電圧を保持する。電源ＶDD及びノードＮ間にＰチ
ャネルトランジスタ72が介装され、電源ＶDD及び接地間
にＰチャネルトランジスタ73及びキャパシタ80が介装さ
れている。キャパシタ80の容量はキャパシタ32の容量よ
り大きい。トランジスタ73とキャパシタ80との接続点は
切替スイッチ54の第１切替端子54a 及び共通端子54c を
介して差動アンプ62の＋側入力端子に接続され、また切
替スイッチ53の第２切替端子53b に接続されている。ノ
ードＮは切替スイッチ53の第１切替端子53a 及び共通端
子53c を介して差動アンプ62の−側入力端子に接続さ
れ、また切替スイッチ54の第２切替端子54b に接続され
ている。
【００４６】差動アンプ62の出力は切替スイッチ55の共
通端子55c 及び第１切替端子55a を介してトランジスタ
73のゲートへ与えられ、切替スイッチ55の第２切替端子
55bはトランジスタ72のゲートに接続されている。３個
の切替スイッチ53,54,55の構成は図２に示すものと同様
のものであり、PLL 回路が動作 (又は不動作) 状態の場
合、共通端子53c,54c,55c は、夫々第１切替端子53a,54
a,55a(又は第２切替端子53b,54b,55b)に接続される。差
動アンプ62は図３に示すものと同様のものである。そし
て差動アンプ62の電源及びトランジスタ72の電源ＶDDは
PLL 回路の動作、不動作に拘らず給電される。その他の
構成は図１と同様である故、同一部分に同一符号を付し
て説明を省略する。
通端子55c 及び第１切替端子55a を介してトランジスタ
73のゲートへ与えられ、切替スイッチ55の第２切替端子
55bはトランジスタ72のゲートに接続されている。３個
の切替スイッチ53,54,55の構成は図２に示すものと同様
のものであり、PLL 回路が動作 (又は不動作) 状態の場
合、共通端子53c,54c,55c は、夫々第１切替端子53a,54
a,55a(又は第２切替端子53b,54b,55b)に接続される。差
動アンプ62は図３に示すものと同様のものである。そし
て差動アンプ62の電源及びトランジスタ72の電源ＶDDは
PLL 回路の動作、不動作に拘らず給電される。その他の
構成は図１と同様である故、同一部分に同一符号を付し
て説明を省略する。
【００４７】次に制御電圧保持部50c の動作について説
明する。 (PLL 回路が動作状態の場合)差動アンプ62は切替スイッ
チ55を介してトランジスタ73とでボルテージフォロアを
構成している。そしてキャパシタ80の電圧は切替スイッ
チ54を介して差動アンプ62の＋側入力端子へ与えられて
いる。ノードＮの制御電位、即ちキャパシタ32の電位は
切替スイッチ53を介して差動アンプ62の−側入力端子へ
与えられ、差動アンプ62がキャパシタ32の電位がキャパ
シタ80の電位より高い (又は低い) 場合、出力端に低い
(又は高い) 電位が出力され、トランジスタ73がオン
(又はオフ) 状態となり、ＶDDからトランジスタ73のし
きい値電圧を減算した値の電位がキャパシタ80を充電し
(又はせず) 、両キャパシタ32,80 の電位を等しくす
る。このようにしてキャパシタ80にノードＮの制御電位
が保持される。
明する。 (PLL 回路が動作状態の場合)差動アンプ62は切替スイッ
チ55を介してトランジスタ73とでボルテージフォロアを
構成している。そしてキャパシタ80の電圧は切替スイッ
チ54を介して差動アンプ62の＋側入力端子へ与えられて
いる。ノードＮの制御電位、即ちキャパシタ32の電位は
切替スイッチ53を介して差動アンプ62の−側入力端子へ
与えられ、差動アンプ62がキャパシタ32の電位がキャパ
シタ80の電位より高い (又は低い) 場合、出力端に低い
(又は高い) 電位が出力され、トランジスタ73がオン
(又はオフ) 状態となり、ＶDDからトランジスタ73のし
きい値電圧を減算した値の電位がキャパシタ80を充電し
(又はせず) 、両キャパシタ32,80 の電位を等しくす
る。このようにしてキャパシタ80にノードＮの制御電位
が保持される。
【００４８】(PLL 回路が不動作の場合)３個の切替スイ
ッチ53,54,55はいずれも切り替わり、キャパシタ80の電
圧は差動アンプ62の−側入力端子へ与えられ、ノードＮ
のキャパシタ32の電圧は差動アンプ62の＋側入力端子へ
与えられ、差動アンプ62の出力はトランジスタ72のゲー
トへ与えられる。キャパシタ80の電圧がキャパシタ32の
電圧より高い場合、差動アンプ62は出力端に低い電圧を
出力し、トランジスタ72はオン状態となり、ＶDDからト
ランジスタ72のしきい値電圧を減算した値の電圧がキャ
パシタ32を充電する。そして両キャパシタ32,80 の電圧
は等しくなり、ノードＮの制御電圧は保持される。この
ように、ノードＮの制御電位はPLL 回路が動作状態の場
合に、容量の大きいキャパシタ80で保持され、PLL 回路
が不動作状態の場合、キャパシタ32の電位はキャパシタ
80の電位に等しくなるよう充電される故、PLL 再起動時
のロックイン時間が短い。またキャパシタ32の容量はIN
T CLK の周波数の揺らぎを許容範囲内に収め、安定性を
維持すればよく、ロックイン時間が大きくなる弊害はな
い。
ッチ53,54,55はいずれも切り替わり、キャパシタ80の電
圧は差動アンプ62の−側入力端子へ与えられ、ノードＮ
のキャパシタ32の電圧は差動アンプ62の＋側入力端子へ
与えられ、差動アンプ62の出力はトランジスタ72のゲー
トへ与えられる。キャパシタ80の電圧がキャパシタ32の
電圧より高い場合、差動アンプ62は出力端に低い電圧を
出力し、トランジスタ72はオン状態となり、ＶDDからト
ランジスタ72のしきい値電圧を減算した値の電圧がキャ
パシタ32を充電する。そして両キャパシタ32,80 の電圧
は等しくなり、ノードＮの制御電圧は保持される。この
ように、ノードＮの制御電位はPLL 回路が動作状態の場
合に、容量の大きいキャパシタ80で保持され、PLL 回路
が不動作状態の場合、キャパシタ32の電位はキャパシタ
80の電位に等しくなるよう充電される故、PLL 再起動時
のロックイン時間が短い。またキャパシタ32の容量はIN
T CLK の周波数の揺らぎを許容範囲内に収め、安定性を
維持すればよく、ロックイン時間が大きくなる弊害はな
い。
【００４９】なお本実施例においてPLL 回路の動作状態
におけるノードＮの電位を差動アンプ62の−側入力端子
に入力したが、差動アンプ62の＋側入力端子に入力する
ようにしてもよく、その場合は両トランジスタ72,73 を
Ｎチャネルトランジスタとするとよい。又両トランジス
タ72,73 はMOS トランジスタに限るものではなく、差動
アンプ62に合わせてPNP 型又はNPN 型バイポーラトラン
ジスタを使用してよいことは言うまでもない。
におけるノードＮの電位を差動アンプ62の−側入力端子
に入力したが、差動アンプ62の＋側入力端子に入力する
ようにしてもよく、その場合は両トランジスタ72,73 を
Ｎチャネルトランジスタとするとよい。又両トランジス
タ72,73 はMOS トランジスタに限るものではなく、差動
アンプ62に合わせてPNP 型又はNPN 型バイポーラトラン
ジスタを使用してよいことは言うまでもない。
【００５０】図７は本発明に係る第４の実施例を示すブ
ロック図である。図において制御電圧保持部50d はノー
ドＮでループフィルタ30と接続されノードＮの制御電圧
を保持する。電源ＶDD及びノードＮ間にＰチャネルトラ
ンジスタ72が介装され、電源ＶDD及び接地間にＰチャネ
ルトランジスタ73及びキャパシタ80が介装されている。
キャパシタ80の容量はキャパシタ32の容量より大きい。
トランジスタ73及びキャパシタ80の接続点は差動アンプ
64の＋側入力端子及び切替スイッチ57の第２切替端子57
b に接続されている。ノードＮは差動アンプ63の＋側入
力端子及び切替スイッチ56の第１切替端子56a に接続さ
れている。切替スイッチ56の第２切替端子56b は差動ア
ンプ63の−側入力端子に接続され、差動アンプ63の出力
端はトランジスタ72のゲートに接続されている。
ロック図である。図において制御電圧保持部50d はノー
ドＮでループフィルタ30と接続されノードＮの制御電圧
を保持する。電源ＶDD及びノードＮ間にＰチャネルトラ
ンジスタ72が介装され、電源ＶDD及び接地間にＰチャネ
ルトランジスタ73及びキャパシタ80が介装されている。
キャパシタ80の容量はキャパシタ32の容量より大きい。
トランジスタ73及びキャパシタ80の接続点は差動アンプ
64の＋側入力端子及び切替スイッチ57の第２切替端子57
b に接続されている。ノードＮは差動アンプ63の＋側入
力端子及び切替スイッチ56の第１切替端子56a に接続さ
れている。切替スイッチ56の第２切替端子56b は差動ア
ンプ63の−側入力端子に接続され、差動アンプ63の出力
端はトランジスタ72のゲートに接続されている。
【００５１】切替スイッチ56の共通端子56c は切替スイ
ッチ57の共通端子57c に接続され、切替スイッチ56の第
１切替端子57a は差動アンプ64の−側入力端子に接続さ
れ、差動アンプ64の出力端はトランジスタ73のゲートに
接続されている。両切替スイッチ56,57 の構成は図２に
示すものと同様のものであり、PLL 回路が動作 (又は不
動作) 状態の場合、共通端子56c,57c は、夫々第１切替
端子56a,57a(又は第２切替端子56b,57b)に接続される。
両差動アンプ63,64 は図３に示すものと同様のものであ
る。そして差動アンプ63の電源及びトランジスタ72の電
源ＶDDはPLL 回路の動作、不動作に拘らず給電される。
ッチ57の共通端子57c に接続され、切替スイッチ56の第
１切替端子57a は差動アンプ64の−側入力端子に接続さ
れ、差動アンプ64の出力端はトランジスタ73のゲートに
接続されている。両切替スイッチ56,57 の構成は図２に
示すものと同様のものであり、PLL 回路が動作 (又は不
動作) 状態の場合、共通端子56c,57c は、夫々第１切替
端子56a,57a(又は第２切替端子56b,57b)に接続される。
両差動アンプ63,64 は図３に示すものと同様のものであ
る。そして差動アンプ63の電源及びトランジスタ72の電
源ＶDDはPLL 回路の動作、不動作に拘らず給電される。
【００５２】次に制御電源保持部50d の動作について説
明する。 (PLL 回路が動作状態の場合)差動アンプ64及びトランジ
スタ73がボルテージフォロアを構成している。ノードＮ
の制御電位、即ちキャパシタ32の電位は両切替スイッチ
56,57 を介して差動アンプ64の−側入力端子へ与えら
れ、キャパシタ80の電位より高い (又は低い)場合、出
力端に低い (又は高い) 電位が出力され、トランジスタ
73がオン (又はオフ) 状態となり、ＶDDからトランジス
タ73のしきい値電圧を減算した値の電位がキャパシタ80
を充電し (又はせず) 、両キャパシタ32,80 の電位を等
しくする。このようにしてキャパシタ80にノードＮの制
御電位が保持される。
明する。 (PLL 回路が動作状態の場合)差動アンプ64及びトランジ
スタ73がボルテージフォロアを構成している。ノードＮ
の制御電位、即ちキャパシタ32の電位は両切替スイッチ
56,57 を介して差動アンプ64の−側入力端子へ与えら
れ、キャパシタ80の電位より高い (又は低い)場合、出
力端に低い (又は高い) 電位が出力され、トランジスタ
73がオン (又はオフ) 状態となり、ＶDDからトランジス
タ73のしきい値電圧を減算した値の電位がキャパシタ80
を充電し (又はせず) 、両キャパシタ32,80 の電位を等
しくする。このようにしてキャパシタ80にノードＮの制
御電位が保持される。
【００５３】(PLL 回路が不動作状態の場合)両切替スイ
ッチ56,57 はいずれも切り替わり、キャパシタ80の電位
は差動アンプ63の−側入力端子へ与えられる。キャパシ
タ80の電位がキャパシタ32の電位より高い場合、差動ア
ンプ63は出力端に低い電位を出力し、トランジスタ72は
オン状態となり、ＶDDからトランジスタ72のしきい値電
圧を減算した値の電位がキャパシタ32を充電する。そし
て両キャパシタ32,80 の電位は等しくなり、ノードＮの
電位は保持される。このようにノードＮの制御電位はPL
L 回路が動作状態の場合に容量の大きいキャパシタ80で
保持され、PLL 回路が不動作状態の場合、キャパシタ32
の電位はキャパシタ80の電位に等しくなるよう充電され
る故、PLL 再起動時のロックイン時間が短い。またキャ
パシタ32の容量はINT CLK の周波数の揺らぎを許容範囲
内に収め、安定性を維持すればよく、ロックイン時間が
大きくなる弊害はない。
ッチ56,57 はいずれも切り替わり、キャパシタ80の電位
は差動アンプ63の−側入力端子へ与えられる。キャパシ
タ80の電位がキャパシタ32の電位より高い場合、差動ア
ンプ63は出力端に低い電位を出力し、トランジスタ72は
オン状態となり、ＶDDからトランジスタ72のしきい値電
圧を減算した値の電位がキャパシタ32を充電する。そし
て両キャパシタ32,80 の電位は等しくなり、ノードＮの
電位は保持される。このようにノードＮの制御電位はPL
L 回路が動作状態の場合に容量の大きいキャパシタ80で
保持され、PLL 回路が不動作状態の場合、キャパシタ32
の電位はキャパシタ80の電位に等しくなるよう充電され
る故、PLL 再起動時のロックイン時間が短い。またキャ
パシタ32の容量はINT CLK の周波数の揺らぎを許容範囲
内に収め、安定性を維持すればよく、ロックイン時間が
大きくなる弊害はない。
【００５４】なお本実施例においてPLL 回路の動作状態
におけるノードＮの電位を差動アンプ64の−側入力端子
に入力し、PLL 回路の不動作状態におけるキャパシタ80
の電位を差動アンプ63の−側入力端子に入力したが、差
動アンプ64,63 の＋側入力端子に入力するようなしても
よく、その場合は、両トランジスタ73,72 をＮチャネル
トランジスタとするとよい。又両トランジスタ73,72 は
MOS トランジスタに限るものではなく、差動アンプ64,6
3 に合わせてPNP 型又はNPN 型バイポーラトランジスタ
を使用してもよいことは言うまでもない。
におけるノードＮの電位を差動アンプ64の−側入力端子
に入力し、PLL 回路の不動作状態におけるキャパシタ80
の電位を差動アンプ63の−側入力端子に入力したが、差
動アンプ64,63 の＋側入力端子に入力するようなしても
よく、その場合は、両トランジスタ73,72 をＮチャネル
トランジスタとするとよい。又両トランジスタ73,72 は
MOS トランジスタに限るものではなく、差動アンプ64,6
3 に合わせてPNP 型又はNPN 型バイポーラトランジスタ
を使用してもよいことは言うまでもない。
【００５５】また以上の４実施例において、制御電圧保
持部50a,50b,50c,50d はいずれもPLL 回路のノードＮの
制御電圧を保持する場合について述べたが、本発明はア
ナログ電圧の値をキャパシタで保持する他の回路に適用
できるものであることはいうまでもない。他の回路の一
例として“A Novel Precision MOS Synchronous Delay
Line”(IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.
SC-20, NO.6, DECEMBER 1985) のFig.2 に示される回路
があり、また他の回路の他の例として“Circuit, Inter
connections and Packaging for VLSI”(IEEE JOURNAL
OF SOLID-STATECIRCUIT, VOL. 23, NO.5, OCTOBER 198
8)のFig.8.14に示される回路がある。
持部50a,50b,50c,50d はいずれもPLL 回路のノードＮの
制御電圧を保持する場合について述べたが、本発明はア
ナログ電圧の値をキャパシタで保持する他の回路に適用
できるものであることはいうまでもない。他の回路の一
例として“A Novel Precision MOS Synchronous Delay
Line”(IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.
SC-20, NO.6, DECEMBER 1985) のFig.2 に示される回路
があり、また他の回路の他の例として“Circuit, Inter
connections and Packaging for VLSI”(IEEE JOURNAL
OF SOLID-STATECIRCUIT, VOL. 23, NO.5, OCTOBER 198
8)のFig.8.14に示される回路がある。
【００５６】
【発明の効果】以上に説明したように第１発明によれ
ば、第１コンデンサの電圧と第２コンデンサの電圧とを
比較し、第１コンデンサの電圧が第２コンデンサの電圧
より高い場合第２コンデンサを充電し、第２コンデンサ
の電圧が第１コンデンサの電圧より高い場合第１コンデ
ンサを充電すべく構成した故、電圧制御発振器へ与える
制御電圧が保持され、PLL 回路を搭載した半導体集積回
路の消費電力を低減するため、PLL 回路を間欠動作さ
せ、一旦停止したPLL 回路を再起動した場合において、
短いロックイン時間で外部の参照信号に同期した内部ク
ロックを得ることができる。
ば、第１コンデンサの電圧と第２コンデンサの電圧とを
比較し、第１コンデンサの電圧が第２コンデンサの電圧
より高い場合第２コンデンサを充電し、第２コンデンサ
の電圧が第１コンデンサの電圧より高い場合第１コンデ
ンサを充電すべく構成した故、電圧制御発振器へ与える
制御電圧が保持され、PLL 回路を搭載した半導体集積回
路の消費電力を低減するため、PLL 回路を間欠動作さ
せ、一旦停止したPLL 回路を再起動した場合において、
短いロックイン時間で外部の参照信号に同期した内部ク
ロックを得ることができる。
【００５７】第２発明及び第３発明によれば、第１選択
手段で選択したコンデンサの第１電圧及び第２選択手段
で選択したコンデンサの第２電圧を比較し、第１電圧が
第２電圧より高い場合、第２選択手段で選択したコンデ
ンサを充電すべく構成した故、電圧制御発振器へ与える
制御電圧が保持され、PLL 回路を搭載した半導体集積回
路の消費電力を低減するためPLL 回路を間欠動作させ、
一旦停止したPLL 回路を再起動した場合において、短い
ロックイン時間で外部の参照信号に同期した内部クロッ
クを得ることができる。
手段で選択したコンデンサの第１電圧及び第２選択手段
で選択したコンデンサの第２電圧を比較し、第１電圧が
第２電圧より高い場合、第２選択手段で選択したコンデ
ンサを充電すべく構成した故、電圧制御発振器へ与える
制御電圧が保持され、PLL 回路を搭載した半導体集積回
路の消費電力を低減するためPLL 回路を間欠動作させ、
一旦停止したPLL 回路を再起動した場合において、短い
ロックイン時間で外部の参照信号に同期した内部クロッ
クを得ることができる。
【００５８】第４発明によれば、選択手段が選択した第
１コンデンサの電圧が第２コンデンサの電圧より高い場
合、第２コンデンサを充電し、選択手段が選択した第２
コンデンサの電圧が第１コンデンサの電圧より高い場
合、第一コンデンサを充電すべく構成した故、電圧制御
発振器へ与える制御電圧が保持され、PLL 回路を搭載し
た半導体集積回路の消費電力を低減するため、PLL 回路
を間欠動作させ、一旦停止したPLL 回路を再起動した場
合において、短いロックイン時間で外部の参照信号に同
期した内部クロックを得ることができる。
１コンデンサの電圧が第２コンデンサの電圧より高い場
合、第２コンデンサを充電し、選択手段が選択した第２
コンデンサの電圧が第１コンデンサの電圧より高い場
合、第一コンデンサを充電すべく構成した故、電圧制御
発振器へ与える制御電圧が保持され、PLL 回路を搭載し
た半導体集積回路の消費電力を低減するため、PLL 回路
を間欠動作させ、一旦停止したPLL 回路を再起動した場
合において、短いロックイン時間で外部の参照信号に同
期した内部クロックを得ることができる。
【図１】 第１実施例に係るPLL 回路のブロック図であ
る。
る。
【図２】 図１に示す切替スイッチの回路図である。
【図３】 図１に示す差動アンプの回路図である。
【図４】 図１に示すPLL 回路の制御電圧を示す模式図
である。
である。
【図５】 第２実施例に係るPLL 回路のブロック図であ
る。
る。
【図６】 第３実施例に係るPLL 回路のブロック図であ
る。
る。
【図７】 第４実施例に係るPLL 回路のブロック図であ
る。
る。
【図８】 従来のPLL 回路のブロック図である。
【図９】 図８に示すPLL 回路の動作を説明する説明図
である。
である。
【図１０】 図８に示すPLL 回路の制御電圧を示す模式
図である。
図である。
10 位相周波数比較器、20 チャージポンプ、30 ルー
プフィルタ、32,80 コンデンサ、40 電圧制御発振
器、50a,50b,50c,50d 制御電圧保持部、61,61a,62,6
3,64 差動アンプ、71,72,73 Ｐチャネルトランジス
タ、71a Ｎチャネルトランジスタ。
プフィルタ、32,80 コンデンサ、40 電圧制御発振
器、50a,50b,50c,50d 制御電圧保持部、61,61a,62,6
3,64 差動アンプ、71,72,73 Ｐチャネルトランジス
タ、71a Ｎチャネルトランジスタ。
Claims (4)
- 【請求項１】 電圧制御発振器の発振周波数及び基準周
波数の比較結果に応じて生成した制御電圧で電圧制御発
振器を制御する位相同期ループ回路において、 前記制御電圧を保持する第１コンデンサと、 該第１コンデンサの容量より大きい容量を有し前記制御
電圧により充電される第２コンデンサと、 該第２コンデンサ又は前記第１コンデンサへ通電を行な
う手段と、 第１コンデンサの電圧及び第２コンデンサの電圧を比較
する比較手段とを備え、その比較結果により電圧が低い
方のコンデンサを充電すべくなしてあることを特徴とす
る位相同期ループ回路。 - 【請求項２】 電圧制御発振器の発振周波数及び基準周
波数の比較結果に応じて生成した制御電圧で電圧制御発
振器を制御する位相同期ループ回路において、 前記制御電圧を保持する第１コンデンサと、 該第１コンデンサの容量より大きい容量を有し、制御電
圧により充電される第２コンデンサと、 前記第１コンデンサ又は前記第２コンデンサのいずれか
を選択する第１選択手段と、 該第１選択手段が選択していないコンデンサを選択する
第２選択手段と、 該第２選択手段で選択したコンデンサへ通電を行なう手
段と、 第１選択手段で選択したコンデンサの第１電圧及び第２
選択手段で選択したコンデンサの第２電圧を比較する比
較手段とを備え、前記第１電圧が前記第２電圧より高い
場合、第２選択手段で選択したコンデンサを充電すべく
なしてある位相同期ループ回路。 - 【請求項３】 電圧制御発振器の発振周波数及び基準周
波数の比較結果に応じて生成した制御電圧で電圧制御発
振器を制御する位相同期ループ回路において、 前記制御電圧を保持する第１コンデンサと、 該第１コンデンサの容量より大きい容量を有し、制御電
圧により充電される第２コンデンサと、 前記第１コンデンサ又は前記第２コンデンサのいずれか
を選択する第１選択手段と、 該第１選択手段が選択していないコンデンサを選択する
第２選択手段と、 第２コンデンサへ通電を行なう第１通電手段と、 第１コンデンサへ通電を行なう第２通電手段と、 前記第１通電手段又は前記第２通電手段のいずれかを選
択する手段と、 前記第１選択手段で選択したコンデンサの第１電圧及び
前記第２選択手段で選択したコンデンサの第２電圧を比
較する比較手段とを備え、前記第１電圧が前記第２電圧
より高い場合第２選択手段で選択したコンデンサを充電
すべくなしてあることを特徴とする位相同期ループ回
路。 - 【請求項４】 電圧制御発振器の発振周波数及び基準周
波数の比較結果に応じて生成した制御電圧で電圧制御発
振器を制御する位相同期ループ回路において、 前記制御電圧を保持する第１コンデンサと、 該第１コンデンサの容量より大きい容量を有し前記制御
電圧により充電される第２コンデンサと、 前記第１コンデンサ又は前記第２コンデンサのいずれか
を選択する選択手段と、 第１コンデンサへ通電を行なう通電手段と、 第２コンデンサへ通電を行なう通電手段と、 前記選択手段が選択した第１コンデンサの電圧及び第２
コンデンサの電圧を比較する比較手段と、 前記選択手段が選択した第２コンデンサの電圧及び第１
コンデンサの電圧を比較する比較手段とを備え、第１コ
ンデンサの電圧が第２コンデンサの電圧より高い場合第
２コンデンサを充電し、第２コンデンサの電圧が第１コ
ンデンサの電圧より高い場合第１コンデンサを充電すべ
くなしてあることを特徴とする位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6256968A JPH08125527A (ja) | 1994-10-21 | 1994-10-21 | 位相同期ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6256968A JPH08125527A (ja) | 1994-10-21 | 1994-10-21 | 位相同期ループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125527A true JPH08125527A (ja) | 1996-05-17 |
Family
ID=17299879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6256968A Pending JPH08125527A (ja) | 1994-10-21 | 1994-10-21 | 位相同期ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125527A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004516692A (ja) * | 2000-05-09 | 2004-06-03 | クゥアルコム・インコーポレイテッド | Ｐｌｌロック時間を低減するための方法および装置 |
| JP2007166163A (ja) * | 2005-12-13 | 2007-06-28 | Sony Corp | Ｄｌｌ回路及びこのｄｌｌ回路を備えた半導体装置並びにこの半導体装置を備えた電子機器 |
| JP2007184778A (ja) * | 2006-01-06 | 2007-07-19 | Kawasaki Microelectronics Kk | リーク電流補償回路を備えたｐｌｌ回路 |
| US7551037B2 (en) | 2004-12-02 | 2009-06-23 | Sharp Kabushiki Kaisha | PLL circuit having reduced pull-in time |
| CN102684685A (zh) * | 2011-03-18 | 2012-09-19 | 瑞昱半导体股份有限公司 | 锁相回路及其方法 |
| JP2012231447A (ja) * | 2011-04-12 | 2012-11-22 | Fujitsu Semiconductor Ltd | 位相ロックループ回路 |
-
1994
- 1994-10-21 JP JP6256968A patent/JPH08125527A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004516692A (ja) * | 2000-05-09 | 2004-06-03 | クゥアルコム・インコーポレイテッド | Ｐｌｌロック時間を低減するための方法および装置 |
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| JP2007166163A (ja) * | 2005-12-13 | 2007-06-28 | Sony Corp | Ｄｌｌ回路及びこのｄｌｌ回路を備えた半導体装置並びにこの半導体装置を備えた電子機器 |
| JP4635856B2 (ja) * | 2005-12-13 | 2011-02-23 | ソニー株式会社 | Ｄｌｌ回路並びにこのｄｌｌ回路を備えた半導体装置及び電子機器 |
| JP2007184778A (ja) * | 2006-01-06 | 2007-07-19 | Kawasaki Microelectronics Kk | リーク電流補償回路を備えたｐｌｌ回路 |
| JP4482524B2 (ja) * | 2006-01-06 | 2010-06-16 | 川崎マイクロエレクトロニクス株式会社 | リーク電流補償回路を備えたｐｌｌ回路 |
| CN102684685A (zh) * | 2011-03-18 | 2012-09-19 | 瑞昱半导体股份有限公司 | 锁相回路及其方法 |
| JP2012231447A (ja) * | 2011-04-12 | 2012-11-22 | Fujitsu Semiconductor Ltd | 位相ロックループ回路 |
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