JPH1065530A - チャージポンプ回路及びそれを用いたpll回路 - Google Patents
チャージポンプ回路及びそれを用いたpll回路Info
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- JPH1065530A JPH1065530A JP8218977A JP21897796A JPH1065530A JP H1065530 A JPH1065530 A JP H1065530A JP 8218977 A JP8218977 A JP 8218977A JP 21897796 A JP21897796 A JP 21897796A JP H1065530 A JPH1065530 A JP H1065530A
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- 239000003990 capacitor Substances 0.000 claims abstract description 31
- 230000010355 oscillation Effects 0.000 claims description 7
- 230000000295 complement effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 12
- 238000007599 discharging Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 PLL回路を構成した時に、ジッタを低減可
能なチャージポンプ回路を提供する。 【解決手段】 スイッチ1〜4を電源VDDとアース間に
この順に直列接続し、スイッチ1,2の直列接続点とア
ース間に、コンデンサ5を設け、スイッチ3,4の直列
接続点とアース間にコンデンサ6を設ける。スイッチ
1,2は互いに相補的にオンオフ制御し、またスイッチ
3,4も互いに相補的にオンオフ制御することで、コン
デンサ5,6の充放電動作により、出力11の駆動が可
能となる。この時の出力11の電圧変化は、コンデンサ
5,6の容量値のみにより定まるので、コンデンサの容
量を出力11の付随容量よりも小としておけば、出力電
圧の変化は小となり、PLLとしてのジッタは低減され
る。
能なチャージポンプ回路を提供する。 【解決手段】 スイッチ1〜4を電源VDDとアース間に
この順に直列接続し、スイッチ1,2の直列接続点とア
ース間に、コンデンサ5を設け、スイッチ3,4の直列
接続点とアース間にコンデンサ6を設ける。スイッチ
1,2は互いに相補的にオンオフ制御し、またスイッチ
3,4も互いに相補的にオンオフ制御することで、コン
デンサ5,6の充放電動作により、出力11の駆動が可
能となる。この時の出力11の電圧変化は、コンデンサ
5,6の容量値のみにより定まるので、コンデンサの容
量を出力11の付随容量よりも小としておけば、出力電
圧の変化は小となり、PLLとしてのジッタは低減され
る。
Description
【0001】
【発明の属する技術分野】本発明はチャージポンプ回路
及びそれを用いたPLLL回路に関し、特にPLL回路
のジッタを軽減しうる様にしたチャージポンプ回路の改
良に関するものである。
及びそれを用いたPLLL回路に関し、特にPLL回路
のジッタを軽減しうる様にしたチャージポンプ回路の改
良に関するものである。
【0002】
【従来の技術】PLL(フェイズロックドループ)回路
は広く知られている様に図5に示す如き構成となってい
る。図5を参照すると、VCO(電圧制御発振器)61
の発振信号は分周器62にて分周され、外部からの入力
信号INの周波数にまで落とされて、位相比較器63へ
入力されることにより、当該入力信号と位相比較が行わ
れる。
は広く知られている様に図5に示す如き構成となってい
る。図5を参照すると、VCO(電圧制御発振器)61
の発振信号は分周器62にて分周され、外部からの入力
信号INの周波数にまで落とされて、位相比較器63へ
入力されることにより、当該入力信号と位相比較が行わ
れる。
【0003】この位相比較器63は2つの入力信号の位
相差の状態に応じて一対の位相比較出力U,Dを生成す
るものであり、例えば、基準となる外部入力信号INに
対してVCO61の発振信号が位相遅れであれば、U
(アップ)信号を生成し、逆にVCO61の発振信号が
位相進みであれば、D(ダウン)信号を生成する様にな
っている。
相差の状態に応じて一対の位相比較出力U,Dを生成す
るものであり、例えば、基準となる外部入力信号INに
対してVCO61の発振信号が位相遅れであれば、U
(アップ)信号を生成し、逆にVCO61の発振信号が
位相進みであれば、D(ダウン)信号を生成する様にな
っている。
【0004】チャージポンプ回路64はこの一対の位相
比較出力U,Dにより駆動され、それに応じた出力を生
成しループフィルタ65へ供給する。ループフィルタ6
5によりノイズ等を含む高域成分が除去されてVCO6
1の制御電圧が生成される。このVCO61の発振出力
が外部入力信号INに位相同期してPLLの出力信号と
なるのである。
比較出力U,Dにより駆動され、それに応じた出力を生
成しループフィルタ65へ供給する。ループフィルタ6
5によりノイズ等を含む高域成分が除去されてVCO6
1の制御電圧が生成される。このVCO61の発振出力
が外部入力信号INに位相同期してPLLの出力信号と
なるのである。
【0005】図6(A)はこのチャージポンプ回路64
の一例を示す回路図である。図6を参照すると、トラン
ジスタ21,22によるCMOSインバータ構成であ
り、位相比較器からのアップ信号Uをインバータ23に
より反転せしめてPMOSトランジスタ21のオンオフ
制御を行い、またダウン信号DによりNMOSトランジ
スタ22のオンオフ制御を行う様になっている。
の一例を示す回路図である。図6を参照すると、トラン
ジスタ21,22によるCMOSインバータ構成であ
り、位相比較器からのアップ信号Uをインバータ23に
より反転せしめてPMOSトランジスタ21のオンオフ
制御を行い、またダウン信号DによりNMOSトランジ
スタ22のオンオフ制御を行う様になっている。
【0006】図6(B)はこの回路の各部動作波形例を
示しており、アップ信号Uが入力されると(ハイレベル
になると)、出力Yはトランジスタ21を介して充電さ
れて電圧が上昇する。また、ダウン信号Dが入力される
と、出力Yはトランジスタ22を介して放電されて電圧
が低下する。
示しており、アップ信号Uが入力されると(ハイレベル
になると)、出力Yはトランジスタ21を介して充電さ
れて電圧が上昇する。また、ダウン信号Dが入力される
と、出力Yはトランジスタ22を介して放電されて電圧
が低下する。
【0007】iはその時の出力Yの充放電電流波形を示
しており、アップ/ダウンの各信号のパルス幅が大きい
と、出力電圧Yの変化量はそれに伴って大きくなる。そ
の理由は、出力Yには、実際には浮遊容量(図示せぬ)
が負荷として付随しており、この容量が大であるからで
ある。
しており、アップ/ダウンの各信号のパルス幅が大きい
と、出力電圧Yの変化量はそれに伴って大きくなる。そ
の理由は、出力Yには、実際には浮遊容量(図示せぬ)
が負荷として付随しており、この容量が大であるからで
ある。
【0008】
【発明が解決しようとする課題】この様に、従来のチャ
ージポンプ回路においては、位相比較器からの位相比較
信号のパルス幅が大きいと出力電圧の変化量が大きくな
り、よってPLL回路を構成する場合に回路のジッタが
増大するという問題がある。
ージポンプ回路においては、位相比較器からの位相比較
信号のパルス幅が大きいと出力電圧の変化量が大きくな
り、よってPLL回路を構成する場合に回路のジッタが
増大するという問題がある。
【0009】本発明の目的は、位相比較信号のパルス幅
が増大しても出力電圧の変化量の増大を抑止して、PL
L回路のジッタを減少可能としたチャージポンプ回路を
提供することである。
が増大しても出力電圧の変化量の増大を抑止して、PL
L回路のジッタを減少可能としたチャージポンプ回路を
提供することである。
【0010】本発明の他の目的は、ジッタの少ない安定
したPLL回路を提供することである。
したPLL回路を提供することである。
【0011】
【課題を解決するための手段】本発明によるチャージポ
ンプ回路は、2つの信号の位相を比較する位相比較器の
位相比較出力により駆動されてこの位相比較出力に応じ
て負荷を駆動するチャージポンプ回路であって、電源の
一端と他端との間にこの順に直列接続された第1〜第4
のスイッチング手段と、前記第1及び第2のスイッチン
グ手段の直列接続点と前記電源の他端との間に設けられ
た第1のコンデンサと、前記第3及び第4のスイッチン
グ手段の直列接続点と前記電源の他端との間に設けられ
た第2のコンデンサとを含み、前記位相比較出力に応じ
て前記第1及び第2のスイッチング手段を互いに相補的
にオンオフ制御し、また前記位相比較出力に応じて前記
第3及び第4のスイッチング手段を互いに相補的にオン
オフ制御し、前記第2及び第3のスイッチング手段の直
列接続点に前記負荷を接続するようにしたことを特徴と
する。
ンプ回路は、2つの信号の位相を比較する位相比較器の
位相比較出力により駆動されてこの位相比較出力に応じ
て負荷を駆動するチャージポンプ回路であって、電源の
一端と他端との間にこの順に直列接続された第1〜第4
のスイッチング手段と、前記第1及び第2のスイッチン
グ手段の直列接続点と前記電源の他端との間に設けられ
た第1のコンデンサと、前記第3及び第4のスイッチン
グ手段の直列接続点と前記電源の他端との間に設けられ
た第2のコンデンサとを含み、前記位相比較出力に応じ
て前記第1及び第2のスイッチング手段を互いに相補的
にオンオフ制御し、また前記位相比較出力に応じて前記
第3及び第4のスイッチング手段を互いに相補的にオン
オフ制御し、前記第2及び第3のスイッチング手段の直
列接続点に前記負荷を接続するようにしたことを特徴と
する。
【0012】そして、前記第1及び第2のスイッチング
手段は共に一導電型のトランジスタを有し、前記第3及
び第4のスイッチング手段は共に他導電型のトランジス
タを有することを特徴とする。
手段は共に一導電型のトランジスタを有し、前記第3及
び第4のスイッチング手段は共に他導電型のトランジス
タを有することを特徴とする。
【0013】また、前記2つの信号の位相差の状態に応
じて生成される前記位相比較器の一対の位相比較出力の
うち一つの出力の相補的信号により前記第1及び第2の
スイッチング手段を夫々駆動し、他の出力の相補的信号
により前記第3及び第4のスイッチング手段を夫々駆動
するようにしたことを特徴としている。
じて生成される前記位相比較器の一対の位相比較出力の
うち一つの出力の相補的信号により前記第1及び第2の
スイッチング手段を夫々駆動し、他の出力の相補的信号
により前記第3及び第4のスイッチング手段を夫々駆動
するようにしたことを特徴としている。
【0014】本発明によるPLL回路は、電圧制御発振
器と、この電圧制御発振器の発振信号と外部信号との位
相比較を行い位相比較出力を生成する位相比較器と、こ
の位相比較出力に応じた出力を生成するチャージポンプ
回路と、このチャージポンプ回路の出力を入力として前
記電圧制御発振器の制御電圧を生成するループフィルタ
とを含むPLL回路であって、前記チャージポンプ回路
が、電源の一端と他端との間にこの順に直列接続された
第1〜第4のスイッチング手段と、前記第1及び第2の
スイッチング手段の直列接続点と前記電源の他端との間
に設けられた第1のコンデンサと、前記第3及び第4の
スイッチング手段の直列接続点と前記電源の他端との間
に設けられた第2のコンデンサとを含み、前記位相比較
出力に応じて前記第1及び第2のスイッチング手段を互
いに相補的にオンオフ制御し、また前記位相比較出力に
応じて前記第3及び第4のスイッチング手段を互いに相
補的にオンオフ制御し、前記第2及び第3のスイッチン
グ手段の直列接続点の出力により前記ループフィルタを
駆動するようにしたことを特徴とする。
器と、この電圧制御発振器の発振信号と外部信号との位
相比較を行い位相比較出力を生成する位相比較器と、こ
の位相比較出力に応じた出力を生成するチャージポンプ
回路と、このチャージポンプ回路の出力を入力として前
記電圧制御発振器の制御電圧を生成するループフィルタ
とを含むPLL回路であって、前記チャージポンプ回路
が、電源の一端と他端との間にこの順に直列接続された
第1〜第4のスイッチング手段と、前記第1及び第2の
スイッチング手段の直列接続点と前記電源の他端との間
に設けられた第1のコンデンサと、前記第3及び第4の
スイッチング手段の直列接続点と前記電源の他端との間
に設けられた第2のコンデンサとを含み、前記位相比較
出力に応じて前記第1及び第2のスイッチング手段を互
いに相補的にオンオフ制御し、また前記位相比較出力に
応じて前記第3及び第4のスイッチング手段を互いに相
補的にオンオフ制御し、前記第2及び第3のスイッチン
グ手段の直列接続点の出力により前記ループフィルタを
駆動するようにしたことを特徴とする。
【0015】
【発明の実施の形態】以下に、本発明の実施の形態につ
き図面を参照しつつ説明する。
き図面を参照しつつ説明する。
【0016】図1は本発明の実施の形態のチャージポン
プ回路を示す図である。図において、スイッチ1〜4が
この順に電源VDDとアース間に直列接続されている。ス
イッチ1,2の直列接続点とアース間にコンデンサ5が
設けられており、スイッチ3,4の直列接続点とアース
間にコンデンサ6が設けられている。そして、スイッチ
2,3の直列接続点から出力11が導出されている。
プ回路を示す図である。図において、スイッチ1〜4が
この順に電源VDDとアース間に直列接続されている。ス
イッチ1,2の直列接続点とアース間にコンデンサ5が
設けられており、スイッチ3,4の直列接続点とアース
間にコンデンサ6が設けられている。そして、スイッチ
2,3の直列接続点から出力11が導出されている。
【0017】尚、7〜10は各スイッチ1〜4の制御入
力を夫々示しており、各スイッチ1〜4は制御入力がハ
イレベル(H)の時オンとなり、ローレベル(L)の時
オフとなるものとする。
力を夫々示しており、各スイッチ1〜4は制御入力がハ
イレベル(H)の時オンとなり、ローレベル(L)の時
オフとなるものとする。
【0018】図2は図1の回路の動作を示す各部信号波
形例を示すものである。制御入力7がハイレベルの期間
は、制御入力8はローレベルであり、またその逆であ
る。よってスイッチ1,2は互いに相補的にオンオフ制
御され、同時にオンとなることはない。
形例を示すものである。制御入力7がハイレベルの期間
は、制御入力8はローレベルであり、またその逆であ
る。よってスイッチ1,2は互いに相補的にオンオフ制
御され、同時にオンとなることはない。
【0019】また、制御入力9がハイレベルの期間は制
御入力10はローレベルであり、またその逆である。よ
ってスイッチ3,4は互いに相補的にオンオフ制御さ
れ、同時にオンとなることはない。
御入力10はローレベルであり、またその逆である。よ
ってスイッチ3,4は互いに相補的にオンオフ制御さ
れ、同時にオンとなることはない。
【0020】制御入力7がハイレベルの間はスイッチ1
がオンであるから、このスイッチ1を介して電源VDDか
らコンデンサ5が充電される。その充電電流波形がi1
で示されている。
がオンであるから、このスイッチ1を介して電源VDDか
らコンデンサ5が充電される。その充電電流波形がi1
で示されている。
【0021】制御入力8がハイレベルの間はスイッチ2
がオンであるから、このスイッチ2を介してコンデンサ
5に蓄えられた電荷が出力11へ放電し出力電圧が上昇
する。この時の放電電流波形がi2 である。
がオンであるから、このスイッチ2を介してコンデンサ
5に蓄えられた電荷が出力11へ放電し出力電圧が上昇
する。この時の放電電流波形がi2 である。
【0022】制御入力9がハイレベルの間はスイッチ3
がオンであり、このスイッチ3を介して出力11からコ
ンデンサ6が充電されて出力電圧が低下する。この時の
充電電流波形がi3 である。
がオンであり、このスイッチ3を介して出力11からコ
ンデンサ6が充電されて出力電圧が低下する。この時の
充電電流波形がi3 である。
【0023】制御入力10がハイレベルの間はスイッチ
4がオンであり、このスイッチ4を介してコンデンサ6
に蓄えられた電荷がアースへ放電される。この時の放電
電流波形がi4 である。
4がオンであり、このスイッチ4を介してコンデンサ6
に蓄えられた電荷がアースへ放電される。この時の放電
電流波形がi4 である。
【0024】
【実施例】次に、本発明の実施例について図面を用いて
説明する。
説明する。
【0025】図3は本発明の一実施例の回路図であり、
図1と同等部分は同一符号により示している。スイッチ
1はP型MOSトランジスタ16とインバータ13とか
らなり、スイッチ2はP型MOSトランジスタ17とイ
ンバータ14とからなる。そして、制御入力8は直接ス
イッチ2のインバータ14の入力となり、また制御入力
8はインバータ13の入力となっている。
図1と同等部分は同一符号により示している。スイッチ
1はP型MOSトランジスタ16とインバータ13とか
らなり、スイッチ2はP型MOSトランジスタ17とイ
ンバータ14とからなる。そして、制御入力8は直接ス
イッチ2のインバータ14の入力となり、また制御入力
8はインバータ13の入力となっている。
【0026】スイッチ3はN型MOSトランジスタ18
からなり、スイッチ4はN型MOSトランジスタ19か
らなっている。制御入力9はトランジスタ18のゲート
へ直接印加されると共に、インバータ15を介してトラ
ンジスタ19のゲートへ印加されている。
からなり、スイッチ4はN型MOSトランジスタ19か
らなっている。制御入力9はトランジスタ18のゲート
へ直接印加されると共に、インバータ15を介してトラ
ンジスタ19のゲートへ印加されている。
【0027】かかる構成において、制御入力8に対して
ハイレベル信号が印加されると、制御入力7にはその反
転信号であるローレベルが印加される。同様に、制御入
力9に対してハイレベル信号が印加されると、制御入力
10にはその反転信号であるローレベル信号が印加され
る。
ハイレベル信号が印加されると、制御入力7にはその反
転信号であるローレベルが印加される。同様に、制御入
力9に対してハイレベル信号が印加されると、制御入力
10にはその反転信号であるローレベル信号が印加され
る。
【0028】従って、図3の回路は図1に示した回路と
同一動作を行うものであり、図2の動作波形がそのまま
図3の動作波形となることは明らかである。よって、制
御入力8に位相比較器のアップ(U)出力を、制御入力
9にダウン(D)出力を夫々供給することにより、PL
L回路のチャージポンプ回路として動作する。
同一動作を行うものであり、図2の動作波形がそのまま
図3の動作波形となることは明らかである。よって、制
御入力8に位相比較器のアップ(U)出力を、制御入力
9にダウン(D)出力を夫々供給することにより、PL
L回路のチャージポンプ回路として動作する。
【0029】図4(A)は本発明の他の実施例の回路図
であり、図1,3と同等部分は同一符号にて示されてい
る。図4(A)を参照すると、スイッチ1はP型MOS
トランジスタ16からなり、スイッチ2はP型MOSト
ランジスタ2とインバータ14とからなる。制御入力8
はインバータ12を介してスイッチ1のトランジスタ1
6のゲート入力となり、またインバータ12を介してス
イッチ2のインバータ14へ供給されている。
であり、図1,3と同等部分は同一符号にて示されてい
る。図4(A)を参照すると、スイッチ1はP型MOS
トランジスタ16からなり、スイッチ2はP型MOSト
ランジスタ2とインバータ14とからなる。制御入力8
はインバータ12を介してスイッチ1のトランジスタ1
6のゲート入力となり、またインバータ12を介してス
イッチ2のインバータ14へ供給されている。
【0030】スイッチ3,4はN型MOSトランジスタ
18,19よりなり、制御入力10は直接トランジスタ
19のゲート入力となると共に、インバータ20を介し
てトランジスタ18のゲート入力となっている。
18,19よりなり、制御入力10は直接トランジスタ
19のゲート入力となると共に、インバータ20を介し
てトランジスタ18のゲート入力となっている。
【0031】図4(B)は図4(A)の動作を示す各部
信号波形であり、制御入力8がハイレベルの間は、スイ
ッチ1がオン,スイッチ2がオフであるから、コンデン
サ5が充電され、また制御入力8がローレベルの間は、
スイッチ1がオフ,スイッチ2がオンであるから、コン
デンサ5から出力11へ放電電流が流れる。
信号波形であり、制御入力8がハイレベルの間は、スイ
ッチ1がオン,スイッチ2がオフであるから、コンデン
サ5が充電され、また制御入力8がローレベルの間は、
スイッチ1がオフ,スイッチ2がオンであるから、コン
デンサ5から出力11へ放電電流が流れる。
【0032】制御入力10がローレベルの間は、スイッ
チ3がオン,スイッチ4がオフであるから、コンデンサ
6が出力11から充電され、また、制御入力10がハイ
レベルの間は、スイッチ3がオフ,スイッチ4がオンで
あるから、コンデンサ6は放電される。
チ3がオン,スイッチ4がオフであるから、コンデンサ
6が出力11から充電され、また、制御入力10がハイ
レベルの間は、スイッチ3がオフ,スイッチ4がオンで
あるから、コンデンサ6は放電される。
【0033】従って、この回路においては、制御入力8
に位相比較器のアップ(U)信号を、制御入力10にダ
ウン(D)信号を夫々入力することにより、PLL回路
のチャージポンプ回路として動作する。
に位相比較器のアップ(U)信号を、制御入力10にダ
ウン(D)信号を夫々入力することにより、PLL回路
のチャージポンプ回路として動作する。
【0034】これ等回路からも判る様に、出力11はコ
ンデンサ5,6を介して充放電されるので、この出力1
1の電圧の変化量はこれ等コンデンサ5,6により制限
されることになり(図2,図4(B)の各出力11の波
形参照)、よって、これ等コンデンサ5,6の容量値を
出力11の負荷容量に比し小とすれば、図5のPLL回
路のチャージポンプ回路に使用した場合には、ジッタの
増大を防止することができることになるのである。
ンデンサ5,6を介して充放電されるので、この出力1
1の電圧の変化量はこれ等コンデンサ5,6により制限
されることになり(図2,図4(B)の各出力11の波
形参照)、よって、これ等コンデンサ5,6の容量値を
出力11の負荷容量に比し小とすれば、図5のPLL回
路のチャージポンプ回路に使用した場合には、ジッタの
増大を防止することができることになるのである。
【0035】
【発明の効果】以上述べた如く、本発明によれば、コン
デンサを介して出力の充放電を行うものであるから、こ
の充放電電流はコンデンサの容量のみで決定されること
になり、出力に付随する浮遊容量に比してこれ等コンデ
ンサを小としておけば、出力電圧の変化は小となり、P
LL回路のジッタの抑圧を図ることができるという効果
がある。
デンサを介して出力の充放電を行うものであるから、こ
の充放電電流はコンデンサの容量のみで決定されること
になり、出力に付随する浮遊容量に比してこれ等コンデ
ンサを小としておけば、出力電圧の変化は小となり、P
LL回路のジッタの抑圧を図ることができるという効果
がある。
【0036】また、電源からアースへの電流路は全くな
いために、定常的な消費電流がなく、よって極めて低消
費電力のチャージポンプ回路が得られるという効果があ
る。
いために、定常的な消費電流がなく、よって極めて低消
費電力のチャージポンプ回路が得られるという効果があ
る。
【図1】本発明の実施の形態を示す回路図である。
【図2】図1の回路の各部動作波形図である。
【図3】本発明の一実施例の回路図である。
【図4】(A)は本発明の他の実施例の回路図、(B)
はその動作波形図である。
はその動作波形図である。
【図5】PLL回路のブロック図である。
【図6】(A)は従来のチャージポンプ回路を示す図、
(B)はその動作波形図である。
(B)はその動作波形図である。
1〜4 スイッチ 5,6 コンデンサ 7〜10 制御入力 11 回路出力 12〜15,20 インバータ 16〜19 MOSトランジスタ
Claims (6)
- 【請求項1】 2つの信号の位相を比較する位相比較器
の位相比較出力により駆動されてこの位相比較出力に応
じて負荷を駆動するチャージポンプ回路であって、電源
の一端と他端との間にこの順に直列接続された第1〜第
4のスイッチング手段と、前記第1及び第2のスイッチ
ング手段の直列接続点と前記電源の他端との間に設けら
れた第1のコンデンサと、前記第3及び第4のスイッチ
ング手段の直列接続点と前記電源の他端との間に設けら
れた第2のコンデンサとを含み、前記位相比較出力に応
じて前記第1及び第2のスイッチング手段を互いに相補
的にオンオフ制御し、また前記位相比較出力に応じて前
記第3及び第4のスイッチング手段を互いに相補的にオ
ンオフ制御し、前記第2及び第3のスイッチング手段の
直列接続点に前記負荷を接続するようにしたことを特徴
とするチャージポンプ回路。 - 【請求項2】 前記第1及び第2のスイッチング手段は
共に一導電型のトランジスタを有し、前記第3及び第4
のスイッチング手段は共に他導電型のトランジスタを有
することを特徴とする請求項1記載のチャージポンプ回
路。 - 【請求項3】 前記2つの信号の位相差の状態に応じて
生成される前記位相比較器の一対の位相比較出力のうち
一つの出力の相補的信号により前記第1及び第2のスイ
ッチング手段を夫々駆動し、他の出力の相補的信号によ
り前記第3及び第4のスイッチング手段を夫々駆動する
ようにしたことを特徴とする請求項2記載のチャージポ
ンプ回路。 - 【請求項4】 前記第1及び第2のコンデンサは、前記
負荷の容量に比し小に設定されていることを特徴とする
請求項1〜3いずれか記載のチャージポンプ回路。 - 【請求項5】 電圧制御発振器と、この電圧制御発振器
の発振信号と外部信号との位相比較を行い位相比較出力
を生成する位相比較器と、この位相比較出力に応じた出
力を生成するチャージポンプ回路と、このチャージポン
プ回路の出力を入力として前記電圧制御発振器の制御電
圧を生成するループフィルタとを含むPLL回路であっ
て、 前記チャージポンプ回路は、電源の一端と他端との間に
この順に直列接続された第1〜第4のスイッチング手段
と、前記第1及び第2のスイッチング手段の直列接続点
と前記電源の他端との間に設けられた第1のコンデンサ
と、前記第3及び第4のスイッチング手段の直列接続点
と前記電源の他端との間に設けられた第2のコンデンサ
とを含み、 前記位相比較出力に応じて前記第1及び第2のスイッチ
ング手段を互いに相補的にオンオフ制御し、また前記位
相比較出力に応じて前記第3及び第4のスイッチング手
段を互いに相補的にオンオフ制御し、前記第2及び第3
のスイッチング手段の直列接続点の出力により前記ルー
プフィルタを駆動するようにしたことを特徴とするPL
L回路。 - 【請求項6】 前記位相比較器は、前記発振信号と前記
外部信号との位相差の状態に応じて一対の位相比較出力
を生成するよう構成されており、前記一対の位相比較出
力のうちの一つの出力の相補的信号により前記第1及び
第2のスイッチング手段を夫々駆動し、他の出力の相補
的信号により前記第3及び第4のスイッチング手段を夫
々駆動するようにしたことを特徴とする請求項5記載の
PLL回路。
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