JPH0420016A - クロックジェネレータ及び半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＰＬＬ　（フェーズ・ロックド・ループ）回路
形式のグロックジェネレータ、さらにはそれを含む半導
体集積回路に関し、例えばマイクロコンピュータやマイ
クロプロセッサのような論理ＬＳＩに適用して有効な技
術に関するものである。

〔従来の技術〕

クロック信号に同期動作するマイクロコンピュータなど
の半導体集積回路において、多相クロック信号などを形
成するクロックジェネレータとしてＰＬＬ回路を利用す
ることができる。このときクロックジェネレータはＰＬ
Ｌ回路を適用した周波数逓倍回路として構成される。例
えば、位相比較回路と電圧制御発振器と分周比１　／　
Ｎの分周回路とを含む帰還系によって構成され、周波数
ｆｓの入力クロック信号と分周回路から帰還された周波
数ｆ。／Ｎの信号との周波数並びに位相を位相比較回路
で比較してその誤差に応じた電圧信号を形成する。そし
て、これを受ける電圧制御発振器が、その電圧信号に応
じて周波数ｆ。で発振する。

この周波数ｆ。はｆ。＝Ｎｆｓの関係を持つ。このよう
なＰＬＬ回路から得られる単一出力即ち周波数ｆ。の信
号から多相クロック信号を得るには、当該周波数ｆ。の
信号を再び分周し、分周した信号を所要の論理を通すこ
とによって、ノンオーバラップ多相クロック信号のよう
なりロック信号が形成される。ここで、周波数ｆ。の信
号に対する分局比は最終的に必要とされるクロック信号
の相数などによって決定され、例えば、１０ＭＨｚのノ
ンオーバラップ４相クロツク信号を形成する場合には、
電圧制御発振器の出力周波数ｆｏとして４０　Ｍ　Ｈｚ
を得ることが必要になる。

尚、多相クロック信号を形成する回路について記載され
た文献の例としては米国特許第３９３９３３５号があり
、また、ＰＬＬ回路とくにその電圧制御発振回路につい
て記載された文献の例としては特開昭５２−１２３８５
１号公報がある。

〔発明が解決しようとする課題〕

しかしながら電圧制御発振回路の唯一出力に基づいて多
相クロック信号を形成する場合には、再びその信号を分
周しなければならないため、電圧制御発振器には高い発
振周波数が要求される。例えばマイクロコンピュータや
マイクロプロセッサに適用される場合、そのマシンサイ
クルよりも数倍高い発振周波数が必要になる。このこと
は２＠圧制御発振回路の逓倍率を高くすることを意味す
るが、リング型オシレータなどの発振回路においてその
発振周波数には限界があり、発振周波数を高くする程そ
の製造が困難になり、マイクロコンピュータなどの半導
体集積回路の動作の高速化に対応しきれなくなってしま
う。しかもＰＬＬ制御を受ける性質上電圧制御発振器の
逓倍率が高くなるに従って発振信号のジッタが増大し、
発生されるクロック信号の位相がずれて、タロツク信号
の精度、ひいてはそれによって制御される回路動作の信
頼性が、著しく低下してしまう。しかも電圧制御発振器
における電力消費量も増えてしまう。

本発明の目的は、電圧制御発振器による発振信号のジッ
タや電力消費量を比較的低く抑えながら高い周波数の多
相クロック信号を形成することができるクロックジェネ
レータを提供することにある。

本発明の別の目的は、半導体集積回路の内部論理動作に
必要な多相の制御パルスを最適化して生成することがで
きるクロックジェネレータを提供することにある。

本発明のさらに別な目的は、内部論理回路に対して制御
パルスによる論理動作タイミングが最適化された半導体
集積回路を容易に得ることができる技術を提供すること
にある。

本発明の前記ならびにその他の目的と新規な特徴は本明
細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、位相比較回路と制御型発振回路とを含み、入
力クロック信号の周波数を逓倍するＰＬＬ形式の帰還系
によって構成されるクロックジェネレータにおいて、前
記制御型発振回路には、例えば遅延量を電圧で制御可能
にされた電圧制御型の遅延回路を奇数段含んで構成され
たリングオシレータを含め、当該リングオシレータに含
まれる複数個の遅延回路の出力を直接複数相のクロック
信号として別々に引き出すようにしたものである。

このようにして引き出された複数相のクロック信号から
所要のタイミングをもった複数相の制御パルスを生成す
るには、当該クロック信号をバッファ回路を介して入力
するパルス生成論理回路を設ける。

供給先論理の構成に応じたクロック幅もしくはパルス幅
の信号を容易に得るには、その必要に応じて遅延回路の
遅延時間を設定して、不等間隔で複数相のクロック信号
を生成すればよい。その遅延時間は、夫々の遅延回路に
含まれる容量成分の比や遅延回路に対する制御比率など
によって決定することができる。

上記クロックジェネレータを含めてマイクロコンピュー
タなどの半導体集積回路を構成する場合、その内部回路
の１マシンサイクル単位で制御パルスを生成するように
前記パルス生成論理回路を構成することができる。この
とき、パルス生成論理回路は、供給先論理に最適な幅若
しくはタイミングの制御パルスを容易に生成するため、
その必要に応じて設定された遅延回路の遅延時間に基づ
いた不等間隔の複数相のクロック信号を受けて、所要の
タイミングを持った制御パルスを生成することができる
。

〔作　用〕

上記した手段によれば、リングオシレータは夫々の遅延
回路の遅延と反転動作で正帰還閉ループを形成し、入力
クロック信号に対して所定の逓倍率をもって発振するが
、このとき遅延回路の出力は所定のデユーティを持ち、
相互に所定の時間遅延されて変化される。当該遅延回路
の出力が夫々別々のクロック信号として取り出されるこ
とにより、１周期がリングオシレータの発振周期に一致
する複数相のクロック信号が得られる。このことは、電
圧制御発振回路の発振信号を再び分周してから多相化す
る処理を不要に作用し、電圧制御発振回路による発振信
号のジッダや電力消費量を比較的低く抑えながら高い周
波数の多相クロック信号の形成を可能にする。

このときの多相クロック信号の間隔若しくは位相差は個
々の遅延回路の遅延時間によって決定され、当間隔若し
くは不等間隔何れの状態でも任意に得られる。

そして、斯る多相クロック信号がパルス生成論理回路に
入力されると、その論理に従った制御パルスが生成され
る。このようにして生成される各種制御パルス相互間の
関係若しくは変化タイミングは、その元になる多相クロ
ック信号相互間の位相若しくは間隔によって規定される
。このことは。

半導体集積回路の内部論理動作に必要な多相の制御パル
スを最適化して生成すること、並びにそれを容易化する
ように作用する。

〔実施例〕

第６図には本発明の一実施例に係るマイクロプロセッサ
のブロック図が示される。同図に示されるマイクロプロ
セッサは、特に制限されないが、公知の半導体集積回路
製造技術によってシリコンのような１個の半導体基板に
形成される。

第６図に示されるマイクロプロセッサ１は、特に制限さ
れないが、クロックジェネレータ２．制御部３、演算部
４、及び入出力部５などを含む。

グロックジェネレータ２は、特に制限されないが、外部
から供給されるクロック信号ＣＬＫを受け、これよりも
周波数の高いクロック信号を生成して各部に動作基準信
号若しくはタイミング信号のような制御パルスとして供
給する。制御部３は、動作プログラムに含まれる命令を
所定の手順にしたがってフェッチし、フェッチした命令
を解読して各種内部制御信号を生成したりする。演算部
４は制御部の制御に従って命令を実行゛するための各種
データやアドレス演算を行う。入出力部５は、外部とイ
ンタフェースされ、各種情報の入出力を行う。

第７図には前記演算部４を構成する一部の回路ブロック
が示される。

内部バス１０には代表的に３個のレジスタＲ１〜Ｒ３の
入力端子が結合される。算術論理演算器ＡＬＵは前記レ
ジスタＲ２及びＲ３の値などを入力し、演算結果をアキ
ュムレータＡＣＣを経由して内部バス１０に与える。Ｒ
ＡＭは作業領域若しくはデータの一時記憶領域として利
用されるデータメモリであり、そのデータ入力端子はセ
レクタＳＥＬを介して加算器ＡＤＤ又はレジスタＲ２に
選択接続される。前記加算器ＡＤＤにはデータメモリＲ
ＡＭ並びにレジスタＲ１からデータが与えられる。デー
タメモリＲＡＭのアクセスアドレスはアドレスラッチＡ
ＬＡＴから与えられる。このアドレスラッチＡＬＡＴの
ラッチタイミングはアドレスラッチパルスＡＤＲＬＰに
よって制御される。その他にこのデータメモリＲＡＭに
は、リードライト信号Ｒ／Ｗ、イネーブルパルスＲＥＮ
Ｐ、及び出力ラッチパルスＲＯＬＰが供給される。

第７図において、加算器ＡＤＤ、セレクタＳＥＬ、及び
データメモリＲＡＭは、データメモリＲＡＭのアドレス
ＡＤＲに格納されているデータにレジスタＲ１の保持デ
ータを加算して再びデータメモリＲＡＭのアドレスＡＤ
Ｒに戻すという処理、即ち、 ＲＡＭ　（ＡＤＲ）←ＲＡＭ　（ＡＤＲ）＋Ｒ１を１マ
シンサイクルで実行して積分を効率的に行うための専用
構成として利用可能になっている。

第１図には前記クロックジェネレータ２の一例が示され
る。

このクロックジェネレータ２は、ＰＬＬ回路を適用した
周波数逓倍回路として構成され、特に制限されないが、
位相比較回路２０、ローパスフィルタ２１、電圧制御発
振回路２２、そして分周比１／Ｎの分周回路２３を含む
帰還系と、電圧制御発振回路２２から直接取り出された
多相クロック信号を入力して各種制御パルスを生成する
パルス生成論理回路２４とによって構成される。

前記位相比較回路２０は、周波数ｆｓの入力クロック信
号ＣＬ　Ｋと分周回路２３から帰還された周波数ｆ。／
Ｎの信号との周波数並びに位相を比較し、その誤差に応
した電圧信号を形成する。電圧制御発振回路２２は、そ
の誤差電圧応した周波数ｆ。で発振し、この周波数ｆ。

はＮｆｓに等しくされる。

前記電圧制御発振回路２２は、遅延量を電圧で制御可能
にされた奇数段の電圧制御型の遅延回路を帰還接続した
リングオシレータを含み、当該リングオシレータに含ま
れる複数個の遅延回路の出力が直接複数相のクロック信
号として別々にパルス生成論理回路２４に引き出される
ようになっている。パルス生成論理回路２４は、電圧制
御発振回路２２から直接与えられる複数相のクロック信
号に基づいて所要のタイミングをもった複数相の制御パ
ルスを生成する。

第２図には電圧制御発振回路２２及びパルス生成論理回
路２４の一例が示される。同図に示される構成は、前述
の演算部４における効率的な積分処理のための制御パル
スに専ら着目した場合の構成例が示されており、実際に
は、マイクロプロセッサｌのその池内部回路に供給すべ
き制御パルスも生成することになるが、これについては
省略されている。

第２図において、８１〜Ｓ５は前記位相比較回路２０か
ら出力される誤差電圧に応する電圧信号Ｖｉｎによって
制御されるＭＯ５可変抵抗回路、ＩＮＶＩ〜ＩＮＶ５は
対応するＭＯ３可変抵抗回路に接続された奇数段のイン
バータ、Ｃ１〜Ｃ５は対応するインバータの出力端子に
一方の電極が結合された容量素子である。インバータＩ
ＮＶＩ〜ＩＮＶ５、ＭＯ５可変抵抗回路及び容量素子Ｃ
１〜Ｃ５は、対応する１組づつが夫々電圧制御型の遅延
回路の一例を成し、リング状に帰還接続されてリングオ
シレータ３０を構成する。

前記遅延回路１段分例えば初段の詳細は第３図に示され
、インバータＩＮＶＩはＰチャンネル型ＭＯ５ＦＥＴＭ
Ｐ１とＮチャンネル型ＭＯ５ＦＥＴＭＮＩによってコン
プリメンタリプッシュプル形態に構成され、ＭＯ５可変
抵抗回路Ｓ１はＰチャンネル型ＭＯ５ＦＥＴＭＰ２とＮ
チャンネル型ＭＯ５ＦＥＴＭＮ２が並列されて構成され
る。その他の遅延回路も同様である。

前記ＭＯ８可変抵抗回路８１〜Ｓ５は可変バイアス回路
２７でその抵抗値が変化されるようになっており、その
抵抗値に応じて、インバータＩＮｖ１〜ＩＮＶ５による
容量素子０１〜Ｃ５の充放電時間が制御される。

可変バイアス回路２７の一例は第４図に示されるように
Ｐチャンネル型ＭＯ５ＦＥＴＭＰ３．ＭＢ２とＮチャン
ネル型ＭＯ８ＦＥＴＭＮ３．ＭＮ４によって構成され、
入力電圧Ｖｉｎレベルに従って決定されるＭＯＳＦＥＴ
ＭＰ３とＭＮ３とのコンダクタンス比に応じた電圧ＶＰ
とＶｎを形成し、開制御電圧Ｖｐ、Ｖｎは相補的に変化
する関係を持つ、例えば入力電圧Ｖｉｎのレベルが高く
なる程、電圧Ｖｐは低くなり、電圧Ｖｎは高くなる。

前記リングオシレータ３０は、夫々遅延回路を構成する
容量素子と可変抵抗回路とによるＣＲ遅延とインバータ
の反転動作で正帰還閉ループを形成して発振する。発振
周波数ｆ０は、入力電圧Ｖｉｎによって制御され、本実
施例に従えば、入力クロック信号ＣＬＫの周波数ｆｓに
対してＮ倍にされる。このとき夫々のインバータＩＮＶ
Ｉ〜工ＮＶ５の出力は所定のデユーティを持ち、相互に
所定の時間遅延されて、即ち相互に所定の位相差をもっ
て変化される。当該インバータＩＮＶＩ〜ＩＮＶ５の出
力は、夫々側々のクロック信号として取り出されること
により、１周期がリングオシレータ３０の発振周期に一
致する複数相のクロック信号が得られる。

したがって、電圧制御発振回路の単で出力を再度分周し
て多相クロック化する従来技術のように最終的に必要と
される周波数よりも高い発振周波数を電圧制御発振回路
で得る必要はない。

このようにして電圧制御発振回路２２で得られる多相タ
ロツク信号はパルス生成論理回路２゛４に与えられる。

パルス生成論理回路２４の入力初段には夫々バッファＢ
ＵＦ１〜ＢＵＦ５が設けられ、クロック信号ＰＨＩ〜Ｐ
Ｈ５として内部に供給される。バッファＢＵＦＩ〜ＢＵ
Ｆ５は前記夫々の容量素子Ｃ１〜Ｃ５による遅延時間が
パルス生成論理回路２４の内部の容量成分によって不揃
いにならないようにするために設けられている。

パルス生成論理回路２４はクロック信号ＰＨＩ〜ＰＨ５
に基づいて前記アドレスラッチパルスＡＤＲＬＰ、イネ
ーブルパルスＲＥＮＰ、リードライト信号Ｒ／Ｗ、及び
出力ラッチパルスＲＯＬＰを生成する。これら信号は、
前述の ＲＡＭ　（ＡＤＲ）←ＲＡＭ　（ＡＤＲ）＋Ｒ１という
処理を１マシンサイクルで実行可能にするものであり、
１マシンサイクル内で、データメモリＲＡＭの読出し、
加算、そして加算結果の書込みを、内部バス１０を使わ
ずに実行きせる。比較的短いマシンサイクル内で、デー
タメモリＲＡＭの読出し、加算、そして加算結果の書込
みを実行するには、データメモリＲＡＭのリードアクセ
ス、加算演算、そしてデータメモリＲＡＭのライトアク
セスを、無駄な時間を費やすことなく実行させる必要が
ある。このためには、データメモリＲＡＭのリードアク
セス時間に合わせてデータメモリＲＡＭの出力タイミン
グを設定すること、そして、データメモリＲＡＭへの書
込みタイミングもデータメモリＲＡＭのライトアクセス
時間や加算器ＡＤＤの演算速度に合わせて・最適化しな
ければならない。第２図の電圧制御発振回路２２では、
容量素子０１〜Ｃ５の容量比によってクロツク信号ＰＨ
１〜ＰＨ５相互間の遅延量若しくは位相差を決定するよ
うになっており、その比をデータメモリＲＡＭのアクセ
スタイムや加算器ＡＤＤの演算速度に応じて設定するこ
とにより、係る演算処理を効率的に且つ確実に実行し得
るようにしている。

例えば、Ｃを単位容量とするとき、容量素子０１〜Ｃ５
は、データメモリＲＡＭのアクセスタイムならびに加算
器ＡＤＤの演算速度に従って。

Ｃ１＝０，５ｃ Ｃ２＝　１　　ｃ Ｃ３＝３　ｃ Ｃ４＝１ｃ Ｃ５＝１．　５ｃ とされる。このとき、単位容量Ｃによってもたらされる
遅延時間をＤとすると、多相クロック信号ＰＨＩ〜ＰＨ
５は、第５図に示されるように不等間隔の位相差を持つ
。尚、この例に従えば、１マシンサイクルは１４Ｄに相
当する時間とされる。

パルス生成論理回路２４は、その不等間隔の位相差を持
つ多相クロック信号ＰＨＩ〜ＰＨ５に基づいて以下の論
理式に従った各種信号ＡＤＲＬＰ。

ＲＥＮＰ、Ｒ／Ｗ、ＲＯＬＰを生成するためのアンドゲ
ートＡＮＤ１〜ＡＮＤ３並びにオアゲートＯＲＩ、ＯＲ
２から成る論理を備える。

ＡＤＲＬＰ＝ＰＨ１・ＰＨ２ ＲＥＮＰ　　＝ＰＨ２・ＰＨ４＋ＰＨ３・ＰＨ５Ｒ／Ｗ
　　　＝ＰＨ１＋ＰＨ３ ＲＯＬＰ　　＝ＰＨ４・ＰＨ５ このようにして生成される各種信号のタイミングチャー
トは第５図に示される。

アドレスラッチパルスＡＤＲＬＰは１マシンサイクル毎
にローレベルからハイスレベルに変化され、その変化タ
イミングに同期してアドレスラッチＡＬＡＴにアドレス
をラッチさせ、そのランチアドレスがデータメモリＲＡ
Ｍに供給される。イネーブルパルスＲＥＮＰは、データ
メモリＲＡＭのリードアクセス時間Ｔ　ｒ　ａとライト
アクセス時間Ｔｗａを夫々確保する期間ハイレベルにア
サートされ、その間隔時間Ｔｉｔｖには加算演算のため
の必要最小限の時間が確保されている。リードライト信
号Ｒ／Ｗは夫々のアクセス期間においてそのアクセス動
作を規定すたるだに必要充分なタイミングをもって変化
される。そして、出力ラッチパルスＲＯＬＰはリードデ
ータが確定した直後のタイミングをもってローレベルか
らハイレベルに変化され、リードデータを加算器ＡＤＤ
に転送させる。

尚、クロックジェネレータ２で生成される前記信号Ａ　
Ｄ　ＲＬ　Ｐ　、　ＲＥ　Ｎ　Ｐ　、　Ｒ／　Ｗ　、　
ＲＯＬ　Ｐは常に演算部４供給されるものではなく、マ
イクロプロセッサ１が積分を実行する場合に制御部３を
経由して若しくは制御部３の制御を受けて供給される。

第８図には電圧制御発振回路２２及びパルス生成論理回
路２４の別の例が示される。同図に示される構成は、ノ
ンオーバラップ３相のクロックパルスを生成するための
回路である。この回路は。

第２図に示される回路と共に電圧制御発振回路２２及び
パルス生成論理回路２４に含めることもできる。これは
クロックジェネレータ２に要求される機能に応じて決定
される。

第８図において、Ｓｌｌ−Ｓ１３は前記位相比較回路２
０から出力される誤差電圧に応する電圧信号Ｖ　ｉ　ｎ
によって制御されるＭＯＳ可変抵抗回路、ＩＮＶＩｌ、
−ＩＮＶ１３は対応するＭＯ５可変抵抗回路Ｓｌｌ〜Ｓ
１３に接続された奇数段のインバータ、ＣＩｌ〜Ｃ１３
は対応するインバータの出力端子に一方の電極が結合さ
れた容量素子である。インバータＩＮＶＩＩ　〜ＩＮＶ
１３．Ｍ○Ｓ可変抵抗回路ＳＬｌ〜Ｓ１３及び容量素子
は、対応する１組づつが夫々遅延回路の一例を成し、リ
ング状に帰還接続されてリングオシレータ４０を構成す
る。該リングオシレータ４０は、第２図同様に夫々遅延
回路を構成するＭＯＳ可変抵抗回路、容量素子によるＣ
Ｒ遅延とインバータの反転動作で正帰還閉ループを形成
して発振する。

この例の場合には、インバータＩＮＶ１１〜丁ＮＶ］３
の論理しきい値は相互に等しく、また。

容量素子Ｃ１ｌ〜Ｃ１３も等容量であり、さらにＭＯＳ
可変抵抗回路５ｌｌ−５１３の特性も揃えられている。

したがって、夫々のインバータＩＮＶｌｌ〜ＩＮＶＬ３
の出力Ｐ１〜Ｐ３は、相互にデユーティが等しく等間隔
の位相差をもったクロック信号とされ、その状態は第９
図に示される。

前記３相りロック信号Ｐ１〜Ｐ３に基づいてノンオーバ
ラップ３相のクロックパルスを生成するためのパルス生
成論理回路２４は、その等間隔の位相差を持つクロック
信号Ｐ１〜Ｐ３に基づいて以下の論理式に従ったクロッ
クパルスＣＰＩ〜ＣＰ３を生成するためのアンドゲート
ＡＮＤＩＩ〜ＡＮＤ１３から成る論理を備える。

ＣＰ　１　＝Ｐ　Ｌ・Ｐ２ ＣＰ２＝Ｐ１・Ｐ３ ＣＰ３＝Ｐ２・Ｐ３ そしてこのようにして生成されたクロックパルスの状態
は第９図に示されている。尚、第８図においてＢＵＦＩ
Ｉ〜ＢＵＦ１３はバッファである。

したがって、多相のノンオーバラップクロックパルスを
得る場合にも、電圧制御発振回路の単一出力を再度分周
して多相クロック化する従来技術のように最終的に必要
とさ九る周波数よりも高い発振周波数を電圧制御発振回
路で得る必要はない。

仮に、第８図のクロック信号Ｐ３のみから３相のノンオ
ーバラップクロックパルスＣＰＩ〜ＣＰ３を得る場合に
は、リングオシレータの発振周期をＴ／６にしなければ
ならず、換言すればその発振周波数を６倍にすることが
必要になる。

上記実施例によれば以下の作用効果がある。

（１）入力クロック信号の周波数を逓倍するＰＬＬ形式
の帰還系において、第２図や第８図に示されるように、
電圧制御発振回路２２には、奇数段の電圧制御型の遅延
回路を帰還接続したリングオシレータ３０　（４０）を
含め、当該リングオシレータに含まれる複数個の遅延回
路の出力を直接複数相のクロック信号として別々に引き
出すようにすることにより、電圧制御発振回路の単一出
力を再度分周して多相クロック化する従来技術のように
最終的に必要とされる周波数よりも高い発振周波数を電
圧制御発振回路で得る必要はない。

（２）これにより、内部で必要とされるクロック信号や
パルス信号の周波数に対してリングオシレータの発振周
波数を従来よりも低くすることができ、電圧制御発振回
路の設計若しくは製造を容易化することができる。これ
に加え、電圧制御発振回路はＰＬＬ制御状態で動作され
るため逓倍率が高くなるほど入力クロック信号に対する
発振信号のジッタ量が増えるという事情に関しても、リ
ングオシレータの発振周波数を低く抑えることができる
という点においてジッタ量も少なくすることができ、ク
ロック信号の精度、ひいてはそれによって制御される回
路動作の信頼性も向上させることができる。さらにリン
グオシレータの発振周波数を低く抑えることができると
いうことは、電圧制御発振回路における電力消費量の低
減に寄与する。

（３）上記作用効果により、最終的に必要とされる信号
周波数に対して電圧制御発振回路の逓倍率を従来に比べ
て相対的に低くすることができるということは、発振周
波数という点においてもしくはリングオシレータの発振
周波数限界という点において従来と同じ技術をもって構
成された電圧制御発振回路を用いる場合にも、クロック
ジェネレータで得られるクロック信号やパルス信号の発
振周波数を容易に従来の数倍に高めることができ、これ
によって半導体集積回路の動作の高速化に容易且つ確実
に対処することができるようになる。

（４）第２図に基づいて説明したように、比較的短いマ
シンサイクル内で、メモリアクセスや演算などの一連の
処理を実行するには、夫々の処理を無駄な時間を費やす
ことなく実行させる必要があり、そのためには、各処理
に必要な時間に合わせて夫々の動作タイミングを最適化
しなければならない。このとき、リングオシレータに含
まれる夫々の遅延回路の遅延時間を容量素子の容量比な
どによって設定して、クロック信号相互間の遅延量若し
くは位相差を決定するに当たり、その位相差をメモリア
クセスや演算などの一連の処理に含まれる夫々の処理時
間や処理能力に応じて設定することにより、命令実行を
効率的に且つ確実に行うことができるようになる。即ち
、制御対象とされる回路の構成や能力に合わせて、最適
な制御パルスを生成することができ、回路の性能若しく
は処理能力を充分に発揮させ得る論理設計が容易になっ
て、比較的簡単に高性能の論理ＬＳＩの取得が可能にな
る。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。

リングオシレータに含まれる遅延回路はインバータと抵
抗素子と容量素子から成る構成に限定されず、反転可能
であって遅延時間を管理可能なものであればその他の回
路構成に変更することができる。例えばインバータはノ
アゲートやナントゲートなどに変更することができ、ま
たその接続段数も奇数段である限り何段でもよい。この
とき、リングオシレータに少なくとも１個のナントゲー
トなどが含まれる場合には、当該ゲートにリングオシレ
ータの発振を起動・停止制御する信号を与えるようにし
てもよい。さらに、リングオシレータの遅延回路から並
列的に取り出される出力は全ての遅延回路に対応させる
必要はなく、要求使用に応じて適宜決定することができ
る。

そして、電圧制御型のＭＯ８抵抗回路は全ての遅延回路
に設けなくてもよ＜、ＰＬＬ制御動作に必要な部分だけ
に配置するようにしてもよい。また、容量素子は、ＭＯ
３容量によって構成することもできる。また、電圧制御
遅延回路はＭＯ５抵抗型の回路によらず、インバータの
駆動電流を調整する電圧制御電流源型でもかまわない。

クロック信号相互間の遅延時間は、容量素子の値を変え
ることによって設定することに限定されず、インバータ
のような回路の論理しきい値電圧、個々の電流源に供給
される電流値、電圧制御Ｍ○Ｓ抵抗回路の特性などを変
えて設定することもできる。

また、パルス生成論理回路は必ずしも電圧制御発振回路
の近傍に配置しなくてもよい。逆に、電圧制御発振回路
とクロック信号若しくは制御パルスを受けて動作する論
理回路とが離れている場合には、当該論理回路近傍にパ
ルス生成論理回路を配置することが望ましい。その方が
多相のクロックパルス相互間の位相のずれを小さくする
上で有利だからである。

また、パルス発生論理回路で生成する制御パルスは演算
のための信号に限定されず、適宜のタイミング信号やク
ロック信号並びに制御パルスとして利用することができ
る。

以上の説明では主として本発明者によってなされた発明
をマイクロコンピュータに適用した場合について説明し
たが１本発明はこれに限定されるものではなく、所要の
周辺回路を含んだ１チツプマイクロコンピユータ、ディ
ジタル信号処理プロセッサのような専用プロセッサ、さ
らにはＤ　Ｍ　、Ａコントローラや表示用コントローラ
など、各種半導体集積回路に広く適用することができる
。さらに、クロックジェネレータそれ自体は単独の回路
としても汎用的に利用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、入力クロック信号の周波数を逓倍するＰＬＬ
形式の帰還系によって構成されるクロックジェネレータ
において、制御型発振回路には、奇数段の遅延回路によ
って構成されるリングオシレータを含め、当該リングオ
シレータに含まれる複数個の遅延回路の出力を直接複数
相のクロック信号として別々に引き呂すようにしたから
、制御型発振回路の単一出力を再度分周して多相クロッ
ク化する従来技術のように最終的に必要とされる周波数
よりも高い発振周波数を制御型発振回路で得る必要はな
く、これにより、内部で必要とされるクロック信号やパ
ルス信号の周波数に対してリングオシレータの発振周波
数を従来よりも低くすることができるという効果がある
。

したがって、制御型発振回路の設計若しくは製造を容易
化することができ、これに加え、電圧制御発振回路はＰ
ＬＬ制御状態で動作されるという点に関し、リングオシ
レータの発振周波数を低く抑えることができるという点
においてジッタ量も少なくすることができ、クロック信
号の精度、ひいてはそれによって制御される回路動作の
信頼性も向上させることができる。さらにリングオシレ
ータの発振周波数を低く抑えることができることにより
、制御型発振回路における電力消費量の低減にも寄与す
る。

さらに、最終的に必要とされる信号周波数に対して制御
型発振回路の逓倍率を従来に比べて相対的に低くするこ
とができるということは、発振周波数という点において
若しくはリングオシレータの発振周波数限界という点に
おいて従来と同じ技術をもって構成された制御型発振回
路を用いる場合にも、クロックジェネレータで得られる
クロック信号やパルス信号の発振周波数を容易に従来の
数倍に高めることができ、これによって半導体集積回路
の動作の高速化に容易且つ確実に対処することができる
という効果を得る。

リングオシレータから多相で引き出された当該クロック
信号をバッファ回路を介して入力するパルス生成論理回
路を設けることにより、それら複数相のクロック信号か
ら所要のタイミングをもった複数相の制御パルスを生成
することができる。

供給先論理の必要に応じて遅延回路の遅延時間を設定し
て、不等間隔で複数相のクロック信号を生成することに
より、供給先論理構成に最適な位相もしくは変化タイミ
ングを持ったクロック信号並びにパルス信号を容易に得
ることができる。

本発明に係るクロックジェネレータを含めてマイクロコ
ンピュータなどの半導体集積回路を構成する場合、その
内部回路の１マシンサイクル単位で制御パルスを生成す
るように前記パルス生成論理回路を構成することにより
、半導体集積回路の内部論理動作に必要な多相の制御パ
ルスを容易に最適化して生成することができるという効
果がある。即ち、比較的短いマシンサイクル内で、メモ
リアクセスや演算などの一連の処理を実行するには、夫
々の処理を無駄な時間を費やすことなく実行させる必要
があり、そのためには、各処理に必要な時間に合わせて
夫々の動作タイミングを最適化しなければならない。こ
のとき、リングオシレータに含まれる夫々の遅延回路の
遅延時間を設定してクロック信号相互間の遅延量若しく
は位相差を決定するに当たり、その位相差をメモリアク
セスや演算などの一連の処理に含まれる夫々の処理時間
や処理能力に応じて設定することにより、命令実行を効
率的に且つ確実に行うことができるようになる。このよ
うに制御対象とされる回路の構成や能力に合わせて、最
適な制御パルスを生成することができ、回路の性能若し
くは処理能力を充分に発揮させ得る論理設計が容易にな
って、比較的容易に高性能の論理ＬＳＩの取得が可能に
なるという効果がある。

【図面の簡単な説明】

第１図はクロックジェネレータの一実施例ブロック図、 第２図は電圧制御発振回路及びパルス生成論理回路の一
例回路図、 第３図は遅延回路１段分の詳細−例回路図、第４図は可
変バイアス回路の一例回路図、第５図は第２図の回路に
よって得られる制御パルスの一例タイミングチヤード、 第６図はマイクロコンピュータの一実施例ブロック図。 第７図は第６図のマイクロコンピュータに含まれる演算
部の一例ブロック図、 第８図は電圧制御発振回路及びパルス生成論理回路の別
の例を示す回路図、 第９図は第８図の回路によって得られる制御パルスの一
例タイミングチヤードである。 １・・・マイクロプロセッサ、２・・クロックジェネレ
ータ、３・・・制御部、４・・・演算部、Ｒ１−Ｒ３・
・レジスタ、ＡＤＤ・・・加算器、ＳＥＬ・・・セレク
キタ、ＲＡＭ・・データメモリ、ＡＬＡＴ　・アドレス
ランチ、ＡＤＲＬＰ・・アドレスラッチパルス、Ｒ／Ｗ
・・リードライト信号、ＲＥＮＰ・イネーブルパルス、
ＰＯＬＰ・出力ラッチパルス、２０・位相比較回路、２
２・電圧制御発振回路、２３・・・分周回路、２４・・
パルス生成論理回路、８１〜Ｓ５・電圧制御型のＭＯ５
可変抵抗回路、ＩＮＶｌ〜ＩＮ■５・・・インバータ、
０１〜Ｃ５・容量素子、２７・・・可変バイアス回路、
３０・・リングオシレータ、ＢＵＦ　１〜ＢＵＦ５・・
・バッファ、ＰＨＩ〜ＰＨ５・・−クロック信号、ＳＬ
ｌ〜Ｓ１３・・・電圧制御型のＭＯ５可変抵抗回路、Ｉ
ＮＶ１１〜ＩＮＶ１３・・・インバータ、Ｃ１１〜Ｃ１
３・・・容量素子、４０・・・リングオシレータ、Ｐ１
〜Ｐ３・・・クロック信号、第 図 第 図 第 ６図 ！イグロブロｕ　　ｆｌ し 第 図

Claims (1)

1. 【特許請求の範囲】 １、入力クロック信号と帰還された信号との周波数並び
   に位相を比較してその誤差に応じた電圧信号を形成する
   位相比較回路と、 位相比較回路から出力される電圧信号に応じて発振周波
   数が変化される制御型発振回路とを含んで、 前記入力クロック信号の周波数を逓倍するＰＬＬ形式の
   帰還系として構成されるクロックジェネレータであって
   、 前記制御型発振回路は、奇数段の遅延回路を含んで構成
   されたリングオシレータを備え、前記複数個の遅延回路
   の出力信号を直接複数相のクロック信号として別々に引
   き出すようにされて成るクロックジェネレータ。 ２、前記遅延回路から引き出される複数相のクロック信
   号をバッファ回路を介して入力するパルス生成論理回路
   を設けた請求項１記載のクロックジェネレータ。 ３、前記遅延回路の遅延時間は非同一にされ、不等間隔
   で複数相のクロック信号を形成するようにされて成る請
   求項１又は２記載のクロックジェネレータ。 ４、前記遅延時間は、夫々の遅延回路に含まれる容量の
   比によって決定されて成る請求項３記載のクロックジェ
   ネレータ。 ５、論理動作を行う内部回路と、請求項２記載のクロッ
   クジェネレータを含む半導体集積回路であって、 前記パルス生成論理回路は、内部回路の１マシンサイク
   ル単位で制御パルスを生成するものである半導体集積回
   路。 ６、前記遅延回路の遅延時間は、内部回路の動作特性又
   は内部回路に対する制御手順に応じて非同一にされ、 前記パルス生成論理回路は、遅延回路から引き出される
   不等間隔の複数相クロック信号に基づいて、所要のタイ
   ミングを持った制御パルスを生成するものである請求項
   ５記載の半導体集積回路。 ７、マイクロコンピュータとして構成されて成る請求項
   ５又は６記載の半導体集積回路。