以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
本発明の一態様は、集積回路、RFタグ、半導体表示装置など、トランジスタを用いたあらゆる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処理回路、DSP(Digital Signal Processor)、マイクロコントローラを含むLSI(Large Scale Integrated Circuit)、FPGA(Field Programmable Gate Array)やCPLD(Complex PLD)などのプログラマブル論理回路(PLD:Programmable Logic Device)が、その範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子(OLED)に代表される発光素子を各画素に備えた発光装置、電子ペーパー、DMD(Digital Micromirror Device)、PDP(Plasma Display Panel)、FED(Field Emission Display)など、半導体膜を用いた回路素子を駆動回路に有している半導体表示装置が、その範疇に含まれる。
本明細書において半導体表示装置とは、液晶素子や発光素子などの表示素子が各画素に形成されたパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモジュールとを、その範疇に含む。
例えば、本明細書等において、XとYとが接続されている、と明示的に記載する場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ここで、X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)、電圧源、電流源、切り替え回路、増幅回路(信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能である。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。
なお、XとYとが接続されている、と明示的に記載する場合は、XとYとが電気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで接続されている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの間に別の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース(又は第1の端子など)が、Z1を介して(又は介さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソース(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接的に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「XとYとトランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース(又は第1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている」と表現することができる。または、「Xは、トランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、X、Y、Z1、Z2は、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
なお、本明細書において、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
(実施の形態1)
本実施の形態では、本発明の一態様に係る装置について説明する。本発明の一態様に係る装置にトランジスタ等の半導体素子を用いる場合、本発明の一態様に係る装置を半導体装置と呼んでもよい。
本発明の一態様に係る半導体装置の構成の一例を図1に示す。図1に例示する装置は、発振することにより、クロック信号等の交流信号を生成する機能を有し、発振器(発振回路ともいう)と呼んでもよい。特に、図1に例示する装置は、入力電圧に基づいて信号の周波数(発振周波数ともいう)を変更する機能を有し、電圧制御発振器(電圧制御発振回路ともいう)とも呼んでもよい。
図1に例示する装置は、回路101[1]乃至101[n](nは3以上の奇数)を有する。回路101[1]乃至101[n]は、リング状に接続される。具体的には、回路101[1]乃至[n−1]のそれぞれは、出力端子が次段の回路の入力端子と接続される。回路101[n]は、出力端子が回路101[1]の入力端子と接続される。また、回路101[n]の出力端子は、端子OUTと接続される。端子OUTからは、図1に例示する装置が発振することによって生成される信号が出力される。
なお、図1に例示する装置が発振することによって生成される信号は、バッファ等を介して出力されてもよい。
回路101[1]乃至[n]のそれぞれは、入力信号に対し反転した信号を出力する機能を有する。また、回路101[1]乃至101[n]のそれぞれは、複数のデータを格納する機能を有し、格納した複数のデータに基づいて遅延時間を設定する機能を有する。遅延時間とは、入力信号に対する出力信号の遅延時間である。回路101[1]乃至101[n]のそれぞれは、複数のデータを格納することができるため、遅延時間を切り替えることができる。
図1に例示する装置は、回路101[1]乃至101[n]のそれぞれの遅延時間を切り替えることによって、発振周波数を変更することができる。
回路101[1]乃至101[n]は、それぞれ対応して回路102[1]乃至102[n]及びインバータ103[1]乃至103[n]を有することが好ましい。回路102[i](iは1以上n−1以下の自然数)は、端子Aがインバータ103[i]の出力端子と電気的に接続され、回路102[i]の端子Bがインバータ103[i+1]の入力端子と電気的に接続される。回路102[n]は、端子Aがインバータ103[n]の出力端子と電気的に接続され、回路102[n]の端子Bがインバータ103[1]の入力端子および端子OUTに電気的に接続される。即ち、インバータ103[1]乃至103[n]がリング状に接続され、インバータリングを構成する。そして、インバータ103[1]乃至103[n]のそれぞれの間に回路102[1]乃至102[n]のうち対応する一つが接続される。なお、回路102[1]乃至102[n]について特に限定する必要のない場合、回路102と表記する場合がある。また、インバータ103[1]乃至103[n]について特に限定する必要のない場合、インバータ103と表記する場合がある。
回路102[1]乃至102[n]のそれぞれは、複数のデータを記憶する機能を有し、格納した複数のデータに基づいて端子Aと端子Bとの間の抵抗値を設定する機能を有する。回路102[1]乃至102[n]のそれぞれは、複数のデータを格納することができるため、端子Aと端子Bとの間の抵抗値を切り替えることができる。
インバータ103[1]乃至103[n]のそれぞれは、入力信号に対し反転した信号を出力する機能を有する。
なお、インバータ103[1]乃至103[n]の代わりに、入力信号に対し反転した信号を出力する機能を有する回路を採用してもよい。そのような回路としては、NAND回路又はNOR回路などがある。
図1に例示する装置は、回路101[1]乃至101[n]のそれぞれにおいて、回路102の端子Aと端子Bとの間の抵抗値を切り替えることにより、発振周波数を変更することができる。具体的には、回路102の端子Aと端子Bとの間の抵抗値を切り替えると、インバータ103の出力端子にかかる負荷が変化する。よって、回路101[1]乃至101[n]のそれぞれにおいて遅延時間が変化するため、発振周波数も変化する。
なお、図1に示す装置において、インバータ103[1]乃至103[n]のそれぞれの間に回路102[1]乃至102[n]のうち対応する一つが接続される構成としているが、本実施の形態に示す半導体装置は、これに限られるものではない。インバータ103[1]乃至103[n]のうち少なくとも2つの間に回路102が接続されていれば発振周波数を変化させることができる。
回路102[1]乃至102[n]はそれぞれ、回路104[1]乃至104[m](mは2以上の自然数)を有する。回路104[1]乃至104[m]において、端子C1乃至Cmが回路102の端子Aと電気的に接続され、端子D1乃至Dmが回路102の端子Bと電気的に接続される。また、回路104[1]乃至104[m]のそれぞれは、配線BL、配線CONTEXT[1]乃至CONTEXT[m]のうち対応する1本の配線、配線WL[1]乃至WL[m]のうち対応する1本の配線と電気的に接続される。配線WL[1]乃至WL[m]のうち対応する1本の配線とは、回路104[j](jは1乃至mのいずれか一)においては配線WL[j]である。また、配線CONTEXT[1]乃至CONTEXT[m]のうち対応する1本の配線とは、回路104[j]においては配線CONTEXT[j]である。また、端子C1乃至Cmについて特に限定する必要のない場合、端子Cと表記する場合がある。また、端子D1乃至Dmについて特に限定する必要のない場合、端子Dと表記する場合がある。
なお、以下では、配線WL、配線CONTEXTが延伸される方向を行方向と呼び、回路104[1]乃至104[m]が配列されている方向を列方向と呼ぶ場合がある。
ここで、回路102の端子Aは同じ段のインバータ103の出力端子と電気的に接続され、回路102の端子Bは次の段のインバータ103の入力端子と電気的に接続されている。よって、本明細書等において、回路102の端子Aを同じ段のインバータ103の出力端子と置き換えて表現する場合がある。また、本明細書等において、回路102の端子Bを次の段のインバータ103の入力端子と置き換えて表現する場合がある。つまり、回路104[1]乃至104[m]において、端子C1乃至Cmは回路102の同じ段のインバータ103の出力端子と電気的に接続され、端子D1乃至Dmが次の段のインバータ103の入力端子と電気的に接続されている、ということができる。
回路102の詳細な構成の一例として、回路102[i]の構成について図2を参照して説明する。
回路104[1]乃至104[m]のそれぞれは、トランジスタ105、トランジスタ106、トランジスタ107及び容量素子108を有する。以下では、回路104の例として回路104[j]の接続関係について説明する。なお、回路104[1]乃至104[j−1]、回路104[j+1]乃至104[m]の接続関係についても回路104[j]同様である。
回路104[j]において、トランジスタ105の第1の端子は配線BLと電気的に接続され、トランジスタ105の第2の端子はトランジスタ106のゲートと電気的に接続され、トランジスタ105のゲートは配線WL[j]と電気的に接続される。トランジスタ106の第1の端子は端子Cjと電気的に接続される。トランジスタ107の第1の端子はトランジスタ106の第2の端子と電気的に接続され、トランジスタ107の第2の端子は端子Djと電気的に接続され、トランジスタ107のゲートは配線CONTEXT[j]と電気的に接続される。容量素子108の第1の端子はトランジスタ106のゲートと電気的に接続され、容量素子108の第2の端子は所定の電位が供給される配線と電気的に接続される。
なお、トランジスタ106及びトランジスタ107は端子Cjと端子Djとの間に直列に接続されていればよく、トランジスタ106及びトランジスタ107の位置は反対であってもよい。
回路102の端子Aと端子Bとの間の抵抗値は、回路104[1]乃至104[m]のそれぞれの端子Cと端子Dとの間の抵抗値の合成抵抗と概ね等しくなる。よって、回路102の端子Aと端子Bとの間の抵抗値の切り替えは、回路104[1]乃至104[m]のそれぞれにおいて端子Cと端子Dとの間の抵抗値を制御することによって行うことができる。
回路104[1]乃至104[m]のそれぞれは、ノードSNに電位を格納し、その電位に基づいてトランジスタ106の第1の端子と第2の端子(以下、ソースとドレインと記載する場合がある。)との間の抵抗値を設定する機能を有する。ノードSNへの電位の格納は、トランジスタ105をオンにすることにより、配線BLの電位をノードSNに入力するとともに、配線BLの電位に基づいた電荷を容量素子108に蓄積することによって行うことができる。また、回路104[1]乃至104[m]のそれぞれは、ノードSNにアナログ電位を格納することができる。よって、回路104[1]乃至104[m]のそれぞれにおいて、ノードSNに異なる電位を格納し、トランジスタ106の第1の端子と第2の端子との間の抵抗値を異ならせることができる。トランジスタ106がNチャネル型であれば、ノードSNの電位が高いほど、トランジスタ106の第1の端子と第2の端子との間の抵抗値が小さくなる。また、トランジスタ106がPチャネル型であれば、ノードSNの電位が低いほど、トランジスタ106の第1の端子と第2の端子との間の抵抗値が小さくなる。
トランジスタ105としては、チャネル形成領域に酸化物半導体を有するトランジスタを採用することが好ましい。後述するとおり、チャネル形成領域に酸化物半導体を有するトランジスタはオフ電流が小さいため、容量素子108からの電荷の漏れを少なくすることができる。特に、アナログ電位に基づいた電荷を容量素子108に蓄積する場合、デジタル電位と比較して微量な電位の変化でもデータを変動させる恐れがある。このため、トランジスタ105としてチャネル形成領域に酸化物半導体を有するトランジスタを採用する効果がより顕著に表れる。
なお、ノードSNに格納する電位は、トランジスタ106がオンになる電位であることが好ましい。よって、トランジスタ106のソースとドレインとの間の抵抗値はトランジスタ106のオン抵抗と言い換えることもできる。
なお、トランジスタ106のゲート容量等のノードSNの寄生容量に配線BLの電位に基づいた電荷を蓄積することができれば、容量素子108を省略してもよい。
回路104[1]乃至104[m]のそれぞれは、端子Cと端子Dとの導通又は非導通を切り替える機能を有する。端子Cと端子Dとの間の導通又は非導通の切り替えは、トランジスタ107のオン又はオフを制御して行うことができる。回路104[1]乃至104[m]は、トランジスタ107がオンであれば、端子Cと端子Dとが導通するため、端子Cと端子Dとの間の抵抗値はトランジスタ106のソースとドレインとの間の抵抗値に依存した値になる。具体的には、端子Cと端子Dとの間の抵抗値は、トランジスタ106のソースとドレインとの間の抵抗値とトランジスタ107がオンであるときのソースとドレインとの間の抵抗値との和と概ね等しくなる。一方、トランジスタ107がオフであれば、端子Cと端子Dとは導通は非導通になるため、トランジスタ106のソースとドレインとの間の抵抗値に係らず、端子Cと端子Dとはハイインピーダンスになる。
つまり、回路104[1]乃至104[m]のそれぞれは、端子Cと端子Dとを非導通にするか、端子Cと端子Dとの間の抵抗値を格納したデータに基づいた値にするかを切り替える機能を有する。
回路102の端子Aと端子Bとの間の抵抗値の切り替えは様々な方法を用いることが可能である。
回路102の端子Aと端子Bとの間の抵抗値の切り替えは、回路104[1]乃至104[m]の中から端子Cと端子Dとを導通にする回路を1つ以上選択し、その数を制御することによって行うことができる。回路104[1]乃至104[m]のそれぞれに同じデータが格納されている場合、回路104[1]乃至104[m]のそれぞれにおいてトランジスタ106のソースとドレインとの間の抵抗値は同じである。そこで、回路104[1]乃至104[m]のうち端子Cと端子Dとを導通にする回路の数を制御することにより、回路102の端子Aと端子Bとの間の抵抗値を制御することができる。
回路102の端子Aと端子Bとの間の抵抗値の切り替えは、回路104[1]乃至104[m]の中から端子Cと端子Dとを導通にする回路を1つ選択し、その回路に格納されているデータに基づいて行うことができる。回路104[1]乃至104[m]のそれぞれに異なるデータが格納されている場合、回路104[1]乃至104[m]のそれぞれにおいてトランジスタ106のソースとドレインとの間の抵抗値は異なる。そこで、回路104[1]乃至104[m]のうちどれを選択するかによって、回路102の端子Aと端子Bとの間の抵抗値を制御することができる。
なお、上記2つ例を適宜組み合わせてもよい。即ち、回路104[1]乃至104[m]のうち少なくとも2以上に異なるデータを格納するとともに、回路104[1]乃至104[m]の中から端子Cと端子Dとを導通にする回路を1つ以上選択することによって、回路102の端子Aと端子Bとの間の抵抗値を切り替えてもよい。
ところで、発振周波数の精度向上の観点において、特定のデータに対応する発振周波数は概略等しいことが好ましい。具体的には、回路104[1]乃至104[m]のいずれか一に特定のデータを格納する場合、回路104[1]乃至104[m]のどれに当該データを格納したとしても、発振周波数は概略等しいことが好ましい。
上記の通り、本実施の形態に示す半導体装置は、回路101[1]乃至101[n]のそれぞれの遅延時間を切り替えることによって、発振周波数を変更することができる。回路101[1]乃至101[n]のそれぞれの遅延時間は、回路102[1]乃至102[n]のそれぞれの端子Aと端子Bの間の抵抗値によって決定され、回路102の端子Aと端子Bの間の抵抗値は、回路104[1]乃至104[m]に格納されたデータによって制御される。
逆に言うと、回路104[1]乃至104[m]に格納されたデータが同じであっても、回路102の端子Aと端子Bの間の抵抗値が異なる場合、発振周波数が変化する恐れがある。
例えば、回路104[1]にのみ特定のデータを格納する場合と、回路104[m]にのみ当該特定のデータと同じデータを格納する場合とについて考える。このとき、端子Aから端子Bまで回路104[1]を経由する配線経路と、回路104[m]を経由する配線経路とで配線経路の長さが異なると、配線経路の選択によって、端子Aと端子Bの間の配線抵抗が異なることになる。つまり、回路104[1]と回路104[m]で同じデータを格納しても、発振周波数が異なる恐れがある。
そのため、本実施の形態に示す半導体装置では、回路102において、どの回路104を経由する配線経路を選択しても端子Aと端子Bの間の配線経路の長さが概略等しくなる構成とする。なお、本明細書等において、「Aの長さとBの長さが概略等しい」などと記載する場合、Aの長さとBの長さは完全に一致する必要はない。例えば、Aの長さとBの長さの差が、Aの長さまたはBの長さの20%以下、好ましくは10%以下、より好ましくは5%以下、の範囲ならば概略等しいとみなすことができる。
具体的には、図1に示すように回路102において、端子Aと端子C1の間の配線経路の長さ(a1)と、端子D1と端子Bの間の配線経路の長さ(b1)との和が、端子Aと端子C2の間の配線経路の長さ(a2)と、端子D2と端子Bの間の配線経路の長さ(b2)との和と等しく、また同様に端子Aと端子Cmの間の配線経路の長さ(am)と、端子Dmと端子Bの間の配線経路の長さ(bm)との和と等しい。図1に図示してはいないが、端子Aと端子C3乃至Cm−1の間の配線経路および端子D3乃至Dm−1と端子Bの間の配線経路についても同様のことが言える。
言い換えると、本実施の形態に示す半導体装置では、回路102において端子Aと端子C1乃至Cmの間に設けられた配線経路の長さと、端子D1乃至Dmと端子Bの間に設けられた配線経路の長さの関係は、
a1+b1=a2+b2=……=am+bmとなり、まとめると以下の式(1)で表される。
ここで、回路102および回路104[j](jは1乃至mのいずれか一)において、端子Aと端子Cjの間の配線経路の長さをajとし、端子Djと端子Bの間の配線経路の長さをbjとする。また、LLは任意の長さを表す。
回路102において端子Aと端子C1乃至Cmの間に設けられた配線と、端子D1乃至Dmと端子Bの間に設けられた配線が式(1)の関係を満たすことによって、配線経路の選択によらず、端子Aと端子Bの間の配線抵抗を概略等しくすることができる。これにより、本実施の形態に示す半導体装置は、特定のデータに対応する発振周波数を概略等しくすることができるので、発振周波数の精度を向上させることができる。
ところで、図1に示すように、本実施の形態に示す半導体装置においては、回路102[1]乃至102[n]およびインバータ103[1]乃至103[n]が分割して設けられている。すなわち、インバータ103[k1](k1は1以上n以下の奇数)は第1の領域113aに、回路102[1]乃至[n]は第2の領域112aに、インバータ103[k2](k2は2以上n−1以下の偶数)は第3の領域113bに設けられる。基板平面上において、第1の領域113aと第3の領域113bの間に、第2の領域112aが位置する。
回路101[1]および回路101[2]に注目すると、回路101[1]のインバータ103[1]は、第1の領域113aに設けられ、回路101[1]の回路102[1]および回路101[2]の回路102[2]は、第2の領域112aに設けられ、回路101[2]のインバータ103[2]は、第3の領域113bに設けられる。
このようにインバータ103[1]およびインバータ103[2]の間の領域に回路102[1]及び[2]が設けられているので、回路102[1]において端子Aは第1の領域113a側に、端子Bは第3の領域113b側に設けられ、回路102[2]において端子Aは第3の領域113b側に、端子Bは第1の領域113a側に設けられる。このとき、回路102[1]及び102[2]のそれぞれにおいて端子Aと端子C1乃至Cmの間に設けられた配線と、端子D1乃至Dmと端子Bの間に設けられた配線は、平面視すると、概略2回回転対称性を有する形状となる。これにより、端子Aと端子C1乃至Cmの間に設けられた配線のうちの一つの長さと、端子D1乃至Dmと端子Bの間に設けられた配線のうち対応する一つの長さと、の和が一定になるような関係になる。
このような位置関係で回路101、回路102およびインバータ103が設けられることにより、配線を余計に引き回すことなく、上記式(1)を満たすように、回路102の配線を設けることができる。よって、本実施の形態に示す半導体装置は、占有面積の増大を抑制しつつ、発振周波数の精度の向上を図ることができる。
仮に第3の領域113bを設けず、インバータ103をすべて第1の領域113aに設ける場合、回路102において、端子Aと端子Bは両方とも第1の領域113a側に設けられることになる。この場合、回路102において端子Aと端子C1乃至Cmの間に設けられた配線経路の長さと、端子D1乃至Dmと端子Bの間に設けられた配線経路の長さの関係は、a1+b1<a2+b2<……<am+bmとなる。よって、配線経路の選択によって、端子Aと端子Bの間の配線抵抗が変わってしまい、発振周波数の精度が下がってしまう。
また、図1で回路101[1]および回路101[2]で示すように、奇数段の回路101と偶数段の回路101を対にして設けることが好ましい。これにより、奇数段の回路102と偶数段の回路102の配線CONTEXTの延伸方向に平行な方向(行方向)の幅の分のスペース(回路102の2つ分の幅)を、それぞれ奇数段のインバータ103と偶数段のインバータ103に用いることができる。そのため、インバータ103を構成するトランジスタのチャネル幅を当該配線CONTEXTの延伸方向に平行な方向に長くすることが効果的である。
また、図1に示す構成において、回路101[1]乃至101[n]、回路102[1]乃至102[n]およびインバータ103[1]乃至103[n]を、第1の領域113a、第2の領域112aおよび第3の領域113bに分割して設けたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図3に示すように回路101[1]乃至101[n]、回路102[1]乃至102[n]およびインバータ103[1]乃至103[n]を、第1の領域113a、第2の領域112a、第3の領域113b、第4の領域112bおよび第5の領域113cに分割して設けてもよい。なお、図3において回路102の詳細な構成については、図1を参酌することができるので省略する。
ここで、インバータ103[k3](k3は1以上(n+1)/2以下の奇数)、およびインバータ103[k4](k4は(n+3)/2以上n−1以下の偶数)は第1の領域113aに設けられる。また、インバータ103[k5](k5は2以上(n−1)/2以下の偶数)は第3の領域113bに設けられる。また、インバータ103[k6](k6は(n+5)/2以上n以下の奇数)は第5の領域113cに設けられる。また、回路102[k7](k7は1以上(n+1)/2以下の自然数)は第2の領域112aに設けられる。また、回路102[k8](k8は(n+3)/2以上n以下の自然数)は第4の領域112bに設けられる。
基板平面上において、第1の領域113aと第3の領域113bの間に、第2の領域112aが位置し、第1の領域113aと第5の領域113cの間に第4の領域112bが位置する。
図1に示す構成と同様に、このような位置関係で回路101、回路102およびインバータ103が設けられることにより、配線を余計に引き回すことなく、上記式(1)を満たすように、回路102の配線を設けることができる。よって、図3に示す半導体装置は、占有面積の増大を抑制しつつ、発振周波数の精度の向上を図ることができる。
また、図1に示す構成と同様に、奇数段の回路101と偶数段の回路101を対にして設けることが好ましい。これにより、奇数段の回路102と偶数段の回路102の配線CONTEXTの延伸方向に平行な方向(行方向)の幅の分のスペースを、それぞれ奇数段のインバータ103と偶数段のインバータ103に用いることができる。そのため、インバータ103を構成するトランジスタのチャネル幅を当該配線CONTEXTの延伸方向に平行な方向に長くすることが効果的である。
なお、端子Aと端子Bとの間の抵抗値のうちトランジスタ106の抵抗値が占める割合が大きいほど、トランジスタ106のソースとドレインとの間の抵抗値に対する発振周波数の変化量を大きくすることができる。よって、トランジスタ106のW(チャネル幅)は、トランジスタ107のWよりも小さいことが好ましい。または、トランジスタ106のWは、インバータ103又はインバータ103の代わりに採用可能な回路を構成するトランジスタのいずれか一又は全てのトランジスタのWよりも小さいことが好ましい。
なお、上述したとおり、インバータ103の代わりにNAND回路又はNOR回路などを採用してもよい。NAND回路又はNOR回路において、前記NAND回路又は前記NOR回路の出力端子がインバータ103の出力端子に対応し、前記NAND回路又は前記NOR回路の第1の入力端子がインバータ103の入力端子に対応する。つまり、NAND回路又はNOR回路の出力端子は回路102の端子Aと接続され、第1の入力端子は前段の回路102の端子Bと接続される。また、回路101[1]乃至101[n]のそれぞれにおいて、NAND回路又はNOR回路の第2の入力端子は同じ配線に接続されることが好ましい。そして、NAND回路又はNOR回路の第2の入力端子が接続される配線の電位を制御することにより、回路102の端子Aの電位を固定することができる。よって、トランジスタ106の第1の端子の電位を固定した状態でトランジスタ106のゲートに配線BLの電位を入力することができるため、トランジスタ106のゲートとソースとの間の電位差を正確に設定することができる。そのため、トランジスタ106のソースとドレインとの間の抵抗値を正確に設定することができる。
以上のような構成とすることにより、本実施の形態に示す半導体装置は、新規の回路構成を提供することができる。または、本実施の形態に示す半導体装置は、発振周波数を切り替えること、又はそれを実現可能な回路構成を提供することができる。または、本実施の形態に示す半導体装置は、発振周波数の精度を向上させること、又はそれを実現可能な回路構成を提供することができる。
次に、図1に例示する装置の動作の一例について図4のタイミングチャートを参照して説明する。図4には、配線BL、配線CONTEXT[1]乃至CONTEXT[m]、配線WL[1]乃至WL[m]、回路104[1]乃至104[m]のノードSNの電位、出力端子OUTの電位の一例を示す。
なお、回路101[1]乃至101[n]の動作は同じであるため、回路101[1]乃至101[n]のいずれか一の動作のみを説明する。
まず、回路104[1]乃至104[m]のそれぞれにデータを格納し、そのデータに基づいてトランジスタ106のソースとドレインとの間の抵抗値を設定する。
時刻t0において、配線WL[1]をハイレベルにし、配線BLを電位V1にする。これにより、回路104[1]は次のように動作する。トランジスタ105がオンになるため、トランジスタ105を介して配線BLの電位V1がノードSNに入力されるとともに、電位V1に基づいた電荷が容量素子108に蓄積される。その後、配線WL[1]をローレベルにすることにより、トランジスタ105がオフになるため、容量素子108に蓄積された電荷によってノードSNが電位V1に維持される。こうして、電位V1に基づいたデータが回路104[1]に格納される。
時刻t1において、配線WL[2]をハイレベルにし、配線BLを電位V2にする。これにより、回路104[2]は次のように動作する。トランジスタ105がオンになるため、トランジスタ105を介して配線BLの電位V2がノードSNに入力されるとともに、電位V2に基づいた電荷が容量素子108に蓄積される。その後、配線WL[2]をローレベルにすることにより、トランジスタ105がオフになるため、容量素子108に蓄積された電荷によってノードSNが電位V2に維持される。こうして、電位V2に基づいたデータが回路104[2]に格納される。
時刻t2以降でも、配線WL[3]乃至WL[m−1]を順次ハイレベルにし、それに合わせて配線BLの電位を適宜設定することにより、回路104[3]乃至104[m−1]に配線BLの電位に基づいたデータが格納される。
時刻t3において、配線WL[m]をハイレベルにし、配線BLを電位Vmにする。これにより、回路104[m]は次のように動作する。トランジスタ105がオンになるため、トランジスタ105を介して配線BLの電位VmがノードSNに入力されるとともに、電位Vmに基づいた電荷が容量素子108に蓄積される。その後、配線WL[m]をローレベルにすることにより、トランジスタ105がオフになるため、容量素子108に蓄積された電荷によってノードSNが電位Vmに維持される。こうして、電位Vmに基づいたデータが回路104[m]に格納される。
以上のとおり、配線WL[1]乃至配線[m]を順次ハイレベルにし、配線BLの電位を適宜設定することにより、回路104[1]乃至104[m]のそれぞれに配線BLの電位に基づいたデータを順次格納することができる。
なお、時刻t0乃至t4において、配線CONTEXT[1]乃至CONTEXT[m]をハイレベルにしてもよいしローレベルにしてもよい。つまり、回路104[1]乃至104[m]のそれぞれにおいてトランジスタ107はオンでもよいしオフでもよい。図4には、時刻t0乃至t4において、配線CONTEXT[1]乃至CONTEXT[m]をローレベルにすることにより、回路104[1]乃至104[m]のそれぞれにおいてトランジスタ107をオフにしている場合を例示する。よって、回路104[1]乃至104[m]のそれぞれにおいて端子Cと端子Dとが非導通になるため、回路102の端子Aと端子Bとはハイインピーダンスになる。そのため、時刻t0乃至t4においては、図1に例示する装置は発振しない。また、回路104[1]乃至104[m]のそれぞれにおいて、トランジスタ107をオフにすることにより、端子Bが浮遊状態になる。そのため、端子Bの電位は徐々にグランド等の所定に電位になる。例えば、端子Bの電位がローレベルに相当する電位である場合には、次段のインバータ103の出力はハイレベル電位になる。つまり、端子Aの電位を固定することができる。よって、トランジスタ106の第1の端子の電位を固定した状態でトランジスタ106のゲートに配線BLの電位を入力することができるため、トランジスタ106のゲートとソースとの間の電位差を正確に設定することができる。そのため、トランジスタ106のソースとドレインとの間の抵抗値を正確に設定することができる。
なお、図4には、電位V1乃至Vmが同じ値である場合を例示する。ただし、これに限定されない。
なお、回路104[j]に格納される配線BLの電位を電位Vjと示す。
なお、図4には、配線WL[1]乃至WL[m]を順次ハイレベルにする場合を例示したが、この動作に限定されない。配線WL[1]乃至WL[m]を任意の順番でハイレベルにしてもよい。配線WL[1]乃至WL[m]のうち2つ以上の配線を同時にハイレベルにしてもよい。配線WL[1]乃至WL[m]にハイレベルにしない配線があってもよい。また、前述した事項を組み合わせてもよい。
なお、図4には、配線WL[1]乃至WL[m]をハイレベルにすることによって、トランジスタ105がオンになる場合を例示しているが、その動作はこれに限定されない。配線WL[1]乃至WL[m]をローレベルにすることによって、トランジスタ105がオンになってもよい。トランジスタ105がオンになる配線WL[1]乃至WL[m]の電位をアクティブと呼び、トランジスタ105がオフにする配線WL[1]乃至WL[m]の電位を非アクティブ(インアクティブともいう)と呼んでもよい。同様に、トランジスタ107がオンになる配線CONTEXT[1]乃至CONTEXT[m]の電位をアクティブと呼び、トランジスタ107がオフにする配線CONTEXT[1]乃至CONTEXT[m]の電位を非アクティブと呼んでもよい。
次に、回路104[1]乃至104[m]のそれぞれにおいて、端子Cと端子Dとの導通又は非導通を制御することによって、回路102の端子Aと端子Bとの間の抵抗値を切り替える。そして、回路102の端子Aと端子Bとの間の抵抗値に基づいて端子OUTの信号の周波数を変更する。
時刻t4において、配線CONTEXT[1]をハイレベルにするとともに、配線CONTEXT[2]乃至CONTEXT[m]をローレベルにする。これにより、回路104[1]においては、トランジスタ107がオンになるため、端子Cと端子Dとの間の抵抗値はトランジスタ106のソースとドレインとの間の抵抗値に基づいた値になる。つまり、回路104[1]の端子Cと端子Dとの間の抵抗値は格納されたデータに基づいた値になる。また、回路104[2]乃至104[m]のそれぞれにおいては、トランジスタ107がオフになるため、端子Cと端子Dとが非導通になる。よって、端子OUTの信号の周波数は、回路104[1]に格納されたデータに基づいて決定される。
時刻t5において、配線CONTEXT[1]乃至CONTEXT[2]をハイレベルにするとともに、配線CONTEXT[3]乃至[m]をローレベルにする。これにより、回路104[1]乃至104[2]のそれぞれにおいては、トランジスタ107がオンになるため、端子Cと端子Dとの間の抵抗値はトランジスタ106のソースとドレインとの間の抵抗値に基づいた値になる。つまり、回路104[1]乃至104[2]の端子Cと端子Dとの間の抵抗値は格納されたデータに基づいた値になる。また、回路104[3]乃至[m]のそれぞれのトランジスタ107がオフになるため、端子Cと端子Dとが非導通になる。よって、端子OUTの信号の周波数は、回路104[1]乃至104[2]に格納されたデータに基づいて決定される。
時刻t5においては回路104[1]乃至104[m]のうち2つの回路において端子Cと端子Dとが導通するのに対し、時刻t4においては回路104[1]乃至104[m]のうち1つの回路において端子Cと端子Dとが導通する。よって、時刻t5において設定される回路102の端子Aと端子Bとの間の抵抗値は時刻t4において設定される回路102の端子Aと端子Bとの間の抵抗値よりも小さくなるため、時刻t5において決定される端子OUTの信号の周波数は時刻t4において決定される端子OUTの信号の周波数よりも高くなる。
時刻t6において、配線CONTEXT[1]乃至CONTEXT[m]をハイレベルにする。これにより、回路104[1]乃至[m]において、各々のトランジスタ107がオンになるため、端子Cと端子Dとの間の抵抗値はトランジスタ106のソースとドレインとの間の抵抗値に基づいた値になる。つまり、回路104[1]乃至104[m]の各々の端子Cと端子Dとの間の抵抗値は格納されたデータに基づいた値になる。よって、端子OUTの信号の周波数は、回路104[1]乃至104[m]に格納されたデータに基づいて決定される。
時刻t6においては回路104[1]乃至104[m]のうちm個の回路において端子Cと端子Dとが導通するのに対し、時刻t4においては回路104[1]乃至104[m]のうち1つの回路において端子Cと端子Dとが導通し、時刻t5においては回路104[1]乃至[m]のうち2つの回路において端子Cと端子Dとが導通する。よって、時刻t6において設定される回路102の端子Aと端子Bとの間の抵抗値は時刻t4及び時刻t5において設定される回路102の端子Aと端子Bとの間の抵抗値よりも小さくなるため、時刻t6において決定される端子OUTの信号の周波数は時刻t4及び時刻t5において決定される端子OUTの信号の周波数よりも高くなる。
以上のとおり、回路104[1]乃至104[m]のうち端子Cと端子Dとが導通する回路の数に基づいて、端子OUTの信号の周波数を変更することができる。
なお、図4では、配線BLの電位V1乃至Vmが同じ値である場合、即ち回路104[1]乃至[m]のそれぞれに同じデータを格納する場合を例示しているが、その動作はこれに限定されない。例えば、配線BLの電位V1乃至Vmは互いに異なる値でもよい。即ち、回路104[1]乃至104[m]のそれぞれに異なるデータを格納してもよい。または、配線BLの電位V1乃至Vmのうち少なくとも2つを異なる値としてもよい。即ち、回路104[1]乃至104[m]のうち少なくとも2つに異なるデータを格納してもよい。
図5は、配線WL[1]乃至WL[m]がハイレベルになる毎に、配線BLの電位が高くなる場合を例示する。電位V1乃至Vmは、電位V2が電位V1よりも高く、電位Vmが電位Vm−1よりも高いといったように、電位Vjが電位Vj−1よりも高く且つ電位Vj+1よりも低いといった関係にある。
図5では、時刻t4において配線CONTEXT[1]をハイレベルにし、時刻t5において配線CONTEXT[2]をハイレベルにし、時刻t6において配線CONTEXT[m]をハイレベルにする場合を例示する。即ち、端子OUTの信号の周波数は、時刻t4においては回路104[1]に格納されたデータに基づいて決定され、時刻t5においては回路104[2]に格納されたデータに基づいて決定され、時刻t6においては回路104[m]に格納されたデータに基づいて決定される。
電位V2は電位V1よりも高いため、回路104[2]のトランジスタ106のソースとドレインとの間の抵抗値は回路104[1]のトランジスタ106のソースとドレインとの間の抵抗値よりも小さくなる。よって、時刻t5において設定される回路102の端子Aと端子Bとの間の抵抗値は時刻t4において設定される回路102の端子Aと端子Bとの間の抵抗値よりも小さくなるため、時刻t5において決定される端子OUTの信号の周波数は時刻t4において決定される端子OUTの信号の周波数よりも高くなる。
電位Vmは電位V1及び電位V2よりも高いため、回路104[m]のトランジスタ106のソースとドレインとの間の抵抗値は回路104[1]及び回路104[2]のトランジスタ106のソースとドレインとの間の抵抗値よりも小さくなる。よって、時刻t6において設定される回路102の端子Aと端子Bとの間の抵抗値は時刻t4及び時刻t5において設定される回路102の端子Aと端子Bとの間の抵抗値よりも小さくなるため、時刻t6において決定される端子OUTの信号の周波数は時刻t4及びt5において決定される端子OUTの信号の周波数よりも高くなる。
以上のとおり、回路104[1]乃至104[m]のうち端子Cと端子Dとが導通する回路に格納されているデータに基づいて、端子OUTの信号の周波数を変更することができる。
図6は、電位V1乃至Vm−1を同じ値とし、電位Vmを電位V1乃至Vm−1よりも低くした場合を例示する。
図6では、時刻t4において配線CONTEXT[m]をハイレベルにし、時刻t5において配線CONTEXT[1]をハイレベルにし、時刻t6において配線CONTEXT[1]乃至CONTEXT[2]をハイレベルにする場合を例示する。即ち、端子OUTの信号の周波数は、時刻t4においては回路104[m]に格納されたデータに基づいて決定され、時刻t5においては回路104[1]に格納されたデータに基づいて決定され、時刻t6においては回路104[1]乃至104[2]に格納されたデータに基づいて決定される。
電位V1は電位Vmよりも高いため、回路104[1]のトランジスタ106のソースとドレインとの間の抵抗値は回路104[m]のトランジスタ106のソースとドレインとの間の抵抗値よりも小さくなる。よって、時刻t5において設定される回路102の端子Aと端子Bとの間の抵抗値は時刻t4において設定される回路102の端子Aと端子Bとの間の抵抗値よりも小さくなるため、時刻t5において決定される端子OUTの信号の周波数は時刻t4において決定される端子OUTの信号の周波数よりも高くなる。
時刻t6においては回路104[1]乃至104[2]の端子Cと端子Dとが導通するのに対し、時刻t5においては回路104[1]端子Cと端子Dとが導通する。よって、時刻t6において設定される回路102の端子Aと端子Bとの間の抵抗値は時刻t5において設定される回路102の端子Aと端子Bとの間の抵抗値よりも小さくなるため、時刻t6において決定される端子OUTの信号の周波数は時刻t5において決定される端子OUTの信号の周波数よりも高くなる。
以上のように、図4及び図5に例示する動作を組み合わせてもよい。
次に、端子OUTの信号の周波数を正確に設定するための回路104[1]乃至104[m]のそれぞれへのデータの格納方法について図7を参照して説明する。
なお、便宜上、mが2である場合について説明する。つまり、回路102は、回路104[1]及び回路104[2]を有する。
なお、初期状態として、回路104[1]及び回路104[2]にデータは格納されていないものとする。つまり、回路104[1]及び回路104[2]のそれぞれにおいて、ノードSNの電位はトランジスタ106がオフになる電位であるものとする。
時刻t0において、配線CONTEXT[1]をハイレベルにする。これにより、回路104[1]において、トランジスタ107がオンになる。ただし、トランジスタ106がオフであるため、端子Cと端子Dが非導通になる。よって、図1に例示する装置は発振しない。
時刻t1において、配線WL[1]をハイレベルにし、配線BLを電位V1にする。これにより、回路104[1]において、トランジスタ105がオンになるため、トランジスタ105を介して配線BLの電位V1がノードSNに入力されるとともに、電位V1に基づいた電荷が容量素子108に蓄積される。そして、トランジスタ106のソースとドレインとの間の抵抗値は電位V1に基づいた値になる。また、回路104[1]において、トランジスタ107がオンであるため、図1に例示する装置が発振し、端子OUTの信号の周波数がf(V1)になる。
時刻t2において、配線CONTEXT[1]をローレベルにする。これにより、回路104[1]において、トランジスタ107がオフになる。よって、図1に例示する装置が発振しなくなる。
時刻t3において、配線CONTEXT[2]をハイレベルにする。これにより、回路104[2]において、トランジスタ107がオンになる。ただし、トランジスタ106がオフであるため、端子Cと端子Dとが非導通になる。よって、図1に例示する装置は発振しない。
時刻t4において、配線WL[2]をハイレベルにし、配線BLを電位V2にする。これにより、回路104[2]において、トランジスタ105がオンになるため、トランジスタ105を介して配線BLの電位V2がノードSNに入力されるとともに、電位V2に基づいた電荷が容量素子108に蓄積される。そして、トランジスタ106のソースとドレインとの間の抵抗値は電位V2に基づいた値になる。また、回路104[2]において、トランジスタ107がオンであるため、図1に例示する装置が発振し、端子OUTの信号の周波数がf(V2)になる。
時刻t5において、配線CONTEXT[2]をローレベルにする。これにより、回路104[2]において、トランジスタ107がオフになる。よって、図1に例示する装置が発振しなくなる。
時刻t6において、配線CONTEXT[1]をハイレベルにする。これにより、回路104[1]において、トランジスタ107がオンになる。よって、図1に例示する装置が発振する。ただし、時刻t6では回路104[2]においてトランジスタ106がオンであるため、時刻t1時点と比較して、回路102の端子Aと端子Bとの間の負荷が増加している。そのため、時刻t6における端子OUTの信号の周波数は、時刻t1における端子OUTの信号の周波数がf(V1)よりも低くなる。
時刻t7において、配線WL[1]をハイレベルにし、配線BLを電位V1’にする。これにより、回路104[1]において、トランジスタ105がオンになるため、トランジスタ105を介して配線BLの電位V1’がノードSNに入力されるとともに、電位V1’に基づいた電荷が容量素子108に蓄積される。そして、トランジスタ106のソースとドレインとの間の抵抗値は電位V1’に基づいた値になる。また、回路104[1]において、トランジスタ107がオンであるため、図1に例示する装置が発振する。ここで、電位V1’は、時刻t7における端子OUTの信号の周波数をf(V1)にする値であり、電位V1よりも高い値である。よって、端子OUTの信号の周波数がf(V1)と概ね等しくなる。
時刻t8において、配線CONTEXT[1]をローレベルにする。これにより、回路104[1]において、トランジスタ107がオフになる。よって、図1に例示する装置が発振しなくなる。
時刻t9において、配線CONTEXT[2]をハイレベルにする。これにより、回路104[2]において、トランジスタ107がオンになる。よって、図1に例示する装置が発振する。ただし、時刻t9における回路104[1]のノードSNの電位は、時刻t4時点における回路104[1]のノードSNの電位よりも高くなっている。つまり、時刻t9における回路104[1]のトランジスタ106のソースとドレインとの間の抵抗値は時刻t4における回路104[1]のトランジスタ106のソースとドレインとの間の抵抗値よりも小さくなっている。或いは、時刻t9における回路104[1]のトランジスタ106のゲート容量は時刻t4における回路104[1]のトランジスタ106のゲート容量よりも大きくなっている。よって、時刻t9における回路102の端子Aと端子Bとの間の負荷は、時刻t4時点と比較して増加している。そのため、時刻t9における端子OUTの信号の周波数は、時刻t4における端子OUTの信号の周波数がf(V2)よりも低くなる。
時刻t10において、配線WL[2]をハイレベルにし、配線BLを電位V2’にする。これにより、回路104[2]において、トランジスタ105がオンになるため、トランジスタ105を介して配線BLの電位V2’がノードSNに入力されるとともに、電位V2’に基づいた電荷が容量素子108に蓄積される。そして、トランジスタ106のソースとドレインとの間の抵抗値は電位V2’に基づいた値になる。また、回路104[2]において、トランジスタ107がオンであるため、図1に例示する装置が発振する。ここで、電位V2’は、時刻t10における端子OUTの信号の周波数をf(V2)にする値であり、電位V2よりも高い値である。よって、端子OUTの信号の周波数がf(V2)と概ね等しくなる。
時刻t11において、配線CONTEXT[2]をローレベルにする。これにより、回路104[2]において、トランジスタ107がオフになる。よって、図1に例示する装置が発振しなくなる。
その後、時刻t6乃至t11までの動作を繰り返すことにより、配線CONTEXT[1]をハイレベルにしたときの端子OUTの信号の周波数をf(V1)に収束させ、配線CONTEXT[2]をハイレベルにしたときの端子OUTの信号の周波数をf(V2)に収束させることができる。
以上のような構成とすることにより、本実施の形態に示す半導体装置は、新規の回路構成を提供することができる。または、本実施の形態に示す半導体装置は、発振周波数を切り替えること、又はそれを実現可能な回路構成を提供することができる。または、本実施の形態に示す半導体装置は、発振周波数の精度を向上させること、又はそれを実現可能な回路構成を提供することができる。
本実施の形態は、他の実施の形態等の本明細書等において開示する構成と適宜組み合わせて実施することができる。
(実施の形態2)
本実施の形態では、実施の形態1において説明した装置を用いたPLLについて説明する。
図8に例示するPLLは、位相比較器201、ループフィルタ202、電圧制御発振器203、及び分周器204を有する。
位相比較器201は、2つの入力信号の位相差を検出し、検出結果を電圧信号として出力する機能を有する。即ち、位相比較器201は、finの周波数の信号とfout/Nの周波数の信号との位相差を電圧信号として出力する機能を有する。
ループフィルタ202は、電圧制御発振器203に入力するための直流電圧信号DATAを生成する機能を有する。また、ループフィルタ202は、位相比較器201の出力信号に含まれる高周波成分を取り除く機能を有する。ループフィルタ202としては、ローパスフィルタがある。
電圧制御発振器203は、DATAに依存して特定の発振周波数を示すクロック信号を出力する機能を有する。電圧制御発振器203としては、図1に例示する装置を採用することができる。なお、DATAが配線BLの電位に対応する。なお、図1に例示する装置は、図8に示すようにバッファを介して信号を出力してもよい。
分周器204は、電圧制御発振器203から出力された特定の発振周波数を示すクロック信号を1/N倍に変化させたクロック信号を生成する機能を有する。
なお、DATAが配線BLの電位に対応する。また、DATAは、分周器204においてNを変化させることによって制御することができる。即ち、電圧制御発振器203の回路101[1]乃至101[n]のそれぞれに格納するデータは、分周器204においてNを変化させることによって制御することができる。
本実施の形態は、他の実施の形態等の本明細書等において開示する構成と適宜組み合わせて実施することができる。
(実施の形態3)
〈半導体装置の平面構造・断面構造の例〉
本実施の形態では、先の実施の形態に示す半導体装置の構造の例について図9乃至図14を用いて説明する。
なお、以下に示す構造は、先の実施の形態に示す半導体装置の一例にすぎず、用いる材料や構造など、半導体装置の具体的な構成はここで示すものに限定される必要はない。
先の実施の形態において、図1および図2で示した回路104[1]および回路104[2]について、m=2の場合の構造の一例を図9および図10を用いて説明する。図9(A)および図9(B)は回路104[1]および回路104[2]の平面図である。また、図10は、図9(A)および図9(B)に示す一点鎖線X1−X2および一点鎖線X3−X4に対応する断面図である。
なお、図9(A)は図10に示す絶縁膜314より下に位置する主な構造を示した平面図であり、図9(B)は図10に示す絶縁膜314より上に位置する主な構造を示した平面図である。また、図9において、回路104[2]の構成で回路104[1]と重複する構成については、符号および詳細な説明を省略しており、これらについては回路104[1]の構成についての記載を参酌することができる。
図9および図10に示す半導体装置の一例として、下部に第1の半導体材料をチャネル形成領域に用いるトランジスタ106[1]とトランジスタ107[1]が形成され、上部に第2の半導体材料をチャネル形成領域に用いるトランジスタ105[1]が形成される場合について示す。
第1の半導体材料と第2の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料(シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素など)とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
ただし、本発明の一態様に係る半導体装置はこれに限られるものではなく、トランジスタ105、トランジスタ106およびトランジスタ107に同じ半導体材料を用いる構成としてもよい。この場合、トランジスタ105、トランジスタ106およびトランジスタ107を同じ層に形成することもできる。
トランジスタ106[1]およびトランジスタ107[1] は、基板300上に形成された絶縁膜310の上に形成されている。
トランジスタ106[1]は、絶縁膜310上に形成された半導体膜320と、半導体膜320上に形成されたゲート絶縁膜322aと、ゲート絶縁膜322a上に設けられたゲート電極324aと、ゲート絶縁膜322a上にゲート電極324aの側面に接するように設けられたサイドウォール絶縁膜326aと、を有する。トランジスタ106[1]は、半導体膜320のゲート電極324aと重なる部分にチャネル形成領域320fを有し、チャネル形成領域320fを挟むように不純物領域320aおよび不純物領域320bが設けられる。不純物領域320aおよび不純物領域320bは、トランジスタ106[1]のソース領域またはドレイン領域として機能する。また、半導体膜320において、不純物領域320aおよび不純物領域320bとチャネル形成領域320fとの間、サイドウォール絶縁膜326aと重なる領域に不純物領域320dを設けることが好ましい。不純物領域320dは、不純物領域320aおよび不純物領域320bより不純物濃度が低いLDD(Lightly Doped Drain)領域として機能することが好ましい。
また、トランジスタ107[1]は、絶縁膜310上に形成された半導体膜320と、半導体膜320上に形成されたゲート絶縁膜322bと、ゲート絶縁膜322b上に設けられたゲート電極324bと、ゲート絶縁膜322b上にゲート電極324bの側面に接するように設けられたサイドウォール絶縁膜326bと、を有する。トランジスタ107[1]は、半導体膜320のゲート電極324bと重なる部分にチャネル形成領域320gを有し、チャネル形成領域320gを挟むように不純物領域320bおよび不純物領域320cが設けられる。不純物領域320bおよび不純物領域320cは、トランジスタ107[1]のソース領域またはドレイン領域として機能する。また、半導体膜320において、不純物領域320bおよび不純物領域320cとチャネル形成領域320gとの間、サイドウォール絶縁膜326bと重なる領域に不純物領域320eを設けることが好ましい。不純物領域320eは、不純物領域320bおよび不純物領域320cより不純物濃度が低いLDD領域として機能することが好ましい。
ここで、半導体膜320は、非晶質、微結晶、多結晶または単結晶である、シリコン、炭化シリコン、ゲルマニウムまたはシリコンゲルマニウムなどの半導体を用いることができる。シリコンの薄膜を用いて半導体膜320を形成する場合、当該薄膜には、プラズマCVD法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
絶縁膜310は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、ゲート絶縁膜322a、ゲート絶縁膜322b、サイドウォール絶縁膜326aおよびサイドウォール絶縁膜326bも絶縁膜310に用いることができる上記の絶縁膜を用いて形成することができる。
基板300としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板を用いることができる。
また、基板300としては絶縁基板を用いてもよい。該絶縁基板として、例えば、ガラス基板、石英基板、プラスチック基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどが挙げられる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。
本実施の形態では、基板300上に絶縁膜310が設けられ、絶縁膜310上に半導体膜320が設けられたSOI(Silicon on Insulator)基板を例示しているが、その構成はこれに限られるものではない。例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等の半導体基板に素子分離法を用いてトランジスタを形成してもよい。素子分離法として、トレンチ分離法(STI法:Shallow Trench Isolation)、LOCOS(Local Oxidation of Silicon)法等を用いることができる。また、基板300として、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、などを用いてもよい。
ゲート電極324aおよびゲート電極324bとしては、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極324aおよびゲート電極324bを形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
不純物領域320a乃至不純物領域320eは、n型を付与する不純物元素またはp型を付与する不純物元素を半導体膜320に添加して形成される。n型を付与する不純物元素としては、リン(P)やヒ素(As)などを用いればよく、p型を付与する不純物元素としては、硼素(B)やアルミニウム(Al)などを用いればよい。
トランジスタ106[1]およびトランジスタ107[1]の上に絶縁膜311が形成され、絶縁膜311の上に導電膜328a乃至導電膜328cが形成されている。導電膜328aは絶縁膜311に設けられた開口部を介して不純物領域320aと接続され、導電膜328bは絶縁膜311に設けられた開口部を介して不純物領域320cと接続され、導電膜328cは絶縁膜311に設けられた開口部を介してゲート電極324aと接続される。
ここで、導電膜328aは、トランジスタ106[1]のソース電極またはドレイン電極の一方として機能し、導電膜328bはトランジスタ107[1]のソース電極またはドレイン電極の一方として機能する。なお、図10に示すトランジスタ106[1]およびトランジスタ107[1]は明示的にソース電極またはドレイン電極の他方を有さないが、便宜上、このような状態の素子を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。
導電膜328a乃至導電膜328cとしては、銅(Cu)、タングステン(W)、モリブデン(Mo)、金(Au)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、クロム(Cr)、鉛(Pb)、錫(Sn)、鉄(Fe)、コバルト(Co)の低抵抗材料からなる単体、もしくは低抵抗材料の合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、導電膜328a乃至導電膜328cはアルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、導電膜328a乃至導電膜328cにCu−Mn合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがCuの拡散を抑制する機能を持つので好ましい。また、導電膜328a乃至導電膜328cなどは、スパッタリング法またはCVD法などを用いて成膜することができる。
絶縁膜311は、絶縁膜310に用いることができる上記の絶縁膜を用いて形成することができる。また、絶縁膜311は、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
なお、絶縁膜311をCVD法により形成することで、絶縁膜311の水素含有量が高まる。このような絶縁膜311存在下、加熱処理を行うことにより、半導体膜320を水素化し、水素によりダングリングボンドを終端させ、半導体膜320中の欠陥を低減することができる。このように、半導体膜320のダングリングボンドを終端させることにより、トランジスタ106[1]およびトランジスタ107[1]の信頼性を向上させることができる。
導電膜328a乃至導電膜328cおよび絶縁膜311の上に絶縁膜312が形成され、絶縁膜312の上に導電膜330a乃至導電膜330c、導電膜332、導電膜334および導電膜336が形成されている。導電膜330aは絶縁膜312に設けられた開口部を介して導電膜328aと接続され、導電膜330bは絶縁膜312に設けられた開口部を介して導電膜328bと接続され、導電膜330cは絶縁膜312に設けられた開口部を介して導電膜328cと接続される。また、図10で示していないが、導電膜332は、導電膜330cがゲート電極324aと電気的に接続されるのと同様に絶縁膜312および絶縁膜311に設けられた開口部を介してゲート電極324bと電気的に接続される。
ここで、導電膜332は、図9(A)において行方向に延伸して設けられており、先の実施の形態に示す配線CONTEXT[1]として機能する。また、導電膜334は、容量素子108[1]の第2の端子として機能する。なお、導電膜334は、図9(A)において行方向に延伸して設けられており、回路102[1]乃至102[n]の回路104[1]においても容量素子108[1]の第2の端子として機能する。
導電膜336は、トランジスタ105[1]のバックゲートとして機能する。このような導電膜336を設けることにより、トランジスタ105[1]のしきい値電圧の制御を行うことができる。導電膜336は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他の配線から与えられている状態であっても良い。導電膜336の状態は、トランジスタ105[1]のしきい値電圧の制御に応じて適宜設定することができる。なお、導電膜336は、図9(A)において行方向に延伸して設けられており、回路102[1]乃至102[n]の回路104[1]においてもトランジスタ105[1]のバックゲートとして機能する。また、トランジスタ105[1]は少なくとも一つのゲート電極を有していればよく、必ずしもバックゲートとして機能する導電膜336を設けなくてもよい。
導電膜330a乃至導電膜330c、導電膜332、導電膜334および導電膜336は、導電膜328aおよび導電膜328bに用いることができる上記の材料を用いて形成することができる。
絶縁膜312は、絶縁膜310に用いることができる上記の絶縁膜を用いて形成することができる。また、絶縁膜312は、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
なお、絶縁膜312は、CMP(Chemical Mechanical Polishing)法などの平坦化処理を行って平坦性の向上を図ることが好ましい。
絶縁膜313の上に絶縁膜314が形成され、絶縁膜314の上に絶縁膜315が形成されている。
上記の通り、トランジスタ106[1]およびトランジスタ107[1]の半導体膜320の近傍に設けられる絶縁膜311などの中の水素でシリコンのダングリングボンドを終端させた。しかしながら、トランジスタ105[1]の酸化物半導体膜340の近傍に設けられる絶縁膜中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ105[1]の信頼性を低下させる要因となる場合がある。よって、下層に設けられたトランジスタ106[1]およびトランジスタ107[1]と、上層に設けられたトランジスタ105[1]との間に位置する絶縁膜314として、水素の拡散を防止する機能を有する絶縁膜を設けることは特に効果的である。絶縁膜314により、下層に水素を閉じ込めることでトランジスタ106[1]およびトランジスタ107[1]の信頼性が向上することに加え、絶縁膜314は下層から上層に水素が拡散することが抑制されることでトランジスタ105[1]の信頼性も同時に向上させることができる。
絶縁膜314としては、例えば、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア(YSZ)等を用いることができる。
絶縁膜315として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いる。絶縁膜315としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウムを単層または積層して用いることができる。
なお、絶縁膜315は、CMP法などの平坦化処理を行って平坦性の向上を図ることが好ましい。
トランジスタ105[1]は、絶縁膜315上に形成されている。トランジスタ105[1]は、絶縁膜315上に、酸化物半導体膜340と、酸化物半導体膜340に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜344a及び導電膜344bと、酸化物半導体膜340の上に接して形成されたゲート絶縁膜346と、ゲート絶縁膜346を間に挟んで酸化物半導体膜340と重なるゲート電極348と、を有する。また、導電膜344aは、容量素子108[1]の第1の端子として機能する。
ここで、酸化物半導体膜340は、絶縁膜315上において順に積層された酸化物半導体膜340a乃至酸化物半導体膜340cを有する場合を例示している。ただし、本発明の一態様では、トランジスタ105[1]が有する酸化物半導体膜340が、単膜の金属酸化物膜で構成されていても良い。
また、絶縁膜315上には導電膜342aおよび導電膜342bも形成されている。導電膜342aは絶縁膜313乃至絶縁膜315に設けられた開口部を介して導電膜330aと接続され、導電膜342bは絶縁膜313乃至絶縁膜315に設けられた開口部を介して導電膜330bと接続され、導電膜344aは絶縁膜313乃至絶縁膜315に設けられた開口部を介して導電膜330cと接続される。
導電膜342a、導電膜342b、導電膜344aおよび導電膜344bは、導電膜328aおよび導電膜328bに用いることができる上記の材料を用いて形成することができる。
ゲート絶縁膜346には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜346は上記材料の積層であってもよい。なお、ゲート絶縁膜346に、ランタン(La)、窒素、ジルコニウム(Zr)などを、不純物として含んでいてもよい。
また、ゲート絶縁膜346の積層構造の一例について説明する。ゲート絶縁膜346は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、ゲート絶縁膜346は、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化ハフニウムを用いた場合、酸化シリコンを用いた場合と比べて、ゲート絶縁膜346の膜厚を大きくできるため、等価酸化膜厚を10nm以下または5nm以下とした場合でも、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。
ここで、ゲート電極348は、図9(B)において行方向に延伸して設けられており、先の実施の形態に示す配線WL[1]として機能する。
ゲート電極348は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極348は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極348は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
なお、酸化物半導体膜にチャネル形成領域を有するトランジスタ、および当該酸化物半導体膜の詳細な説明については後述する。
トランジスタ105[1]および絶縁膜315の上に絶縁膜316が形成され、絶縁膜316の上に絶縁膜317が形成されている。
絶縁膜316は酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有することが好ましい。絶縁膜316としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜316に適用するのに好ましい。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体膜340に拡散させることもできる。
絶縁膜317は、絶縁膜310に用いることができる上記の絶縁膜を用いて形成することができる。
絶縁膜317上に導電膜350a乃至350cが形成されている。導電膜350aは絶縁膜316および絶縁膜317に設けられた開口部C1を介して導電膜342aと接続され、導電膜350bは絶縁膜316および絶縁膜317に設けられた開口部D1を介して導電膜342bと接続され、導電膜350cは絶縁膜316および絶縁膜317に設けられた開口部を介して導電膜344bと接続されている。
導電膜350aは、図9(B)において列方向に延伸して設けられており、回路104[2]において絶縁膜311乃至317に設けられた開口部C2を介してトランジスタ106[2]のソース領域またはドレイン領域の一方と電気的に接続される。また、導電膜350aの一方は、図1に示す第1の領域113aまで延伸されて同じ段のインバータ103の出力端子と電気的に接続され、導電膜350aの他方は、図9に示す回路はm=2の場合について例示しているので、開口部C2を介してトランジスタ106[2]とコンタクトを取ったところで途切れる。つまり、導電膜350aは、先の実施の形態に示す端子Aと端子C1および端子Aと端子C2の間の配線として機能する。
また、導電膜350bは、図9(B)において列方向に延伸して設けられており、回路104[2]において絶縁膜311乃至317に設けられた開口部D2を介してトランジスタ107[2]のソース領域またはドレイン領域の一方と電気的に接続される。また、図9に示す回路はm=2の場合について例示しているので、導電膜350bの一方は、開口部D1を介してトランジスタ107[1]とコンタクトを取ったところで途切れており、導電膜350bの他方は、図1に示す第3の領域113bまで延伸されて次の段のインバータ103の入力端子と電気的に接続される。つまり、導電膜350bは、先の実施の形態に示す端子D1と端子Bおよび端子D2と端子Bの間の配線として機能する。
ここで、開口部C1に設けられた導電膜は、トランジスタ106[1]のソース領域またはドレイン領域の一方と電気的に接続されており、図2に示す端子C1とみなすことができる。同様に、開口部C2に設けられた導電膜は、図2に示す端子C2とみなすことができ、開口部D1に設けられた導電膜は、図2に示す端子D1とみなすことができ、開口部D2に設けられた導電膜は、図2に示す端子D2とみなすことができる。
よって、開口部C1と開口部C2の間の距離をa2−a1とみなし、開口部D1と開口部D2の間の距離をb1−b2とみなすことができる。図9に示すように、本実施の形態に示す半導体装置においては、関係はa2−a1=b1−b2となる。これは先の実施の形態に示す式(1)を満たす。
つまり、開口部C1と開口部C2の間の距離が開口部D1と開口部D2の間の距離と概略等しい構成とすることにより、回路104の配線経路の選択によらず、回路102の端子Aと端子Bの間の配線抵抗を概略等しくすることができる。また、言い換えると、導電膜350aにおける、開口部C1と重なる部分と開口部C2と重なる部分の間の距離が、導電膜350bにおける、開口部D1と重なる部分と開口部D2と重なる部分の間の距離と概略等しい構成とすることにより、回路104の配線経路の選択によらず、回路102の端子Aと端子Bの間の配線抵抗を概略等しくすることができる。これにより、本実施の形態に示す半導体装置は、特定のデータに対応する発振周波数を概略等しくすることができるので、発振周波数の精度を向上させることができる。
また、導電膜350cは、図9(B)において列方向に延伸して設けられており、回路104[2]において絶縁膜317および絶縁膜316に設けられた開口部を介してトランジスタ105[2]のソース電極またはドレイン電極の一方と電気的に接続される。また、図9に示す回路はm=2の場合について例示しているので、導電膜350cの一方は、開口部を介してトランジスタ105[1]とコンタクトを取ったところで途切れている。つまり、導電膜350cは、先の実施の形態に示す配線BLとして機能する。
導電膜350a乃至導電膜350cは、導電膜328aおよび導電膜328bに用いることができる上記の材料を用いて形成することができる。
以上のような構成とすることにより、本実施の形態に示す半導体装置は、新規の回路構成を提供することができる。または、本実施の形態に示す半導体装置は、発振周波数を切り替えること、又はそれを実現可能な回路構成を提供することができる。または、本実施の形態に示す半導体装置は、発振周波数の精度を向上させること、又はそれを実現可能な回路構成を提供することができる。
なお、導電膜350aと不純物領域320aの接続では、絶縁膜の開口部と導電膜を繰り返して形成したが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、絶縁膜317乃至絶縁膜311に一括で開口部を形成し、導電膜350aと不純物領域320aを直接接続するような構成としてもよい。また、これは、回路104の他の開口部と導電膜についても同様のことが言える。
また、容量素子108[1]において、第2の端子として機能する導電膜334を第1の端子として機能する導電膜344aの下に設けたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、導電膜344aの上に第2の端子として機能する導電膜を設け、絶縁膜316を誘電体として用いる構成としてもよい。
また、図10では、トランジスタ105[1]が、ゲート電極348に対応したチャネル形成領域を有する場合を例示している。しかし、トランジスタ105[1]は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。また、本実施の形態では、トランジスタ105とトランジスタ106およびトランジスタ107とが、重畳しない構成となっているが、本実施の形態に示す半導体装置はこれに限られるものではなく、トランジスタ105とトランジスタ106および/またはトランジスタ107とが、重畳する構成としてもよい。また、本実施の形態では、トランジスタ105のチャネル長方向とトランジスタ106およびトランジスタ107のチャネル長方向とが、平行な構成となっているが、本実施の形態に示す半導体装置はこれに限られるものではなく、トランジスタ105のチャネル長方向とトランジスタ106およびトランジスタ107のチャネル長方向とが、平行にならない構成としてもよい。
〈トランジスタについて〉
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタ90の構成例について説明する。
図11に、酸化物半導体膜にチャネル形成領域を有するトランジスタ90の構成を、一例として示す。図11(A)には、トランジスタ90の上面図を示す。なお、図11(A)では、トランジスタ90のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図11(A)に示した上面図の、一点鎖線A1−A2における断面図を図11(B)に示し、一点鎖線A3−A4における断面図を図11(C)に示す。
図11に示すように、トランジスタ90は、基板97に形成された絶縁膜91上において順に積層された酸化物半導体膜92a及び酸化物半導体膜92bと、酸化物半導体膜92bに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜93及び導電膜94と、酸化物半導体膜92b、導電膜93及び導電膜94上の酸化物半導体膜92cと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜92c上に位置する絶縁膜95と、ゲート電極としての機能を有し、なおかつ絶縁膜95上において酸化物半導体膜92a乃至酸化物半導体膜92cと重なる導電膜96とを有する。なお、基板97は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半導体素子が形成された素子基板であってもよい。
ここで、トランジスタ90は、上述のトランジスタ105と対応しており、絶縁膜91は絶縁膜315と、酸化物半導体膜92a乃至酸化物半導体膜92cは酸化物半導体膜340と、導電膜93および導電膜94は導電膜344aおよび導電膜344bと、絶縁膜95はゲート絶縁膜346と、導電膜96はゲート電極348と、が対応する。
また、トランジスタ90の、具体的な構成の別の一例を、図12に示す。図12(A)には、トランジスタ90の上面図を示す。なお、図12(A)では、トランジスタ90のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図12(A)に示した上面図の、一点鎖線A1−A2における断面図を図12(B)に示し、一点鎖線A3−A4における断面図を図12(C)に示す。
図12に示すように、トランジスタ90は、絶縁膜91上において順に積層された酸化物半導体膜92a乃至酸化物半導体膜92cと、酸化物半導体膜92cに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜93及び導電膜94と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜92c、導電膜93及び導電膜94上に位置する絶縁膜95と、ゲート電極としての機能を有し、なおかつ絶縁膜95上において酸化物半導体膜92a乃至酸化物半導体膜92cと重なる導電膜96とを有する。
なお、図11及び図12では、積層された酸化物半導体膜92a乃至酸化物半導体膜92cを用いるトランジスタ90の構成を例示している。トランジスタ90が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。
酸化物半導体膜92a乃至酸化物半導体膜92cが順に積層されている半導体膜をトランジスタ90が有する場合、酸化物半導体膜92a及び酸化物半導体膜92cは、酸化物半導体膜92bを構成する金属元素の少なくとも1つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜92bよりも0.05eV以上、0.07eV以上、0.1eV以上または0.15eV以上、かつ2eV以下、1eV以下、0.5eV以下または0.4eV以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜92bは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタ90が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜92bにチャネル領域が形成される。即ち、酸化物半導体膜92bと絶縁膜95との間に酸化物半導体膜92cが設けられていることによって、絶縁膜95と離隔している酸化物半導体膜92bに、チャネル領域を形成することができる。
また、酸化物半導体膜92cは、酸化物半導体膜92bを構成する金属元素の少なくとも1つをその構成要素に含むため、酸化物半導体膜92bと酸化物半導体膜92cの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ90の電界効果移動度が高くなる。
また、酸化物半導体膜92bと酸化物半導体膜92aの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ90の閾値電圧が変動してしまう。しかし、酸化物半導体膜92aは、酸化物半導体膜92bを構成する金属元素の少なくとも1つをその構成要素に含むため、酸化物半導体膜92bと酸化物半導体膜92aの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ90の閾値電圧等の電気的特性のばらつきを、低減することができる。
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合(ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するU字型の井戸構造を有している状態)が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置(スパッタリング装置)を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気(5×10−7Pa乃至1×10−4Pa程度まで)することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−40℃以下、好ましくは−80℃以下、より好ましくは−100℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜92bがIn−M−Zn酸化物(Mは、Ga、Y、Zr、La、Ce、またはNd)の場合、酸化物半導体膜92bを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:Zn=x1:y1:z1とすると、x1/y1は、1/3以上6以下、さらには1以上6以下であって、z1/y1は、1/3以上6以下、さらには1以上6以下であることが好ましい。なお、z1/y1を1以上6以下とすることで、酸化物半導体膜92bとしてCAAC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、In:M:Zn=1:1:1、In:M:Zn=3:1:2等がある。
具体的に、酸化物半導体膜92a、酸化物半導体膜92cがIn−M−Zn酸化物(Mは、Ga、Y、Zr、La、Ce、またはNd)の場合、酸化物半導体膜92a、酸化物半導体膜92cを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:Zn=x2:y2:z2とすると、x2/y2<x1/y1であって、z2/y2は、1/3以上6以下、さらには1以上6以下であることが好ましい。なお、z2/y2を1以上6以下とすることで、酸化物半導体膜92a、酸化物半導体膜92cとしてCAAC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、In:M:Zn=1:3:2、In:M:Zn=1:3:4、In:M:Zn=1:3:6、In:M:Zn=1:3:8等がある。
なお、酸化物半導体膜92a及び酸化物半導体膜92cの厚さは、3nm以上100nm以下、好ましくは3nm以上50nm以下とする。また、酸化物半導体膜92bの厚さは、3nm以上200nm以下、好ましくは3nm以上100nm以下であり、さらに好ましくは3nm以上50nm以下である。
3層構造の半導体膜において、酸化物半導体膜92a乃至酸化物半導体膜92cは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜92bが結晶質であることにより、トランジスタ90に安定した電気的特性を付与することができるため、酸化物半導体膜92bは結晶質であることが好ましい。
なお、チャネル形成領域とは、トランジスタ90の半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
例えば、酸化物半導体膜92a及び酸化物半導体膜92cとして、スパッタリング法により形成したIn−Ga−Zn酸化物膜を用いる場合、酸化物半導体膜92a及び酸化物半導体膜92cの成膜には、In−Ga−Zn酸化物(In:Ga:Zn=1:3:2[原子数比])であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力0.4Paとし、基板温度を200℃とし、DC電力0.5kWとすればよい。
また、酸化物半導体膜92bをCAAC−OS膜とする場合、酸化物半導体膜92bの成膜には、In−Ga−Zn酸化物(In:Ga:Zn=1:1:1[原子数比])を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力を0.4Paとし、基板の温度300℃とし、DC電力0.5kWとすることができる。
なお、酸化物半導体膜92a乃至92cは、スパッタリング法により形成することができるが、他の方法、例えば、熱CVD法により形成してもよい。熱CVD法の例としてMOCVD(Metal Organic Chemical Vapor Deposition)法やALD(Atomic Layer Deposition)法を使っても良い。
なお、電子供与体(ドナー)となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体(purified Oxide Semiconductor)は、キャリア発生源が少ないため、i型(真性半導体)又はi型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性(ノーマリーオフ特性ともいう。)になりやすい。
不純物元素を低減することで、このような高純度化された酸化物半導体膜は膜中のキャリア密度が低減されている。膜中のキャリア密度は、例えば、1×1017個/cm3以下、又は1×1015個/cm3以下、又は1×1013個/cm3以下、又は8×1011個/cm3以下、とすることができる。より好ましくは、キャリア密度を8×1011個/cm3未満、1×1011個/cm3未満、さらに好ましくは1×1010個/cm3未満とし、1×10−9個/cm3以上とすることができる。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧(ドレイン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10−13A以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、100zA/μm以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が3Vの場合に、数十yA/μmという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ましい。また、スタビライザーとしてジルコニウム(Zr)を含むことが好ましい。
酸化物半導体の中でもIn−Ga−Zn酸化物、In−Sn−Zn酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記In−Ga−Zn酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、In−Zn酸化物、Sn−Zn酸化物、Al−Zn酸化物、Zn−Mg酸化物、Sn−Mg酸化物、In−Mg酸化物、In−Ga酸化物、In−Ga−Zn酸化物(IGZOとも表記する)、In−Al−Zn酸化物、In−Sn−Zn酸化物、Sn−Ga−Zn酸化物、Al−Ga−Zn酸化物、Sn−Al−Zn酸化物、In−Hf−Zn酸化物、In−La−Zn酸化物、In−Pr−Zn酸化物、In−Nd−Zn酸化物、In−Ce−Zn酸化物、In−Sm−Zn酸化物、In−Eu−Zn酸化物、In−Gd−Zn酸化物、In−Tb−Zn酸化物、In−Dy−Zn酸化物、In−Ho−Zn酸化物、In−Er−Zn酸化物、In−Tm−Zn酸化物、In−Yb−Zn酸化物、In−Lu−Zn酸化物、In−Sn−Ga−Zn酸化物、In−Hf−Ga−Zn酸化物、In−Al−Ga−Zn酸化物、In−Sn−Al−Zn酸化物、In−Sn−Hf−Zn酸化物、In−Hf−Al−Zn酸化物を用いることができる。
なお、例えば、In−Ga−Zn酸化物とは、InとGaとZnを含む酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素を含んでいてもよい。In−Ga−Zn酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、In−Sn−Zn酸化物では比較的容易に高い移動度が得られる。しかしながら、In−Ga−Zn酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
また、トランジスタ90において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりn型化される。n型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、n型化された領域が形成されることで、トランジスタ90の移動度及びオン電流を高めることができ、それにより、トランジスタ90を用いた半導体装置の高速動作を実現することができる。
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、n型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wなどが挙げられる。
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ90に用いる場合、n型化される領域は、チャネル領域となる酸化物半導体膜92bにまで達していることが、トランジスタ90の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好ましい。
絶縁膜91は、加熱により上記酸素の一部を酸化物半導体膜92a乃至酸化物半導体膜92cに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜91は、欠陥が少ないことが好ましく、代表的には、ESR測定により得られる、シリコンのダングリングボンドに由来するg=2.001を持つスピンの密度が1×1018spins/cm3以下であることが好ましい。
絶縁膜91は、加熱により上記酸素の一部を酸化物半導体膜92a乃至酸化物半導体膜92cに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜91は、プラズマCVD(Chemical Vapor Deposition)法またはスパッタリング法等により、形成することができる。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
なお、図11及び図12に示すトランジスタ90は、チャネル領域が形成される酸化物半導体膜92bの端部のうち、導電膜93及び導電膜94とは重ならない端部、言い換えると、導電膜93及び導電膜94が位置する領域とは異なる領域に位置する端部と、導電膜96とが、重なる構成を有する。酸化物半導体膜92bの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、n型化しやすいと考えられる。しかし、図11及び図12に示すトランジスタ90では、導電膜93及び導電膜94とは重ならない酸化物半導体膜92bの端部と、導電膜96とが重なるため、導電膜96の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜92bの端部を介して導電膜93と導電膜94の間に流れる電流を、導電膜96に与える電位によって制御することができる。このようなトランジスタ90の構造を、Surrounded Channel(S−Channel)構造とよぶ。
具体的に、S−Channel構造の場合、トランジスタ90がオフとなるような電位を導電膜96に与えたときは、当該端部を介して導電膜93と導電膜94の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ90では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜92bの端部における導電膜93と導電膜94の間の長さが短くなっても、トランジスタ90のオフ電流を小さく抑えることができる。よって、トランジスタ90は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
また、具体的に、S−Channel構造の場合、トランジスタ90がオンとなるような電位を導電膜96に与えたときは、当該端部を介して導電膜93と導電膜94の間に流れる電流を大きくすることができる。当該電流は、トランジスタ90の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜92bの端部と、導電膜96とが重なることで、酸化物半導体膜92bにおいてキャリアの流れる領域が、絶縁膜95に近い酸化物半導体膜92bの界面近傍のみでなく、酸化物半導体膜92bの広い範囲においてキャリアが流れるため、トランジスタ90におけるキャリアの移動量が増加する。この結果、トランジスタ90のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が10cm2/V・s以上、さらには20cm2/V・s以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、1nm以上10nm未満の大きさの微結晶(ナノ結晶ともいう。)を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
CAAC−OS膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC−OS膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内に収まる大きさの場合も含まれる。CAAC−OS膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。CAAC−OS膜を透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって観察すると、結晶部同士の明確な境界、即ち結晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CAAC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
CAAC−OS膜を、試料面と概略平行な方向からTEMによって観察(断面TEM観察)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、85°以上95°以下の場合も含まれる。
一方、CAAC−OS膜を、試料面と概略垂直な方向からTEMによって観察(平面TEM観察)すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面TEM観察および平面TEM観察より、CAAC−OS膜の結晶部は配向性を有していることがわかる。
CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属されることから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、CAAC−OS膜に対し、c軸に概略垂直な方向からX線を入射させるin−plane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)として試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを56°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、CAAC−OS膜では、異なる結晶部間ではa軸およびb軸の配向は不規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配列した金属原子の各層は、結晶のab面に平行な面である。
なお、結晶部は、CAAC−OS膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、CAAC−OS膜中の結晶化度が均一でなくてもよい。例えば、CAAC−OS膜の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CAAC−OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、InGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さないことが好ましい。
CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、CAAC−OS膜のうち、二種以上を有する積層膜であってもよい。
また、CAAC−OS膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度(水素、水、二酸化炭素、及び窒素など)を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましくは200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体積%とする。
ターゲットの一例として、In−Ga−Zn酸化物ターゲットについて以下に示す。
InOX粉末、GaOY粉末及びZnOZ粉末を所定のmol数比で混合し、加圧処理後、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga−Zn酸化物ターゲットとする。なお、X、Y及びZは任意の正数である。ここで、所定のmol数比は、例えば、InOX粉末、GaOY粉末及びZnOZ粉末が、2:2:1、8:4:3、3:1:1、1:1:1、4:2:3、2:1:3または3:1:2である。なお、粉末の種類、及びその混合するmol数比は、作製するターゲットによって適宜変更すればよい。特に、In、Ga、Znのmol数比が2:1:3のターゲットを用いて作製されたCAAC−OS膜は、一定の範囲におけるCAAC−OSの回折パターンが観測される領域の割合(CAAC化率ともいう)を高くすることができるので、当該CAAC−OS膜にチャネル形成領域を有するトランジスタの周波数特性(f特)を高めることができる。
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNa+となる。また、Naは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm3以下、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm3以下とするとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるC濃度の測定値、またはSi濃度の測定値は、1×1018/cm3以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
また、酸化物半導体膜に含まれる水分または水素などの不純物をさらに低減して、酸化物半導体膜を高純度化するために、加熱処理を行ってもよい。
例えば、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾燥エア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)雰囲気下で、酸化物半導体膜に加熱処理を施す。なお、酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを10ppm以上含有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが10ppm未満であり、その他、窒素または希ガスで充填された雰囲気をいう。
なお、不活性ガス雰囲気で加熱処理した後に、酸化性ガスを10ppm以上、1%以上または10%以上含む雰囲気で加熱処理を行ってもよい。なお、加熱処理は、酸化物半導体膜の形成後であれば、いつ行ってもよい。例えば、酸化物半導体膜の選択的なエッチング後に加熱処理を行ってもよい。
加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下で行えばよい。処理時間は24時間以内とする。
加熱処理は、電気炉、RTA(Rapid Thermal Annealing)装置等を用いることができる。RTA装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。
〈半導体装置の断面構造の変形例1〉
図13に、図2に示すトランジスタ105およびトランジスタ106に対応する断面構造の一例を示す。トランジスタ22はトランジスタ105に対応し、トランジスタ23はトランジスタ106に対応する。なお、破線A1−A2で示す領域では、トランジスタ22及びトランジスタ23のチャネル長方向における構造を示しており、破線A3−A4で示す領域では、トランジスタ22及びトランジスタ23のチャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ22のチャネル長方向とトランジスタ23のチャネル長方向とが、必ずしも一致していなくともよい。
なお、トランジスタのチャネル長方向とは、ソース(ソース領域またはソース電極)及びドレイン(ドレイン領域またはドレイン電極)間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
また、図13では、酸化物半導体膜にチャネル形成領域を有するトランジスタ22が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ23上に形成されている場合を例示している。
トランジスタ23は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ23は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ22はトランジスタ23上に積層されていなくとも良く、トランジスタ22とトランジスタ23とは、同一の層に形成されていても良い。
シリコンの薄膜を用いてトランジスタ23を形成する場合、当該薄膜には、プラズマCVD法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ23が形成される基板400は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図13では、単結晶シリコン基板を基板400として用いる場合を例示している。
また、トランジスタ23は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法等を用いることができる。図13では、トレンチ分離法を用いてトランジスタ23を電気的に分離する場合を例示している。具体的に、図13では、エッチング等により基板400に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域401により、トランジスタ23を素子分離させて電気的に分離する場合を例示している。
また、トレンチ以外の領域に存在する基板400の凸部には、トランジスタ23の不純物領域402及び不純物領域403と、不純物領域402及び不純物領域403に挟まれたチャネル形成領域404とが設けられている。さらに、トランジスタ23は、チャネル形成領域404を覆う絶縁膜405と、絶縁膜405を間に挟んでチャネル形成領域404と重なるゲート電極406とを有する。
トランジスタ23では、チャネル形成領域404における凸部の側部及び上部と、ゲート電極406とが絶縁膜405を間に挟んで重なることで、チャネル形成領域404の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ23の基板上における占有面積を小さく抑えつつ、トランジスタ23におけるキャリアの移動量を増加させることができる。その結果、トランジスタ23は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域404における凸部のチャネル幅方向の長さ(チャネル幅)をW、チャネル形成領域404における凸部の膜厚をTとすると、チャネル幅Wに対する膜厚Tの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ23のオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタ23の場合、アスペクト比は0.5以上であることが望ましく、1以上であることがより望ましい。
トランジスタ23上には、絶縁膜411が設けられている。絶縁膜411には開口部が形成されている。そして、上記開口部には、不純物領域402、不純物領域403にそれぞれ電気的に接続されている導電膜412、導電膜413と、ゲート電極406に電気的に接続されている導電膜414とが、形成されている。
そして、導電膜412は、絶縁膜411上に形成された導電膜416に電気的に接続されており、導電膜413は、絶縁膜411上に形成された導電膜417に電気的に接続されており、導電膜414は、絶縁膜411上に形成された導電膜418に電気的に接続されている。
導電膜416乃至導電膜418上には、絶縁膜420が設けられている。そして、絶縁膜420上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜421が設けられている。絶縁膜421は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜421として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜421として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜421上には絶縁膜422が設けられており、絶縁膜422上には、トランジスタ22が設けられている。
トランジスタ22は、絶縁膜422上に、酸化物半導体を含む半導体膜430と、半導体膜430に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜432及び導電膜433と、半導体膜430を覆っているゲート絶縁膜431と、ゲート絶縁膜431を間に挟んで半導体膜430と重なるゲート電極434と、を有する。なお、絶縁膜420乃至絶縁膜422には開口部が設けられており、導電膜433は、上記開口部において導電膜418に接続されている。
なお、図13において、トランジスタ22は、ゲート電極434を半導体膜430の片側において少なくとも有していれば良いが、絶縁膜422を間に挟んで半導体膜430と重なるゲート電極を、さらに有していても良い。
トランジスタ22が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他の配線から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
なお、一般的に、電位(電圧)は、相対的な値であり、基準の電位からの相対的な大きさによってその値が決定される。したがって、「接地」「GND」「グラウンド」などと記載されている場合であっても、必ずしも、電位が0ボルトであるとは限らないものとする。例えば、回路で最も低い電位を基準として、「接地」や「GND」を定義する場合もある。または、回路で中間くらいの電位を基準として、「接地」や「GND」を定義する場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定されることとなる。
ここで、あるトランジスタTが、半導体膜を間に挟んで存在する一対のゲートを有している場合、一方のゲートには信号Aが、他方のゲートには固定電位Vbが与えられてもよい。
信号Aは、例えば、導通状態または非導通状態を制御するための信号である。信号Aは、電位V1、または電位V2(V1>V2とする)の2種類の電位をとるデジタル信号であってもよい。例えば、電位V1を高電源電位とし、電位V2を低電源電位とすることができる。信号Aは、アナログ信号であってもよい。
固定電位Vbは、例えば、トランジスタTのしきい値電圧VthAを制御するための電位である。固定電位Vbは、電位V1、または電位V2であってもよい。この場合、固定電位Vbを生成するための電位発生回路を別途設ける必要がなく好ましい。固定電位Vbは、電位V1、または電位V2と異なる電位であってもよい。固定電位Vbを低くすることで、しきい値電圧VthAを高くできる場合がある。その結果、ゲートーソース間電圧Vgsが0Vのときのドレイン電流を低減し、トランジスタTを有する回路のリーク電流を低減できる場合がある。例えば、固定電位Vbを低電源電位よりも低くしてもよい。固定電位Vbを高くすることで、しきい値電圧VthAを低くできる場合がある。その結果、ゲートーソース間電圧VgsがVDDのときのドレイン電流を向上させ、トランジスタTを有する回路の動作速度を向上できる場合がある。例えば、固定電位Vbを低電源電位よりも高くしてもよい。
また、トランジスタTの一方のゲートには信号Aが、他方のゲートには信号Bが与えられてもよい。信号Bは、例えば、トランジスタTの導通状態または非導通状態を制御するための信号である。信号Bは、電位V3、または電位V4(V3>V4とする)の2種類の電位をとるデジタル信号であってもよい。例えば、電位V3を高電源電位とし、電位V4を低電源電位とすることができる。信号Bは、アナログ信号であってもよい。
信号Aと信号Bが共にデジタル信号である場合、信号Bは、信号Aと同じデジタル値を持つ信号であってもよい。この場合、トランジスタTのオン電流を向上し、トランジスタTを有する回路の動作速度を向上できる場合がある。このとき、信号Aの電位V1は信号Bの電位V3と異なっていても良い。また、信号Aの電位V2は信号Bの電位V4と異なっていても良い。例えば、信号Bが入力されるゲートに対応するゲート絶縁膜が、信号Aが入力されるゲートに対応するゲート絶縁膜よりも厚い場合、信号Bの電位振幅(V3−V4)を、信号Aの電位振幅(V1−V2)より大きくしても良い。そうすることで、トランジスタTの導通状態または非導通状態に対して、信号Aが与える影響と、信号Bが与える影響と、を同程度とすることができる場合がある。
信号Aと信号Bが共にデジタル信号である場合、信号Bは、信号Aと異なるデジタル値を持つ信号であってもよい。この場合、トランジスタTの制御を信号Aと信号Bによって別々に行うことができ、より高い機能を実現できる場合がある。例えば、トランジスタTがnチャネル型である場合、信号Aが電位V1であり、かつ、信号Bが電位V3である場合のみ導通状態となる場合や、信号Aが電位V2であり、かつ、信号Bが電位V4である場合のみ非導通状態となる場合には、一つのトランジスタでNAND回路やNOR回路等の機能を実現できる場合がある。また、信号Bは、しきい値電圧VthAを制御するための信号であってもよい。例えば、信号Bは、トランジスタTを有する回路が動作している期間と、当該回路が動作していない期間と、で電位が異なる信号であっても良い。信号Bは、回路の動作モードに合わせて電位が異なる信号であってもよい。この場合、信号Bは信号Aほど頻繁には電位が切り替わらない場合がある。
信号Aと信号Bが共にアナログ信号である場合、信号Bは、信号Aと同じ電位のアナログ信号、信号Aの電位を定数倍したアナログ信号、または、信号Aの電位を定数だけ加算もしくは減算したアナログ信号等であってもよい。この場合、トランジスタTのオン電流を向上し、トランジスタTを有する回路の動作速度を向上できる場合がある。信号Bは、信号Aと異なるアナログ信号であってもよい。この場合、トランジスタTの制御を信号Aと信号Bによって別々に行うことができ、より高い機能を実現できる場合がある。
信号Aがデジタル信号、信号Bがアナログ信号であってもよい。信号Aがアナログ信号、信号Bがデジタル信号であってもよい。
また、トランジスタTの一方のゲートには固定電位Vaが、他方のゲートには固定電位Vbが与えられてもよい。トランジスタTの両方のゲートに固定電位を与える場合、トランジスタTを、抵抗素子と同等の素子として機能させることができる場合がある。例えば、トランジスタTがnチャネル型である場合、固定電位Vaまたは固定電位Vbを高く(低く)することで、トランジスタの実効抵抗を低く(高く)することができる場合がある。固定電位Va及び固定電位Vbを共に高く(低く)することで、一つのゲートしか有さないトランジスタによって得られる実効抵抗よりも低い(高い)実効抵抗が得られる場合がある。
また、図13では、トランジスタ22が、ゲート電極434に対応したチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ22は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、図13に示すように、トランジスタ22は、半導体膜430が、絶縁膜422上において順に積層された酸化物半導体膜430a乃至酸化物半導体膜430cを有する場合を例示している。ただし、本発明の一態様では、トランジスタ22が有する半導体膜430が、単膜の金属酸化物膜で構成されていても良い。
〈半導体装置の断面構造の変形例2〉
図14に、図2に示すトランジスタ105およびトランジスタ106に対応する断面構造の一例を示す。
なお、図14では、酸化物半導体膜にチャネル形成領域を有するトランジスタ22が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ23上に形成されている場合を例示している。なお、トランジスタ22がトランジスタ105に、トランジスタ23がトランジスタ106に対応している。
トランジスタ23は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ23は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ22はトランジスタ23上に積層されていなくとも良く、トランジスタ22とトランジスタ23とは、同一の層に形成されていても良い。
シリコンの薄膜を用いてトランジスタ23を形成する場合、当該薄膜には、プラズマCVD法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ23が形成される半導体基板601は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図14では、単結晶シリコン基板を半導体基板601として用いる場合を例示している。
また、トランジスタ23は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法(LOCOS法:Local Oxidation of Silicon法)、トレンチ分離法(STI法:Shallow Trench Isolation)等を用いることができる。図14では、トレンチ分離法を用いてトランジスタ23を電気的に分離する場合を例示している。具体的に、図14では、半導体基板601にエッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域610により、トランジスタ23を素子分離により電気的に分離された場合を例示している。
トランジスタ23上には、絶縁膜611が設けられている。絶縁膜611には開口部が形成されている。そして、上記開口部には、トランジスタ23のソース及びドレインにそれぞれ電気的に接続されている導電膜625及び導電膜626と、トランジスタ23のゲートに電気的に接続されている導電膜627とが、形成されている。
そして、導電膜625は、絶縁膜611上に形成された導電膜634に電気的に接続されており、導電膜626は、絶縁膜611上に形成された導電膜635に電気的に接続されており、導電膜627は、絶縁膜611上に形成された導電膜636に電気的に接続されている。
導電膜634乃至導電膜636上には、絶縁膜612が形成されている。絶縁膜612には開口部が形成されており、上記開口部に、導電膜636に電気的に接続された導電膜637が形成されている。そして、導電膜637は、絶縁膜612上に形成された導電膜651に、電気的に接続されている。
また、導電膜651上には、絶縁膜613が形成されている。絶縁膜613には開口部が形成されており、上記開口部に、導電膜651に電気的に接続された導電膜652が形成されている。そして、導電膜652は、絶縁膜613上に形成された導電膜653に、電気的に接続されている。また、絶縁膜613上には、導電膜644が形成されている。
導電膜653及び導電膜644上には絶縁膜661が形成されている。そして、図14では、絶縁膜661上にトランジスタ22が形成されている。
トランジスタ22は、絶縁膜661上に、酸化物半導体を含む半導体膜701と、半導体膜701上の、ソースまたはドレインとして機能する導電膜721及び導電膜722と、半導体膜701、導電膜721及び導電膜722上のゲート絶縁膜662と、ゲート絶縁膜662上に位置し、導電膜721と導電膜722の間において半導体膜701と重なっているゲート電極731と、を有する。なお、導電膜722は、絶縁膜661に設けられた開口部において、導電膜653に電気的に接続されている。
そして、トランジスタ22では、半導体膜701において、導電膜721に重なる領域と、ゲート電極731に重なる領域との間に、領域710が存在する。また、トランジスタ22では、半導体膜701において、導電膜722に重なる領域と、ゲート電極731に重なる領域との間に、領域711が存在する。領域710及び領域711に、導電膜721、導電膜722、及びゲート電極731をマスクとしてアルゴン等の希ガス、p型の導電型を半導体膜701に付与する不純物、或いは、n型の導電型を半導体膜701に付与する不純物を添加することで、半導体膜701のうちゲート電極731に重なる領域よりも、領域710及び領域711の抵抗率を下げることができる。
そして、トランジスタ22上に、絶縁膜663が設けられている。
なお、図14において、トランジスタ22は、ゲート電極731を半導体膜701の片側において少なくとも有していれば良いが、トランジスタ22は、半導体膜701を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタ22が、半導体膜701を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他の配線から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図14では、トランジスタ22が、ゲート電極731に対応したチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ22は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
本実施の形態は、他の実施の形態等の本明細書等において開示する構成と適宜組み合わせて実施することができる。
(実施の形態4)
〈電子機器の例〉
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機(ATM)、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図15に示す。
図15(A)は携帯型ゲーム機であり、筐体5001、筐体5002、表示部5003、表示部5004、マイクロホン5005、スピーカー5006、操作キー5007、スタイラス5008等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図15(A)に示した携帯型ゲーム機は、2つの表示部5003と表示部5004とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図15(B)は携帯情報端末であり、第1筐体5601、第2筐体5602、第1表示部5603、第2表示部5604、接続部5605、操作キー5606等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第1表示部5603は第1筐体5601に設けられており、第2表示部5604は第2筐体5602に設けられている。そして、第1筐体5601と第2筐体5602とは、接続部5605により接続されており、第1筐体5601と第2筐体5602の間の角度は、接続部5605により変更が可能である。第1表示部5603における映像を、接続部5605における第1筐体5601と第2筐体5602との間の角度に従って、切り替える構成としても良い。また、第1表示部5603及び第2表示部5604の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図15(C)はノート型パーソナルコンピュータであり、筐体5401、表示部5402、キーボード5403、ポインティングデバイス5404等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
図15(D)は電気冷凍冷蔵庫であり、筐体5301、冷蔵室用扉5302、冷凍室用扉5303等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
図15(E)はビデオカメラであり、第1筐体5801、第2筐体5802、表示部5803、操作キー5804、レンズ5805、接続部5806等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー5804及びレンズ5805は第1筐体5801に設けられており、表示部5803は第2筐体5802に設けられている。そして、第1筐体5801と第2筐体5802とは、接続部5806により接続されており、第1筐体5801と第2筐体5802の間の角度は、接続部5806により変更が可能である。表示部5803における映像を、接続部5806における第1筐体5801と第2筐体5802との間の角度に従って切り替える構成としても良い。
図15(F)は自動車であり、車体5101、車輪5102、ダッシュボード5103、ライト5104等を有する。本発明の一態様にかかる半導体装置は、自動車の各種集積回路に用いることができる。
なお、本明細書等において、XとYとが接続されている、と明示的に記載する場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ここで、X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)、電圧源、電流源、切り替え回路、増幅回路(信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能である。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。
なお、XとYとが電気的に接続されている、と明示的に記載する場合は、XとYとが電気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで接続されている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの間に別の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース(又は第1の端子など)が、Z1を介して(又は介さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソース(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接的に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「XとYとトランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース(又は第1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている」と表現することができる。または、「Xは、トランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、X、Y、Z1、Z2は、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、ある一つの実施の形態の中で述べる内容(一部の内容でもよい)は、その実施の形態で述べる別の内容(一部の内容でもよい)、及び/又は、一つ若しくは複数の別の実施の形態で述べる内容(一部の内容でもよい)に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図(一部でもよい)は、その図の別の部分、その実施の形態において述べる別の図(一部でもよい)、及び/又は、一つ若しくは複数の別の実施の形態において述べる図(一部でもよい)に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。
具体例としては、ある回路において、第1乃至第5のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第6のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとっているような第6のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第3のトランジスタのゲートと接続されている第6のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第1の電極が第3のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、3V以上10V以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−2V以上1V以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、13V以上である場合を除く、と発明の一態様を規定することが可能である。なお、例えば、その電圧が、5V以上8V以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略9Vであると発明を規定することも可能である。なお、例えば、その電圧が、3V以上10V以下であるが、9Vである場合を除くと発明を規定することも可能である。なお、ある値について、「このような範囲であることが好ましい」、「これらを満たすことが好適である」などと記載されていたとしても、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」などと記載されていたとしても、必ずしも、それらの記載には、限定されない。
別の具体例としては、ある値について、例えば、「ある電圧が、10Vであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−2V以上1V以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、13V以上である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「A膜とB膜との間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、4層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、A膜とその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
なお、本明細書等においては、能動素子(トランジスタ、ダイオードなど)、受動素子(容量素子、抵抗素子など)などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子(トランジスタ、ダイオードなど)、受動素子(容量素子、抵抗素子など)などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そして、その発明の一態様は明確であると言える。そのため、例えば、能動素子(トランジスタ、ダイオードなど)、配線、受動素子(容量素子、抵抗素子など)、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、N個(Nは整数)の回路素子(トランジスタ、容量素子等)を有して構成される回路図から、M個(Mは整数で、M<N)の回路素子(トランジスタ、容量素子等)を抜き出して、発明の一態様を構成することは可能である。別の例としては、N個(Nは整数)の層を有して構成される断面図から、M個(Mは整数で、M<N)の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、N個(Nは整数)の要素を有して構成されるフローチャートから、M個(Mは整数で、M<N)の要素を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、「Aは、B、C、D、E、または、Fを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Aは、BとEとを有する」、「Aは、EとFとを有する」、「Aは、CとEとFとを有する」、または、「Aは、BとCとDとEとを有する」などの発明の一態様を構成することは可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。
なお、本明細書等においては、少なくとも図に記載した内容(図の中の一部でもよい)は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。
本実施例においては、本発明の一態様に係る電圧制御発振器(VCO:Voltage−Controlled Oscillator)を作製し、評価した結果について説明する。本実施例に係るVCOの回路構成は、上記実施の形態で図2および図3に示す装置の回路構成で作製した。本実施例に係るVCOは、回路101[1]乃至101[n]をn=101とし、回路104[1]乃至104[m]をm=2のとしたものと、m=8としたものと、で2種類に分けて作製した。
本実施例に係るVCOは、回路101[1]乃至101[101]を有し、回路101[1]乃至101[101]は、リング状に接続される。具体的には、回路101[1]乃至101[100]のそれぞれは、出力端子が次段の回路の入力端子と接続される。回路101[101]は、出力端子が回路101[1]の入力端子と接続される。また、回路101[51]の出力端子は、端子OUTとも接続される。端子OUTからは、VCOが発振することによって生成される信号が出力される。
回路101[1]乃至101[101]のそれぞれは、回路102及びインバータ103を有する。回路102は、端子Aがインバータ103の出力端子と接続され、回路102の端子Bが次段のインバータ103の入力端子と接続される。即ち、101個のインバータ103がリング状に接続され、インバータリングを構成する。そして、各インバータ103の間に回路102が接続される。また、回路102は、配線BL、配線CONTEXT[1]乃至CONTEXT[m]及び配線WL[1]乃至WL[m]と接続される。
図3において、第2の領域112aは、回路102[1]乃至102[51]から構成されており、第4の領域112bは、回路102[52]乃至102[101]から構成されている。また、第3の領域113bは、インバータ103[i1](i1は2以上50以下の偶数)から構成される。第1の領域113aはインバータ103[i2](i2は1以上51以下の奇数)と、インバータ103[i3](i3は52以上100以下の偶数)と、から構成される。第5の領域113cは、インバータ103[i4](i4は53以上101以下の奇数)から構成される。
ここで、インバータ103は、低電源電位として接地電位GNDを、高電源電位として電位VROを与える。また、配線BLは、低電源電位として接地電位GNDを、高電源電位として電位VDATAを与える。なお、以下で配線BLから入力する信号をAVD(analog voltage data)と呼ぶ場合もある。また、配線WL[1]乃至WL[m]は、低電源電位として電位VSSを、高電源電位として電位VDATAを与える。また、配線CONTEXT[1]乃至CONTEXT[m]は、低電源電位として接地電位GNDを、高電源電位として電位VCONTEXTを与える。
回路102は、回路104[1]乃至104[m]を有する。回路104[1]乃至104[m]のそれぞれは、端子Cが回路102の端子Aと接続され、回路104[1]乃至104[m]の端子Dが回路102の端子Bと接続される。また、回路104[1]乃至[m]のそれぞれは、配線BL、配線CONTEXT[1]乃至CONTEXT[m]のうち対応する1本の配線、配線WL[1]乃至WL[m]のうち対応する1本の配線と接続される。配線WL[1]乃至WL[m]のうち対応する1本の配線とは、回路104[j](jは1乃至mのいずれか一)においては配線WL[j]である。また、配線CONTEXT[1]乃至CONTEXT[m]のうち対応する1本の配線とは、回路104[j]においては配線CONTEXT[j]である。
回路104[1]乃至104[m]のそれぞれは、トランジスタ105、トランジスタ106、トランジスタ107及び容量素子108を有する。トランジスタ105の第1の端子は配線BLと接続され、トランジスタ105の第2の端子はトランジスタ106のゲートと接続され、トランジスタ105のゲートは配線WL[1]乃至WL[m]のうち対応する1本の配線と接続される。トランジスタ106の第1の端子は端子Cと接続される。トランジスタ107の第1の端子はトランジスタ106の第2の端子と接続され、第2の端子はトランジスタ107の端子Dと接続され、トランジスタ107のゲートは配線CONTEXT[1]乃至CONTEXT[m]のうち対応する1本の配線と接続される。容量素子108の第1の端子はトランジスタ106のゲートと接続され、容量素子108の第2の端子は所定の電位が供給される配線と接続される。
トランジスタ105は、チャネル長を1μm、チャネル幅を4μmとし、トランジスタ106およびトランジスタ107は、チャネル長を0.5μm、チャネル幅を16μmとした。また、トランジスタ106およびトランジスタ107は、チャネル形成領域にシリコンを用いている。
トランジスタ105は、チャネル形成領域にIn−Ga−Zn酸化物であるCAAC−OS膜を用いている。これにより、トランジスタ105はオフ電流が非常に小さくなっており、容量素子108に貯めた電荷の漏れを少なくすることができる。さらに、トランジスタ105をオフ状態とするときは、トランジスタ105のゲートに接地電位GNDより低い電位VSSを印加して非導通状態とすることで、トランジスタ105のオフ電流をより低減し、容量素子108の電荷保持特性を向上させている。
また、トランジスタ105は、バックゲートを有しており、バックゲートの電圧VBGを変えることでトランジスタ105の閾値を制御させることができる。
なお、トランジスタ106のゲート容量は16fF、保持容量は2fFとしており、ノードSN全体でゲート容量と保持容量の合成容量は18fFとしている。
次にm=2の構成としたVCOのチップの写真を図16に示す。また、図16に示すVCOのチップの一部のレイアウト図面を図17に示す。図16に示すVCOは、第1の領域113a、第2の領域112a、第3の領域113b、第4の領域112bおよび第5の領域113cを含み、さらに図3に図示されていない第6の領域114a、第7の領域114bおよび第8の領域115を含んで構成される。
第6の領域114aおよび第7の領域114bは、配線BLと、配線BLに電位を与えるためのバッファと、当該バッファ周辺の配線が含まれている。第8の領域115は、配線WL[1]およびWL[2]と、配線CONTEXT[1]およびCONTEXT[2]と、これらの配線に電位を与えるためのバッファと、当該バッファ周辺の配線が含まれている。
図17に示す平面レイアウトには、第1の領域113aに含まれるインバータ103[1]と、第2の領域112aに含まれる回路104[1−1]、回路104[1−2]、回路104[2−1]、回路104[2−2]と、第3の領域113bに含まれるインバータ103[2]を示す。ここで、回路104[1−1]および回路104[1−2]は、回路102[1]に含まれる回路104[1]および回路104[2]を指す。回路104[2−1]および回路104[2−2]は、回路102[2]に含まれる回路104[1]および回路104[2]を指す。なお、図17に示す平面レイアウトの回路104[1−1]および回路104[1−2]は、図9(A)および(B)に示すレイアウトの範囲とほぼ対応している。
先の実施の形態で図9(B)で示したように、回路104[1−1]および回路104[1−2]において、開口部C1と開口部C2の間の距離をa2−a1とみなし、開口部D1と開口部D2の間の距離をb1−b2とみなすことができる。図17に示す平面レイアウトに示すように、本実施例に係るVCOにおいても、関係はa2−a1=b1−b2となる。
つまり、本実施例に係るVCOにおいても、開口部C1と開口部C2の間の距離が開口部D1と開口部D2の間の距離と概略等しくなっている。これにより、回路104の配線経路の選択によらず、回路102の端子Aと端子Bの間の配線抵抗を概略等しくすることができる。
また、図3で回路101[1]および回路101[2]等で示したように、図17に示す平面レイアウトは、奇数段の回路101と偶数段の回路101が対にして設けられている。具体的には、奇数段の回路102(回路104[1−1]と回路104[1−2])と、偶数段の回路102(回路104[2−1]と回路104[2−2])とが行方向に隣接して設けられており、この一群の回路に対して、列方向下側に隣接して奇数段のインバータ103(インバータ103[1])が設けられ、列方向上側に隣接して偶数段のインバータ103(インバータ103[2])が設けられる。これにより、奇数段の回路102と偶数段の回路102の行方向の幅の分のスペースを、それぞれ奇数段のインバータ103と偶数段のインバータ103に用いることができている。これによりインバータ103の占有面積の増大を抑えながら、インバータ103を構成するトランジスタのチャネル幅を長くすることができる。
m=2のVCOについて、配線BLから入力する電位VDATA(AVD)に対する出力の発振周波数を評価した結果について図18(A)および図18(B)に示す。図18(A)は、横軸に電位VDATA[V]を、縦軸に出力の発振周波数[MHz]をリニアスケールでとる。図18(B)は、横軸に電位VDATA[V]を、縦軸に出力の発振周波数[MHz]をlogスケールでとる。
電位VRO=1.0V、1.2Vおよび1.5Vの3条件について発振周波数を測定した。ここでは、回路104[1]のみを選択した。他の条件については、VCONTEXT=3.0V、VBG=0V、VSS=−0.2Vとし、書き込み時間を1.0msとした。
図18(A)および図18(B)から、AVDを変更するだけで発振周波数を制御可能であることがわかった。VRO=1.5Vとした条件で、電位VDATA=1.0以上3.0V以下の範囲で発振周波数は197mHz以上9.65MHz以下であり、7桁を超える可変発振周波数帯域を持つことがわかった。
なお、AVDの変化に対して、発振周波数の変化率は異なる。例えば、VDATAが2.5V以上3.0V以下では、発振周波数は0.06decades/100mVとなり、VDATAが1.0V以上1.5V以下では、発振周波数は1.24decades/100mVである。これは、VDATAが2.5V以上3.0V以下では、トランジスタ106の導電率は相対的に高く、インバータ103による遅延が支配的になり、AVDの変化に対するトランジスタ106による遅延の変化率の影響は小さいためである。一方、VDATAが1.0V以上1.5V以下では、トランジスタ106の導電率は相対的に低く、トランジスタ106による遅延が支配的になり、発振周波数のAVD依存は大きいためである。
AVDが高い領域では、インバータ103による遅延が支配的になるため、電位VROを変化させたときの、発振周波数の変化量は大きい。VDATAが1.0V以上1.5V以下における発振周波数の平均増加率は、VRO=1.0V、1.2V、1.5Vとしたとき、各々0.82decades/100mV,1.10decades/100mV,1.24decades/100mVである。従って、広い周波数帯域が求められる用途では、インバータ103の駆動電圧を高く設定し、小刻みな周波数制御が求められる用途では、インバータ103の駆動電圧を低く設定する例を挙げることができる。
次に、図18(A)および図18(B)に示す各点における消費電力を図19に示す。図19は、横軸に電位VDATA[V]を、縦軸に消費電力[mW]をとる。
各条件において、消費電力のVROおよびVDATAへの依存性は、おおよそ図18(A)に示した発振周波数のVROおよびVDATAへの依存と相関があることが分かる。従って、目的とする発振周波数と消費電力を考慮して、VROおよびVDATAを設定することが有効である。また、VDATAがVROに対して相対的に小さくなると、回路104を介して電圧降下が起こり、次段のインバータに中間電位が印加され、電力効率が悪くなる領域も存在する。
次に、回路104[1]にVDATA=2.5Vを格納し、VRO=1.5VでVCOを発振させたときの時間経過に伴う発振周波数の推移を図20に示す。図20は、横軸に経過時間[hour]を、縦軸に発振周波数[MHz]をとる。
図20では、VSS=0V、−0.2Vの2条件での測定結果について示している。初期状態では両条件とも発振周波数は9.10MHzであったが、VSS=0Vの条件では、時間の経過に伴って発振周波数が減衰し、5時間経過後には発振周波数が約7.7%低下し、それ以降急激に発振周波数が低下した。
一方、VSS=−0.2Vの条件では、時間経過に伴う発振周波数の低下はほとんどなかった。24時間経過後も発振周波数は9.02MHZであり、0.87%しか低下しなかった。図18(A)のグラフと対応させると、VDATAが一様に減少した場合、24時間経過後のVDATAの減衰は、約30mVと見積もられる。
ここで、時間をt(s)、保持容量C(F)、電圧変化量ΔV(V)とするとき、リーク電流Ileakは以下の式(2)で表される。
t=86400(s)、C=18(fF)、ΔV=0.03Vなので、式(2)よりリーク電流Ileak=6E−21(A)と見積もられる。よって、極めて低頻度のリフレッシュを行うことで、AVDを長期間保持することが可能であることがわかる。以下の評価は、24時間経過時の発振周波数の減衰が1%未満となる条件、すなわち、VSS=−0.2Vに設定した。
次に、VRO=1.5VでVCOを発振させたときの発振周波数のスペクトル変化を図21(A)および図21(B)に示す。図21(A)および図21(B)は、横軸に発振周波数[MHz]を、縦軸に出力[dBm]をとる。
図21(A)はAVDを2.5Vと設定した際のグラフである。図21(A)に示す3つのスペクトルは、配線BLを介してノードSNにVDATAを与えた直後を0minとしたスペクトル、90min後のスペクトル、180min後のスペクトルである。
図21(B)はAVDを2.0Vと設定した際のグラフである。図21(B)に示す3つのスペクトルは、配線BLを介してノードSNにVDATAを与えた直後を0minとしたスペクトル、90min後のスペクトル、180min後のスペクトルである。
図21(A)より、AVD=2.5Vの場合、0minのスペクトルにおけるピーク周波数は9.10MHzであり、180min経過時のピーク周波数は9.07MHzである。すなわち、発振周波数は0.34%減衰したことを示している。一方、図21(B)より、AVD=2.0Vの場合、0minのスペクトルにおけるピーク周波数は6.63MHzであり、180min経過時のピーク周波数は6.58MHzである。すなわち、発振周波数は0.74%減衰したことを示している。
これにより、VSS=−0.2Vの条件下においては、AVDによらず発振周波数の変化量は非常に小さい、すなわち、AVDのデータ保持特性が極めて良好であることが分かった。
さらに、図21(A)のスペクトルからAVDを2.5Vと設定した際のt=0minにおけるFOM(figure of merit)を、式(3)を用いて算出した。
ここで、Phnはphase noise、Fcは中心周波数、Pは消費電力を示す。
表1に本実施例のFOMと、リングオシレータ型VCOの比較例1、比較例2のFOMを示す。なお、比較例1は文献1(S. B. Anand and B. Razavi, ”A CMOS clock recovery circuit for 2.5−Gb/s NRZ data,” IEEE. J. Solid−State Circuits, vol. 36, no. 3, pp. 432−439, Mar. 2001.)を、比較例2は文献2(C. Zhai et al., ”An N−path Filter Enhanced Low Phase Noise Ring VCO,” in Proc. VLSI Circuits Symp., 2014, pp. 187−188.)を参照した。
表1に示すように、本実施例に示すVCOは、他のリングオシレータ型のVCOのFOMと比較して、同等または同等以上の性能である。
本実施例に示すVCOは、アナログ電位をノードSNに保持でき、電源遮断後の再起動時も発振周波数を維持できる。図22(A)および図22(B)には、一例として、VDATAを2.5Vとしたときの、電源遮断状態から再起動させた際の端子OUTで得られる波形図を示す。ここでは、VRO =1.5V、VSS=−0.2V、VBG=0Vの条件にて評価を行った。なお、図22(B)は、図22(A)の再起動時付近の拡大図である。
図22(A)および図22(B)に示す波形図から、時刻(α+1.0)μsにおいて、電源遮断状態から再起動させたところ、100ns以下で発振が再開されていることがわかった。なお図22(A)において、αは1hourである。すなわち、図22(A)および図22(B)から、1時間経過後であっても良好な発振が再開されていることがわかった。
以上より、本実施例に係るVCOをPLLに適用する場合、発振周波数の維持に要する低頻度のリフレッシュ動作を行う以外の期間、VCO以外の構成回路への電源をオフにできる。そのため、本実施例に係るVCOを適用したPLLは、消費電力を抑制できる。
また、本実施例に係るVCOをPLLに適用する場合、電源遮断状態から再起動させた場合においても、以前の発振周波数を出力するためのVDATAを保持しておくことができる。そのため、瞬時の再起動を行うことができる。
また本実施例に示すVCOは、回路104[1]乃至104[m]毎に異なるアナログ電位のVDATAを設定しておき、回路104[1]乃至104[m]の選択を切り替えることで、短時間に発振周波数を変更することができる。図23は、VRO=1.5Vとし、回路104[1]にVDATA=1.8V、回路104[2]にVDATA=2.5Vを設定し、回路104[1]と回路104[2]とを切り替えた際のVCOの端子OUTで得られる波形図を示す。
図23では、時刻tが0μsec以上1.0μsec未満の期間において、回路104[1]が選択されており、1.8VのAVDに従った発振周波数4.0MHzの信号が出力されている。t=1.0μsecにて、選択する回路を回路104[2]に変更すると、出力される信号の発振周波数が9.1MHzに瞬間的に変化する。
このように、図23に示す波形図から、本実施例に係るVCOは100ns以下での発振周波数の切り替えが可能であることがわかった。
また本実施例に示す、m=2のVCOについて、回路104[1]と回路104[2]をそれぞれ選択して配線BLから入力する電位VDATA(AVD)に対する出力の発振周波数を評価した結果について図24に示す。図24は、横軸に電位VDATA[V]を、縦軸に出力の発振周波数[MHz]をとる。
電位VRO=1.0V、1.2Vおよび1.5Vの3条件について発振周波数を測定した。他の条件については、VCONTEXT=2.5V、VBG=0V、VSS=−0.2Vとし、書き込み時間を1.0msとした。
図24に示す通り、電位VRO=1.0V、1.2Vおよび1.5Vのどの条件についても、回路104[1]と回路104[2]とで入力するAVDが同じならば、出力される発振周波数もほぼ同じになった。つまり、本実施例に示すVCOにおいて、回路104[1]と回路104[2]のどちらを選択しても発振周波数は同じであった。
以上より、本実施例に示すVCOにおいて、選択する回路104に依らず配線長を概略均一にすることができ、選択する回路104の違いによって信号の遅延が発生することを防ぐことができることが示された。これにより、本発明の一態様に係る半導体装置において、特定のデータに対応する発振周波数を概略等しくすることができるので、発振周波数の精度を向上させることができる。
次に、m=8のVCOにおいて、回路104[1]乃至104[8]にVDATA=2.5Vを設定して、選択する回路104の個数を、1、2、3、4として、発振周波数の測定を行った。ここでは、VRO =3.0V、VSS=−0.2V、VBG=0Vの条件にて評価を行った。図25に選択する回路104の個数と発振周波数の関係のグラフを示す。
選択する回路104が1つの時の発振周波数は6.97MHzであるのに対して、選択する回路104の数を2、3、4にすることで発振周波数は9.93MHz、10.80MHz、11.10MHzへ増大する。これは、選択する回路104の数を増やす事で、回路102の導電率が向上し、遅延が低減するためである。すなわち、選択する回路104の個数による発振周波数の制御が可能であることを示している。
なお、選択する回路104の数が増大し、導電率が向上すると、VCOの発振周波数において、相対的にインバータにおける遅延時間の寄与が増大する。したがって、選択する回路104の個数を増やす程、選択する回路104の数の増加に対するVCOの発振周波数の増加率は低下する。
複数のアナログメモリセットを持つVCOを用いた場合、各回路104には異なるAVDを保持させることが可能である。従って、上記の選択する回路104の個数を変えるデジタル的な制御とAVDの値を変えるアナログ的な制御を行うことで、より広い発振周波数帯を細かく制御することが可能となる。