JP2016092829A - 半導体装置 - Google Patents

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Abstract

【課題】発振周波数の精度を向上させること、又はそれを実現可能な回路構成を提供する。
【解決手段】発振回路を有し、発振回路は、第１乃至第ｎ（ｎは３以上の奇数）のインバータと、第１の回路と、第２の回路と、を有し、第１の回路および第２の回路の第１の端子は、第ｉ（ｉは１乃至ｎ−１のいずれか一）のインバータの出力端子と電気的に接続され、第１の回路および第２の回路の第２の端子は、第ｉ＋１のインバータの入力端子と電気的に接続され、第ｉのインバータの出力端子と第１の回路の第１の端子との間の配線経路と、第１の回路の第２の端子と第ｉ＋１のインバータの入力端子との間の配線経路と、の長さの和と、第ｉのインバータの出力端子と第２の回路の第１の端子との間の配線経路と、第２の回路の第２の端子と第ｉ＋１のインバータの入力端子との間の配線経路と、の長さの和が、概略等しい半導体装置。
【選択図】図１

Description

本発明の一態様は、半導体装置等の装置又はその駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）の開発が活発に進められている（非特許文献１参照）。ＰＬＬは、ＣＰＵ、又はプログラマブルロジックデバイス等の回路において、回路を所望の動作速度で動作させるために用いられる。
Ｘ． Ｇａｏ， Ａ． Ｍ． Ｋｌｕｍｐｅｒｉｎｋ， Ｐ． Ｆ． Ｊ． Ｇｅｒａｅｄｔｓ， Ｂ． Ｎａｕｔａ， "Ｊｉｔｔｅｒ Ａｎａｌｙｓｉｓ ａｎｄ ａ Ｂｅｎｃｈｍａｒｋｉｎｇ Ｆｉｇｕｒｅ−ｏｆ−Ｍｅｒｉｔ ｆｏｒ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐｓ" ＩＥＥＥ Ｔｒａｎｓ． Ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ−ＩＩ， ｖｏｌ． ５６， ｎｏ． ２， ｐｐ． １１７−１２１， Ｆｅｂ． ２００９
従来のＰＬＬ回路では、発振周波数を瞬時に切り替えることが困難であった。
本発明の一態様は、新規の回路構成を提供することを課題の一とする。本発明の一態様は、発振周波数を切り替えること、又はそれを実現可能な回路構成を提供することを課題の一とする。本発明の一態様は、発振周波数の精度を向上させること、又はそれを実現可能な回路構成を提供すること課題の一とする。
なお、本発明の一態様は、新規な半導体装置などの提供を、課題の一つとする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、発振回路を有し、発振回路は、第１乃至第ｎ（ｎは３以上の奇数）のインバータと、第１の回路と、第２の回路と、を有し、第１の回路の第１の端子は、第ｉ（ｉは１乃至ｎ−１のいずれか一）のインバータの出力端子と電気的に接続され、第１の回路の第２の端子は、第ｉ＋１のインバータの入力端子と電気的に接続され、第２の回路の第１の端子は、第ｉのインバータの出力端子と電気的に接続され、第２の回路の第２の端子は、第ｉ＋１のインバータの入力端子と電気的に接続され、第ｉのインバータの出力端子と第１の回路の第１の端子との間の配線経路と、第１の回路の第２の端子と第ｉ＋１のインバータの入力端子との間の配線経路と、の長さの和と、第ｉのインバータの出力端子と第２の回路の第１の端子との間の配線経路と、第２の回路の第２の端子と第ｉ＋１のインバータの入力端子との間の配線経路と、の長さの和が、概略等しいことを特徴とする半導体装置である。
また、本発明の他の一態様は、第１の回路および第２の回路の少なくとも一部の上に絶縁膜を有し、絶縁膜の上に、第ｉのインバータの出力端子と電気的に接続された第１の配線と、第ｉ＋１のインバータの入力端子と電気的に接続された第２の配線を有し、第１の配線は、絶縁膜に設けられた第１の開口部を介して第１の回路の第１の端子と電気的に接続され、且つ絶縁膜に設けられた第２の開口部を介して第２の回路の第１の端子と電気的に接続され、第２の配線は、絶縁膜に設けられた第３の開口部を介して第１の回路の第２の端子と電気的に接続され、且つ絶縁膜に設けられた第４の開口部を介して第２の回路の第２の端子と電気的に接続され、第１の開口部と第２の開口部の間の距離は、第３の開口部と第４の開口部の間の距離と概略等しいことが好ましい。
また、本発明の他の一態様は、第ｊ（ｊは１以上ｎ以下の奇数）のインバータが設けられた第１の領域と、第１の回路および第２の回路が設けられた第２の領域と、第ｋ（ｋは２以上ｎ−１以下の偶数）のインバータが設けられた第３の領域と、を有し、第１の領域と第３の領域の間に、第２の領域が位置することが好ましい。
また、本発明の他の一態様は、第１の回路は、第１のデータを格納する機能を有し、第１の回路は、第１の端子と第２の端子とを非導通にするか、第１の端子と第２の端子との間の抵抗値を第１のデータに基づいた値にするかを切り替える機能を有し、第２の回路は、第２のデータを格納する機能を有し、第２の回路は、第１の端子と第２の端子とを非導通にするか、第１の端子と第２の端子との間の抵抗値を第２のデータに基づいた値にするかを切り替える機能を有することが好ましい。
また、本発明の他の一態様は、第１のデータ及び第２のデータは、アナログ電位であってもよい。
また、本発明の他の一態様は、第１の回路は、第１のトランジスタと、第１の容量素子と、を有し、第２の回路は、第２のトランジスタと、第２の容量素子と、を有し、第１のデータは、第１のトランジスタを介して第１の容量素子に入力され、第２のデータは、第２のトランジスタを介して第２の容量素子に入力され、第１のトランジスタは、チャネル形成領域に酸化物半導体を有し、第２のトランジスタは、チャネル形成領域に酸化物半導体を有していてもよい。
また、本発明の他の一態様は、第１の回路は、第３のトランジスタと、第４のトランジスタと、を有し、第２の回路は、第５のトランジスタと、第６のトランジスタと、を有し、第３のトランジスタ及び第４のトランジスタは、第１の回路の第１の端子と第１の回路の第２の端子との間に直列に電気的に接続され、第５のトランジスタ及び第６のトランジスタは、第２の回路の第１の端子と第２の回路の第２の端子との間に直列に電気的に接続され、第３のトランジスタのソースとドレインとの間の抵抗値は、第１のデータに基づいた値を有し、第４のトランジスタは、第１の回路の第１の端子と第１の回路の第２の端子との導通又は非導通を制御する機能を有し、第５のトランジスタのソースとドレインとの間の抵抗値は、第２のデータに基づいた値を有し、第６のトランジスタは、第２の回路の第１の端子と第２の回路の第２の端子との導通又は非導通を制御する機能を有していてもよい。
上記装置において、ＰＬＬを有していてもよい。ＰＬＬは、発振回路と、分周器と、位相比較器と、ループフィルタと、を有する。
本発明の一態様により、新規の回路構成を提供することができる。本発明の一態様により、発振周波数を切り替えること、又はそれを実現可能な回路構成を提供することができる。本発明の一態様により、発振周波数の精度を向上させること、又はそれを実現可能な回路構成を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
装置の構成を示す図。 装置の構成を示す図。 装置の構成を示す図。 装置の動作を示す図。 装置の動作を示す図。 装置の動作を示す図。 装置の動作を示す図。 ＰＬＬの構成を示す図。 装置の平面構造を示す図。 装置の断面構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 装置の断面構造を示す図。 装置の断面構造を示す図。 電子機器の図。 実施例に係る装置の写真。 実施例に係る装置の平面構造を示す図。 装置の動作を説明するグラフ。 装置の動作を説明するグラフ。 装置の動作を説明するグラフ。 装置の動作を説明するグラフ。 装置の動作を説明するグラフ。 装置の動作を説明するグラフ。 装置の動作を説明するグラフ。 装置の動作を説明するグラフ。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
本発明の一態様は、集積回路、ＲＦタグ、半導体表示装置など、トランジスタを用いたあらゆる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラを含むＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）が、その範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、半導体膜を用いた回路素子を駆動回路に有している半導体表示装置が、その範疇に含まれる。
本明細書において半導体表示装置とは、液晶素子や発光素子などの表示素子が各画素に形成されたパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを、その範疇に含む。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、本明細書において、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
（実施の形態１）
本実施の形態では、本発明の一態様に係る装置について説明する。本発明の一態様に係る装置にトランジスタ等の半導体素子を用いる場合、本発明の一態様に係る装置を半導体装置と呼んでもよい。
本発明の一態様に係る半導体装置の構成の一例を図１に示す。図１に例示する装置は、発振することにより、クロック信号等の交流信号を生成する機能を有し、発振器（発振回路ともいう）と呼んでもよい。特に、図１に例示する装置は、入力電圧に基づいて信号の周波数（発振周波数ともいう）を変更する機能を有し、電圧制御発振器（電圧制御発振回路ともいう）とも呼んでもよい。
図１に例示する装置は、回路１０１［１］乃至１０１［ｎ］（ｎは３以上の奇数）を有する。回路１０１［１］乃至１０１［ｎ］は、リング状に接続される。具体的には、回路１０１［１］乃至［ｎ−１］のそれぞれは、出力端子が次段の回路の入力端子と接続される。回路１０１［ｎ］は、出力端子が回路１０１［１］の入力端子と接続される。また、回路１０１［ｎ］の出力端子は、端子ＯＵＴと接続される。端子ＯＵＴからは、図１に例示する装置が発振することによって生成される信号が出力される。
なお、図１に例示する装置が発振することによって生成される信号は、バッファ等を介して出力されてもよい。
回路１０１［１］乃至［ｎ］のそれぞれは、入力信号に対し反転した信号を出力する機能を有する。また、回路１０１［１］乃至１０１［ｎ］のそれぞれは、複数のデータを格納する機能を有し、格納した複数のデータに基づいて遅延時間を設定する機能を有する。遅延時間とは、入力信号に対する出力信号の遅延時間である。回路１０１［１］乃至１０１［ｎ］のそれぞれは、複数のデータを格納することができるため、遅延時間を切り替えることができる。
図１に例示する装置は、回路１０１［１］乃至１０１［ｎ］のそれぞれの遅延時間を切り替えることによって、発振周波数を変更することができる。
回路１０１［１］乃至１０１［ｎ］は、それぞれ対応して回路１０２［１］乃至１０２［ｎ］及びインバータ１０３［１］乃至１０３［ｎ］を有することが好ましい。回路１０２［ｉ］（ｉは１以上ｎ−１以下の自然数）は、端子Ａがインバータ１０３［ｉ］の出力端子と電気的に接続され、回路１０２［ｉ］の端子Ｂがインバータ１０３［ｉ＋１］の入力端子と電気的に接続される。回路１０２［ｎ］は、端子Ａがインバータ１０３［ｎ］の出力端子と電気的に接続され、回路１０２［ｎ］の端子Ｂがインバータ１０３［１］の入力端子および端子ＯＵＴに電気的に接続される。即ち、インバータ１０３［１］乃至１０３［ｎ］がリング状に接続され、インバータリングを構成する。そして、インバータ１０３［１］乃至１０３［ｎ］のそれぞれの間に回路１０２［１］乃至１０２［ｎ］のうち対応する一つが接続される。なお、回路１０２［１］乃至１０２［ｎ］について特に限定する必要のない場合、回路１０２と表記する場合がある。また、インバータ１０３［１］乃至１０３［ｎ］について特に限定する必要のない場合、インバータ１０３と表記する場合がある。
回路１０２［１］乃至１０２［ｎ］のそれぞれは、複数のデータを記憶する機能を有し、格納した複数のデータに基づいて端子Ａと端子Ｂとの間の抵抗値を設定する機能を有する。回路１０２［１］乃至１０２［ｎ］のそれぞれは、複数のデータを格納することができるため、端子Ａと端子Ｂとの間の抵抗値を切り替えることができる。
インバータ１０３［１］乃至１０３［ｎ］のそれぞれは、入力信号に対し反転した信号を出力する機能を有する。
なお、インバータ１０３［１］乃至１０３［ｎ］の代わりに、入力信号に対し反転した信号を出力する機能を有する回路を採用してもよい。そのような回路としては、ＮＡＮＤ回路又はＮＯＲ回路などがある。
図１に例示する装置は、回路１０１［１］乃至１０１［ｎ］のそれぞれにおいて、回路１０２の端子Ａと端子Ｂとの間の抵抗値を切り替えることにより、発振周波数を変更することができる。具体的には、回路１０２の端子Ａと端子Ｂとの間の抵抗値を切り替えると、インバータ１０３の出力端子にかかる負荷が変化する。よって、回路１０１［１］乃至１０１［ｎ］のそれぞれにおいて遅延時間が変化するため、発振周波数も変化する。
なお、図１に示す装置において、インバータ１０３［１］乃至１０３［ｎ］のそれぞれの間に回路１０２［１］乃至１０２［ｎ］のうち対応する一つが接続される構成としているが、本実施の形態に示す半導体装置は、これに限られるものではない。インバータ１０３［１］乃至１０３［ｎ］のうち少なくとも２つの間に回路１０２が接続されていれば発振周波数を変化させることができる。
回路１０２［１］乃至１０２［ｎ］はそれぞれ、回路１０４［１］乃至１０４［ｍ］（ｍは２以上の自然数）を有する。回路１０４［１］乃至１０４［ｍ］において、端子Ｃ１乃至Ｃｍが回路１０２の端子Ａと電気的に接続され、端子Ｄ１乃至Ｄｍが回路１０２の端子Ｂと電気的に接続される。また、回路１０４［１］乃至１０４［ｍ］のそれぞれは、配線ＢＬ、配線ＣＯＮＴＥＸＴ［１］乃至ＣＯＮＴＥＸＴ［ｍ］のうち対応する１本の配線、配線ＷＬ［１］乃至ＷＬ［ｍ］のうち対応する１本の配線と電気的に接続される。配線ＷＬ［１］乃至ＷＬ［ｍ］のうち対応する１本の配線とは、回路１０４［ｊ］（ｊは１乃至ｍのいずれか一）においては配線ＷＬ［ｊ］である。また、配線ＣＯＮＴＥＸＴ［１］乃至ＣＯＮＴＥＸＴ［ｍ］のうち対応する１本の配線とは、回路１０４［ｊ］においては配線ＣＯＮＴＥＸＴ［ｊ］である。また、端子Ｃ１乃至Ｃｍについて特に限定する必要のない場合、端子Ｃと表記する場合がある。また、端子Ｄ１乃至Ｄｍについて特に限定する必要のない場合、端子Ｄと表記する場合がある。
なお、以下では、配線ＷＬ、配線ＣＯＮＴＥＸＴが延伸される方向を行方向と呼び、回路１０４［１］乃至１０４［ｍ］が配列されている方向を列方向と呼ぶ場合がある。
ここで、回路１０２の端子Ａは同じ段のインバータ１０３の出力端子と電気的に接続され、回路１０２の端子Ｂは次の段のインバータ１０３の入力端子と電気的に接続されている。よって、本明細書等において、回路１０２の端子Ａを同じ段のインバータ１０３の出力端子と置き換えて表現する場合がある。また、本明細書等において、回路１０２の端子Ｂを次の段のインバータ１０３の入力端子と置き換えて表現する場合がある。つまり、回路１０４［１］乃至１０４［ｍ］において、端子Ｃ１乃至Ｃｍは回路１０２の同じ段のインバータ１０３の出力端子と電気的に接続され、端子Ｄ１乃至Ｄｍが次の段のインバータ１０３の入力端子と電気的に接続されている、ということができる。
回路１０２の詳細な構成の一例として、回路１０２［ｉ］の構成について図２を参照して説明する。
回路１０４［１］乃至１０４［ｍ］のそれぞれは、トランジスタ１０５、トランジスタ１０６、トランジスタ１０７及び容量素子１０８を有する。以下では、回路１０４の例として回路１０４［ｊ］の接続関係について説明する。なお、回路１０４［１］乃至１０４［ｊ−１］、回路１０４［ｊ＋１］乃至１０４［ｍ］の接続関係についても回路１０４［ｊ］同様である。
回路１０４［ｊ］において、トランジスタ１０５の第１の端子は配線ＢＬと電気的に接続され、トランジスタ１０５の第２の端子はトランジスタ１０６のゲートと電気的に接続され、トランジスタ１０５のゲートは配線ＷＬ［ｊ］と電気的に接続される。トランジスタ１０６の第１の端子は端子Ｃｊと電気的に接続される。トランジスタ１０７の第１の端子はトランジスタ１０６の第２の端子と電気的に接続され、トランジスタ１０７の第２の端子は端子Ｄｊと電気的に接続され、トランジスタ１０７のゲートは配線ＣＯＮＴＥＸＴ［ｊ］と電気的に接続される。容量素子１０８の第１の端子はトランジスタ１０６のゲートと電気的に接続され、容量素子１０８の第２の端子は所定の電位が供給される配線と電気的に接続される。
なお、トランジスタ１０６及びトランジスタ１０７は端子Ｃｊと端子Ｄｊとの間に直列に接続されていればよく、トランジスタ１０６及びトランジスタ１０７の位置は反対であってもよい。
回路１０２の端子Ａと端子Ｂとの間の抵抗値は、回路１０４［１］乃至１０４［ｍ］のそれぞれの端子Ｃと端子Ｄとの間の抵抗値の合成抵抗と概ね等しくなる。よって、回路１０２の端子Ａと端子Ｂとの間の抵抗値の切り替えは、回路１０４［１］乃至１０４［ｍ］のそれぞれにおいて端子Ｃと端子Ｄとの間の抵抗値を制御することによって行うことができる。
回路１０４［１］乃至１０４［ｍ］のそれぞれは、ノードＳＮに電位を格納し、その電位に基づいてトランジスタ１０６の第１の端子と第２の端子（以下、ソースとドレインと記載する場合がある。）との間の抵抗値を設定する機能を有する。ノードＳＮへの電位の格納は、トランジスタ１０５をオンにすることにより、配線ＢＬの電位をノードＳＮに入力するとともに、配線ＢＬの電位に基づいた電荷を容量素子１０８に蓄積することによって行うことができる。また、回路１０４［１］乃至１０４［ｍ］のそれぞれは、ノードＳＮにアナログ電位を格納することができる。よって、回路１０４［１］乃至１０４［ｍ］のそれぞれにおいて、ノードＳＮに異なる電位を格納し、トランジスタ１０６の第１の端子と第２の端子との間の抵抗値を異ならせることができる。トランジスタ１０６がＮチャネル型であれば、ノードＳＮの電位が高いほど、トランジスタ１０６の第１の端子と第２の端子との間の抵抗値が小さくなる。また、トランジスタ１０６がＰチャネル型であれば、ノードＳＮの電位が低いほど、トランジスタ１０６の第１の端子と第２の端子との間の抵抗値が小さくなる。
トランジスタ１０５としては、チャネル形成領域に酸化物半導体を有するトランジスタを採用することが好ましい。後述するとおり、チャネル形成領域に酸化物半導体を有するトランジスタはオフ電流が小さいため、容量素子１０８からの電荷の漏れを少なくすることができる。特に、アナログ電位に基づいた電荷を容量素子１０８に蓄積する場合、デジタル電位と比較して微量な電位の変化でもデータを変動させる恐れがある。このため、トランジスタ１０５としてチャネル形成領域に酸化物半導体を有するトランジスタを採用する効果がより顕著に表れる。
なお、ノードＳＮに格納する電位は、トランジスタ１０６がオンになる電位であることが好ましい。よって、トランジスタ１０６のソースとドレインとの間の抵抗値はトランジスタ１０６のオン抵抗と言い換えることもできる。
なお、トランジスタ１０６のゲート容量等のノードＳＮの寄生容量に配線ＢＬの電位に基づいた電荷を蓄積することができれば、容量素子１０８を省略してもよい。
回路１０４［１］乃至１０４［ｍ］のそれぞれは、端子Ｃと端子Ｄとの導通又は非導通を切り替える機能を有する。端子Ｃと端子Ｄとの間の導通又は非導通の切り替えは、トランジスタ１０７のオン又はオフを制御して行うことができる。回路１０４［１］乃至１０４［ｍ］は、トランジスタ１０７がオンであれば、端子Ｃと端子Ｄとが導通するため、端子Ｃと端子Ｄとの間の抵抗値はトランジスタ１０６のソースとドレインとの間の抵抗値に依存した値になる。具体的には、端子Ｃと端子Ｄとの間の抵抗値は、トランジスタ１０６のソースとドレインとの間の抵抗値とトランジスタ１０７がオンであるときのソースとドレインとの間の抵抗値との和と概ね等しくなる。一方、トランジスタ１０７がオフであれば、端子Ｃと端子Ｄとは導通は非導通になるため、トランジスタ１０６のソースとドレインとの間の抵抗値に係らず、端子Ｃと端子Ｄとはハイインピーダンスになる。
つまり、回路１０４［１］乃至１０４［ｍ］のそれぞれは、端子Ｃと端子Ｄとを非導通にするか、端子Ｃと端子Ｄとの間の抵抗値を格納したデータに基づいた値にするかを切り替える機能を有する。
回路１０２の端子Ａと端子Ｂとの間の抵抗値の切り替えは様々な方法を用いることが可能である。
回路１０２の端子Ａと端子Ｂとの間の抵抗値の切り替えは、回路１０４［１］乃至１０４［ｍ］の中から端子Ｃと端子Ｄとを導通にする回路を１つ以上選択し、その数を制御することによって行うことができる。回路１０４［１］乃至１０４［ｍ］のそれぞれに同じデータが格納されている場合、回路１０４［１］乃至１０４［ｍ］のそれぞれにおいてトランジスタ１０６のソースとドレインとの間の抵抗値は同じである。そこで、回路１０４［１］乃至１０４［ｍ］のうち端子Ｃと端子Ｄとを導通にする回路の数を制御することにより、回路１０２の端子Ａと端子Ｂとの間の抵抗値を制御することができる。
回路１０２の端子Ａと端子Ｂとの間の抵抗値の切り替えは、回路１０４［１］乃至１０４［ｍ］の中から端子Ｃと端子Ｄとを導通にする回路を１つ選択し、その回路に格納されているデータに基づいて行うことができる。回路１０４［１］乃至１０４［ｍ］のそれぞれに異なるデータが格納されている場合、回路１０４［１］乃至１０４［ｍ］のそれぞれにおいてトランジスタ１０６のソースとドレインとの間の抵抗値は異なる。そこで、回路１０４［１］乃至１０４［ｍ］のうちどれを選択するかによって、回路１０２の端子Ａと端子Ｂとの間の抵抗値を制御することができる。
なお、上記２つ例を適宜組み合わせてもよい。即ち、回路１０４［１］乃至１０４［ｍ］のうち少なくとも２以上に異なるデータを格納するとともに、回路１０４［１］乃至１０４［ｍ］の中から端子Ｃと端子Ｄとを導通にする回路を１つ以上選択することによって、回路１０２の端子Ａと端子Ｂとの間の抵抗値を切り替えてもよい。
ところで、発振周波数の精度向上の観点において、特定のデータに対応する発振周波数は概略等しいことが好ましい。具体的には、回路１０４［１］乃至１０４［ｍ］のいずれか一に特定のデータを格納する場合、回路１０４［１］乃至１０４［ｍ］のどれに当該データを格納したとしても、発振周波数は概略等しいことが好ましい。
上記の通り、本実施の形態に示す半導体装置は、回路１０１［１］乃至１０１［ｎ］のそれぞれの遅延時間を切り替えることによって、発振周波数を変更することができる。回路１０１［１］乃至１０１［ｎ］のそれぞれの遅延時間は、回路１０２［１］乃至１０２［ｎ］のそれぞれの端子Ａと端子Ｂの間の抵抗値によって決定され、回路１０２の端子Ａと端子Ｂの間の抵抗値は、回路１０４［１］乃至１０４［ｍ］に格納されたデータによって制御される。
逆に言うと、回路１０４［１］乃至１０４［ｍ］に格納されたデータが同じであっても、回路１０２の端子Ａと端子Ｂの間の抵抗値が異なる場合、発振周波数が変化する恐れがある。
例えば、回路１０４［１］にのみ特定のデータを格納する場合と、回路１０４［ｍ］にのみ当該特定のデータと同じデータを格納する場合とについて考える。このとき、端子Ａから端子Ｂまで回路１０４［１］を経由する配線経路と、回路１０４［ｍ］を経由する配線経路とで配線経路の長さが異なると、配線経路の選択によって、端子Ａと端子Ｂの間の配線抵抗が異なることになる。つまり、回路１０４［１］と回路１０４［ｍ］で同じデータを格納しても、発振周波数が異なる恐れがある。
そのため、本実施の形態に示す半導体装置では、回路１０２において、どの回路１０４を経由する配線経路を選択しても端子Ａと端子Ｂの間の配線経路の長さが概略等しくなる構成とする。なお、本明細書等において、「Ａの長さとＢの長さが概略等しい」などと記載する場合、Ａの長さとＢの長さは完全に一致する必要はない。例えば、Ａの長さとＢの長さの差が、Ａの長さまたはＢの長さの２０％以下、好ましくは１０％以下、より好ましくは５％以下、の範囲ならば概略等しいとみなすことができる。
具体的には、図１に示すように回路１０２において、端子Ａと端子Ｃ１の間の配線経路の長さ（ａ１）と、端子Ｄ１と端子Ｂの間の配線経路の長さ（ｂ１）との和が、端子Ａと端子Ｃ２の間の配線経路の長さ（ａ２）と、端子Ｄ２と端子Ｂの間の配線経路の長さ（ｂ２）との和と等しく、また同様に端子Ａと端子Ｃｍの間の配線経路の長さ（ａｍ）と、端子Ｄｍと端子Ｂの間の配線経路の長さ（ｂｍ）との和と等しい。図１に図示してはいないが、端子Ａと端子Ｃ３乃至Ｃｍ−１の間の配線経路および端子Ｄ３乃至Ｄｍ−１と端子Ｂの間の配線経路についても同様のことが言える。
言い換えると、本実施の形態に示す半導体装置では、回路１０２において端子Ａと端子Ｃ１乃至Ｃｍの間に設けられた配線経路の長さと、端子Ｄ１乃至Ｄｍと端子Ｂの間に設けられた配線経路の長さの関係は、
ａ１＋ｂ１＝ａ２＋ｂ２＝……＝ａｍ＋ｂｍとなり、まとめると以下の式（１）で表される。
ここで、回路１０２および回路１０４［ｊ］（ｊは１乃至ｍのいずれか一）において、端子Ａと端子Ｃｊの間の配線経路の長さをａｊとし、端子Ｄｊと端子Ｂの間の配線経路の長さをｂｊとする。また、ＬＬは任意の長さを表す。
回路１０２において端子Ａと端子Ｃ１乃至Ｃｍの間に設けられた配線と、端子Ｄ１乃至Ｄｍと端子Ｂの間に設けられた配線が式（１）の関係を満たすことによって、配線経路の選択によらず、端子Ａと端子Ｂの間の配線抵抗を概略等しくすることができる。これにより、本実施の形態に示す半導体装置は、特定のデータに対応する発振周波数を概略等しくすることができるので、発振周波数の精度を向上させることができる。
ところで、図１に示すように、本実施の形態に示す半導体装置においては、回路１０２［１］乃至１０２［ｎ］およびインバータ１０３［１］乃至１０３［ｎ］が分割して設けられている。すなわち、インバータ１０３［ｋ１］（ｋ１は１以上ｎ以下の奇数）は第１の領域１１３ａに、回路１０２［１］乃至［ｎ］は第２の領域１１２ａに、インバータ１０３［ｋ２］（ｋ２は２以上ｎ−１以下の偶数）は第３の領域１１３ｂに設けられる。基板平面上において、第１の領域１１３ａと第３の領域１１３ｂの間に、第２の領域１１２ａが位置する。
回路１０１［１］および回路１０１［２］に注目すると、回路１０１［１］のインバータ１０３［１］は、第１の領域１１３ａに設けられ、回路１０１［１］の回路１０２［１］および回路１０１［２］の回路１０２［２］は、第２の領域１１２ａに設けられ、回路１０１［２］のインバータ１０３［２］は、第３の領域１１３ｂに設けられる。
このようにインバータ１０３［１］およびインバータ１０３［２］の間の領域に回路１０２［１］及び［２］が設けられているので、回路１０２［１］において端子Ａは第１の領域１１３ａ側に、端子Ｂは第３の領域１１３ｂ側に設けられ、回路１０２［２］において端子Ａは第３の領域１１３ｂ側に、端子Ｂは第１の領域１１３ａ側に設けられる。このとき、回路１０２［１］及び１０２［２］のそれぞれにおいて端子Ａと端子Ｃ１乃至Ｃｍの間に設けられた配線と、端子Ｄ１乃至Ｄｍと端子Ｂの間に設けられた配線は、平面視すると、概略２回回転対称性を有する形状となる。これにより、端子Ａと端子Ｃ１乃至Ｃｍの間に設けられた配線のうちの一つの長さと、端子Ｄ１乃至Ｄｍと端子Ｂの間に設けられた配線のうち対応する一つの長さと、の和が一定になるような関係になる。
このような位置関係で回路１０１、回路１０２およびインバータ１０３が設けられることにより、配線を余計に引き回すことなく、上記式（１）を満たすように、回路１０２の配線を設けることができる。よって、本実施の形態に示す半導体装置は、占有面積の増大を抑制しつつ、発振周波数の精度の向上を図ることができる。
仮に第３の領域１１３ｂを設けず、インバータ１０３をすべて第１の領域１１３ａに設ける場合、回路１０２において、端子Ａと端子Ｂは両方とも第１の領域１１３ａ側に設けられることになる。この場合、回路１０２において端子Ａと端子Ｃ１乃至Ｃｍの間に設けられた配線経路の長さと、端子Ｄ１乃至Ｄｍと端子Ｂの間に設けられた配線経路の長さの関係は、ａ１＋ｂ１＜ａ２＋ｂ２＜……＜ａｍ＋ｂｍとなる。よって、配線経路の選択によって、端子Ａと端子Ｂの間の配線抵抗が変わってしまい、発振周波数の精度が下がってしまう。
また、図１で回路１０１［１］および回路１０１［２］で示すように、奇数段の回路１０１と偶数段の回路１０１を対にして設けることが好ましい。これにより、奇数段の回路１０２と偶数段の回路１０２の配線ＣＯＮＴＥＸＴの延伸方向に平行な方向（行方向）の幅の分のスペース（回路１０２の２つ分の幅）を、それぞれ奇数段のインバータ１０３と偶数段のインバータ１０３に用いることができる。そのため、インバータ１０３を構成するトランジスタのチャネル幅を当該配線ＣＯＮＴＥＸＴの延伸方向に平行な方向に長くすることが効果的である。
また、図１に示す構成において、回路１０１［１］乃至１０１［ｎ］、回路１０２［１］乃至１０２［ｎ］およびインバータ１０３［１］乃至１０３［ｎ］を、第１の領域１１３ａ、第２の領域１１２ａおよび第３の領域１１３ｂに分割して設けたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図３に示すように回路１０１［１］乃至１０１［ｎ］、回路１０２［１］乃至１０２［ｎ］およびインバータ１０３［１］乃至１０３［ｎ］を、第１の領域１１３ａ、第２の領域１１２ａ、第３の領域１１３ｂ、第４の領域１１２ｂおよび第５の領域１１３ｃに分割して設けてもよい。なお、図３において回路１０２の詳細な構成については、図１を参酌することができるので省略する。
ここで、インバータ１０３［ｋ３］（ｋ３は１以上（ｎ＋１）／２以下の奇数）、およびインバータ１０３［ｋ４］（ｋ４は（ｎ＋３）／２以上ｎ−１以下の偶数）は第１の領域１１３ａに設けられる。また、インバータ１０３［ｋ５］（ｋ５は２以上（ｎ−１）／２以下の偶数）は第３の領域１１３ｂに設けられる。また、インバータ１０３［ｋ６］（ｋ６は（ｎ＋５）／２以上ｎ以下の奇数）は第５の領域１１３ｃに設けられる。また、回路１０２［ｋ７］（ｋ７は１以上（ｎ＋１）／２以下の自然数）は第２の領域１１２ａに設けられる。また、回路１０２［ｋ８］（ｋ８は（ｎ＋３）／２以上ｎ以下の自然数）は第４の領域１１２ｂに設けられる。
基板平面上において、第１の領域１１３ａと第３の領域１１３ｂの間に、第２の領域１１２ａが位置し、第１の領域１１３ａと第５の領域１１３ｃの間に第４の領域１１２ｂが位置する。
図１に示す構成と同様に、このような位置関係で回路１０１、回路１０２およびインバータ１０３が設けられることにより、配線を余計に引き回すことなく、上記式（１）を満たすように、回路１０２の配線を設けることができる。よって、図３に示す半導体装置は、占有面積の増大を抑制しつつ、発振周波数の精度の向上を図ることができる。
また、図１に示す構成と同様に、奇数段の回路１０１と偶数段の回路１０１を対にして設けることが好ましい。これにより、奇数段の回路１０２と偶数段の回路１０２の配線ＣＯＮＴＥＸＴの延伸方向に平行な方向（行方向）の幅の分のスペースを、それぞれ奇数段のインバータ１０３と偶数段のインバータ１０３に用いることができる。そのため、インバータ１０３を構成するトランジスタのチャネル幅を当該配線ＣＯＮＴＥＸＴの延伸方向に平行な方向に長くすることが効果的である。
なお、端子Ａと端子Ｂとの間の抵抗値のうちトランジスタ１０６の抵抗値が占める割合が大きいほど、トランジスタ１０６のソースとドレインとの間の抵抗値に対する発振周波数の変化量を大きくすることができる。よって、トランジスタ１０６のＷ（チャネル幅）は、トランジスタ１０７のＷよりも小さいことが好ましい。または、トランジスタ１０６のＷは、インバータ１０３又はインバータ１０３の代わりに採用可能な回路を構成するトランジスタのいずれか一又は全てのトランジスタのＷよりも小さいことが好ましい。
なお、上述したとおり、インバータ１０３の代わりにＮＡＮＤ回路又はＮＯＲ回路などを採用してもよい。ＮＡＮＤ回路又はＮＯＲ回路において、前記ＮＡＮＤ回路又は前記ＮＯＲ回路の出力端子がインバータ１０３の出力端子に対応し、前記ＮＡＮＤ回路又は前記ＮＯＲ回路の第１の入力端子がインバータ１０３の入力端子に対応する。つまり、ＮＡＮＤ回路又はＮＯＲ回路の出力端子は回路１０２の端子Ａと接続され、第１の入力端子は前段の回路１０２の端子Ｂと接続される。また、回路１０１［１］乃至１０１［ｎ］のそれぞれにおいて、ＮＡＮＤ回路又はＮＯＲ回路の第２の入力端子は同じ配線に接続されることが好ましい。そして、ＮＡＮＤ回路又はＮＯＲ回路の第２の入力端子が接続される配線の電位を制御することにより、回路１０２の端子Ａの電位を固定することができる。よって、トランジスタ１０６の第１の端子の電位を固定した状態でトランジスタ１０６のゲートに配線ＢＬの電位を入力することができるため、トランジスタ１０６のゲートとソースとの間の電位差を正確に設定することができる。そのため、トランジスタ１０６のソースとドレインとの間の抵抗値を正確に設定することができる。
以上のような構成とすることにより、本実施の形態に示す半導体装置は、新規の回路構成を提供することができる。または、本実施の形態に示す半導体装置は、発振周波数を切り替えること、又はそれを実現可能な回路構成を提供することができる。または、本実施の形態に示す半導体装置は、発振周波数の精度を向上させること、又はそれを実現可能な回路構成を提供することができる。
次に、図１に例示する装置の動作の一例について図４のタイミングチャートを参照して説明する。図４には、配線ＢＬ、配線ＣＯＮＴＥＸＴ［１］乃至ＣＯＮＴＥＸＴ［ｍ］、配線ＷＬ［１］乃至ＷＬ［ｍ］、回路１０４［１］乃至１０４［ｍ］のノードＳＮの電位、出力端子ＯＵＴの電位の一例を示す。
なお、回路１０１［１］乃至１０１［ｎ］の動作は同じであるため、回路１０１［１］乃至１０１［ｎ］のいずれか一の動作のみを説明する。
まず、回路１０４［１］乃至１０４［ｍ］のそれぞれにデータを格納し、そのデータに基づいてトランジスタ１０６のソースとドレインとの間の抵抗値を設定する。
時刻ｔ０において、配線ＷＬ［１］をハイレベルにし、配線ＢＬを電位Ｖ１にする。これにより、回路１０４［１］は次のように動作する。トランジスタ１０５がオンになるため、トランジスタ１０５を介して配線ＢＬの電位Ｖ１がノードＳＮに入力されるとともに、電位Ｖ１に基づいた電荷が容量素子１０８に蓄積される。その後、配線ＷＬ［１］をローレベルにすることにより、トランジスタ１０５がオフになるため、容量素子１０８に蓄積された電荷によってノードＳＮが電位Ｖ１に維持される。こうして、電位Ｖ１に基づいたデータが回路１０４［１］に格納される。
時刻ｔ１において、配線ＷＬ［２］をハイレベルにし、配線ＢＬを電位Ｖ２にする。これにより、回路１０４［２］は次のように動作する。トランジスタ１０５がオンになるため、トランジスタ１０５を介して配線ＢＬの電位Ｖ２がノードＳＮに入力されるとともに、電位Ｖ２に基づいた電荷が容量素子１０８に蓄積される。その後、配線ＷＬ［２］をローレベルにすることにより、トランジスタ１０５がオフになるため、容量素子１０８に蓄積された電荷によってノードＳＮが電位Ｖ２に維持される。こうして、電位Ｖ２に基づいたデータが回路１０４［２］に格納される。
時刻ｔ２以降でも、配線ＷＬ［３］乃至ＷＬ［ｍ−１］を順次ハイレベルにし、それに合わせて配線ＢＬの電位を適宜設定することにより、回路１０４［３］乃至１０４［ｍ−１］に配線ＢＬの電位に基づいたデータが格納される。
時刻ｔ３において、配線ＷＬ［ｍ］をハイレベルにし、配線ＢＬを電位Ｖｍにする。これにより、回路１０４［ｍ］は次のように動作する。トランジスタ１０５がオンになるため、トランジスタ１０５を介して配線ＢＬの電位ＶｍがノードＳＮに入力されるとともに、電位Ｖｍに基づいた電荷が容量素子１０８に蓄積される。その後、配線ＷＬ［ｍ］をローレベルにすることにより、トランジスタ１０５がオフになるため、容量素子１０８に蓄積された電荷によってノードＳＮが電位Ｖｍに維持される。こうして、電位Ｖｍに基づいたデータが回路１０４［ｍ］に格納される。
以上のとおり、配線ＷＬ［１］乃至配線［ｍ］を順次ハイレベルにし、配線ＢＬの電位を適宜設定することにより、回路１０４［１］乃至１０４［ｍ］のそれぞれに配線ＢＬの電位に基づいたデータを順次格納することができる。
なお、時刻ｔ０乃至ｔ４において、配線ＣＯＮＴＥＸＴ［１］乃至ＣＯＮＴＥＸＴ［ｍ］をハイレベルにしてもよいしローレベルにしてもよい。つまり、回路１０４［１］乃至１０４［ｍ］のそれぞれにおいてトランジスタ１０７はオンでもよいしオフでもよい。図４には、時刻ｔ０乃至ｔ４において、配線ＣＯＮＴＥＸＴ［１］乃至ＣＯＮＴＥＸＴ［ｍ］をローレベルにすることにより、回路１０４［１］乃至１０４［ｍ］のそれぞれにおいてトランジスタ１０７をオフにしている場合を例示する。よって、回路１０４［１］乃至１０４［ｍ］のそれぞれにおいて端子Ｃと端子Ｄとが非導通になるため、回路１０２の端子Ａと端子Ｂとはハイインピーダンスになる。そのため、時刻ｔ０乃至ｔ４においては、図１に例示する装置は発振しない。また、回路１０４［１］乃至１０４［ｍ］のそれぞれにおいて、トランジスタ１０７をオフにすることにより、端子Ｂが浮遊状態になる。そのため、端子Ｂの電位は徐々にグランド等の所定に電位になる。例えば、端子Ｂの電位がローレベルに相当する電位である場合には、次段のインバータ１０３の出力はハイレベル電位になる。つまり、端子Ａの電位を固定することができる。よって、トランジスタ１０６の第１の端子の電位を固定した状態でトランジスタ１０６のゲートに配線ＢＬの電位を入力することができるため、トランジスタ１０６のゲートとソースとの間の電位差を正確に設定することができる。そのため、トランジスタ１０６のソースとドレインとの間の抵抗値を正確に設定することができる。
なお、図４には、電位Ｖ１乃至Ｖｍが同じ値である場合を例示する。ただし、これに限定されない。
なお、回路１０４［ｊ］に格納される配線ＢＬの電位を電位Ｖｊと示す。
なお、図４には、配線ＷＬ［１］乃至ＷＬ［ｍ］を順次ハイレベルにする場合を例示したが、この動作に限定されない。配線ＷＬ［１］乃至ＷＬ［ｍ］を任意の順番でハイレベルにしてもよい。配線ＷＬ［１］乃至ＷＬ［ｍ］のうち２つ以上の配線を同時にハイレベルにしてもよい。配線ＷＬ［１］乃至ＷＬ［ｍ］にハイレベルにしない配線があってもよい。また、前述した事項を組み合わせてもよい。
なお、図４には、配線ＷＬ［１］乃至ＷＬ［ｍ］をハイレベルにすることによって、トランジスタ１０５がオンになる場合を例示しているが、その動作はこれに限定されない。配線ＷＬ［１］乃至ＷＬ［ｍ］をローレベルにすることによって、トランジスタ１０５がオンになってもよい。トランジスタ１０５がオンになる配線ＷＬ［１］乃至ＷＬ［ｍ］の電位をアクティブと呼び、トランジスタ１０５がオフにする配線ＷＬ［１］乃至ＷＬ［ｍ］の電位を非アクティブ（インアクティブともいう）と呼んでもよい。同様に、トランジスタ１０７がオンになる配線ＣＯＮＴＥＸＴ［１］乃至ＣＯＮＴＥＸＴ［ｍ］の電位をアクティブと呼び、トランジスタ１０７がオフにする配線ＣＯＮＴＥＸＴ［１］乃至ＣＯＮＴＥＸＴ［ｍ］の電位を非アクティブと呼んでもよい。
次に、回路１０４［１］乃至１０４［ｍ］のそれぞれにおいて、端子Ｃと端子Ｄとの導通又は非導通を制御することによって、回路１０２の端子Ａと端子Ｂとの間の抵抗値を切り替える。そして、回路１０２の端子Ａと端子Ｂとの間の抵抗値に基づいて端子ＯＵＴの信号の周波数を変更する。
時刻ｔ４において、配線ＣＯＮＴＥＸＴ［１］をハイレベルにするとともに、配線ＣＯＮＴＥＸＴ［２］乃至ＣＯＮＴＥＸＴ［ｍ］をローレベルにする。これにより、回路１０４［１］においては、トランジスタ１０７がオンになるため、端子Ｃと端子Ｄとの間の抵抗値はトランジスタ１０６のソースとドレインとの間の抵抗値に基づいた値になる。つまり、回路１０４［１］の端子Ｃと端子Ｄとの間の抵抗値は格納されたデータに基づいた値になる。また、回路１０４［２］乃至１０４［ｍ］のそれぞれにおいては、トランジスタ１０７がオフになるため、端子Ｃと端子Ｄとが非導通になる。よって、端子ＯＵＴの信号の周波数は、回路１０４［１］に格納されたデータに基づいて決定される。
時刻ｔ５において、配線ＣＯＮＴＥＸＴ［１］乃至ＣＯＮＴＥＸＴ［２］をハイレベルにするとともに、配線ＣＯＮＴＥＸＴ［３］乃至［ｍ］をローレベルにする。これにより、回路１０４［１］乃至１０４［２］のそれぞれにおいては、トランジスタ１０７がオンになるため、端子Ｃと端子Ｄとの間の抵抗値はトランジスタ１０６のソースとドレインとの間の抵抗値に基づいた値になる。つまり、回路１０４［１］乃至１０４［２］の端子Ｃと端子Ｄとの間の抵抗値は格納されたデータに基づいた値になる。また、回路１０４［３］乃至［ｍ］のそれぞれのトランジスタ１０７がオフになるため、端子Ｃと端子Ｄとが非導通になる。よって、端子ＯＵＴの信号の周波数は、回路１０４［１］乃至１０４［２］に格納されたデータに基づいて決定される。
時刻ｔ５においては回路１０４［１］乃至１０４［ｍ］のうち２つの回路において端子Ｃと端子Ｄとが導通するのに対し、時刻ｔ４においては回路１０４［１］乃至１０４［ｍ］のうち１つの回路において端子Ｃと端子Ｄとが導通する。よって、時刻ｔ５において設定される回路１０２の端子Ａと端子Ｂとの間の抵抗値は時刻ｔ４において設定される回路１０２の端子Ａと端子Ｂとの間の抵抗値よりも小さくなるため、時刻ｔ５において決定される端子ＯＵＴの信号の周波数は時刻ｔ４において決定される端子ＯＵＴの信号の周波数よりも高くなる。
時刻ｔ６において、配線ＣＯＮＴＥＸＴ［１］乃至ＣＯＮＴＥＸＴ［ｍ］をハイレベルにする。これにより、回路１０４［１］乃至［ｍ］において、各々のトランジスタ１０７がオンになるため、端子Ｃと端子Ｄとの間の抵抗値はトランジスタ１０６のソースとドレインとの間の抵抗値に基づいた値になる。つまり、回路１０４［１］乃至１０４［ｍ］の各々の端子Ｃと端子Ｄとの間の抵抗値は格納されたデータに基づいた値になる。よって、端子ＯＵＴの信号の周波数は、回路１０４［１］乃至１０４［ｍ］に格納されたデータに基づいて決定される。
時刻ｔ６においては回路１０４［１］乃至１０４［ｍ］のうちｍ個の回路において端子Ｃと端子Ｄとが導通するのに対し、時刻ｔ４においては回路１０４［１］乃至１０４［ｍ］のうち１つの回路において端子Ｃと端子Ｄとが導通し、時刻ｔ５においては回路１０４［１］乃至［ｍ］のうち２つの回路において端子Ｃと端子Ｄとが導通する。よって、時刻ｔ６において設定される回路１０２の端子Ａと端子Ｂとの間の抵抗値は時刻ｔ４及び時刻ｔ５において設定される回路１０２の端子Ａと端子Ｂとの間の抵抗値よりも小さくなるため、時刻ｔ６において決定される端子ＯＵＴの信号の周波数は時刻ｔ４及び時刻ｔ５において決定される端子ＯＵＴの信号の周波数よりも高くなる。
以上のとおり、回路１０４［１］乃至１０４［ｍ］のうち端子Ｃと端子Ｄとが導通する回路の数に基づいて、端子ＯＵＴの信号の周波数を変更することができる。
なお、図４では、配線ＢＬの電位Ｖ１乃至Ｖｍが同じ値である場合、即ち回路１０４［１］乃至［ｍ］のそれぞれに同じデータを格納する場合を例示しているが、その動作はこれに限定されない。例えば、配線ＢＬの電位Ｖ１乃至Ｖｍは互いに異なる値でもよい。即ち、回路１０４［１］乃至１０４［ｍ］のそれぞれに異なるデータを格納してもよい。または、配線ＢＬの電位Ｖ１乃至Ｖｍのうち少なくとも２つを異なる値としてもよい。即ち、回路１０４［１］乃至１０４［ｍ］のうち少なくとも２つに異なるデータを格納してもよい。
図５は、配線ＷＬ［１］乃至ＷＬ［ｍ］がハイレベルになる毎に、配線ＢＬの電位が高くなる場合を例示する。電位Ｖ１乃至Ｖｍは、電位Ｖ２が電位Ｖ１よりも高く、電位Ｖｍが電位Ｖｍ−１よりも高いといったように、電位Ｖｊが電位Ｖｊ−１よりも高く且つ電位Ｖｊ＋１よりも低いといった関係にある。
図５では、時刻ｔ４において配線ＣＯＮＴＥＸＴ［１］をハイレベルにし、時刻ｔ５において配線ＣＯＮＴＥＸＴ［２］をハイレベルにし、時刻ｔ６において配線ＣＯＮＴＥＸＴ［ｍ］をハイレベルにする場合を例示する。即ち、端子ＯＵＴの信号の周波数は、時刻ｔ４においては回路１０４［１］に格納されたデータに基づいて決定され、時刻ｔ５においては回路１０４［２］に格納されたデータに基づいて決定され、時刻ｔ６においては回路１０４［ｍ］に格納されたデータに基づいて決定される。
電位Ｖ２は電位Ｖ１よりも高いため、回路１０４［２］のトランジスタ１０６のソースとドレインとの間の抵抗値は回路１０４［１］のトランジスタ１０６のソースとドレインとの間の抵抗値よりも小さくなる。よって、時刻ｔ５において設定される回路１０２の端子Ａと端子Ｂとの間の抵抗値は時刻ｔ４において設定される回路１０２の端子Ａと端子Ｂとの間の抵抗値よりも小さくなるため、時刻ｔ５において決定される端子ＯＵＴの信号の周波数は時刻ｔ４において決定される端子ＯＵＴの信号の周波数よりも高くなる。
電位Ｖｍは電位Ｖ１及び電位Ｖ２よりも高いため、回路１０４［ｍ］のトランジスタ１０６のソースとドレインとの間の抵抗値は回路１０４［１］及び回路１０４［２］のトランジスタ１０６のソースとドレインとの間の抵抗値よりも小さくなる。よって、時刻ｔ６において設定される回路１０２の端子Ａと端子Ｂとの間の抵抗値は時刻ｔ４及び時刻ｔ５において設定される回路１０２の端子Ａと端子Ｂとの間の抵抗値よりも小さくなるため、時刻ｔ６において決定される端子ＯＵＴの信号の周波数は時刻ｔ４及びｔ５において決定される端子ＯＵＴの信号の周波数よりも高くなる。
以上のとおり、回路１０４［１］乃至１０４［ｍ］のうち端子Ｃと端子Ｄとが導通する回路に格納されているデータに基づいて、端子ＯＵＴの信号の周波数を変更することができる。
図６は、電位Ｖ１乃至Ｖｍ−１を同じ値とし、電位Ｖｍを電位Ｖ１乃至Ｖｍ−１よりも低くした場合を例示する。
図６では、時刻ｔ４において配線ＣＯＮＴＥＸＴ［ｍ］をハイレベルにし、時刻ｔ５において配線ＣＯＮＴＥＸＴ［１］をハイレベルにし、時刻ｔ６において配線ＣＯＮＴＥＸＴ［１］乃至ＣＯＮＴＥＸＴ［２］をハイレベルにする場合を例示する。即ち、端子ＯＵＴの信号の周波数は、時刻ｔ４においては回路１０４［ｍ］に格納されたデータに基づいて決定され、時刻ｔ５においては回路１０４［１］に格納されたデータに基づいて決定され、時刻ｔ６においては回路１０４［１］乃至１０４［２］に格納されたデータに基づいて決定される。
電位Ｖ１は電位Ｖｍよりも高いため、回路１０４［１］のトランジスタ１０６のソースとドレインとの間の抵抗値は回路１０４［ｍ］のトランジスタ１０６のソースとドレインとの間の抵抗値よりも小さくなる。よって、時刻ｔ５において設定される回路１０２の端子Ａと端子Ｂとの間の抵抗値は時刻ｔ４において設定される回路１０２の端子Ａと端子Ｂとの間の抵抗値よりも小さくなるため、時刻ｔ５において決定される端子ＯＵＴの信号の周波数は時刻ｔ４において決定される端子ＯＵＴの信号の周波数よりも高くなる。
時刻ｔ６においては回路１０４［１］乃至１０４［２］の端子Ｃと端子Ｄとが導通するのに対し、時刻ｔ５においては回路１０４［１］端子Ｃと端子Ｄとが導通する。よって、時刻ｔ６において設定される回路１０２の端子Ａと端子Ｂとの間の抵抗値は時刻ｔ５において設定される回路１０２の端子Ａと端子Ｂとの間の抵抗値よりも小さくなるため、時刻ｔ６において決定される端子ＯＵＴの信号の周波数は時刻ｔ５において決定される端子ＯＵＴの信号の周波数よりも高くなる。
以上のように、図４及び図５に例示する動作を組み合わせてもよい。
次に、端子ＯＵＴの信号の周波数を正確に設定するための回路１０４［１］乃至１０４［ｍ］のそれぞれへのデータの格納方法について図７を参照して説明する。
なお、便宜上、ｍが２である場合について説明する。つまり、回路１０２は、回路１０４［１］及び回路１０４［２］を有する。
なお、初期状態として、回路１０４［１］及び回路１０４［２］にデータは格納されていないものとする。つまり、回路１０４［１］及び回路１０４［２］のそれぞれにおいて、ノードＳＮの電位はトランジスタ１０６がオフになる電位であるものとする。
時刻ｔ０において、配線ＣＯＮＴＥＸＴ［１］をハイレベルにする。これにより、回路１０４［１］において、トランジスタ１０７がオンになる。ただし、トランジスタ１０６がオフであるため、端子Ｃと端子Ｄが非導通になる。よって、図１に例示する装置は発振しない。
時刻ｔ１において、配線ＷＬ［１］をハイレベルにし、配線ＢＬを電位Ｖ１にする。これにより、回路１０４［１］において、トランジスタ１０５がオンになるため、トランジスタ１０５を介して配線ＢＬの電位Ｖ１がノードＳＮに入力されるとともに、電位Ｖ１に基づいた電荷が容量素子１０８に蓄積される。そして、トランジスタ１０６のソースとドレインとの間の抵抗値は電位Ｖ１に基づいた値になる。また、回路１０４［１］において、トランジスタ１０７がオンであるため、図１に例示する装置が発振し、端子ＯＵＴの信号の周波数がｆ（Ｖ１）になる。
時刻ｔ２において、配線ＣＯＮＴＥＸＴ［１］をローレベルにする。これにより、回路１０４［１］において、トランジスタ１０７がオフになる。よって、図１に例示する装置が発振しなくなる。
時刻ｔ３において、配線ＣＯＮＴＥＸＴ［２］をハイレベルにする。これにより、回路１０４［２］において、トランジスタ１０７がオンになる。ただし、トランジスタ１０６がオフであるため、端子Ｃと端子Ｄとが非導通になる。よって、図１に例示する装置は発振しない。
時刻ｔ４において、配線ＷＬ［２］をハイレベルにし、配線ＢＬを電位Ｖ２にする。これにより、回路１０４［２］において、トランジスタ１０５がオンになるため、トランジスタ１０５を介して配線ＢＬの電位Ｖ２がノードＳＮに入力されるとともに、電位Ｖ２に基づいた電荷が容量素子１０８に蓄積される。そして、トランジスタ１０６のソースとドレインとの間の抵抗値は電位Ｖ２に基づいた値になる。また、回路１０４［２］において、トランジスタ１０７がオンであるため、図１に例示する装置が発振し、端子ＯＵＴの信号の周波数がｆ（Ｖ２）になる。
時刻ｔ５において、配線ＣＯＮＴＥＸＴ［２］をローレベルにする。これにより、回路１０４［２］において、トランジスタ１０７がオフになる。よって、図１に例示する装置が発振しなくなる。
時刻ｔ６において、配線ＣＯＮＴＥＸＴ［１］をハイレベルにする。これにより、回路１０４［１］において、トランジスタ１０７がオンになる。よって、図１に例示する装置が発振する。ただし、時刻ｔ６では回路１０４［２］においてトランジスタ１０６がオンであるため、時刻ｔ１時点と比較して、回路１０２の端子Ａと端子Ｂとの間の負荷が増加している。そのため、時刻ｔ６における端子ＯＵＴの信号の周波数は、時刻ｔ１における端子ＯＵＴの信号の周波数がｆ（Ｖ１）よりも低くなる。
時刻ｔ７において、配線ＷＬ［１］をハイレベルにし、配線ＢＬを電位Ｖ１’にする。これにより、回路１０４［１］において、トランジスタ１０５がオンになるため、トランジスタ１０５を介して配線ＢＬの電位Ｖ１’がノードＳＮに入力されるとともに、電位Ｖ１’に基づいた電荷が容量素子１０８に蓄積される。そして、トランジスタ１０６のソースとドレインとの間の抵抗値は電位Ｖ１’に基づいた値になる。また、回路１０４［１］において、トランジスタ１０７がオンであるため、図１に例示する装置が発振する。ここで、電位Ｖ１’は、時刻ｔ７における端子ＯＵＴの信号の周波数をｆ（Ｖ１）にする値であり、電位Ｖ１よりも高い値である。よって、端子ＯＵＴの信号の周波数がｆ（Ｖ１）と概ね等しくなる。
時刻ｔ８において、配線ＣＯＮＴＥＸＴ［１］をローレベルにする。これにより、回路１０４［１］において、トランジスタ１０７がオフになる。よって、図１に例示する装置が発振しなくなる。
時刻ｔ９において、配線ＣＯＮＴＥＸＴ［２］をハイレベルにする。これにより、回路１０４［２］において、トランジスタ１０７がオンになる。よって、図１に例示する装置が発振する。ただし、時刻ｔ９における回路１０４［１］のノードＳＮの電位は、時刻ｔ４時点における回路１０４［１］のノードＳＮの電位よりも高くなっている。つまり、時刻ｔ９における回路１０４［１］のトランジスタ１０６のソースとドレインとの間の抵抗値は時刻ｔ４における回路１０４［１］のトランジスタ１０６のソースとドレインとの間の抵抗値よりも小さくなっている。或いは、時刻ｔ９における回路１０４［１］のトランジスタ１０６のゲート容量は時刻ｔ４における回路１０４［１］のトランジスタ１０６のゲート容量よりも大きくなっている。よって、時刻ｔ９における回路１０２の端子Ａと端子Ｂとの間の負荷は、時刻ｔ４時点と比較して増加している。そのため、時刻ｔ９における端子ＯＵＴの信号の周波数は、時刻ｔ４における端子ＯＵＴの信号の周波数がｆ（Ｖ２）よりも低くなる。
時刻ｔ１０において、配線ＷＬ［２］をハイレベルにし、配線ＢＬを電位Ｖ２’にする。これにより、回路１０４［２］において、トランジスタ１０５がオンになるため、トランジスタ１０５を介して配線ＢＬの電位Ｖ２’がノードＳＮに入力されるとともに、電位Ｖ２’に基づいた電荷が容量素子１０８に蓄積される。そして、トランジスタ１０６のソースとドレインとの間の抵抗値は電位Ｖ２’に基づいた値になる。また、回路１０４［２］において、トランジスタ１０７がオンであるため、図１に例示する装置が発振する。ここで、電位Ｖ２’は、時刻ｔ１０における端子ＯＵＴの信号の周波数をｆ（Ｖ２）にする値であり、電位Ｖ２よりも高い値である。よって、端子ＯＵＴの信号の周波数がｆ（Ｖ２）と概ね等しくなる。
時刻ｔ１１において、配線ＣＯＮＴＥＸＴ［２］をローレベルにする。これにより、回路１０４［２］において、トランジスタ１０７がオフになる。よって、図１に例示する装置が発振しなくなる。
その後、時刻ｔ６乃至ｔ１１までの動作を繰り返すことにより、配線ＣＯＮＴＥＸＴ［１］をハイレベルにしたときの端子ＯＵＴの信号の周波数をｆ（Ｖ１）に収束させ、配線ＣＯＮＴＥＸＴ［２］をハイレベルにしたときの端子ＯＵＴの信号の周波数をｆ（Ｖ２）に収束させることができる。
以上のような構成とすることにより、本実施の形態に示す半導体装置は、新規の回路構成を提供することができる。または、本実施の形態に示す半導体装置は、発振周波数を切り替えること、又はそれを実現可能な回路構成を提供することができる。または、本実施の形態に示す半導体装置は、発振周波数の精度を向上させること、又はそれを実現可能な回路構成を提供することができる。
本実施の形態は、他の実施の形態等の本明細書等において開示する構成と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、実施の形態１において説明した装置を用いたＰＬＬについて説明する。
図８に例示するＰＬＬは、位相比較器２０１、ループフィルタ２０２、電圧制御発振器２０３、及び分周器２０４を有する。
位相比較器２０１は、２つの入力信号の位相差を検出し、検出結果を電圧信号として出力する機能を有する。即ち、位相比較器２０１は、ｆｉｎの周波数の信号とｆｏｕｔ／Ｎの周波数の信号との位相差を電圧信号として出力する機能を有する。
ループフィルタ２０２は、電圧制御発振器２０３に入力するための直流電圧信号ＤＡＴＡを生成する機能を有する。また、ループフィルタ２０２は、位相比較器２０１の出力信号に含まれる高周波成分を取り除く機能を有する。ループフィルタ２０２としては、ローパスフィルタがある。
電圧制御発振器２０３は、ＤＡＴＡに依存して特定の発振周波数を示すクロック信号を出力する機能を有する。電圧制御発振器２０３としては、図１に例示する装置を採用することができる。なお、ＤＡＴＡが配線ＢＬの電位に対応する。なお、図１に例示する装置は、図８に示すようにバッファを介して信号を出力してもよい。
分周器２０４は、電圧制御発振器２０３から出力された特定の発振周波数を示すクロック信号を１／Ｎ倍に変化させたクロック信号を生成する機能を有する。
なお、ＤＡＴＡが配線ＢＬの電位に対応する。また、ＤＡＴＡは、分周器２０４においてＮを変化させることによって制御することができる。即ち、電圧制御発振器２０３の回路１０１［１］乃至１０１［ｎ］のそれぞれに格納するデータは、分周器２０４においてＮを変化させることによって制御することができる。
本実施の形態は、他の実施の形態等の本明細書等において開示する構成と適宜組み合わせて実施することができる。
（実施の形態３）
〈半導体装置の平面構造・断面構造の例〉
本実施の形態では、先の実施の形態に示す半導体装置の構造の例について図９乃至図１４を用いて説明する。
なお、以下に示す構造は、先の実施の形態に示す半導体装置の一例にすぎず、用いる材料や構造など、半導体装置の具体的な構成はここで示すものに限定される必要はない。
先の実施の形態において、図１および図２で示した回路１０４［１］および回路１０４［２］について、ｍ＝２の場合の構造の一例を図９および図１０を用いて説明する。図９（Ａ）および図９（Ｂ）は回路１０４［１］および回路１０４［２］の平面図である。また、図１０は、図９（Ａ）および図９（Ｂ）に示す一点鎖線Ｘ１−Ｘ２および一点鎖線Ｘ３−Ｘ４に対応する断面図である。
なお、図９（Ａ）は図１０に示す絶縁膜３１４より下に位置する主な構造を示した平面図であり、図９（Ｂ）は図１０に示す絶縁膜３１４より上に位置する主な構造を示した平面図である。また、図９において、回路１０４［２］の構成で回路１０４［１］と重複する構成については、符号および詳細な説明を省略しており、これらについては回路１０４［１］の構成についての記載を参酌することができる。
図９および図１０に示す半導体装置の一例として、下部に第１の半導体材料をチャネル形成領域に用いるトランジスタ１０６［１］とトランジスタ１０７［１］が形成され、上部に第２の半導体材料をチャネル形成領域に用いるトランジスタ１０５［１］が形成される場合について示す。
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
ただし、本発明の一態様に係る半導体装置はこれに限られるものではなく、トランジスタ１０５、トランジスタ１０６およびトランジスタ１０７に同じ半導体材料を用いる構成としてもよい。この場合、トランジスタ１０５、トランジスタ１０６およびトランジスタ１０７を同じ層に形成することもできる。
トランジスタ１０６［１］およびトランジスタ１０７［１］ は、基板３００上に形成された絶縁膜３１０の上に形成されている。
トランジスタ１０６［１］は、絶縁膜３１０上に形成された半導体膜３２０と、半導体膜３２０上に形成されたゲート絶縁膜３２２ａと、ゲート絶縁膜３２２ａ上に設けられたゲート電極３２４ａと、ゲート絶縁膜３２２ａ上にゲート電極３２４ａの側面に接するように設けられたサイドウォール絶縁膜３２６ａと、を有する。トランジスタ１０６［１］は、半導体膜３２０のゲート電極３２４ａと重なる部分にチャネル形成領域３２０ｆを有し、チャネル形成領域３２０ｆを挟むように不純物領域３２０ａおよび不純物領域３２０ｂが設けられる。不純物領域３２０ａおよび不純物領域３２０ｂは、トランジスタ１０６［１］のソース領域またはドレイン領域として機能する。また、半導体膜３２０において、不純物領域３２０ａおよび不純物領域３２０ｂとチャネル形成領域３２０ｆとの間、サイドウォール絶縁膜３２６ａと重なる領域に不純物領域３２０ｄを設けることが好ましい。不純物領域３２０ｄは、不純物領域３２０ａおよび不純物領域３２０ｂより不純物濃度が低いＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能することが好ましい。
また、トランジスタ１０７［１］は、絶縁膜３１０上に形成された半導体膜３２０と、半導体膜３２０上に形成されたゲート絶縁膜３２２ｂと、ゲート絶縁膜３２２ｂ上に設けられたゲート電極３２４ｂと、ゲート絶縁膜３２２ｂ上にゲート電極３２４ｂの側面に接するように設けられたサイドウォール絶縁膜３２６ｂと、を有する。トランジスタ１０７［１］は、半導体膜３２０のゲート電極３２４ｂと重なる部分にチャネル形成領域３２０ｇを有し、チャネル形成領域３２０ｇを挟むように不純物領域３２０ｂおよび不純物領域３２０ｃが設けられる。不純物領域３２０ｂおよび不純物領域３２０ｃは、トランジスタ１０７［１］のソース領域またはドレイン領域として機能する。また、半導体膜３２０において、不純物領域３２０ｂおよび不純物領域３２０ｃとチャネル形成領域３２０ｇとの間、サイドウォール絶縁膜３２６ｂと重なる領域に不純物領域３２０ｅを設けることが好ましい。不純物領域３２０ｅは、不純物領域３２０ｂおよび不純物領域３２０ｃより不純物濃度が低いＬＤＤ領域として機能することが好ましい。
ここで、半導体膜３２０は、非晶質、微結晶、多結晶または単結晶である、シリコン、炭化シリコン、ゲルマニウムまたはシリコンゲルマニウムなどの半導体を用いることができる。シリコンの薄膜を用いて半導体膜３２０を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
絶縁膜３１０は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、ゲート絶縁膜３２２ａ、ゲート絶縁膜３２２ｂ、サイドウォール絶縁膜３２６ａおよびサイドウォール絶縁膜３２６ｂも絶縁膜３１０に用いることができる上記の絶縁膜を用いて形成することができる。
基板３００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板を用いることができる。
また、基板３００としては絶縁基板を用いてもよい。該絶縁基板として、例えば、ガラス基板、石英基板、プラスチック基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどが挙げられる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。
本実施の形態では、基板３００上に絶縁膜３１０が設けられ、絶縁膜３１０上に半導体膜３２０が設けられたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を例示しているが、その構成はこれに限られるものではない。例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等の半導体基板に素子分離法を用いてトランジスタを形成してもよい。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法等を用いることができる。また、基板３００として、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、などを用いてもよい。
ゲート電極３２４ａおよびゲート電極３２４ｂとしては、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極３２４ａおよびゲート電極３２４ｂを形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
不純物領域３２０ａ乃至不純物領域３２０ｅは、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を半導体膜３２０に添加して形成される。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）などを用いればよく、ｐ型を付与する不純物元素としては、硼素（Ｂ）やアルミニウム（Ａｌ）などを用いればよい。
トランジスタ１０６［１］およびトランジスタ１０７［１］の上に絶縁膜３１１が形成され、絶縁膜３１１の上に導電膜３２８ａ乃至導電膜３２８ｃが形成されている。導電膜３２８ａは絶縁膜３１１に設けられた開口部を介して不純物領域３２０ａと接続され、導電膜３２８ｂは絶縁膜３１１に設けられた開口部を介して不純物領域３２０ｃと接続され、導電膜３２８ｃは絶縁膜３１１に設けられた開口部を介してゲート電極３２４ａと接続される。
ここで、導電膜３２８ａは、トランジスタ１０６［１］のソース電極またはドレイン電極の一方として機能し、導電膜３２８ｂはトランジスタ１０７［１］のソース電極またはドレイン電極の一方として機能する。なお、図１０に示すトランジスタ１０６［１］およびトランジスタ１０７［１］は明示的にソース電極またはドレイン電極の他方を有さないが、便宜上、このような状態の素子を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。
導電膜３２８ａ乃至導電膜３２８ｃとしては、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは低抵抗材料の合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、導電膜３２８ａ乃至導電膜３２８ｃはアルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、導電膜３２８ａ乃至導電膜３２８ｃにＣｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。また、導電膜３２８ａ乃至導電膜３２８ｃなどは、スパッタリング法またはＣＶＤ法などを用いて成膜することができる。
絶縁膜３１１は、絶縁膜３１０に用いることができる上記の絶縁膜を用いて形成することができる。また、絶縁膜３１１は、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
なお、絶縁膜３１１をＣＶＤ法により形成することで、絶縁膜３１１の水素含有量が高まる。このような絶縁膜３１１存在下、加熱処理を行うことにより、半導体膜３２０を水素化し、水素によりダングリングボンドを終端させ、半導体膜３２０中の欠陥を低減することができる。このように、半導体膜３２０のダングリングボンドを終端させることにより、トランジスタ１０６［１］およびトランジスタ１０７［１］の信頼性を向上させることができる。
導電膜３２８ａ乃至導電膜３２８ｃおよび絶縁膜３１１の上に絶縁膜３１２が形成され、絶縁膜３１２の上に導電膜３３０ａ乃至導電膜３３０ｃ、導電膜３３２、導電膜３３４および導電膜３３６が形成されている。導電膜３３０ａは絶縁膜３１２に設けられた開口部を介して導電膜３２８ａと接続され、導電膜３３０ｂは絶縁膜３１２に設けられた開口部を介して導電膜３２８ｂと接続され、導電膜３３０ｃは絶縁膜３１２に設けられた開口部を介して導電膜３２８ｃと接続される。また、図１０で示していないが、導電膜３３２は、導電膜３３０ｃがゲート電極３２４ａと電気的に接続されるのと同様に絶縁膜３１２および絶縁膜３１１に設けられた開口部を介してゲート電極３２４ｂと電気的に接続される。
ここで、導電膜３３２は、図９（Ａ）において行方向に延伸して設けられており、先の実施の形態に示す配線ＣＯＮＴＥＸＴ［１］として機能する。また、導電膜３３４は、容量素子１０８［１］の第２の端子として機能する。なお、導電膜３３４は、図９（Ａ）において行方向に延伸して設けられており、回路１０２［１］乃至１０２［ｎ］の回路１０４［１］においても容量素子１０８［１］の第２の端子として機能する。
導電膜３３６は、トランジスタ１０５［１］のバックゲートとして機能する。このような導電膜３３６を設けることにより、トランジスタ１０５［１］のしきい値電圧の制御を行うことができる。導電膜３３６は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他の配線から与えられている状態であっても良い。導電膜３３６の状態は、トランジスタ１０５［１］のしきい値電圧の制御に応じて適宜設定することができる。なお、導電膜３３６は、図９（Ａ）において行方向に延伸して設けられており、回路１０２［１］乃至１０２［ｎ］の回路１０４［１］においてもトランジスタ１０５［１］のバックゲートとして機能する。また、トランジスタ１０５［１］は少なくとも一つのゲート電極を有していればよく、必ずしもバックゲートとして機能する導電膜３３６を設けなくてもよい。
導電膜３３０ａ乃至導電膜３３０ｃ、導電膜３３２、導電膜３３４および導電膜３３６は、導電膜３２８ａおよび導電膜３２８ｂに用いることができる上記の材料を用いて形成することができる。
絶縁膜３１２は、絶縁膜３１０に用いることができる上記の絶縁膜を用いて形成することができる。また、絶縁膜３１２は、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
なお、絶縁膜３１２は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などの平坦化処理を行って平坦性の向上を図ることが好ましい。
絶縁膜３１３の上に絶縁膜３１４が形成され、絶縁膜３１４の上に絶縁膜３１５が形成されている。
上記の通り、トランジスタ１０６［１］およびトランジスタ１０７［１］の半導体膜３２０の近傍に設けられる絶縁膜３１１などの中の水素でシリコンのダングリングボンドを終端させた。しかしながら、トランジスタ１０５［１］の酸化物半導体膜３４０の近傍に設けられる絶縁膜中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ１０５［１］の信頼性を低下させる要因となる場合がある。よって、下層に設けられたトランジスタ１０６［１］およびトランジスタ１０７［１］と、上層に設けられたトランジスタ１０５［１］との間に位置する絶縁膜３１４として、水素の拡散を防止する機能を有する絶縁膜を設けることは特に効果的である。絶縁膜３１４により、下層に水素を閉じ込めることでトランジスタ１０６［１］およびトランジスタ１０７［１］の信頼性が向上することに加え、絶縁膜３１４は下層から上層に水素が拡散することが抑制されることでトランジスタ１０５［１］の信頼性も同時に向上させることができる。
絶縁膜３１４としては、例えば、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
絶縁膜３１５として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いる。絶縁膜３１５としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウムを単層または積層して用いることができる。
なお、絶縁膜３１５は、ＣＭＰ法などの平坦化処理を行って平坦性の向上を図ることが好ましい。
トランジスタ１０５［１］は、絶縁膜３１５上に形成されている。トランジスタ１０５［１］は、絶縁膜３１５上に、酸化物半導体膜３４０と、酸化物半導体膜３４０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜３４４ａ及び導電膜３４４ｂと、酸化物半導体膜３４０の上に接して形成されたゲート絶縁膜３４６と、ゲート絶縁膜３４６を間に挟んで酸化物半導体膜３４０と重なるゲート電極３４８と、を有する。また、導電膜３４４ａは、容量素子１０８［１］の第１の端子として機能する。
ここで、酸化物半導体膜３４０は、絶縁膜３１５上において順に積層された酸化物半導体膜３４０ａ乃至酸化物半導体膜３４０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ１０５［１］が有する酸化物半導体膜３４０が、単膜の金属酸化物膜で構成されていても良い。
また、絶縁膜３１５上には導電膜３４２ａおよび導電膜３４２ｂも形成されている。導電膜３４２ａは絶縁膜３１３乃至絶縁膜３１５に設けられた開口部を介して導電膜３３０ａと接続され、導電膜３４２ｂは絶縁膜３１３乃至絶縁膜３１５に設けられた開口部を介して導電膜３３０ｂと接続され、導電膜３４４ａは絶縁膜３１３乃至絶縁膜３１５に設けられた開口部を介して導電膜３３０ｃと接続される。
導電膜３４２ａ、導電膜３４２ｂ、導電膜３４４ａおよび導電膜３４４ｂは、導電膜３２８ａおよび導電膜３２８ｂに用いることができる上記の材料を用いて形成することができる。
ゲート絶縁膜３４６には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜３４６は上記材料の積層であってもよい。なお、ゲート絶縁膜３４６に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。
また、ゲート絶縁膜３４６の積層構造の一例について説明する。ゲート絶縁膜３４６は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、ゲート絶縁膜３４６は、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化ハフニウムを用いた場合、酸化シリコンを用いた場合と比べて、ゲート絶縁膜３４６の膜厚を大きくできるため、等価酸化膜厚を１０ｎｍ以下または５ｎｍ以下とした場合でも、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。
ここで、ゲート電極３４８は、図９（Ｂ）において行方向に延伸して設けられており、先の実施の形態に示す配線ＷＬ［１］として機能する。
ゲート電極３４８は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極３４８は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極３４８は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
なお、酸化物半導体膜にチャネル形成領域を有するトランジスタ、および当該酸化物半導体膜の詳細な説明については後述する。
トランジスタ１０５［１］および絶縁膜３１５の上に絶縁膜３１６が形成され、絶縁膜３１６の上に絶縁膜３１７が形成されている。
絶縁膜３１６は酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有することが好ましい。絶縁膜３１６としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜３１６に適用するのに好ましい。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体膜３４０に拡散させることもできる。
絶縁膜３１７は、絶縁膜３１０に用いることができる上記の絶縁膜を用いて形成することができる。
絶縁膜３１７上に導電膜３５０ａ乃至３５０ｃが形成されている。導電膜３５０ａは絶縁膜３１６および絶縁膜３１７に設けられた開口部Ｃ１を介して導電膜３４２ａと接続され、導電膜３５０ｂは絶縁膜３１６および絶縁膜３１７に設けられた開口部Ｄ１を介して導電膜３４２ｂと接続され、導電膜３５０ｃは絶縁膜３１６および絶縁膜３１７に設けられた開口部を介して導電膜３４４ｂと接続されている。
導電膜３５０ａは、図９（Ｂ）において列方向に延伸して設けられており、回路１０４［２］において絶縁膜３１１乃至３１７に設けられた開口部Ｃ２を介してトランジスタ１０６［２］のソース領域またはドレイン領域の一方と電気的に接続される。また、導電膜３５０ａの一方は、図１に示す第１の領域１１３ａまで延伸されて同じ段のインバータ１０３の出力端子と電気的に接続され、導電膜３５０ａの他方は、図９に示す回路はｍ＝２の場合について例示しているので、開口部Ｃ２を介してトランジスタ１０６［２］とコンタクトを取ったところで途切れる。つまり、導電膜３５０ａは、先の実施の形態に示す端子Ａと端子Ｃ１および端子Ａと端子Ｃ２の間の配線として機能する。
また、導電膜３５０ｂは、図９（Ｂ）において列方向に延伸して設けられており、回路１０４［２］において絶縁膜３１１乃至３１７に設けられた開口部Ｄ２を介してトランジスタ１０７［２］のソース領域またはドレイン領域の一方と電気的に接続される。また、図９に示す回路はｍ＝２の場合について例示しているので、導電膜３５０ｂの一方は、開口部Ｄ１を介してトランジスタ１０７［１］とコンタクトを取ったところで途切れており、導電膜３５０ｂの他方は、図１に示す第３の領域１１３ｂまで延伸されて次の段のインバータ１０３の入力端子と電気的に接続される。つまり、導電膜３５０ｂは、先の実施の形態に示す端子Ｄ１と端子Ｂおよび端子Ｄ２と端子Ｂの間の配線として機能する。
ここで、開口部Ｃ１に設けられた導電膜は、トランジスタ１０６［１］のソース領域またはドレイン領域の一方と電気的に接続されており、図２に示す端子Ｃ１とみなすことができる。同様に、開口部Ｃ２に設けられた導電膜は、図２に示す端子Ｃ２とみなすことができ、開口部Ｄ１に設けられた導電膜は、図２に示す端子Ｄ１とみなすことができ、開口部Ｄ２に設けられた導電膜は、図２に示す端子Ｄ２とみなすことができる。
よって、開口部Ｃ１と開口部Ｃ２の間の距離をａ２−ａ１とみなし、開口部Ｄ１と開口部Ｄ２の間の距離をｂ１−ｂ２とみなすことができる。図９に示すように、本実施の形態に示す半導体装置においては、関係はａ２−ａ１＝ｂ１−ｂ２となる。これは先の実施の形態に示す式（１）を満たす。
つまり、開口部Ｃ１と開口部Ｃ２の間の距離が開口部Ｄ１と開口部Ｄ２の間の距離と概略等しい構成とすることにより、回路１０４の配線経路の選択によらず、回路１０２の端子Ａと端子Ｂの間の配線抵抗を概略等しくすることができる。また、言い換えると、導電膜３５０ａにおける、開口部Ｃ１と重なる部分と開口部Ｃ２と重なる部分の間の距離が、導電膜３５０ｂにおける、開口部Ｄ１と重なる部分と開口部Ｄ２と重なる部分の間の距離と概略等しい構成とすることにより、回路１０４の配線経路の選択によらず、回路１０２の端子Ａと端子Ｂの間の配線抵抗を概略等しくすることができる。これにより、本実施の形態に示す半導体装置は、特定のデータに対応する発振周波数を概略等しくすることができるので、発振周波数の精度を向上させることができる。
また、導電膜３５０ｃは、図９（Ｂ）において列方向に延伸して設けられており、回路１０４［２］において絶縁膜３１７および絶縁膜３１６に設けられた開口部を介してトランジスタ１０５［２］のソース電極またはドレイン電極の一方と電気的に接続される。また、図９に示す回路はｍ＝２の場合について例示しているので、導電膜３５０ｃの一方は、開口部を介してトランジスタ１０５［１］とコンタクトを取ったところで途切れている。つまり、導電膜３５０ｃは、先の実施の形態に示す配線ＢＬとして機能する。
導電膜３５０ａ乃至導電膜３５０ｃは、導電膜３２８ａおよび導電膜３２８ｂに用いることができる上記の材料を用いて形成することができる。
以上のような構成とすることにより、本実施の形態に示す半導体装置は、新規の回路構成を提供することができる。または、本実施の形態に示す半導体装置は、発振周波数を切り替えること、又はそれを実現可能な回路構成を提供することができる。または、本実施の形態に示す半導体装置は、発振周波数の精度を向上させること、又はそれを実現可能な回路構成を提供することができる。
なお、導電膜３５０ａと不純物領域３２０ａの接続では、絶縁膜の開口部と導電膜を繰り返して形成したが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、絶縁膜３１７乃至絶縁膜３１１に一括で開口部を形成し、導電膜３５０ａと不純物領域３２０ａを直接接続するような構成としてもよい。また、これは、回路１０４の他の開口部と導電膜についても同様のことが言える。
また、容量素子１０８［１］において、第２の端子として機能する導電膜３３４を第１の端子として機能する導電膜３４４ａの下に設けたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、導電膜３４４ａの上に第２の端子として機能する導電膜を設け、絶縁膜３１６を誘電体として用いる構成としてもよい。
また、図１０では、トランジスタ１０５［１］が、ゲート電極３４８に対応したチャネル形成領域を有する場合を例示している。しかし、トランジスタ１０５［１］は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。また、本実施の形態では、トランジスタ１０５とトランジスタ１０６およびトランジスタ１０７とが、重畳しない構成となっているが、本実施の形態に示す半導体装置はこれに限られるものではなく、トランジスタ１０５とトランジスタ１０６および／またはトランジスタ１０７とが、重畳する構成としてもよい。また、本実施の形態では、トランジスタ１０５のチャネル長方向とトランジスタ１０６およびトランジスタ１０７のチャネル長方向とが、平行な構成となっているが、本実施の形態に示す半導体装置はこれに限られるものではなく、トランジスタ１０５のチャネル長方向とトランジスタ１０６およびトランジスタ１０７のチャネル長方向とが、平行にならない構成としてもよい。
〈トランジスタについて〉
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成例について説明する。
図１１に、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成を、一例として示す。図１１（Ａ）には、トランジスタ９０の上面図を示す。なお、図１１（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１１（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図１１（Ｂ）に示し、一点鎖線Ａ３−Ａ４における断面図を図１１（Ｃ）に示す。
図１１に示すように、トランジスタ９０は、基板９７に形成された絶縁膜９１上において順に積層された酸化物半導体膜９２ａ及び酸化物半導体膜９２ｂと、酸化物半導体膜９２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、酸化物半導体膜９２ｂ、導電膜９３及び導電膜９４上の酸化物半導体膜９２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。なお、基板９７は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半導体素子が形成された素子基板であってもよい。
ここで、トランジスタ９０は、上述のトランジスタ１０５と対応しており、絶縁膜９１は絶縁膜３１５と、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃは酸化物半導体膜３４０と、導電膜９３および導電膜９４は導電膜３４４ａおよび導電膜３４４ｂと、絶縁膜９５はゲート絶縁膜３４６と、導電膜９６はゲート電極３４８と、が対応する。
また、トランジスタ９０の、具体的な構成の別の一例を、図１２に示す。図１２（Ａ）には、トランジスタ９０の上面図を示す。なお、図１２（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１２（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図１２（Ｂ）に示し、一点鎖線Ａ３−Ａ４における断面図を図１２（Ｃ）に示す。
図１２に示すように、トランジスタ９０は、絶縁膜９１上において順に積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと、酸化物半導体膜９２ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ、導電膜９３及び導電膜９４上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。
なお、図１１及び図１２では、積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃを用いるトランジスタ９０の構成を例示している。トランジスタ９０が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。
酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃが順に積層されている半導体膜をトランジスタ９０が有する場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜９２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜９２ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタ９０が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜９２ｂにチャネル領域が形成される。即ち、酸化物半導体膜９２ｂと絶縁膜９５との間に酸化物半導体膜９２ｃが設けられていることによって、絶縁膜９５と離隔している酸化物半導体膜９２ｂに、チャネル領域を形成することができる。
また、酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ９０の電界効果移動度が高くなる。
また、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ９０の閾値電圧が変動してしまう。しかし、酸化物半導体膜９２ａは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ９０の閾値電圧等の電気的特性のばらつきを、低減することができる。
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜９２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜９２ｂとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
具体的に、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
なお、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜９２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
３層構造の半導体膜において、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜９２ｂが結晶質であることにより、トランジスタ９０に安定した電気的特性を付与することができるため、酸化物半導体膜９２ｂは結晶質であることが好ましい。
なお、チャネル形成領域とは、トランジスタ９０の半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
例えば、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
また、酸化物半導体膜９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜９２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
なお、酸化物半導体膜９２ａ乃至９２ｃは、スパッタリング法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。
不純物元素を低減することで、このような高純度化された酸化物半導体膜は膜中のキャリア密度が低減されている。膜中のキャリア密度は、例えば、１×１０１７個／ｃｍ３以下、又は１×１０１５個／ｃｍ３以下、又は１×１０１３個／ｃｍ３以下、又は８×１０１１個／ｃｍ３以下、とすることができる。より好ましくは、キャリア密度を８×１０１１個／ｃｍ３未満、１×１０１１個／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満とし、１×１０−９個／ｃｍ３以上とすることができる。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
また、トランジスタ９０において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタ９０の移動度及びオン電流を高めることができ、それにより、トランジスタ９０を用いた半導体装置の高速動作を実現することができる。
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ９０に用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜９２ｂにまで達していることが、トランジスタ９０の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好ましい。
絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜９１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜９１は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
なお、図１１及び図１２に示すトランジスタ９０は、チャネル領域が形成される酸化物半導体膜９２ｂの端部のうち、導電膜９３及び導電膜９４とは重ならない端部、言い換えると、導電膜９３及び導電膜９４が位置する領域とは異なる領域に位置する端部と、導電膜９６とが、重なる構成を有する。酸化物半導体膜９２ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいと考えられる。しかし、図１１及び図１２に示すトランジスタ９０では、導電膜９３及び導電膜９４とは重ならない酸化物半導体膜９２ｂの端部と、導電膜９６とが重なるため、導電膜９６の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜９２ｂの端部を介して導電膜９３と導電膜９４の間に流れる電流を、導電膜９６に与える電位によって制御することができる。このようなトランジスタ９０の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。
具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオフとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ９０では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜９２ｂの端部における導電膜９３と導電膜９４の間の長さが短くなっても、トランジスタ９０のオフ電流を小さく抑えることができる。よって、トランジスタ９０は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオンとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ９０の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜９２ｂの端部と、導電膜９６とが重なることで、酸化物半導体膜９２ｂにおいてキャリアの流れる領域が、絶縁膜９５に近い酸化物半導体膜９２ｂの界面近傍のみでなく、酸化物半導体膜９２ｂの広い範囲においてキャリアが流れるため、トランジスタ９０におけるキャリアの移動量が増加する。この結果、トランジスタ９０のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３、２：１：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。特に、Ｉｎ、Ｇａ、Ｚｎのｍｏｌ数比が２：１：３のターゲットを用いて作製されたＣＡＡＣ−ＯＳ膜は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう）を高くすることができるので、当該ＣＡＡＣ−ＯＳ膜にチャネル形成領域を有するトランジスタの周波数特性（ｆ特）を高めることができる。
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
また、酸化物半導体膜に含まれる水分または水素などの不純物をさらに低減して、酸化物半導体膜を高純度化するために、加熱処理を行ってもよい。
例えば、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体膜に加熱処理を施す。なお、酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。
なお、不活性ガス雰囲気で加熱処理した後に、酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。なお、加熱処理は、酸化物半導体膜の形成後であれば、いつ行ってもよい。例えば、酸化物半導体膜の選択的なエッチング後に加熱処理を行ってもよい。
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。処理時間は２４時間以内とする。
加熱処理は、電気炉、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。
〈半導体装置の断面構造の変形例１〉
図１３に、図２に示すトランジスタ１０５およびトランジスタ１０６に対応する断面構造の一例を示す。トランジスタ２２はトランジスタ１０５に対応し、トランジスタ２３はトランジスタ１０６に対応する。なお、破線Ａ１−Ａ２で示す領域では、トランジスタ２２及びトランジスタ２３のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ２２及びトランジスタ２３のチャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ２２のチャネル長方向とトランジスタ２３のチャネル長方向とが、必ずしも一致していなくともよい。
なお、トランジスタのチャネル長方向とは、ソース（ソース領域またはソース電極）及びドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
また、図１３では、酸化物半導体膜にチャネル形成領域を有するトランジスタ２２が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ２３上に形成されている場合を例示している。
トランジスタ２３は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ２３は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ２２はトランジスタ２３上に積層されていなくとも良く、トランジスタ２２とトランジスタ２３とは、同一の層に形成されていても良い。
シリコンの薄膜を用いてトランジスタ２３を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ２３が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１３では、単結晶シリコン基板を基板４００として用いる場合を例示している。
また、トランジスタ２３は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法等を用いることができる。図１３では、トレンチ分離法を用いてトランジスタ２３を電気的に分離する場合を例示している。具体的に、図１３では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタ２３を素子分離させて電気的に分離する場合を例示している。
また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ２３の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタ２３は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。
トランジスタ２３では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ２３の基板上における占有面積を小さく抑えつつ、トランジスタ２３におけるキャリアの移動量を増加させることができる。その結果、トランジスタ２３は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ２３のオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタ２３の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
トランジスタ２３上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。
そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。
導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。そして、絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジスタ２２が設けられている。
トランジスタ２２は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。なお、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、導電膜４３３は、上記開口部において導電膜４１８に接続されている。
なお、図１３において、トランジスタ２２は、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極を、さらに有していても良い。
トランジスタ２２が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他の配線から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
なお、一般的に、電位（電圧）は、相対的な値であり、基準の電位からの相対的な大きさによってその値が決定される。したがって、「接地」「ＧＮＤ」「グラウンド」などと記載されている場合であっても、必ずしも、電位が０ボルトであるとは限らないものとする。例えば、回路で最も低い電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。または、回路で中間くらいの電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定されることとなる。
ここで、あるトランジスタＴが、半導体膜を間に挟んで存在する一対のゲートを有している場合、一方のゲートには信号Ａが、他方のゲートには固定電位Ｖｂが与えられてもよい。
信号Ａは、例えば、導通状態または非導通状態を制御するための信号である。信号Ａは、電位Ｖ１、または電位Ｖ２（Ｖ１＞Ｖ２とする）の２種類の電位をとるデジタル信号であってもよい。例えば、電位Ｖ１を高電源電位とし、電位Ｖ２を低電源電位とすることができる。信号Ａは、アナログ信号であってもよい。
固定電位Ｖｂは、例えば、トランジスタＴのしきい値電圧ＶｔｈＡを制御するための電位である。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２であってもよい。この場合、固定電位Ｖｂを生成するための電位発生回路を別途設ける必要がなく好ましい。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２と異なる電位であってもよい。固定電位Ｖｂを低くすることで、しきい値電圧ＶｔｈＡを高くできる場合がある。その結果、ゲートーソース間電圧Ｖｇｓが０Ｖのときのドレイン電流を低減し、トランジスタＴを有する回路のリーク電流を低減できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも低くしてもよい。固定電位Ｖｂを高くすることで、しきい値電圧ＶｔｈＡを低くできる場合がある。その結果、ゲートーソース間電圧ＶｇｓがＶＤＤのときのドレイン電流を向上させ、トランジスタＴを有する回路の動作速度を向上できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも高くしてもよい。
また、トランジスタＴの一方のゲートには信号Ａが、他方のゲートには信号Ｂが与えられてもよい。信号Ｂは、例えば、トランジスタＴの導通状態または非導通状態を制御するための信号である。信号Ｂは、電位Ｖ３、または電位Ｖ４（Ｖ３＞Ｖ４とする）の２種類の電位をとるデジタル信号であってもよい。例えば、電位Ｖ３を高電源電位とし、電位Ｖ４を低電源電位とすることができる。信号Ｂは、アナログ信号であってもよい。
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと同じデジタル値を持つ信号であってもよい。この場合、トランジスタＴのオン電流を向上し、トランジスタＴを有する回路の動作速度を向上できる場合がある。このとき、信号Ａの電位Ｖ１は信号Ｂの電位Ｖ３と異なっていても良い。また、信号Ａの電位Ｖ２は信号Ｂの電位Ｖ４と異なっていても良い。例えば、信号Ｂが入力されるゲートに対応するゲート絶縁膜が、信号Ａが入力されるゲートに対応するゲート絶縁膜よりも厚い場合、信号Ｂの電位振幅（Ｖ３−Ｖ４）を、信号Ａの電位振幅（Ｖ１−Ｖ２）より大きくしても良い。そうすることで、トランジスタＴの導通状態または非導通状態に対して、信号Ａが与える影響と、信号Ｂが与える影響と、を同程度とすることができる場合がある。
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと異なるデジタル値を持つ信号であってもよい。この場合、トランジスタＴの制御を信号Ａと信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。例えば、トランジスタＴがｎチャネル型である場合、信号Ａが電位Ｖ１であり、かつ、信号Ｂが電位Ｖ３である場合のみ導通状態となる場合や、信号Ａが電位Ｖ２であり、かつ、信号Ｂが電位Ｖ４である場合のみ非導通状態となる場合には、一つのトランジスタでＮＡＮＤ回路やＮＯＲ回路等の機能を実現できる場合がある。また、信号Ｂは、しきい値電圧ＶｔｈＡを制御するための信号であってもよい。例えば、信号Ｂは、トランジスタＴを有する回路が動作している期間と、当該回路が動作していない期間と、で電位が異なる信号であっても良い。信号Ｂは、回路の動作モードに合わせて電位が異なる信号であってもよい。この場合、信号Ｂは信号Ａほど頻繁には電位が切り替わらない場合がある。
信号Ａと信号Ｂが共にアナログ信号である場合、信号Ｂは、信号Ａと同じ電位のアナログ信号、信号Ａの電位を定数倍したアナログ信号、または、信号Ａの電位を定数だけ加算もしくは減算したアナログ信号等であってもよい。この場合、トランジスタＴのオン電流を向上し、トランジスタＴを有する回路の動作速度を向上できる場合がある。信号Ｂは、信号Ａと異なるアナログ信号であってもよい。この場合、トランジスタＴの制御を信号Ａと信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。
信号Ａがデジタル信号、信号Ｂがアナログ信号であってもよい。信号Ａがアナログ信号、信号Ｂがデジタル信号であってもよい。
また、トランジスタＴの一方のゲートには固定電位Ｖａが、他方のゲートには固定電位Ｖｂが与えられてもよい。トランジスタＴの両方のゲートに固定電位を与える場合、トランジスタＴを、抵抗素子と同等の素子として機能させることができる場合がある。例えば、トランジスタＴがｎチャネル型である場合、固定電位Ｖａまたは固定電位Ｖｂを高く（低く）することで、トランジスタの実効抵抗を低く（高く）することができる場合がある。固定電位Ｖａ及び固定電位Ｖｂを共に高く（低く）することで、一つのゲートしか有さないトランジスタによって得られる実効抵抗よりも低い（高い）実効抵抗が得られる場合がある。
また、図１３では、トランジスタ２２が、ゲート電極４３４に対応したチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ２２は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、図１３に示すように、トランジスタ２２は、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ２２が有する半導体膜４３０が、単膜の金属酸化物膜で構成されていても良い。
〈半導体装置の断面構造の変形例２〉
図１４に、図２に示すトランジスタ１０５およびトランジスタ１０６に対応する断面構造の一例を示す。
なお、図１４では、酸化物半導体膜にチャネル形成領域を有するトランジスタ２２が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ２３上に形成されている場合を例示している。なお、トランジスタ２２がトランジスタ１０５に、トランジスタ２３がトランジスタ１０６に対応している。
トランジスタ２３は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ２３は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ２２はトランジスタ２３上に積層されていなくとも良く、トランジスタ２２とトランジスタ２３とは、同一の層に形成されていても良い。
シリコンの薄膜を用いてトランジスタ２３を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ２３が形成される半導体基板６０１は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１４では、単結晶シリコン基板を半導体基板６０１として用いる場合を例示している。
また、トランジスタ２３は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１４では、トレンチ分離法を用いてトランジスタ２３を電気的に分離する場合を例示している。具体的に、図１４では、半導体基板６０１にエッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域６１０により、トランジスタ２３を素子分離により電気的に分離された場合を例示している。
トランジスタ２３上には、絶縁膜６１１が設けられている。絶縁膜６１１には開口部が形成されている。そして、上記開口部には、トランジスタ２３のソース及びドレインにそれぞれ電気的に接続されている導電膜６２５及び導電膜６２６と、トランジスタ２３のゲートに電気的に接続されている導電膜６２７とが、形成されている。
そして、導電膜６２５は、絶縁膜６１１上に形成された導電膜６３４に電気的に接続されており、導電膜６２６は、絶縁膜６１１上に形成された導電膜６３５に電気的に接続されており、導電膜６２７は、絶縁膜６１１上に形成された導電膜６３６に電気的に接続されている。
導電膜６３４乃至導電膜６３６上には、絶縁膜６１２が形成されている。絶縁膜６１２には開口部が形成されており、上記開口部に、導電膜６３６に電気的に接続された導電膜６３７が形成されている。そして、導電膜６３７は、絶縁膜６１２上に形成された導電膜６５１に、電気的に接続されている。
また、導電膜６５１上には、絶縁膜６１３が形成されている。絶縁膜６１３には開口部が形成されており、上記開口部に、導電膜６５１に電気的に接続された導電膜６５２が形成されている。そして、導電膜６５２は、絶縁膜６１３上に形成された導電膜６５３に、電気的に接続されている。また、絶縁膜６１３上には、導電膜６４４が形成されている。
導電膜６５３及び導電膜６４４上には絶縁膜６６１が形成されている。そして、図１４では、絶縁膜６６１上にトランジスタ２２が形成されている。
トランジスタ２２は、絶縁膜６６１上に、酸化物半導体を含む半導体膜７０１と、半導体膜７０１上の、ソースまたはドレインとして機能する導電膜７２１及び導電膜７２２と、半導体膜７０１、導電膜７２１及び導電膜７２２上のゲート絶縁膜６６２と、ゲート絶縁膜６６２上に位置し、導電膜７２１と導電膜７２２の間において半導体膜７０１と重なっているゲート電極７３１と、を有する。なお、導電膜７２２は、絶縁膜６６１に設けられた開口部において、導電膜６５３に電気的に接続されている。
そして、トランジスタ２２では、半導体膜７０１において、導電膜７２１に重なる領域と、ゲート電極７３１に重なる領域との間に、領域７１０が存在する。また、トランジスタ２２では、半導体膜７０１において、導電膜７２２に重なる領域と、ゲート電極７３１に重なる領域との間に、領域７１１が存在する。領域７１０及び領域７１１に、導電膜７２１、導電膜７２２、及びゲート電極７３１をマスクとしてアルゴン等の希ガス、ｐ型の導電型を半導体膜７０１に付与する不純物、或いは、ｎ型の導電型を半導体膜７０１に付与する不純物を添加することで、半導体膜７０１のうちゲート電極７３１に重なる領域よりも、領域７１０及び領域７１１の抵抗率を下げることができる。
そして、トランジスタ２２上に、絶縁膜６６３が設けられている。
なお、図１４において、トランジスタ２２は、ゲート電極７３１を半導体膜７０１の片側において少なくとも有していれば良いが、トランジスタ２２は、半導体膜７０１を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタ２２が、半導体膜７０１を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他の配線から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１４では、トランジスタ２２が、ゲート電極７３１に対応したチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ２２は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
本実施の形態は、他の実施の形態等の本明細書等において開示する構成と適宜組み合わせて実施することができる。
（実施の形態４）
〈電子機器の例〉
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図１５に示す。
図１５（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１５（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
図１５（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
図１５（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
図１５（Ｆ）は自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、自動車の各種集積回路に用いることができる。
なお、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとっているような第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。なお、ある値について、「このような範囲であることが好ましい」、「これらを満たすことが好適である」などと記載されていたとしても、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」などと記載されていたとしても、必ずしも、それらの記載には、限定されない。
別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜とその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そして、その発明の一態様は明確であると言える。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。
本実施例においては、本発明の一態様に係る電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）を作製し、評価した結果について説明する。本実施例に係るＶＣＯの回路構成は、上記実施の形態で図２および図３に示す装置の回路構成で作製した。本実施例に係るＶＣＯは、回路１０１［１］乃至１０１［ｎ］をｎ＝１０１とし、回路１０４［１］乃至１０４［ｍ］をｍ＝２のとしたものと、ｍ＝８としたものと、で２種類に分けて作製した。
本実施例に係るＶＣＯは、回路１０１［１］乃至１０１［１０１］を有し、回路１０１［１］乃至１０１［１０１］は、リング状に接続される。具体的には、回路１０１［１］乃至１０１［１００］のそれぞれは、出力端子が次段の回路の入力端子と接続される。回路１０１［１０１］は、出力端子が回路１０１［１］の入力端子と接続される。また、回路１０１［５１］の出力端子は、端子ＯＵＴとも接続される。端子ＯＵＴからは、ＶＣＯが発振することによって生成される信号が出力される。
回路１０１［１］乃至１０１［１０１］のそれぞれは、回路１０２及びインバータ１０３を有する。回路１０２は、端子Ａがインバータ１０３の出力端子と接続され、回路１０２の端子Ｂが次段のインバータ１０３の入力端子と接続される。即ち、１０１個のインバータ１０３がリング状に接続され、インバータリングを構成する。そして、各インバータ１０３の間に回路１０２が接続される。また、回路１０２は、配線ＢＬ、配線ＣＯＮＴＥＸＴ［１］乃至ＣＯＮＴＥＸＴ［ｍ］及び配線ＷＬ［１］乃至ＷＬ［ｍ］と接続される。
図３において、第２の領域１１２ａは、回路１０２［１］乃至１０２［５１］から構成されており、第４の領域１１２ｂは、回路１０２［５２］乃至１０２［１０１］から構成されている。また、第３の領域１１３ｂは、インバータ１０３［ｉ１］（ｉ１は２以上５０以下の偶数）から構成される。第１の領域１１３ａはインバータ１０３［ｉ２］（ｉ２は１以上５１以下の奇数）と、インバータ１０３［ｉ３］（ｉ３は５２以上１００以下の偶数）と、から構成される。第５の領域１１３ｃは、インバータ１０３［ｉ４］（ｉ４は５３以上１０１以下の奇数）から構成される。
ここで、インバータ１０３は、低電源電位として接地電位ＧＮＤを、高電源電位として電位ＶＲＯを与える。また、配線ＢＬは、低電源電位として接地電位ＧＮＤを、高電源電位として電位ＶＤＡＴＡを与える。なお、以下で配線ＢＬから入力する信号をＡＶＤ（ａｎａｌｏｇ ｖｏｌｔａｇｅ ｄａｔａ）と呼ぶ場合もある。また、配線ＷＬ［１］乃至ＷＬ［ｍ］は、低電源電位として電位ＶＳＳを、高電源電位として電位ＶＤＡＴＡを与える。また、配線ＣＯＮＴＥＸＴ［１］乃至ＣＯＮＴＥＸＴ［ｍ］は、低電源電位として接地電位ＧＮＤを、高電源電位として電位ＶＣＯＮＴＥＸＴを与える。
回路１０２は、回路１０４［１］乃至１０４［ｍ］を有する。回路１０４［１］乃至１０４［ｍ］のそれぞれは、端子Ｃが回路１０２の端子Ａと接続され、回路１０４［１］乃至１０４［ｍ］の端子Ｄが回路１０２の端子Ｂと接続される。また、回路１０４［１］乃至［ｍ］のそれぞれは、配線ＢＬ、配線ＣＯＮＴＥＸＴ［１］乃至ＣＯＮＴＥＸＴ［ｍ］のうち対応する１本の配線、配線ＷＬ［１］乃至ＷＬ［ｍ］のうち対応する１本の配線と接続される。配線ＷＬ［１］乃至ＷＬ［ｍ］のうち対応する１本の配線とは、回路１０４［ｊ］（ｊは１乃至ｍのいずれか一）においては配線ＷＬ［ｊ］である。また、配線ＣＯＮＴＥＸＴ［１］乃至ＣＯＮＴＥＸＴ［ｍ］のうち対応する１本の配線とは、回路１０４［ｊ］においては配線ＣＯＮＴＥＸＴ［ｊ］である。
回路１０４［１］乃至１０４［ｍ］のそれぞれは、トランジスタ１０５、トランジスタ１０６、トランジスタ１０７及び容量素子１０８を有する。トランジスタ１０５の第１の端子は配線ＢＬと接続され、トランジスタ１０５の第２の端子はトランジスタ１０６のゲートと接続され、トランジスタ１０５のゲートは配線ＷＬ［１］乃至ＷＬ［ｍ］のうち対応する１本の配線と接続される。トランジスタ１０６の第１の端子は端子Ｃと接続される。トランジスタ１０７の第１の端子はトランジスタ１０６の第２の端子と接続され、第２の端子はトランジスタ１０７の端子Ｄと接続され、トランジスタ１０７のゲートは配線ＣＯＮＴＥＸＴ［１］乃至ＣＯＮＴＥＸＴ［ｍ］のうち対応する１本の配線と接続される。容量素子１０８の第１の端子はトランジスタ１０６のゲートと接続され、容量素子１０８の第２の端子は所定の電位が供給される配線と接続される。
トランジスタ１０５は、チャネル長を１μｍ、チャネル幅を４μｍとし、トランジスタ１０６およびトランジスタ１０７は、チャネル長を０．５μｍ、チャネル幅を１６μｍとした。また、トランジスタ１０６およびトランジスタ１０７は、チャネル形成領域にシリコンを用いている。
トランジスタ１０５は、チャネル形成領域にＩｎ−Ｇａ−Ｚｎ酸化物であるＣＡＡＣ−ＯＳ膜を用いている。これにより、トランジスタ１０５はオフ電流が非常に小さくなっており、容量素子１０８に貯めた電荷の漏れを少なくすることができる。さらに、トランジスタ１０５をオフ状態とするときは、トランジスタ１０５のゲートに接地電位ＧＮＤより低い電位ＶＳＳを印加して非導通状態とすることで、トランジスタ１０５のオフ電流をより低減し、容量素子１０８の電荷保持特性を向上させている。
また、トランジスタ１０５は、バックゲートを有しており、バックゲートの電圧ＶＢＧを変えることでトランジスタ１０５の閾値を制御させることができる。
なお、トランジスタ１０６のゲート容量は１６ｆＦ、保持容量は２ｆＦとしており、ノードＳＮ全体でゲート容量と保持容量の合成容量は１８ｆＦとしている。
次にｍ＝２の構成としたＶＣＯのチップの写真を図１６に示す。また、図１６に示すＶＣＯのチップの一部のレイアウト図面を図１７に示す。図１６に示すＶＣＯは、第１の領域１１３ａ、第２の領域１１２ａ、第３の領域１１３ｂ、第４の領域１１２ｂおよび第５の領域１１３ｃを含み、さらに図３に図示されていない第６の領域１１４ａ、第７の領域１１４ｂおよび第８の領域１１５を含んで構成される。
第６の領域１１４ａおよび第７の領域１１４ｂは、配線ＢＬと、配線ＢＬに電位を与えるためのバッファと、当該バッファ周辺の配線が含まれている。第８の領域１１５は、配線ＷＬ［１］およびＷＬ［２］と、配線ＣＯＮＴＥＸＴ［１］およびＣＯＮＴＥＸＴ［２］と、これらの配線に電位を与えるためのバッファと、当該バッファ周辺の配線が含まれている。
図１７に示す平面レイアウトには、第１の領域１１３ａに含まれるインバータ１０３［１］と、第２の領域１１２ａに含まれる回路１０４［１−１］、回路１０４［１−２］、回路１０４［２−１］、回路１０４［２−２］と、第３の領域１１３ｂに含まれるインバータ１０３［２］を示す。ここで、回路１０４［１−１］および回路１０４［１−２］は、回路１０２［１］に含まれる回路１０４［１］および回路１０４［２］を指す。回路１０４［２−１］および回路１０４［２−２］は、回路１０２［２］に含まれる回路１０４［１］および回路１０４［２］を指す。なお、図１７に示す平面レイアウトの回路１０４［１−１］および回路１０４［１−２］は、図９（Ａ）および（Ｂ）に示すレイアウトの範囲とほぼ対応している。
先の実施の形態で図９（Ｂ）で示したように、回路１０４［１−１］および回路１０４［１−２］において、開口部Ｃ１と開口部Ｃ２の間の距離をａ２−ａ１とみなし、開口部Ｄ１と開口部Ｄ２の間の距離をｂ１−ｂ２とみなすことができる。図１７に示す平面レイアウトに示すように、本実施例に係るＶＣＯにおいても、関係はａ２−ａ１＝ｂ１−ｂ２となる。
つまり、本実施例に係るＶＣＯにおいても、開口部Ｃ１と開口部Ｃ２の間の距離が開口部Ｄ１と開口部Ｄ２の間の距離と概略等しくなっている。これにより、回路１０４の配線経路の選択によらず、回路１０２の端子Ａと端子Ｂの間の配線抵抗を概略等しくすることができる。
また、図３で回路１０１［１］および回路１０１［２］等で示したように、図１７に示す平面レイアウトは、奇数段の回路１０１と偶数段の回路１０１が対にして設けられている。具体的には、奇数段の回路１０２（回路１０４［１−１］と回路１０４［１−２］）と、偶数段の回路１０２（回路１０４［２−１］と回路１０４［２−２］）とが行方向に隣接して設けられており、この一群の回路に対して、列方向下側に隣接して奇数段のインバータ１０３（インバータ１０３［１］）が設けられ、列方向上側に隣接して偶数段のインバータ１０３（インバータ１０３［２］）が設けられる。これにより、奇数段の回路１０２と偶数段の回路１０２の行方向の幅の分のスペースを、それぞれ奇数段のインバータ１０３と偶数段のインバータ１０３に用いることができている。これによりインバータ１０３の占有面積の増大を抑えながら、インバータ１０３を構成するトランジスタのチャネル幅を長くすることができる。
ｍ＝２のＶＣＯについて、配線ＢＬから入力する電位ＶＤＡＴＡ（ＡＶＤ）に対する出力の発振周波数を評価した結果について図１８（Ａ）および図１８（Ｂ）に示す。図１８（Ａ）は、横軸に電位ＶＤＡＴＡ［Ｖ］を、縦軸に出力の発振周波数［ＭＨｚ］をリニアスケールでとる。図１８（Ｂ）は、横軸に電位ＶＤＡＴＡ［Ｖ］を、縦軸に出力の発振周波数［ＭＨｚ］をｌｏｇスケールでとる。
電位ＶＲＯ＝１．０Ｖ、１．２Ｖおよび１．５Ｖの３条件について発振周波数を測定した。ここでは、回路１０４［１］のみを選択した。他の条件については、ＶＣＯＮＴＥＸＴ＝３．０Ｖ、ＶＢＧ＝０Ｖ、ＶＳＳ＝−０．２Ｖとし、書き込み時間を１．０ｍｓとした。
図１８（Ａ）および図１８（Ｂ）から、ＡＶＤを変更するだけで発振周波数を制御可能であることがわかった。ＶＲＯ＝１．５Ｖとした条件で、電位ＶＤＡＴＡ＝１．０以上３．０Ｖ以下の範囲で発振周波数は１９７ｍＨｚ以上９．６５ＭＨｚ以下であり、７桁を超える可変発振周波数帯域を持つことがわかった。
なお、ＡＶＤの変化に対して、発振周波数の変化率は異なる。例えば、ＶＤＡＴＡが２．５Ｖ以上３．０Ｖ以下では、発振周波数は０．０６ｄｅｃａｄｅｓ／１００ｍＶとなり、ＶＤＡＴＡが１．０Ｖ以上１．５Ｖ以下では、発振周波数は１．２４ｄｅｃａｄｅｓ／１００ｍＶである。これは、ＶＤＡＴＡが２．５Ｖ以上３．０Ｖ以下では、トランジスタ１０６の導電率は相対的に高く、インバータ１０３による遅延が支配的になり、ＡＶＤの変化に対するトランジスタ１０６による遅延の変化率の影響は小さいためである。一方、ＶＤＡＴＡが１．０Ｖ以上１．５Ｖ以下では、トランジスタ１０６の導電率は相対的に低く、トランジスタ１０６による遅延が支配的になり、発振周波数のＡＶＤ依存は大きいためである。
ＡＶＤが高い領域では、インバータ１０３による遅延が支配的になるため、電位ＶＲＯを変化させたときの、発振周波数の変化量は大きい。ＶＤＡＴＡが１．０Ｖ以上１．５Ｖ以下における発振周波数の平均増加率は、ＶＲＯ＝１．０Ｖ、１．２Ｖ、１．５Ｖとしたとき、各々０．８２ｄｅｃａｄｅｓ／１００ｍＶ，１．１０ｄｅｃａｄｅｓ／１００ｍＶ，１．２４ｄｅｃａｄｅｓ／１００ｍＶである。従って、広い周波数帯域が求められる用途では、インバータ１０３の駆動電圧を高く設定し、小刻みな周波数制御が求められる用途では、インバータ１０３の駆動電圧を低く設定する例を挙げることができる。
次に、図１８（Ａ）および図１８（Ｂ）に示す各点における消費電力を図１９に示す。図１９は、横軸に電位ＶＤＡＴＡ［Ｖ］を、縦軸に消費電力［ｍＷ］をとる。
各条件において、消費電力のＶＲＯおよびＶＤＡＴＡへの依存性は、おおよそ図１８（Ａ）に示した発振周波数のＶＲＯおよびＶＤＡＴＡへの依存と相関があることが分かる。従って、目的とする発振周波数と消費電力を考慮して、ＶＲＯおよびＶＤＡＴＡを設定することが有効である。また、ＶＤＡＴＡがＶＲＯに対して相対的に小さくなると、回路１０４を介して電圧降下が起こり、次段のインバータに中間電位が印加され、電力効率が悪くなる領域も存在する。
次に、回路１０４［１］にＶＤＡＴＡ＝２．５Ｖを格納し、ＶＲＯ＝１．５ＶでＶＣＯを発振させたときの時間経過に伴う発振周波数の推移を図２０に示す。図２０は、横軸に経過時間［ｈｏｕｒ］を、縦軸に発振周波数［ＭＨｚ］をとる。
図２０では、ＶＳＳ＝０Ｖ、−０．２Ｖの２条件での測定結果について示している。初期状態では両条件とも発振周波数は９．１０ＭＨｚであったが、ＶＳＳ＝０Ｖの条件では、時間の経過に伴って発振周波数が減衰し、５時間経過後には発振周波数が約７．７％低下し、それ以降急激に発振周波数が低下した。
一方、ＶＳＳ＝−０．２Ｖの条件では、時間経過に伴う発振周波数の低下はほとんどなかった。２４時間経過後も発振周波数は９．０２ＭＨＺであり、０．８７％しか低下しなかった。図１８（Ａ）のグラフと対応させると、ＶＤＡＴＡが一様に減少した場合、２４時間経過後のＶＤＡＴＡの減衰は、約３０ｍＶと見積もられる。
ここで、時間をｔ（ｓ）、保持容量Ｃ（Ｆ）、電圧変化量ΔＶ（Ｖ）とするとき、リーク電流Ｉｌｅａｋは以下の式（２）で表される。
ｔ＝８６４００（ｓ）、Ｃ＝１８（ｆＦ）、ΔＶ＝０．０３Ｖなので、式（２）よりリーク電流Ｉｌｅａｋ＝６Ｅ−２１（Ａ）と見積もられる。よって、極めて低頻度のリフレッシュを行うことで、ＡＶＤを長期間保持することが可能であることがわかる。以下の評価は、２４時間経過時の発振周波数の減衰が１％未満となる条件、すなわち、ＶＳＳ＝−０．２Ｖに設定した。
次に、ＶＲＯ＝１．５ＶでＶＣＯを発振させたときの発振周波数のスペクトル変化を図２１（Ａ）および図２１（Ｂ）に示す。図２１（Ａ）および図２１（Ｂ）は、横軸に発振周波数［ＭＨｚ］を、縦軸に出力［ｄＢｍ］をとる。
図２１（Ａ）はＡＶＤを２．５Ｖと設定した際のグラフである。図２１（Ａ）に示す３つのスペクトルは、配線ＢＬを介してノードＳＮにＶＤＡＴＡを与えた直後を０ｍｉｎとしたスペクトル、９０ｍｉｎ後のスペクトル、１８０ｍｉｎ後のスペクトルである。
図２１（Ｂ）はＡＶＤを２．０Ｖと設定した際のグラフである。図２１（Ｂ）に示す３つのスペクトルは、配線ＢＬを介してノードＳＮにＶＤＡＴＡを与えた直後を０ｍｉｎとしたスペクトル、９０ｍｉｎ後のスペクトル、１８０ｍｉｎ後のスペクトルである。
図２１（Ａ）より、ＡＶＤ＝２．５Ｖの場合、０ｍｉｎのスペクトルにおけるピーク周波数は９．１０ＭＨｚであり、１８０ｍｉｎ経過時のピーク周波数は９．０７ＭＨｚである。すなわち、発振周波数は０．３４％減衰したことを示している。一方、図２１（Ｂ）より、ＡＶＤ＝２．０Ｖの場合、０ｍｉｎのスペクトルにおけるピーク周波数は６．６３ＭＨｚであり、１８０ｍｉｎ経過時のピーク周波数は６．５８ＭＨｚである。すなわち、発振周波数は０．７４％減衰したことを示している。
これにより、ＶＳＳ＝−０．２Ｖの条件下においては、ＡＶＤによらず発振周波数の変化量は非常に小さい、すなわち、ＡＶＤのデータ保持特性が極めて良好であることが分かった。
さらに、図２１（Ａ）のスペクトルからＡＶＤを２．５Ｖと設定した際のｔ＝０ｍｉｎにおけるＦＯＭ（ｆｉｇｕｒｅ ｏｆ ｍｅｒｉｔ）を、式（３）を用いて算出した。
ここで、Ｐｈｎはｐｈａｓｅ ｎｏｉｓｅ、Ｆｃは中心周波数、Ｐは消費電力を示す。
表１に本実施例のＦＯＭと、リングオシレータ型ＶＣＯの比較例１、比較例２のＦＯＭを示す。なお、比較例１は文献１（Ｓ． Ｂ． Ａｎａｎｄ ａｎｄ Ｂ． Ｒａｚａｖｉ， ”Ａ ＣＭＯＳ ｃｌｏｃｋ ｒｅｃｏｖｅｒｙ ｃｉｒｃｕｉｔ ｆｏｒ ２．５−Ｇｂ／ｓ ＮＲＺ ｄａｔａ，” ＩＥＥＥ． Ｊ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ． ３６， ｎｏ． ３， ｐｐ． ４３２−４３９， Ｍａｒ． ２００１．）を、比較例２は文献２（Ｃ． Ｚｈａｉ ｅｔ ａｌ．， ”Ａｎ Ｎ−ｐａｔｈ Ｆｉｌｔｅｒ Ｅｎｈａｎｃｅｄ Ｌｏｗ Ｐｈａｓｅ Ｎｏｉｓｅ Ｒｉｎｇ ＶＣＯ，” ｉｎ Ｐｒｏｃ． ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｓｙｍｐ．， ２０１４， ｐｐ． １８７−１８８．）を参照した。
表１に示すように、本実施例に示すＶＣＯは、他のリングオシレータ型のＶＣＯのＦＯＭと比較して、同等または同等以上の性能である。
本実施例に示すＶＣＯは、アナログ電位をノードＳＮに保持でき、電源遮断後の再起動時も発振周波数を維持できる。図２２（Ａ）および図２２（Ｂ）には、一例として、ＶＤＡＴＡを２．５Ｖとしたときの、電源遮断状態から再起動させた際の端子ＯＵＴで得られる波形図を示す。ここでは、ＶＲＯ ＝１．５Ｖ、ＶＳＳ＝−０．２Ｖ、ＶＢＧ＝０Ｖの条件にて評価を行った。なお、図２２（Ｂ）は、図２２（Ａ）の再起動時付近の拡大図である。
図２２（Ａ）および図２２（Ｂ）に示す波形図から、時刻（α＋１．０）μｓにおいて、電源遮断状態から再起動させたところ、１００ｎｓ以下で発振が再開されていることがわかった。なお図２２（Ａ）において、αは１ｈｏｕｒである。すなわち、図２２（Ａ）および図２２（Ｂ）から、１時間経過後であっても良好な発振が再開されていることがわかった。
以上より、本実施例に係るＶＣＯをＰＬＬに適用する場合、発振周波数の維持に要する低頻度のリフレッシュ動作を行う以外の期間、ＶＣＯ以外の構成回路への電源をオフにできる。そのため、本実施例に係るＶＣＯを適用したＰＬＬは、消費電力を抑制できる。
また、本実施例に係るＶＣＯをＰＬＬに適用する場合、電源遮断状態から再起動させた場合においても、以前の発振周波数を出力するためのＶＤＡＴＡを保持しておくことができる。そのため、瞬時の再起動を行うことができる。
また本実施例に示すＶＣＯは、回路１０４［１］乃至１０４［ｍ］毎に異なるアナログ電位のＶＤＡＴＡを設定しておき、回路１０４［１］乃至１０４［ｍ］の選択を切り替えることで、短時間に発振周波数を変更することができる。図２３は、ＶＲＯ＝１．５Ｖとし、回路１０４［１］にＶＤＡＴＡ＝１．８Ｖ、回路１０４［２］にＶＤＡＴＡ＝２．５Ｖを設定し、回路１０４［１］と回路１０４［２］とを切り替えた際のＶＣＯの端子ＯＵＴで得られる波形図を示す。
図２３では、時刻ｔが０μｓｅｃ以上１．０μｓｅｃ未満の期間において、回路１０４［１］が選択されており、１．８ＶのＡＶＤに従った発振周波数４．０ＭＨｚの信号が出力されている。ｔ＝１．０μｓｅｃにて、選択する回路を回路１０４［２］に変更すると、出力される信号の発振周波数が９．１ＭＨｚに瞬間的に変化する。
このように、図２３に示す波形図から、本実施例に係るＶＣＯは１００ｎｓ以下での発振周波数の切り替えが可能であることがわかった。
また本実施例に示す、ｍ＝２のＶＣＯについて、回路１０４［１］と回路１０４［２］をそれぞれ選択して配線ＢＬから入力する電位ＶＤＡＴＡ（ＡＶＤ）に対する出力の発振周波数を評価した結果について図２４に示す。図２４は、横軸に電位ＶＤＡＴＡ［Ｖ］を、縦軸に出力の発振周波数［ＭＨｚ］をとる。
電位ＶＲＯ＝１．０Ｖ、１．２Ｖおよび１．５Ｖの３条件について発振周波数を測定した。他の条件については、ＶＣＯＮＴＥＸＴ＝２．５Ｖ、ＶＢＧ＝０Ｖ、ＶＳＳ＝−０．２Ｖとし、書き込み時間を１．０ｍｓとした。
図２４に示す通り、電位ＶＲＯ＝１．０Ｖ、１．２Ｖおよび１．５Ｖのどの条件についても、回路１０４［１］と回路１０４［２］とで入力するＡＶＤが同じならば、出力される発振周波数もほぼ同じになった。つまり、本実施例に示すＶＣＯにおいて、回路１０４［１］と回路１０４［２］のどちらを選択しても発振周波数は同じであった。
以上より、本実施例に示すＶＣＯにおいて、選択する回路１０４に依らず配線長を概略均一にすることができ、選択する回路１０４の違いによって信号の遅延が発生することを防ぐことができることが示された。これにより、本発明の一態様に係る半導体装置において、特定のデータに対応する発振周波数を概略等しくすることができるので、発振周波数の精度を向上させることができる。
次に、ｍ＝８のＶＣＯにおいて、回路１０４［１］乃至１０４［８］にＶＤＡＴＡ＝２．５Ｖを設定して、選択する回路１０４の個数を、１、２、３、４として、発振周波数の測定を行った。ここでは、ＶＲＯ ＝３．０Ｖ、ＶＳＳ＝−０．２Ｖ、ＶＢＧ＝０Ｖの条件にて評価を行った。図２５に選択する回路１０４の個数と発振周波数の関係のグラフを示す。
選択する回路１０４が１つの時の発振周波数は６．９７ＭＨｚであるのに対して、選択する回路１０４の数を２、３、４にすることで発振周波数は９．９３ＭＨｚ、１０．８０ＭＨｚ、１１．１０ＭＨｚへ増大する。これは、選択する回路１０４の数を増やす事で、回路１０２の導電率が向上し、遅延が低減するためである。すなわち、選択する回路１０４の個数による発振周波数の制御が可能であることを示している。
なお、選択する回路１０４の数が増大し、導電率が向上すると、ＶＣＯの発振周波数において、相対的にインバータにおける遅延時間の寄与が増大する。したがって、選択する回路１０４の個数を増やす程、選択する回路１０４の数の増加に対するＶＣＯの発振周波数の増加率は低下する。
複数のアナログメモリセットを持つＶＣＯを用いた場合、各回路１０４には異なるＡＶＤを保持させることが可能である。従って、上記の選択する回路１０４の個数を変えるデジタル的な制御とＡＶＤの値を変えるアナログ的な制御を行うことで、より広い発振周波数帯を細かく制御することが可能となる。
２２ トランジスタ
２３ トランジスタ
９０ トランジスタ
９１ 絶縁膜
９２ａ 酸化物半導体膜
９２ｂ 酸化物半導体膜
９２ｃ 酸化物半導体膜
９３ 導電膜
９４ 導電膜
９５ 絶縁膜
９６ 導電膜
９７ 基板
１０１ 回路
１０２ 回路
１０３ インバータ
１０４ 回路
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１０８ 容量素子
１１２ａ 領域
１１２ｂ 領域
１１３ａ 領域
１１３ｂ 領域
１１３ｃ 領域
１１４ａ 領域
１１４ｂ 領域
１１５ 領域
２０１ 位相比較器
２０２ ループフィルタ
２０３ 電圧制御発振器
２０４ 分周器
３００ 基板
３１０ 絶縁膜
３１１ 絶縁膜
３１２ 絶縁膜
３１３ 絶縁膜
３１４ 絶縁膜
３１５ 絶縁膜
３１６ 絶縁膜
３１７ 絶縁膜
３２０ 半導体膜
３２０ａ 不純物領域
３２０ｂ 不純物領域
３２０ｃ 不純物領域
３２０ｄ 不純物領域
３２０ｅ 不純物領域
３２０ｆ チャネル形成領域
３２０ｇ チャネル形成領域
３２２ａ ゲート絶縁膜
３２２ｂ ゲート絶縁膜
３２４ａ ゲート電極
３２４ｂ ゲート電極
３２６ａ サイドウォール絶縁膜
３２６ｂ サイドウォール絶縁膜
３２８ａ 導電膜
３２８ｂ 導電膜
３２８ｃ 導電膜
３３０ａ 導電膜
３３０ｂ 導電膜
３３０ｃ 導電膜
３３２ 導電膜
３３４ 導電膜
３３６ 導電膜
３４０ 酸化物半導体膜
３４０ａ 酸化物半導体膜
３４０ｃ 酸化物半導体膜
３４２ａ 導電膜
３４２ｂ 導電膜
３４４ａ 導電膜
３４４ｂ 導電膜
３４６ ゲート絶縁膜
３４８ ゲート電極
３５０ａ 導電膜
３５０ｂ 導電膜
３５０ｃ 導電膜
４００ 基板
４０１ 素子分離領域
４０２ 不純物領域
４０３ 不純物領域
４０４ チャネル形成領域
４０５ 絶縁膜
４０６ ゲート電極
４１１ 絶縁膜
４１２ 導電膜
４１３ 導電膜
４１４ 導電膜
４１６ 導電膜
４１７ 導電膜
４１８ 導電膜
４２０ 絶縁膜
４２１ 絶縁膜
４２２ 絶縁膜
４３０ 半導体膜
４３０ａ 酸化物半導体膜
４３０ｃ 酸化物半導体膜
４３１ ゲート絶縁膜
４３２ 導電膜
４３３ 導電膜
４３４ ゲート電極
６０１ 半導体基板
６１０ 素子分離領域
６１１ 絶縁膜
６１２ 絶縁膜
６１３ 絶縁膜
６２５ 導電膜
６２６ 導電膜
６２７ 導電膜
６３４ 導電膜
６３５ 導電膜
６３６ 導電膜
６３７ 導電膜
６４４ 導電膜
６５１ 導電膜
６５２ 導電膜
６５３ 導電膜
６６１ 絶縁膜
６６２ ゲート絶縁膜
６６３ 絶縁膜
７０１ 半導体膜
７１０ 領域
７１１ 領域
７２１ 導電膜
７２２ 導電膜
７３１ ゲート電極
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (8)

  1. 発振回路を有し、
    前記発振回路は、第１乃至第ｎ（ｎは３以上の奇数）のインバータと、第１の回路と、第２の回路と、を有し、
    前記第１の回路の第１の端子は、前記第ｉ（ｉは１乃至ｎ−１のいずれか一）のインバータの出力端子と電気的に接続され、
    前記第１の回路の第２の端子は、前記第ｉ＋１のインバータの入力端子と電気的に接続され、
    前記第２の回路の第１の端子は、前記第ｉのインバータの出力端子と電気的に接続され、
    前記第２の回路の第２の端子は、前記第ｉ＋１のインバータの入力端子と電気的に接続され、
    前記第ｉのインバータの出力端子と前記第１の回路の第１の端子との間の配線経路と、前記第１の回路の第２の端子と前記第ｉ＋１のインバータの入力端子との間の配線経路と、の長さの和と、
    前記第ｉのインバータの出力端子と前記第２の回路の第１の端子との間の配線経路と、前記第２の回路の第２の端子と前記第ｉ＋１のインバータの入力端子との間の配線経路と、の長さの和が、概略等しいことを特徴とする半導体装置。
  2. 請求項１において、
    前記第１の回路および前記第２の回路の少なくとも一部の上に絶縁膜を有し、
    前記絶縁膜の上に、前記第ｉのインバータの出力端子と電気的に接続された第１の配線と、前記第ｉ＋１のインバータの入力端子と電気的に接続された第２の配線を有し、
    前記第１の配線は、前記絶縁膜に設けられた第１の開口部を介して前記第１の回路の第１の端子と電気的に接続され、且つ前記絶縁膜に設けられた第２の開口部を介して前記第２の回路の第１の端子と電気的に接続され、
    前記第２の配線は、前記絶縁膜に設けられた第３の開口部を介して前記第１の回路の第２の端子と電気的に接続され、且つ前記絶縁膜に設けられた第４の開口部を介して前記第２の回路の第２の端子と電気的に接続され、
    前記第１の開口部と前記第２の開口部の間の距離は、前記第３の開口部と前記第４の開口部の間の距離と概略等しいことを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記第ｊ（ｊは１以上ｎ以下の奇数）のインバータが設けられた第１の領域と、
    前記第１の回路および前記第２の回路が設けられた第２の領域と、
    前記第ｋ（ｋは２以上ｎ−１以下の偶数）のインバータが設けられた第３の領域と、を有し、
    前記第１の領域と前記第３の領域の間に、前記第２の領域が位置することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記第１の回路は、第１のデータを格納する機能を有し、
    前記第１の回路は、第１の端子と第２の端子とを非導通にするか、第１の端子と第２の端子との間の抵抗値を前記第１のデータに基づいた値にするかを切り替える機能を有し、
    前記第２の回路は、第２のデータを格納する機能を有し、
    前記第２の回路は、第１の端子と第２の端子とを非導通にするか、第１の端子と第２の端子との間の抵抗値を前記第２のデータに基づいた値にするかを切り替える機能を有することを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記第１のデータ及び前記第２のデータは、アナログ電位であることを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一項において、
    前記第１の回路は、第１のトランジスタと、第１の容量素子と、を有し、
    前記第２の回路は、第２のトランジスタと、第２の容量素子と、を有し、
    前記第１のデータは、前記第１のトランジスタを介して前記第１の容量素子に入力され、
    前記第２のデータは、前記第２のトランジスタを介して前記第２の容量素子に入力され、
    前記第１のトランジスタは、チャネル形成領域に酸化物半導体を有し、
    前記第２のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。
  7. 請求項１乃至請求項６のいずれか一項において、
    前記第１の回路は、第３のトランジスタと、第４のトランジスタと、を有し、
    前記第２の回路は、第５のトランジスタと、第６のトランジスタと、を有し、
    前記第３のトランジスタ及び前記第４のトランジスタは、前記第１の回路の第１の端子と前記第１の回路の第２の端子との間に直列に電気的に接続され、
    前記第５のトランジスタ及び前記第６のトランジスタは、前記第２の回路の第１の端子と前記第２の回路の第２の端子との間に直列に電気的に接続され、
    前記第３のトランジスタのソースとドレインとの間の抵抗値は、前記第１のデータに基づいた値を有し、
    前記第４のトランジスタは、前記第１の回路の第１の端子と前記第１の回路の第２の端子との導通又は非導通を制御する機能を有し、
    前記第５のトランジスタのソースとドレインとの間の抵抗値は、前記第２のデータに基づいた値を有し、
    前記第６のトランジスタは、前記第２の回路の第１の端子と前記第２の回路の第２の端子との導通又は非導通を制御する機能を有することを特徴とする半導体装置。
  8. 請求項１乃至請求項７のいずれか一項において、
    ＰＬＬを有し、
    前記ＰＬＬは、前記発振回路と、分周器と、位相比較器と、ループフィルタと、を有することを特徴とする半導体装置。
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