JP6498932B2

JP6498932B2 - 半導体装置

Info

Publication number: JP6498932B2
Application number: JP2014264188A
Authority: JP
Inventors: 青木　健; 健青木; 宗広上妻; 黒川　義元; 義元黒川
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2013-12-26
Filing date: 2014-12-26
Publication date: 2019-04-10
Anticipated expiration: 2034-12-26
Also published as: JP2015188201A; JP6830504B2; JP2019135858A; JP2021083098A; WO2015097677A1; US9935617B2; US20150188520A1; TWI637484B; TW201530739A

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。例えば、本発明は、ハードウェアの構成を変更することができるプログラマブルロジックデバイスと、上記プログラマブルロジックデバイスを用いた半導体装置に関する。

ブースティング機能を有するパストランジスタを用いたプログラマブルロジックデバイス（ＰＬＤ：ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）は、高速動作が可能であり、従来のＳＲＡＭを用いたプログラマブルロジックデバイスと比較して素子数も少ないため、面積効率が高い。下記の非特許文献１には、ブースティング機能を有するパストランジスタを用いた、マルチコンテキスト方式のＰＬＤについて記載されている。

Ｙ．Ｏｋａｍｏｔｏｅｔａｌ．， "ＮｏｖｅｌＡｐｐｌｉｃａｔｉｏｎｏｆＣｒｙｓｔａｌｌｉｎｅＩｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ−ＯｘｉｄｅＴｅｃｈｎｏｌｏｇｙｔｏＬＳＩ：ＤｙｎａｍｉｃａｌｌｙＲｅｃｏｎｆｉｇｕｒａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅＢａｓｅｄｏｎＭｕｌｔｉ−ＣｏｎｔｅｘｔＡｒｃｈｉｔｅｃｔｕｒｅ，" ＥＣＳＴｒａｎｓ．，ｖｏｌ．５４，ｎｏ．１，ｐｐ．１４１−１４９，Ｊｕｎ．２０１３．

ところで、低消費電力であることは、ＰＬＤなどの半導体装置の性能を評価する上で重要なポイントである。しかし、半導体装置の低消費電力化を図るために電源電圧を低くすると、トランジスタのオン電流が小さくなる。よって、ブースティング機能を持つパストランジスタを利用した、マルチコンテキスト方式のＰＬＤでは、電源電圧を低くすると、パストランジスタが有するゲートへの電位の供給を制御するブースティングトランジスタの、電流供給能力が低くなる。そのため、コンテキストを切り替える際に、パストランジスタが有するゲートの電位の切り替えに時間を要する。

また、ブースティングトランジスタとしてｎチャネル型のトランジスタを用いる場合、パストランジスタのゲートに与えられるハイレベルの電位は、ブースティングトランジスタの閾値電圧分降下する。よって、消費電力を低減するためにＰＬＤの電源電圧を低くすると、ゲートの電位が低くなりすぎるためにパストランジスタがオンしなくなり、ＰＬＤが正常に動作しなくなる。

上述したような技術的背景のもと、本発明の一態様では、正常な動作を確保しつつ、低消費電力化を実現できる半導体装置の提供を、課題の一つとする。

なお、本発明の一態様は、新規な半導体装置などの提供を、課題の一つとする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様にかかる半導体装置は、第１のトランジスタ、及び上記第１のトランジスタが有するゲートへの、第１の信号の供給を制御する第２のトランジスタを有する第１の回路と、上記第２のトランジスタが有するゲートに供給され、なおかつ上記第１の信号よりも振幅が大きい第２の信号を、生成する第２の回路と、を有する。

本発明の一態様にかかる半導体装置は、第１のトランジスタ、及び上記第１のトランジスタが有するゲートへの、第１の信号の供給を制御する第２のトランジスタを有する第１の回路と、上記第２のトランジスタが有するゲートに供給され、なおかつ上記第１の信号よりも振幅が大きい第２の信号を、生成する第２の回路と、を有し、上記第２の信号に含まれるパルス信号のハイレベルの電位は、上記第１の信号のハイレベルの電位よりも高い。

本発明の一態様にかかる半導体装置は、第１のトランジスタ、及び上記第１のトランジスタが有するゲートへの、第１の信号の供給を制御する第２のトランジスタを有する第１の回路と、上記第２のトランジスタが有するゲートに供給され、なおかつ上記第１の信号よりも振幅が大きい第２の信号を、生成する第２の回路と、を有し、上記第２の信号に含まれるパルス信号のローレベルの電位は、上記第１の信号のローレベルの電位よりも低い。

本発明の一態様にかかる半導体装置は、第１のトランジスタ、及び上記第１のトランジスタが有するゲートへの、第１の信号の供給を制御する第２のトランジスタをそれぞれ有する一対の第１の回路と、上記第２のトランジスタが有するゲートに供給され、なおかつ上記第１の信号よりも振幅が大きい第２の信号を、生成する第２の回路と、を有し、一対の上記第１の回路がそれぞれ有する上記第１のトランジスタのソース及びドレインの一方は、互いに電気的に接続されており、一対の上記第１の回路において、上記第１のトランジスタが有するゲートにそれぞれ供給される上記第１の信号は、論理レベルの異なる電位を有する。

さらに、本発明の一態様にかかる半導体装置は、上記第２のトランジスタが酸化物半導体膜にチャネル形成領域を有していてもよい。

さらに、本発明の一態様にかかる半導体装置は、上記酸化物半導体膜が、Ｉｎ、Ｇａ、及びＺｎを含んでいてもよい。

本発明の一態様により、正常な動作を確保しつつ、低消費電力化を実現する半導体装置を、提供することができる。

なお、本発明の一態様により、新規な半導体装置などを提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

半導体装置の構成を示す図。半導体装置の動作を示すタイミングチャート。半導体装置の動作を示すタイミングチャート。半導体装置の動作を示すタイミングチャート。スイッチ回路の構成を示す図。スイッチ回路の構成を示す図。スイッチ回路の構成を示す図。スイッチ回路の動作を示すタイミングチャート。回路１４の構成を示す図。レベルシフタの構成を示す図。ＰＬＤの構成の一部を示す図。ロジックブロックの具体的な構成を示す図。記憶回路の構成を示す図。回路６１及び回路６２の構成を示す図。マルチプレクサの構成を示す図。マルチプレクサの構成を示す図。ＰＬＤの構成を示す図。半導体装置の断面構造を示す図。トランジスタの構造を示す図。トランジスタの構造を示す図。半導体装置の断面構造を示す図。電子機器の図。回路１３とリングオシレータの構成を示す図。測定によって得られた、リングオシレータに供給する電源電圧と、一の回路１３が有するトランジスタ１１の動作周波数の関係を示す図。試作された、ＦＰＧＡを含むチップの写真。試作されたチップを拡大した写真。試作されたＦＰＧＡの動作に用いたタイミングチャート。測定によって得られた、ＦＰＧＡに供給する電源電圧と、ＦＰＧＡの動作周波数の関係を示す図。算出された、ロジックブロック一つあたりの消費電力の値を示す図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、本発明の一態様のプログラマブルロジックデバイスは、マイクロプロセッサ、画像処理回路、半導体表示装置用のコントローラ、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、マイクロコントローラ、２次電池などのバッテリーの制御回路または保護回路などの、半導体素子を用いた各種半導体集積回路をその範疇に含む。また、本発明の一態様の半導体装置は、上記半導体集積回路を用いたＲＦタグ、半導体表示装置などの各種装置を、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（ＤｉｇｉｔａｌＭｉｃｒｏｍｉｒｒｏｒＤｅｖｉｃｅ）、ＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ）、ＦＥＤ（ＦｉｅｌｄＥｍｉｓｓｉｏｎＤｉｓｐｌａｙ）等や、半導体素子を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。

なお、本明細書において、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。

トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。

〈半導体装置の構成例１〉
まず、本発明の一態様に係る半導体装置の構成例について説明する。図１に、本発明の一態様に係る半導体装置１０の構成を例示する。

本発明の一態様に係る半導体装置１０は、トランジスタ１１及びトランジスタ１２を有する回路１３と、トランジスタ１２が有するゲートに供給される信号を生成する機能を有する回路１４と、を有する。また、トランジスタ１２は、配線Ａ２を介して入力される信号の、トランジスタ１１が有するゲートへの供給を制御する機能を有する。

具体的に、トランジスタ１１が有するソース及びドレインは、一方が配線Ａ３に、他方が配線Ａ４に、電気的に接続されている。トランジスタ１２が有するソース及びドレインは、一方が配線Ａ２に、他方がトランジスタ１１のゲートに、電気的に接続されている。また、トランジスタ１２が有するゲートは、配線Ａ１に電気的に接続されており、回路１４で生成される信号は、配線Ａ１を介してトランジスタ１２が有するゲートに供給される。

配線Ａ１に供給される信号の電位に従ってトランジスタ１２が導通状態になると、配線Ａ２に与えられる信号の電位が、トランジスタ１２を介してトランジスタ１１のゲート（ノードＮＤで示す）に与えられる。トランジスタ１１は、ゲートの電位に従って導通状態または非導通状態が制御される。

そして、本発明の一態様では、回路１４において生成され、配線Ａ１に与えられる信号は、配線Ａ２に与えられる信号よりも、振幅が大きいものとする。具体的に、トランジスタ１１及びトランジスタ１２がｎチャネル型である場合、配線Ａ１に与えられる信号に含まれるパルス信号のハイレベルの電位が、配線Ａ２に与えられる信号のハイレベルの電位よりも高いものとする。また、トランジスタ１１及びトランジスタ１２がｐチャネル型である場合、配線Ａ１に与えられる信号に含まれるパルス信号のローレベルの電位が、配線Ａ２に与えられる信号のローレベルの電位よりも低いものとする。

本発明の一態様では、上記構成により、例えばトランジスタ１１及びトランジスタ１２がｎチャネル型である場合には、配線Ａ１に与えられるパルス信号を有する期間において、トランジスタ１２のゲートとソース間の電圧に相当するゲート電圧を、閾値電圧よりも高くすることができる。そのため、配線Ａ２に与えられる信号のハイレベルの電位が、トランジスタ１２を介してトランジスタ１１のゲートに与えられる際に、トランジスタ１１の閾値電圧分、降下するのを防ぐことができる。また、本発明の一態様では、上記構成により、例えばトランジスタ１１及びトランジスタ１２がｐチャネル型である場合には、配線Ａ１に与えられるパルス信号を有する期間において、トランジスタ１２のゲートとソース間の電圧に相当するゲート電圧を、閾値電圧よりも低くすることができる。そのため、配線Ａ２に与えられる信号のローレベルの電位が、トランジスタ１２を介してトランジスタ１１のゲートに与えられる際に、トランジスタ１１の閾値電圧分、上昇するのを防ぐことができる。

そして、配線Ａ１に与えられるパルス信号を有する期間から、パルス信号を有さない期間に移行すると、トランジスタ１２は非導通状態になる。トランジスタ１２が非導通状態になると、トランジスタ１１のゲートに相当するノードＮＤは浮遊状態となる。よって、ノードＮＤに与えられた電位は、ノードＮＤにおいて保持される。

また、回路１３では、トランジスタ１２が非導通状態にあるときノードＮＤが浮遊状態になることから、以下に述べるブースティング効果が期待できる。すなわち、回路１３では、ノードＮＤが浮遊状態にあると、配線Ａ３の電位がローレベルからハイレベルに変化するのに伴い、トランジスタ１１のソースとゲートの間に形成される容量Ｃｇｓにより、ノードＮＤの電位が上昇する。そして、そのノードＮＤの電位の上昇幅は、トランジスタ１１のゲートに与えられた電位によって異なる。

具体的に、トランジスタ１１及びトランジスタ１２がｎチャネル型である場合を例に挙げて、ノードＮＤの電位の上昇幅について説明する。トランジスタ１１のゲートに与えられた電位が十分低いとき、すなわち、当該電位が配線Ａ２に与えられた信号のローレベルの電位に近いとき、トランジスタ１１は弱反転モードにある。そのため、ノードＮＤの電位の上昇に寄与する容量Ｃｇｓには、ゲート電極の電位、すなわちノードＮＤの電位に依存しない容量Ｃｏｓが含まれる。具体的に、容量Ｃｏｓには、ゲート電極とソース領域とが重畳する領域に形成されるオーバーラップ容量と、ゲート電極とソース電極の間に形成される寄生容量などが含まれる。

一方、トランジスタ１１のゲートに与えられた電位が十分高いとき、すなわち、当該電位が配線Ａ２に与えられた信号のハイレベルの電位に近いとき、トランジスタ１１は強反転モードにある。そのため、ノードＮＤの電位の上昇に寄与する容量Ｃｇｓには、上述した容量Ｃｏｓに加えて、ゲート電極とドレイン電極の間に形成される容量Ｃｏｄと、チャネル形成領域とゲート電極の間に形成される容量Ｃｏｘの一部とが含まれる。したがって、トランジスタ１１が強反転モードにあるとき、ノードＮＤの電位の上昇に寄与するトランジスタ１１の容量Ｃｇｓが、トランジスタ１１が弱反転モードにあるときよりも大きいこととなる。よって、トランジスタ１１及びトランジスタ１２がｎチャネル型である場合、トランジスタ１１が強反転モードにあるときの方が、トランジスタ１１が弱反転モードにあるときよりも、配線Ａ３の電位の変化に伴い、ノードＮＤの電位をより高く上昇させるブースティング効果を大きく得ることができる。よって、トランジスタ１１が強反転モードにあるとき、ブースティング効果は大きいので、配線Ａ３の電位の変化に伴い、トランジスタ１１のスイッチ速度を向上させることができる。また、トランジスタ１１が弱反転モードにあるとき、配線Ａ３の電位の変化に伴うブースティング効果は小さいので、トランジスタ１１は非導通状態を維持する。

そして、本発明の一態様では、トランジスタ１２のオフ電流が著しく小さいことが望ましい。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されるトランジスタは、オフ電流を著しく小さくすることが可能である。よって、上記トランジスタは、トランジスタ１２として用いるのに好適である。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどの化合物半導体などが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。

トランジスタ１２のオフ電流が著しく小さいことにより、トランジスタ１２が非導通状態のとき、ノードＮＤは他の電極や配線との間における絶縁性が極めて高い浮遊状態になる。よって、トランジスタ１２が非導通状態のとき、ノードＮＤにおいて電位が保持される。

なお、特に断りがない限り、本明細書でオフ電流とは、遮断領域においてトランジスタのソースとドレイン間に流れる電流を意味する。

或いは、本発明の一態様にかかる半導体装置１０では、配線Ａ１に与えられる信号と、配線Ａ２に与えられる信号とが、配線Ａ３に与えられる信号よりも、振幅が大きくても良い。具体的に、トランジスタ１１及びトランジスタ１２がｎチャネル型である場合、配線Ａ１に与えられる信号に含まれるパルス信号のハイレベルの電位と、配線Ａ２に与えられる信号に含まれるパルス信号のハイレベルの電位とが、配線Ａ３に与えられる信号のハイレベルの電位よりも高いものとする。また、トランジスタ１１及びトランジスタ１２がｐチャネル型である場合、配線Ａ１に与えられる信号に含まれるパルス信号のローレベルの電位と、配線Ａ２に与えられる信号に含まれるパルス信号のローレベルの電位とが、配線Ａ３に与えられる信号のローレベルの電位よりも低いものとする。

本発明の一態様では、上記構成により、例えばトランジスタ１１及びトランジスタ１２がｎチャネル型である場合には、配線Ａ２に与えられる信号のハイレベルの電位が、トランジスタ１２を介してトランジスタ１１のゲートに与えられる際に、トランジスタ１１の閾値電圧分、降下したとしても、ブースティング効果によりノードＮＤの電位を十分に高めることができる。よって、配線Ａ３の電位の変化に伴い、トランジスタ１１のスイッチ速度を向上させることができる。また、例えばトランジスタ１１及びトランジスタ１２がｐチャネル型である場合には、配線Ａ２に与えられる信号のローレベルの電位が、トランジスタ１２を介してトランジスタ１１のゲートに与えられる際に、トランジスタ１１の閾値電圧分、上昇したとしても、ブースティング効果によりノードＮＤの電位を十分に低くすることができる。よって、配線Ａ３の電位の変化に伴い、トランジスタ１１のスイッチ速度を向上させることができる。

〈半導体装置の動作例〉
次いで、図１に示した半導体装置１０の、具体的な動作の一例について、図２に示すタイミングチャートを用いて説明する。ただし、図２では、トランジスタ１１及びトランジスタ１２がｎチャネル型である場合のタイミングチャートを例示している。

まず、図２に示すように、時刻Ｔ０乃至時刻Ｔ１において、配線Ａ１乃至配線Ａ３に与えられる信号の電位は全てローレベルの電位ＶＳＳとなる。また、ノードＮＤの電位も電位ＶＳＳであるとする。よって、時刻Ｔ０乃至時刻Ｔ１では、トランジスタ１２は非導通状態にあり、ノードＮＤは電位ＶＳＳを維持する。そして、ノードＮＤが電位ＶＳＳであるので、トランジスタ１１も非導通状態にある。

次いで、時刻Ｔ１乃至時刻Ｔ１ｂにおいて、配線Ａ１に与えられる信号の電位がハイレベル、具体的には電位ＶＤＤ＋ΔＶとなる。また、配線Ａ２に与えられる信号の電位がハイレベル、具体的には電位ＶＤＤとなる。よって、トランジスタ１２が導通状態となり、ノードＮＤの電位は上昇する。そして、本発明の一態様では、配線Ａ２に与えられる信号の電位よりもΔＶだけ高い電位が、トランジスタ１２のゲートに与えられる。そのため、ノードＮＤに与えられる電位が、トランジスタ１２の閾値電圧分降下するのを防ぐことができる。よって、時刻Ｔ１ｂには、ノードＮＤは配線Ａ２の電位ＶＤＤに限りなく近づく。

また、本発明の一態様では、配線Ａ２に与えられる信号の電位よりもΔＶだけ高い電位が、トランジスタ１２のゲートに与えられるため、配線Ａ２に与えられる信号の電位とトランジスタ１２のゲートに与えられる電位とが同じである場合に比べて、トランジスタ１２の電流供給能力を高めることができる。よって、時刻Ｔ１乃至時刻Ｔ１ｂの期間が短くても、ノードＮＤの電位を電位ＶＤＤに限りなく近づけることができる。

また、時刻Ｔ１乃至時刻Ｔ１ｂにおいて、配線Ａ３に与えられる信号の電位はＶＳＳである。

次いで、時刻Ｔ１ｂ乃至時刻Ｔ１０において、配線Ａ１に与えられる信号が電位ＶＳＳとなる。よって、トランジスタ１２は非導通状態となり、ノードＮＤの電位が保持される。また、図２では、時刻Ｔ１ｂ乃至時刻Ｔ１０において、配線Ａ２に与えられる信号は電位ＶＤＤを維持しているが、配線Ａ２に与えられる信号の電位は、トランジスタ１２が非導通状態になった後、電位ＶＳＳからトランジスタ１２の閾値電圧を差し引いた電位よりも高い値を有していれば良い。

次いで、時刻Ｔ１０乃至時刻Ｔ１１において、配線Ａ１に与えられる信号は電位ＶＳＳを有する。よって、トランジスタ１２は非導通状態にある。また、配線Ａ２に与えられる信号の電位は、時刻Ｔ１ｂ乃至時刻Ｔ１０と同様に、電位ＶＤＤまたは電位ＶＳＳからトランジスタ１２の閾値電圧を差し引いた電位よりも高い値を有する。そして、時刻Ｔ１０乃至時刻Ｔ１１では、配線Ａ３に与えられる信号の電位がハイレベル、具体的には電位ＶＤＤとなる。よって、トランジスタ１１は導通状態にあるので、配線Ａ４の電位は上昇する。

なお、時刻Ｔ１ｂ乃至時刻Ｔ１０では、ノードＮＤが電位ＶＤＤであるため、トランジスタ１１は強反転モードにある。そのため、時刻Ｔ１０において配線Ａ３に与えられる信号が、電位ＶＳＳから電位ＶＤＤまで上昇すると、ブースティング効果により、ノードＮＤの電位は電位ＶＤＤからさらに上昇する。よって、本発明の一態様では、時刻Ｔ１０乃至時刻Ｔ１１において、配線Ａ３に与えられる信号の電位よりも高い電位が、トランジスタ１１のゲートに与えられるため、配線Ａ４に与えられる電位が、トランジスタ１１の閾値電圧分降下するのを防ぐことができる。よって、時刻Ｔ１１には、配線Ａ４は配線Ａ３の電位ＶＤＤに限りなく近づく。

また、本発明の一態様では、配線Ａ３に与えられる信号の電位よりも高い電位が、トランジスタ１１のゲートに与えられるため、配線Ａ３に与えられる信号の電位とトランジスタ１１のゲートに与えられる電位とが同じである場合に比べて、トランジスタ１１の電流供給能力を高めることができる。よって、時刻Ｔ１０乃至時刻Ｔ１１の期間が短くても、配線Ａ４の電位を配線Ａ３の電位ＶＤＤに限りなく近づけることができる。

次いで、時刻Ｔ１１乃至時刻Ｔ２において、配線Ａ１に与えられる信号は電位ＶＳＳを有する。よって、トランジスタ１２は非導通状態にある。また、配線Ａ２に与えられる信号の電位は、時刻Ｔ１０乃至時刻Ｔ１１と同様に、電位ＶＤＤまたは電位ＶＳＳからトランジスタ１２の閾値電圧を差し引いた電位よりも高い値を有する。そして、時刻Ｔ１１乃至時刻Ｔ２では、配線Ａ３に与えられる信号が電位ＶＳＳとなる。よって、ノードＮＤの電位は下降し、電位ＶＤＤに戻る。そして、トランジスタ１１は導通状態にあるので、配線Ａ３が電位ＶＳＳとなることで、配線Ａ４の電位も電位ＶＳＳまで下降する。

〈比較例１〉
なお、比較例として、図１に示した半導体装置１０の別の動作について、図３（Ａ）に示すタイミングチャートを用いて説明する。ただし、図３（Ａ）では、トランジスタ１１及びトランジスタ１２がｎチャネル型である場合のタイミングチャートを例示している。具体的に、図３（Ａ）では、配線Ａ１に与えられる信号が常に電位ＶＤＤを有する場合のタイミングチャートを例示している。

まず、図３（Ａ）では、時刻Ｔ０乃至時刻Ｔ１において、配線Ａ２及び配線Ａ３に与えられる信号は電位ＶＳＳとなり、配線Ａ１に与えられる信号は電位ＶＤＤとなる。よって、時刻Ｔ０乃至時刻Ｔ１では、トランジスタ１２は導通状態にあり、ノードＮＤは電位ＶＳＳとなる。そして、ノードＮＤが電位ＶＳＳであるので、トランジスタ１１は非導通状態にある。

次いで、時刻Ｔ１乃至時刻Ｔ１０において、配線Ａ１に与えられる信号は電位ＶＤＤを維持する。また、配線Ａ２に与えられる信号の電位がハイレベル、具体的には電位ＶＤＤとなる。よって、トランジスタ１２が導通状態となり、ノードＮＤの電位は上昇する。ただし、図３（Ａ）の場合、時刻Ｔ１乃至時刻Ｔ１０において、配線Ａ１と配線Ａ２とが同じ電位ＶＤＤであるので、図２に示す時刻Ｔ１乃至時刻Ｔ１ｂのように、配線Ａ２に与えられる信号の電位よりもΔＶだけ高い電位が、トランジスタ１２のゲートに与えられる場合に比べて、トランジスタ１２の電流供給能力が低い。よって、ノードＮＤの電位の上昇には時間を要する。

また、図３（Ａ）に示すタイミングチャートの場合、配線Ａ１と配線Ａ２とが同じ電位ＶＤＤであるので、時刻Ｔ１乃至時刻Ｔ１０の期間が十分に長かったとしても、最終的にノードＮＤの電位は、トランジスタ１２の閾値電圧分降下した高さまでしか上昇しない。図３（Ａ）では、時刻Ｔ１０において、ノードＮＤが電位ＶＤＤからトランジスタ１２の閾値電圧分降下した値よりも、さらに低い電位ＶＤＤ−Δａである場合を例示している。

次いで、時刻Ｔ１０乃至時刻Ｔ１１において、配線Ａ１及び配線Ａ２に与えられる信号は電位ＶＤＤを有する。よって、トランジスタ１２は導通状態にある。そして、時刻Ｔ１０乃至時刻Ｔ１１では、配線Ａ３に与えられる信号の電位がハイレベル、具体的には電位ＶＤＤとなる。よって、トランジスタ１１は導通状態にあるので、配線Ａ４の電位は上昇する。

ただし、図３（Ａ）に示すタイミングチャートの場合、時刻Ｔ１０乃至時刻Ｔ１１において、トランジスタ１２が導通状態にあるので、時刻Ｔ１０において配線Ａ３に与えられる信号が、電位ＶＳＳから電位ＶＤＤまで上昇しても、ノードＮＤの電位は上昇途中であり、ブースティング効果によるノードＮＤの電位の上昇は見込めない。また、ノードＮＤの電位は上昇途中Δであるため、トランジスタ１１の電流供給能力は、図２の時刻Ｔ１０乃至時刻Ｔ１１におけるトランジスタ１１に比べて小さい。よって、配線Ａ４の電位は、電位ＶＤＤよりも低い値までしか上昇しない。

次いで、時刻Ｔ１１乃至時刻Ｔ２において、配線Ａ１及び配線Ａ２に与えられる信号は電位ＶＤＤを有する。よって、トランジスタ１２は導通状態にある。そして、時刻Ｔ１１乃至時刻Ｔ２では、配線Ａ３に与えられる信号が電位ＶＳＳとなる。よって、トランジスタ１１は導通状態にあるので、配線Ａ３が電位ＶＳＳとなることで、配線Ａ４の電位も電位ＶＳＳまで下降する。

〈比較例２〉
次いで、比較例として、図１に示した半導体装置１０の別の動作について、図３（Ｂ）に示すタイミングチャートを用いて説明する。ただし、図３（Ｂ）では、トランジスタ１１及びトランジスタ１２がｎチャネル型である場合のタイミングチャートを例示している。具体的に、図３（Ｂ）では、配線Ａ１に与えられる信号が常に電位ＶＤＤ＋ΔＶを有する場合のタイミングチャートを例示している。

まず、図３（Ｂ）では、時刻Ｔ０乃至時刻Ｔ１において、配線Ａ２及び配線Ａ３に与えられる信号は電位ＶＳＳとなり、配線Ａ１に与えられる信号は電位ＶＤＤ＋ΔＶとなる。よって、時刻Ｔ０乃至時刻Ｔ１では、トランジスタ１２は導通状態にあり、ノードＮＤは電位ＶＳＳとなる。そして、ノードＮＤが電位ＶＳＳであるので、トランジスタ１１は非導通状態にある。

次いで、時刻Ｔ１乃至時刻Ｔ１０において、配線Ａ１に与えられる信号は電位ＶＤＤ＋ΔＶを維持する。また、配線Ａ２に与えられる信号の電位がハイレベル、具体的には電位ＶＤＤとなる。よって、トランジスタ１２が導通状態となり、ノードＮＤの電位は上昇する。

そして、図３（Ｂ）の場合、図２に示す時刻Ｔ１乃至時刻Ｔ１ｂの場合と同様に、時刻Ｔ１乃至時刻Ｔ１０において、配線Ａ２に与えられる信号の電位よりもΔＶだけ高い電位が、トランジスタ１２のゲートに与えられる。そのため、ノードＮＤに与えられる電位が、トランジスタ１２の閾値電圧分降下するのを防ぐことができる。よって、時刻Ｔ１０には、ノードＮＤは配線Ａ２の電位ＶＤＤに限りなく近づく。

次いで、時刻Ｔ１０乃至時刻Ｔ１１において、配線Ａ１に与えられる信号は電位ＶＤＤ＋ΔＶを有する。また、配線Ａ２に与えられる信号は電位ＶＤＤを有する。よって、トランジスタ１２は導通状態にある。そして、時刻Ｔ１０乃至時刻Ｔ１１では、配線Ａ３に与えられる信号の電位がハイレベル、具体的には電位ＶＤＤとなる。よって、トランジスタ１１は導通状態にあるので、配線Ａ４の電位は上昇する。

ただし、図３（Ｂ）に示すタイミングチャートの場合、時刻Ｔ１０乃至時刻Ｔ１１において、トランジスタ１２が導通状態にあるので、時刻Ｔ１０において配線Ａ３に与えられる信号が、電位ＶＳＳから電位ＶＤＤまで上昇しても、ブースティング効果によるノードＮＤの電位の上昇は見込めない。よって、ノードＮＤが電位ＶＤＤであり、配線Ａ３も電位ＶＤＤであるため、配線Ａ４の電位は、トランジスタ１１の閾値電圧分降下した高さまでしか上昇しない。

次いで、時刻Ｔ１１乃至時刻Ｔ２において、配線Ａ１に与えられる信号は電位ＶＤＤ＋ΔＶを有する。また、配線Ａ２に与えられる信号は電位ＶＤＤを有する。よって、トランジスタ１２は導通状態にある。そして、時刻Ｔ１１乃至時刻Ｔ２では、配線Ａ３に与えられる信号が電位ＶＳＳとなる。よって、トランジスタ１１は導通状態にあるので、配線Ａ３が電位ＶＳＳとなることで、配線Ａ４の電位も電位ＶＳＳまで下降する。

〈比較例３〉
次いで、比較例として、図１に示した半導体装置１０の別の動作について、図４に示すタイミングチャートを用いて説明する。ただし、図４では、トランジスタ１１及びトランジスタ１２がｎチャネル型である場合のタイミングチャートを例示している。具体的に、図４では、配線Ａ１に与えられる信号が、期間Ｔ１乃至期間Ｔ１ｂにおいて電位ＶＤＤを有し、それ以外の期間では電位ＶＳＳを有する場合のタイミングチャートを例示している。

まず、図４では、時刻Ｔ０乃至時刻Ｔ１において、配線Ａ２及び配線Ａ３に与えられる信号は電位ＶＳＳとなる。また、ノードＮＤの電位も電位ＶＳＳであるとする。よって、時刻Ｔ０乃至時刻Ｔ１では、トランジスタ１２は非導通状態にあり、ノードＮＤは電位ＶＳＳを維持する。そして、ノードＮＤが電位ＶＳＳであるので、トランジスタ１１も非導通状態にある。

次いで、時刻Ｔ１乃至時刻Ｔ１ｂにおいて、配線Ａ１及び配線Ａ２に与えられる信号の電位がハイレベル、具体的には電位ＶＤＤとなる。よって、トランジスタ１２が導通状態となり、ノードＮＤの電位は上昇する。ただし、図４の場合、時刻Ｔ１乃至時刻Ｔ１ｂにおいて、配線Ａ１と配線Ａ２とが同じ電位ＶＤＤであるので、図２に示す時刻Ｔ１乃至時刻Ｔ１ｂのように、配線Ａ２に与えられる信号の電位よりもΔＶだけ高い電位が、トランジスタ１２のゲートに与えられる場合に比べて、トランジスタ１２の電流供給能力が低い。よって、ノードＮＤの電位の上昇には時間を要する。

また、図４に示すタイミングチャートの場合、配線Ａ１と配線Ａ２とが同じ電位ＶＤＤであるので、時刻Ｔ１乃至時刻Ｔ１ｂの期間が十分に長かったとしても、最終的にノードＮＤの電位は、トランジスタ１２の閾値電圧分降下した高さまでしか上昇しない。図４では、時刻Ｔ１ｂ乃至時刻Ｔ１０において、ノードＮＤが電位ＶＤＤからトランジスタ１２の閾値電圧分降下した値よりも、さらに低い電位ＶＤＤ−Δｂである場合を例示している。

次いで、時刻Ｔ１０乃至時刻Ｔ１１において、配線Ａ１に与えられる信号は電位ＶＳＳを有する。また、配線Ａ２に与えられる信号は電位ＶＤＤを有する。よって、トランジスタ１２は非導通状態にある。そして、時刻Ｔ１０乃至時刻Ｔ１１では、配線Ａ３に与えられる信号の電位がハイレベル、具体的には電位ＶＤＤとなる。よって、トランジスタ１１は導通状態にあるので、配線Ａ４の電位は上昇する。

ただし、図４に示すタイミングチャートの場合、時刻Ｔ１０におけるノードＮＤは電位ＶＤＤ−Δｂと低い。そのため、時刻Ｔ１０において配線Ａ３に与えられる信号が、電位ＶＳＳから電位ＶＤＤまで上昇しても、ブースティング効果によるノードＮＤの電位の上昇幅は、図２に示す時刻Ｔ１０乃至時刻Ｔ１１の場合に比べて小さい。よって、配線Ａ４の電位は、電位ＶＤＤよりも低い値までしか上昇しない。

次いで、時刻Ｔ１１乃至時刻Ｔ２において、配線Ａ１に与えられる信号は電位ＶＳＳを有する。また、配線Ａ２に与えられる信号は電位ＶＤＤを有する。よって、トランジスタ１２は非導通状態にある。そして、時刻Ｔ１１乃至時刻Ｔ２では、配線Ａ３に与えられる信号が電位ＶＳＳとなる。よって、トランジスタ１１は導通状態にあるので、配線Ａ３が電位ＶＳＳとなることで、配線Ａ４の電位も電位ＶＳＳまで下降する。

〈半導体装置の構成例２〉
次いで、回路１３を構成要素に含むスイッチ回路ＳＷの構成例を、図５に示す。本発明の一態様にかかるスイッチ回路ＳＷは、回路１３と、トランジスタ２０と、トランジスタ２１とを有する回路２２を、複数有する。具体的に図５では、スイッチ回路ＳＷが、回路２２−１及び回路２２−２で示す２つの回路２２を有する場合を例示している。

そして、トランジスタ２０は、ゲートが、配線ＷＬ［０］及び配線ＷＬ［１］で示す複数の配線ＷＬの一つに電気的に接続されている。また、トランジスタ２０は、ソース及びドレインの一方が配線ＢＬに、ソース及びドレインの他方がトランジスタ２１のゲートに、それぞれ電気的に接続されている。トランジスタ２１は、ソース及びドレインの一方が配線ＩＬに、ソース及びドレインの他方が、回路１３が有するトランジスタ１１のソース及びドレインの一方に、それぞれ電気的に接続されている。トランジスタ１１のソース及びドレインの他方は、配線ＯＬに電気的に接続されている。回路１３が有するトランジスタ１２は、ゲートが配線ＳＬに電気的に接続されている。また、トランジスタ１２は、ソース及びドレインの一方が、配線ＣＬ［０］及び配線ＣＬ［１］で示す複数の配線ＣＬの一つに電気的に接続されている。また、トランジスタ１２は、ソース及びドレインの他方が、トランジスタ１１のゲートに電気的に接続されている。

図５に示すスイッチ回路ＳＷでは、回路２２−１が有する回路１３において、配線ＣＬ［０］が図１に示す配線Ａ２に相当する。配線ＳＬが図１に示す配線Ａ１に相当する。トランジスタ２１のソース及びドレインの他方が、配線Ａ３に相当する。配線ＯＬが、図１に示す配線Ａ４に相当する。

また、図５に示すスイッチ回路ＳＷでは、回路２２−２が有する回路１３において、配線ＣＬ［１］が図１に示す配線Ａ２に相当する。配線ＳＬが図１に示す配線Ａ１に相当する。トランジスタ２１のソース及びドレインの他方が、配線Ａ３に相当する。配線ＯＬが、図１に示す配線Ａ４に相当する。

図５に示すスイッチ回路ＳＷを複数有するスイッチ回路ＳＷｓの構成例を、図６に示す。図６では、複数のスイッチ回路ＳＷがｍ行ｎ列で配置されている。そして、ｉ列ｊ行目（ｉはｎ以下の自然数を意味し、ｊはｍ以下の自然数を意味する）のスイッチ回路ＳＷは、配線ＢＬ［ｉ−１］、配線ＳＬ、配線ＣＬ［１：０］、配線ＷＬ［２ｊ−１：２ｊ−２］、配線ＩＬ［ｉ−１］、配線ＯＬ［ｊ−１］に電気的に接続されている。

なお、配線ＣＬ［１：０］は、配線ＣＬ［０］及び配線ＣＬ［１］を意味する。また、配線ＷＬ［２ｍ−１：２ｍ−２］は、配線ＷＬ［２ｍ−２］及び配線ＷＬ［２ｍ−１］を意味する。

次いで、図６に示すスイッチ回路ＳＷｓのより具体的な構成例を用いて、スイッチ回路ＳＷｓの動作例について説明する。図７に、図６に示すスイッチ回路ＳＷｓのより具体的な構成例を示す。また、図８に、図７に示すスイッチ回路ＳＷｓのタイミングチャートを示す。図８では、スイッチ回路ＳＷｓが有する全てのトランジスタがｎチャネル型である場合のタイミングチャートを例示している。

初めに、時刻Ｔ１乃至時刻Ｔ６において行われる、スイッチ回路ＳＷｓへのデータの書き込みについて説明する。時刻Ｔ１乃至時刻Ｔ６では、配線ＳＬ、全ての配線ＩＬに、ローレベルの電位が与えられる。

まず、時刻Ｔ１乃至時刻Ｔ２において、配線ＷＬ［０］にハイレベルの電位が、配線ＷＬ［０］以外の全ての配線ＷＬにローレベルの電位が与えられる。また、配線ＢＬ［０］乃至配線ＢＬ［ｎ−１］に、データを含む信号の電位が与えられる。図８では、配線ＢＬ［１］にハイレベルの電位が、配線ＢＬ［１］以外の全ての配線ＢＬにはローレベルの電位が与えられる場合を例示している。

上記動作により、配線ＷＬ［０］に電気的に接続されたスイッチ回路ＳＷへの、データの書き込みが行われる。具体的に、配線ＷＬ［０］と、配線ＢＬ［１］とに電気的に接続されたスイッチ回路ＳＷにおいて、トランジスタ２１のゲートにハイレベルの電位が与えられることによって、”１”の論理値に対応したデータが格納される。また、配線ＷＬ［０］と、配線ＢＬ［１］以外の配線ＢＬにそれぞれ電気的に接続された複数のスイッチ回路ＳＷにおいて、トランジスタ２１のゲートにローレベルの電位が与えられることによって、”０”の論理値に対応したデータが格納される。

次いで、時刻Ｔ２乃至時刻Ｔ３において、配線ＷＬ［１］にハイレベルの電位が、配線ＷＬ［１］以外の全ての配線ＷＬにローレベルの電位が与えられる。また、配線ＢＬ［０］乃至配線ＢＬ［ｎ−１］に、データを含む信号の電位が与えられる。図８では、配線ＢＬ［０］にハイレベルの電位が、配線ＢＬ［０］以外の全ての配線ＢＬにはローレベルの電位が与えられる場合を例示している。

上記動作により、配線ＷＬ［１］に電気的に接続されたスイッチ回路ＳＷへの、データの書き込みが行われる。具体的に、配線ＷＬ［１］と、配線ＢＬ［０］とに電気的に接続されたスイッチ回路ＳＷにおいて、トランジスタ２１のゲートにハイレベルの電位が与えられることによって、”１”の論理値に対応したデータが格納される。また、配線ＷＬ［１］と、配線ＢＬ［０］以外の配線ＢＬにそれぞれ電気的に接続された複数のスイッチ回路ＳＷにおいて、トランジスタ２１のゲートにローレベルの電位が与えられることによって、”０”の論理値に対応したデータが格納される。

同様に、時刻Ｔ３乃至時刻Ｔ４においても、配線ＷＬ［３］乃至配線ＷＬ［２ｍ−３］に電気的に接続されたスイッチ回路ＳＷへの、データの書き込みが順に行われる。

次いで、時刻Ｔ４乃至時刻Ｔ５において、配線ＷＬ［２ｍ−２］にハイレベルの電位が、配線ＷＬ［２ｍ−２］以外の全ての配線ＷＬにローレベルの電位が与えられる。また、配線ＢＬ［０］乃至配線ＢＬ［ｎ−１］に、データを含む信号の電位が与えられる。図８では、配線ＢＬ［０］にハイレベルの電位が、配線ＢＬ［０］以外の全ての配線ＢＬにはローレベルの電位が与えられる場合を例示している。

上記動作により、配線ＷＬ［２ｍ−２］に電気的に接続されたスイッチ回路ＳＷへの、データの書き込みが行われる。具体的に、配線ＷＬ［２ｍ−２］と、配線ＢＬ［０］とに電気的に接続されたスイッチ回路ＳＷにおいて、トランジスタ２１のゲートにハイレベルの電位が与えられることによって、”１”の論理値に対応したデータが格納される。また、配線ＷＬ［２ｍ−２］と、配線ＢＬ［０］以外の配線ＢＬにそれぞれ電気的に接続された複数のスイッチ回路ＳＷにおいて、トランジスタ２１のゲートにローレベルの電位が与えられることによって、”０”の論理値に対応したデータが格納される。

次いで、時刻Ｔ５乃至時刻Ｔ６において、配線ＷＬ［２ｍ−１］にハイレベルの電位が、配線ＷＬ［２ｍ−１］以外の全ての配線ＷＬにローレベルの電位が与えられる。また、配線ＢＬ［０］乃至配線ＢＬ［ｎ−１］に、データを含む信号の電位が与えられる。図８では、配線ＢＬ［１］にハイレベルの電位が、配線ＢＬ［１］以外の全ての配線ＢＬにはローレベルの電位が与えられる場合を例示している。

上記動作により、配線ＷＬ［２ｍ−１］に電気的に接続されたスイッチ回路ＳＷへの、データの書き込みが行われる。具体的に、配線ＷＬ［２ｍ−１］と、配線ＢＬ［１］とに電気的に接続されたスイッチ回路ＳＷにおいて、トランジスタ２１のゲートにハイレベルの電位が与えられることによって、”１”の論理値に対応したデータが格納される。また、配線ＷＬ［２ｍ−１］と、配線ＢＬ［１］以外の配線ＢＬにそれぞれ電気的に接続された複数のスイッチ回路ＳＷにおいて、トランジスタ２１のゲートにローレベルの電位が与えられることによって、”０”の論理値に対応したデータが格納される。

次いで、時刻Ｔ６乃至時刻Ｔ１６において行われる、配線ＩＬと配線ＯＬの間における導通状態と非導通状態とを、スイッチ回路ＳＷに格納されているデータに従って切り替える動作について、説明する。時刻Ｔ６乃至時刻Ｔ１６では、全ての配線ＷＬにローレベルの電位が与えられる。

まず、時刻Ｔ６乃至時刻Ｔ７において、配線ＣＬ［０］にハイレベルの電位が与えられ、配線ＣＬ［１］にローレベルの電位が与えられる。また、配線ＳＬに、配線ＣＬ［０］に与えられる電位よりも高い、ハイレベルの電位が与えられる。上記動作により、配線ＣＬ［０］に電気的に接続されたスイッチ回路ＳＷにおいて、トランジスタ１１が導通状態となる。よって、配線ＣＬ［０］に電気的に接続されたスイッチ回路ＳＷに格納されているデータに従って、配線ＩＬと配線ＯＬの間における導通状態と非導通状態とを、切り替えることができる。

具体的に、配線ＷＬ［０］に電気的に接続された複数のスイッチ回路ＳＷのうち、配線ＢＬ［１］に電気的に接続されたスイッチ回路ＳＷに、”１”の論理値に対応したデータが格納されている。よって、配線ＩＬ［１］と配線ＯＬ［０］とが導通状態となる。また、配線ＷＬ［２ｍ−２］に電気的に接続された複数のスイッチ回路ＳＷのうち、配線ＢＬ［０］に電気的に接続されたスイッチ回路ＳＷに、”１”の論理値に対応したデータが格納されている。よって、配線ＩＬ［０］と配線ＯＬ［ｍ−１］とが導通状態となる。

次いで、時刻Ｔ７乃至時刻Ｔ８において、配線ＳＬにローレベルの電位が与えられる。上記動作により、配線ＣＬ［０］に電気的に接続されたスイッチ回路ＳＷにおいて、トランジスタ１２は導通状態から非導通状態に切り替わる。

次いで、時刻Ｔ８乃至時刻Ｔ９において、配線ＳＬにローレベルの電位が与えられる。また、配線ＩＬ［０］の電位がローレベルからハイレベルに切り替わる。上記動作により、配線ＯＬ［ｍ−１］の電位がローレベルからハイレベルに切り替わる。

次いで、時刻Ｔ９乃至時刻Ｔ１０において、配線ＳＬにローレベルの電位が与えられる。また、配線ＩＬ［０］の電位がハイレベルからローレベルに切り替わる。上記動作により、配線ＯＬ［ｍ−１］の電位がハイレベルからローレベルに切り替わる。また、配線ＩＬ［１］の電位がローレベルからハイレベルに切り替わる。上記動作により、配線ＯＬ［０］の電位がローレベルからハイレベルに切り替わる。

次いで、時刻Ｔ１０乃至時刻Ｔ１１において、配線ＳＬにローレベルの電位が与えられる。また、配線ＩＬ［１］の電位がハイレベルからローレベルに切り替わる。上記動作により、配線ＯＬ［０］の電位がハイレベルからローレベルに切り替わる。

次いで、時刻Ｔ１１乃至時刻Ｔ１２において、配線ＣＬ［０］にローレベルの電位が与えられ、配線ＣＬ［１］にハイレベルの電位が与えられる。また、配線ＳＬに、配線ＣＬ［１］に与えられる電位よりも高い、ハイレベルの電位が与えられる。上記動作により、配線ＣＬ［１］に電気的に接続されたスイッチ回路ＳＷにおいて、トランジスタ１１が導通状態となる。よって、配線ＣＬ［１］に電気的に接続されたスイッチ回路ＳＷに格納されているデータに従って、配線ＩＬと配線ＯＬの間における導通状態と非導通状態とを、切り替えることができる。

具体的に、配線ＷＬ［１］に電気的に接続された複数のスイッチ回路ＳＷのうち、配線ＢＬ［０］に電気的に接続されたスイッチ回路ＳＷに、”１”の論理値に対応したデータが格納されている。よって、配線ＩＬ［０］と配線ＯＬ［０］とが導通状態となる。また、配線ＷＬ［２ｍ−１］に電気的に接続された複数のスイッチ回路ＳＷのうち、配線ＢＬ［１］に電気的に接続されたスイッチ回路ＳＷに、”１”の論理値に対応したデータが格納されている。よって、配線ＩＬ［１］と配線ＯＬ［ｍ−１］とが導通状態となる。

次いで、時刻Ｔ１２乃至時刻Ｔ１３において、配線ＳＬにローレベルの電位が与えられる。上記動作により、配線ＣＬ［１］に電気的に接続されたスイッチ回路ＳＷにおいて、トランジスタ１２は導通状態から非導通状態に切り替わる。

次いで、時刻Ｔ１３乃至時刻Ｔ１４において、配線ＳＬにローレベルの電位が与えられる。また、配線ＩＬ［０］の電位がローレベルからハイレベルに切り替わる。上記動作により、配線ＯＬ［０］の電位がローレベルからハイレベルに切り替わる。

次いで、時刻Ｔ１４乃至時刻Ｔ１５において、配線ＳＬにローレベルの電位が与えられる。また、配線ＩＬ［０］の電位がハイレベルからローレベルに切り替わる。上記動作により、配線ＯＬ［０］の電位がハイレベルからローレベルに切り替わる。また、配線ＩＬ［１］の電位がローレベルからハイレベルに切り替わる。上記動作により、配線ＯＬ［ｍ−１］の電位がローレベルからハイレベルに切り替わる。

次いで、時刻Ｔ１５乃至時刻Ｔ１６において、配線ＳＬにローレベルの電位が与えられる。また、配線ＩＬ［１］の電位がハイレベルからローレベルに切り替わる。上記動作により、配線ＯＬ［ｍ−１］の電位がハイレベルからローレベルに切り替わる。

なお、少なくとも、配線ＳＬにハイレベルの電位が与えられている時刻Ｔ６乃至時刻Ｔ７の期間において、配線ＣＬ［０］にハイレベルの電位が与えられ、配線ＣＬ［１］にローレベルの電位が与えられていればよい。また、少なくとも、配線ＳＬにハイレベルの電位が与えられている時刻Ｔ１１乃至時刻Ｔ１２の期間において、配線ＣＬ［０］にローレベルの電位が与えられ、配線ＣＬ［１］にハイレベルの電位が与えられていればよい。よって、時刻Ｔ６より前の期間と、時刻Ｔ７より後で時刻Ｔ１１より前の期間と、時刻Ｔ１２より後の期間とでは、配線ＣＬ［０］及び配線ＣＬ［１］にそれぞれ与えられる電位は、ローレベルとハイレベルのどちらであってもよい。

〈回路１４の構成例〉
次いで、図１に示す回路１４の、具体的な構成の一例について説明する。

図９（Ａ）に、回路１４の構成例を示す。図９（Ａ）では、電位ＶＳＳと電位ＶＤＤが回路１４に与えられている。そして、図９（Ａ）では、配線Ａ１に供給するパルス信号の振幅をΔＶだけ増幅するために、レベルシフタを用いる場合を例示する。

具体的に、図９（Ａ）に示す回路１４は、Ｄ型フリップフロップ（Ｄ−ＦＦ）３０と、ＸＯＲ回路３１と、インバータ３２と、レベルシフタ（ＬＳ）３３とを有する。

Ｄ−ＦＦ３０では、Ｄ端子に信号ｅｘｔｒａＣｏｎｔｅｘｔ［０］が入力され、Ｃ端子にクロック信号ＣＬＫが入力されると、クロック信号の１周期分だけ信号ｅｘｔｒａＣｏｎｔｅｘｔ［０］が遅延した信号が、端子Ｑから出力される。ＸＯＲ回路３１では、端子Ｑから出力される信号と、信号ｅｘｔｒａＣｏｎｔｅｘｔ［０］とが入力されると、パルス信号が出力される。当該パルス信号は、信号ｅｘｔｒａＣｏｎｔｅｘｔ［０］の電位が切り替わったタイミングから、クロック信号ＣＬＫの一周期分に相当する期間において、ハイレベルの電位ＶＤＤを有する。

ＸＯＲ回路３１から出力される信号は、ＬＳ３３において、その振幅が増幅される。具体的に、ＬＳ３３には、電位ＶＳＳと電位ＨＶＤＤが与えられている。電位ＨＶＤＤは、電位ＶＤＤ＋ΔＶに相当する。そして、ＸＯＲ回路３１から出力されるパルス信号は、ＬＳ３３において、電位ＶＳＳと電位ＶＤＤの差分に相当する振幅から、電位ＶＳＳと電位ＨＶＤＤの差分に相当する振幅へと、増幅される。ＬＳ３３から出力される信号ｏｗは、例えば図５に示すスイッチ回路ＳＷに、配線ＳＬを介して与えられる。

また、インバータ３２は、信号ｅｘｔｒａＣｏｎｔｅｘｔ［０］が入力されると、その極性を反転させた信号Ｃｏｎｔｅｘｔ［１］を生成する。信号Ｃｏｎｔｅｘｔ［１］は、例えば図５に示すスイッチ回路ＳＷに、配線ＣＬ［１］を介して与えられる。また、信号ｅｘｔｒａＣｏｎｔｅｘｔ［０］は、例えば図５に示すスイッチ回路ＳＷに、信号Ｃｏｎｔｅｘｔ［０］として配線ＣＬ［０］を介して与えられる。

次いで、図９（Ｂ）に、回路１４の別の構成例を示す。図９（Ｂ）では、電位ＶＳＳと電位ＨＶＤＤが回路１４に与えられている。そして、図９（Ｂ）では、信号Ｃｏｎｔｅｘｔ［０］及び信号Ｃｏｎｔｅｘｔ［１］の振幅を小さくするために、レベルシフタを用いる場合を例示する。

具体的に、図９（Ｂ）に示す回路１４は、Ｄ−ＦＦ３０と、ＸＯＲ回路３１と、インバータ３２と、ＬＳ３３ａと、ＬＳ３３ｂとを有する。

そして、図９（Ｂ）に示す回路１４では、図９（Ａ）に示す回路１４と同様に、ＸＯＲ回路３１からパルス信号が出力される。ただし、図９（Ｂ）に示す回路１４の場合、当該パルス信号が、ハイレベルの電位ＨＶＤＤを有する点において、図９（Ａ）に示す回路１４と異なる。図９（Ｂ）では、ＸＯＲ回路３１から出力される信号が、信号ｏｗとして、例えば図５に示すスイッチ回路ＳＷに、配線ＳＬを介して与えられる。

また、ＬＳ３３ａ及びＬＳ３３ｂには、電位ＶＳＳと電位ＶＤＤが与えられている。信号ｅｘｔｒａＣｏｎｔｅｘｔ［０］は、ＬＳ３３ａにおいて、電位ＶＳＳと電位ＨＶＤＤの差分に相当する振幅から、電位ＶＳＳと電位ＶＤＤの差分に相当する振幅へと、調整される。また、インバータ３２から出力される信号Ｃｏｎｔｅｘｔ［１］は、ＬＳ３３ｂにおいて、電位ＶＳＳと電位ＨＶＤＤの差分に相当する振幅から、電位ＶＳＳと電位ＶＤＤの差分に相当する振幅へと、調整される。

振幅が調整された信号Ｃｏｎｔｅｘｔ［１］は、例えば図５に示すスイッチ回路ＳＷに、信号Ｃｏｎｔｅｘｔ［１］として配線ＣＬ［１］を介して与えられる。また、振幅が調整された信号ｅｘｔｒａＣｏｎｔｅｘｔ［０］は、例えば図５に示すスイッチ回路ＳＷに、信号Ｃｏｎｔｅｘｔ［０］として配線ＣＬ［０］を介して与えられる。

なお、図９（Ｂ）において、ＬＳ３３ａまたはＬＳ３３ｂの代わりに、インバータまたはバッファなどを用いることも可能である。

次いで、図１０に、図９（Ａ）に示すＬＳ３３、或いは、図９（Ｂ）に示すＬＳ３３ａまたはＬＳ３３ｂの、具体的な構成例を図１０に示す。

図１０に示すＬＳ（ＬＳ３３、ＬＳ３３ａ、またはＬＳ３３ｂに相当する）は、ｎチャネル型のトランジスタ３４及びトランジスタ３５と、ｐチャネル型のトランジスタ３６及びトランジスタ３７と、インバータ３８とを有する。

トランジスタ３４のゲートは、入力端子ＩＮに電気的に接続されている。また、トランジスタ３４は、ソース及びドレインの一方に電位ＶＳＳが与えられ、ソース及びドレインの他方がトランジスタ３７のゲートに電気的に接続されている。

トランジスタ３６のゲートは、出力端子ＯＵＴに電気的に接続されている。また、トランジスタ３６は、ソース及びドレインの一方に電位ＶＤＤまたは電位ＨＶＤＤが与えられ、ソース及びドレインの他方はトランジスタ３７のゲートに電気的に接続されている。

インバータ３８は、入力端子ＩＮの電位が与えられ、出力される電位はトランジスタ３５のゲートに与えられる。また、インバータ３８には、電位ＶＳＳと、電位ＶＤＤまたは電位ＨＶＤＤとの電位差が、電源電圧として与えられている。

トランジスタ３５は、ソース及びドレインの一方に電位ＶＳＳが与えられ、ソース及びドレインの他方がトランジスタ３６のゲートに電気的に接続されている。

トランジスタ３７は、ソース及びドレインの一方に電位ＶＤＤまたは電位ＨＶＤＤが与えられ、ソース及びドレインの他方はトランジスタ３６のゲートに電気的に接続されている。

〈ロジックアレイの構成例〉
次いで、本発明の一態様に係る半導体装置の一例に相当する、ＰＬＤの構成例について説明する。

図１１に、ＰＬＤ４０の構成の一部を例示する。ＰＬＤ４０は、複数のロジックブロック４１と、複数のロジックブロック４１の入力端子または出力端子に電気的に接続されている複数の配線４２と、配線４２間の導通状態を制御する機能を有するＳＷｓとを有する。複数の配線４２とＳＷｓとにより、ロジックブロック４１間の導通状態が制御される。

なお、図１１に示すＰＬＤ４０には、複数のロジックブロック４１の入力端子または出力端子に電気的に接続されている配線４２に加えて、クロック信号ＣＬＫや信号ＲＥＳをロジックブロック４１に供給する機能を有する配線が設けられていても良い。クロック信号ＣＬＫは、例えば、ロジックブロック４１が有するフリップフロップからの信号の出力のタイミングを制御するのに用いることができる。また、信号ＲＥＳは、例えば、ロジックブロック４１が有するフリップフロップに保持されているデータを、初期化するタイミングを制御するのに用いることができる。

〈ロジックブロックの構成例〉
次いで、ロジックブロック４１の構成例について説明する。

図１２（Ａ）に、ロジックブロック４１の一形態を例示する。図１２（Ａ）に示すロジックブロック４１は、ＬＵＴ（ルックアップテーブル）４３と、フリップフロップ４４とを有する。ＬＵＴ４３では、回路情報を含むデータに従って、入力端子４５に入力される入力信号の論理値に対する、出力信号の論理値が定められる。フリップフロップ４４は、ＬＵＴ４３の出力信号に含まれるデータを保持し、クロック信号ＣＬＫに同期して当該データに対応した出力信号を、出力端子４６から出力する。

また、回路情報を含むデータによって、フリップフロップ４４の種類を定義できる構成にしても良い。具体的には、回路情報を含むデータに従って、フリップフロップ４４がＤ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ、またはＲＳ型フリップフロップのいずれかの機能を有するようにしても良い。

また、図１２（Ｂ）に、ロジックブロック４１の別の一形態を例示する。図１２（Ｂ）に示すロジックブロック４１は、図１２（Ａ）に示したロジックブロック４１に、ＡＮＤ回路４７が追加された構成を有している。ＡＮＤ回路４７には、フリップフロップ４４からの信号が、正論理の入力として与えられ、信号ＩＮＩＴの電位が、負論理の入力として与えられている。上記構成により、信号ＩＮＩＴの電位に従って、出力端子４６の電位を初期化することができる。

また、図１２（Ｃ）に、ロジックブロック４１の別の一形態を例示する。図１２（Ｃ）に示すロジックブロック４１は、図１２（Ａ）に示したロジックブロック４１に、マルチプレクサ４８が追加された構成を有している。また、図１２（Ｃ）に示すロジックブロック４１は、記憶回路４９を有している。

ＬＵＴ４３は、回路情報を含むデータに従って、入力信号の論理値に対する出力信号の論理値が定められる。また、マルチプレクサ４８は、ＬＵＴ４３からの出力信号と、フリップフロップ４４からの出力信号とが入力されている。そして、マルチプレクサ４８は、記憶回路４９に格納されているデータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。マルチプレクサ４８からの出力信号は、出力端子４６から出力される。

また、図１２（Ｄ）に、ロジックブロック４１の別の一形態を例示する。図１２（Ｄ）に示すロジックブロック４１は、図１２（Ｃ）に示したロジックブロック４１に、マルチプレクサ５０が追加された構成を有している。また、図１２（Ｄ）に示すロジックブロック４１は、記憶回路５１を有している。

マルチプレクサ５０には、ＬＵＴ４３からの出力信号と、端子５２から入力された、他のロジックブロック４１が有するフリップフロップ４４からの出力信号とが入力されている。そして、マルチプレクサ５０は、記憶回路５１に格納されている回路情報を含むデータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。

〈記憶回路について〉
次いで、ロジックブロックが有する、回路情報を記憶する機能を有する記憶回路の構成例について説明する。

図１３に記憶回路６０の構成を、一例として示す。記憶回路６０は、図１２（Ｃ）に示す記憶回路４９として、或いは、図１２（Ｄ）に示す記憶回路４９または記憶回路５１として用いることができる。また、記憶回路６０は、ＬＵＴ４３が有する記憶回路として用いることができる。

記憶回路６０は、データを記憶する機能を有する複数の回路６１を有する。図１３では、複数の回路６１がｍ行ｎ列で配置されている場合を例示している。そして、ｉ列ｊ行目（ｉはｎ以下の自然数を意味し、ｊはｍ以下の自然数を意味する）の回路６１は、配線ＢＬ［ｉ−１］、配線ＣＬ［１：０］、配線ＷＬ［２ｊ−１：２ｊ−２］、配線ＯＬ［ｊ−１］に電気的に接続されている。

図１４（Ａ）に、ｉ列ｊ行目の、回路６１のより具体的な構成の一例を示す。回路６１は、データを記憶する機能を有する複数の回路６２と、複数の回路６２からそれぞれ出力されるデータを選択する機能を有するマルチプレクサ６３とを有する。具体的に、図１４（Ａ）では、回路６１が回路６２ａ及び回路６２ｂで示す２つの回路６２を有する場合を例示している。

具体的に、入力される信号の極性が互いに反転している配線ＢＬ［ｉ−１］及び配線ＢＬｂ［ｉ−１］は、共に、回路６２ａ及び回路６２ｂに電気的に接続されている。配線ＷＬ［２ｊ−２］及び配線ＷＬ［２ｊ−１］は、回路６２ａ及び回路６２ｂにそれぞれ電気的に接続されている。配線ＣＬ［０］及び配線ＣＬ［１］は、マルチプレクサ６３に電気的に接続されている。回路６２ａから出力されるデータと、回路６２ｂから出力されるデータとは、マルチプレクサ６３において、配線ＣＬ［０］及び配線ＣＬ［１］から供給される信号に含まれるデータに従って、いずれかが選択される。

なお、回路６１が有する回路６２の数は、３以上であっても良い。この場合、回路６１に電気的に接続される配線ＷＬ及び配線ＣＬの数も、回路６２の数に合わせて調整することが望ましい。また、回路６１が有する回路６２の数は、単数であっても良い。この場合、配線ＷＬ及び配線ＣＬの数も、回路６２の数に合わせて調整することが望ましい。さらに、回路６１が有する回路６２の数が単数である場合は、マルチプレクサ６３を回路６１に設けず、回路６２から出力されるデータを配線ＯＬ［ｊ−１］に入力するようにしても良い。

次いで、図１４（Ｂ）に、回路６２の具体的な構成を一例として示す。図１４（Ｂ）に示す回路６２は、トランジスタ６４乃至トランジスタ６７を少なくとも有する。また、回路６２は、図１４（Ｂ）に示すように、容量素子６８及び容量素子６９を有していても良い。

トランジスタ６４は、回路６２内のノードＮＤ１への、データを含む第１信号の電位の供給を制御する機能を有する。具体的には、トランジスタ６４が導通状態であるとき、配線ＢＬ［ｉ−１］に与えられたデータを含む第１信号の電位が、ノードＮＤ１に供給される。また、トランジスタ６４が非導通状態であるとき、ノードＮＤ１の電位が保持される。容量素子６８の一方の電極はノードＮＤ１に電気的に接続されており、容量素子６８は、ノードＮＤ１の電位を保持する機能を有する。容量素子６８の他方の電極は、例えば、一定の電位を供給することができる機能を有する配線に接続されている。例えば、ＧＮＤ線に接続されている。ただし、その配線の電位は、０ボルトであることに限定されない。

トランジスタ６４における導通状態または非導通状態の選択は、配線ＷＬ［２ｊ−１］または配線ＷＬ［２ｊ−２］に与えられる信号の電位に従って行われる。

トランジスタ６５は、ノードＮＤ１の電位に従って、配線７０と配線７２の間における導通状態と非導通状態とを切り替える機能を有する。具体的には、トランジスタ６５が導通状態であるとき、配線７０と配線７２とが導通状態となる。また、トランジスタ６５が非導通状態であるとき、配線７０と配線７２とは非導通状態となる。

また、トランジスタ６６は、回路６２内のノードＮＤ２への、データを含む第２信号の電位の供給を、制御する機能を有する。具体的には、トランジスタ６６が導通状態であるとき、配線ＢＬｂ［ｉ−１］に与えられたデータを含む第２信号の電位が、ノードＮＤ２に供給される。また、トランジスタ６６が非導通状態であるとき、ノードＮＤ２の電位が保持される。容量素子６９の一方の電極はノードＮＤ２に電気的に接続されており、容量素子６９は、ノードＮＤ２の電位を保持する機能を有する。容量素子６９の他方の電極は、例えば、一定の電位を供給することができる機能を有する配線に電気的に接続されている。例えば、ＧＮＤ線に電気的に接続されている。ただし、その配線の電位は、０ボルトであることに限定されない。なお、容量素子６９の他方の電極は、容量素子６８の他方の電極と、電気的に接続されていてもよい。ただし、本発明の一態様は、これに限定されない。

トランジスタ６６における導通状態または非導通状態の選択は、配線ＷＬ［２ｊ−１］または配線ＷＬ［２ｊ−２］に与えられる信号の電位に従って行われる。

トランジスタ６７は、ノードＮＤ２の電位に従って、配線７１と配線７２の間における導通状態と非導通状態とを切り替える機能を有する。具体的には、トランジスタ６７が導通状態であるとき、配線７１と配線７２とが導通状態となる。また、トランジスタ６７が非導通状態であるとき、配線７１と配線７２とは非導通状態となる。

なお、配線７０にはハイレベルの電位ＶＤＤが与えられ、配線７１にはローレベルの電位ＶＳＳが与えられるものとする。そして、データを回路６２に書き込むときには、第１信号の電位と、第２信号の電位は、互いに極性が反転している、すなわち論理レベルが反転している。よって、トランジスタ６５とトランジスタ６７とは、一方が導通状態にあるとき、他方が非導通状態にある。また、トランジスタ６５とトランジスタ６７のうち、どちらが導通状態にあり、どちらが非導通状態にあるかは、第１信号と第２信号の電位、すなわちデータによって定まる。そのため、データによって、配線７２に与えられる電位が、ハイレベルの電位ＶＤＤであるか、ローレベルの電位ＶＳＳであるかが定まる。

配線７２に与えられる電位をデータとして含む信号は、図１４（Ａ）に示すマルチプレクサ６３に入力される。

なお、図１４（Ｂ）に示す回路６２において、トランジスタ６４及びトランジスタ６６に用いられるトランジスタは、ノードＮＤ１及びノードＮＤ２の電位を保持する機能を有しているため、オフ電流の著しく小さいトランジスタであることが望ましい。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されることを特徴とするトランジスタは、オフ電流を著しく小さくすることができるので、トランジスタ６４及びトランジスタ６６に用いるのに好適である。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。よって、上記構成を有するトランジスタをトランジスタ６４及びトランジスタ６６に用いることで、ノードＮＤ１及びノードＮＤ２に保持されている電荷が、リークするのを防ぐことができる。

なお、トランジスタ６４にｎチャネル型のトランジスタが用いられる場合、ノードＮＤ１を電位ＶＳＳにすることは容易であるが、ノードＮＤ１を電位ＶＤＤにすることは、上記トランジスタの閾値電圧を考慮すると難しい。そのため、トランジスタ６５にｐチャネル型のトランジスタが用いられていると、トランジスタ６５を完全に非導通状態にすることが難しくなり、トランジスタ６５を介して貫通電流が流れやすくなる。よって、トランジスタ６４にｎチャネル型のトランジスタが用いられる場合、トランジスタ６５には、ｎチャネル型のトランジスタを用いることが、貫通電流を防止するために望ましい。トランジスタ６６とトランジスタ６７にも同様のことが言える。すなわち、トランジスタ６６にｎチャネル型のトランジスタが用いられる場合、トランジスタ６７には、ｎチャネル型のトランジスタを用いることが、貫通電流を防止するために望ましい。

また、トランジスタ６４にｐチャネル型のトランジスタが用いられる場合、ノードＮＤ１を電位ＶＤＤにすることは容易であるが、ノードＮＤ１を電位ＶＳＳにすることは、上記トランジスタの閾値電圧を考慮すると難しい。そのため、トランジスタ６５にｎチャネル型のトランジスタが用いられていると、トランジスタ６５を完全に非導通状態にすることが難しくなり、トランジスタ６５を介して貫通電流が流れやすくなる。よって、トランジスタ６４にｐチャネル型のトランジスタが用いられる場合、トランジスタ６５には、ｐチャネル型のトランジスタを用いることが、貫通電流を防止するために望ましい。トランジスタ６６とトランジスタ６７にも同様のことが言える。すなわち、トランジスタ６６にｐチャネル型のトランジスタが用いられる場合、トランジスタ６７には、ｐチャネル型のトランジスタを用いることが、貫通電流を防止するために望ましい。

〈マルチプレクサの構成例〉
次いで、本発明の一態様にかかるマルチプレクサの構成例について説明する。

図１５に、マルチプレクサ（ＭＵＸ）７５の具体的な構成を一例として示す。本発明の一態様にかかるマルチプレクサは、図１に示す回路１３を複数有する。具体的に、図１５では、回路１３ａ及び回路１３ｂで示す複数の回路１３を有する、ＭＵＸ７５の構成を例示している。そして、ＭＵＸ７５は、回路情報を含むデータに従って、回路１３ａ及び回路１３ｂの動作が制御されることで、複数の配線７６に入力された信号のうち、いずれか一つを選択して配線７７に供給することができる。

配線７６ａを複数の配線７６の一つと仮定すると、具体的に、回路１３ａは、回路情報を含む信号に従って、配線７６ａに入力された信号の配線７７ａへの供給の有無を制御する機能を有する。また、配線７６ｂを複数の配線７６の別の一つと仮定すると、具体的に、回路１３ｂは、回路情報を含む信号に従って、配線７６ｂに入力された信号の配線７７ａへの供給の有無を制御する機能を有する。

なお、配線７６ａ及び配線７６ｂは、図１の配線Ａ３に相当し、配線７７ａは、図１の配線Ａ４に相当する。

具体的に、トランジスタ１２は、ソース及びドレインの一方に、配線７９から回路情報を含む信号が入力され、ソース及びドレインの他方が、トランジスタ１１のゲートに接続されている。トランジスタ１１は、ソース及びドレインの一方が配線７６ａまたは配線７６ｂに接続されており、ソース及びドレインの他方が、配線７７ａに接続されている。

そして、回路１３ａと回路１３ｂにそれぞれ入力される、回路情報を含む信号は、論理レベルが互いに異なるものとする。具体的に、図１５では、回路１３ａに入力される信号の論理レベルをインバータ７８により反転させた信号が、回路１３ｂに入力されている場合を例示している。ただし、インバータ７８を用いずに、回路１３ａと回路１３ｂのそれぞれに、論理レベルの異なる上記信号が入力されるようにしても良い。

なお、図１５では、インバータ７８がＭＵＸ７５に含まれるものとして、ＭＵＸ７５の構成を例示しているが、ＭＵＸ７５はインバータ７８をその構成要素に含んでいなくても良い。

上記構成により、回路１３ａ及び回路１３ｂは、いずれか一方においてトランジスタ１１が導通状態となり、他方においてトランジスタ１１が非導通状態となる。すなわち、配線７６ａまたは配線７６ｂに入力された信号のいずれか一方のみが回路１３ａ及び回路１３ｂにより選択されて、配線７７ａに供給されることとなる。

なお、複数の配線７６の数によっては、ＭＵＸ７５に回路１３ａ及び回路１３ｂを複数設ける場合もあり得る。その場合、ＭＵＸ７５には、複数の回路１３ａ及び回路１３ｂによって選択された信号が入力される配線７７ａが、複数存在することとなる。そして、上記ＭＵＸ７５の場合は、複数の配線７７ａに入力される信号をさらに選択するための単数または複数の回路１３ａ及び回路１３ｂを有する。複数の回路１３ａ及び回路１３ｂにより繰り返し信号の選択を行うことで、最終的に一の信号が配線７７に供給される。

そして、本発明の一態様では、トランジスタ１２はトランジスタ１１に比べてオフ電流が著しく小さいことが望ましい。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されることを特徴とするトランジスタは、オフ電流が著しく小さいので、トランジスタ１２として用いるのに好適である。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。

上記構成を有するトランジスタ１２を用いることで、トランジスタ１２が非導通状態のときに、トランジスタ１１のゲートに接続されたノードＮＤに保持されている電荷がリークするのを防ぐことができる。そして、ノードＮＤに電荷が保持されることで、トランジスタ１１の導通状態または非導通状態が保持されるので、回路１３ａ及び回路１３ｂに信号が選択された状態も、維持される。

次いで、２ビットの信号が入力されるＭＵＸ７５の構成を、図１６に一例として示す。図１６に示すＭＵＸ７５は、回路１３ａ乃至回路１３ｆで示す回路１３を６つ有する。回路１３ａ乃至回路１３ｆは、それぞれトランジスタ１１及びトランジスタ１２を有しており、トランジスタ１１とトランジスタ１２の接続構造は、図１５に示すＭＵＸ７５と同じである。

ただし、図１６に示すＭＵＸ７５では、回路１３ａ及び回路１３ｃが有するトランジスタ１２は、ソース及びドレインの一方が配線７９ａに接続されている。また、回路１３ｂ及び回路１３ｄが有するトランジスタ１２は、ソース及びドレインの一方が、インバータ７８ａの出力端子に接続されている。インバータ７８ａの入力端子は、配線７９ａに接続されている。また、回路１３ｅが有するトランジスタ１２は、ソース及びドレインの一方が配線７９ｂに接続されている。また、回路１３ｆが有するトランジスタ１２は、ソース及びドレインの一方が、インバータ７８ｂの出力端子に接続されている。インバータ７８ｂの入力端子は、配線７９ｂに接続されている。

また、図１６に示すＭＵＸ７５では、回路１３ａ乃至回路１３ｄがそれぞれ有するトランジスタ１１は、ソース及びドレインの一方が配線７６ａ乃至配線７６ｄにそれぞれ接続されている。また、回路１３ａ及び回路１３ｂがそれぞれ有するトランジスタ１１は、ソース及びドレインの他方が、回路１３ｅが有するトランジスタ１１のソース及びドレインの一方に接続されている。また、回路１３ｃ及び回路１３ｄがそれぞれ有するトランジスタ１１は、ソース及びドレインの他方が、回路１３ｆが有するトランジスタ１１のソース及びドレインの一方に接続されている。回路１３ｅ及び回路１３ｆが有するトランジスタ１１のソース及びドレインの他方は、配線７７に接続されている。

図１６に示すＭＵＸ７５では、配線７９ａ及び配線７９ｂから入力される、回路情報を含む信号に従って、トランジスタ１１の導通状態と非導通状態が定められる。そして、配線７６ａ乃至配線７６ｄにそれぞれ入力された信号のいずれか一つが、上記信号に従い、回路１３ａ乃至回路１３ｆによって選択され、配線７７に入力される。

なお、図１５に示すマルチプレクサは、配線７９に与えられる信号が、回路情報を含む信号である場合において、回路１３ａ及び回路１３ｂにおいてブースティング効果を得ることができる。よって、図１５に示すマルチプレクサは、図１２に示すロジックブロック４１のＬＵＴ４３に含まれるマルチプレクサとして用いるよりも、図１２（Ｃ）に示すロジックブロック４１のマルチプレクサ４８、図１２（Ｄ）に示すロジックブロック４１のマルチプレクサ４８またはマルチプレクサ５０として用いた方が、回路１３ａ及び回路１３ｂにおいてブースティング効果を得ることができるので、望ましい。

〈ＰＬＤの構成例〉
次いで、図１７にＰＬＤ８０の構成例を示す。図１７では、ＰＬＤ８０が、２列１０行で配列された複数のロジックブロック４１を有する場合を例示している。具体的に、図１７では、（ｘ＋１）列（ｙ＋１）行目（ｘ＋１は２以下の自然数を意味し、ｙ＋１は１０以下の自然数を意味する）のロジックブロック４１を、ロジックブロック４１［ｘｙ］として図示する。

また、図１７に示すＰＬＤ８０は、複数のスイッチ回路ＳＷｓを有する。具体的に、図１７では、ロジックブロック４１［０ｙ］への信号の入力を制御するスイッチ回路ＳＷｓを、スイッチ回路８１ａ［０ｙ］として図示する。また、ロジックブロック４１［１ｙ］からロジックブロック４１［０ｙ］への信号の入力を制御するスイッチ回路ＳＷｓを、スイッチ回路８１ｂ［０ｙ］として図示する。

また、Ｉ／Ｏは、複数のＩ／Ｏブロックを有する。Ｉ／Ｏブロックは、ＰＬＤ８０の外部回路からの信号の入力、または外部回路への信号の出力を制御する、インターフェースとしての機能を有する。そして、図１７に示すＰＬＤ８０は、Ｉ／Ｏブロック［００］乃至Ｉ／Ｏブロック［０９］を含むＩ／Ｏブロック（Ｉ／Ｏ［００］−Ｉ／Ｏ［０９］）と、Ｉ／Ｏブロック［１０］乃至Ｉ／Ｏブロック［１９］を含むＩ／Ｏブロック（Ｉ／Ｏ［１０］−Ｉ／Ｏ［１９］）とを有する。

また、図１７では、Ｉ／Ｏブロック［０ｙ］からロジックブロック４１［０ｙ］への信号の入力を制御するスイッチ回路ＳＷｓを、スイッチ回路８１ｃ［０ｙ］として図示する。また、ロジックブロック４１［０ｙ］からＩ／Ｏブロック［０ｙ］への信号の入力を制御するスイッチ回路ＳＷｓを、スイッチ回路８１ｄ［０ｙ］として図示する。

また、図１７では、ロジックブロック４１［１ｙ］への信号の入力を制御するスイッチ回路ＳＷｓを、スイッチ回路８１ａ［１ｙ］として図示する。また、ロジックブロック４１［０ｙ］からロジックブロック４１［１ｙ］への信号の入力を制御するスイッチ回路ＳＷｓを、スイッチ回路８１ｂ［１ｙ］として図示する。

また、図１７では、Ｉ／Ｏブロック［１ｙ］からロジックブロック４１［１ｙ］への信号の入力を制御するスイッチ回路ＳＷｓを、スイッチ回路８１ｃ［１ｙ］として図示する。また、ロジックブロック４１［１ｙ］からＩ／Ｏブロック［１ｙ］への信号の入力を制御するスイッチ回路ＳＷｓを、スイッチ回路８１ｄ［１ｙ］として図示する。

また、スイッチ回路を介さずに、隣接するロジックブロックに出力信号を供給する配線が、ＰＬＤ８０に設けられていても良い。これらの配線は、複数のロジックブロックでシフトレジスタ、加算回路、減算回路などを構成する際に有効である。更に、ロジックブロックに１ビット分の半加算回路、全加算回路を付加することで、複数のロジックブロックで構成される加算回路、減算回路を、一のロジックブロックで構成することができるなど、少ない数のロジックブロックで所望の演算回路を実現することができる。

また、ＰＬＤ８０は、ロジックブロック４１の記憶回路６０が有する配線ＢＬ、または、スイッチ回路ＳＷｓが有する配線ＢＬへの、信号の供給を制御する駆動回路（ＢｉｔＤｒｉｖｅｒ）と、複数の配線ＣＬに供給される電位の選択を行う駆動回路（ＣｏｎｆｉｇｕｒａｔｉｏｎＣｏｎｔｒｏｌｌｅｒ）と、ロジックブロック４１の記憶回路６０が有する配線ＷＬ、または、スイッチ回路ＳＷｓが有する配線ＷＬへの、信号の供給を制御する駆動回路（ＷｏｒｄＤｒｉｖｅｒ）とを有する。

〈半導体装置の断面構造の例〉
図１８に、図１に示した回路１３を有する半導体装置の断面構造を、一例として示す。

なお、図１８では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１２が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１１の上層に形成されている場合を例示している。

トランジスタ１１は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ１１は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ１２はトランジスタ１１上に積層されていなくとも良く、トランジスタ１２とトランジスタ１１とは、同一の層に形成されていても良い。

シリコンの薄膜を用いてトランジスタ１１を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

トランジスタ１１が形成される半導体基板６０１は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１８では、単結晶シリコン基板を半導体基板６０１として用いる場合を例示している。

また、トランジスタ１１は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法（ＬＯＣＯＳ法：ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ法）、トレンチ分離法（ＳＴＩ法：ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）等を用いることができる。図１８では、トレンチ分離法を用いてトランジスタ１１を電気的に分離する場合を例示している。具体的に、図１８では、半導体基板６０１にエッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域６１０により、トランジスタ１１を素子分離させる場合を例示している。

トランジスタ１１上には、絶縁膜６１１が設けられている。絶縁膜６１１には開口部が形成されている。そして、上記開口部には、トランジスタ１１のソース及びドレインにそれぞれ電気的に接続されている導電膜６２５及び導電膜６２６と、トランジスタ１１のゲートに電気的に接続されている導電膜６２７とが、形成されている。

そして、導電膜６２５は、絶縁膜６１１上に形成された導電膜６３４に電気的に接続されており、導電膜６２６は、絶縁膜６１１上に形成された導電膜６３５に電気的に接続されており、導電膜６２７は、絶縁膜６１１上に形成された導電膜６３６に電気的に接続されている。

導電膜６３４乃至導電膜６３５上には、絶縁膜６１２が形成されている。絶縁膜６１２には開口部が形成されており、上記開口部に、導電膜６３６に電気的に接続された導電膜６３７が形成されている。そして、導電膜６３７は、絶縁膜６１２上に形成された導電膜６５１に、電気的に接続されている。

また、導電膜６５１上には、絶縁膜６１３が形成されている。絶縁膜６１３には開口部が形成されており、上記開口部に、導電膜６５１に電気的に接続された導電膜６５２が形成されている。そして、導電膜６５２は、絶縁膜６１３上に形成された導電膜６５３に、電気的に接続されている。また、絶縁膜６１３上には、導電膜６４４が形成されている。

導電膜６５３及び導電膜６４４上には絶縁膜６６１が形成されている。そして、図１８では、絶縁膜６６１上にトランジスタ１２が形成されている。

トランジスタ１２は、絶縁膜６６１上に、酸化物半導体を含む半導体膜７０１と、半導体膜７０１上の、ソース電極またはドレイン電極として機能する導電膜７２１及び導電膜７２２と、半導体膜７０１、導電膜７２１及び導電膜７２２上のゲート絶縁膜６６２と、ゲート絶縁膜６６２上に位置し、導電膜７２１と導電膜７２２の間において半導体膜７０１と重なっているゲート電極７３１と、を有する。なお、導電膜７２２は、絶縁膜６６１に設けられた開口部において、導電膜６５３に電気的に接続されている。

そして、トランジスタ１２では、半導体膜７０１において、導電膜７２１に重なる領域と、ゲート電極７３１に重なる領域との間に、領域７１０が存在する。また、トランジスタ１２では、半導体膜７０１において、導電膜７２２に重なる領域と、ゲート電極７３１に重なる領域との間に、領域７１１が存在する。領域７１０及び領域７１１に、導電膜７２１、導電膜７２２、及びゲート電極７３１をマスクとしてアルゴン、ｐ型の導電型を半導体膜７０１に付与する不純物、或いは、ｎ型の導電型を半導体膜７０１に付与する不純物を添加することで、半導体膜７０１のうちゲート電極７３１に重なる領域よりも、領域７１０及び領域７１１の抵抗率を下げることができる。

そして、トランジスタ１２上に、絶縁膜６６３が設けられている。

なお、図１８において、トランジスタ１２は、ゲート電極７３１を半導体膜７０１の片側において少なくとも有していれば良いが、半導体膜７０１を間に挟んで存在する一対のゲート電極を有していても良い。

トランジスタ１２が、半導体膜７０１を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。

また、図１８では、トランジスタ１２が、一のゲート電極７３１に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ１２は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。

〈トランジスタについて〉
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成例について説明する。

図１９に、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成を、一例として示す。図１９（Ａ）には、トランジスタ９０の上面図を示す。なお、図１９（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１９（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図１９（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図１９（Ｃ）に示す。

図１９に示すように、トランジスタ９０は、基板９７に形成された絶縁膜９１上において順に積層された酸化物半導体膜９２ａ及び酸化物半導体膜９２ｂと、酸化物半導体膜９２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、酸化物半導体膜９２ｂ、導電膜９３及び導電膜９４上の酸化物半導体膜９２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。なお、基板９７は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半導体素子が形成された素子基板であってもよい。

また、トランジスタ９０の、具体的な構成の別の一例を、図２０に示す。図２０（Ａ）には、トランジスタ９０の上面図を示す。なお、図２０（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図２０（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図２０（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図２０（Ｃ）に示す。

図２０に示すように、トランジスタ９０は、絶縁膜９１上において順に積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと、酸化物半導体膜９２ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ、導電膜９３及び導電膜９４上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。

なお、図１９及び図２０では、積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃを用いるトランジスタ９０の構成を例示している。トランジスタ９０が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。

酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃが順に積層されている半導体膜をトランジスタ９０が有する場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜９２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜９２ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

上記構成の半導体膜をトランジスタ９０が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜９２ｂにチャネル領域が形成される。即ち、酸化物半導体膜９２ｂと絶縁膜９５との間に酸化物半導体膜９２ｃが設けられていることによって、絶縁膜９５と離隔している酸化物半導体膜９２ｂに、チャネル領域を形成することができる。

また、酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ９０の電界効果移動度が高くなる。

また、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ９０の閾値電圧が変動してしまう。しかし、酸化物半導体膜９２ａは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ９０の閾値電圧等の電気的特性のばらつきを、低減することができる。

また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０^−７Ｐａ乃至１×１０^−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。

高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜９２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１とすると_、ｘ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であって、ｚ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_１／ｙ_１を１以上６以下とすることで、酸化物半導体膜９２ｂとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。

具体的に、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２とすると_、ｘ_２／ｙ_２＜ｘ_１／ｙ_１であって、ｚ_２／ｙ_２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_２／ｙ_２を１以上６以下とすることで、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。

なお、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜９２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。

３層構造の半導体膜において、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜９２ｂが結晶質であることにより、トランジスタ９０に安定した電気的特性を付与することができるため、酸化物半導体膜９２ｂは結晶質であることが好ましい。

なお、チャネル形成領域とは、トランジスタ９０の半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。

例えば、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。

また、酸化物半導体膜９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜９２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、Ｉｎ−Ｇａ−Ｚｎ酸化物を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。

なお、酸化物半導体膜９２ａ乃至９２ｃは、スパッタリング法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法を使っても良い。

なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。

具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。

なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。

酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

また、トランジスタ９０において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタ９０の移動度及びオン電流を高めることができ、それにより、トランジスタ９０を用いた半導体装置の高速動作を実現することができる。

なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。

複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ９０に用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜９２ｂにまで達していることが、トランジスタ９０の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好ましい。

絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜９１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０^１８ｓｐｉｎｓ／ｃｍ^３以下であることが好ましい。

絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜９１は、プラズマＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。

なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。

なお、図１９及び図２０に示すトランジスタ９０は、チャネル領域が形成される酸化物半導体膜９２ｂの端部のうち、導電膜９３及び導電膜９４とは重ならない端部、言い換えると、導電膜９３及び導電膜９４が位置する領域とは異なる領域に位置する端部と、導電膜９６とが、重なる構成を有する。酸化物半導体膜９２ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいやすいと考えられる。しかし、図１９及び図２０に示すトランジスタ９０では、導電膜９３及び導電膜９４とは重ならない酸化物半導体膜９２ｂの端部と、導電膜９６とが重なるため、導電膜９６の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜９２ｂの端部を介して導電膜９３と導電膜９４の間に流れる電流を、導電膜９６に与える電位によって制御することができる。このようなトランジスタ９０の構造を、ＳｕｒｒｏｕｎｄｅｄＣｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。

具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオフとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ９０では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜９２ｂの端部における導電膜９３と導電膜９４の間の長さが短くなっても、トランジスタ９０のオフ電流を小さく抑えることができる。よって、トランジスタ９０は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。

また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオンとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ９０の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜９２ｂの端部と、導電膜９６とが重なることで、酸化物半導体膜９２ｂにおいてキャリアの流れる領域が、絶縁膜９５に近い酸化物半導体膜９２ｂの界面近傍のみでなく、酸化物半導体膜９２ｂの広い範囲においてキャリアが流れるため、トランジスタ９０におけるキャリアの移動量が増加する。この結果、トランジスタ９０のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ^２／Ｖ・ｓ以上、さらには２０ｃｍ^２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。

なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６／ｃｍ^３以下、好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。

また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０^１８／ｃｍ^３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。

〈半導体装置の断面構造の例〉
図２１に、図１に示した回路１３を有する半導体装置の断面構造を、一例として示す。なお、破線Ａ１−Ａ２で示す領域では、トランジスタ１１及びトランジスタ１２のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ１１及びトランジスタ１２のチャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ１１のチャネル長方向とトランジスタ１２のチャネル長方向とが、必ずしも一致していなくともよい。

なお、チャネル長方向とは、ソース領域及びドレイン領域として機能する一対の不純物領域間において、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。

また、図２１では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１２が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１１上に形成されている場合を例示している。

トランジスタ１１が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図２１では、単結晶シリコン基板を基板４００として用いる場合を例示している。

また、トランジスタ１１は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）等を用いることができる。図２１では、トレンチ分離法を用いてトランジスタ１１を電気的に分離する場合を例示している。具体的に、図２１では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタ１１を素子分離させる場合を例示している。

また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ１１の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタ１１は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。

トランジスタ１１では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ１１の基板上における専有面積を小さく抑えつつ、トランジスタ１１におけるキャリアの移動量を増加させることができる。その結果、トランジスタ１１は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ１１のオン電流をより大きくすることができ、電界効果移動度もより高められる。

なお、バルクの半導体基板を用いたトランジスタ１１の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。

トランジスタ１１上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。

そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。

導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。そして、絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。

絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジスタ１２が設けられている。

トランジスタ１２は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。なお、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、導電膜４３３は、上記開口部において導電膜４１８に接続されている。

なお、図２１において、トランジスタ１２は、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極を、さらに有していても良い。

トランジスタ１２が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。

また、図２１では、トランジスタ１２が、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ１２は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。

また、図２１に示すように、トランジスタ１２は、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ１２が有する半導体膜４３０が、単膜の金属酸化物膜で構成されていても良い。

〈電子機器の例〉
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図２２に示す。

図２２（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図２２（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図２２（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図２２（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。

図２２（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。

図２２（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。

図２２（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、普通自動車の各種集積回路に用いることができる。

トランジスタ１１、トランジスタ１２、及び容量素子８１０を有する回路１３と、インバータ８００とを用いた回路８０１を、１０１段有するリングオシレータ８０２を作製し、リングオシレータ８０２からの出力信号ＯＵＴの周波数から、一の回路１３が有するトランジスタ１１の動作周波数を測定した。

なお、周波数の測定には、回路１３の構成が異なる２種類のリングオシレータ８０２を用いた。一種類目は、図２３（Ａ）に示すような、チャネル形成領域がシリコン膜に形成されるトランジスタ１１（Ｓｉ）、チャネル形成領域がＣＡＡＣ−ＯＳ膜に形成されるトランジスタ１２（ＯＳ）、及び容量素子８１０を用いた回路１３（ＣＡＡＣ−ＯＳＰＳＷ）を有するリングオシレータ８０２であった。回路１３（ＣＡＡＣ−ＯＳＰＳＷ）において、トランジスタ１２（ＯＳ）はチャネル長Ｌを１μｍ、チャネル幅Ｗを４μｍとした。また、トランジスタ１１（Ｓｉ）はｎチャネル型であり、チャネル長Ｌを０．５μｍ、チャネル幅Ｗを１６μｍとした。

二種類目は、図２３（Ｂ）に示すような、チャネル形成領域がシリコン膜に形成されるトランジスタ１１（Ｓｉ）、及び、チャネル形成領域がＳｉ膜に形成されるトランジスタ１２（Ｓｉ）を用い、トランジスタ１１（Ｓｉ）のゲートにＳＲＡＭが電気的に接続された回路１３（ＳＲＡＭＰＳＷ）を有するリングオシレータ８０２であった。回路１３（ＳＲＡＭＰＳＷ）において、トランジスタ１２（Ｓｉ）はｎチャネル型であり、チャネル長Ｌを０．５μｍ、チャネル幅Ｗを８μｍとした。また、トランジスタ１１（Ｓｉ）はｎチャネル型であり、チャネル長Ｌを０．５μｍ、チャネル幅Ｗを１６μｍとした。

なお、図２３（Ｂ）に示す回路１３（ＳＲＡＭＰＳＷ）では、ＳＲＡＭとして、互いの出力信号が入力信号として与えられるインバータ８０３及びインバータ８０４を用いた。インバータ８０３及びインバータ８０４には、チャネル形成領域がＳｉ膜に形成されるｎチャネル型のトランジスタ及びｐチャネル型のトランジスタを用いた。上記ｎチャネル型のトランジスタのチャネル長Ｌは０．５μｍ、チャネル幅Ｗは１６μｍとした。また、上記ｐチャネル型のトランジスタのチャネル長Ｌは０．５μｍ、チャネル幅Ｗは３２μｍとした。

作製したリングオシレータ８０２の回路構成を、図２３（Ｃ）に示す。図２３（Ｃ）に示すように、リングオシレータ８０２は回路８０１−１乃至回路８０１−１０１で示す１０１段の回路を有しており、前段の出力が後段の入力となるように、リング状に電気的に接続される構成を有していた。そして、回路８０１−１０１から出力される電位を、出力信号ＯＵＴとして、その周波数を測定した。

図２４に、測定によって得られた、リングオシレータ８０２に供給する電源電圧（Ｖ）と、一の回路１３が有するトランジスタ１１の動作周波数（ＭＨｚ）の関係を示す。また、図２４に、一の回路１３（ＣＡＡＣ−ＯＳＰＳＷ）が有するトランジスタ１１の動作周波数に対する、一の回路１３（ＳＲＡＭＰＳＷ）が有するトランジスタ１１の動作周波数の比を、速度比として示す。図２４から、回路１３（ＣＡＡＣ−ＯＳＰＳＷ）を用いたリングオシレータ８０２の方が、回路１３（ＳＲＡＭＰＳＷ）を用いたリングオシレータ８０２に比べて、同じ電源電圧が供給されていても、高い動作周波数が得られることが分かった。

次いで、回路１３（ＣＡＡＣ−ＯＳＰＳＷ）を用いて試作したＦＰＧＡについて説明する。

図２５に試作されたＦＰＧＡを含むチップの写真を示す。また、図２６に、図２５に示すチップを拡大した写真を示す。そして、下記の表１に、試作されたＦＰＧＡの仕様を示す。

次いで、図２７に、試作されたＦＰＧＡの動作に用いたタイミングチャートを示す。なお、図２７に示すタイミングチャートでは、波線の矢印で示す期間において、ＦＰＧＡへの電源電圧の供給が停止されていた。そして、試作されたＦＰＧＡでは、回路情報を含むデータが記憶回路において消失せずに記憶されていたため、電源電圧の供給が再開された後にＦＰＧＡの回路情報を上記記憶回路に再度書き込まなくとも、ＦＰＧＡの回路構成は保持されており、電源電圧の供給が停止される前と同様の動作を実現することができた。

次いで、図２３（Ａ）に示す回路１３（ＣＡＡＣ−ＯＳＰＳＷ）をロジックブロック同士の接続を制御するためのスイッチとして用いたＦＰＧＡの動作周波数（ＭＨｚ）と、図２３（Ｂ）に示す回路１３（ＳＲＡＭＰＳＷ）をロジックブロック同士の接続を制御するためのスイッチとして用いたＦＰＧＡの動作周波数（ＭＨｚ）とを測定した結果について説明する。図２８に、測定によって得られた、ＦＰＧＡに供給する電源電圧（Ｖ）と、ＦＰＧＡの動作周波数（ＭＨｚ）の関係を示す。また、図２８に、回路１３（ＣＡＡＣ−ＯＳＰＳＷ）を用いたＦＰＧＡの動作周波数に対する、回路１３（ＳＲＡＭＰＳＷ）を用いたＦＰＧＡの動作周波数の比を、速度比として示す。図２８から、回路１３（ＣＡＡＣ−ＯＳＰＳＷ）を用いたＦＰＧＡの方が、回路１３（ＳＲＡＭＰＳＷ）を用いたＦＰＧＡに比べて、同じ電源電圧が供給されていても、高い動作周波数が得られることが分かった。

また、図２３（Ａ）に示す回路１３（ＣＡＡＣ−ＯＳＰＳＷ）をロジックブロック同士の接続を制御するためのスイッチとして、なおかつ、回路情報を記憶するための記憶回路として用いたＦＰＧＡにおいて、パワーゲーティングを行わないとき（非ＰＧ時）と、パワーゲーティングを行った時（ＰＧ時）の、ロジックブロック（ＬＢ）一つあたりの消費電力（μＷ）を、ＦＰＧＡ全体の消費電力の実測値から算出した。

具体的に、消費電力の算出は以下のように行った。まず、非ＰＧ時とＰＧ時で、動作条件を統一してＦＰＧＡ全体の消費電力を測定した。また、ＳＰＩＣＥシミュレーションを用いて、ロジックブロック（ＬＢ）一つあたりの消費電力がＦＰＧＡ全体の消費電力に占める割合を算出した。そして、実測したＦＰＧＡ全体の消費電力と、ＳＰＩＣＥシミュレーションにより算出された上記割合とを用いて、ロジックブロック（ＬＢ）一つあたりの実測電力を算出した。

図２９に、算出された、ロジックブロック（ＬＢ）一つあたりの消費電力の値を示す。図２９に示すように、パワーゲーティングを行った時（ＰＧ時）の方が、９９．６％も消費電力が削減されることが分かった。

１０半導体装置
１１トランジスタ
１２トランジスタ
１３回路
１３ａ回路
１３ｂ回路
１３ｃ回路
１３ｄ回路
１３ｅ回路
１３ｆ回路
１４回路
２０トランジスタ
２１トランジスタ
２２回路
２２−１回路
２２−２回路
３０Ｄ−ＦＦ
３１ＸＯＲ回路
３２インバータ
３３ＬＳ
３３ａＬＳ
３３ｂＬＳ
３４トランジスタ
３５トランジスタ
３６トランジスタ
３７トランジスタ
３８インバータ
４０ＰＬＤ
４１ロジックブロック
４２配線
４３ＬＵＴ
４４フリップフロップ
４５入力端子
４６出力端子
４７ＡＮＤ回路
４８マルチプレクサ
４９記憶回路
５０マルチプレクサ
５１記憶回路
５２端子
６０記憶回路
６１回路
６２回路
６２ａ回路
６２ｂ回路
６３マルチプレクサ
６４トランジスタ
６５トランジスタ
６６トランジスタ
６７トランジスタ
６８容量素子
６９容量素子
７０配線
７１配線
７２配線
７５ＭＵＸ
７６配線
７６ａ配線
７６ｂ配線
７６ｄ配線
７７配線
７７ａ配線
７８インバータ
７８ａインバータ
７８ｂインバータ
７９配線
７９ａ配線
７９ｂ配線
８０ＰＬＤ
８１ａスイッチ回路
８１ｂスイッチ回路
８１ｃスイッチ回路
８１ｄスイッチ回路
９０トランジスタ
９１絶縁膜
９２ａ酸化物半導体膜
９２ｂ酸化物半導体膜
９２ｃ酸化物半導体膜
９３導電膜
９４導電膜
９５絶縁膜
９６導電膜
９７基板
４００基板
４０１素子分離領域
４０２不純物領域
４０３不純物領域
４０４チャネル形成領域
４０５絶縁膜
４０６ゲート電極
４１１絶縁膜
４１２導電膜
４１３導電膜
４１４導電膜
４１６導電膜
４１７導電膜
４１８導電膜
４２０絶縁膜
４２１絶縁膜
４２２絶縁膜
４３０半導体膜
４３０ａ酸化物半導体膜
４３０ｃ酸化物半導体膜
４３１ゲート絶縁膜
４３２導電膜
４３３導電膜
４３４ゲート電極
６０１半導体基板
６１０素子分離領域
６１１絶縁膜
６１２絶縁膜
６１３絶縁膜
６２５導電膜
６２６導電膜
６２７導電膜
６３４導電膜
６３５導電膜
６３６導電膜
６３７導電膜
６４４導電膜
６５１導電膜
６５２導電膜
６５３導電膜
６６１絶縁膜
６６２ゲート絶縁膜
６６３絶縁膜
７０１半導体膜
７１０領域
７１１領域
７２１導電膜
７２２導電膜
７３１ゲート電極
８００インバータ
８０１回路
８０２リングオシレータ
８０３インバータ
８０４インバータ
８１０容量素子
５００１筐体
５００２筐体
５００３表示部
５００４表示部
５００５マイクロホン
５００６スピーカー
５００７操作キー
５００８スタイラス
５１０１車体
５１０２車輪
５１０３ダッシュボード
５１０４ライト
５３０１筐体
５３０２冷蔵室用扉
５３０３冷凍室用扉
５４０１筐体
５４０２表示部
５４０３キーボード
５４０４ポインティングデバイス
５６０１筐体
５６０２筐体
５６０３表示部
５６０４表示部
５６０５接続部
５６０６操作キー
５８０１筐体
５８０２筐体
５８０３表示部
５８０４操作キー
５８０５レンズ
５８０６接続部

Claims

第１のトランジスタ乃至第４のトランジスタを有し、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第３のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、出力信号が出力される第１の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第２の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、入力信号が供給される第３の配線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、第４の配線に電気的に接続され、
前記第２のトランジスタのゲートは、第５の配線に電気的に接続され、
前記第５の配線は、第１の信号を供給する機能を有し、
前記第２の配線は、第２の信号を供給する機能を有し、
前記第１の信号の振幅は、前記第２の信号の振幅よりも大きい半導体装置。
第１のトランジスタ乃至第８のトランジスタを有し、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第３のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、出力信号が出力される第１の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第２の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、入力信号が供給される第３の配線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、第４の配線に電気的に接続され、
前記第２のトランジスタのゲートは、第５の配線に電気的に接続され、
前記第５のトランジスタのゲートは、前記第６のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第７のトランジスタのゲートは、前記第８のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第１の配線に電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、第６の配線に電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、前記第４の配線に電気的に接続され、
前記第６のトランジスタのゲートは、前記第５の配線に電気的に接続され、
前記第５の配線は、第１の信号を供給する機能を有し、
前記第２の配線は、第２の信号を供給する機能を有し、
前記第６の配線は、第３の信号を供給する機能を有し、
前記第１の信号の振幅は、前記第２の信号の振幅よりも大きく、
前記第１の信号の振幅は、前記第３の信号の振幅よりも大きい半導体装置。