JP6584095B2 - 電圧制御発振器 - Google Patents

電圧制御発振器 Download PDF

Info

Publication number
JP6584095B2
JP6584095B2 JP2015040861A JP2015040861A JP6584095B2 JP 6584095 B2 JP6584095 B2 JP 6584095B2 JP 2015040861 A JP2015040861 A JP 2015040861A JP 2015040861 A JP2015040861 A JP 2015040861A JP 6584095 B2 JP6584095 B2 JP 6584095B2
Authority
JP
Japan
Prior art keywords
transistor
film
oxide semiconductor
circuit
circuit element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2015040861A
Other languages
English (en)
Other versions
JP2015181228A (ja
JP2015181228A5 (ja
Inventor
宗広 上妻
宗広 上妻
黒川　義元
義元 黒川
池田　隆之
隆之 池田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2015040861A priority Critical patent/JP6584095B2/ja
Publication of JP2015181228A publication Critical patent/JP2015181228A/ja
Publication of JP2015181228A5 publication Critical patent/JP2015181228A5/ja
Application granted granted Critical
Publication of JP6584095B2 publication Critical patent/JP6584095B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B1/00—Details
    • H03B1/02—Structural details of power oscillators, e.g. for heating
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/08—Modifications of the phase-locked loop for ensuring constant frequency when the power supply fails or is interrupted, e.g. for saving power

Landscapes

  • Power Engineering (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明の一態様は、入力される信号の電圧に従って、出力される信号の発振周波数を制御することができる電圧制御発振器と、当該電圧制御発振器を用いた半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）は、一般的に、複数の遅延素子を有するリングオシレータと、電圧に従って遅延素子に供給する電流量を制御する電流源とを有する。電圧制御発振器では、電流源から遅延素子に供給される電流量に従って、遅延素子における信号の遅延時間が変化することで、出力される信号の発振周波数が制御される。
下記の特許文献１では、インバータの出力端にディプレッション型のＭＯＳトランジスタを設けた構成を有する遅延素子を用いており（図６）、インバータの出力信号の立ち上がりや立ち下り遅延時間を、ＭＯＳトランジスタのオン抵抗に応じて制御する電圧制御発振器について、開示されている。
特開平６−３１０９９４号公報
ところで、電子機器の性能を評価する上で、低消費電力であることは重要なポイントの一つである。そして、電圧制御発振器の電力変換効率を向上させることは、半導体装置や、上記半導体装置を用いた電子機器の低消費電力化にもつながる。
上述したような技術的背景のもと、本発明の一態様は、電圧制御発振器の消費電力の低減を課題の一とする。或いは、本発明の一態様は、当該電圧制御発振器を用いた半導体装置の、消費電力の低減を課題の一とする。
なお、本発明の一態様は、新規な半導体装置などの提供を、課題の一とする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様にかかる電圧制御発振器は、（２ｎ＋１）個の第１の回路素子（ｎは１以上の整数）を有し、ｋ段目（ｋは１以上２ｎ以下の整数）の上記第１の回路素子の出力端子は（ｋ＋１）段目の上記第１の回路素子の入力端子に接続されており、（２ｎ＋１）段目の上記第１の回路素子の出力端子は１段目の上記第１の回路素子の入力端子に接続されており、上記第１の回路素子の一は、インバータ、ＮＡＮＤ回路、およびＮＯＲ回路のいずれかを含む第２の回路素子と、上記第２の回路素子の出力端子が入力端子に接続される第３の回路素子とを有し、上記第３の回路素子は、第１のトランジスタと、上記第１のトランジスタを介してゲートに入力される信号に従って、ソースとドレイン間の抵抗値が制御される第２のトランジスタとを、少なくとも有する。
さらに、本発明の一態様にかかる電圧制御発振器は、上記第１のトランジスタが、酸化物半導体膜にチャネル形成領域を有していても良い。
さらに、本発明の一態様にかかる電圧制御発振器は、上記酸化物半導体膜が、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含んでいても良い。
本発明の一態様では、上記構成により、電圧制御発振器の消費電力の低減を実現することができる。また、本発明の一態様では、上記電圧制御発振器を用いることで、半導体装置の消費電力の低減を実現することができる。
なお、本発明の一態様により、新規な半導体装置などを提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様である電圧制御発振器の構成を示すブロック図。 本発明の一態様に係る第３の回路素子の構成を示す回路図。 本発明の一態様に係る第１の回路素子の構成を示す回路図。 電圧制御発振器の構成例を示す回路図。 電圧制御発振器の構成例を示す回路図。 電圧制御発振器の構成例を示す回路図。 位相同期回路の構成例を示すブロック図。 電圧制御発振器の動作を示すタイミングチャート。 半導体装置の構成例を示すブロック図。 半導体装置の断面構造を示す断面図。 トランジスタの構造例を示す上面図および断面図。 トランジスタの構造例を示す上面図および断面図。 半導体装置の断面構造の一例を示す断面図。 電子機器の一例を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本発明は、集積回路、ＲＦＩＣ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、半導体表示装置など、電圧制御発振器を用いたあらゆる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラを含むＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）が、その範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、電圧制御発振器を有している半導体表示装置が、その範疇に含まれる。
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
トランジスタが有するソースとドレインは、トランジスタの導電型および各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
また、本明細書に電位が高レベル（以下、ハイレベル、Ｈｉｇｈ、Ｈレベルという場合がある）と表記されていたとき、その電位は、ｎ型トランジスタのドレイン電極―ソース電極を導通状態にさせるのに、正方向に充分な大きさのゲート電圧（以下、ソース電極を基準としたゲート電極の電位という場合がある）であるものとする。また、本明細書に電位が高レベルと表記されていたとき、その電位は、ｐ型トランジスタのドレイン電極―ソース電極を非導通状態にさせるのに、正方向に充分な大きさのゲート電圧であるものとする。また、本明細書に電位が低レベル（以下、ローレベル、Ｌｏｗ、Ｌレベルという場合がある）と表記されていたとき、その電位は、ｎ型トランジスタのドレイン電極―ソース電極を非導通状態にさせるのに、負方向に充分な大きさのゲート電圧であるものとする。また、本明細書に電位が低レベルと表記されていたとき、その電位は、ｐ型トランジスタのドレイン電極―ソース電極を導通状態にさせるのに、負方向に充分な大きさのゲート電圧であるものとする。
なお、本発明の一態様は、インバータ、ＮＡＮＤ回路（以下、ＮＡＮＤという場合がある）、ＮＯＲ回路（以下、ＮＯＲという場合がある）などのデジタル論理回路を用いる場合がある。本明細書の記載では、インバータは論理否定回路を意味し、ＮＡＮＤ回路は否定論理積回路を意味し、ＮＯＲ回路は否定論理和回路を意味する。
＜電圧制御発振器の構成例１＞
図１に、本発明の一態様にかかる電圧制御発振器の構成例を示す。図１に示す電圧制御発振器ＶＣＯは、第１の回路素子１０−１乃至第１の回路素子１０−２ｎ＋１で示す（２ｎ＋１）個の第１の回路素子１０（ｎは１以上の整数）を有する。
（２ｎ＋１）個の第１の回路素子１０は、最後段以外の一の第１の回路素子１０の出力端子が、後段の一の第１の回路素子１０の入力端子に電気的に接続されている。そして、最後段の一の第１の回路素子１０の出力端子は、最前段の一の第１の回路素子１０の入力端子に、電気的に接続されている。換言すると、ｋ段目（ｋは１以上２ｎ以下の整数）の第１の回路素子１０−ｋの出力端子は、（ｋ＋１）段目の第１の回路素子１０−ｋ＋１の入力端子に電気的に接続されている。そして、（２ｎ＋１）段目の第１の回路素子１０−２ｎ＋１の出力端子は、１段目の第１の回路素子１０−１の入力端子に、電気的に接続されている。
（２ｎ＋１）段目の第１の回路素子１０−２ｎ＋１の出力端子の電位は、出力信号Ｖｏｕｔとして電圧制御発振器ＶＣＯから出力される。
また、第１の回路素子１０の一は、第２の回路素子１１と、第３の回路素子１２と、を有する。第２の回路素子１１は、電源電圧が供給されている期間において論理演算を行う機能を有し、かつ入力された信号の電位の極性を反転させて、出力する機能を有する。そして、第２の回路素子１１には、供給される電源電圧の高さに応じて信号の遅延時間が異なる回路素子を用いることができる。
具体的には、第２の回路素子１１に、インバータ、ＮＡＮＤ、ＮＯＲなどを用いることができる。ＮＡＮＤを第２の回路素子１１として用いる場合、該ＮＡＮＤの２つある入力端子のいずれか一方に、論理値”１”に対応する電位を入力し、該ＮＡＮＤの２つある入力端子のいずれか他方に、第１の回路素子１０の入力端子から入力された信号の電位を供給する構成とすることができる。また、ＮＯＲを第２の回路素子１１として用いる場合、該ＮＯＲの２つある入力端子のいずれか一方に、論理値”０”に対応する電位を入力し、該ＮＯＲの２つある入力端子のいずれか他方に、第１の回路素子１０の入力端子から入力された信号の電位を供給する構成とすることができる。
また、第３の回路素子１２は、配線１３を介して第１の回路素子１０に入力される信号Ｖｄａｔａの電位に従って、遅延時間が制御される回路素子を用いることができる。具体的に、第３の回路素子１２は、ゲートに入力される信号Ｖｄａｔａに従って、ソースとドレイン間の抵抗値が制御されるトランジスタと、上記トランジスタのゲートへの、信号Ｖｄａｔａの供給を、配線１４を介して第１の回路素子１０に入力される信号Ｖｗｌに従って、制御するトランジスタとを、少なくとも有する。
図２（Ａ）に、第３の回路素子１２の具体的な構成の一例を示す。図２（Ａ）に示す第３の回路素子１２は、トランジスタ１５と、トランジスタ１６と、容量素子１７と、を有する。トランジスタ１６は、ゲートが配線１４に電気的に接続されている。また、トランジスタ１６のソースおよびドレインの一方は配線１３と電気的に接続されており、トランジスタ１６のソースおよびドレインの他方は、トランジスタ１５のゲートと電気的に接続されている。トランジスタ１５のソースおよびドレインの一方は、入力端子１８と電気的に接続されており、トランジスタ１５のソースおよびドレインの他方は、出力端子１９に電気的に接続されている。
また、容量素子１７の一方の電極は、トランジスタ１５のゲートに電気的に接続されており、容量素子１７の他方の電極は、図示していないが所定の電位が供給される配線に電気的に接続されている。
図２（Ａ）に示す第３の回路素子１２では、例えばトランジスタ１５およびトランジスタ１６がｎチャネル型である場合、配線１４に供給される信号Ｖｗｌの電位が高レベルであるときに、トランジスタ１６がオンになり、配線１３に入力される信号Ｖｄａｔａの電位がトランジスタ１６を介して、トランジスタ１５のゲートに供給される。なお、実際には、トランジスタ１６がｎチャネル型である場合、信号Ｖｄａｔａの電位は、トランジスタ１６の閾値電圧分降下して、トランジスタ１５のゲートに供給される。
トランジスタ１５は、ゲートに供給される電位に従って、ソースとドレイン間の抵抗値が制御される。なお、入力端子１８と出力端子１９の間における信号の遅延時間は、トランジスタ１５の抵抗値が高いほど長くなり、トランジスタ１５の抵抗値が低いほど短くなる。よって、第３の回路素子１２では、信号Ｖｄａｔａの電位に従って、入力端子１８と出力端子１９の間における信号の遅延時間が制御される。よって、図２（Ａ）に示す第３の回路素子１２を有する電圧制御発振器ＶＣＯでは、信号Ｖｄａｔａの電位に従って、出力信号Ｖｏｕｔの発振周波数を制御することができる。
また、図２（Ｂ）に、第３の回路素子１２の、図２（Ａ）とは異なる具体的な構成例を示す。図２（Ｂ）に示す第３の回路素子１２は、図２（Ａ）に示す第３の回路素子１２と同様に、トランジスタ１５と、トランジスタ１６と、容量素子１７と、を有する。ただし、図２（Ｂ）に示す第３の回路素子１２では、トランジスタ１６が、信号Ｖｗｌが入力されるゲートに加えて、半導体膜を間に挟んで上記ゲートと重畳するもう一つのゲートを有する点において、図２（Ａ）に示す第３の回路素子１２と構成が異なる。トランジスタ１６が有する、もう一つのゲートを、以下バックゲートと呼ぶ。
具体的に、トランジスタ１６のゲートは、配線１４と電気的に接続され、トランジスタ１６のバックゲートは、信号Ｖｂｇが供給される配線２０と電気的に接続されている。また、トランジスタ１６のソースおよびドレインの一方は、配線１３と電気的に接続されており、トランジスタ１６のソースおよびドレインの他方がトランジスタ１５のゲートに電気的に接続されている。トランジスタ１５のソースおよびドレインの一方は、入力端子１８と電気的に接続されており、トランジスタ１５のソースおよびドレインの他方は出力端子１９と電気的に接続されている。
また、容量素子１７の一方の電極は、トランジスタ１５のゲートに電気的に接続され、容量素子１７の他方の電極は、図示していないが所定の電位が供給される配線に電気的に接続されている。
図２（Ｂ）に示す第３の回路素子１２は、図２（Ａ）に示す第３の回路素子１２と同様に、信号Ｖｗｌの電位に従って、トランジスタ１５のゲートへの、信号Ｖｄａｔａの電位の供給を制御することができる。また、信号Ｖｄａｔａの電位に従って、入力端子１８と出力端子１９の間における信号の遅延時間を制御することができる。よって、図２（Ｂ）に示す第３の回路素子１２を有する電圧制御発振器ＶＣＯでは、図２（Ａ）に示す第３の回路素子１２を有する電圧制御発振器ＶＣＯと同様に、信号Ｖｄａｔａの電位に従って、出力信号Ｖｏｕｔの発振周波数を制御することができる。
さらに、図２（Ｂ）に示す第３の回路素子１２では、信号Ｖｂｇの電位を調整することで、トランジスタ１６の閾値電圧を制御することができる。よって、例えば、トランジスタ１６がオフのときに、信号Ｖｂｇの電位を調整することで、トランジスタ１６がｎチャネル型である場合は閾値電圧をプラス側に、トランジスタ１６がｐチャネル型である場合は閾値電圧をマイナス側にシフトさせることができる。上記構成により、トランジスタ１６を介してトランジスタ１５のゲートから電荷がリークするのを防ぐことができる。
なお、図２（Ａ）および図２（Ｂ）に示す第３の回路素子１２において、トランジスタ１６は、トランジスタ１５のゲートの電位を保持する機能を有しているため、オフ電流の著しく小さいトランジスタであることが望ましい。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されることを特徴とするトランジスタは、オフ電流を著しく小さくすることができるので、トランジスタ１６として用いるのに好適である。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。よって、上記構成を有するトランジスタ１６を用いることで、トランジスタ１５のゲートに保持されている電荷が、リークするのを防ぐことができる。
よって、トランジスタ１６のオフ電流が著しく小さい場合、本発明の一態様にかかる電圧制御発振器ＶＣＯでは、トランジスタ１５のゲートの電位の保持時間を長く確保することができる。そのため、信号Ｖｏｕｔの発振周波数を変化させる必要がない場合は、トランジスタ１５のゲートへの、信号Ｖｄａｔａの供給を行う回数を、少なく抑えることができる。したがって、本発明の一態様にかかる電圧制御発振器ＶＣＯでは、信号Ｖｄａｔａの供給に伴う消費電力を小さく抑えることができる。
また、図１に示す電圧制御発振器ＶＣＯでは、第１の回路素子１０が、第２の回路素子１１と第３の回路素子１２とをそれぞれ有する場合を例示している。ただし、本発明の一態様にかかる電圧制御発振器ＶＣＯは、全ての第１の回路素子１０が第３の回路素子１２をそれぞれ有していなくともよく、少なくとも一つの第１の回路素子１０が第３の回路素子１２を有していればよい。
また、本発明の一態様にかかる電圧制御発振器ＶＣＯは、電圧制御発振器からの出力信号Ｖｏｕｔの出力の有無を制御する機能を有する回路素子を有していても良い。上記回路素子として、例えばＮＡＮＤ、ＮＯＲなどを用いることができる。
例えば、ＮＡＮＤを、出力信号Ｖｏｕｔの発振の有無を制御するための回路素子として用いる場合、電圧制御発振器ＶＣＯには、２ｎ個の第１の回路素子１０を設ける。そして、２ｎ段目の第１の回路素子１０−２ｎの出力端子を、ＮＡＮＤが有する２つある入力端子の一方に電気的に接続し、ＮＡＮＤの出力端子を、１段目の第１の回路素子１０−１の入力端子に、電気的に接続すれば良い。この場合、ＮＡＮＤが有する２つある入力端子の他方に入力される信号の論理値を”０”とすることで、出力信号Ｖｏｕｔの発振を停止することができる。また、ＮＡＮＤが有する２つある入力端子の他方に入力される信号の論理値を”１”とすることで、出力信号Ｖｏｕｔを発振させることができる。
また、例えば、ＮＯＲを、出力信号Ｖｏｕｔの発振の有無を制御するための回路素子として用いる場合、電圧制御発振器ＶＣＯには、２ｎ個の第１の回路素子１０を設ける。そして、２ｎ段目の第１の回路素子１０−２ｎの出力端子を、ＮＯＲが有する２つある入力端子の一方に電気的に接続し、ＮＯＲの出力端子を、１段目の第１の回路素子１０−１の入力端子に、電気的に接続すれば良い。この場合、ＮＯＲが有する２つある入力端子の他方に入力される信号の論理値を”１”とすることで、出力信号Ｖｏｕｔの発振を停止することができる。また、ＮＯＲが有する２つある入力端子の他方に入力される信号の論理値を”０”とすることで、出力信号Ｖｏｕｔを発振させることができる。
次いで、図３に、第２の回路素子１１としてインバータ１１−１を用い、なおかつ、第３の回路素子１２が図２（Ａ）に示す構成を有する場合の、第１の回路素子１０の構成例を示す。
図３に示す第１の回路素子１０では、インバータ１１−１の入力端子に、第１の回路素子１０の入力端子２１からの信号が入力されている。また、インバータ１１−１の出力端子が、第３の回路素子１２の入力端子１８に電気的に接続されている。そして、第３の回路素子１２の出力端子１９は、第１の回路素子１０の出力端子２２に電気的に接続されている。
なお、図３に示す第１の回路素子１０の場合、インバータ１１−１の入力端子が、第１の回路素子１０の入力端子２１であると見なすこともできる。また、図３に示す第１の回路素子１０の場合、第３の回路素子１２の出力端子１９が、第１の回路素子１０の出力端子２２であると見なすこともできる。
また、図３では、第２の回路素子１１であるインバータ１１−１の後段に、第３の回路素子１２が電気的に接続されている場合を例示している。ただし、本発明の一態様にかかる電圧制御発振器ＶＣＯでは、第１の回路素子１０において、第３の回路素子１２の後段に、第２の回路素子１１が電気的に接続されていても良い。この場合、第３の回路素子１２の入力端子に、第１の回路素子１０の入力端子２１からの信号が入力され、第３の回路素子１２の出力端子が、第２の回路素子１１の入力端子に電気的に接続される。そして、第２の回路素子１１の出力端子は、第１の回路素子１０の出力端子２２に電気的に接続される。
図３に示す第１の回路素子１０を（２ｎ＋１）個有する電圧制御発振器ＶＣＯの、タイミングチャートを図８に示す。なお、図８では、任意に選ばれた一の第１の回路素子１０が有する、第３の回路素子１２のトランジスタ１５のゲートを、ノードＮ０として示す。
図８に示すように、時刻Ｔ０より前の初期状態において、信号Ｖｗｌがローレベルであるため、トランジスタ１６はオフである。よって、信号Ｖｄａｔａの電位Ｖ０は、ノードＮ０に供給されない。そして、ノードＮ０の電位はローレベルであるため、電圧制御発振器ＶＣＯは発振せず、出力信号Ｖｏｕｔの電位はローレベルを維持する。
次いで、図８に示すように、時刻Ｔ０において信号Ｖｗｌの電位がハイレベルになると、トランジスタ１６はオンになる。よって、信号Ｖｄａｔａの電位Ｖ０は、トランジスタ１６を介してノードＮ０に供給される。なお、実際には、トランジスタ１５のゲートの電位はトランジスタ１６の閾値電圧分、電位Ｖ０から降下するが、図８ではトランジスタ１６の閾値電圧が０［Ｖ］であるものと仮定したタイミングチャートを例示している。
トランジスタ１５は、ゲートに電位Ｖ０が供給されることで、そのソースとドレイン間の抵抗値が、時刻Ｔ０より前の初期状態に比べて少し低くなる。よって、第１の回路素子１０間の信号の伝達が可能となるため、電圧制御発振器ＶＣＯは発振を開始し、出力信号Ｖｏｕｔの、ハイレベルとローレベルの間における電位の変化の周波数、所謂発振周波数が、０［Ｈｚ］よりも高くなる。
次いで、時刻Ｔ１において、信号Ｖｗｌの電位はハイレベルを維持するため、トランジスタ１６はオンの状態を維持する。そして、信号Ｖｄａｔａは電位Ｖ０から電位Ｖ１に上昇し、電位Ｖ１はトランジスタ１６を介してノードＮ０に供給される。
トランジスタ１５は、ゲートに電位Ｖ０よりも高い電位Ｖ１が供給されることで、そのソースとドレイン間の抵抗値が、時刻Ｔ０乃至時刻Ｔ１のときに比べて少し低くなる。よって、時刻Ｔ０乃至時刻Ｔ１のときに比べて、出力信号Ｖｏｕｔの発振周波数がより高くなるように、電圧制御発振器ＶＣＯは発振する。
次いで、時刻Ｔ２において、信号Ｖｗｌの電位はハイレベルを維持するため、トランジスタ１６はオンの状態を維持する。そして、信号Ｖｄａｔａは電位Ｖ１から電位Ｖ２に上昇し、電位Ｖ２はトランジスタ１６を介してノードＮ０に供給される。
トランジスタ１５は、ゲートに電位Ｖ１よりも高い電位Ｖ２が供給されることで、そのソースとドレイン間の抵抗値が、時刻Ｔ１乃至時刻Ｔ２のときに比べて少し低くなる。よって、時刻Ｔ１乃至時刻Ｔ２のときに比べて、出力信号Ｖｏｕｔの発振周波数がより高くなるように、電圧制御発振器ＶＣＯは発振する。
次いで、時刻Ｔ３において、信号Ｖｗｌの電位はハイレベルを維持するため、トランジスタ１６はオンの状態を維持する。そして、信号Ｖｄａｔａは電位Ｖ２から電位Ｖ３に上昇し、電位Ｖ３はトランジスタ１６を介してノードＮ０に供給される。
トランジスタ１５は、ゲートに電位Ｖ２よりも高い電位Ｖ３が供給されることで、そのソースとドレイン間の抵抗値が、時刻Ｔ２乃至時刻Ｔ３のときに比べて少し低くなる。よって、時刻Ｔ２乃至時刻Ｔ３のときに比べて、出力信号Ｖｏｕｔの発振周波数がより高くなるように、電圧制御発振器ＶＣＯは発振する。
次いで、時刻Ｔ４において、信号Ｖｗｌの電位はローレベルになるため、トランジスタ１６はオフとなる。トランジスタ１６のオフ電流が著しく小さい場合、ノードＮ０の電位は保持される。よって、トランジスタ１５のソースとドレイン間の抵抗値も保持されるため、出力信号Ｖｏｕｔの発振周波数が維持されるように、電圧制御発振器ＶＣＯは発振する。
なお、図１では、複数の第１の回路素子１０が、第３の回路素子１２をそれぞれ有する電圧制御発振器ＶＣＯの構成を例示している。ただし、本発明の一態様にかかる電圧制御発振器ＶＣＯは、複数の第１の回路素子１０が、第３の回路素子１２を共有していても良い。
＜電圧制御発振器の構成例２＞
次いで、図４に、第３の回路素子１２を複数の第１の回路素子１０で共有している場合の、電圧制御発振器ＶＣＯの構成例を図４に示す。図４に示す電圧制御発振器ＶＣＯは、第１の回路素子１０−１乃至第１の回路素子１０−２ｎ＋１で示す（２ｎ＋１）個の第１の回路素子１０を有する。そして、（２ｎ＋１）個の第１の回路素子１０のそれぞれは、第２の回路素子１１を有する。また、（２ｎ＋１）個の第１の回路素子１０は、第３の回路素子１２を共有している。
図４では、第３の回路素子１２は、（２ｎ＋１）個の第１の回路素子１０に対応する（２ｎ＋１）個のトランジスタ１５であり、電圧制御発振機ＶＣＯが、一のトランジスタ１６と、一の容量素子１７と、を有する場合を例示している。具体的に、一のトランジスタ１６のゲートは配線１４と電気的に接続されている。また、一のトランジスタ１６のソースおよびドレインの一方は、配線１３と電気的に接続されており、一のトランジスタ１６のソースおよびドレインの他方は、（２ｎ＋１）個のトランジスタ１５のゲートのそれぞれに電気的に接続されている。また、一の容量素子１７の一方の電極は、（２ｎ＋１）個のトランジスタ１５のゲートのそれぞれに電気的に接続されており、一の容量素子１７の他方の電極は、図示していないが所定の電位が供給される配線に電気的に接続されている。
図４に示す電圧制御発振器ＶＣＯでは、配線１４に供給される信号Ｖｗｌの電位がハイレベルであるときに、トランジスタ１６がオンになり、配線１３に入力される信号Ｖｄａｔａの電位がトランジスタ１６を介して、（２ｎ＋１）個のトランジスタ１５のそれぞれのゲートに供給される。そして、（２ｎ＋１）個のトランジスタ１５は、ゲートに供給される電位に従って、ソースとドレイン間の抵抗値が制御される。よって、第３の回路素子１２では、信号Ｖｄａｔａの電位に従って、入力端子１８と出力端子１９の間における信号の遅延時間が制御される。
なお、図４に示す電圧制御発振器ＶＣＯの場合も、図１に示す構成に図２で示す第３の回路素子１２の構成を組み合わせた電圧制御発振器ＶＣＯの場合も、トランジスタ１５のゲート容量、トランジスタ１６のゲート容量などの寄生容量を介した容量結合により、トランジスタ１５のゲートの電位が変動するのを防ぐために、トランジスタ１５のゲート容量およびトランジスタ１６のゲート容量の容量値に対して容量素子１７の容量値が大きいことが望ましい。上記構成により、トランジスタ１５のゲートの電位が変動するのを防ぎ、信号Ｖｏｕｔの発振周波数が変化するのを防ぐことができる。
さらに、図４に示す電圧制御発振器ＶＣＯの場合、複数のトランジスタ１５のゲートが電気的に接続されている構成を有する。そして、第２の回路素子１１の出力端子の電位が、偶数段の第１の回路素子１０と奇数段の第１の回路素子１０とで逆方向に変化するため、トランジスタ１５のゲート容量を介した容量結合により生じる、トランジスタ１５のゲートの電位の変動が相殺されやすい。よって、図４に示す電圧制御発振器ＶＣＯは、図１に示す構成に図２で示す第３の回路素子１２の構成を組み合わせた電圧制御発振器ＶＣＯの場合に比べて、トランジスタ１５のゲートの電位が変動しにくく、信号Ｖｏｕｔの発振周波数の変化が小さいと言える。
＜電圧制御発振器の構成例３＞
次いで、第２の回路素子１１としてＮＡＮＤ１１−２を有する、電圧制御発振器ＶＣＯの構成例を、図５に示す。
図５に示す電圧制御発振器ＶＣＯは、第１の回路素子１０−１乃至第１の回路素子１０−２ｎ＋１で示す（２ｎ＋１）個の第１の回路素子１０を有する。そして、（２ｎ＋１）個の第１の回路素子１０のそれぞれは、第２の回路素子１１として機能するＮＡＮＤ１１−２と、第３の回路素子１２と、を有する。
そして、図５に示す第１の回路素子１０では、ＮＡＮＤ１１−２の２つある入力端子の一方に、配線２３を介してハイレベルの電位ＶＤＤが供給されている場合を例示している。ＮＡＮＤ１１−２の出力端子は、第３の回路素子１２の入力端子と電気的に接続されている。また、最前段以外の第１の回路素子１０では、ＮＡＮＤ１１−２の２つある入力端子の他方に、前段の第１の回路素子１０の出力端子が、電気的に接続されている。また、最前段の第１の回路素子１０−１では、ＮＡＮＤ１１−２の２つある入力端子の他方に、最後段の第１の回路素子１０−２ｎ＋１の出力端子が、電気的に接続されている。
なお、図５では、ＮＡＮＤ１１−２の２つある入力端子の一方に、配線２３を介してハイレベルの電位ＶＤＤが供給されている場合を例示しているが、ＮＡＮＤ１１−２の２つある入力端子の他方に、配線２３を介してハイレベルの電位ＶＤＤが供給されていても良い。この場合、最前段以外の第１の回路素子１０では、ＮＡＮＤ１１−２の２つある入力端子の一方に、前段の第１の回路素子１０の出力端子が、電気的に接続される。また、最前段の第１の回路素子１０−１では、ＮＡＮＤ１１−２の２つある入力端子の一方に、最後段の第１の回路素子１０−２ｎ＋１の出力端子が、電気的に接続される。
＜電圧制御発振器の構成例４＞
次いで、第２の回路素子１１としてＮＯＲ１１−３を有する、電圧制御発振器ＶＣＯの構成例を、図６に示す。
図６に示す電圧制御発振器ＶＣＯは、第１の回路素子１０−１乃至第１の回路素子１０−２ｎ＋１で示す（２ｎ＋１）個の第１の回路素子１０を有する。そして、（２ｎ＋１）個の第１の回路素子１０のそれぞれは、第２の回路素子１１として機能するＮＯＲ１１−３と、第３の回路素子１２と、を有する。
そして、図６に示す第１の回路素子１０では、ＮＯＲ１１−３の２つある入力端子の一方に、配線２４を介してローレベルの電位ＶＳＳが供給されている場合を例示している。ＮＯＲ１１−３の出力端子は、第３の回路素子１２の入力端子と電気的に接続されている。また、最前段以外の第１の回路素子１０では、ＮＯＲ１１−３の２つある入力端子の他方に、前段の第１の回路素子１０の出力端子が、電気的に接続されている。また、最前段の第１の回路素子１０−１では、ＮＯＲ１１−３の２つある入力端子の他方に、最後段の第１の回路素子１０−２ｎ＋１の出力端子が、電気的に接続されている。
なお、図６では、ＮＯＲ１１−３の２つある入力端子の一方に、配線２４を介してローレベルの電位ＶＳＳが供給されている場合を例示しているが、ＮＯＲ１１−３の２つある入力端子の他方に、配線２４を介してローレベルの電位ＶＳＳが供給されていても良い。この場合、最前段以外の第１の回路素子１０では、ＮＯＲ１１−３の２つある入力端子の一方に、前段の第１の回路素子１０の出力端子が、電気的に接続される。また、最前段の第１の回路素子１０−１では、ＮＯＲ１１−３の２つある入力端子の一方に、最後段の第１の回路素子１０−２ｎ＋１の出力端子が、電気的に接続される。
＜位相同期回路の構成例＞
次いで、本発明の一態様にかかる電圧制御発振器ＶＣＯを用いた半導体装置の一例に相当する、位相同期回路ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）の構成例を、図７に示す。
図７に示す位相同期回路ＰＬＬは、位相比較器ＰＣと、ループフィルタＬＰと、本発明の一態様にかかる電圧制御発振器ＶＣＯと、分周器ＤＶと、を有する。位相比較器ＰＣは、位相同期回路ＰＬＬの入力信号Ｖｉｎと、分周器ＤＶにおいて生成される信号Ｖｏｕｔｎと、の位相差に応じた信号Ｖｐｈａｓｅを生成する機能を有する。ループフィルタＬＰは、位相比較器ＰＣの出力信号に含まれる高周波成分を取り除いて、信号Ｖｄａｔａを生成する機能を有する。つまり、ループフィルタＬＰは、ローパスフィルタとしての機能を有する。分周器ＤＶは、電圧制御発振器ＶＣＯの出力信号Ｖｏｕｔから、当該出力信号Ｖｏｕｔの周波数を整数分の１にした信号Ｖｏｕｔｎを生成する機能を有する。
＜半導体装置の構成例＞
次いで、本発明の一態様にかかる半導体装置３０の構成例について説明する。
図９に、半導体装置３０の構成をブロック図で示す。なお、ブロック図では、構成要素を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
図９に示す半導体装置３０は、位相比較器ＰＣと、ループフィルタＬＰと、本発明の一態様にかかる電圧制御発振器ＶＣＯと、分周器ＤＶと、を有する。上記位相比較器ＰＣ、上記ループフィルタＬＰ、上記電圧制御発振器ＶＣＯ、および上記分周器ＤＶにより、図７に示したような位相同期回路ＰＬＬが構成される。さらに、図９に示す半導体装置３０は、中央処理装置ＣＰＵと、コントローラＣＴＲＬと、パワースイッチＭＰ１と、パワースイッチＭＰ２と、を有する。
位相比較器ＰＣの第１の入力端子に、入力信号Ｖｉｎに相当するクロック信号ＣＬＫ＿ＩＮが供給される配線が電気的に接続され、位相比較器ＰＣの第２の入力端子に、分周器ＤＶの出力端子が電気的に接続されている。また、位相比較器ＰＣの出力端子は、ループフィルタＬＰの入力端子と電気的に接続されている。
ループフィルタＬＰの出力端子は、電圧制御発振器ＶＣＯの入力端子と電気的に接続されている。電圧制御発振器ＶＣＯの出力端子は、分周器ＤＶの入力端子と電気的に接続されている。また、電圧制御発振器ＶＣＯの出力端子からの出力信号Ｖｏｕｔは、クロック信号ＣＬＫ＿ＣＰＵとして中央処理装置ＣＰＵに供給される。
そして、電圧制御発振器ＶＣＯには、ハイレベルの電位ＶＤＤと、ローレベルの電位ＶＳＳが供給される。
また、位相比較器ＰＣ、ループフィルタＬＰ、および分周器ＤＶには、ローレベルの電位ＶＳＳが供給され、パワースイッチＭＰ１を介してハイレベルの電位ＶＤＤが供給される。図９では、パワースイッチＭＰ１として、ｐチャネル型のトランジスタを用いる場合を例示している。そして、パワースイッチＭＰ１は、コントローラＣＴＲＬからパワースイッチＭＰ１のゲートに供給される信号に従って、オンまたはオフが選択される。また、パワースイッチＭＰ１のソースおよびドレインの一方は、電位ＶＤＤの供給される配線と電気的に接続されており、パワースイッチＭＰ１のソースおよびドレインの他方は、位相比較器ＰＣ、ループフィルタＬＰ、および分周器ＤＶの電源端子のそれぞれ電気的に接続されている。
また、中央処理装置ＣＰＵには、ローレベルの電位ＶＳＳが供給され、パワースイッチＭＰ２を介してハイレベルの電位ＶＤＤが供給される。図９では、パワースイッチＭＰ２として、ｐチャネル型のトランジスタを用いる場合を例示している。そして、パワースイッチＭＰ２は、コントローラＣＴＲＬからパワースイッチＭＰ２のゲートに供給される信号に従って、オンまたはオフが選択される。また、パワースイッチＭＰ２のソースおよびドレインの一方は、電位ＶＤＤの供給される配線と電気的に接続されており、パワースイッチＭＰ２のソースおよびドレインの他方は、中央処理装置ＣＰＵに含まれるパワードメイン３１と電気的に接続されている。
図９では、パワードメイン３１に、緩衝記憶装置として機能する揮発性のフリップフロップＦＦと、不揮発性のメモリＮＶＭと、が含まれる場合を例示している。中央処理装置ＣＰＵでは、パワースイッチＭＰ２を介して電位ＶＤＤが供給されるパワードメイン３１以外の領域には、パワースイッチＭＰ２を介さず電位ＶＤＤが供給される。
なお、パワースイッチＭＰ１、またはパワースイッチＭＰ２は、場合によって、または、状況に応じて、ｎチャネル型のトランジスタを用いてもよい。
中央処理装置ＣＰＵは、プログラムに応じた演算処理を実行する機能を有する。そして、中央処理装置ＣＰＵは、フリップフロップＦＦのデータをメモリＮＶＭに退避、保持する構成、メモリＮＶＭのデータをフリップフロップＦＦに復帰する構成を有していても良い。中央処理装置ＣＰＵは、上記構成を有することにより、演算処理中にパワースイッチＭＰ２をオフにしてパワードメイン３１への電源の供給を停止しても、演算中のデータを失うことなく、電源復帰時に退避時の演算から動作を再開できるノーマリオフ機能を有することができる。
また、位相同期回路ＰＬＬでは、パワースイッチＭＰ１をオフにして、位相比較器ＰＣ、ループフィルタＬＰ、および分周器ＤＶへの電源の供給を停止しても、電圧制御発振器ＶＣＯから出力されるクロック信号ＣＬＫ＿ＣＰＵの発振周波数は、設定した値が維持される。よって、本発明の一態様にかかる電圧制御発振器ＶＣＯを用いることで、位相同期回路ＰＬＬの消費電力、延いては半導体装置３０の消費電力を低減させることができる。
なお、位相同期回路ＰＬＬに、追加で分周器やプリスケーラなどを設けることで、クロック信号ＣＬＫ＿ＣＰＵの発振周波数を細かく設定することが可能である。
コントローラＣＴＲＬには、ハイレベルの電位ＶＤＤおよびローレベルの電位ＶＳＳが供給される。そして、コントローラＣＴＲＬは、パワースイッチＭＰ１およびパワースイッチＭＰ２の導通状態と非導通状態の切り替えを制御する機能と、電圧制御発振器ＶＣＯへの信号Ｖｄａｔａの供給を制御する機能と、を有する。なお、上述の制御は、中央処理装置ＣＰＵからの命令によって行われる。
具体的に、パワードメイン３１への電源の供給が停止されるノーマリオフ状態へと、中央処理装置ＣＰＵが動作状態を遷移する場合、コントローラＣＴＲＬに送信される信号ｓｔａｔｅは、ノーマリオフ状態を示す論理値に相当する電位（例えば、ハイレベルの電位）に変化する。コントローラＣＴＲＬは信号ｓｔａｔｅの電位の変化に従って、パワースイッチＭＰ１およびパワースイッチＭＰ２を非導通状態にする。さらに、コントローラＣＴＲＬから、電圧制御発振器ＶＣＯに供給される信号Ｖｗｌの電位をローレベルにすることで、上述した第３の回路素子１２が有するトランジスタ１５のゲートをフローティングの状態とする。上記動作により、ループフィルタＬＰからの信号Ｖｄａｔａの供給が停止されても、電圧制御発振器ＶＣＯから出力されるクロック信号ＣＬＫ＿ＣＰＵの発振周波数を、設定した値に維持することができる。
また、ノーマリオフ状態を解除し、通常動作へと中央処理装置ＣＰＵが動作状態を遷移する場合、コントローラＣＴＲＬに送信される信号ｓｔａｔｅは、ノーマリオフ状態の解除を示す論理値に相当する電位（例えば、ローレベルの電位）に変化する。コントローラＣＴＲＬは信号ｓｔａｔｅの電位の変化に従って、パワースイッチＭＰ１およびパワースイッチＭＰ２を導通状態にする。さらに、コントローラＣＴＲＬから、電圧制御発振器ＶＣＯに供給される信号Ｖｗｌの電位をハイレベルにすることで、上述した第３の回路素子１２が有するトランジスタ１５のゲートに、信号Ｖｄａｔａが供給される状態とする。上記動作により、ループフィルタＬＰからの信号Ｖｄａｔａの供給が再開されると、電圧制御発振器ＶＣＯから出力されるクロック信号ＣＬＫ＿ＣＰＵの発振周波数を、信号Ｖｄａｔａに従って設定することができる。
＜半導体装置の断面構造の例＞
図１０に、本発明の一態様に係る半導体装置の断面構造を、一例として示す。なお、図１０では、図２（Ａ）に示すトランジスタ１６と、容量素子１７と、トランジスタ１５と、の断面図を、例示している。そして、図１０では、容量素子１７と、酸化物半導体膜にチャネル形成領域を有するトランジスタ１６とが、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１５上に形成されている場合を例示している。
トランジスタ１５は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ１５は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ１６はトランジスタ１５上に積層されていなくとも良く、トランジスタ１６とトランジスタ１５とは、同一の層に形成されていても良い。
シリコンの薄膜を用いてトランジスタ１５を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ１５が形成される半導体基板６０１は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１０では、単結晶シリコン基板を半導体基板６０１として用いる場合を例示している。
また、トランジスタ１５は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１０では、トレンチ分離法を用いてトランジスタ１５を電気的に分離する場合を例示している。具体的に、図１０では、半導体基板６０１にエッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域６１０により、トランジスタ１５を素子分離させる場合を例示している。
トランジスタ１５上には、絶縁膜６１１が設けられている。絶縁膜６１１には開口部が形成されている。そして、上記開口部には、トランジスタ１５のソースおよびドレインにそれぞれ電気的に接続されている導電膜６２５および導電膜６２６と、トランジスタ１５のゲートに電気的に接続されている導電膜６２７とが、形成されている。
そして、導電膜６２５は、絶縁膜６１１上に形成された導電膜６３４に電気的に接続されており、導電膜６２６は、絶縁膜６１１上に形成された導電膜６３５に電気的に接続されており、導電膜６２７は、絶縁膜６１１上に形成された導電膜６３６に電気的に接続されている。
導電膜６３４乃至導電膜６３６上には、絶縁膜６１２が形成されている。絶縁膜６１２には開口部が形成されており、上記開口部に、導電膜６３６に電気的に接続された導電膜６３７が形成されている。そして、導電膜６３７は、絶縁膜６１２上に形成された導電膜６５１に、電気的に接続されている。
また、導電膜６５１上には、絶縁膜６１３が形成されている。絶縁膜６１３には開口部が形成されており、上記開口部に、導電膜６５１に電気的に接続された導電膜６５２が形成されている。そして、導電膜６５２は、絶縁膜６１３上に形成された導電膜６５３に、電気的に接続されている。また、絶縁膜６１３上には、導電膜６４４が形成されている。
導電膜６５３および導電膜６４４上には絶縁膜６６１が形成されている。そして、図１０では、絶縁膜６６１上にトランジスタ１６および容量素子１７が形成されている。
トランジスタ１６は、絶縁膜６６１上に、酸化物半導体を含む半導体膜７０１と、半導体膜７０１上の、ソースまたはドレインとして機能する導電膜７２１および導電膜７２２と、半導体膜７０１、導電膜７２１および導電膜７２２上のゲート絶縁膜６６２と、ゲート絶縁膜６６２上に位置し、導電膜７２１と導電膜７２２の間において半導体膜７０１と重なっているゲート電極７３１と、を有する。なお、導電膜７２２は、絶縁膜６６１に設けられた開口部において、導電膜６５３に電気的に接続されている。
そして、トランジスタ１６では、半導体膜７０１において、導電膜７２１に重なる領域と、ゲート電極７３１に重なる領域との間に、領域７１０が存在する。また、トランジスタ１６では、半導体膜７０１において、導電膜７２２に重なる領域と、ゲート電極７３１に重なる領域との間に、領域７１１が存在する。領域７１０および領域７１１に、導電膜７２１、導電膜７２２、およびゲート電極７３１をマスクとしてアルゴン、ｐ型の導電型を半導体膜７０１に付与する不純物、或いは、ｎ型の導電型を半導体膜７０１に付与する不純物を添加することで、半導体膜７０１のうちゲート電極７３１に重なる領域よりも、領域７１０および領域７１１の抵抗率を下げることができる。
また、容量素子１７は、絶縁膜６６１上の導電膜６５４と、導電膜６５４と重なるゲート絶縁膜６６２と、ゲート絶縁膜６６２を間に挟んで導電膜６５４と重畳する導電膜６５５と、を有する。導電膜６５４は、絶縁膜６６１上に導電膜を形成し、当該導電膜を所望の形状に加工することで、導電膜７２２と共に形成することができる。導電膜６５５は、ゲート絶縁膜６６２上に導電膜を形成し、当該導電膜を所望の形状に加工することで、ゲート電極７３１と共に形成することができる。
そして、トランジスタ１６および容量素子１７上に、絶縁膜６６３が設けられている。
なお、図１０において、トランジスタ１６は、ゲート電極７３１を半導体膜７０１の片側において少なくとも有していれば良いが、半導体膜７０１を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタ１６が、半導体膜７０１を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１０では、トランジスタ１６が、一のゲート電極７３１に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ１６は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
＜トランジスタについて＞
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成例について説明する。
図１１に、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成を、一例として示す。図１１（Ａ）には、トランジスタ９０の上面図を示す。なお、図１１（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１１（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図１１（Ｂ）に示し、一点鎖線Ａ３−Ａ４における断面図を図１１（Ｃ）に示す。
図１１に示すように、トランジスタ９０は、基板９７と、絶縁膜９１と、酸化物半導体膜９２ａと、酸化物半導体膜９２ｂと、酸化物半導体膜９２ｃと、導電膜９３と、導電膜９４と、絶縁膜９５と、導電膜９６と、を有する。絶縁膜９１は、基板９７上に形成され、酸化物半導体膜９２ａは、絶縁膜９１上に設けられ、酸化物半導体膜９２ｂは、酸化物半導体膜９２ａ上に設けられている。ソース電極またはドレイン電極の一方の機能を有する導電膜９３と、ソース電極またはドレイン電極の他方の機能を有する導電膜９４は、酸化物半導体膜９２ｂおよび絶縁膜９１の上部に設けられ、酸化物半導体膜９２ｃは、導電膜９３と、導電膜９４と、酸化物半導体膜９２ｂの上部に設けられている。ゲート絶縁膜としての機能を有する絶縁膜９５は、酸化物半導体膜９２ｃの上部に設けられ、ゲート電極としての機能を有する導電膜９６は、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なるように、絶縁膜９５の上部に設けられている。なお、基板９７は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半導体素子が形成された素子基板であってもよい。
また、トランジスタ９０の、具体的な構成の別の一例を、図１２に示す。図１２（Ａ）には、トランジスタ９０の上面図を示す。なお、図１２（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１２（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図１２（Ｂ）に示し、一点鎖線Ａ３−Ａ４における断面図を図１２（Ｃ）に示す。
図１２に示すように、トランジスタ９０は、基板９７と、絶縁膜９１と、酸化物半導体膜９２ａと、酸化物半導体膜９２ｂと、酸化物半導体膜９２ｃと、導電膜９３と、導電膜９４と、絶縁膜９５と、導電膜９６と、を有する。絶縁膜９１は、基板９７上に形成され、酸化物半導体膜９２ａは、絶縁膜９１上に設けられ、酸化物半導体膜９２ｂは、酸化物半導体膜９２ａ上に設けられ、酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂ上に設けられる。ソース電極またはドレイン電極の一方の機能を有する導電膜９３と、ソース電極またはドレイン電極の他方の機能を有する導電膜９４は、酸化物半導体膜９２ｃおよび絶縁膜９１の上部に設けられる。ゲート絶縁膜としての機能を有する絶縁膜９５は、酸化物半導体膜９２ｃの上部に設けられ、ゲート電極としての機能を有する導電膜９６は、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なるように、絶縁膜９５の上部に設けられている。
なお、図１１および図１２では、積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃを用いるトランジスタ９０の構成を例示している。トランジスタ９０が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。
酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃが順に積層されている半導体膜をトランジスタ９０が有する場合、酸化物半導体膜９２ａおよび酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜９２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜９２ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタ９０が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜９２ｂにチャネル領域が形成される。即ち、酸化物半導体膜９２ｂと絶縁膜９５との間に酸化物半導体膜９２ｃが設けられていることによって、絶縁膜９５と離隔している酸化物半導体膜９２ｂに、チャネル領域を形成することができる。
また、酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ９０の電界効果移動度が高くなる。
また、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ９０の閾値電圧が変動してしまう。しかし、酸化物半導体膜９２ａは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ９０の閾値電圧等の電気的特性のばらつきを、低減することができる。
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜９２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜９２ｂとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
具体的に、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃがＩｎ−Ｍ−Ｚｎ酸化物の場合、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上かつ６以下、さらには１以上かつ６以下であることが好ましい。なお、ｚ２／ｙ２を１以上かつ６以下とすることで、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
なお、酸化物半導体膜９２ａおよび酸化物半導体膜９２ｃの厚さは、３ｎｍ以上かつ１００ｎｍ以下、好ましくは３ｎｍ以上かつ５０ｎｍ以下とする。また、酸化物半導体膜９２ｂの厚さは、３ｎｍ以上かつ２００ｎｍ以下、好ましくは３ｎｍ以上かつ１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上かつ５０ｎｍ以下である。
３層構造の半導体膜において、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜９２ｂが結晶質であることにより、トランジスタ９０に安定した電気的特性を付与することができるため、酸化物半導体膜９２ｂは結晶質であることが好ましい。
なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
例えば、酸化物半導体膜９２ａおよび酸化物半導体膜９２ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜９２ａおよび酸化物半導体膜９２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
また、酸化物半導体膜９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜９２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、Ｉｎ−Ｇａ−Ｚｎ酸化物を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
なお、酸化物半導体膜９２ａ乃至９２ｃは、スパッタリング法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリオフ特性ともいう。）になりやすい。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
また、トランジスタ９０において、ソース電極およびドレイン電極に用いられる導電性材料によっては、ソース電極およびドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極およびドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極およびドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタ９０の移動度およびオン電流を高めることができ、それにより、トランジスタ９０を用いた半導体装置の高速動作を実現することができる。
なお、ソース電極およびドレイン電極中の金属による酸素の引き抜きは、ソース電極およびドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極およびドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極およびドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ９０に用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜９２ｂにまで達していることが、トランジスタ９０の移動度およびオン電流を高め、半導体装置の高速動作を実現する上で好ましい。
絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜９１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜９１は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
なお、図１１および図１２に示すトランジスタ９０は、チャネル領域が形成される酸化物半導体膜９２ｂの端部のうち、導電膜９３および導電膜９４とは重ならない端部、言い換えると、導電膜９３および導電膜９４が位置する領域とは異なる領域に位置する端部と、導電膜９６とが、重なる構成を有する。酸化物半導体膜９２ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいやすいと考えられる。しかし、図１１および図１２に示すトランジスタ９０では、導電膜９３および導電膜９４とは重ならない酸化物半導体膜９２ｂの端部と、導電膜９６とが重なるため、導電膜９６の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜９２ｂの端部を介して導電膜９３と導電膜９４の間に流れる電流を、導電膜９６に与える電位によって制御することができる。このようなトランジスタ９０の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。
具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオフとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ９０では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜９２ｂの端部における導電膜９３と導電膜９４の間の長さが短くなっても、トランジスタ９０のオフ電流を小さく抑えることができる。よって、トランジスタ９０は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオンとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ９０の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜９２ｂの端部と、導電膜９６とが重なることで、酸化物半導体膜９２ｂにおいてキャリアの流れる領域が、絶縁膜９５に近い酸化物半導体膜９２ｂの界面近傍のみでなく、酸化物半導体膜９２ｂの広い範囲においてキャリアが流れるため、トランジスタ９０におけるキャリアの移動量が増加する。この結果、トランジスタ９０のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
本明細書において、「平行」とは、二つの直線が−１０°以上かつ１０°以下の角度で配置されている状態をいう。従って、−５°以上かつ５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上かつ３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上かつ１００°以下の角度で配置されている状態をいう。従って、８５°以上かつ９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上かつ１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
ＣＡＡＣ−ＯＳ膜を、試料面と略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３、２：１：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。特に、Ｉｎ、Ｇａ、Ｚｎのｍｏｌ数比が２：１：３のターゲットを用いて作製されたＣＡＡＣ−ＯＳ膜は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう）を高くすることができるので、当該ＣＡＡＣ−ＯＳ膜にチャネル形成領域を有するトランジスタの周波数特性（ｆ特）を高めることができる。
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
＜半導体装置の断面構造の例＞
図１３に、本発明の一態様にかかる半導体装置の断面構造を、一例として示す。なお、図１３では、図２（Ａ）に示す第３の回路素子１２が有するトランジスタ１５と、トランジスタ１６と、容量素子１７の断面図を、例示している。具体的に、破線Ｂ１−Ｂ２で示す領域では、トランジスタ１６とトランジスタ１５の、チャネル長方向における構造を示しており、破線Ｂ３−Ｂ４で示す領域では、トランジスタ１６とトランジスタ１５の、チャネル幅方向における構造を示している。ただし、本発明の一態様では、１つのトランジスタのチャネル長方向と、別の一つのトランジスタのチャネル長方向とが、必ずしも一致していなくともよい。
なお、トランジスタのチャネル長方向とは、ソース（ソース領域またはソース電極）およびドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
また、図１３では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１６が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１５の上に形成されている場合を例示している。
トランジスタ１５が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１３では、単結晶シリコン基板を基板４００として用いる場合を例示している。
また、トランジスタ１５は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１３では、トレンチ分離法を用いてトランジスタ１５を電気的に分離する場合を例示している。具体的に、図１３では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタ１５を素子分離させる場合を例示している。
なお、トランジスタ１５は、隣接するトランジスタと同じ極性を有している場合、必ずしも、隣接するトランジスタとの間において素子分離を行わなくてもよい。その場合、レイアウト面積を小さくすることができる。
また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ１５の不純物領域４０２および不純物領域４０３と、不純物領域４０２および不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタ１５は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６と、を有する。
トランジスタ１５では、チャネル形成領域４０４における凸部の側部および上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ１５の基板上における占有面積を小さく抑えつつ、トランジスタ１５におけるキャリアの移動量を増加させることができる。その結果、トランジスタ１５は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ１５のオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタ１５の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
トランジスタ１５上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。
そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。
導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。そして、絶縁膜４２０上には、酸素、水素、水などの拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水などの拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水などの拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジスタ１６が設けられている。
トランジスタ１６は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２および導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。なお、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、導電膜４３３は、上記開口部において導電膜４１８に接続されている。
なお、図１３において、トランジスタ１６は、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極を、さらに有していても良い。
トランジスタ１６が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１３では、トランジスタ１６が、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ１６は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、図１３に示すように、トランジスタ１６は、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ１６が有する半導体膜４３０が、単膜の金属酸化物膜で構成されていても良い。
＜電子機器の例＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図１４に示す。
図１４（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図１４（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１４（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３および第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１４（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
図１４（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
図１４（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４およびレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
図１４（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、普通自動車の各種集積回路に用いることができる。
＜その他＞
例えば、本明細書等において、トランジスタとして、様々な構造のトランジスタを用いることが出来る。よって、用いるトランジスタの種類に限定はない。トランジスタの一例としては、単結晶シリコンを有するトランジスタ、または、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う）シリコンなどに代表される非単結晶半導体膜を有するトランジスタなどを用いることが出来る。または、それらの半導体を薄膜化した薄膜トランジスタ（ＴＦＴ）などを用いることが出来る。ＴＦＴを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合よりも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることができる。製造装置を大きくできるため、大型基板上に製造できる。または、製造温度が低いため、耐熱性の低い基板を用いることができる。
なお、微結晶シリコンを製造するときに、触媒（ニッケルなど）を用いることにより、結晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。このとき、レーザー照射を行うことなく、熱処理を加えるだけで、結晶性を向上させることも可能である。ただし、触媒（ニッケルなど）を用いずに、多結晶シリコン又は微結晶シリコンを製造することは可能である。
なお、トランジスタの一例としては、化合物半導体（例えば、ＳｉＧｅ、ＧａＡｓなど）、又は酸化物半導体（例えば、Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ（ＩＴＯ）、Ｓｎ−Ｏ、Ｔｉ−Ｏ、Ａｌ−Ｚｎ−Ｓｎ−Ｏ（ＡＺＴＯ）、Ｉｎ−Ｓｎ−Ｚｎ−Ｏなど）などを有するトランジスタを用いることが出来る。または、これらの化合物半導体、又は、これらの酸化物半導体を薄膜化した薄膜トランジスタなどを用いることが出来る。これらにより、製造温度を低くできるので、例えば、室温でトランジスタを製造することが可能となる。その結果、耐熱性の低い基板、例えばプラスチック基板又はフィルム基板などに直接トランジスタを形成することが出来る。なお、これらの化合物半導体又は酸化物半導体を、トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることも出来る。
なお、トランジスタの一例としては、インクジェット法又は印刷法を用いて形成したトランジスタなどを用いることが出来る。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することができる。よって、マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタのレイアウトを容易に変更することが出来る。または、レジストを用いらずに製造することが可能なので、材料費が安くなり、工程数を削減できる。または、必要な部分にのみ膜を付けることが可能なので、全面に成膜した後でエッチングする、という製法よりも、材料が無駄にならず、低コストにできる。
なお、トランジスタの一例としては、有機半導体やカーボンナノチューブを有するトランジスタ等を用いることができる。これらにより、曲げることが可能な基板上にトランジスタを形成することが出来る。有機半導体やカーボンナノチューブを有するトランジスタを用いた装置は、衝撃に強くすることができる。
なお、トランジスタとしては、他にも様々な構造のトランジスタを用いることができる。例えば、トランジスタとして、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどを用いることが出来る。トランジスタとしてＭＯＳ型トランジスタを用いることにより、トランジスタのサイズを小さくすることが出来る。よって、多数のトランジスタを搭載することができる。トランジスタとしてバイポーラトランジスタを用いることにより、大きな電流を流すことが出来る。よって、高速に回路を動作させることができる。なお、ＭＯＳ型トランジスタとバイポーラトランジスタとを１つの基板に混在させて形成してもよい。これにより、低消費電力、小型化、高速動作などを実現することが出来る。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、電流源は、電流源の両端に加わる電圧の大きさが変化しても、一定の電流を供給する機能を有している。または、例えば、電流源は、電流源と接続された素子の電位が変化しても、素子に一定の電流を供給する機能を有している。
なお、電流源とは別の電源として、電圧源がある。電圧源は、それに接続された回路に流れる電流が変化しても、一定の電圧を供給する機能を有している。したがって、電圧源も電流源も、電圧と電流とを供給する機能を有しているが、何が変化しても、一定の何を供給する機能を有しているのか、という点で、異なった機能を有するものである。電流源は、両端の電圧が変化しても、一定の電流を供給する機能を有し、電圧源は、電流が変化しても、一定の電圧を供給する機能を有している。
１０ 回路素子
１０−ｋ 回路素子
１０−１ 回路素子
１０−２ｎ＋１ 回路素子
１１ 回路素子
１１−１ インバータ
１１−２ ＮＡＮＤ
１１−３ ＮＯＲ
１２ 回路素子
１３ 配線
１４ 配線
１５ トランジスタ
１６ トランジスタ
１７ 容量素子
１８ 入力端子
１９ 出力端子
２０ 配線
２１ 入力端子
２２ 出力端子
２３ 配線
２４ 配線
３０ 半導体装置
３１ パワードメイン
９０ トランジスタ
９１ 絶縁膜
９２ａ 酸化物半導体膜
９２ｂ 酸化物半導体膜
９２ｃ 酸化物半導体膜
９３ 導電膜
９４ 導電膜
９５ 絶縁膜
９６ 導電膜
９７ 基板
４００ 基板
４０１ 素子分離領域
４０２ 不純物領域
４０３ 不純物領域
４０４ チャネル形成領域
４０５ 絶縁膜
４０６ ゲート電極
４１１ 絶縁膜
４１２ 導電膜
４１３ 導電膜
４１４ 導電膜
４１６ 導電膜
４１７ 導電膜
４１８ 導電膜
４２０ 絶縁膜
４２１ 絶縁膜
４２２ 絶縁膜
４３０ 半導体膜
４３０ａ 酸化物半導体膜
４３０ｃ 酸化物半導体膜
４３１ ゲート絶縁膜
４３２ 導電膜
４３３ 導電膜
４３４ ゲート電極
６０１ 半導体基板
６１０ 素子分離領域
６１１ 絶縁膜
６１２ 絶縁膜
６１３ 絶縁膜
６２５ 導電膜
６２６ 導電膜
６２７ 導電膜
６３４ 導電膜
６３５ 導電膜
６３６ 導電膜
６３７ 導電膜
６４４ 導電膜
６５１ 導電膜
６５２ 導電膜
６５３ 導電膜
６５４ 導電膜
６５５ 導電膜
６６１ 絶縁膜
６６２ ゲート絶縁膜
６６３ 絶縁膜
７０１ 半導体膜
７１０ 領域
７１１ 領域
７２１ 導電膜
７２２ 導電膜
７３１ ゲート電極
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (3)

  1. （２ｎ＋１）段の第１の回路を有し、
    前記ｎは１以上の整数であり、
    ｋ段目の前記第１の回路の出力端子は、（ｋ＋１）段目の前記第１の回路の入力端子に電気的に接続されており、
    前記ｋは１以上２ｎ以下の整数であり、
    （２ｎ＋１）段目の前記第１の回路の出力端子は、１段目の前記第１の回路の入力端子に電気的に接続されており、
    （２ｎ＋１）段の前記第１の回路は、第２の回路と、第３の回路と、をそれぞれ有し、
    前記第２の回路の出力端子は、前記第３の回路の入力端子に電気的に接続されており、
    前記第２の回路は、インバータ、ＮＡＮＤ回路、およびＮＯＲ回路のいずれかを有し、
    前記第３の回路は、第１のトランジスタと、第２のトランジスタと、を有し、
    前記第２のトランジスタは、前記第１のトランジスタを介して前記第２のトランジスタのゲートに入力される信号に従ってソースとドレインとの間の抵抗値が制御される電圧制御発振器。
  2. 請求項１において、
    前記第１のトランジスタは、酸化物半導体膜にチャネル形成領域を有する電圧制御発振器。
  3. 請求項２において、
    前記酸化物半導体膜は、Ｉｎ、Ｇａ、およびＺｎを含む電圧制御発振器。
JP2015040861A 2014-03-06 2015-03-03 電圧制御発振器 Expired - Fee Related JP6584095B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015040861A JP6584095B2 (ja) 2014-03-06 2015-03-03 電圧制御発振器

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014043885 2014-03-06
JP2014043885 2014-03-06
JP2015040861A JP6584095B2 (ja) 2014-03-06 2015-03-03 電圧制御発振器

Publications (3)

Publication Number Publication Date
JP2015181228A JP2015181228A (ja) 2015-10-15
JP2015181228A5 JP2015181228A5 (ja) 2018-04-12
JP6584095B2 true JP6584095B2 (ja) 2019-10-02

Family

ID=54018434

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015040861A Expired - Fee Related JP6584095B2 (ja) 2014-03-06 2015-03-03 電圧制御発振器

Country Status (2)

Country Link
US (2) US9397637B2 (ja)
JP (1) JP6584095B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9397637B2 (en) * 2014-03-06 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Voltage controlled oscillator, semiconductor device, and electronic device
WO2016092416A1 (en) 2014-12-11 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and electronic device
US10038402B2 (en) 2015-10-30 2018-07-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10305460B2 (en) 2016-02-23 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Data comparison circuit and semiconductor device
WO2019239246A1 (ja) * 2018-06-15 2019-12-19 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US11515873B2 (en) 2018-06-29 2022-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2020021398A1 (ja) * 2018-07-27 2020-01-30 株式会社半導体エネルギー研究所 撮像装置および電子機器

Family Cites Families (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP3468532B2 (ja) * 1991-06-21 2003-11-17 株式会社日立製作所 位相同期ループ回路および複合回路
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3265045B2 (ja) 1993-04-21 2002-03-11 株式会社東芝 電圧制御発振器
JP3703516B2 (ja) * 1994-04-25 2005-10-05 セイコーインスツル株式会社 発振回路
DE69530911D1 (de) * 1995-03-07 2003-07-03 St Microelectronics Srl Spannungsgesteuerter Oszillator mit breitem Frequenzbereich und mit geringem Zittern
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH1127107A (ja) * 1997-07-02 1999-01-29 Fujitsu Ltd 電圧制御型発振回路
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US6154098A (en) * 1998-09-18 2000-11-28 Lucent Technologies, Inc. Gain-adjustable voltage-controlled oscillator
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002271173A (ja) * 2001-03-13 2002-09-20 Fujitsu Ltd フィルタ回路、半導体装置、フィルタシステム及び信号周波数制御方法
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP2455975B1 (en) 2004-11-10 2015-10-28 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
US7667549B2 (en) 2007-04-26 2010-02-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101591613B1 (ko) 2009-10-21 2016-02-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
SG10201503877UA (en) 2009-10-29 2015-06-29 Semiconductor Energy Lab Semiconductor device
JP2011135349A (ja) * 2009-12-24 2011-07-07 Fujitsu Semiconductor Ltd 発振装置
CN105304661B (zh) * 2010-03-12 2018-08-14 株式会社半导体能源研究所 半导体装置
US20130207102A1 (en) 2012-02-15 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8988152B2 (en) 2012-02-29 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8866510B2 (en) 2012-05-02 2014-10-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9209795B2 (en) 2013-05-17 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Signal processing device and measuring method
US9397637B2 (en) * 2014-03-06 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Voltage controlled oscillator, semiconductor device, and electronic device

Also Published As

Publication number Publication date
US20160315600A1 (en) 2016-10-27
US20150256156A1 (en) 2015-09-10
JP2015181228A (ja) 2015-10-15
US9397637B2 (en) 2016-07-19
US9843308B2 (en) 2017-12-12

Similar Documents

Publication Publication Date Title
JP6584095B2 (ja) 電圧制御発振器
JP6910401B2 (ja) 半導体装置
JP6416658B2 (ja) レベルシフタ回路
US10230368B2 (en) Programmable logic device and semiconductor device
JP6498932B2 (ja) 半導体装置
US9793905B2 (en) Semiconductor device
JP6293573B2 (ja) プログラマブルロジックデバイス及び半導体装置
JP6506504B2 (ja) 半導体装置
JP6298353B2 (ja) 半導体装置
JP2014195243A (ja) 半導体装置
JP2015188213A (ja) 半導体装置、及びその駆動方法
JP2015180994A (ja) 半導体装置
JP6474280B2 (ja) 半導体装置
JP6223198B2 (ja) 半導体装置
KR20140108122A (ko) 반도체 장치

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180301

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180301

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181031

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181106

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20181224

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190806

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190903

R150 Certificate of patent or registration of utility model

Ref document number: 6584095

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees