WO2020021398A1 - 撮像装置および電子機器 - Google Patents

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WO2020021398A1
WO2020021398A1 PCT/IB2019/056134 IB2019056134W WO2020021398A1 WO 2020021398 A1 WO2020021398 A1 WO 2020021398A1 IB 2019056134 W IB2019056134 W IB 2019056134W WO 2020021398 A1 WO2020021398 A1 WO 2020021398A1
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transistor
potential
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wiring
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PCT/IB2019/056134
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高橋圭
楠本直人
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株式会社半導体エネルギー研究所
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Definitions

  • One embodiment of the present invention relates to an imaging device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of one embodiment of the present invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacturer, or a composition (composition of matter). Therefore, the technical field of one embodiment of the present invention disclosed in this specification more specifically includes a semiconductor device, a display device, a liquid crystal display device, a light-emitting device, a lighting device, a power storage device, a storage device, an imaging device,
  • a driving method or a manufacturing method thereof can be given as an example.
  • a semiconductor device in this specification and the like refers to any device that can function by utilizing semiconductor characteristics.
  • a transistor and a semiconductor circuit are one embodiment of a semiconductor device.
  • the storage device, the display device, the imaging device, and the electronic device sometimes include a semiconductor device.
  • Patent Document 1 discloses an imaging device in which a transistor including an oxide semiconductor and having extremely low off-state current is used for a pixel circuit.
  • Patent Document 2 discloses a memory device having a structure in which a transistor with extremely low off-state current is used for a memory cell.
  • the resolution of an image sensor it is necessary to reduce the area per pixel and increase the pixel density. Since the reduction in the pixel area is accompanied by the reduction in the light receiving area of the photoelectric conversion device, the light sensitivity is reduced. In particular, in imaging under low illuminance, the S / N ratio of imaging data may be significantly reduced. That is, in the image sensor having the conventional configuration, there is a problem that the resolution and the light sensitivity have a trade-off relationship.
  • One solution to the above problem is to use a photoelectric conversion device utilizing the avalanche multiplication effect with high photosensitivity.
  • a relatively high voltage needs to be applied to the photoelectric conversion device, and a dedicated power supply circuit or the like must be used.
  • an object of one embodiment of the present invention is to provide an imaging device that can generate a voltage higher than a voltage supplied to a pixel. Another object is to provide an imaging device that can add two potentials supplied to a pixel. Another object is to provide an imaging device capable of generating a reset potential in a pixel.
  • Another object is to provide an imaging device with low power consumption. Another object is to provide an imaging device capable of high-speed imaging. Another object is to provide a highly reliable imaging device. Alternatively, it is another object to provide a novel imaging device. Another object is to provide an operation method of the imaging device. Another object is to provide a new semiconductor device or the like.
  • One embodiment of the present invention relates to an imaging device that generates a higher potential in a pixel than a potential supplied to the pixel.
  • One embodiment of the present invention is an imaging device including a pixel including a first circuit and a second circuit, wherein the second circuit includes a photoelectric conversion device and includes the first circuit and the second circuit.
  • the second circuit is electrically connected, the first circuit has a function of adding the first potential and the second potential to generate a third potential, and the second circuit has a third potential.
  • the imaging device has a function of generating data with a photoelectric conversion device to which a potential is applied and a function of outputting data.
  • the first circuit has a first transistor, a second transistor, and a first capacitor, and one of a source and a drain of the first transistor is electrically connected to one electrode of the first capacitor. And the other electrode of the first capacitor is electrically connected to one of the source and the drain of the second transistor, and one of the source and the drain of the first transistor is connected to the second circuit be able to.
  • the second circuit further includes a third transistor, a fourth transistor, a fifth transistor, and a second capacitor, and one electrode of the photoelectric conversion device is connected to the third transistor.
  • the third transistor is electrically connected to one of a source and a drain
  • the other of the source and the drain of the third transistor is electrically connected to one electrode of the second capacitor
  • one electrode of the second capacitor is The transistor is electrically connected to a gate of the fourth transistor, and one of a source and a drain of the fourth transistor can be electrically connected to one of a source and a drain of the fifth transistor.
  • One of a source and a drain of the third transistor in the second circuit can be connected to the first circuit.
  • the other of the source and the drain of the third transistor in the second circuit can be connected to the first circuit.
  • the second circuit further includes a third transistor, a fourth transistor, a fifth transistor, and a second capacitor, and one electrode of the photoelectric conversion device is ,
  • the other electrode of the second capacitor is electrically connected to the gate of the fourth transistor, and one of the source and the drain of the fourth transistor is connected to the other electrode of the second capacitor.
  • the other electrode of the photoelectric conversion device is electrically connected to one of the source or the drain of the fifth transistor, and the other electrode of the fifth transistor is electrically connected to one of the source or the drain of the third transistor.
  • the electrode may be connected to the first circuit.
  • At least one of the transistors included in the imaging device includes a metal oxide in a channel formation region.
  • the metal oxide includes In, Zn, and M (M is Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd or Hf).
  • an imaging device that can generate a voltage higher than a voltage supplied to a pixel can be provided.
  • an imaging device capable of adding two potentials supplied to a pixel can be provided.
  • an imaging device which can generate a reset potential in a pixel can be provided.
  • an imaging device with low power consumption can be provided.
  • an imaging device which can perform imaging at high speed can be provided.
  • a highly reliable imaging device can be provided.
  • a novel imaging device can be provided.
  • an operation method of the imaging device can be provided.
  • a new semiconductor device or the like can be provided.
  • FIG. 1 is a diagram illustrating a pixel circuit.
  • FIG. 2 is a diagram illustrating a pixel circuit.
  • FIG. 3 is a diagram illustrating a pixel circuit.
  • FIGS. 4A and 4B are diagrams illustrating a pixel circuit.
  • FIGS. 5A and 5B are timing charts illustrating the operation of the pixel circuit.
  • FIGS. 6A and 6B are diagrams illustrating a pixel circuit.
  • FIGS. 7A and 7B are diagrams illustrating a pixel circuit.
  • FIG. 8 is a diagram illustrating a pixel circuit.
  • FIG. 9 is a timing chart illustrating the operation of the pixel circuit.
  • FIG. 10 is a diagram illustrating a pixel circuit.
  • FIG. 11 is a diagram illustrating a pixel circuit.
  • FIG. 10 is a diagram illustrating a pixel circuit.
  • FIGS. 12 is a timing chart illustrating the operation of the pixel circuit.
  • FIG. 13 is a block diagram illustrating an imaging device.
  • FIGS. 14A and 14B are diagrams for explaining simulation results.
  • FIGS. 15A to 15E are diagrams illustrating a configuration of a pixel of an imaging device.
  • FIGS. 16A and 16B are diagrams illustrating a configuration of a pixel of an imaging device.
  • FIGS. 17A to 17C are diagrams illustrating a transistor.
  • FIGS. 18A and 18B are diagrams illustrating a configuration of a pixel of an imaging device.
  • FIGS. 19A to 19D are diagrams illustrating a transistor.
  • 20A to 20C are diagrams illustrating a configuration of a pixel of an imaging device.
  • FIGS. 21 (A1) to 21 (B3) are perspective views of a package and a module accommodating the imaging device.
  • FIGS. 22A to 22F are diagrams illustrating electronic devices.
  • the element may be configured by a plurality of elements unless there is a functional inconvenience.
  • a plurality of transistors operating as switches may be connected in series or in parallel.
  • the capacitor may be divided and arranged at a plurality of positions.
  • one conductor may have a plurality of functions such as a wiring, an electrode, and a terminal in some cases, and in this specification, a plurality of names may be used for the same element.
  • a plurality of names may be used for the same element.
  • the elements may actually be connected via a plurality of conductors. In this document, such a configuration is also included in the category of direct connection.
  • One embodiment of the present invention is an imaging device that can perform a boost operation in a pixel.
  • an avalanche photodiode can be operated without using a high-voltage power supply. Therefore, an imaging device with low power consumption and high sensitivity can be provided.
  • FIG. 1 illustrates a pixel 10a that can be used for an imaging device of one embodiment of the present invention.
  • the pixel 10a can have a structure including the circuit 11 and the circuit 12.
  • the circuit 11 is a circuit that generates a reset potential, and can generate a high voltage by adding two supplied potentials.
  • the circuit 12 includes a photoelectric conversion device, and can operate and operate the photoelectric conversion device using the reset potential generated by the circuit 11 to generate and hold image data.
  • an avalanche photodiode as the photoelectric conversion device. Since a high voltage (reset potential) can be generated in the circuit 11, the avalanche photodiode can be operated without using a high-voltage power supply.
  • the circuit 11 can include the transistor 102, the transistor 103, and the capacitor 107.
  • One of a source and a drain of the transistor 102 is electrically connected to one electrode of the capacitor 107.
  • the other electrode of the capacitor 107 is electrically connected to one of the source and the drain of the transistor 103.
  • One of a source and a drain of the transistor 102 can be connected to the circuit 12.
  • the circuit 12 can include the photoelectric conversion device 101, the transistor 104, the transistor 105, the transistor 106, and the capacitor 108. Note that a structure without the capacitor 108 may be employed.
  • One electrode (cathode) of the photoelectric conversion device 101 is electrically connected to one of a source and a drain of the transistor 104.
  • the other of the source and the drain of the transistor 104 is electrically connected to one electrode of the capacitor 108.
  • One electrode of the capacitor 108 is electrically connected to the gate of the transistor 105.
  • One of a source and a drain of the transistor 105 is electrically connected to one of a source and a drain of the transistor 106.
  • One of a source and a drain of the transistor 104 can be electrically connected to the circuit 11.
  • a wiring connecting the other of the source and the drain of the transistor 104, one electrode of the capacitor 108, and the gate of the transistor 105 is referred to as a node FD.
  • the node FD can function as a charge storage unit.
  • the other electrode (anode) of the photoelectric conversion device 101 is electrically connected to the wiring 122.
  • the gate of the transistor 102 is electrically connected to the wiring 125.
  • the other of the source and the drain of the transistor 102 is electrically connected to the wiring 123.
  • the gate of the transistor 103 is electrically connected to the wiring 126.
  • the other of the source and the drain of the transistor 103 is electrically connected to the wiring 124.
  • the gate of the transistor 104 is electrically connected to the wiring 127.
  • the other electrode of the capacitor 108 is electrically connected to a reference potential line such as a GND wiring, for example.
  • the other of the source and the drain of the transistor 105 is electrically connected to the wiring 121.
  • the gate of the transistor 106 is electrically connected to the wiring 128.
  • the other of the source and the drain of the transistor 106 is electrically connected to the wiring 129.
  • the wirings 121 and 122 can function as power supply lines.
  • the wirings 123 and 124 can have a function of supplying a potential for generating a reset potential.
  • the potentials of the wirings 123 and 124 differ depending on the connection direction of the photoelectric conversion device 101. In the configuration illustrated in FIG. 1, the cathode side of the photoelectric conversion device 101 is electrically connected to the transistor 102 and the node FD is reset to a high potential to operate. Therefore, the wirings 123 and 124 have a high potential (wiring 122 (potential higher than 122). In the case where the direction of connection of the photoelectric conversion device 101 is opposite to that in FIG. 1, the wirings 123 and 124 may have a low potential (a lower potential than the wiring 122).
  • the wirings 125, 126, 127, and 128 can function as signal lines for controlling conduction of each transistor.
  • the wiring 129 can function as an output line.
  • a photodiode can be used as the photoelectric conversion device 101.
  • the transistors 102 and 103 have a function of generating a reset potential.
  • the transistor 104 has a function of controlling the potential of the node FD.
  • the transistor 105 functions as a source follower circuit and can output the potential of the node FD to the wiring 129 as image data.
  • the transistor 106 has a function of selecting a pixel to output image data.
  • a transistor with a high withstand voltage is preferably used as a transistor connected to the photoelectric conversion device 101.
  • the high breakdown voltage transistor for example, a transistor including a metal oxide in a channel formation region (hereinafter, an OS transistor) can be used.
  • an OS transistor it is preferable to apply an OS transistor to the transistors 102 and 104 and the like.
  • an OS transistor may be used as the transistors 103, 105, and 106.
  • the OS transistor has a characteristic of extremely low off-state current.
  • the period during which charge can be held at the node FD can be extremely long. Therefore, it is possible to apply a global shutter method in which charge accumulation operation is simultaneously performed in all pixels without complicating a circuit configuration and an operation method.
  • an OS transistor and a transistor using Si for a channel formation region may be arbitrarily combined and applied. Further, all the transistors may be OS transistors or Si transistors. Examples of the Si transistor include a transistor including amorphous silicon, a transistor including crystalline silicon (typically, low-temperature polysilicon, single crystal silicon, and the like).
  • the structure of the pixel 10b illustrated in FIG. 2 may be used in the imaging device of one embodiment of the present invention.
  • the connection position of the circuit 11 and the circuit 12 is different from that of the pixel 10a, and the circuit 11 is connected to the node FD.
  • a wiring connecting the other of the source and the drain of the transistor 104, one electrode of the capacitor 108, the gate of the transistor 105, one of the source and drain of the transistor 102, and one electrode of the capacitor 107 is a node FD.
  • the configurations of the circuit 11, the circuit 12, and the wiring connected to them are the same as those of the pixel 10a.
  • the structure of the pixel 10c illustrated in FIG. 3 may be used for the imaging device of one embodiment of the present invention.
  • the connection position of the transistor 104 in the circuit 12 is different from that of the pixel 10a illustrated in FIG.
  • One of a source and a drain of the transistor 104 is electrically connected to the other electrode (anode) of the photoelectric conversion device 101, and the other of the source and the drain of the transistor 104 is electrically connected to a wiring 122.
  • Other configurations are the same as those of the pixel 10a.
  • the node FD connects one of the source and the drain of the transistor 102, one electrode of the capacitor 107, one electrode of the capacitor 108, the gate of the transistor 105, and one electrode (cathode) of the photoelectric conversion device 101. Wiring. Note that the potential of the node FD is determined including the potential distributed to the other electrode (anode) of the photoelectric conversion device 101.
  • the transistor 104 has a function of controlling the potential of the node FD. Specifically, it is used for the operation of initializing and holding the potential of the node FD. In the pixel 10a, by turning off the transistor 104, conduction between the photoelectric conversion device 101 and the node FD is cut off, and an operation of determining the potential of the node FD is performed.
  • the transistor 104 by turning off the transistor 104, conduction between the other electrode (anode) of the photoelectric conversion device 101 and the wiring 122 is cut off.
  • the transistor 104 is turned off, the potential of the anode of the photoelectric conversion device 101 increases, the potential difference between the cathode and the anode approaches the forward voltage (Vf), and the operation of the photoelectric conversion device 101 stops. Therefore, the potential of the node FD can be determined.
  • Each of the pixels 10a, 10b, and 10c has a configuration in which the reset potential of the node FD is set to a voltage higher than the anode of the photoelectric conversion device 101, and the photoelectric conversion device 101 is connected in a direction in which a reverse bias is applied.
  • the reset potential of the node FD is set to a voltage lower than the cathode of the photoelectric conversion device 101, and the photoelectric conversion is performed in a reverse bias direction.
  • the conversion device 101 may be connected.
  • the circuit 12 illustrated in FIG. 4A can be applied as a modification of the pixels 10a and 10b, and the circuit 12 illustrated in FIG. 4B can be applied as a modification of the pixel 10c.
  • the node FD be operated so as to have a negative potential. Therefore, it is preferable that at least the transistor 105 be a p-ch transistor.
  • the voltage adding operation in the circuit 11 will be described using the connection configuration of the circuit 11 and the circuit 12 shown in FIG. 2 as an example.
  • the transistor 102 is turned on, and the potential “V RS1 ” (reset potential 1) of the wiring 123 is written to the node FD.
  • the transistor 103 is turned on, and the potential “V REF ” (reference potential) of the wiring 124 is supplied to the other electrode of the capacitor 107.
  • the potential “V RS1 ⁇ V REF ” is held in the capacitor 107.
  • the node FD is floated, and the potential “V RS2 ” (reset potential 2) of the wiring 124 is supplied to the other electrode of the capacitor 107.
  • the potential of the node FD is “V RS1 + (C 107 / (C 107 + C FD )) ⁇ (V RS2 ⁇ V REF ) ".
  • the value of C 107 is sufficiently larger than C FD, if negligible values of C FD, the potential of the node FD becomes "V RS1 + V RS2 -V REF ".
  • C 107 is sufficiently larger than C FD
  • the potential of the node FD approaches “2V RS1 ”. That is, a voltage that is about twice the voltage that can be supplied to the pixel can be supplied to the node FD as the reset potential.
  • the high reset potential supplied to the node FD can be supplied to the photoelectric conversion device 101.
  • the avalanche photodiode can be operated without using a dedicated high-voltage power supply.
  • the potential of the wiring 123 is “V RS1 ”, the potential of the wiring 124 is “V REF ”, the potential of the wiring 125 is “H”, the potential of the wiring 126 is “H”, and the potential of the wiring 127 is “H”.
  • the potential of the wiring 128 is set to “L”
  • the transistors 102 and 104 are turned on, and the potential “V RS1 ” of the wiring 123 is supplied to the node FD. Further, the transistor 103 is turned on, and the potential “V REF ” of the wiring 124 is supplied to the other electrode of the capacitor 107. In the above operation, “V RS1 ⁇ V REF ” is held in the capacitor 107.
  • the potential of the wiring 123 is “V RS1 ”
  • the potential of the wiring 124 is “V RS2 ”
  • the potential of the wiring 125 is “L”
  • the potential of the wiring 126 is “H”
  • the potential of the wiring 127 is “H”.
  • the potential of the wiring 128 is set to “L”
  • the potential “V RS2 ” of the wiring 124 is supplied to the other electrode of the capacitor 107.
  • the potential of the node FD becomes “V RS1 + V RS2 ′” due to the capacitive coupling of the capacitor 107 (reset operation).
  • V RS1 and V RS2 are set so that the photoelectric conversion device 101 reaches a voltage that exhibits avalanche multiplication characteristics at “V RS1 + V RS2 ′”.
  • V RS1 and V RS2 are voltages higher than ⁇ ⁇ of the voltage at which the photoelectric conversion device 101 exhibits avalanche multiplication characteristics.
  • the potential of the node FD decreases in accordance with the operation of the photoelectric conversion device 101 (accumulation operation).
  • the potential of the wiring 123 is “V RS1 ”
  • the potential of the wiring 124 is “V RS2 ”
  • the potential of the wiring 125 is “L”
  • the potential of the wiring 126 is “L”
  • the potential of the wiring 127 is “L”.
  • the potential of the wiring 123 is “V RS1 ”
  • the potential of the wiring 124 is “V RS2 ”
  • the potential of the wiring 125 is “L”
  • the potential of the wiring 126 is “L”
  • the potential of the wiring 127 is “L”.
  • the potential of the wiring 123 is “V RS1 ”, the potential of the wiring 124 is “V REF ”, the potential of the wiring 125 is “H”, the potential of the wiring 126 is “H”, and the potential of the wiring 127 is “L”.
  • the transistor 102 is turned on, and the potential “V RS1 ” of the wiring 123 is supplied to the node FD. Further, the transistor 103 is turned on, and the potential “V REF ” of the wiring 124 is supplied to the other electrode of the capacitor 107. In the above operation, “V RS1 ⁇ V REF ” is held in the capacitor 107.
  • the potential of the wiring 123 is “V RS1 ”
  • the potential of the wiring 124 is “V RS2 ”
  • the potential of the wiring 125 is “L”
  • the potential of the wiring 126 is “H”
  • the potential of the wiring 127 is “L”.
  • the potential of the wiring 128 is set to “L”
  • the potential “V RS2 ” of the wiring 124 is supplied to the other electrode of the capacitor 107.
  • the potential of the node FD becomes “V RS1 + V RS2 ′” due to the capacitive coupling of the capacitor 107 (reset operation).
  • the potential of the wiring 123 is “V RS1 ”
  • the potential of the wiring 124 is “V RS2 ”
  • the potential of the wiring 125 is “L”
  • the potential of the wiring 126 is “L”
  • the potential of the wiring 127 is “H”.
  • the potential of the wiring 128 is set to “L”
  • the potential of the node FD decreases in accordance with the operation of the photoelectric conversion device 101 (accumulation operation).
  • the potential of the wiring 123 is “V RS1 ”
  • the potential of the wiring 124 is “V RS2 ”
  • the potential of the wiring 125 is “L”
  • the potential of the wiring 126 is “L”
  • the potential of the wiring 127 is “L”.
  • the potential of the wiring 123 is “V RS1 ”
  • the potential of the wiring 124 is “V RS2 ”
  • the potential of the wiring 125 is “L”
  • the potential of the wiring 126 is “L”
  • the potential of the wiring 127 is “L”.
  • FIGS. 6A and 6B a structure in which a back gate is provided for a transistor may be employed.
  • FIG. 6A illustrates a structure in which the back gate is electrically connected to the front gate, which has an effect of increasing on-current.
  • FIG. 6B illustrates a structure in which the back gate is electrically connected to a wiring which can supply a constant potential, so that the threshold voltage of the transistor can be controlled.
  • each transistor can perform appropriate operations, such as a combination of FIGS. 6A and 6B, may be employed.
  • the pixel circuit may include a transistor without a back gate. Note that a structure in which a back gate is provided for a transistor can be applied to all of the pixels 10a to 10c.
  • one of the source and the drain of the transistor 102 and one electrode of the capacitor 107 form the transistor 104. It may be configured to be electrically connected via a switch.
  • the pixels 10a, 10b, and 10c can share a source follower circuit with a plurality of pixels by being deformed.
  • the configuration shown in FIG. FIG. 8 shows a configuration in which the pixel 10a is used as a basic configuration and further appropriate elements are added.
  • the configuration can also correspond to a global shutter system.
  • FIG. 8 illustrates a configuration of a shared pixel circuit in which a reset circuit (transistor 111) and a source follower circuit (transistor 105) are shared by four pixels in the vertical direction.
  • the pixel 10a '(pixels 10a' [1] to [4]) includes a capacitor 109 and a transistor 110 in addition to the elements of the pixel 10a.
  • One electrode of the capacitor 109 is electrically connected to the other of the source and the drain of the transistor 104.
  • the other of the source and the drain of the transistor 104 is electrically connected to one of the source and the drain of the transistor 110.
  • the other of the source and the drain of the transistor 110 is electrically connected to one of the source and the drain of the transistor 111.
  • One of a source and a drain of the transistor 111 is electrically connected to a gate of the transistor 105.
  • the other electrode of the capacitor 109 and the other of the source and the drain of the transistor 111 are electrically connected to a reference potential line such as a GND wiring.
  • the gate of the transistor 110 is electrically connected to the wiring 130.
  • the gate of the transistor 111 is electrically connected to the wiring 131.
  • the wiring 130 (the wirings 130 [1] to [4]) and the wiring 131 can function as signal lines for controlling conduction of each transistor.
  • a wiring to which the other of the source and the drain of the transistor 110, the one of the source and the drain of the transistor 111, and the gate of the transistor 105 in each of the pixels 10a '[1] to [4] is a node FD.
  • a wiring connecting the other of the source and the drain of the transistor 104, one electrode of the capacitor 109, and one of the source and the drain of the transistor 110 is referred to as a node AD.
  • the node AD has a function of holding data captured by each pixel.
  • the reset potential can be, for example, GND or 0V.
  • the pixel 10b and the pixel 10c can have a shared pixel circuit configuration.
  • FIG. 10 shows a configuration in which the pixel 10b is applied to a shared pixel circuit of four pixels in the vertical direction (pixels 10b '[1] to [4]).
  • FIG. 11 shows a configuration in which the pixel 10c is applied to a shared pixel circuit having four pixels in the vertical direction (pixels 10c '[1] to [4]). Any of the shared pixel circuits can be operated according to the timing chart shown in FIG.
  • FIG. 13 is an example of a block diagram illustrating a circuit configuration of an imaging device of one embodiment of the present invention.
  • the imaging apparatus includes a pixel array 21 having pixels 10 arranged in a matrix, a circuit 22 (row driver) having a function of selecting a row of the pixel array 21, and a circuit 23 having a function of reading data from the pixels 10. And a circuit 28 for supplying a power supply potential.
  • a circuit 28 for supplying a power supply potential.
  • any one of the pixels 10a, 10b, 10c and its modifications can be used.
  • the circuit 23 includes a circuit 24 (column driver) having a function of selecting a column of the pixel array 21, a circuit 25 (CDS circuit) for performing correlated double sampling processing on output data of the pixel 10, and a circuit 25.
  • Circuit 26 (such as an A / D conversion circuit) having a function of converting analog data output from the A / D converter into digital data.
  • the circuit 23 is electrically connected to the wiring 129, and can convert data output from the pixel 10 into digital data and then output the digital data to the outside.
  • the output destination may be a neural network, a storage device, a display device, a communication device, or the like.
  • the parameters used in the simulation are as follows.
  • the voltage applied to the gate of the transistor was +26 V or +46 V as “H”, and 0 V as “L”. Note that SPICE was used as the circuit simulation software.
  • FIG. 14A shows a simulation result when the pixel 10a is operated according to the timing chart of FIG. 5A.
  • the horizontal axis indicates time
  • the vertical axis (left) indicates the voltage supplied to the gate wirings (GL1, GL2)
  • the vertical axis (right) indicates the voltage of the node FD. Note that GL1 corresponds to the wiring 125 and GL2 corresponds to the wiring 126.
  • V RS1 was written to the node FD
  • V RS2 was added according to the capacitance ratio, and it was confirmed that a high voltage (V RS1 + V RS2 ′) could be generated.
  • FIG. 14B shows a simulation result when the pixel 10b is operated according to the timing chart of FIG. 5B. Similar to the pixel 10a, after VRS1 was written to the node FD, VRS2 was added according to the capacitance ratio, and it was confirmed that a high voltage ( VRS1 + VRS2 ') could be generated.
  • a high voltage can be generated in a pixel without using a high-voltage power supply circuit, and an avalanche photodiode can operate.
  • FIGS. 15A and 15B illustrate a structure of a pixel included in an imaging device.
  • the pixel illustrated in FIG. 15A is an example in which a layered structure of a layer 561 and a layer 562 is provided.
  • the layer 561 includes the photoelectric conversion device 101.
  • the photoelectric conversion device 101 can be a stack of a layer 565a, a layer 565b, and a layer 565c as illustrated in FIG.
  • the photoelectric conversion device 101 illustrated in FIG. 15C is a pn junction photodiode.
  • a p + -type semiconductor can be used for the layer 565a
  • an n-type semiconductor can be used for the layer 565b
  • an n + -type semiconductor can be used for the layer 565c.
  • an n + -type semiconductor may be used for the layer 565a, a p-type semiconductor for the layer 565b, and a p + -type semiconductor for the layer 565c.
  • a pin junction photodiode in which the layer 565b is an i-type semiconductor may be used.
  • the pn junction photodiode or the pin junction photodiode can be formed using single crystal silicon. Further, the pin junction photodiode can be formed using a thin film of amorphous silicon, microcrystalline silicon, polycrystalline silicon, or the like.
  • the photoelectric conversion device 101 included in the layer 561 may have a stack of a layer 566a, a layer 566b, a layer 566c, and a layer 566d as illustrated in FIG.
  • the photoelectric conversion device 101 illustrated in FIG. 15D is an example of an avalanche photodiode.
  • the layers 566a and 566d correspond to electrodes, and the layers 566b and 566c correspond to photoelectric conversion portions.
  • a low-resistance metal layer or the like be used for the layer 566a.
  • a low-resistance metal layer or the like aluminum, titanium, tungsten, tantalum, silver, or a stacked layer thereof can be used.
  • a conductive layer having high light-transmitting property with respect to visible light is preferably used.
  • indium oxide, tin oxide, zinc oxide, indium-tin oxide, gallium-zinc oxide, indium-gallium-zinc oxide, graphene, or the like can be used. Note that a structure in which the layer 566d is omitted can be employed.
  • the layers 566b and 566c of the photoelectric conversion portion can have a configuration of a pn junction photodiode using a selenium-based material as a photoelectric conversion layer, for example. It is preferable that a selenium-based material which is a p-type semiconductor be used for the layer 566b and gallium oxide or the like which is an n-type semiconductor be used for the layer 566c.
  • a photoelectric conversion device using a selenium-based material has high external quantum efficiency for visible light.
  • the amplification of electrons with respect to the amount of incident light (Light) can be increased by using avalanche multiplication.
  • the selenium-based material has a high light absorption coefficient, it has an advantage in production such that a photoelectric conversion layer can be formed using a thin film.
  • the thin film of a selenium-based material can be formed by a vacuum evaporation method, a sputtering method, or the like.
  • selenium-based material examples include crystalline selenium such as single-crystal selenium and polycrystalline selenium, amorphous selenium, copper, indium, and a compound of selenium (CIS) or a compound of copper, indium, gallium, and selenium (CIGS). Can be used.
  • crystalline selenium such as single-crystal selenium and polycrystalline selenium, amorphous selenium, copper, indium, and a compound of selenium (CIS) or a compound of copper, indium, gallium, and selenium (CIGS).
  • the n-type semiconductor is preferably formed using a material having a wide band gap and a property of transmitting visible light.
  • a material having a wide band gap and a property of transmitting visible light For example, zinc oxide, gallium oxide, indium oxide, tin oxide, or an oxide in which they are mixed can be used.
  • these materials also have a function as a hole injection blocking layer, and can reduce dark current.
  • the photoelectric conversion device 101 included in the layer 561 may have a stack of a layer 567a, a layer 567b, a layer 567c, a layer 567d, and a layer 567e as illustrated in FIG.
  • the photoelectric conversion device 101 illustrated in FIG. 15E is an example of an organic photoconductive film, in which the layers 567a and 567e correspond to electrodes, and the layers 567b, 567c, and 567d correspond to photoelectric conversion portions.
  • One of the layers 567b and 567d of the photoelectric conversion portion can be a hole transport layer, and the other can be an electron transport layer. Further, the layer 567c can be a photoelectric conversion layer.
  • the hole transport layer for example, molybdenum oxide or the like can be used.
  • the electron transporting layer for example, fullerenes such as C60 and C70 or derivatives thereof can be used.
  • a mixed layer (bulk heterojunction structure) of an n-type organic semiconductor and a p-type organic semiconductor can be used.
  • a silicon substrate can be used as the layer 562 illustrated in FIG. 15A.
  • the silicon substrate has a Si transistor and the like.
  • a circuit for driving the pixel circuit, a circuit for reading an image signal, an image processing circuit, and the like can be provided in addition to the pixel circuit.
  • some or all of the transistors included in the pixel circuit and the peripheral circuit (the pixel 10, the circuits 22, 23, and 28) described in Embodiment 1 can be provided in the layer 562.
  • the pixel may have a stacked structure of a layer 561, a layer 563, and a layer 562 as illustrated in FIG.
  • the layer 563 can include an OS transistor (eg, the transistors 102, 103, and 104 of the pixel 10a).
  • the layer 562 may include a Si transistor (eg, the transistors 105 and 106 of the pixel 10a). Further, some of the transistors included in the peripheral circuit described in Embodiment 1 may be provided in the layer 563.
  • the element and the peripheral circuit included in the pixel circuit can be dispersed in a plurality of layers and the element or the element and the peripheral circuit can be provided in an overlapping manner; thus, the area of the imaging device can be reduced. be able to.
  • the layer 562 may be used as a supporting substrate, and the layer 561 and the layer 563 may be provided with the pixel 10 and a peripheral circuit.
  • a metal oxide having an energy gap of 2 eV or more, preferably 2.5 eV or more, more preferably 3 eV or more can be used.
  • a typical example is an oxide semiconductor containing indium; for example, a CAAC-OS (C-Axis Aligned Crystalline Oxide Semiconductor) or a CAC (Cloud-Aligned Composite) -OS described later can be used.
  • the CAAC-OS has stable atoms in its crystal and is suitable for a transistor or the like in which reliability is emphasized.
  • the CAC-OS has high mobility characteristics, and thus is suitable for a transistor that drives at high speed or the like.
  • the OS transistor has an extremely low off-current characteristic of several yA / ⁇ m (current value per 1 ⁇ m of channel width) because the energy gap of the semiconductor layer is large. Further, the OS transistor has characteristics different from those of the Si transistor, such as not generating impact ionization, avalanche breakdown, and a short-channel effect, and thus can form a highly reliable circuit with high withstand voltage. In addition, variation in electrical characteristics due to non-uniformity of crystallinity, which is a problem in the Si transistor, hardly occurs in the OS transistor.
  • the semiconductor layer included in the OS transistor includes an In-M-Zn-based oxide including, for example, indium, zinc, and M (a metal such as aluminum, titanium, gallium, germanium, yttrium, zirconium, lanthanum, cerium, tin, neodymium, or hafnium). Can be obtained.
  • M a metal such as aluminum, titanium, gallium, germanium, yttrium, zirconium, lanthanum, cerium, tin, neodymium, or hafnium.
  • the oxide semiconductor included in the semiconductor layer is an In-M-Zn-based oxide
  • the atomic ratio of metal elements of a sputtering target used for forming the In-M-Zn oxide is In ⁇ M
  • Zn It is preferable to satisfy ⁇ M.
  • each of the atomic ratios of the semiconductor layers to be formed includes a variation of ⁇ 40% of the atomic ratio of the metal element contained in the sputtering target.
  • an oxide semiconductor with a low carrier density is used as the semiconductor layer.
  • the semiconductor layer has a carrier density of 1 ⁇ 10 17 / cm 3 or less, preferably 1 ⁇ 10 15 / cm 3 or less, further preferably 1 ⁇ 10 13 / cm 3 or less, more preferably 1 ⁇ 10 11 / cm 3. 3 or less, more preferably less than 1 ⁇ 10 10 / cm 3 , and an oxide semiconductor with a carrier density of 1 ⁇ 10 ⁇ 9 / cm 3 or more can be used.
  • Such an oxide semiconductor is referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor. It can be said that the oxide semiconductor has a low density of defect states and has stable characteristics.
  • the present invention is not limited thereto, and a transistor having an appropriate composition may be used in accordance with required semiconductor characteristics and electric characteristics (eg, field-effect mobility and threshold voltage) of the transistor.
  • the carrier density and the impurity concentration of the semiconductor layer, the defect density, the atomic ratio between a metal element and oxygen, the interatomic distance, and the density be appropriate.
  • the concentration of silicon or carbon (concentration obtained by secondary ion mass spectrometry) in the semiconductor layer is set to 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • an alkali metal and an alkaline earth metal may generate carriers when combined with an oxide semiconductor, which may increase off-state current of a transistor. Therefore, the concentration of alkali metal or alkaline earth metal in the semiconductor layer (concentration obtained by secondary ion mass spectrometry) is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration (concentration obtained by secondary ion mass spectrometry) in the semiconductor layer is preferably 5 ⁇ 10 18 atoms / cm 3 or less.
  • the transistor when hydrogen is contained in the oxide semiconductor included in the semiconductor layer, oxygen reacts with oxygen bonded to a metal atom to become water, which may cause oxygen vacancies in the oxide semiconductor.
  • oxygen vacancy When an oxygen vacancy is contained in a channel formation region in an oxide semiconductor, the transistor might have normally-on characteristics. Further, a defect in which hydrogen is contained in an oxygen vacancy functions as a donor, and an electron serving as a carrier may be generated. Further, in some cases, part of hydrogen is bonded to oxygen which is bonded to a metal atom to generate electrons serving as carriers. Therefore, a transistor including an oxide semiconductor containing a large amount of hydrogen is likely to have normally-on characteristics.
  • a defect in which hydrogen is contained in oxygen vacancies can function as a donor of an oxide semiconductor.
  • the hydrogen concentration obtained by secondary ion mass spectrometry is lower than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm 3. It is less than 3 , more preferably less than 5 ⁇ 10 18 atoms / cm 3 , further preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • an oxide semiconductor in which impurities such as hydrogen are sufficiently reduced is used for a channel formation region of a transistor, stable electric characteristics can be provided.
  • the semiconductor layer may have a non-single-crystal structure, for example.
  • the non-single-crystal structure includes, for example, a CAAC-OS (C-Axis Aligned Crystalline Oxide Semiconductor) having a crystal oriented in the c-axis, a polycrystalline structure, a microcrystalline structure, or an amorphous structure.
  • CAAC-OS C-Axis Aligned Crystalline Oxide Semiconductor
  • the amorphous structure has the highest density of defect states
  • the CAAC-OS has the lowest density of defect states.
  • An oxide semiconductor film having an amorphous structure has, for example, a disordered atomic arrangement and no crystalline component.
  • an oxide semiconductor film having an amorphous structure has, for example, a completely amorphous structure and no crystal part.
  • the semiconductor layer is a mixed film including two or more of an amorphous structure region, a microcrystalline structure region, a polycrystalline structure region, a CAAC-OS region, and a single crystal structure region.
  • the mixed film may have a single-layer structure or a stacked structure including any two or more of the above-described regions.
  • a structure of a cloud-aligned composite (CAC) -OS which is one embodiment of a non-single-crystal semiconductor layer, is described below.
  • the CAC-OS is one structure of a material in which an element included in an oxide semiconductor is unevenly distributed in a size of, for example, 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 2 nm or less.
  • one or more metal elements are unevenly distributed in an oxide semiconductor, and a region including the metal element has a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or a size in the vicinity thereof.
  • the state mixed by is also referred to as a mosaic shape or a patch shape.
  • the oxide semiconductor preferably contains at least indium. In particular, it preferably contains indium and zinc. Also, in addition to them, aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, or magnesium, etc. Or a plurality of types selected from the group consisting of:
  • CAC-OS in an In-Ga-Zn oxide is an indium oxide (hereinafter referred to as InO).
  • InO indium oxide
  • X1 X1 is greater real than 0
  • X2 Zn Y2 O Z2 X2, Y2, and Z2 is larger real than 0
  • gallium An oxide hereinafter, referred to as GaO X3 (X3 is a real number larger than 0)
  • Ga X4 Zn Y4 O Z4 X4, Y4, and Z4 are real numbers larger than 0)
  • the material becomes mosaic by separate into, mosaic InO X1 or in X2 Zn Y2 O Z2, is a configuration in which uniformly distributed in the film (hereinafter Also referred to as a cloud-like
  • the CAC-OS is a composite oxide semiconductor having a structure in which a region containing GaO X3 as a main component and a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component are mixed.
  • the atomic ratio of In to the element M in the first region is larger than the atomic ratio of In to the element M in the second region.
  • the In concentration is higher than that of the region No. 2.
  • IGZO is a common name and may refer to one compound of In, Ga, Zn, and O. Representative examples are represented by InGaO 3 (ZnO) m1 (m1 is a natural number), or In (1 + x0) Ga ( 1-x0) O 3 (ZnO) m0 (-1 ⁇ x0 ⁇ 1, m0 is an arbitrary number) Crystalline compounds may be mentioned.
  • the above crystalline compound has a single crystal structure, a polycrystal structure, or a CAAC structure.
  • the CAAC structure is a crystal structure in which a plurality of IGZO nanocrystals have a c-axis orientation and are connected without being oriented in the ab plane.
  • CAC-OS relates to the material configuration of an oxide semiconductor.
  • a CAC-OS is a material composition containing In, Ga, Zn, and O, a region which is observed as a nanoparticle mainly containing Ga as a part and a nanoparticle mainly containing In as a part.
  • a region observed in a shape means a configuration in which each region is randomly dispersed in a mosaic shape. Therefore, in the CAC-OS, the crystal structure is a secondary element.
  • the CAC-OS does not include a stacked structure of two or more kinds of films having different compositions.
  • a structure including two layers of a film mainly containing In and a film mainly containing Ga is not included.
  • the CAC-OS has a region which is observed in the form of a nanoparticle mainly including the metal element and a nanoparticle mainly including In as a part.
  • the region observed in the form of particles refers to a configuration in which each of the regions is randomly dispersed in a mosaic shape.
  • the CAC-OS can be formed by a sputtering method, for example, without intentionally heating the substrate.
  • a sputtering method one or more selected from an inert gas (typically, argon), an oxygen gas, and a nitrogen gas are used as a deposition gas. Good. Further, it is preferable that the flow rate ratio of the oxygen gas to the total flow rate of the film formation gas at the time of film formation is as low as possible. .
  • the CAC-OS is characterized in that a clear peak is not observed when measured using a ⁇ / 2 ⁇ scan by an Out-of-plane method, which is one of X-ray diffraction (XRD) measurement methods.
  • XRD X-ray diffraction
  • the CAC-OS includes, in an electron beam diffraction pattern obtained by irradiating an electron beam (also referred to as a nanobeam electron beam) with a probe diameter of 1 nm, a ring-shaped region (ring region) with high luminance and a ring-shaped region. Multiple bright spots are observed in the area. Therefore, the electron diffraction pattern shows that the crystal structure of the CAC-OS has an nc (nano-crystal) structure having no orientation in a planar direction and a cross-sectional direction.
  • an electron beam also referred to as a nanobeam electron beam
  • GaO X3 or the like is a main component by EDX mapping obtained using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that a certain region and a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component are unevenly distributed and mixed.
  • the CAC-OS has a different structure from an IGZO compound in which metal elements are uniformly distributed, and has different properties from the IGZO compound.
  • the CAC-OS is phase-separated into a region containing GaO X3 or the like as a main component and a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component.
  • the region in which In X2 Zn Y2 O Z2 or InO X1 is a main component is a region having higher conductivity than the region in which GaO X3 or the like is a main component. That is, the conductivity of the oxide semiconductor is exhibited by the flow of carriers in a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component. Therefore, high field-effect mobility ( ⁇ ) can be realized by distributing a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component in a cloud shape in the oxide semiconductor.
  • a region containing GaO X3 or the like as a main component is a region having higher insulating properties as compared with a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component. That is, a region in which GaO X3 or the like is a main component is distributed in the oxide semiconductor, whereby a leakage current can be suppressed and a favorable switching operation can be realized.
  • the insulating property caused by GaO X3 or the like and the conductivity caused by In X2 Zn Y2 O Z2 or InO X1 act complementarily to each other, so that high performance is obtained.
  • On-state current (I on ) and high field-effect mobility ( ⁇ ) can be realized.
  • CAC-OS is suitable as a constituent material of various semiconductor devices.
  • FIG. 16A illustrates an example of a cross section of the pixel illustrated in FIG.
  • the layer 561 includes, as the photoelectric conversion device 101, a pn junction photodiode including silicon as a photoelectric conversion layer.
  • the layer 562 includes a Si transistor.
  • FIG. 16A illustrates the transistors 102 and 104 included in a pixel circuit with the pixel 10b as an example.
  • the layer 565a can be a p + -type region
  • the layer 565b can be an n-type region
  • the layer 565c can be an n + -type region.
  • a region 536 for connecting a power supply line and the layer 565c is provided in the layer 565b.
  • region 536 can be ap + type region.
  • the Si transistor illustrated in FIG. 16A is a fin type having a channel formation region in a silicon substrate 540, and a cross section in the channel width direction is illustrated in FIG.
  • the Si transistor may be of a planar type as shown in FIG.
  • a transistor including a silicon thin film semiconductor layer 545 may be used.
  • the semiconductor layer 545 can be, for example, single crystal silicon (SOI (Silicon On Insulator)) formed over the insulating layer 546 over the silicon substrate 540.
  • SOI Silicon On Insulator
  • FIG. 16A illustrates an example of a structure in which an element included in the layer 561 and an element included in the layer 562 are electrically connected to each other by a bonding technique.
  • the insulating layer 542, the conductive layer 533, and the conductive layer 534 are provided for the layer 561.
  • Each of the conductive layers 533 and 534 has a region embedded in the insulating layer 542.
  • the conductive layer 533 is electrically connected to the layer 565a.
  • the conductive layer 534 is electrically connected to the region 536.
  • the surfaces of the insulating layer 542, the conductive layer 533, and the conductive layer 534 are flattened so that their heights are the same.
  • the insulating layer 541, the conductive layer 531, and the conductive layer 532 are provided for the layer 562.
  • Each of the conductive layer 531 and the conductive layer 532 has a region embedded in the insulating layer 541.
  • the conductive layer 532 is electrically connected to a power supply line.
  • the conductive layer 531 is electrically connected to a source or a drain of the transistor 104.
  • the surfaces of the insulating layer 541, the conductive layer 531 and the conductive layer 532 are flattened so that their heights are the same.
  • the main components of the conductive layer 531 and the conductive layer 533 be the same metal element. It is preferable that the main components of the conductive layer 532 and the conductive layer 534 be the same metal element. Further, the insulating layer 541 and the insulating layer 542 are preferably formed using the same components.
  • the conductive layers 531, 532, 533, and 534 Cu, Al, Sn, Zn, W, Ag, Pt, Au, or the like can be used. Cu, Al, W, or Au is preferably used from the viewpoint of easy joining.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, titanium nitride, or the like can be used.
  • a surface activated bonding method in which the oxide film on the surface and the adsorption layer of impurities are removed by a sputtering process or the like, and the cleaned and activated surfaces are brought into contact with each other and bonded to each other can be used.
  • a diffusion bonding method in which surfaces are bonded to each other by using both temperature and pressure can be used. In both cases, bonding at the atomic level occurs, so that a bonding excellent not only electrically but also mechanically can be obtained.
  • the surfaces that have been subjected to hydrophilic treatment with oxygen plasma or the like are brought into contact with each other, and temporarily bonded, and then subjected to dehydration by heat treatment to perform the final bonding.
  • a joining method or the like can be used. Since bonding at the atomic level also occurs in the hydrophilic bonding method, mechanically excellent bonding can be obtained.
  • an insulating layer and a metal layer are mixed on each bonding surface. Therefore, for example, a surface activated bonding method and a hydrophilic bonding method may be combined.
  • a method of cleaning the surface after polishing, performing an antioxidation treatment on the surface of the metal layer, performing a hydrophilic treatment, and then joining the metal layer can be used.
  • the surface of the metal layer may be made of a non-oxidizable metal such as Au, and may be subjected to a hydrophilic treatment. Note that a joining method other than the method described above may be used.
  • FIG. 16B is a cross-sectional view in the case where a pn junction photodiode including a selenium-based material as a photoelectric conversion layer is used for the pixel layer 561 illustrated in FIG. It has a layer 566a as one electrode, layers 566b and 566c as a photoelectric conversion layer, and a layer 566d as the other electrode.
  • the layer 561 can be formed directly on the layer 562.
  • the layer 566a is electrically connected to a source or a drain of the transistor 104.
  • the layer 566d is electrically connected to a power supply line through a conductive layer 537. Note that when an organic photoconductive film is used for the layer 561, the connection with the transistor is similar.
  • FIG. 18A illustrates an example of a cross section of the pixel illustrated in FIG.
  • the layer 561 includes, as the photoelectric conversion device 101, a pn junction photodiode including silicon as a photoelectric conversion layer.
  • the layer 562 includes a Si transistor, and FIG. 18A illustrates the transistors 105 and 106 included in a pixel circuit, using the pixel 10b as an example.
  • the layer 563 includes an OS transistor and illustrates the transistors 102 and 104 included in a pixel circuit. The structure example in which the layer 561 and the layer 563 obtain electrical connection by bonding is illustrated.
  • FIG. 19A illustrates details of the OS transistor.
  • an insulating layer is provided over a stack of an oxide semiconductor layer and a conductive layer, and a groove which reaches the oxide semiconductor layer is provided, whereby a source electrode 205 and a drain electrode 206 are formed. This is an alignment type configuration.
  • the OS transistor can have a structure including a gate electrode 201 and a gate insulating film 202 in addition to a channel formation region, a source region 203, and a drain region 204 formed in the oxide semiconductor layer. At least the gate insulating film 202 and the gate electrode 201 are provided in the groove. An oxide semiconductor layer 207 may be further provided in the groove.
  • the OS transistor may have a self-aligned structure in which a source region and a drain region are formed in an oxide semiconductor layer using the gate electrode 201 as a mask.
  • a non-self-aligned top-gate transistor including a region where the source electrode 205 or the drain electrode 206 and the gate electrode 201 overlap with each other may be used.
  • the transistors 102 and 104 have a structure including the back gate 535, a structure without a back gate may be employed.
  • the back gate 535 may be electrically connected to a front gate of a transistor provided to be opposed to the transistor as illustrated in a cross-sectional view in the channel width direction of the transistor illustrated in FIG. Note that FIG. 19D illustrates the transistor in FIG. 18A as an example, but the same applies to transistors having other structures. Further, a configuration in which a fixed potential different from that of the front gate may be supplied to the back gate 535 may be employed.
  • An insulating layer 543 having a function of preventing diffusion of hydrogen is provided between a region where the OS transistor is formed and a region where the Si transistor is formed. Hydrogen in the insulating layer provided near the channel formation region of the transistors 105 and 106 terminates dangling bonds of silicon. On the other hand, hydrogen in the insulating layer provided in the vicinity of the channel formation regions of the transistors 102 and 104 is one of the factors that generate carriers in the oxide semiconductor layer.
  • the insulating layer 543 for example, aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, yttria-stabilized zirconia (YSZ), or the like can be used.
  • aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, yttria-stabilized zirconia (YSZ), or the like can be used.
  • FIG. 18B is a cross-sectional view in the case where a pn junction photodiode including a selenium-based material as a photoelectric conversion layer is used for the pixel layer 561 illustrated in FIG.
  • the layer 561 can be formed directly on the layer 563.
  • the layers 561, 562, and 563 the above description can be referred to. Note that when an organic photoconductive film is used for the layer 561, the connection with the transistor is similar.
  • FIG. 20A is a perspective view illustrating an example in which a color filter and the like are added to pixels of the imaging device of one embodiment of the present invention. In the perspective view, cross sections of a plurality of pixels are also shown.
  • An insulating layer 580 is formed over the layer 561 where the photoelectric conversion device 101 is formed.
  • a silicon oxide film with high light-transmitting property with respect to visible light can be used.
  • a silicon nitride film may be stacked as a passivation film.
  • a dielectric film such as hafnium oxide may be laminated as an antireflection film.
  • a light-blocking layer 581 may be formed over the insulating layer 580.
  • the light-blocking layer 581 has a function of preventing color mixture of light passing through the upper color filter.
  • a metal layer such as aluminum or tungsten can be used. Further, the metal layer and a dielectric film having a function as an antireflection film may be stacked.
  • An organic resin layer 582 can be provided as a planarization film over the insulating layer 580 and the light-blocking layer 581.
  • a color filter 583 (color filters 583a, 583b, 583c) is formed for each pixel. For example, by assigning colors such as R (red), G (green), B (blue), Y (yellow), C (cyan), and M (magenta) to the color filters 583a, 583b, 583c, Can be obtained.
  • An insulating layer 586 having a property of transmitting visible light can be provided over the color filter 583.
  • an optical conversion layer 585 may be used instead of the color filter 583.
  • an infrared imaging device can be obtained.
  • a far-infrared imaging device can be obtained.
  • an ultraviolet imaging device can be obtained.
  • an imaging device that obtains an image in which the intensity of radiation used in an X-ray imaging device or the like is visualized can be obtained.
  • radiation such as X-rays transmitted through a subject enters a scintillator, it is converted into light (fluorescence) such as visible light or ultraviolet light by a photoluminescence phenomenon. Then, the photoelectric conversion device 101 detects the light to acquire image data.
  • the imaging device having the above configuration may be used for a radiation detector or the like.
  • the scintillator includes a substance that, when irradiated with radiation such as X-rays or gamma rays, absorbs the energy and emits visible light or ultraviolet light.
  • radiation such as X-rays or gamma rays
  • Gd 2 O 2 S Tb
  • Gd 2 O 2 S Pr
  • Gd 2 O 2 S Eu
  • BaFCl Eu
  • NaI, CsI, CaF 2 , BaF 2 , CeF 3 LiF, LiI, ZnO, etc.
  • Those dispersed in a resin or ceramics can be used.
  • a microlens array 584 may be provided over the color filter 583. Light that passes through the individual lenses of the microlens array 584 passes through the color filter 583 directly below, and irradiates the photoelectric conversion device 101. Further, a microlens array 584 may be provided over the optical conversion layer 585 illustrated in FIG.
  • the structure of the imaging device can be used for the image sensor chip.
  • FIG. 21A1 is an external perspective view of the upper surface side of a package containing an image sensor chip.
  • the package includes a package substrate 410 for fixing the image sensor chip 450 (see FIG. 21A3), a cover glass 420, an adhesive 430 for bonding the two, and the like.
  • FIG. 21A2 is an external perspective view of the lower surface side of the package.
  • a BGA Bit grid array
  • BGA All grid array
  • LGA Land Grid Array
  • PGA Peripheral Component Interconnect
  • FIG. 21 (A3) is a perspective view of the package illustrated with the cover glass 420 and a part of the adhesive 430 omitted.
  • An electrode pad 460 is formed on the package substrate 410, and the electrode pad 460 and the bump 440 are electrically connected through a through hole.
  • the electrode pad 460 is electrically connected to the image sensor chip 450 by a wire 470.
  • FIG. 21 (B1) is an external perspective view of the upper side of a camera module in which an image sensor chip is housed in a lens-integrated package.
  • the camera module includes a package substrate 411 for fixing the image sensor chip 451, a lens cover 421, a lens 435, and the like.
  • an IC chip 490 (see FIG. 21B3) having functions such as a driving circuit and a signal conversion circuit of the imaging device is provided between the package substrate 411 and the image sensor chip 451 (see FIG. 21B3). And has a configuration as a SiP (System @ in ⁇ package).
  • FIG. 21B2 is an external perspective view of the lower surface side of the camera module.
  • the lower surface and the side surface of the package substrate 411 have a QFN (Quad flat no-lead package) in which mounting lands 441 are provided. Note that this configuration is an example, and a QFP (Quad @ flat @ package) or the aforementioned BGA may be provided.
  • FIG. 21 (B3) is a perspective view of the module illustrated with the lens cover 421 and a part of the lens 435 omitted.
  • the land 441 is electrically connected to the electrode pad 461, and the electrode pad 461 is electrically connected to the image sensor chip 451 or the IC chip 490 by a wire 471.
  • the image sensor chip By mounting the image sensor chip in the above-described package, mounting on a printed circuit board or the like becomes easy, and the image sensor chip can be incorporated into various semiconductor devices and electronic devices.
  • a display device As an electronic device that can use the imaging device of one embodiment of the present invention, a display device, a personal computer, an image storage device or an image reproducing device provided with a recording medium, a mobile phone, a game machine including a mobile device, and a mobile data terminal , E-book terminal, video camera, digital still camera, goggle type display (head mounted display), navigation system, sound reproduction device (car audio, digital audio player, etc.), copier, facsimile, printer, multifunction printer , An automatic teller machine (ATM), a vending machine, and the like. Specific examples of these electronic devices are illustrated in FIGS.
  • FIG. 22A illustrates an example of a mobile phone, which includes a housing 981, a display portion 982, operation buttons 983, an external connection port 984, a speaker 985, a microphone 986, a camera 987, and the like.
  • the mobile phone includes a touch sensor in the display portion 982. All operations such as making a call and inputting characters can be performed by touching the display portion 982 with a finger, a stylus, or the like.
  • the imaging device of one embodiment of the present invention can be applied to an element for acquiring an image in the mobile phone.
  • FIG. 22B illustrates a portable data terminal, which includes a housing 911, a display portion 912, a speaker 913, a camera 919, and the like.
  • Information can be input and output using the touch panel function of the display portion 912.
  • a character or the like can be recognized from an image acquired by the camera 919, and the character can be output as sound using the speaker 913.
  • the imaging device of one embodiment of the present invention can be applied to an element for acquiring an image in the portable data terminal.
  • FIG. 22C illustrates a monitoring camera, which includes a support base 951, a camera unit 952, a protective cover 953, and the like.
  • the camera unit 952 is provided with a rotation mechanism and the like, and can be installed on the ceiling to capture an image of the entire periphery.
  • the imaging device of one embodiment of the present invention can be applied to an element for acquiring an image in the camera unit.
  • the surveillance camera is a conventional name and does not limit the use.
  • a device having a function as a surveillance camera is also called a camera or a video camera.
  • FIG. 22D illustrates a video camera, which includes a first housing 971, a second housing 972, a display portion 973, operation keys 974, a lens 975, a connection portion 976, a speaker 977, a microphone 978, and the like.
  • the operation keys 974 and the lens 975 are provided on the first housing 971, and the display portion 973 is provided on the second housing 972.
  • the imaging device of one embodiment of the present invention can be applied to an element for acquiring an image in the video camera.
  • FIG. 22E illustrates a digital camera, which includes a housing 961, a shutter button 962, a microphone 963, a light-emitting portion 967, a lens 965, and the like.
  • the imaging device of one embodiment of the present invention can be applied to an element for acquiring an image in the digital camera.
  • FIG. 22F illustrates a wristwatch-type information terminal, which includes a display portion 932, a housing / wristband 933, a camera 939, and the like.
  • the display unit 932 includes a touch panel for operating an information terminal.
  • the display portion 932 and the housing / wristband 933 have flexibility and are excellent in attachment to the body.
  • the imaging device of one embodiment of the present invention can be applied to an element for acquiring an image in the information terminal.

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Abstract

画素に供給する電位よりも高い電位を画素内で生成する撮像装置を提供する。 第１の回路と、 第２の回路と、 を備えた画素を有する撮像装置であって、 第２の回路は、 光電変換デ バイスを有し、 第１の回路と第２の回路は電気的に接続され、 第１の回路は、 第１の電位と第２の電 位を加算して第３の電位を生成する機能を有し、 第２の回路は、 第３の電位が印加された光電変換デ バイスでデータを生成する機能、ならびにデータを出力する機能を有する。

Description

撮像装置および電子機器
本発明の一態様は、撮像装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路に用いる構成の撮像装置が特許文献１に開示されている。
また、オフ電流が極めて低いトランジスタをメモリセルに用いる構成の記憶装置が特許文献２に開示されている。
特開２０１１−１１９７１１号公報 特開２０１１−１１９６７４号公報
イメージセンサを高解像度化するには、一画素あたりの面積を縮小し画素密度を高める必要がある。画素面積の縮小は光電変換デバイスの受光部面積の縮小を伴うため、光感度が低下してしまう。特に低照度下での撮像においては、撮像データのＳ／Ｎ比が大幅に低下する場合がある。すなわち、従来の構成のイメージセンサでは、解像度と光感度はトレードオフの関係にあるという課題がある。
上記課題に対しては、光感度の高いアバランシェ増倍効果を利用した光電変換デバイスを用いることが解決策の一つとなる。ただし、アバランシェ増倍効果を利用するには、比較的高い電圧を光電変換デバイスに印加する必要があり、専用の電源回路などを用いなければならない。
したがって、本発明の一態様では、画素に供給する電圧よりも高い電圧を生成することができる撮像装置を提供することを目的の一つとする。または、画素に供給する二つの電位を加算することができる撮像装置を提供することを目的の一つとする。または、画素内でリセット電位を生成することができる撮像装置を提供することを目的の一つとする。
または、低消費電力の撮像装置を提供することを目的の一つとする。または、高速に撮像が行える撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置を提供することを目的の一つとする。または、上記撮像装置の動作方法を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、画素に供給する電位よりも高い電位を画素内で生成する撮像装置に関する。
本発明の一態様は、第１の回路と、第２の回路と、を備えた画素を有する撮像装置であって、第２の回路は、光電変換デバイスを有し、第１の回路と第２の回路は電気的に接続され、第１の回路は、第１の電位と第２の電位を加算して第３の電位を生成する機能を有し、第２の回路は、第３の電位が印加された光電変換デバイスでデータを生成する機能、ならびにデータを出力する機能を有する撮像装置である。
第１の回路は、第１のトランジスタと、第２のトランジスタと、第１のキャパシタと、を有し、第１のトランジスタのソースまたはドレインの一方は、第１のキャパシタの一方の電極と電気的に接続され、第１のキャパシタの他方の電極は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの一方は第２の回路と接続することができる。
第２の回路は、さらに、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第２のキャパシタと、を有し、光電変換デバイスの一方の電極は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は、第２のキャパシタの一方の電極と電気的に接続され、第２のキャパシタの一方の電極は、第４のトランジスタのゲートと電気的に接続され、第４のトランジスタのソースまたはドレインの一方は、第５のトランジスタのソースまたはドレインの一方と電気的に接続することができる。
第２の回路の第３のトランジスタのソースまたはドレインの一方は、第１の回路と接続することができる。または、第２の回路の第３のトランジスタのソースまたはドレインの他方は、第１の回路と接続することができる。
上記と異なる構成として、第２の回路は、さらに、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第２のキャパシタと、を有し、光電変換デバイスの一方の電極は、第２のキャパシタの一方の電極と電気的に接続され、第２のキャパシタの他方の電極は、第４のトランジスタのゲートと電気的に接続され、第４のトランジスタのソースまたはドレインの一方は、第５のトランジスタのソースまたはドレインの一方と電気的に接続され、光電変換デバイスの他方の電極は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、光電変換デバイスの一方の電極は第１の回路と接続されていてもよい。
撮像装置が有するトランジスタの少なくとも一つ以上は、チャネル形成領域に金属酸化物を有し、金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。
光電変換デバイスには、アバランシェフォトダイオードを用いることが好ましい。
本発明の一態様を用いることで、画素に供給する電圧よりも高い電圧を生成することができる撮像装置を提供することができる。または、画素に供給する二つの電位を加算することができる撮像装置を提供することができる。または、画素内でリセット電位を生成することができる撮像装置を提供することができる。
または、低消費電力の撮像装置を提供することができる。または、高速に撮像が行える撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置を提供することができる。または、上記撮像装置の動作方法を提供することができる。または、新規な半導体装置などを提供することができる。
図１は、画素回路を説明する図である。 図２は、画素回路を説明する図である。 図３は、画素回路を説明する図である。 図４（Ａ）、（Ｂ）は、画素回路を説明する図である。 図５（Ａ）、（Ｂ）は、画素回路の動作を説明するタイミングチャートである。 図６（Ａ）、（Ｂ）は、画素回路を説明する図である。 図７（Ａ）、（Ｂ）は、画素回路を説明する図である。 図８は、画素回路を説明する図である。 図９は、画素回路の動作を説明するタイミングチャートである。 図１０は、画素回路を説明する図である。 図１１は、画素回路を説明する図である。 図１２は、画素回路の動作を説明するタイミングチャートである。 図１３は、撮像装置を説明するブロック図である。 図１４（Ａ）、（Ｂ）は、シミュレーション結果を説明する図である。 図１５（Ａ）~（Ｅ）は、撮像装置の画素の構成を説明する図である。 図１６（Ａ）、（Ｂ）は、撮像装置の画素の構成を説明する図である。 図１７（Ａ）~（Ｃ）は、トランジスタを説明する図である。 図１８（Ａ）、（Ｂ）は、撮像装置の画素の構成を説明する図である。 図１９（Ａ）~（Ｄ）は、トランジスタを説明する図である。 図２０（Ａ）~（Ｃ）は、撮像装置の画素の構成を説明する図である。 図２１（Ａ１）~（Ｂ３）は、撮像装置を収めたパッケージ、モジュールの斜視図である。 図２２（Ａ）~（Ｆ）は、電子機器を説明する図である。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
また、回路図上では単一の要素として図示されている場合であっても、機能的に不都合がなければ、当該要素が複数で構成されてもよい。例えば、スイッチとして動作するトランジスタは、複数が直列または並列に接続されてもよい場合がある。また、キャパシタを分割して複数の位置に配置する場合もある。
また、一つの導電体が、配線、電極および端子のような複数の機能を併せ持っている場合があり、本明細書においては、同一の要素に対して複数の呼称を用いる場合がある。また、回路図上で要素間が直接接続されているように図示されている場合であっても、実際には当該要素間が複数の導電体を介して接続されている場合があり、本明細書ではこのような構成でも直接接続の範疇に含める。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
本発明の一態様は、画素内で昇圧動作を行うことができる撮像装置である。画素内で高い電圧を生成することで、高電圧電源を用いることなくアバランシェフォトダイオードを動作させることができる。したがって、低消費電力で高感度の撮像装置を提供することができる。
＜構成例１＞
図１は、本発明の一態様の撮像装置に用いることができる画素１０ａを説明する図である。画素１０ａは、回路１１および回路１２を有する構成とすることができる。
回路１１はリセット電位を生成する回路であり、供給される２つの電位を加算することにより、高い電圧を生成することができる。
回路１２は光電変換デバイスを有し、回路１１で生成したリセット電位を用いて光電変換デバイスを動作させ、画像データを生成、保持することができる。
光電変換デバイスとしては、アバランシェフォトダイオードを用いることが好ましい。回路１１で高い電圧（リセット電位）が生成できるため、高電圧電源を用いることなくアバランシェフォトダイオードを動作させることができる。
回路１１は、トランジスタ１０２と、トランジスタ１０３と、キャパシタ１０７を有することができる。トランジスタ１０２のソースまたはドレインの一方は、キャパシタ１０７の一方の電極と電気的に接続される。キャパシタ１０７の他方の電極は、トランジスタ１０３のソースまたはドレインの一方と電気的に接続される。トランジスタ１０２のソースまたはドレインの一方は、回路１２と接続することができる。
回路１２は、光電変換デバイス１０１と、トランジスタ１０４と、トランジスタ１０５と、トランジスタ１０６と、キャパシタ１０８を有することができる。なお、キャパシタ１０８を設けない構成としてもよい。
光電変換デバイス１０１の一方の電極（カソード）は、トランジスタ１０４のソースまたはドレインの一方と電気的に接続される。トランジスタ１０４のソースまたはドレインの他方は、キャパシタ１０８の一方の電極と電気的に接続される。キャパシタ１０８の一方の電極は、トランジスタ１０５のゲートと電気的に接続される。トランジスタ１０５のソースまたはドレインの一方は、トランジスタ１０６のソースまたはドレインの一方と電気的に接続される。トランジスタ１０４のソースまたはドレインの一方は、回路１１と電気的に接続することができる。
ここで、トランジスタ１０４のソースまたはドレインの他方、キャパシタ１０８の一方の電極、トランジスタ１０５のゲートを接続する配線をノードＦＤとする。ノードＦＤは電荷蓄積部として機能させることができる。
光電変換デバイス１０１の他方の電極（アノード）は、配線１２２と電気的に接続される。トランジスタ１０２のゲートは、配線１２５と電気的に接続される。トランジスタ１０２のソースまたはドレインの他方は、配線１２３に電気的に接続される。トランジスタ１０３のゲートは、配線１２６と電気的に接続される。トランジスタ１０３のソースまたはドレインの他方は、配線１２４と電気的に接続される。トランジスタ１０４のゲートは、配線１２７と電気的に接続される。キャパシタ１０８の他方の電極は、例えばＧＮＤ配線などの基準電位線と電気的に接続される。トランジスタ１０５のソースまたはドレインの他方は、配線１２１と電気的に接続される。トランジスタ１０６のゲートは、配線１２８と電気的に接続される。トランジスタ１０６のソースまたはドレインの他方は、配線１２９と電気的に接続される。
配線１２１、１２２は、電源線としての機能を有することができる。配線１２３、１２４はリセット電位を生成するための電位を供給する機能を有することができる。配線１２３、１２４の電位は、光電変換デバイス１０１の接続の向きによって異なる。図１に示す構成では光電変換デバイス１０１のカソード側がトランジスタ１０２と電気的に接続する構成であり、ノードＦＤを高電位にリセットして動作させる構成であるため、配線１２３、１２４は高電位（配線１２２よりも高い電位）とする。光電変換デバイス１０１の接続の向きが図１と逆の場合には、配線１２３、１２４は低電位（配線１２２よりも低い電位）とすればよい。
配線１２５、１２６、１２７、１２８は、各トランジスタの導通を制御する信号線として機能させることができる。配線１２９は出力線として機能させることができる。
光電変換デバイス１０１としては、フォトダイオードを用いることができる。本発明の一態様では、アバランシェフォトダイオードを用いることが好ましい。
トランジスタ１０２、１０３は、リセット電位を生成する機能を有する。トランジスタ１０４は、ノードＦＤの電位を制御する機能を有する。トランジスタ１０５はソースフォロア回路として機能し、ノードＦＤの電位を画像データとして配線１２９に出力することができる。トランジスタ１０６は画像データを出力する画素を選択する機能を有する。
光電変換デバイス１０１にアバランシェフォトダイオードを用いる場合は、比較的高い電圧を印加するため、光電変換デバイス１０１と接続されるトランジスタには高耐圧のトランジスタを用いることが好ましい。高耐圧のトランジスタには、例えば、チャネル形成領域に金属酸化物を用いたトランジスタ（以下、ＯＳトランジスタ）などを用いることができる。具体的には、トランジスタ１０２、１０４などにＯＳトランジスタを適用することが好ましい。また、トランジスタ１０３、１０５、１０６にＯＳトランジスタを適用してもよい。
また、ＯＳトランジスタは、オフ電流が極めて低い特性も有する。トランジスタ１０２、１０４にＯＳトランジスタを用いることによって、ノードＦＤで電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。
なお、上記に限らず、ＯＳトランジスタおよびチャネル形成領域にＳｉを用いたトランジスタ（以下、Ｓｉトランジスタ）を任意に組み合わせて適用してもよい。また、全てのトランジスタをＯＳトランジスタまたはＳｉトランジスタとしてもよい。Ｓｉトランジスタとしては、アモルファスシリコンを有するトランジスタ、結晶性のシリコン（代表的には、低温ポリシリコン、単結晶シリコンなど）を有するトランジスタなどが挙げられる。
＜構成例２＞
本発明の一態様の撮像装置には、図２に示す画素１０ｂの構成を用いてもよい。当該構成では、回路１１と回路１２の接続の位置が画素１０ａと異なり、ノードＦＤに回路１１が接続される。当該構成では、トランジスタ１０４のソースまたはドレインの他方、キャパシタ１０８の一方の電極、トランジスタ１０５のゲート、トランジスタ１０２のソースまたはドレインの一方およびキャパシタ１０７の一方の電極を接続する配線がノードＦＤとなる。回路１１、回路１２およびそれらと接続する配線の構成は、画素１０ａと同じである。
＜構成例３＞
本発明の一態様の撮像装置には、図３に示す画素１０ｃの構成を用いてもよい。当該構成では、回路１２におけるトランジスタ１０４の接続の位置が図１に示す画素１０ａと異なる。トランジスタ１０４のソースまたはドレインの一方は光電変換デバイス１０１の他方の電極（アノード）と電気的に接続され、トランジスタ１０４のソースまたはドレインの他方は配線１２２と電気的に接続される。その他の構成は、画素１０ａと同じである。
当該構成では、ノードＦＤは、トランジスタ１０２のソースまたはドレインの一方、キャパシタ１０７の一方の電極、キャパシタ１０８の一方の電極、トランジスタ１０５のゲート、および光電変換デバイス１０１の一方の電極（カソード）を接続する配線となる。なお、ノードＦＤの電位は、光電変換デバイス１０１の他方の電極（アノード）に分配される電位を含めて確定される。
トランジスタ１０４は、ノードＦＤの電位を制御する機能を有する。具体的には、ノードＦＤの電位の初期化および保持の動作に用いられる。画素１０ａでは、トランジスタ１０４を非導通とすることで、光電変換デバイス１０１とノードＦＤとの導通を遮断し、ノードＦＤの電位を確定する動作を行う。
画素１０ｃでは、トランジスタ１０４を非導通とすることで、光電変換デバイス１０１の他方の電極（アノード）と配線１２２との導通を遮断する。トランジスタ１０４を非導通とすると光電変換デバイス１０１のアノードの電位が上昇してカソードとアノードの電位差が順方向電圧（Ｖｆ）に近づき、光電変換デバイス１０１の動作は停止する。したがって、ノードＦＤの電位を確定することができる。
＜回路１２の変形例＞
上述した画素１０ａ、１０ｂ、１０ｃは、ノードＦＤのリセット電位を光電変換デバイス１０１のアノードよりも高い電圧とし、逆バイアスがかかる向きに光電変換デバイス１０１を接続する構成である。
その他の構成として、図４（Ａ）、（Ｂ）に示す回路１２の変形例のように、ノードＦＤのリセット電位を光電変換デバイス１０１のカソードよりも低い電圧とし、逆バイアスがかかる向きに光電変換デバイス１０１を接続する構成であってもよい。図４（Ａ）に示す回路１２は、画素１０ａ、１０ｂの変形例として適用することができ、図４（Ｂ）に示す回路１２は、画素１０ｃの変形例として適用することができる。
なお、図４（Ａ）、（Ｂ）に示す構成では、ノードＦＤが負電位となるように動作させることが好ましい。したがって、少なくともトランジスタ１０５にはｐ−ｃｈ型トランジスタを用いることが好ましい。
＜回路１１の動作＞
図２に示す回路１１と回路１２との接続構成を例として、回路１１における電圧の加算動作を説明する。まず、トランジスタ１０２を導通させ、ノードＦＤに配線１２３の電位“ＶＲＳ１”（リセット電位１）を書き込む。また、トランジスタ１０３を導通させ、キャパシタ１０７の他方の電極に配線１２４の電位“ＶＲＥＦ”（参照電位）を供給する。このとき、キャパシタ１０７には電位“ＶＲＳ１−ＶＲＥＦ”が保持される。次に、ノードＦＤをフローティングとし、キャパシタ１０７の他方の電極に配線１２４の電位“ＶＲＳ２”（リセット電位２）を供給する。
このとき、キャパシタ１０７の容量値をＣ１０７、ノードＦＤの容量値をＣＦＤとすると、ノードＦＤの電位は、“ＶＲＳ１＋（Ｃ１０７／（Ｃ１０７＋ＣＦＤ））×（ＶＲＳ２−ＶＲＥＦ）”となる。ここで、Ｃ１０７の値がＣＦＤよりも十分大きく、ＣＦＤの値を無視できるようになれば、ノードＦＤの電位は“ＶＲＳ１＋ＶＲＳ２−ＶＲＥＦ”となる。
したがって、“ＶＲＳ１”＝“ＶＲＳ２”、“ＶＲＥＦ”＝０Ｖであって、Ｃ１０７がＣＦＤに比べて十分に大きければノードＦＤの電位は“２ＶＲＳ１”に近づく。つまり、画素に供給できる電圧の約２倍となる電圧をリセット電位としてノードＦＤに供給できることになる。
ノードＦＤに供給された高電圧のリセット電位は、光電変換デバイス１０１に供給することができる。“ＶＲＳ１”、“ＶＲＳ２”として適切な電圧を供給することで、専用の高電圧電源を用いることなく、アバランシェフォトダイオードを動作させることができる。
＜構成例１の動作＞
次に、画素１０ａの動作の一例を図５（Ａ）のタイミングチャートを用いて説明する。なお、本明細書におけるタイミングチャートの説明においては、高電位を“ＨＨ”または“Ｈ”（“ＨＨ”＞“Ｈ”）、低電位を“Ｌ”、リセット電位を“ＶＲＳ１”または“ＶＲＳ２”、参照電位を“ＶＲＥＦ”で表す。配線１２１には常時“Ｈ”が供給され、配線１２２には常時“Ｌ”が供給されている状態とする。
なお、ここでは電位の分配、結合または損失において、回路の構成や動作タイミングなどに起因する詳細な変化は勘案しない。また、キャパシタを用いた容量結合による電位の変化は、当該キャパシタと、接続される要素との容量比に依存するが、説明を明瞭にするため、当該要素の容量値は十分に小さい値に仮定する。
期間Ｔ１において、配線１２３の電位を“ＶＲＳ１”、配線１２４の電位を“ＶＲＥＦ”、配線１２５の電位を“Ｈ”、配線１２６の電位を“Ｈ”、配線１２７の電位を“Ｈ”、配線１２８の電位を“Ｌ”とすると、トランジスタ１０２、１０４が導通し、ノードＦＤには配線１２３の電位“ＶＲＳ１”が供給される。また、トランジスタ１０３が導通し、キャパシタ１０７の他方の電極に配線１２４の電位“ＶＲＥＦ”が供給される。上記動作において、キャパシタ１０７には“ＶＲＳ１−ＶＲＥＦ”が保持される。
期間Ｔ２において、配線１２３の電位を“ＶＲＳ１”、配線１２４の電位を“ＶＲＳ２”、配線１２５の電位を“Ｌ”、配線１２６の電位を“Ｈ”、配線１２７の電位を“Ｈ”、配線１２８の電位を“Ｌ”とすると、キャパシタ１０７の他方の電極には、配線１２４の電位“ＶＲＳ２”が供給される。このとき、キャパシタ１０７の容量結合により、ノードＦＤの電位は“ＶＲＳ１＋ＶＲＳ２’”となる（リセット動作）。
回路１１の動作で説明したように、Ｃ１０７の値がＣＦＤの値よりも十分大きく、ＣＦＤの値を無視できるようになれば、ノードＦＤの電位は“ＶＲＳ１＋ＶＲＳ２−ＶＲＥＦ”となる。ここで、“ＶＲＥＦ”が０Ｖであって、ＣＦＤが実際には無視できない値を有することを仮定すると、ノードＦＤの電位は“ＶＲＳ１＋ＶＲＳ２’”として表すことができる。
“ＶＲＳ１”および“ＶＲＳ２”は、“ＶＲＳ１＋ＶＲＳ２’”で光電変換デバイス１０１がアバランシェ増倍特性を示す電圧に達するように設定することが好ましい。例えば、“ＶＲＳ１”および“ＶＲＳ２”は、光電変換デバイス１０１がアバランシェ増倍特性を示す電圧の１／２よりも高い電圧とする。
また、期間Ｔ２では、光電変換デバイス１０１の動作に応じてノードＦＤの電位が低下する（蓄積動作）。
期間Ｔ３において、配線１２３の電位を“ＶＲＳ１”、配線１２４の電位を“ＶＲＳ２”、配線１２５の電位を“Ｌ”、配線１２６の電位を“Ｌ”、配線１２７の電位を“Ｌ”、配線１２８の電位を“Ｌ”とすると、ノードＦＤの電位は確定し、保持される（保持動作）。
期間Ｔ４において、配線１２３の電位を“ＶＲＳ１”、配線１２４の電位を“ＶＲＳ２”、配線１２５の電位を“Ｌ”、配線１２６の電位を“Ｌ”、配線１２７の電位を“Ｌ”、配線１２８の電位を“Ｈ”とすると、トランジスタ１０６が導通し、トランジスタ１０５のソースフォロア動作によりノードＦＤの電位が配線１２９に読み出される（読み出し動作）。
以上が図１に示す画素１０ａの動作の一例である。なお、図４（Ａ）に示す回路１２を適用する場合は、“ＶＲＳ１”および“ＶＲＳ２”に負電位を用いればよい。
＜構成例２、３の動作＞
次に、画素１０ｂ、１０ｃの動作の一例を図５（Ｂ）のタイミングチャートを用いて説明する。なお、画素１０ｂ、１０ｃは回路要素の接続形態が異なるが、同一のタイミングチャートで動作することができる。
期間Ｔ１において、配線１２３の電位を“ＶＲＳ１”、配線１２４の電位を“ＶＲＥＦ”、配線１２５の電位を“Ｈ”、配線１２６の電位を“Ｈ”、配線１２７の電位を“Ｌ”、配線１２８の電位を“Ｌ”とすると、トランジスタ１０２が導通し、ノードＦＤには配線１２３の電位“ＶＲＳ１”が供給される。また、トランジスタ１０３が導通し、キャパシタ１０７の他方の電極に配線１２４の電位“ＶＲＥＦ”が供給される。上記動作において、キャパシタ１０７には“ＶＲＳ１−ＶＲＥＦ”が保持される。
期間Ｔ２において、配線１２３の電位を“ＶＲＳ１”、配線１２４の電位を“ＶＲＳ２”、配線１２５の電位を“Ｌ”、配線１２６の電位を“Ｈ”、配線１２７の電位を“Ｌ”、配線１２８の電位を“Ｌ”とすると、キャパシタ１０７の他方の電極には、配線１２４の電位“ＶＲＳ２”が供給される。このとき、キャパシタ１０７の容量結合により、ノードＦＤの電位は“ＶＲＳ１＋ＶＲＳ２’”となる（リセット動作）。
回路１１の動作で説明したように、Ｃ１０７の値がＣＦＤの値よりも十分大きく、ＣＦＤの値を無視できるようになれば、ノードＦＤの電位は“ＶＲＳ１＋ＶＲＳ２−ＶＲＥＦ”となる。ここで、“ＶＲＥＦ”が０Ｖであって、ＣＦＤが実際には無視できない値を有することを仮定すると、ノードＦＤの電位は“ＶＲＳ１＋ＶＲＳ２’”として表すことができる。
期間Ｔ３において、配線１２３の電位を“ＶＲＳ１”、配線１２４の電位を“ＶＲＳ２”、配線１２５の電位を“Ｌ”、配線１２６の電位を“Ｌ”、配線１２７の電位を“Ｈ”、配線１２８の電位を“Ｌ”とすると、光電変換デバイス１０１の動作に応じてノードＦＤの電位が低下する（蓄積動作）。
期間Ｔ４において、配線１２３の電位を“ＶＲＳ１”、配線１２４の電位を“ＶＲＳ２”、配線１２５の電位を“Ｌ”、配線１２６の電位を“Ｌ”、配線１２７の電位を“Ｌ”、配線１２８の電位を“Ｌ”とすると、ノードＦＤの電位は確定し、保持される（保持動作）。
期間Ｔ５において、配線１２３の電位を“ＶＲＳ１”、配線１２４の電位を“ＶＲＳ２”、配線１２５の電位を“Ｌ”、配線１２６の電位を“Ｌ”、配線１２７の電位を“Ｌ”、配線１２８の電位を“Ｈ”とすると、トランジスタ１０６が導通し、トランジスタ１０５のソースフォロア動作によりノードＦＤの電位が配線１２９に読み出される（読み出し動作）。
以上が図２に示す画素１０ｂ、および図３に示す画素１０ｃの動作の一例である。なお、画素１０ｂに図４（Ａ）に示す回路１２を適用する場合、および画素１０ｃに図４（Ｂ）に示す回路１２を適用する場合は、“ＶＲＳ１”および“ＶＲＳ２”に負電位を用いればよい。
＜構成例１、２、３の変形例＞
本発明の一態様においては、図６（Ａ）、（Ｂ）に例示するように、トランジスタにバックゲートを設けた構成としてもよい。図６（Ａ）は、バックゲートがフロントゲートと電気的に接続された構成を示しており、オン電流を高める効果を有する。図６（Ｂ）は、バックゲートが定電位を供給できる配線と電気的に接続された構成を示しており、トランジスタのしきい値電圧を制御することができる。
また、図６（Ａ）、（Ｂ）を組み合わせるなど、それぞれのトランジスタが適切な動作が行えるような構成としてもよい。また、バックゲートが設けられないトランジスタを画素回路が有していてもよい。なお、トランジスタにバックゲートを設ける構成は、画素１０ａ乃至１０ｃのすべてに適用することができる。
また、画素１０ａ、１０ｂの変形例として、回路１１は、図７（Ａ）、（Ｂ）に示すように、トランジスタ１０２のソースまたはドレインの一方と、キャパシタ１０７の一方の電極とがトランジスタ１０４を介して電気的に接続される構成であってもよい。
また、画素１０ａ、１０ｂ、１０ｃは、変形を伴うことで複数の画素でソースフォロア回路を共有することができる。例えば、図８に示す構成とする。図８は画素１０ａを基本構成として、さらに適切な要素を加えた構成であり、グローバルシャッタ方式にも対応することができる。複数の画素でソースフォロア回路を共有することで、画素一つあたりのトランジスタ数を減らすことができる。
図８は、垂直方向の４画素でリセット回路（トランジスタ１１１）およびソースフォロア回路（トランジスタ１０５）を共有する共有型画素回路の構成を示している。画素１０ａ’（画素１０ａ’［１］乃至［４］）は、画素１０ａが有する要素の他、キャパシタ１０９、トランジスタ１１０を有する。
キャパシタ１０９の一方の電極は、トランジスタ１０４のソースまたはドレインの他方と電気的に接続される。トランジスタ１０４のソースまたはドレインの他方は、トランジスタ１１０のソースまたはドレインの一方と電気的に接続される。トランジスタ１１０のソースまたはドレインの他方は、トランジスタ１１１のソースまたはドレインの一方と電気的に接続される。トランジスタ１１１のソースまたはドレインの一方は、トランジスタ１０５のゲートと電気的に接続される。
キャパシタ１０９の他方の電極、およびトランジスタ１１１のソースまたはドレインの他方は、例えばＧＮＤ配線などの基準電位線と電気的に接続される。トランジスタ１１０のゲートは、配線１３０と電気的に接続される。トランジスタ１１１のゲートは、配線１３１と電気的に接続される。配線１３０（配線１３０［１］乃至［４］）および配線１３１は、各トランジスタの導通を制御する信号線として機能させることができる。
画素１０ａ’［１］乃至［４］のそれぞれにおけるトランジスタ１１０のソースまたはドレインの他方、トランジスタ１１１のソースまたはドレインの一方、およびトランジスタ１０５のゲートが接続される配線がノードＦＤとなる。また、トランジスタ１０４のソースまたはドレインの他方、キャパシタ１０９の一方の電極、およびトランジスタ１１０のソースまたはドレインの一方を接続する配線をノードＡＤとする。ノードＡＤは、各画素で撮像したデータを保持する機能を有する。
図８に示す共有型画素回路の動作を図９に示すタイミングチャートを用いて説明する。なお、当該動作は、全ての画素で同時に蓄積動作を行うグローバルシャッタ方式である。
期間Ｔ１乃至期間Ｔ３の動作は、画素１０ａの動作の説明を参照することができる。なお、蓄積動作で取得したデータは、ノードＡＤ［１］乃至［４］に保持される。
期間Ｔ４で配線１３１の電位を“Ｈ”とすると、トランジスタ１１１が導通し、ノードＦＤの電位がリセットされる。リセット電位としては、例えば、ＧＮＤまたは０Ｖなどとすることができる。
期間Ｔ５で、配線１３１の電位を“Ｌ”、配線１３０［１］の電位を“Ｈ”、配線１２８の電位を“Ｈ”とすると、トランジスタ１１０が導通し、ノードＡＤ［１］の電位がノードＦＤに分配される。また、トランジスタ１０５のソースフォロア動作およびトランジスタ１０６の導通により、ノードＦＤの電位に従った電位が配線１２９に読み出される。
ノードＡＤ［２］乃至［４］にはデータが保持されているため、期間Ｔ６乃至Ｔ１２まで上記動作を繰り返すことで、画素１０ａ’［１］乃至［４］からデータを読み出すことができる。
上記説明と同様に、画素１０ｂおよび画素１０ｃも共有型画素回路の構成とすることができる。図１０は、垂直方向４画素の共有型画素回路に画素１０ｂを適用した構成（画素１０ｂ’［１］乃至［４］）を示している。図１１は、垂直方向４画素の共有型画素回路に画素１０ｃを適用した構成（画素１０ｃ’［１］乃至［４］）を示している。いずれの共有型画素回路も図１２に示すタイミングチャートで動作させることができる。
図１３は、本発明の一態様の撮像装置の回路構成を説明するブロック図の一例である。当該撮像装置は、マトリクス状に配列された画素１０を有する画素アレイ２１と、画素アレイ２１の行を選択する機能を有する回路２２（ロードライバ）と、画素１０からデータを読み出す機能を有する回路２３と、電源電位を供給する回路２８を有する。画素１０には、画素１０ａ、１０ｂ、１０ｃおよびその変形例のいずれかを用いることができる。
回路２３は、画素アレイ２１の列を選択する機能を有する回路２４（カラムドライバ）と、画素１０の出力データに対して相関二重サンプリング処理を行うための回路２５（ＣＤＳ回路）と、回路２５から出力されたアナログデータをデジタルデータに変換する機能を有する回路２６（Ａ／Ｄ変換回路等）を有する。
回路２３は、配線１２９と電気的に接続され、画素１０が出力するデータをデジタルデータに変換した後に外部に出力することができる。例えば、ニューラルネットワーク、記憶装置、表示装置、通信装置などを出力先とすることができる。
次に、画素回路の動作に関するシミュレーション結果を説明する。シミュレーションは、図１に示す画素１０ａおよび図２に示す画素１０ｂを想定し、ノードＦＤの電位の算出を行った。
シミュレーションに用いたパラメータは以下の通りであり、トランジスタサイズはＬ／Ｗ＝３μｍ／１０μｍ（トランジスタ１０２、１０３、１０４）、Ｌ／Ｗ＝３μｍ／５０μｍ（トランジスタ１０５、１０６）、キャパシタ１０７の容量値は２００ｆＦ、キャパシタ１０８の容量値は１００ｆＦ（画素１０ａは未設定）、光電変換デバイス１０１の容量値は２０ｆＦ、リセット電位１（ＶＲＳ１）は２０Ｖ、リセット電位２（ＶＲＳ２）は２６Ｖとした。また、トランジスタのゲートに印加する電圧は、“Ｈ”として＋２６Ｖまたは＋４６Ｖ、“Ｌ”として０Ｖとした。なお、回路シミュレーションソフトウェアにはＳＰＩＣＥを用いた。
図１４（Ａ）は、図５（Ａ）のタイミングチャートに従って画素１０ａを動作させたときのシミュレーション結果である。横軸は時間、縦軸（左）はゲート配線（ＧＬ１、ＧＬ２）に供給する電圧、縦軸（右）はノードＦＤの電圧を示している。なお、ＧＬ１は配線１２５、ＧＬ２は配線１２６に相当する。
ノードＦＤにＶＲＳ１が書き込まれた後、容量比に従ってＶＲＳ２が付加され、高電圧（ＶＲＳ１＋ＶＲＳ２’）が生成できることが確かめられた。
図１４（Ｂ）は、図５（Ｂ）のタイミングチャートに従って画素１０ｂを動作させたときのシミュレーション結果である。画素１０ａと同様に、ノードＦＤにＶＲＳ１が書き込まれた後、容量比に従ってＶＲＳ２が付加され、高電圧（ＶＲＳ１＋ＶＲＳ２’）が生成できることが確かめられた。
以上のシミュレーション結果により、本発明の一態様を用いることで、高電圧電源回路を用いることなく画素内で高電圧を生成でき、アバランシェフォトダイオードの動作が可能となることが確認できた。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の撮像装置の構造例などについて説明する。
図１５（Ａ）、（Ｂ）に、撮像装置が有する画素の構造を例示する。図１５（Ａ）に示す画素は、層５６１および層５６２の積層構造である例である。
層５６１は、光電変換デバイス１０１を有する。光電変換デバイス１０１は、図１５（Ｃ）に示すように層５６５ａと、層５６５ｂと、層５６５ｃとの積層とすることができる。
図１５（Ｃ）に示す光電変換デバイス１０１はｐｎ接合型フォトダイオードであり、例えば、層５６５ａにｐ＋型半導体、層５６５ｂにｎ型半導体、層５６５ｃにｎ＋型半導体を用いることができる。または、層５６５ａにｎ＋型半導体、層５６５ｂにｐ型半導体、層５６５ｃにｐ＋型半導体を用いてもよい。または、層５６５ｂをｉ型半導体としたｐｉｎ接合型フォトダイオードであってもよい。
上記ｐｎ接合型フォトダイオードまたはｐｉｎ接合型フォトダイオードは、単結晶シリコンを用いて形成することができる。また、ｐｉｎ接合型フォトダイオードとしては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの薄膜を用いて形成することもできる。
また、層５６１が有する光電変換デバイス１０１は、図１５（Ｄ）に示すように、層５６６ａと、層５６６ｂと、層５６６ｃと、層５６６ｄとの積層としてもよい。図１５（Ｄ）に示す光電変換デバイス１０１はアバランシェフォトダイオードの一例であり、層５６６ａ、層５６６ｄは電極に相当し、層５６６ｂ、５６６ｃは光電変換部に相当する。
層５６６ａには、低抵抗の金属層などを用いることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。
層５６６ｄは、可視光に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム−錫酸化物、ガリウム−亜鉛酸化物、インジウム−ガリウム−亜鉛酸化物、またはグラフェンなどを用いることができる。なお、層５６６ｄを省く構成とすることもできる。
光電変換部の層５６６ｂ、５６６ｃは、例えばセレン系材料を光電変換層としたｐｎ接合型フォトダイオードの構成とすることができる。層５６６ｂとしてはｐ型半導体であるセレン系材料を用い、層５６６ｃとしてはｎ型半導体であるガリウム酸化物などを用いることが好ましい。
セレン系材料を用いた光電変換デバイスは、可視光に対する外部量子効率が高い特性を有する。当該光電変換デバイスでは、アバランシェ増倍を利用することにより、入射される光（Ｌｉｇｈｔ）の量に対する電子の増幅を大きくすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層を薄膜で作製できるなどの生産上の利点を有する。セレン系材料の薄膜は、真空蒸着法またはスパッタ法などを用いて形成することができる。
セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。
ｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。また、これらの材料は正孔注入阻止層としての機能も有し、暗電流を小さくすることもできる。
また、層５６１が有する光電変換デバイス１０１は、図１５（Ｅ）に示すように、層５６７ａと、層５６７ｂと、層５６７ｃと、層５６７ｄと、層５６７ｅとの積層としてもよい。図１５（Ｅ）に示す光電変換デバイス１０１は有機光導電膜の一例であり、層５６７ａ、層５６７ｅは電極に相当し、層５６７ｂ、５６７ｃ、５６７ｄは光電変換部に相当する。
光電変換部の層５６７ｂ、５６７ｄのいずれか一方はホール輸送層、他方は電子輸送層とすることができる。また、層５６７ｃは光電変換層とすることができる。
ホール輸送層としては、例えば酸化モリブデンなどを用いることができる。電子輸送層としては、例えば、Ｃ６０、Ｃ７０などのフラーレン、またはそれらの誘導体などを用いることができる。
光電変換層としては、ｎ型有機半導体およびｐ型有機半導体の混合層（バルクヘテロ接合構造）を用いることができる。
図１５（Ａ）に示す層５６２としては、例えばシリコン基板を用いることができる。当該シリコン基板は、Ｓｉトランジスタ等を有する。当該Ｓｉトランジスタを用いて、画素回路の他、当該画素回路を駆動する回路、画像信号の読み出し回路、画像処理回路等を設けることができる。具体的には、実施の形態１で説明した画素回路および周辺回路（画素１０、回路２２、２３、２８など）が有する一部または全てのトランジスタを層５６２に設けることができる。
また、画素は、図１５（Ｂ）に示すように層５６１、層５６３および層５６２の積層構造を有していてもよい。
層５６３は、ＯＳトランジスタ（例えば、画素１０ａのトランジスタ１０２、１０３，１０４など）を有することができる。このとき、層５６２は、Ｓｉトランジスタ（例えば、画素１０ａのトランジスタ１０５、１０６など）を有していてもよい。また、実施の形態１で説明した周辺回路が有する一部のトランジスタを層５６３に設けてもよい。
当該構成とすることで、画素回路を構成する要素および周辺回路を複数の層に分散させ、当該要素同士または当該要素と当該周辺回路を重ねて設けることができるため、撮像装置の面積を小さくすることができる。なお、図１５（Ｂ）の構成において、層５６２を支持基板とし、層５６１および層５６３に画素１０および周辺回路を設けてもよい。
ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）またはＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳなどを用いることができる。ＣＡＡＣ−ＯＳは結晶を構成する原子が安定であり、信頼性を重視するトランジスタなどに適する。また、ＣＡＣ−ＯＳは、高移動度特性を示すため、高速駆動を行うトランジスタなどに適する。
ＯＳトランジスタは半導体層のエネルギーギャップが大きいため、数ｙＡ／μｍ（チャネル幅１μｍあたりの電流値）という極めて低いオフ電流特性を示す。また、ＯＳトランジスタは、インパクトイオン化、アバランシェ降伏、および短チャネル効果などが生じないなどＳｉトランジスタとは異なる特徴を有し、高耐圧で信頼性の高い回路を形成することができる。また、Ｓｉトランジスタでは問題となる結晶性の不均一性に起因する電気特性のばらつきもＯＳトランジスタでは生じにくい。
ＯＳトランジスタが有する半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。
半導体層を構成する酸化物半導体がＩｎ−Ｍ−Ｚｎ系酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。当該酸化物半導体は欠陥準位密度が低く、安定な特性を有する酸化物半導体であるといえる。
なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、半導体層を構成する酸化物半導体に水素が含まれていると、金属原子と結合する酸素と反応して水になるため、酸化物半導体中に酸素欠損を形成する場合がある。酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。したがって、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。
酸素欠損に水素が入った欠陥は、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
よって、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物半導体膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。
以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ　ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折測定から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域（リング領域）と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ−ＯＳは、様々な半導体装置の構成材料として適している。
図１６（Ａ）は、図１５（Ａ）に示す画素の断面の一例を説明する図である。層５６１は光電変換デバイス１０１として、シリコンを光電変換層とするｐｎ接合型フォトダイオードを有する。層５６２はＳｉトランジスタを有し、図１６（Ａ）では画素１０ｂを例として、画素回路を構成するトランジスタ１０２、１０４を例示する。
光電変換デバイス１０１において、層５６５ａはｐ＋型領域、層５６５ｂはｎ型領域、層５６５ｃはｎ＋型領域とすることができる。また、層５６５ｂには、電源線と層５６５ｃとを接続するための領域５３６が設けられる。例えば、領域５３６はｐ＋型領域とすることができる。
図１６（Ａ）に示すＳｉトランジスタはシリコン基板５４０にチャネル形成領域を有するフィン型であり、チャネル幅方向の断面を図１７（Ａ）に示す。Ｓｉトランジスタは、図１７（Ｂ）に示すようにプレーナー型であってもよい。
または、図１７（Ｃ）に示すように、シリコン薄膜の半導体層５４５を有するトランジスタであってもよい。半導体層５４５は、例えば、シリコン基板５４０上の絶縁層５４６上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ））とすることができる。
図１６（Ａ）では、層５６１が有する要素と層５６２が有する要素との電気的な接続を貼り合わせ技術で得る構成例を示している。
層５６１には、絶縁層５４２、導電層５３３および導電層５３４が設けられる。導電層５３３および導電層５３４は、絶縁層５４２に埋設された領域を有する。導電層５３３は、層５６５ａと電気的に接続される。導電層５３４は、領域５３６と電気的に接続される。また、絶縁層５４２、導電層５３３および導電層５３４の表面は、それぞれ高さが一致するように平坦化されている。
層５６２には、絶縁層５４１、導電層５３１および導電層５３２が設けられる。導電層５３１および導電層５３２は、絶縁層５４１に埋設された領域を有する。導電層５３２は、電源線と電気的に接続される。導電層５３１は、トランジスタ１０４のソースまたはドレインと電気的に接続される。また、絶縁層５４１、導電層５３１および導電層５３２の表面は、それぞれ高さが一致するように平坦化されている。
ここで、導電層５３１および導電層５３３は、主成分が同一の金属元素であることが好ましい。導電層５３２および導電層５３４は、主成分が同一の金属元素であることが好ましい。また、絶縁層５４１および絶縁層５４２は、同一の成分で構成されていることが好ましい。
例えば、導電層５３１、５３２、５３３、５３４には、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、ＰｔまたはＡｕなどを用いることができる。接合のしやすさから、好ましくはＣｕ、Ａｌ、Ｗ、またはＡｕを用いる。また、絶縁層５４１、５４２には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。
つまり、導電層５３１および導電層５３３の組み合わせと、導電層５３２および導電層５３４の組み合わせのそれぞれに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層５４１および絶縁層５４２のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層５６１と層５６２の境を接合位置とする、貼り合わせを行うことができる。
当該貼り合わせによって、導電層５３１および導電層５３３の組み合わせと、導電層５３２および導電層５３４の組み合わせのそれぞれの電気的な接続を得ることができる。また、絶縁層５４１および絶縁層５４２の機械的な強度を有する接続を得ることができる。
金属層同士の接合には、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
層５６１と、層５６２を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面をＡｕなどの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
図１６（Ｂ）は、図１５（Ａ）に示す画素の層５６１にセレン系材料を光電変換層とするｐｎ接合型フォトダイオードを用いた場合の断面図である。一方の電極として層５６６ａと、光電変換層として層５６６ｂ、５６６ｃと、他方の電極として層５６６ｄを有する。
この場合、層５６１は、層５６２上に直接形成することができる。層５６６ａは、トランジスタ１０４のソースまたはドレインと電気的に接続される。層５６６ｄは、導電層５３７を介して電源線と電気的に接続される。なお、層５６１に有機光導電膜を用いた場合もトランジスタとの接続形態は同様となる。
図１８（Ａ）は、図１５（Ｂ）に示す画素の断面の一例を説明する図である。層５６１は光電変換デバイス１０１として、シリコンを光電変換層とするｐｎ接合型フォトダイオードを有する。層５６２はＳｉトランジスタを有し、図１８（Ａ）では画素１０ｂを例として、画素回路を構成するトランジスタ１０５、１０６を例示する。層５６３はＯＳトランジスタを有し、画素回路を構成するトランジスタ１０２、１０４を例示する。層５６１と層５６３とは、貼り合わせで電気的な接続を得る構成例を示している。
図１９（Ａ）にＯＳトランジスタの詳細を示す。図１９（Ａ）に示すＯＳトランジスタは、酸化物半導体層および導電層の積層上に絶縁層を設け、当該酸化物半導体層に達する溝を設けることでソース電極２０５およびドレイン電極２０６を形成するセルフアライン型の構成である。
ＯＳトランジスタは、酸化物半導体層に形成されるチャネル形成領域、ソース領域２０３およびドレイン領域２０４のほか、ゲート電極２０１、ゲート絶縁膜２０２を有する構成とすることができる。当該溝には少なくともゲート絶縁膜２０２およびゲート電極２０１が設けられる。当該溝には、さらに酸化物半導体層２０７が設けられていてもよい。
ＯＳトランジスタは、図１９（Ｂ）に示すように、ゲート電極２０１をマスクとして酸化物半導体層にソース領域およびドレイン領域を形成するセルフアライン型の構成としてもよい。
または、図１９（Ｃ）に示すように、ソース電極２０５またはドレイン電極２０６とゲート電極２０１とが重なる領域を有するノンセルフアライン型のトップゲート型トランジスタであってもよい。
トランジスタ１０２、１０４はバックゲート５３５を有する構造を示しているが、バックゲートを有さない構造であってもよい。バックゲート５３５は、図１９（Ｄ）に示すトランジスタのチャネル幅方向の断面図のように、対向して設けられるトランジスタのフロントゲートと電気的に接続してもよい。なお、図１９（Ｄ）は図１８（Ａ）のトランジスタを例として示しているが、その他の構造のトランジスタも同様である。また、バックゲート５３５にフロントゲートとは異なる固定電位を供給することができる構成であってもよい。
ＯＳトランジスタが形成される領域とＳｉトランジスタが形成される領域との間には、水素の拡散を防止する機能を有する絶縁層５４３が設けられる。トランジスタ１０５、１０６のチャネル形成領域近傍に設けられる絶縁層中の水素は、シリコンのダングリングボンドを終端する。一方、トランジスタ１０２、１０４のチャネル形成領域の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。
絶縁層５４３により、一方の層に水素を閉じ込めることでトランジスタ１０５、１０６の信頼性を向上させることができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ１０２、１０４の信頼性も向上させることができる。
絶縁層５４３としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
図１８（Ｂ）は、図１５（Ｂ）に示す画素の層５６１にセレン系材料を光電変換層とするｐｎ接合型フォトダイオードを用いた場合の断面図である。層５６１は、層５６３上に直接形成することができる。層５６１、５６２、５６３の詳細は、前述の説明を参照できる。なお、層５６１に有機光導電膜を用いた場合もトランジスタとの接続形態は同様となる。
図２０（Ａ）は、本発明の一態様の撮像装置の画素にカラーフィルタ等を付加した例を示す斜視図である。当該斜視図では、複数の画素の断面もあわせて図示している。光電変換デバイス１０１が形成される層５６１上には、絶縁層５８０が形成される。絶縁層５８０は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層してもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層してもよい。
絶縁層５８０上には、遮光層５８１が形成されてもよい。遮光層５８１は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層５８１には、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。
絶縁層５８０および遮光層５８１上には、平坦化膜として有機樹脂層５８２を設けることができる。また、画素別にカラーフィルタ５８３（カラーフィルタ５８３ａ、５８３ｂ、５８３ｃ）が形成される。例えば、カラーフィルタ５８３ａ、５８３ｂ、５８３ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。
カラーフィルタ５８３上には、可視光に対して透光性を有する絶縁層５８６などを設けることができる。
また、図２０（Ｂ）に示すように、カラーフィルタ５８３の代わりに光学変換層５８５を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
例えば、光学変換層５８５に可視光線の波長以下の光を遮るフィルタを用いれば、赤外線撮像装置とすることができる。また、光学変換層５８５に近赤外線の波長以下の光を遮るフィルタを用いれば、遠赤外線撮像装置とすることができる。また、光学変換層５８５に可視光線の波長以上の光を遮るフィルタを用いれば、紫外線撮像装置とすることができる。
また、光学変換層５８５にシンチレータを用いれば、Ｘ線撮像装置などに用いる放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換デバイス１０１で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどを樹脂やセラミクスに分散させたものを用いることができる。
なお、セレン系材料を用いた光電変換デバイス１０１においては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
また、図２０（Ｃ）に示すように、カラーフィルタ５８３上にマイクロレンズアレイ５８４を設けてもよい。マイクロレンズアレイ５８４が有する個々のレンズを通る光が直下のカラーフィルタ５８３を通り、光電変換デバイス１０１に照射されるようになる。また、図２０（Ｂ）に示す光学変換層５８５上にマイクロレンズアレイ５８４を設けてもよい。
以下では、イメージセンサチップを収めたパッケージおよびカメラモジュールの一例について説明する。当該イメージセンサチップには、上記撮像装置の構成を用いることができる。
図２１（Ａ１）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ４５０（図２１（Ａ３）参照）を固定するパッケージ基板４１０、カバーガラス４２０および両者を接着する接着剤４３０等を有する。
図２１（Ａ２）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ４４０としたＢＧＡ（Ｂａｌｌ　ｇｒｉｄ　ａｒｒａｙ）を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ　ｇｒｉｄ　ａｒｒａｙ）やＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）などを有していてもよい。
図２１（Ａ３）は、カバーガラス４２０および接着剤４３０の一部を省いて図示したパッケージの斜視図である。パッケージ基板４１０上には電極パッド４６０が形成され、電極パッド４６０およびバンプ４４０はスルーホールを介して電気的に接続されている。電極パッド４６０は、イメージセンサチップ４５０とワイヤ４７０によって電気的に接続されている。
また、図２１（Ｂ１）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ４５１を固定するパッケージ基板４１１、レンズカバー４２１、およびレンズ４３５等を有する。また、パッケージ基板４１１およびイメージセンサチップ４５１（図２１（Ｂ３）参照）の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ４９０（図２１（Ｂ３）参照）も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）としての構成を有している。
図２１（Ｂ２）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板４１１の下面および側面には、実装用のランド４４１が設けられたＱＦＮ（Ｑｕａｄ　ｆｌａｔ　ｎｏ−ｌｅａｄ　ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ　ｆｌａｔ　ｐａｃｋａｇｅ）や前述したＢＧＡが設けられていてもよい。
図２１（Ｂ３）は、レンズカバー４２１およびレンズ４３５の一部を省いて図示したモジュールの斜視図である。ランド４４１は電極パッド４６１と電気的に接続され、電極パッド４６１はイメージセンサチップ４５１またはＩＣチップ４９０とワイヤ４７１によって電気的に接続されている。
イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２２（Ａ）乃至（Ｆ）に示す。
図２２（Ａ）は携帯電話機の一例であり、筐体９８１、表示部９８２、操作ボタン９８３、外部接続ポート９８４、スピーカ９８５、マイク９８６、カメラ９８７等を有する。当該携帯電話機は、表示部９８２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９８２に触れることで行うことができる。当該携帯電話機における画像取得のための要素に本発明の一態様の撮像装置を適用することができる。
図２２（Ｂ）は携帯データ端末であり、筐体９１１、表示部９１２、スピーカ９１３、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。また、カメラ９１９で取得した画像から文字等を認識し、スピーカ９１３で当該文字を音声出力することができる。当該携帯データ端末における画像取得のための要素に本発明の一態様の撮像装置を適用することができる。
図２２（Ｃ）は監視カメラであり、支持台９５１、カメラユニット９５２、保護カバー９５３等を有する。カメラユニット９５２には回転機構などが設けられ、天井に設置することで全周囲の撮像が可能となる。当該カメラユニットにおける画像取得のための要素に本発明の一態様の撮像装置を適用することができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。
図２２（Ｄ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６、スピーカ９７７、マイク９７８等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラにおける画像取得のための要素に本発明の一態様の撮像装置を適用することができる。
図２２（Ｅ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラにおける画像取得のための要素に本発明の一態様の撮像装置を適用することができる。
図２２（Ｆ）は腕時計型の情報端末であり、表示部９３２、筐体兼リストバンド９３３、カメラ９３９等を有する。表示部９３２は、情報端末の操作を行うためのタッチパネルを備える。表示部９３２および筐体兼リストバンド９３３は可撓性を有し、身体への装着性が優れている。当該情報端末における画像取得のための要素に本発明の一態様の撮像装置を適用することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
１０：画素、１０ａ：画素、１０ｂ：画素、１０ｃ：画素、１１：回路、１２：回路、２１：画素アレイ、２２：回路、２３：回路、２４：回路、２５：回路、２６：回路、２８：回路、１０１：光電変換デバイス、１０２：トランジスタ、１０３：トランジスタ、１０４：トランジスタ、１０５：トランジスタ、１０６：トランジスタ、１０７：キャパシタ、１０８：キャパシタ、１０９：キャパシタ、１１０：トランジスタ、１１１：トランジスタ、１２１：配線、１２２：配線、１２３：配線、１２４：配線、１２５：配線、１２６：配線、１２７：配線、１２８：配線、１２９：配線、１３０：配線、１３１：配線、２０１：ゲート電極、２０２：ゲート絶縁膜、２０３：ソース領域、２０４：ドレイン領域、２０５：ソース電極、２０６：ドレイン電極、２０７：酸化物半導体層、４１０：パッケージ基板、４１１：パッケージ基板、４２０：カバーガラス、４２１：レンズカバー、４３０：接着剤、４３５：レンズ、４４０：バンプ、４４１：ランド、４５０：イメージセンサチップ、４５１：イメージセンサチップ、４６０：電極パッド、４６１：電極パッド、４７０：ワイヤ、４７１：ワイヤ、４９０：ＩＣチップ、５３１：導電層、５３２：導電層、５３３：導電層、５３４：導電層、５３５：バックゲート、５３６：領域、５３７：導電層、５４０：シリコン基板、５４１：絶縁層、５４２：絶縁層、５４３：絶縁層、５４５：半導体層、５４６：絶縁層、５６１：層、５６２：層、５６３：層、５６５ａ：層、５６５ｂ：層、５６５ｃ：層、５６６ａ：層、５６６ｂ：層、５６６ｃ：層、５６６ｄ：層、５６７ａ：層、５６７ｂ：層、５６７ｃ：層、５６７ｄ：層、５６７ｅ：層、５８０：絶縁層、５８１：遮光層、５８２：有機樹脂層、５８３：カラーフィルタ、５８３ａ：カラーフィルタ、５８３ｂ：カラーフィルタ、５８３ｃ：カラーフィルタ、５８４：マイクロレンズアレイ、５８５：光学変換層、５８６：絶縁層、９１１：筐体、９１２：表示部、９１３：スピーカ、９１９：カメラ、９３２：表示部、９３３：筐体兼リストバンド、９３９：カメラ、９５１：支持台、９５２：カメラユニット、９５３：保護カバー、９６１：筐体、９６２：シャッターボタン、９６３：マイク、９６５：レンズ、９６７：発光部、９７１：筐体、９７２：筐体、９７３：表示部、９７４：操作キー、９７５：レンズ、９７６：接続部、９７７：スピーカ、９７８：マイク、９８１：筐体、９８２：表示部、９８３：操作ボタン、９８４：外部接続ポート、９８５：スピーカ、９８６：マイク、９８７：カメラ

Claims (9)

  1. 　第１の回路と、第２の回路と、を備えた画素を有する撮像装置であって、
    　前記第２の回路は、光電変換デバイスを有し、
    　前記第１の回路と前記第２の回路は電気的に接続され、
    　前記第１の回路は、第１の電位と第２の電位を加算して第３の電位を生成する機能を有し、
    　前記第２の回路は、前記第３の電位が印加された前記光電変換デバイスでデータを生成する機能、ならびに前記データを出力する機能を有する撮像装置。
  2. 　請求項１において、
    　前記第１の回路は、第１のトランジスタと、第２のトランジスタと、第１のキャパシタと、を有し、
    　前記第１のトランジスタのソースまたはドレインの一方は、前記第１のキャパシタの一方の電極と電気的に接続され、
    　前記第１のキャパシタの他方の電極は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第１のトランジスタのソースまたはドレインの一方は前記第２の回路と接続されている撮像装置。
  3. 　請求項１または２において、
    　前記第２の回路は、さらに、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第２のキャパシタと、を有し、
    　前記光電変換デバイスの一方の電極は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第３のトランジスタのソースまたはドレインの他方は、前記第２のキャパシタの一方の電極と電気的に接続され、
    　前記第２のキャパシタの一方の電極は、前記第４のトランジスタのゲートと電気的に接続され、
    　前記第４のトランジスタのソースまたはドレインの一方は、前記第５のトランジスタのソースまたはドレインの一方と電気的に接続されている撮像装置。
  4. 　請求項３において、
    　前記第３のトランジスタのソースまたはドレインの一方が前記第１の回路と接続されている撮像装置。
  5. 　請求項３において、
    　前記第３のトランジスタのソースまたはドレインの他方が前記第１の回路と接続されている撮像装置。
  6. 　請求項１または２において、
    　前記第２の回路は、さらに、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第２のキャパシタと、を有し、
    　前記光電変換デバイスの一方の電極は、前記第２のキャパシタの一方の電極と電気的に接続され、
    　前記第２のキャパシタの他方の電極は、前記第４のトランジスタのゲートと電気的に接続され、
    　前記第４のトランジスタのソースまたはドレインの一方は、前記第５のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記光電変換デバイスの他方の電極は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記光電変換デバイスの一方の電極は前記第１の回路と接続されている撮像装置。
  7. 　請求項１乃至６のいずれか一項において、
    　前記撮像装置が有するトランジスタの少なくとも一つ以上は、チャネル形成領域に金属酸化物を有し、前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する撮像装置。
  8. 　請求項１乃至７のいずれか一項において、
    　前記光電変換デバイスは、アバランシェフォトダイオードである撮像装置。
  9. 　請求項１乃至８のいずれか一項に記載の撮像装置と、スピーカと、を有する電子機器。
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