JP7342002B2 - 撮像装置の動作方法 - Google Patents

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Description

本発明の一態様は、撮像装置、及びその動作方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、又は、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば、オフ電流が極めて低いトランジスタである、酸化物半導体を有するトランジスタを画素回路に用いる構成の撮像装置が特許文献１に開示されている。
また、画素を微細化した撮像装置が特許文献２に開示されている。
特開２０１１－１１９７１１号公報 国際公開第２０１６／１５８４３９号
撮像装置が有する画素の微細化により、高解像度の撮像データを取得することができるようになる。一方、特に表面照射型の撮像装置において、画素が有する光電変換素子の微細化により光電変換素子の受光面積が縮小し、画素の光検出感度が低下する場合がある。また、画素の微細化により、撮像データとして画素に保持できる電荷量が小さくなる場合がある。以上により、特に低照度下での撮像において、撮像データのＳ／Ｎ比が低下する場合がある。
したがって、本発明の一態様では、微細化した画素を有する撮像装置の動作方法を提供することを課題の一つとする。又は、受光面積が大きい撮像装置の動作方法を提供することを課題の一つとする。又は、光検出感度の高い撮像装置の動作方法を提供することを課題の一つとする。又は、Ｓ／Ｎ比の高い撮像装置の動作方法を提供することを課題の一つとする。又は、高品位な撮像データを取得することができる撮像装置の動作方法を提供することを課題の一つとする。又は、高ダイナミックレンジの撮像装置の動作方法を提供することを課題の一つとする。又は、誤動作の発生を抑制する撮像装置の動作方法を提供することを課題の一つとする。又は、信頼性の高い撮像装置の動作方法を提供することを課題の一つとする。又は、新規な撮像装置の動作方法を提供することを課題の一つとする。又は、新規な撮像装置等を提供することを課題の一つとする。又は、新規な半導体装置等を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項等の記載から、自ずと明らかとなるものであり、明細書、図面、請求項等の記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、画素を有し、画素は、光電変換素子と、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、光電変換素子の一方の電極は、第１のトランジスタのソース又はドレインの一方と電気的に接続され、第１のトランジスタのソース又はドレインの他方は、第２のトランジスタのゲートと電気的に接続され、第２のトランジスタのゲートは、容量素子の一方の電極と電気的に接続されている撮像装置の動作方法であって、第１の期間において、容量素子の他方の電極に第１の電位を供給し、かつ第１のトランジスタをオン状態とすることにより、光電変換素子に照射された光の照度に対応する撮像データを画素に書き込み、第２の期間において、容量素子の他方の電極に第２の電位を供給することにより、撮像データを画素から読み出す撮像装置の動作方法である。
又は、上記態様において、第１の期間において、第２のトランジスタはオフ状態であり、第２の期間において、第２のトランジスタはオン状態であってもよい。
又は、上記態様において、第２のトランジスタは、ｎチャネル型トランジスタであり、第２の電位は、第１の電位より高くてもよい。
又は、上記態様において、第２のトランジスタは、ｐチャネル型トランジスタであり、第２の電位は、第１の電位より低くてもよい。
又は、本発明の一態様は、画素を有し、画素は、光電変換素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、を有し、光電変換素子の一方の電極は、第１のトランジスタのソース又はドレインの一方と電気的に接続され、第１のトランジスタのソース又はドレインの他方は、第２のトランジスタのゲートと電気的に接続され、第２のトランジスタのゲートは、第３のトランジスタのソース又はドレインの一方と電気的に接続され、第３のトランジスタのソース又はドレインの一方は、容量素子の一方の電極と電気的に接続されている撮像装置の動作方法であって、第１の期間において、第３のトランジスタをオン状態とすることにより、第２のトランジスタのゲートの電位をリセットし、第２の期間において、容量素子の他方の電極に第１の電位を供給し、かつ第１のトランジスタをオン状態、第３のトランジスタをオフ状態とすることにより、光電変換素子に照射された光の照度に対応する撮像データを画素に書き込み、第３の期間において、容量素子の他方の電極に第２の電位を供給することにより、撮像データを画素から読み出す撮像装置の動作方法である。
又は、上記態様において、第１及び第２の期間において、第２のトランジスタはオフ状態であり、第３の期間において、第２のトランジスタはオン状態であってもよい。
又は、上記態様において、第２のトランジスタは、ｎチャネル型トランジスタであり、第２の電位は、第１の電位より高くてもよい。
又は、上記態様において、第２のトランジスタは、ｐチャネル型トランジスタであり、第２の電位は、第１の電位より低くてもよい。
又は、上記態様において、第１のトランジスタは、チャネル形成領域に金属酸化物を有し、金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ又はＨｆ）と、を有してもよい。
本発明の一態様を用いることで、微細化した画素を有する撮像装置の動作方法を提供することができる。又は、受光面積が大きい撮像装置の動作方法を提供することができる。又は、光検出感度の高い撮像装置の動作方法を提供することができる。又は、Ｓ／Ｎ比の高い撮像装置の動作方法を提供することができる。又は、高品位な撮像データを取得することができる撮像装置の動作方法を提供することができる。又は、高ダイナミックレンジの撮像装置の動作方法を提供することができる。又は、誤動作の発生を抑制する撮像装置の動作方法を提供することができる。又は、信頼性の高い撮像装置の動作方法を提供することができる。又は、新規な撮像装置の動作方法を提供することができる。又は、新規な撮像装置等を提供することができる。又は、新規な半導体装置等を提供することができる。
図１（Ａ）は、画素の構成例を説明する図である。図１（Ｂ）は、画素の動作の一例を説明する図である。 図２（Ａ）は、画素の構成例を説明する図である。図２（Ｂ）は、画素の動作の一例を説明する図である。 図３は、撮像装置の構成例を説明する図である。 図４は、撮像装置の構成例を説明する図である。 図５は、撮像装置の構成例を説明する図である。 図６は、撮像装置の構成例を説明する図である。 図７は、撮像装置の構成例を説明する図である。 図８は、撮像装置の動作の一例を説明する図である。 図９（Ａ）乃至図９（Ｄ）は、画素の構成例を説明する図である。 図１０（Ａ）乃至図１０（Ｃ）は、撮像装置の構成例を説明する図である。 図１１（Ａ）乃至図１１（Ｅ）は、撮像装置の構成例を説明する図である。 図１２（Ａ）及び図１２（Ｂ）は、撮像装置の構成例を説明する図である。 図１３（Ａ）及び図１３（Ｂ）は、撮像装置の構成例を説明する図である。 図１４（Ａ）乃至図１４（Ｃ）は、撮像装置の構成例を説明する図である。 図１５（Ａ１）乃至図１５（Ａ３）、及び図１５（Ｂ１）乃至図１５（Ｂ３）は、撮像装置を収めたパッケージ、モジュールの構成例を説明する斜視図である。 図１６（Ａ）乃至図１６（Ｆ）は、電子機器の一例を説明する図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、主旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、以下に示される複数の実施の形態は、適宜組み合わせることが可能である。また、１つの実施の形態の中に複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
また、図面等において、大きさ、層の厚さ、領域等は、明瞭化のため誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値等に限定されない。
また、図面等において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「上」及び「下」等の配置を示す用語は、構成要素の位置関係が、「直上」又は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において、「第１」、「第２」、「第３」等の序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極及び配線をはじめ、トランジスタ等のスイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子等が含まれる。
また、本明細書等において、「電圧」とは、ある電位と基準の電位（例えば、グラウンド電位）との電位差のことを示す場合が多い。よって、電圧と電位差とは言い換えることができる。なお、単に「電位」という意味で「電圧」という用語を用いる場合がある。また、「ある電位（基準電位、接地電位等）との電位差」という意味で「電位」という用語を用いる場合がある。よって、「電位」という用語と「電圧」という用語とは、互いに入れ替えることができる場合がある。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む、少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域、又はドレイン電極）とソース（ソース端子、ソース領域、又はソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースの機能、及びドレインの機能は、異なる極性のトランジスタを採用する場合、及び回路動作において電流の方向が変化する場合等には入れ替わることがある。このため、本明細書等において、ソースという用語と、ドレインという用語は、入れ替えて用いることができるものとする。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。また、当該オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソース電流をいう場合がある。また、オフ電流と同じ意味で、リーク電流という場合がある。また、本明細書等において、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう）等に分類される。
例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ということができる。すなわち、チャネル形成領域に金属酸化物を有するトランジスタを、「酸化物半導体トランジスタ」、「ＯＳトランジスタ」ということができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と呼称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置及びその動作方法について説明する。
本発明の一態様は、選択トランジスタを有さない画素が設けられた撮像装置の動作方法である。当該画素は、書き込まれた撮像データを読み出す際に当該撮像データを増幅する機能を有する増幅トランジスタと、書き込まれた撮像データを電荷として保持する機能を有する容量素子と、を有する。増幅トランジスタのゲートは、容量素子の一方の電極と電気的に接続されている。
本発明の一態様の撮像装置の動作方法では、画素に撮像データを書き込む期間と、画素から撮像データを読み出す期間と、で容量素子の他方の電極に供給する電位を異ならせる。具体的には、画素に撮像データを書き込む期間では、増幅トランジスタがオフ状態となり、画素から撮像データを読み出す期間では、増幅トランジスタがオン状態となるように、容量素子の他方の電極に供給する電位を調整する。これにより、画素に選択トランジスタを設けなくても、撮像装置を正常に動作させることができる。
本明細書等において、ｎチャネル型トランジスタでは、例えばソースに対するゲートの電圧Ｖｇｓがしきい値電圧未満である状態をオフ状態といい、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧以上である状態をオン状態という。また、ｐチャネル型トランジスタでは、例えばソースに対するゲートの電圧Ｖｇｓがしきい値電圧より高い状態をオフ状態といい、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧以下である状態をオン状態という。
画素に選択トランジスタを設けないことにより、画素に設けられるトランジスタの数を減少させることができるので、画素を微細化することができる。また、特に本発明の一態様の撮像装置が表面照射型の撮像装置である場合において、画素に設けられる光電変換素子の受光面積を増加させることができ、画素の光検出感度を増加させることができる。さらに、画素に設けられる容量素子、及び増幅トランジスタ等の占有面積を増加させることができるので、撮像データとして画素に保持できる電荷量を増加させることができる。以上により、画素を微細化しつつ、Ｓ／Ｎ比を高めることができる。よって、本発明の一態様の撮像装置は、高品位な撮像データを取得することができる。
＜画素の構成例１＞
図１（Ａ）は、本発明の一態様の撮像装置に用いることができる画素１０の構成例を説明する図である。画素１０は、光電変換素子１１と、トランジスタ１２と、トランジスタ１３と、容量素子１４と、トランジスタ１５とを有する。ここで、トランジスタ１２、トランジスタ１３、及びトランジスタ１５は、すべてｎチャネル型トランジスタとすることができる。また、説明の便宜のため、図１（Ａ）には画素１０に含まれない電流源１６を示している。なお、画素１０の構成例を示す他の図でも、画素１０に含まれない電流源１６を示している。
光電変換素子１１の一方の電極（図１（Ａ）ではアノード）は、トランジスタ１２のソース又はドレインの一方と電気的に接続されている。トランジスタ１２のソース又はドレインの他方は、トランジスタ１３のソース又はドレインの一方と電気的に接続されている。トランジスタ１３のソース又はドレインの一方は、容量素子１４の一方の電極と電気的に接続されている。容量素子１４の一方の電極は、トランジスタ１５のゲートと電気的に接続されている。
ここで、トランジスタ１２のソース又はドレインの他方、トランジスタ１３のソース又はドレインの一方、容量素子１４の一方の電極、及びトランジスタ１５のゲートが電気的に接続されている配線をノードＦＤとする。
トランジスタ１２のゲートは、配線２２と電気的に接続されている。トランジスタ１３のゲートは、配線２３と電気的に接続されている。容量素子１４の他方の電極は、配線２４と電気的に接続されている。トランジスタ１５のソース又はドレインの一方は、配線２５と電気的に接続されている。配線２５は、電流源１６の一方の電極と電気的に接続されている。
光電変換素子１１の他方の電極（図１（Ａ）ではカソード）は、配線３１と電気的に接続されている。トランジスタ１３のソース又はドレインの他方は、配線３３と電気的に接続されている。トランジスタ１５のソース又はドレインの他方は、配線３５と電気的に接続されている。電流源１６の他方の電極は、配線３６と電気的に接続されている。
配線２２及び配線２３は、ゲート線としての機能を有し、トランジスタ１２のオンオフを制御する信号が配線２２を介してトランジスタ１２に供給され、トランジスタ１３のオンオフを制御する信号が配線２３を介してトランジスタ１３に供給される。配線２４は、信号線としての機能を有し、配線２４を介して容量素子１４の他方の電極に信号が供給される。配線２５は、データ線としての機能を有し、画素１０に書き込まれた撮像データは、配線２５を介して信号ＯＵＴとして画素１０の外部に出力される。
配線３１、配線３５、及び配線３６は、電源線としての機能を有し、配線３１、配線３５、及び配線３６には例えば定電位を供給することができる。ここで、配線３１に供給される電位を電位ＶＰＤ、配線３５に供給される電位を電位ＶＰＩ、配線３６に供給される電位を電位ＶＰＯとする。電位ＶＰＤは、例えば高電位とすることができる。
本明細書等において、低電位は、例えば接地電位、又は負電位とすることができる。また、高電位は、低電位より高い電位、例えば正電位とすることができる。なお、低電位を正電位とし、高電位を低電位より高い正電位としてもよい。
配線３３は、リセット電源線としての機能を有し、配線３３にはリセット電位である電位ＶＲＳを与えることができる。電位ＶＲＳは、電位ＶＰＤより低い電位とすることができ、例えば負電位とすることができる。
光電変換素子１１として、フォトダイオードを用いることができる。光電変換素子１１には、光が照射されると当該光の照度に応じた電荷が蓄積される。
トランジスタ１２は、光電変換素子１１への露光により光電変換素子１１に蓄積された電荷の、ノードＦＤへの転送を制御する、転送トランジスタとしての機能を有する。トランジスタ１２をオン状態とすることにより、光電変換素子１１に蓄積された電荷がノードＦＤに転送される。これにより、ノードＦＤの電位が光電変換素子１１に照射された光の照度に応じた電位となり、画素１０に撮像データが書き込まれる。その後、トランジスタ１２をオフ状態とすることにより、ノードＦＤに電荷が保持される。よって画素１０に書き込まれた撮像データが保持される。
トランジスタ１３は、ノードＦＤの電位のリセットを制御する、リセットトランジスタとしての機能を有する。光電変換素子１１への露光を開始する前に、トランジスタ１２及びトランジスタ１３をオン状態とすることにより、光電変換素子１１及びノードＦＤに蓄積された電荷をリセットすることができる。これにより、ノードＦＤの電位をリセットすることができる。具体的には、ノードＦＤの電位を例えば電位ＶＲＳとすることができる。
容量素子１４は、光電変換素子１１からノードＦＤに転送された電荷等を保持する機能を有する。トランジスタ１５は、画素１０に保持された撮像データを増幅して画素１０の外部に読み出す、増幅トランジスタとしての機能を有する。
電流源１６は、配線２５に流れる電流を一定値とする機能を有する。電流源１６は、例えばトランジスタにより構成することができる。電流源１６がトランジスタである場合、当該トランジスタのソース又はドレインの一方を配線２５と電気的に接続し、当該トランジスタのソース又はドレインの他方を配線３６と電気的に接続することができる。また、当該トランジスタのゲートにはバイアス電位を供給することができ、当該トランジスタはバイアストランジスタとしての機能を有するということができる。
前述のように、配線３５及び配線３６には定電位が供給される。よって、トランジスタ１５と、電流源１６とにより、ソース接地増幅回路、又はソースフォロア回路が構成されるということができる。ここで、図１（Ａ）に示す構成の画素１０では、トランジスタ１５はｎチャネル型トランジスタである。よって、電位ＶＰＩが電位ＶＰＯより低い場合、ソース接地増幅回路が構成され、電位ＶＰＩが電位ＶＰＯより高い場合、ソースフォロア回路が構成されるということができる。例えば、電位ＶＰＩが低電位であり、電位ＶＰＯが高電位である場合、トランジスタ１５と電流源１６によりソース接地増幅回路が構成されるということができる。また、電位ＶＰＩが高電位であり、電位ＶＰＯが低電位である場合、トランジスタ１５と電流源１６によりソースフォロア回路が構成されるということができる。
なお、図１（Ａ）に示す電流源１６には、トランジスタ１５と電流源１６によりソース接地増幅回路が構成される場合に、電流源１６を流れる電流の向きを矢印で示している。他の図でも、電流源には、当該電流源と増幅トランジスタによりソース接地増幅回路が構成される場合に、当該電流源を流れる電流の向きを矢印で示す。
図１（Ａ）に示すようにトランジスタ１５がｎチャネル型トランジスタであるとすると、トランジスタ１５と電流源１６によりソース接地増幅回路が構成される場合は、トランジスタ１５のゲート電圧、つまりノードＦＤの電位ＶＦＤが電位“ＶＰＩ＋Ｖｔｈ”以上となると、トランジスタ１５がオン状態となり、配線２５の電位は電位“ＶＦＤ＋Ｖｔｈ”となる。また、トランジスタ１５と電流源１６によりソースフォロア回路が構成される場合は、トランジスタ１５のゲート電圧が電位“ＶＰＯ＋Ｖｔｈ＋ＶＣＳＮ”以上となると、トランジスタ１５がオン状態となり、配線２５の電位は電位“ＶＦＤ－Ｖｔｈ”となる。ここで、電位Ｖｔｈは、トランジスタ１５のしきい値電圧を示す。また、トランジスタ１５がｎチャネル型トランジスタであるとすると、トランジスタ１５と電流源１６によりソースフォロア回路が構成される場合、電流源１６の一方の電極の電位と、電流源１６の他方の電極の電位と、の差が電位ＶＣＳＮ以上である場合に、電流源１６に電流が流れるものとする。
トランジスタ１５と電流源１６によりソース接地増幅回路が構成される場合、画素１０を高速に動作させることができる。一方、トランジスタ１５と電流源１６によりソースフォロア回路が構成される場合、信号ＯＵＴの電位の精度を高いものとすることができる。
図１（Ａ）に示すように、画素１０は、撮像データを読み出す画素１０を選択する機能を有し、例えばソース又はドレインの一方がトランジスタ１５のソース又はドレインの一方の電極と電気的に接続され、ソース又はドレインの他方が配線２５と電気的に接続されるように設けることができる選択トランジスタが設けられていない。このため、増幅トランジスタとしての機能を有するトランジスタ１５のソース又はドレインの一方は、データ線としての機能を有する配線２５と電気的に接続され、トランジスタ１５のソース又はドレインの他方は、電源線としての機能を有する配線３５と電気的に接続されている。
ここで、トランジスタ１２及びトランジスタ１３に、オフ電流が極めて小さいトランジスタを用いることにより、ノードＦＤで電荷を保持できる期間を極めて長くすることができる。よって、画素１０に書き込まれた撮像データを極めて長い期間保持することができる。このため、詳細は後述するが、回路構成、及び／又は動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。オフ電流が極めて小さいトランジスタとして、例えばＯＳトランジスタが挙げられる。
なお、トランジスタ１５にＯＳトランジスタを用いてもよい。本発明の一態様の撮像装置が有するトランジスタをすべてＯＳトランジスタとすることにより、簡易な方法で撮像装置を作製することができる。
また、ＯＳトランジスタと、チャネル形成領域にシリコンを用いたトランジスタ（以下、Ｓｉトランジスタ）と、を任意に組み合わせて適用してもよい。また、すべてのトランジスタをＳｉトランジスタとしてもよい。Ｓｉトランジスタとしては、アモルファスシリコンを有するトランジスタ、結晶性のシリコン（代表的には、低温ポリシリコン）を有するトランジスタ、単結晶シリコンを有するトランジスタ等が挙げられる。
図１（Ｂ）は、図１（Ａ）に示す構成の画素１０の動作の一例を説明するタイミングチャートである。なお、図１（Ｂ）等において、“Ｈ”は高電位を示し、“Ｌ”は低電位を示す。また、前述のように、電位Ｖｔｈはトランジスタ１５のしきい値電圧を示す。
ここで、トランジスタ１５と、電流源１６と、によりソース接地増幅回路が構成されているものとする。また、ノードＦＤの容量結合係数はｋ（ｋは０より大きく、かつ１以下の実数）とする。ここで、ｋは容量素子１４の容量、トランジスタ１５のゲート容量、及び寄生容量等によって算出される。
さらに、電位の分配、結合、又は損失といった、回路の構成又は動作タイミング等に起因する電位の詳細な変化は勘案しない。なお、以上述べた点は図１（Ｂ）以外のタイミングチャートにおいても同様とする。
時刻Ｔ１乃至時刻Ｔ２において、配線２２及び配線２３の電位を高電位とし、配線２４の電位を電位Ｖｗｒｉｔｅとすると、トランジスタ１２及びトランジスタ１３がオン状態となり、ノードＦＤの電位がリセット電位である電位ＶＲＳとなる。これにより、光電変換素子１１及びノードＦＤに蓄積された電荷がリセットされる。よって、時刻Ｔ１乃至時刻Ｔ２は、リセット動作を行う期間であるということができる。なお、電位Ｖｗｒｉｔｅについては後述する。
ここで、電位ＶＲＳは、電位“ＶＰＩ＋Ｖｔｈ”以下の電位とすることができ、また前述のようにトランジスタ１５はｎチャネル型のトランジスタである。よって、時刻Ｔ１乃至時刻Ｔ２において、トランジスタ１５はオフ状態となる。
時刻Ｔ２乃至時刻Ｔ３において、配線２２の電位を高電位、配線２３の電位を低電位とすると、トランジスタ１２がオン状態、トランジスタ１３がオフ状態となる。これにより、光電変換素子１１に照射された光の照度に応じて光電変換素子１１に蓄積された電荷が、ノードＦＤに転送される。ここで、例えば高電位とすることができる電位ＶＰＤは電位ＶＲＳより高いことから、光電変換素子１１に照射された光の照度に応じてノードＦＤの電位が上昇する。以上により、画素１０に撮像データが書き込まれる。よって、時刻Ｔ２乃至時刻Ｔ３は、書き込み動作を行う期間であるということができる。なお、配線２４の電位は電位Ｖｗｒｉｔｅとする。
時刻Ｔ３乃至時刻Ｔ４において、配線２２及び配線２３の電位を低電位とすると、トランジスタ１２及びトランジスタ１３がオフ状態となる。これにより、書き込み動作が終了し、ノードＦＤの電位が保持される。したがって、画素１０に撮像データが保持される。よって、時刻Ｔ３乃至時刻Ｔ４は、保持動作を行う期間であるということができる。なお、配線２４の電位は電位Ｖｗｒｉｔｅとする。
ここで、電位ＶＲＳの高さは、時刻Ｔ２乃至時刻Ｔ４において、光電変換素子１１に照射される光の照度によらずにトランジスタ１５がオフ状態となるように設定することが好ましい。具体的には、光電変換素子１１に照射される光の照度として想定される最大限の照度の光が、光電変換素子１１に照射された場合であっても、トランジスタ１５のゲートの電位が電位“ＶＰＩ＋Ｖｔｈ”より低くなるように電位ＶＲＳの高さを設定することが好ましい。例えば、電位ＶＰＩが接地電位である場合、電位ＶＲＳは負電位とすることが好ましい。これにより、意図しない電流がトランジスタ１５を介して配線２５に流れることを抑制することができる。よって、本発明の一態様の撮像装置の誤動作を抑制することができる。
時刻Ｔ４乃至時刻Ｔ５において、配線２２及び配線２３の電位を低電位とする。これにより、トランジスタ１２及びトランジスタ１３がオフ状態となる。また、配線２４の電位を電位Ｖｒｅａｄとする。ここで、電位Ｖｒｅａｄは電位Ｖｗｒｉｔｅより高い電位とする。これにより、ノードＦＤの電位が容量結合によって電位“ｋ（Ｖｒｅａｄ－Ｖｗｒｉｔｅ）”だけ上昇し、トランジスタ１５がオン状態となる。トランジスタ１５がオン状態となることにより、データ線としての機能を有する配線２５の電位が、ノードＦＤの電位に対応する電位となる。つまり、画素１０に保持された撮像データが読み出される。よって、時刻Ｔ４乃至時刻Ｔ５は、読み出し動作を行う期間であるということができる。
ここで、電位“Ｖｒｅａｄ－Ｖｗｒｉｔｅ”の高さは、電位“｛（ＶＰＩ＋Ｖｔｈ）－ＶＲＳ｝／ｋ”以上であることが好ましい。これにより、光電変換素子１１に照射される光の照度によらずにトランジスタ１５をオン状態とすることができる。具体的には、時刻Ｔ３乃至時刻Ｔ４におけるノードＦＤの電位が電位ＶＲＳであっても、トランジスタ１５のゲートの電位を電位“ＶＰＩ＋Ｖｔｈ”以上とすることができるので、トランジスタ１５をオン状態とすることができる。これにより、光電変換素子１１に照射される光の照度が低い場合であっても、画素１０から撮像データを正しく読み出すことができるので、本発明の一態様の撮像装置のダイナミックレンジを高めることができる。
時刻Ｔ５乃至時刻Ｔ６において、配線２２及び配線２３の電位を低電位とし、配線２４の電位を電位Ｖｗｒｉｔｅとする。これにより、トランジスタ１２、トランジスタ１３、及びトランジスタ１５がオフ状態となり、読み出し動作が終了する。以上が画素１０の動作の一例である。なお、上記のように、配線２４の電位は、書き込み動作を行う期間には電位Ｖｗｒｉｔｅとし、読み出し動作を行う期間には電位Ｖｒｅａｄとする。よって、電位Ｖｗｒｉｔｅは、書き込み電位ということができ、電位Ｖｒｅａｄは、読み出し電位ということができる。
前述の通り、画素１０は選択トランジスタを有していないが、図１（Ｂ）に示す方法により画素１０を動作させることができる。画素１０が選択トランジスタを有しない構成とすることにより、画素１０に設けられるトランジスタの数を減少させることができるので、画素１０を微細化することができる。また、特に本発明の一態様の撮像装置が表面照射型の撮像装置である場合において、光電変換素子１１の受光面積を増加させることができ、画素１０の光検出感度を増加させることができる。さらに、容量素子１４、及びトランジスタ１５等の占有面積を増加させ、ノードＦＤに保持できる電荷量を増加させることができる。以上により、画素１０を微細化しつつ、Ｓ／Ｎ比を高めることができる。よって、本発明の一態様の撮像装置は、高品位な撮像データを取得することができる。
＜画素の構成例２＞
図２（Ａ）は、画素１０の構成例を説明する図であり、図１（Ａ）に示す構成の変形例である。図２（Ａ）に示す画素１０の構成は、トランジスタ１５がｐチャネル型トランジスタである点が、図１（Ａ）に示す画素１０の構成と異なる。
図２（Ａ）に示す構成の画素１０では、光電変換素子１１のカソードをトランジスタ１２のソース又はドレインの一方と電気的に接続し、光電変換素子１１のアノードを配線３１と電気的に接続することができる。また、電位ＶＰＤを例えば低電位とすることができる。さらに、電位ＶＲＳは電位ＶＰＤより高い電位とすることができる。
画素１０が図２（Ａ）に示す構成であっても、図１（Ａ）に示す構成の画素１０と同様に、トランジスタ１５と、電流源１６とによりソース接地増幅回路、又はソースフォロア回路が構成されるということができる。ここで、図２（Ａ）に示す構成の画素１０では、トランジスタ１５はｐチャネル型トランジスタである。よって、電位ＶＰＩが電位ＶＰＯより高い場合、ソース接地増幅回路が構成され、電位ＶＰＩが電位ＶＰＯより低い場合、ソースフォロア回路が構成されるということができる。例えば、電位ＶＰＩが高電位であり、電位ＶＰＯが低電位である場合、トランジスタ１５と電流源１６によりソース接地増幅回路が構成されるということができる。また、電位ＶＰＩが低電位であり、電位ＶＰＯが高電位である場合、トランジスタ１５と電流源１６によりソースフォロア回路が構成されるということができる。
図２（Ａ）に示すようにトランジスタ１５がｐチャネル型トランジスタであるとすると、トランジスタ１５と電流源１６によりソース接地増幅回路が構成される場合は、トランジスタ１５のゲート電圧、つまりノードＦＤの電位ＶＦＤが電位“ＶＰＩ＋Ｖｔｈ”以下となると、トランジスタ１５がオン状態となり、配線２５の電位は電位“ＶＦＤ－Ｖｔｈ”となる。また、トランジスタ１５と電流源１６によりソースフォロア回路が構成される場合は、トランジスタ１５のゲート電圧が電位“ＶＰＯ＋Ｖｔｈ－ＶＣＳＰ”以下となると、トランジスタ１５がオン状態となり、配線２５の電位は電位“ＶＦＤ＋Ｖｔｈ”となる。ここで、トランジスタ１５がｐチャネル型トランジスタであるとすると、トランジスタ１５と電流源１６によりソースフォロア回路が構成される場合、電流源１６の一方の電極の電位と、電流源１６の他方の電極の電位と、の差が電位ＶＣＳＰ以下（電流源１６の他方の電極の電位と、電流源１６の一方の電極の電位と、の差が電位ＶＣＳＰ以上）である場合に、電流源１６に電流が流れるものとする。
図２（Ｂ）は、図２（Ａ）に示す構成の画素１０の動作の一例を説明するタイミングチャートである。
時刻Ｔ１乃至時刻Ｔ２において、配線２２及び配線２３の電位を高電位とすると、トランジスタ１２及びトランジスタ１３がオン状態となり、ノードＦＤの電位がリセット電位である電位ＶＲＳとなる。これにより、光電変換素子１１及びノードＦＤに蓄積された電荷がリセットされる。ここで、電位ＶＲＳは、電位“ＶＰＩ＋Ｖｔｈ”以上の電位とすることができ、また前述のようにトランジスタ１５はｐチャネル型のトランジスタである。よって、時刻Ｔ１乃至時刻Ｔ２において、トランジスタ１５はオフ状態となる。なお、配線２４の電位は電位Ｖｗｒｉｔｅとする。
時刻Ｔ２乃至時刻Ｔ３において、配線２２の電位を高電位、配線２３の電位を低電位とすると、トランジスタ１２がオン状態、トランジスタ１３がオフ状態となる。これにより、光電変換素子１１に照射された光の照度に応じて光電変換素子１１に蓄積された電荷が、ノードＦＤに転送される。ここで、例えば低電位とすることができる電位ＶＰＤは電位ＶＲＳより低いことから、光電変換素子１１に照射された光の照度に応じてノードＦＤの電位が低下する。以上により、画素１０に撮像データが書き込まれる。なお、配線２４の電位は電位Ｖｗｒｉｔｅとする。
時刻Ｔ３乃至時刻Ｔ４において、配線２２及び配線２３の電位を低電位とすると、トランジスタ１２及びトランジスタ１３がオフ状態となる。これにより、書き込み動作が終了し、ノードＦＤの電位が保持される。したがって、画素１０に撮像データが保持される。なお、配線２４の電位は電位Ｖｗｒｉｔｅとする。
ここで、電位ＶＲＳの高さは、時刻Ｔ２乃至時刻Ｔ４において、光電変換素子１１に照射される光の照度によらずにトランジスタ１５がオフ状態となるように設定することが好ましい。具体的には、光電変換素子１１に照射される光の照度として想定される最大限の照度の光が、光電変換素子１１に照射された場合であっても、トランジスタ１５のゲートの電位が電位“ＶＰＩ＋Ｖｔｈ”より高くなるように電位ＶＲＳの高さを設定することが好ましい。これにより、意図しない電流がトランジスタ１５を介して配線２５に流れることを抑制することができる。よって、本発明の一態様の撮像装置の誤動作を抑制することができる。
時刻Ｔ４乃至時刻Ｔ５において、配線２２及び配線２３の電位を低電位とする。これにより、トランジスタ１２及びトランジスタ１３がオフ状態となる。また、配線２４の電位を電位Ｖｒｅａｄとする。ここで、電位Ｖｒｅａｄは、電位Ｖｗｒｉｔｅより低い電位とする。これにより、ノードＦＤの電位が容量結合によって電位“ｋ（Ｖｗｒｉｔｅ－Ｖｒｅａｄ）”だけ低下し、トランジスタ１５がオン状態となる。トランジスタ１５がオン状態となることにより、データ線としての機能を有する配線２５の電位が、ノードＦＤの電位に対応する電位となる。つまり、画素１０に保持された撮像データが読み出される。
ここで、電位“Ｖｗｒｉｔｅ－Ｖｒｅａｄ”の高さは、電位“｛ＶＲＳ－（ＶＰＩ＋Ｖｔｈ）｝／ｋ”以上であることが好ましい。これにより、光電変換素子１１に照射される光の照度によらずにトランジスタ１５をオン状態とすることができる。具体的には、時刻Ｔ３乃至時刻Ｔ４におけるノードＦＤの電位が電位ＶＲＳであっても、トランジスタ１５のゲートの電位を電位“ＶＰＩ＋Ｖｔｈ”以下とすることができるので、トランジスタ１５をオン状態とすることができる。これにより、光電変換素子１１に照射される光の照度が低い場合であっても、画素１０から撮像データを正しく読み出すことができるので、本発明の一態様の撮像装置のダイナミックレンジを高めることができる。
時刻Ｔ５乃至時刻Ｔ６において、配線２２及び配線２３の電位を低電位とし、配線２４の電位を電位Ｖｗｒｉｔｅとする。これにより、トランジスタ１２、トランジスタ１３、及びトランジスタ１５がオフ状態となり、読み出し動作が終了する。以上が図２（Ａ）に示す構成の画素１０の動作の一例である。
なお、図１（Ａ）に示す構成の画素１０、図２（Ａ）に示す構成の画素１０のいずれにおいても、トランジスタ１２及びトランジスタ１３の一方又は両方を、ｐチャネル型トランジスタとしてもよい。また、これ以降の図面に示す構成の画素１０においても、トランジスタ１２及びトランジスタ１３の一方又は両方を、ｐチャネル型トランジスタとしてもよい。この場合であっても、必要に応じて電位の大小関係を入れ替えること等により、画素１０の動作には図１（Ｂ）、図２（Ｂ）等を参照することができる。
＜撮像装置の構成例１＞
図３は、本発明の一態様の撮像装置の構成例を説明するブロック図である。当該撮像装置は、撮像部４１と、信号生成回路４４と、ゲートドライバ回路４２と、ＣＤＳ回路４５と、データドライバ回路４６と、Ａ／Ｄ変換回路４７と、電源回路４８と、を有する。また、撮像部４１には、画素１０がマトリクス状に配列されている。
前述のように、配線２５は、電流源１６の一方の電極と電気的に接続されている。例えば、１本の配線２５が、１個の電流源１６と電気的に接続されている構成とすることができる。なお、画素１０が図２（Ａ）に示す構成である場合、電流源１６を流れる電流の向きは、図３に矢印で示す向きとは逆となる。
信号生成回路４４は、信号線としての機能を有する配線２４を介して、画素１０と電気的に接続されている。例えば、１行の画素１０が、１本の配線２４を介して信号生成回路４４と電気的に接続されている構成とすることができる。
ゲートドライバ回路４２は、ゲート線としての機能を有する配線２２及び配線２３を介して、画素１０と電気的に接続されている。例えば、１行の画素１０が、１本の配線２２、及び１本の配線２３を介してゲートドライバ回路４２と電気的に接続されている構成とすることができる。
ＣＤＳ回路４５は、データ線としての機能を有する配線２５を介して、画素１０と電気的に接続されている。例えば、１列の画素１０が、１本の配線２５を介してＣＤＳ回路４５と電気的に接続されている構成とすることができる。
データドライバ回路４６は、ＣＤＳ回路４５と電気的に接続され、Ａ／Ｄ変換回路４７は、データドライバ回路４６と電気的に接続されている。
電源回路４８は、電源線としての機能を有する配線３１及び配線３５、並びにリセット電源線としての機能を有する配線３３を介して、画素１０と電気的に接続されている。例えば、すべての画素１０が、１本の配線３１、１本の配線３３、及び１本の配線３５を介して電源回路４８と電気的に接続されている構成とすることができる。
信号生成回路４４は、電位Ｖｗｒｉｔｅ及び電位Ｖｒｅａｄを生成する機能を有する。つまり、信号生成回路４４は、画素１０が書き込み動作を行う場合に画素１０に供給する信号である書き込み信号、及び画素１０が読み出し動作を行う場合に画素１０に供給する信号である読み出し信号を生成する機能を有する。
ゲートドライバ回路４２は、トランジスタ１２のオンオフを制御する信号、及びトランジスタ１３のオンオフを制御する信号を生成する機能を有する。例えば、トランジスタ１２がｎチャネル型トランジスタであるとすると、トランジスタ１２をオン状態とする場合は、高電位の信号をゲートドライバ回路４２が生成して当該信号をトランジスタ１２に供給することができる。
図３に示す構成の撮像装置において、電位Ｖｗｒｉｔｅ及び電位Ｖｒｅａｄを生成する機能を有する回路と、トランジスタ１２及びトランジスタ１３のオンオフを制御する信号を生成する機能を有する回路と、が異なっている。これにより、電位Ｖｗｒｉｔｅ及び電位Ｖｒｅａｄと、トランジスタ１２及びトランジスタ１３のオンオフを制御する信号の電位と、を異ならせることができる。例えば、ゲートドライバ回路４２が負電位を生成する機能を有しない場合であっても、電位Ｖｗｒｉｔｅ又は電位Ｖｒｅａｄを負電位とすることができる。これにより、電位Ｖｗｒｉｔｅ及び電位Ｖｒｅａｄを生成する機能を有する回路と、トランジスタ１２及びトランジスタ１３のオンオフを制御する信号を生成する機能を有する回路と、が同一である場合より、例えば電位Ｖｗｒｉｔｅと電位Ｖｒｅａｄとの差を広げることができる。したがって、本発明の一態様の撮像装置のダイナミックレンジを広げることができる。
ＣＤＳ回路４５は、画素１０から出力された撮像データである信号ＯＵＴに対して相関二重サンプリング等を行うことにより、撮像データのノイズを低減する機能を有する。データドライバ回路４６は、保持された撮像データを読み出す画素１０の列を選択する機能を有する。Ａ／Ｄ変換回路４７は、アナログデータである撮像データをデジタルデータに変換する機能を有する。電源回路４８は、電位ＶＰＤ、電位ＶＲＳ、及び電位ＶＰＩを生成する機能を有する。
＜撮像装置の構成例２＞
図４は、本発明の一態様の撮像装置の構成例を説明するブロック図であり、図３に示す構成の変形例である。図４に示す撮像装置の構成は、光センサ４９が設けられている点が、図３に示す撮像装置の構成と異なる。
光センサ４９は、電源回路４８と電気的に接続されている。光センサ４９は、外光の照度を検出する機能を有する。光センサ４９は、光電変換素子１１と同様の構成の素子を有する構成とすることができる。
撮像装置を図４に示す構成とすることにより、リセット電位である電位ＶＲＳを、外光の照度に応じて変化させることができる。例えば、画素１０が図１（Ａ）に示す構成である場合、外光の照度が低い、つまり暗い環境下では電位ＶＲＳを高くし、外光の照度が高い、つまり明るい環境下では電位ＶＲＳを低くすることができる。また、例えば、画素１０が図２（Ａ）に示す構成である場合、暗い環境下では電位ＶＲＳを低くし、明るい環境下では電位ＶＲＳを高くすることができる。以上により、黒潰れ及び白飛びを抑制し、本発明の一態様の撮像装置のダイナミックレンジを高めることができる。
図５は、本発明の一態様の撮像装置の構成例を説明するブロック図であり、図４に示す構成の変形例である。図５に示す撮像装置の構成は、光センサ４９が信号生成回路４４と電気的に接続されている点が、図４に示す撮像装置の構成と異なる。
撮像装置を図５に示す構成とすることにより、電位Ｖｗｒｉｔｅ及び／又は電位Ｖｒｅａｄを、外光の照度に応じて変化させることができる。例えば、暗い環境下では電位Ｖｒｅａｄと電位Ｖｗｒｉｔｅとの差を大きくし、明るい環境下では電位Ｖｒｅａｄと電位Ｖｗｒｉｔｅとの差を小さくすることができる。これにより、黒潰れ及び白飛びを抑制し、本発明の一態様の撮像装置のダイナミックレンジを高めることができる。
＜撮像装置の構成例３＞
図６は、本発明の一態様の撮像装置の構成例を説明するブロック図であり、図３に示す構成の変形例である。図６に示す撮像装置の構成は、検出回路５０が設けられている点が、図３に示す撮像装置の構成と異なる。
検出回路５０は、配線２５と電気的に接続されている。検出回路５０は、配線２５の電位を検出し、検出された電位に応じてゲートドライバ回路４２、信号生成回路４４、及び電源回路４８の動作を制御する機能を有する。検出回路５０を有する撮像装置では、例えば、読み出し動作時における配線２５の電位の高さに応じて、電位ＶＲＳ、電位Ｖｒｅａｄ、又は電位Ｖｗｒｉｔｅの高さを調整することができる。例えば、画素１０が図１（Ａ）に示す構成であるとすると、読み出し動作時における配線２５の電位が高い場合、電位ＶＲＳを低くすることができる。又は、電位Ｖｒｅａｄと電位Ｖｗｒｉｔｅとの差を小さくすることができる。これにより、ノードＦＤの電位を低下させることができるので、白飛びの発生を抑制することができる。
また、例えば、画素１０が図１（Ａ）に示す構成であるとすると、読み出し動作時における配線２５の電位が低い場合、電位ＶＲＳを高くすることができる。又は、電位Ｖｒｅａｄと電位Ｖｗｒｉｔｅとの差を大きくすることができる。これにより、ノードＦＤの電位を上昇させることができるので、黒潰れの発生を抑制することができる。
また、例えば、画素１０が図２（Ａ）に示す構成であるとすると、読み出し動作時における配線２５の電位が低い場合、電位ＶＲＳを高くすることができる。又は、電位Ｖｗｒｉｔｅと電位Ｖｒｅａｄとの差を小さくすることができる。これにより、ノードＦＤの電位を上昇させることができるので、白飛びの発生を抑制することができる。
また、例えば、画素１０が図２（Ａ）に示す構成であるとすると、読み出し動作時における配線２５の電位が高い場合、電位ＶＲＳを低くすることができる。又は、電位Ｖｗｒｉｔｅと電位Ｖｒｅａｄとの差を大きくすることができる。これにより、ノードＦＤの電位を低下させることができるので、黒潰れの発生を抑制することができる。
そして、上記のように電位ＶＲＳ、電位Ｖｒｅａｄ、又は電位Ｖｗｒｉｔｅの高さを調整した後、再度リセット動作、書き込み動作、及び読み出し動作を行うことができる。以上により、本発明の一態様の撮像装置において、白潰れ及び黒飛びの発生を抑制し、ダイナミックレンジを高めることができる。
なお、検出回路５０は、ゲートドライバ回路４２、信号生成回路４４、及び電源回路４８のうちの全ての回路の動作を制御する機能を有していなくてもよい。例えば、電位ＶＲＳに対して、配線２５の電位に応じた調整を行わない場合は、検出回路５０は電源回路４８を制御する機能を有していなくてもよい。
＜撮像装置の構成例４＞
図７は、本発明の一態様の撮像装置の構成例を説明するブロック図であり、図３に示す構成の変形例である。図７に示す撮像装置の構成は、すべての画素１０が、１本の配線２２、及び１本の配線２３を介してゲートドライバ回路４２と電気的に接続されている点が、図３に示す撮像装置の構成と異なる。図７に示す構成の撮像装置において、撮像部４１にはｎ行（ｎは２以上の整数）の画素１０が設けられているとする。
本明細書等において、例えば１行目の画素１０を画素１０［１］と、２行目の画素１０を画素１０［２］と、ｎ行目の画素１０を画素１０［ｎ］と表記する。また、例えば画素１０［１］と電気的に接続されている配線２４を配線２４［１］と、画素１０［２］と電気的に接続されている配線２４を配線２４［２］と、画素１０［ｎ］と電気的に接続されている配線２４を配線２４［ｎ］と表記する。
図７に示す構成の撮像装置では、画素１０への撮像データの書き込みを、グローバルシャッタ方式により行うこととなる。これにより、撮像の同時性を確保することができ、被写体が高速に移動する場合であっても歪の小さい画像を容易に得ることができる。よって、図７に示す構成の撮像装置は、高品位な撮像データを取得することができる。
図８は、図７に示す構成の撮像装置が有する、ｎ行分の画素１０の動作の一例を説明するタイミングチャートである。ここで、画素１０は図１（Ａ）に示す構成であるとする。また、電位Ｖｒｅａｄは電位Ｖｗｒｉｔｅより高いものとする。
本明細書等において、例えば画素１０［１］が有するノードＦＤをノードＦＤ［１］と表記し、画素１０［２］が有するノードＦＤをノードＦＤ［２］と表記し、画素１０［ｎ］が有するノードＦＤをノードＦＤ［ｎ］と表記する。また、例えばノードＦＤ［１］の容量結合係数ｋを容量結合係数ｋ１と表記し、ノードＦＤ［２］の容量結合係数ｋを容量結合係数ｋ２と表記し、ノードＦＤ［ｎ］の容量結合係数ｋを容量結合係数ｋｎと表記する。
時刻Ｔ１乃至時刻Ｔ２において、配線２２及び配線２３の電位を高電位とすると、すべてのトランジスタ１２、及びすべてのトランジスタ１３がオン状態となり、ノードＦＤ［１］乃至ノードＦＤ［ｎ］の電位がリセット電位である電位ＶＲＳとなる。これにより、すべての光電変換素子１１、及びノードＦＤ［１］乃至ノードＦＤ［ｎ］に蓄積された電荷がリセットされる。なお、配線２４［１］乃至配線２４［ｎ］の電位は電位Ｖｗｒｉｔｅとする。
ここで、電位ＶＲＳは、電位“ＶＰＩ＋Ｖｔｈ”以下の電位とすることができ、また前述のようにトランジスタ１５はｎチャネル型のトランジスタである。よって、時刻Ｔ１乃至時刻Ｔ２において、すべてのトランジスタ１５はオフ状態となる。
時刻Ｔ２乃至時刻Ｔ３において、配線２２の電位を高電位、配線２３の電位を低電位とすると、すべてのトランジスタ１２がオン状態となり、すべてのトランジスタ１３がオフ状態となる。これにより、光電変換素子１１に照射された光の照度に応じて光電変換素子１１に蓄積された電荷が、ノードＦＤに転送される。ここで、例えば高電位とすることができる電位ＶＰＤは電位ＶＲＳより高いことから、光電変換素子１１に照射された光の照度に応じてノードＦＤ［１］乃至ノードＦＤ［ｎ］の電位が上昇する。以上により、画素１０［１］乃至画素１０［ｎ］に、グローバルシャッタ方式で撮像データが書き込まれる。なお、配線２４［１］乃至配線２４［ｎ］の電位は電位Ｖｗｒｉｔｅとする。
時刻Ｔ３乃至時刻Ｔ４において、配線２２及び配線２３の電位を低電位とすると、すべてのトランジスタ１２、及びすべてのトランジスタ１３がオフ状態となる。これにより、書き込み動作が終了し、ノードＦＤ［１］乃至ノードＦＤ［ｎ］の電位が保持される。したがって、画素１０［１］乃至画素１０［ｎ］に撮像データが保持される。ここで、前述のように、電位ＶＲＳの高さは、時刻Ｔ２乃至時刻Ｔ４において、光電変換素子１１に照射される光の照度によらずにトランジスタ１５がオフ状態となるように設定することが好ましい。なお、配線２４［１］乃至配線２４［ｎ］の電位は電位Ｖｗｒｉｔｅとする。
時刻Ｔ４乃至時刻Ｔ５において、配線２２及び配線２３の電位を低電位とする。これにより、すべてのトランジスタ１２、及びすべてのトランジスタ１３がオフ状態となる。また、配線２４［１］の電位を電位Ｖｒｅａｄ、配線２４［２］乃至配線２４［ｎ］の電位を電位Ｖｗｒｉｔｅとする。これにより、ノードＦＤ［１］の電位が容量結合によって電位“ｋ１（Ｖｒｅａｄ－Ｖｗｒｉｔｅ）”だけ上昇し、画素１０［１］に設けられたトランジスタ１５がオン状態となる。トランジスタ１５がオン状態となることにより、データ線としての機能を有する配線２５の電位が、ノードＦＤ［１］の電位に対応する電位となる。つまり、画素１０［１］に保持された撮像データが読み出される。
時刻Ｔ５乃至時刻Ｔ６において、配線２２及び配線２３の電位を低電位とし、配線２４［１］乃至配線２４［ｎ］の電位を電位Ｖｗｒｉｔｅとする。これにより、すべてのトランジスタ１２、すべてのトランジスタ１３、及びすべてのトランジスタ１５がオフ状態となり、画素１０［１］に保持された撮像データの読み出しが終了する。
時刻Ｔ６乃至時刻Ｔ７において、配線２２及び配線２３の電位を低電位とする。これにより、すべてのトランジスタ１２、及びすべてのトランジスタ１３がオフ状態となる。また、配線２４［２］の電位を電位Ｖｒｅａｄ、配線２４［１］、及び配線２４［３］乃至配線２４［ｎ］の電位を電位Ｖｗｒｉｔｅとする。これにより、ノードＦＤ［２］の電位が容量結合によって電位“ｋ２（Ｖｒｅａｄ－Ｖｗｒｉｔｅ）”だけ上昇し、画素１０［２］に設けられたトランジスタ１５がオン状態となる。トランジスタ１５がオン状態となることにより、データ線としての機能を有する配線２５の電位が、ノードＦＤ［２］の電位に対応する電位となる。つまり、画素１０［２］に保持された撮像データが読み出される。
時刻Ｔ７乃至時刻Ｔ８において、配線２２及び配線２３の電位を低電位とし、配線２４［１］乃至配線２４［ｎ］の電位を電位Ｖｗｒｉｔｅとする。これにより、すべてのトランジスタ１２、すべてのトランジスタ１３、及びすべてのトランジスタ１５がオフ状態となり、画素１０［２］に保持された撮像データの読み出しが終了する。
また、画素１０［２］に保持された撮像データの読み出しが終了した後、配線２４［３］乃至配線２４［ｎ－１］の電位を順次電位Ｖｒｅａｄとすることにより、画素１０［３］乃至画素１０［ｎ－１］に保持された撮像データが順次読み出される。
時刻Ｔ８乃至時刻Ｔ９において、配線２２及び配線２３の電位を低電位とする。これにより、すべてのトランジスタ１２、及びすべてのトランジスタ１３がオフ状態となる。また、配線２４［ｎ］の電位を電位Ｖｒｅａｄ、配線２４［１］乃至配線２４［ｎ－１］の電位を電位Ｖｗｒｉｔｅとする。これにより、ノードＦＤ［ｎ］の電位が容量結合によって電位“ｋｎ（Ｖｒｅａｄ－Ｖｗｒｉｔｅ）”だけ上昇し、画素１０［ｎ］に設けられたトランジスタ１５がオン状態となる。トランジスタ１５がオン状態となることにより、データ線としての機能を有する配線２５の電位が、ノードＦＤ［ｎ］の電位に対応する電位となる。つまり、画素１０［ｎ］に保持された撮像データが読み出される。
時刻Ｔ９乃至時刻Ｔ１０において、配線２２及び配線２３の電位を低電位とし、配線２４［１］乃至配線２４［ｎ］の電位を電位Ｖｗｒｉｔｅとする。これにより、すべてのトランジスタ１２、すべてのトランジスタ１３、及びすべてのトランジスタ１５がオフ状態となり、画素１０［ｎ］に保持された撮像データの読み出しが終了する。
以上により、すべての画素１０に保持された撮像データについて、読み出しが行われる。ここで、図８に示すように、書き込み動作の終了後、例えばノードＦＤ［ｎ］には長期間電荷を保持する必要がある。このため、前述のように、トランジスタ１２及びトランジスタ１３には、ＯＳトランジスタ等のオフ電流が極めて小さいトランジスタを用いることが好ましい。
＜画素の構成例３＞
図９（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、画素１０の構成例を説明する図であり、図１（Ａ）に示す構成の変形例である。図９（Ａ）に示す画素１０の構成は、トランジスタ１３のソース又はドレインの一方が、光電変換素子１１の一方の電極と電気的に接続されている点が、図１（Ａ）に示す画素１０の構成と異なる。
また、図９（Ｂ）に示す画素１０の構成は、トランジスタ１３が設けられていない点が、図１（Ａ）に示す画素１０の構成と異なる。図９（Ｂ）に示す構成の画素１０では、トランジスタ１２をオン状態とし、また電位ＶＰＤと、ノードＦＤの電位と、の関係が光電変換素子１１に対して順バイアスとなるようにすることで、ノードＦＤの電位をリセットすることができる。例えば、図１（Ａ）に示す電位ＶＲＳと同様に、電位ＶＰＤを負電位とすることで、ノードＦＤの電位をリセットすることができる。
また、図９（Ｃ）、（Ｄ）に示す画素１０の構成は、トランジスタ１２、トランジスタ１３、及びトランジスタ１５にバックゲートを設けている点が、図１（Ａ）に示す画素１０の構成と異なる。図９（Ｃ）に示す構成の画素１０では、トランジスタ１２、トランジスタ１３、及びトランジスタ１５のバックゲートに例えば正電位を供給することにより、当該トランジスタのオン電流を高くすることができ、負電位を供給することにより、当該トランジスタのオフ電流を低くすることができる。
図９（Ｄ）に示す構成の画素１０では、バックゲートがフロントゲートと電気的に接続されている。これにより、バックゲートの電位の制御を簡易なものとしつつ、トランジスタのオン電流を高くし、オフ電流を低くすることができる。
なお、図９（Ｃ）、（Ｄ）を組み合わせる等、それぞれのトランジスタが適切な動作が行えるような構成としてもよい。また、バックゲートが設けられないトランジスタを画素１０が有していてもよい。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の撮像装置の構成例等について説明する。
図１０（Ａ）は、本発明の一態様の撮像装置の構成例を説明する断面図である。図１０（Ａ）では、基板１０１に設けられた光電変換素子１１と、基板１０１にチャネル形成領域が設けられたトランジスタ１２及びトランジスタ１５と、トランジスタ１２及びトランジスタ１５の上に設けられた容量素子１４と、を示している。
基板１０１として、例えばシリコン基板を用いることができる。例えば、単結晶シリコン、非晶質シリコン、微結晶シリコン、多結晶シリコン等を用いることができる。基板１０１としてシリコン基板を用いる場合、トランジスタ１２及びトランジスタ１５等は、Ｓｉトランジスタとなる。
光電変換素子１１において、層１０３ａはｐ＋型領域、層１０３ｂはｐ型領域、層１０３ｃはｎ＋型領域とすることができる。また、層１０３ｂには、層１０３ｃと、配線３１を構成する導電層１０７とを電気的に接続するための領域１０５が設けられる。例えば、領域１０５はｐ＋型領域とすることができる。なお、図１０（Ａ）に示す構成の撮像措置は、表面照射型の撮像装置とすることができる。
図１０（Ｂ）は、一点鎖線Ａ１－Ａ２における切断面の断面図であり、トランジスタ１２のチャネル幅方向の断面図である。なお、トランジスタ１５等、基板１０１に設けられた他のトランジスタのチャネル幅方向の断面も、図１０（Ｂ）に示す構成と同様の構成とすることができる。
図１０（Ｂ）に示すように、トランジスタ１２のチャネル形成領域は、基板１０１の凸部に設けられており、当該凸部を覆うようにゲート電極が設けられる。つまり、図１０（Ａ）、（Ｂ）に示す構成のトランジスタ１２は、フィン型のトランジスタであるということができる。
図１０（Ｃ）は、本発明の一態様の撮像装置の構成例を説明する断面図であり、トランジスタ１２及びトランジスタ１５の構成が、図１０（Ａ）に示す構成の撮像装置と異なる。図１０（Ｃ）では、平坦な基板１０１にトランジスタ１２及びトランジスタ１５が設けられている。よって、図１０（Ｃ）に示す構成のトランジスタ１２及びトランジスタ１５等は、プレーナ型のトランジスタであるということができる。
図１１（Ａ）は、本発明の一態様の撮像装置の構成例を説明する断面図であり、基板１０１に設けられたトランジスタ１５の上に、トランジスタ１２が設けられている。つまり、本発明の一態様の撮像装置を構成するトランジスタが、積層して設けられている。このような構成とすることにより、本発明の一態様の撮像装置が有する画素を微細化することができる。これにより、光電変換素子１１の受光面積を増加させることができ、本発明の一態様の撮像装置が有する画素の光検出感度を増加させることができる。また、Ｓ／Ｎ比を高めることができる。以上により、本発明の一態様の撮像装置は、高品位な撮像データを取得することができる。なお、トランジスタ１３等も、トランジスタ１２と同一の構成とすることができる。
ここで、図１１（Ａ）に示す構成の撮像装置において、トランジスタ１２はＯＳトランジスタとすることができる。これにより、実施の形態１で説明したように容量素子１４に長期間電荷を保持することができるようになるので、本発明の一態様の撮像装置が有する画素への撮像データの書き込みをグローバルシャッタ方式により行うことができる。
図１１（Ｂ）にＯＳトランジスタの詳細を示す。図１１（Ｂ）に示すＯＳトランジスタは、金属酸化物層及び導電層の積層上に絶縁層を設け、当該金属酸化物層に達する溝を当該絶縁層に設けることでソース電極２０５及びドレイン電極２０６を形成する、セルフアライン型の構成である。
ＯＳトランジスタは、金属酸化物層２０７に形成されるチャネル形成領域１１３、ソース領域２０３及びドレイン領域２０４のほか、ゲート電極２０１、及びゲート絶縁膜２０２を有する構成とすることができる。当該溝には少なくともゲート絶縁膜２０２及びゲート電極２０１が設けられる。図１１（Ｂ）に示す構成のＯＳトランジスタでは、金属酸化物層２０７ａの上に金属酸化物層２０７ｂが設けられ、金属酸化物層２０７ｂの上に金属酸化物層２０７ｃ、並びにソース電極２０５及びドレイン電極２０６が設けられている。なお、図１１（Ｂ）等において、例えば金属酸化物層２０７ａ、金属酸化物層２０７ｂ、及び金属酸化物層２０７ｃをまとめて金属酸化物層２０７と表記することができる。
ＯＳトランジスタは、図１１（Ｃ）に示すように、ゲート電極２０１をマスクとして金属酸化物層２０７にソース領域２０３及びドレイン領域２０４を形成するセルフアライン型の構成としてもよい。
又は、図１１（Ｄ）に示すように、ソース電極２０５又はドレイン電極２０６とゲート電極２０１とが重なる領域を有するノンセルフアライン型のトップゲート型トランジスタであってもよい。
図１１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）では、トランジスタ１２がバックゲート電極１１１を有する構成を示している。バックゲート電極１１１に例えば正電位を供給することにより、トランジスタ１２のオン電流を高くすることができ、負電位を供給することにより、トランジスタ１２のオフ電流を低くすることができる。
図１１（Ｅ）は、図１１（Ｂ）に示す一点鎖線Ｂ１－Ｂ２における切断面の断面図であり、トランジスタ１２のチャネル幅方向の断面図である。図１１（Ｅ）に示すように、バックゲート電極１１１は、ゲート絶縁膜２０２等を挟んで対向して設けられるゲート電極２０１と電気的に接続されていてもよい。これにより、バックゲート電極１１１の電位の制御を簡易なものとしつつ、トランジスタ１２のオン電流を高くし、オフ電流を低くすることができる。なお、トランジスタ１２がバックゲート電極１１１を有していなくてもよい。
ＯＳトランジスタが形成される領域とＳｉトランジスタが形成される領域との間には、水素の拡散を防止する機能を有する絶縁層１０９が設けられる。つまり、例えばトランジスタ１５とトランジスタ１２との間には、絶縁層１０９を設けることができる。Ｓｉトランジスタのチャネル形成領域近傍に設けられる絶縁層中の水素は、シリコンのダングリングボンドを終端する。一方、ＯＳトランジスタのチャネル形成領域の近傍に設けられる絶縁層中の水素は、金属酸化物層中にキャリアを生成する要因の一つとなる。
絶縁層１０９により、Ｓｉトランジスタが設けられている層に水素を閉じ込めることでＳｉトランジスタの信頼性を向上させることができる。また、Ｓｉトランジスタが設けられている層からＯＳトランジスタが設けられている層への水素の拡散が抑制されることでＯＳトランジスタの信頼性も向上させることができる。
絶縁層１０９としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
図１２（Ａ）は、本発明の一態様の撮像装置の構成例を説明する断面図であり、図１０（Ａ）に示す構成の変形例である。図１２（Ａ）に示す撮像装置の構成は、トランジスタ１２、容量素子１４、及びトランジスタ１５等と重なる領域を有するように光電変換素子１１が設けられている点が、図１０（Ａ）に示す構成と異なる。ここで、トランジスタ１２、容量素子１４、及びトランジスタ１５等が設けられる層を層１３１とし、光電変換素子１１が設けられる層を層１３３とする。
図１２（Ａ）では、層１３１が有する要素と層１３３が有する要素との電気的な接続を貼り合わせ技術で得る構成例を示している。
層１３１には、絶縁層１２３が設けられ、また絶縁層１２３に埋設された領域を有するように導電層１１５、及び導電層１１７が設けられる。導電層１１５は、トランジスタ１２のソース又はドレインの一方と電気的に接続されている。導電層１１７は、導電層１０７と電気的に接続されている。また、絶縁層１２３、導電層１１５、及び導電層１１７は、それぞれ高さが一致するように平坦化されている。
層１３３には、絶縁層１２５が設けられ、また絶縁層１２５に埋設された領域を有するように導電層１１９、及び導電層１２１が設けられる。絶縁層１２５は絶縁層１２３と接する領域を有し、導電層１１５は導電層１１９と接する領域を有し、導電層１１７は導電層１２１と接する領域を有する。以上により、トランジスタ１２のソース又はドレインの一方は、導電層１１５及び導電層１１９を介して層１０３ａと電気的に接続され、導電層１０７は、導電層１１７、導電層１２１、及び領域１０５を介して層１０３ｃと電気的に接続される。また、絶縁層１２５、導電層１１９、及び導電層１２１は、それぞれ高さが一致するように平坦化されている。
ここで、導電層１１５及び導電層１１９は、主成分が同一の金属元素であることが好ましい。また、導電層１１７及び導電層１２１は、主成分が同一の金属元素であることが好ましい。さらに、絶縁層１２３及び絶縁層１２５は、同一の成分で構成されていることが好ましい。
例えば、導電層１１５、導電層１１７、導電層１１９、及び導電層１２１には、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、Ｐｔ又はＡｕ等を用いることができる。接合のしやすさから、好ましくはＣｕ、Ａｌ、Ｗ、又はＡｕを用いる。また、絶縁層１２３及び絶縁層１２５には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタン等を用いることができる。
つまり、導電層１１５及び導電層１１９の組み合わせと、導電層１１７及び導電層１２１の組み合わせのそれぞれに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層１２３及び絶縁層１２５のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層１３１と層１３３の境を接合位置とする、貼り合わせを行うことができる。
当該貼り合わせによって、導電層１１５及び導電層１１９の組み合わせと、導電層１１７及び導電層１２１の組み合わせのそれぞれの電気的な接続を得ることができる。また、絶縁層１２３及び絶縁層１２５の機械的な強度を有する接続を得ることができる。
金属層同士の接合には、表面の酸化膜及び不純物の吸着層等をスパッタリング処理等で除去し、清浄化及び活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。又は、温度と圧力を併用して表面同士を接合する拡散接合法等を用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
また、絶縁層同士の接合には、研磨等によって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法等を用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
層１３１と、層１３３を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法及び親水性接合法を組み合わせて行えばよい。
例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行った後に親水性処理を行って接合する方法等を用いることができる。また、金属層の表面をＡｕ等の難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
図１２（Ａ）に示す構成の撮像装置では、矢印の方向から光を照射することができる。つまり、図１２（Ａ）に示す構成の撮像装置は、裏面照射型の撮像装置とすることができる。これにより、撮像装置に入射された光が、撮像装置に設けられた配線等によって遮られることを抑制することができる。これにより、光電変換素子１１の受光面積を増加させることができ、本発明の一態様の撮像装置が有する画素の光検出感度を増加させることができる。また、Ｓ／Ｎ比を高めることができる。以上により、本発明の一態様の撮像装置は、高品位な撮像データを取得することができる。
図１２（Ｂ）は、本発明の一態様の撮像装置の構成例を説明する断面図であり、図１２（Ａ）に示す構成の変形例である。図１２（Ｂ）に示す撮像装置の構成は、光電変換素子１１が層１０４ａと、層１０４ｂと、層１０４ｃと、層１０４ｄとの積層構成である点で、図１２（Ａ）に示す撮像装置の構成と異なる。層１０４ａ及び層１０４ｄは電極としての機能を有し、層１０４ｂ及び層１０４ｃは光電変換部としての機能を有する。
図１２（Ｂ）に示す構成の撮像装置において、層１３３は層１３１上に直接形成することができる。層１０４ａは、トランジスタ１２のソース又はドレインの一方と電気的に接続されている。層１０４ｄは、導電層１２７を介して導電層１０７と電気的に接続されている。
層１０４ａは、低抵抗の金属層等とすることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀、又はそれらの積層を用いることができる。
層１０４ｄは、可視光に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム－錫酸化物、ガリウム－亜鉛酸化物、インジウム－ガリウム－亜鉛酸化物、又はグラフェン等を用いることができる。なお、層１０４ｄを省く構成とすることもできる。
光電変換部の層１０４ｂ、及び層１０４ｃは、例えばセレン系材料を光電変換層としたｐｎ接合型フォトダイオードの構成とすることができる。当該構成とする場合、層１０４ｂとしてはｐ型半導体であるセレン系材料を用い、層１０４ｃとしてはｎ型半導体であるガリウム酸化物等を用いることが好ましい。
セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高いという特性を有する。当該光電変換素子では、アバランシェ増倍を利用することにより、入射される光量に対する電子の増幅を大きくすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層を薄膜で作製できる等の生産上の利点を有する。セレン系材料の薄膜は、真空蒸着法又はスパッタ法等を用いて形成することができる。
セレン系材料としては、例えば単結晶セレン及び多結晶セレン等の結晶性セレンを用いることができる。又は、非晶質セレンを用いることができる。又は、銅、インジウム、セレンの化合物（ＣＩＳ）を用いることができる。又は、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を用いることができる。
ｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、又はそれらが混在した酸化物等を用いることができる。また、これらの材料は正孔注入阻止層としての機能も有し、暗電流を小さくすることもできる。
なお、光電変換素子１１は、有機光導電膜を有する構成としてもよい。この場合、層１０４ｂは、ホール輸送層と、光電変換層と、電子輸送層と、が積層して設けられた構成とすることができる。ここで、ホール輸送層としては、例えば酸化モリブデン等を用いることができる。また、電子輸送層としては、例えば、Ｃ６０、Ｃ７０等のフラーレン、又はそれらの誘導体等を用いることができる。さらに、光電変換層としては、ｎ型有機半導体及びｐ型有機半導体の混合層（バルクヘテロ接合構造）を用いることができる。
図１３（Ａ）は、本発明の一態様の撮像装置の構成例を説明する断面図であり、図１１（Ａ）に示す構成の変形例である。図１３（Ａ）に示す撮像装置の構成は、トランジスタ１２、容量素子１４、及びトランジスタ１５等と重なる領域を有するように光電変換素子１１が設けられている点が、図１１（Ａ）に示す構成と異なる。つまり、容量素子１４及びトランジスタ１５等と、トランジスタ１２等と、光電変換素子１１と、がそれぞれ積層して設けられている点が、図１１（Ａ）に示す構成と異なる。ここで、容量素子１４及びトランジスタ１５等が設けられる層を層１３１、トランジスタ１２等が設けられる層を層１３２、光電変換素子１１が設けられる層を層１３３とする。
図１３（Ａ）では、層１３２が有する要素と層１３３が有する要素との電気的な接続を貼り合わせ技術で得る構成例を示している。また、図１３（Ａ）に示す構成の撮像装置も、図１２（Ａ）に示す構成の撮像装置と同様に、矢印の方向から光を照射することができる。つまり、裏面照射型の撮像装置とすることができる。
図１３（Ｂ）は、本発明の一態様の撮像装置の構成例を説明する断面図であり、図１３（Ａ）に示す構成の変形例である。図１３（Ｂ）に示す撮像装置の構成は、光電変換素子１１が図１２（Ｂ）と同様に層１０４ａと、層１０４ｂと、層１０４ｃと、層１０４ｄとの積層構成である点で、図１３（Ａ）に示す撮像装置の構成と異なる。
図１３（Ｂ）に示す構成の撮像装置において、層１３３は層１３２上に直接形成することができる。また、図１２（Ｂ）に示す構成の撮像装置と同様に、層１０４ａは、トランジスタ１２のソース又はドレインの一方と電気的に接続され、層１０４ｄは、導電層１２７を介して導電層１０７と電気的に接続されている。
図１４（Ａ）は、本発明の一態様の撮像装置の画素にカラーフィルタ等を付加した例を示す斜視図である。当該斜視図では、複数の画素の断面もあわせて図示している。光電変換素子１１の上には、絶縁層１８０が形成される。絶縁層１８０は可視光に対して透光性の高い酸化シリコン膜等を用いることができる。また、パッシベーション膜として窒化シリコン膜を積層してもよい。また、反射防止膜として、酸化ハフニウム等の誘電体膜を積層してもよい。
絶縁層１８０上には、遮光層１８１が形成されてもよい。遮光層１８１は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層１８１には、アルミニウム、タングステン等の金属層を用いることができる。また、当該金属層と、反射防止膜としての機能を有する誘電体膜とを積層してもよい。
絶縁層１８０及び遮光層１８１上には、平坦化膜として有機樹脂層１８２を設けることができる。また、画素別にカラーフィルタ１８３（カラーフィルタ１８３ａ、カラーフィルタ１８３ｂ、カラーフィルタ１８３ｃ）が形成される。例えば、カラーフィルタ１８３ａ、カラーフィルタ１８３ｂ、及びカラーフィルタ１８３ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）等の色を割り当てることにより、カラー画像を得ることができる。
カラーフィルタ１８３上には、可視光に対して透光性を有する絶縁層１８６等を設けることができる。
また、図１４（Ｂ）に示すように、カラーフィルタ１８３の代わりに光学変換層１８５を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
例えば、光学変換層１８５に可視光線の波長以下の光を遮るフィルタを用いれば、赤外線撮像装置とすることができる。また、光学変換層１８５に近赤外線の波長以下の光を遮るフィルタを用いれば、遠赤外線撮像装置とすることができる。また、光学変換層１８５に可視光線の波長以上の光を遮るフィルタを用いれば、紫外線撮像装置とすることができる。
また、光学変換層１８５にシンチレータを用いれば、Ｘ線撮像装置等に用いる放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により、可視光線又は紫外光線等の光（蛍光）に変換される。そして、当該光を光電変換素子１１で検知することにより画像データを取得する。また、放射線検出器等に当該構成の撮像装置を用いてもよい。
シンチレータは、Ｘ線又はガンマ線等の放射線が照射されると、そのエネルギーを吸収して可視光又は紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯ等を樹脂又はセラミックスに分散させたものを用いることができる。
なお、セレン系材料を用いた光電変換素子１１においては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
また、図１４（Ｃ）に示すように、カラーフィルタ１８３上にマイクロレンズアレイ１８４を設けてもよい。マイクロレンズアレイ１８４が有する個々のレンズを通る光が直下のカラーフィルタ１８３を通り、光電変換素子１１に照射されるようになる。また、図１４（Ｂ）に示す光学変換層１８５上にマイクロレンズアレイ１８４を設けてもよい。
以下では、イメージセンサチップを収めたパッケージ及びカメラモジュールの一例について説明する。当該イメージセンサチップには、上記撮像装置の構成を用いることができる。
図１５（Ａ１）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップを固定するパッケージ基板４１０及びカバーガラス４２０、並びに両者を接着する接着剤４３０等を有する。
図１５（Ａ２）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ４４０としたＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）、又はＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）等を有していてもよい。
図１５（Ａ３）は、カバーガラス４２０の一部、及び接着剤４３０の一部を省いて図示したパッケージの斜視図である。パッケージ基板４１０上には電極パッド４６０が形成され、電極パッド４６０及びバンプ４４０はスルーホール４４２を介して電気的に接続されている。電極パッド４６０は、イメージセンサチップ４５０とワイヤ４７０によって電気的に接続されている。
また、図１５（Ｂ１）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップを固定するパッケージ基板４１１、レンズカバー４２１、及びレンズ４３５等を有する。
図１５（Ｂ２）は、当該カメラモジュールの下面側の外観斜視図である。パッケージの下面及び側面には、実装用のランド４４１が設けられたＱＦＮ（Ｑｕａｄ ｆｌａｔ ｎｏ－ｌｅａｄ ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）、又は前述したＢＧＡが設けられていてもよい。
図１５（Ｂ３）は、レンズカバー４２１及びレンズ４３５の一部を省いて図示したモジュールの斜視図である。パッケージ基板４１１及びイメージセンサチップ４５１の間には撮像装置の駆動回路及び信号変換回路等の機能を有するＩＣチップ４９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）としての構成を有している。図１５（Ｂ３）には示していないが、ランド４４１は電極パッド４６１と電気的に接続されている。また、電極パッド４６１はイメージセンサチップ４５１又はＩＣチップ４９０と、ワイヤ４７１によって電気的に接続されている。
イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、及び電子機器に組み込むことができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
本実施の形態は、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、又はその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、又はその近傍のサイズで混合した状態をモザイク状、又はパッチ状ともいう。
なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種が含まれていてもよい。
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳ（ＣＡＣ－ＯＳの中でもＩｎ－Ｇａ－Ｚｎ酸化物を、特にＣＡＣ－ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、又はインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、及びＺ２は０よりも大きい実数）とする。）等と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、又はガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、及びＺ４は０よりも大きい実数）とする。）等と、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、又はＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ－ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、及びＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、又はＩｎ（１＋ｘ０）Ｇａ（１－ｘ０）Ｏ３（ＺｎＯ）ｍ０（－１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、又はＣＡＡＣ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ－ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ－ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ－ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ－ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ－ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種が含まれている場合、ＣＡＣ－ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ－ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ－ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つ又は複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ－ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ－ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ－ｏｆ－ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折測定から、測定領域のａ－ｂ面方向、及びｃ軸方向の配向は見られないことが分かる。
またＣＡＣ－ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域（リング領域）と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ－ＯＳの結晶構造が、平面方向、及び断面方向において、配向性を有さないｎｃ（ｎａｎｏ－ｃｒｙｓｔａｌ）構造を有することがわかる。
また例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ－ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ－ＯＳは、ＧａＯＸ３等が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域は、ＧａＯＸ３等が主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、金属酸化物としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域が、金属酸化物中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３等が主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３等が主成分である領域が、金属酸化物中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
従って、ＣＡＣ－ＯＳを半導体素子に用いた場合、ＧａＯＸ３等に起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、及び高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ－ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ－ＯＳは、ディスプレイをはじめとするさまざまな半導体装置に最適である。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、本発明の一態様の撮像装置を用いることができる電子機器について説明する。
本発明の一態様の撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置又は画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機等が挙げられる。これら電子機器の具体例を図１６（Ａ）乃至（Ｆ）に示す。
図１６（Ａ）は、携帯電話機９１０の一例であり、筐体９１１、表示部９１２、操作ボタン９１３、外部接続ポート９１４、スピーカ９１５、差込口９１６、カメラ９１７、イヤホン差込口９１８等を有する。携帯電話機９１０は、表示部９１２にタッチセンサを設けることができる。電話を掛ける、或いは文字を入力する等のあらゆる操作は、指又はスタイラス等で表示部９１２に触れることで行うことができる。また、差込口９１６には、ＳＤカード等のメモリーカードをはじめとして、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置を差し込むことができる。
携帯電話機９１０による撮像データ取得のための要素に本発明の一態様の撮像装置、及びその動作方法を適用することができる。これにより、携帯電話機９１０は、高品位な撮像データを取得することができる。
図１６（Ｂ）は、携帯データ端末９２０の一例であり、筐体９２１、表示部９２２、スピーカ９２３、カメラ９２４等を有する。表示部９２２が有するタッチパネル機能により情報の入出力を行うことができる。また、カメラ９２４で取得した画像から文字等を認識し、スピーカ９２３で当該文字を音声出力することができる。
携帯データ端末９２０による撮像データ取得のための要素に本発明の一態様の撮像装置、及びその動作方法を適用することができる。これにより、携帯データ端末９２０は、高品位な撮像データを取得することができる。
図１６（Ｃ）は、腕時計型の情報端末９３０の一例であり、筐体兼リストバンド９３１、表示部９３２、操作ボタン９３３、外部接続ポート９３４、カメラ９３５等を有する。表示部９３２は、情報端末９３０の操作を行うためのタッチパネルが設けられる。筐体兼リストバンド９３１、及び表示部９３２は可撓性を有し、身体への装着性が優れている。
情報端末９３０による撮像データ取得のための要素に本発明の一態様の撮像装置、及びその動作方法を適用することができる。これにより、情報端末９３０は、高品位な撮像データを取得することができる。
図１６（Ｄ）は、ビデオカメラ９４０の一例であり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６、スピーカ９４７、マイク９４８等を有する。操作キー９４４及びレンズ９４５は、第１筐体９４１に設けることができ、表示部９４３は、第２筐体９４２に設けることができる。
ビデオカメラ９４０による撮像データ取得のための要素に本発明の一態様の撮像装置、及びその動作方法を適用することができる。これにより、ビデオカメラ９４０は、高品位な撮像データを取得することができる。
図１６（Ｅ）は、デジタルカメラ９５０の一例であり、筐体９５１、シャッターボタン９５２、発光部９５３、レンズ９５４等を有する。デジタルカメラ９５０による撮像データ取得のための要素に本発明の一態様の撮像装置、及びその動作方法を適用することができる。これにより、デジタルカメラ９５０は、高品位な撮像データを取得することができる。
図１６（Ｆ）は、監視カメラ９６０の一例であり、取付具９６１、筐体９６２、レンズ９６３等を有する。監視カメラ９６０は、取付具９６１により壁又は天井等に取り付けることができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、又はビデオカメラとも呼ばれる。
監視カメラ９６０による撮像データ取得のための要素に本発明の一態様の撮像装置、及びその動作方法を適用することができる。これにより、監視カメラ９６０は、高品位な撮像データを取得することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
１０：画素、１１：光電変換素子、１２：トランジスタ、１３：トランジスタ、１４：容量素子、１５：トランジスタ、１６：電流源、２２：配線、２３：配線、２４：配線、２５：配線、３１：配線、３３：配線、３５：配線、３６：配線、４１：撮像部、４２：ゲートドライバ回路、４４：信号生成回路、４５：ＣＤＳ回路、４６：データドライバ回路、４７：Ａ／Ｄ変換回路、４８：電源回路、４９：光センサ、５０：検出回路、１０１：基板、１０３ａ：層、１０３ｂ：層、１０３ｃ：層、１０４ａ：層、１０４ｂ：層、１０４ｃ：層、１０４ｄ：層、１０５：領域、１０７：導電層、１０９：絶縁層、１１１：バックゲート電極、１１３：チャネル形成領域、１１５：導電層、１１７：導電層、１１９：導電層、１２１：導電層、１２３：絶縁層、１２５：絶縁層、１２７：導電層、１３１：層、１３２：層、１３３：層、１８０：絶縁層、１８１：遮光層、１８２：有機樹脂層、１８３：カラーフィルタ、１８３ａ：カラーフィルタ、１８３ｂ：カラーフィルタ、１８３ｃ：カラーフィルタ、１８４：マイクロレンズアレイ、１８５：光学変換層、１８６：絶縁層、２０１：ゲート電極、２０２：ゲート絶縁膜、２０３：ソース領域、２０４：ドレイン領域、２０５：ソース電極、２０６：ドレイン電極、２０７：金属酸化物層、２０７ａ：金属酸化物層、２０７ｂ：金属酸化物層、２０７ｃ：金属酸化物層、４１０：パッケージ基板、４１１：パッケージ基板、４２０：カバーガラス、４２１：レンズカバー、４３０：接着剤、４３５：レンズ、４４０：バンプ、４４１：ランド、４４２：スルーホール、４５０：イメージセンサチップ、４５１：イメージセンサチップ、４６０：電極パッド、４６１：電極パッド、４７０：ワイヤ、４７１：ワイヤ、４９０：ＩＣチップ、９１０：携帯電話機、９１１：筐体、９１２：表示部、９１３：操作ボタン、９１４：外部接続ポート、９１５：スピーカ、９１６：差込口、９１７：カメラ、９１８：イヤホン差込口、９２０：携帯データ端末、９２１：筐体、９２２：表示部、９２３：スピーカ、９２４：カメラ、９３０：情報端末、９３１：筐体兼リストバンド、９３２：表示部、９３３：操作ボタン、９３４：外部接続ポート、９３５：カメラ、９４０：ビデオカメラ、９４１：筐体、９４２：筐体、９４３：表示部、９４４：操作キー、９４５：レンズ、９４６：接続部、９４７：スピーカ、９４８：マイク、９５０：デジタルカメラ、９５１：筐体、９５２：シャッターボタン、９５３：発光部、９５４：レンズ、９６０：監視カメラ、９６１：取付具、９６２：筐体、９６３：レンズ

Claims (9)

  1. 画素を有し、
    前記画素は、光電変換素子と、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
    前記光電変換素子の一方の電極は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのゲートは、前記容量素子の一方の電極と電気的に接続されている撮像装置の動作方法であって、
    第１の期間において、前記容量素子の他方の電極に第１の電位を供給し、かつ前記第１のトランジスタをオン状態とすることにより、前記光電変換素子に照射された光の照度に対応する撮像データを前記画素に書き込み、
    第２の期間において、前記容量素子の他方の電極に第２の電位を供給することにより、前記撮像データを前記画素から読み出す撮像装置の動作方法。
  2. 請求項１において、
    前記第１の期間において、前記第２のトランジスタはオフ状態であり、
    前記第２の期間において、前記第２のトランジスタはオン状態である撮像装置の動作方法。
  3. 請求項１又は２において、
    前記第２のトランジスタは、ｎチャネル型トランジスタであり、
    前記第２の電位は、前記第１の電位より高い撮像装置の動作方法。
  4. 請求項１又は２において、
    前記第２のトランジスタは、ｐチャネル型トランジスタであり、
    前記第２の電位は、前記第１の電位より低い撮像装置の動作方法。
  5. 画素を有し、
    前記画素は、光電変換素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、を有し、
    前記光電変換素子の一方の電極は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記容量素子の一方の電極と電気的に接続されている撮像装置の動作方法であって、
    第１の期間において、前記第３のトランジスタをオン状態とすることにより、前記第２のトランジスタのゲートの電位をリセットし、
    第２の期間において、前記容量素子の他方の電極に第１の電位を供給し、かつ前記第１のトランジスタをオン状態、前記第３のトランジスタをオフ状態とすることにより、前記光電変換素子に照射された光の照度に対応する撮像データを前記画素に書き込み、
    第３の期間において、前記容量素子の他方の電極に第２の電位を供給することにより、前記撮像データを前記画素から読み出す撮像装置の動作方法。
  6. 請求項５において、
    前記第１及び第２の期間において、前記第２のトランジスタはオフ状態であり、
    前記第３の期間において、前記第２のトランジスタはオン状態である撮像装置の動作方法。
  7. 請求項５又は６において、
    前記第２のトランジスタは、ｎチャネル型トランジスタであり、
    前記第２の電位は、前記第１の電位より高い撮像装置の動作方法。
  8. 請求項５又は６において、
    前記第２のトランジスタは、ｐチャネル型トランジスタであり、
    前記第２の電位は、前記第１の電位より低い撮像装置の動作方法。
  9. 請求項１乃至８のいずれか一項において、
    前記第１のトランジスタは、チャネル形成領域に金属酸化物を有し、
    前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ又はＨｆ）と、を有する撮像装置の動作方法。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011119711A (ja) 2009-11-06 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体装置
WO2016158439A1 (ja) 2015-03-31 2016-10-06 ソニー株式会社 固体撮像素子、撮像装置、並びに電子機器
JP2017022706A (ja) 2015-07-07 2017-01-26 株式会社半導体エネルギー研究所 撮像装置およびその動作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI442368B (zh) * 2006-10-26 2014-06-21 Semiconductor Energy Lab 電子裝置，顯示裝置，和半導體裝置，以及其驅動方法
WO2011099360A1 (en) * 2010-02-12 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
DE112011102837B4 (de) * 2010-08-27 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Speichereinrichtung und Halbleitereinrichtung mit Doppelgate und Oxidhalbleiter
JP2015186069A (ja) * 2014-03-25 2015-10-22 キヤノン株式会社 光電変換装置及びその駆動方法
US10389961B2 (en) 2015-04-09 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
US10896923B2 (en) * 2015-09-18 2021-01-19 Semiconductor Energy Laboratory Co., Ltd. Method of operating an imaging device with global shutter system
JP6802653B2 (ja) * 2016-07-15 2020-12-16 株式会社ジャパンディスプレイ 表示装置
WO2019009023A1 (ja) * 2017-07-05 2019-01-10 パナソニックＩｐマネジメント株式会社 撮像装置
CN108259790B (zh) * 2018-04-02 2020-10-30 锐芯微电子股份有限公司 图像传感器像素电路及其工作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011119711A (ja) 2009-11-06 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体装置
WO2016158439A1 (ja) 2015-03-31 2016-10-06 ソニー株式会社 固体撮像素子、撮像装置、並びに電子機器
JP2017022706A (ja) 2015-07-07 2017-01-26 株式会社半導体エネルギー研究所 撮像装置およびその動作方法

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