WO2022018561A1 - 撮像装置および電子機器 - Google Patents

撮像装置および電子機器 Download PDF

Info

Publication number
WO2022018561A1
WO2022018561A1 PCT/IB2021/056222 IB2021056222W WO2022018561A1 WO 2022018561 A1 WO2022018561 A1 WO 2022018561A1 IB 2021056222 W IB2021056222 W IB 2021056222W WO 2022018561 A1 WO2022018561 A1 WO 2022018561A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
circuit
transistor
pixel
image pickup
Prior art date
Application number
PCT/IB2021/056222
Other languages
English (en)
French (fr)
Inventor
佐藤駿介
米田誠一
根来雄介
廣瀬丈也
山崎舜平
Original Assignee
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
Priority to US18/008,302 priority Critical patent/US20230179888A1/en
Priority to JP2022538486A priority patent/JPWO2022018561A1/ja
Priority to CN202180043372.0A priority patent/CN116018818A/zh
Priority to KR1020227045104A priority patent/KR20230047331A/ko
Priority to DE112021003951.2T priority patent/DE112021003951T5/de
Publication of WO2022018561A1 publication Critical patent/WO2022018561A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/5443—Sum of products
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14665—Imagers using a photoconductor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors

Definitions

  • One aspect of the present invention relates to an image pickup apparatus.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical field of one aspect of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter). Therefore, more specifically, the technical fields of one aspect of the present invention disclosed in the present specification include semiconductor devices, display devices, liquid crystal display devices, light emitting devices, lighting devices, power storage devices, storage devices, image pickup devices, and the like.
  • the operation method or the manufacturing method thereof can be given as an example.
  • the semiconductor device refers to all devices that can function by utilizing the semiconductor characteristics.
  • Transistors and semiconductor circuits are one aspect of semiconductor devices.
  • the storage device, the display device, the image pickup device, and the electronic device may have a semiconductor device.
  • Patent Document 1 discloses an image pickup apparatus having an oxide semiconductor and using a transistor having an extremely low off-current in a pixel circuit.
  • Patent Document 2 discloses a technique for adding a calculation function to an image pickup apparatus.
  • Imaging devices installed in mobile devices and the like have a general function of acquiring high-resolution images. In the next generation, it is required that the image pickup device be equipped with more intelligent functions.
  • the image data (analog data) acquired by the image pickup apparatus is converted into digital data, and after being taken out to the outside, image processing is performed as necessary. If the processing can be performed in the image pickup apparatus, the cooperation with an external device becomes faster and the convenience of the user is improved. In addition, the load and power consumption of peripheral devices can be reduced.
  • the image pickup device in order to give the image pickup device a function, it is preferable to stack elements such as an increasing number of circuits. For example, by providing a plurality of circuits so as to overlap with the pixel circuit, it is possible to suppress an increase in the area, and it is possible to form a high-performance and small-sized image pickup device. Further, the wiring length can be shortened between the stacked circuits, and high-speed and low power consumption operation can be realized.
  • one of the objects of the present invention is to provide an image pickup apparatus capable of performing image processing.
  • one of the purposes is to provide a high-performance and small-sized image pickup device.
  • one of the purposes is to provide an image pickup apparatus capable of high-speed operation.
  • one of the purposes is to provide an image pickup device with low power consumption.
  • one of the purposes is to provide a highly reliable image pickup apparatus.
  • one of the purposes is to provide a new image pickup device or the like.
  • one of the purposes is to provide a driving method for the image pickup apparatus.
  • one of the purposes is to provide a new semiconductor device or the like.
  • One aspect of the present invention relates to an image pickup apparatus having an image processing function and capable of high-speed operation.
  • One aspect of the present invention is an image pickup apparatus having a plurality of pixel blocks, wherein the pixel block has a first layer and a second layer, and the first layer is a second layer.
  • the pixel block has an overlapping region, and the pixel block has a plurality of pixel circuits and a plurality of first storage circuits in the first layer, and a plurality of product-sum calculation circuits and a plurality of layers in the second layer.
  • a first binarization circuit, a plurality of second binarization circuits, and a pixel circuit and a first storage circuit are image pickup devices having a transistor having a metal oxide in a channel forming region. be.
  • Another aspect of the present invention is an image pickup apparatus having a plurality of pixel blocks, wherein the pixel block has a first layer, a second layer, and a third layer, and the first layer.
  • the layers are located between the second layer and the third layer, or the third layer is between the first layer and the second layer, and the first to third layers are located on each other.
  • the pixel block has a plurality of overlapping regions, and the pixel block has a plurality of pixel circuits in the first layer, and a plurality of product-sum calculation circuits, a plurality of first binarization circuits, and a plurality of pixels in the second layer.
  • the second binarization circuit of the above, the third layer has a plurality of first storage circuits, and the pixel circuit and the first storage circuit have a metal oxide in the channel forming region. It is an image pickup device having a transistor.
  • the product-sum calculation circuit, the first binarization circuit and the second binarization circuit preferably have a transistor having silicon in the channel formation region.
  • the pixel circuit and the first binarization circuit have the same number, and the pixel circuit can be electrically connected to one first binarization circuit.
  • One first binarization circuit can be electrically connected to a plurality of product-sum operation circuits.
  • One first storage circuit can be electrically connected to a plurality of product-sum operation circuits.
  • the product-sum calculation circuit and the second binarization circuit have the same number, and one product-sum calculation circuit can be electrically connected to one second binarization circuit.
  • the drive circuit of the pixel circuit and the drive circuit of the first storage circuit can be provided in the second layer.
  • the input terminal of the second storage circuit is electrically connected to a plurality of second binarization circuits, and the output terminal of the second storage circuit is a plurality of products. It may be electrically connected to the sum calculation circuit.
  • the third storage circuit has a third storage circuit and a third binarization circuit, and the third storage circuit is electrically connected to a plurality of product-sum operation circuits via the third binarization circuit. It may have been done.
  • the second storage circuit, the third storage circuit, and the third binarization circuit can be provided in the second layer.
  • the metal oxide preferably contains In, Zn, and M (where M is one or more of Al, Ti, Ga, Ge, Sn, Y, Zr, La, Ce, Nd, or Hf).
  • an image pickup apparatus capable of performing image processing.
  • a low power consumption imaging device can be provided.
  • a highly reliable image pickup device can be provided.
  • a new image pickup device or the like can be provided.
  • a new semiconductor device or the like can be provided.
  • FIG. 1 is a diagram illustrating an image pickup apparatus.
  • 2A to 2C are diagrams for explaining the pixel portion.
  • FIG. 3 is a diagram illustrating a pixel block.
  • FIG. 4 is a diagram illustrating a pixel block.
  • FIG. 5 is a diagram illustrating a pixel block.
  • FIG. 6A is a diagram illustrating a product-sum calculation circuit.
  • FIG. 6B is a diagram illustrating a binarization circuit.
  • FIG. 7 is a diagram illustrating a pixel block.
  • FIG. 8 is a diagram illustrating a pixel block and a readout circuit.
  • FIG. 9 is a timing chart illustrating the operation of the read circuit.
  • 10A to 10C are diagrams illustrating a pixel circuit.
  • FIG. 1 is a diagram illustrating an image pickup apparatus.
  • FIG. 3 is a diagram illustrating a pixel block.
  • FIG. 4 is a diagram illustrating a pixel block.
  • FIG. 5 is
  • 11A is a diagram illustrating a storage circuit.
  • 11B and 11C are diagrams illustrating memory cells.
  • 12A and 12B are diagrams illustrating the layout of the pixel circuit.
  • FIG. 13 is a diagram illustrating an operation of reading data from a pixel block.
  • FIG. 14 is a diagram illustrating a data distribution operation to pixel blocks.
  • FIG. 15A is a diagram illustrating an operation of reading data from a pixel block.
  • FIG. 15B is a diagram illustrating the circuit 25.
  • FIG. 16A is a diagram illustrating a readout circuit.
  • FIG. 16B is a timing chart illustrating the operation of the readout circuit.
  • 17A to 17D are diagrams illustrating the configuration of pixels of the image pickup apparatus.
  • FIG. 18A to 18C are diagrams illustrating the configuration of the photoelectric conversion device.
  • FIG. 19 is a cross-sectional view illustrating the pixels.
  • 20A to 20C are diagrams illustrating Si transistors.
  • FIG. 21 is a cross-sectional view illustrating the pixels.
  • FIG. 22 is a cross-sectional view illustrating the pixels.
  • FIG. 23 is a cross-sectional view illustrating the pixels.
  • 24A to 24D are diagrams illustrating an OS transistor.
  • FIG. 25 is a cross-sectional view illustrating the pixels.
  • FIG. 26 is a cross-sectional view illustrating the pixels.
  • FIG. 27 is a cross-sectional view illustrating the pixels.
  • 28A to 28C are perspective views (cross-sectional views) illustrating the pixels.
  • FIG. 19 is a cross-sectional view illustrating the pixels.
  • 20A to 20C are diagrams illustrating Si transistors.
  • FIG. 21 is a cross-sectional view illustrating the pixels.
  • 29A is a diagram illustrating a package containing an imaging device.
  • FIG. 29B is a diagram illustrating a module containing an image pickup device.
  • 30A to 30F are diagrams illustrating an electronic device.
  • 31A and 31B are diagrams illustrating a moving body.
  • the element may be composed of a plurality of elements if there is no functional inconvenience.
  • a plurality of transistors operating as switches may be connected in series or in parallel.
  • the capacitor may be divided and arranged at a plurality of positions.
  • one conductor may have a plurality of functions such as wiring, electrodes, and terminals, and in the present specification, a plurality of names may be used for the same element. Further, even if the elements are shown to be directly connected on the circuit diagram, the elements may actually be connected via one or a plurality of conductors. , In the present specification, such a configuration is also included in the category of direct connection.
  • One aspect of the present invention is an image pickup apparatus having additional functions such as image processing.
  • the imaging device binarizes the analog data (image data) acquired in the imaging operation at the pixel unit, and performs a product-sum calculation using the binarized data.
  • a storage circuit is provided in the pixel unit to hold a weighting coefficient (also called weight data or filter) used in the product-sum operation. Therefore, the calculation can be performed without reading the weighting coefficient from the outside each time, and the power consumption can be reduced.
  • the wiring length between the circuits can be shortened by forming the pixel circuit, the storage circuit, and the like by stacking the product-sum calculation circuit and the like, and the power consumption is low. Can perform operation and high-speed operation. Further, it is possible to provide a high-performance and small-sized image pickup device.
  • FIG. 1 is a perspective view illustrating an image pickup apparatus according to an aspect of the present invention.
  • the image pickup apparatus has a layer 10 and a layer 20.
  • the layer 10 can be provided on the layer 20.
  • the image pickup apparatus has a pixel unit 11 provided with a pixel circuit, a storage circuit, and the like.
  • the pixel unit 11 has an element provided in the layer 10 and an element provided in the layer 20.
  • a pixel circuit and a storage circuit can be provided on the layer 10.
  • the layer 20 may be provided with a drive circuit for the circuit included in the layer 10, an arithmetic circuit for data acquired by the circuit included in the layer 10, a data conversion circuit, a storage circuit, and the like.
  • the layer 20 may be provided with a calculation unit 21, a low driver 31 and a column driver 32 for driving a pixel circuit, a low driver 33 and a column driver 34 for driving a storage circuit, and the like.
  • the layer 20 may be provided with a circuit 35, a circuit 36, or the like having a data selection function, a holding function, a conversion function, a reading function, and the like, if necessary.
  • the circuit included in the layer 10 and the circuit included in the layer 20 can be electrically connected by electrodes or wirings penetrating the layer 10. It should be noted that some of the above-mentioned circuits may be provided in a layer opposite to that described above or outside the image pickup apparatus.
  • FIG. 2A is a diagram illustrating details of the pixel unit 11.
  • the pixel unit 11 has a plurality of pixel blocks 12 arranged in a matrix. Further, the pixel block 12 has pixel blocks 13 arranged in 3 ⁇ 3. Further, the pixel block 13 has 3 ⁇ 3 pixels 14. That is, the pixel block 12 has 9 ⁇ 9 pixels 14.
  • the pixel 14 has a pixel circuit 15 and a storage circuit 16.
  • the pixel block 13 has 3 ⁇ 3 pixels 14, but the number of pixels is not limited to the above-mentioned number of pixels, for example, 2 ⁇ 2, 4 ⁇ 4. It can be 5 ⁇ 5, 25 ⁇ 25, or the like.
  • the number of pixels 14 in the horizontal direction and the number of pixels 14 in the vertical direction may be different.
  • a part of the pixel blocks 13 can be shared by the adjacent pixel blocks 12.
  • a part of the pixels 14 can be shared by the adjacent pixel blocks 13.
  • the number of pixel blocks 13 included in the pixel block 12 can also be changed as appropriate.
  • the pixel 14 shown in FIG. 2A is an example in which the pixel circuit 15 and the storage circuit 16 are provided side by side in the layer 10, but as shown in FIG. 2B, the pixel circuit 15 may be provided on the storage circuit 16 in an overlapping manner. .. Alternatively, as shown in FIG. 2C, the storage circuit 16 may be provided on the pixel circuit 15 in an overlapping manner.
  • FIG. 3 is a diagram illustrating components of the pixel block 13.
  • the pixel block 13 has 3 ⁇ 3 pixels 14. Therefore, the pixel block 13 has nine pixel circuits 15 and nine storage circuits 16 on the layer 10. Further, in the region (layer 20) overlapping with the pixel circuit 15 or the storage circuit 16, a plurality of binarization circuits 22, a plurality of product-sum calculation circuits 23, and a plurality of binarization circuits 24 are provided as the calculation unit 21. ..
  • the binarization circuit 22 is provided in the same number as the pixel circuit 15, that is, nine.
  • the binarization circuit 22 is provided at a position having a region overlapping with the pixel circuit 15.
  • FIG. 4 is a diagram showing the connection relationship between the pixel circuit 15 and the binarization circuit 22, and one pixel circuit 15 is electrically connected to one binarization circuit 22 having an overlapping region.
  • the binarization circuit 22 is a circuit that determines the image data (analog data) acquired by the pixel circuit 15 with a preset threshold value and binarizes the image data, and for example, a comparator can be used.
  • a plurality of product-sum calculation circuits 23 are provided in one pixel block 13, and in the present embodiment, an example in which six product-sum calculation circuits 23 are provided is shown. The number of the product-sum calculation circuit 23 can be appropriately increased or decreased depending on the purpose.
  • the input terminal of the product-sum calculation circuit 23 is electrically connected to the storage circuit 16 and the binarization circuit 22.
  • FIG. 5 is a diagram showing a connection relationship between the product-sum calculation circuit 23, the storage circuit 16, and the binarization circuit 22. In order to clearly show the connection relationship, nine binarization circuits 22 are extracted and shown.
  • the pixel block 13 has nine storage circuits 16, each of which has a plurality of memory cells. A 1-bit weighting coefficient can be written in advance in each of the plurality of memory cells. Each of the nine storage circuits 16 is electrically connected to each of the six multiply-accumulate circuits 23. Therefore, a weighting coefficient for 9 bits can be supplied to each of the product-sum calculation circuits 23. Since the weighting coefficient can be supplied from one storage circuit 16 to the six product-sum calculation circuits 23, here, if the weighting coefficient for at least 1 bit is written in one storage circuit 16, the operation is performed. be able to.
  • Each of the binarization circuits 22 can output image data converted into 1 bit.
  • Each of the nine binarization circuits 22 is electrically connected to each of the six multiply-accumulate circuits 23. Since the image data can be supplied from one binarization circuit 22 to the six product-sum calculation circuits 23, 9 bits of image data are supplied to each of the product-sum calculation circuits 23.
  • FIG. 6A is a diagram for briefly explaining the configuration and operation of the product-sum calculation circuit 23.
  • the product-sum calculation circuit 23 can be configured to have, for example, nine multipliers 23a and one adder 23b.
  • Image data (X1 to X9) converted into 1 bit by the binarization circuit 22 and 1 bit weight coefficient (W1 to W9) read from the storage circuit 16 are input to each multiplier 23a, and a multiplication operation is performed. And outputs 1 bit of data to the adder 23b.
  • the adder 23b the data input from each multiplier 23a is added and output to the binarization circuit 24.
  • the data output from the adder 23b (multiply-accumulate calculation circuit 23) takes a value of 0 to 9, so that it is 4-bit data.
  • the number of binarization circuits 24 is the same as that of the product-sum calculation circuit 23, that is, six. As shown in FIGS. 6A, 6B and 7, one binarization circuit 24 is electrically connected to one product-sum calculation circuit 23. As shown in FIGS. 6A and 6B, the data input to the binarization circuit 24 is 4-bit digital data corresponding to 0 to 9. The binarization circuit 24 outputs 1 when it is determined that the input data is 5 or more, and outputs 0 when it is determined that the input data is 4 or less. That is, the binarization circuit 24 is a circuit having a function of converting 4-bit data into 1-bit data.
  • FIG. 8 is a diagram illustrating reading of arithmetic data from the pixel block 12 (pixel block 13 [1,1] to pixel block 13 [3,3]).
  • the six binarization circuits 24 included in the pixel block 13 each have a selection transistor 24S that controls the output.
  • the gates of the six selection transistors 24S are electrically connected to the wiring RSEL (wiring RSEL [0], wiring RSEL [1], wiring RSEL [2]).
  • the wiring RSEL is shared by the pixel blocks 13 provided in the row direction.
  • the six output lines OUT (OUT [0] to OUT [5]) to which the six binarization circuits 24 are electrically connected are shared by the pixel block 13 provided in the column direction.
  • a readout circuit 40 is electrically connected to the six output lines OUT.
  • the readout circuit 40 has a switch 40S, a switch 41S, and a switch 42S that are electrically connected to the six output lines OUT of each row, respectively.
  • the switch 40S to the switch 42S have a plurality of transistors.
  • the gate of the transistor included in the switch 40S is electrically connected to the wiring CSEL [0].
  • the gate of the transistor included in the switch 42S is electrically connected to the wiring CSEL [1].
  • the gate of the transistor included in the switch 42S is electrically connected to the wiring CSEL [2].
  • the wiring on the output side of the switch 40S to the switch 42S is electrically connected to one output line OUT for every three wires. With this configuration, data for each pixel block 13 can be output.
  • the readout circuit 40 can be provided on the layer 20 as an element of the circuit 35 or the circuit 36 shown in FIG.
  • FIG. 9 is a timing chart illustrating reading of arithmetic data from the pixel block 12 (pixel block 13 [1,1] to pixel block 13 [3,3]). Before the time T1, all the operations are completed in each pixel block 13, and the operation data is held in the binarization circuit 24. Further, in the following description, the potential (high potential) that makes the transistor in the conductive state is expressed as “H”, and the potential that makes the transistor in the non-conducting state (low potential) is expressed as “L”.
  • the switch 40S in which the gate is electrically connected to the wiring CSEL [0] is electrically connected, and the output line OUT [0] to the output line OUT [0] is conducted.
  • the calculation data of the pixel block 13 [1,1] is output to 5].
  • the switch 40S When the potential of the wiring CSEL [0] is set to “L” and the potential of the wiring CSEL [1] is set to "H” at time T2, the switch 40S becomes non-conducting and the gate is electrically connected to the wiring CSEL [1]. The switch 41S conducts, and the arithmetic data of the pixel blocks 13 [1, 2] is output to the output line OUT [0] to the output line OUT [5].
  • the switch 41S becomes non-conducting and the gate is electrically connected to the wiring CSEL [2].
  • the switch 42S conducts, and the arithmetic data of the pixel block 13 [1,3] is output to the output line OUT [0] to the output line OUT [5].
  • the potential of the wiring RSEL [0] is set to "L”
  • the potential of the wiring CSEL [2] is set to "L”
  • the pixel block 13 (pixel block 13 [1,1] to the pixel block 13 [1] on the 0th line is set.
  • 3] ends the output of the calculation data.
  • the potential of the wiring RSEL [1] is set to “H”, and the same operation as described above is performed to perform the pixel block 13 (pixel block 13 [2, 1] to pixel block 13) on the first row. [2,3]) Outputs the operation data.
  • the potential of the wiring RSEL [2] is set to “H”, and the same operation as described above is performed to perform the pixel block 13 (pixel block 13 [3, 1] to pixels) in the second row.
  • the operation data of the block 13 [3,3]) is output.
  • one pixel block 12 can be read in a total of 10 clocks.
  • the pixel blocks 12 for one row can be read in parallel.
  • the pixel circuit 15 can include a photoelectric conversion device 101, a transistor 102, a transistor 103, a transistor 104, a transistor 105, and a capacitor 106.
  • One electrode of the photoelectric conversion device 101 is electrically connected to one of the source or drain of the transistor 102.
  • the other of the source or drain of the transistor 102 is electrically connected to one of the source or drain of the transistor 103, one electrode of the capacitor 106, and the gate of the transistor 104.
  • One of the source or drain of the transistor 104 is electrically connected to one of the source or drain of the transistor 105.
  • the other electrode of the photoelectric conversion device 101 is electrically connected to the wiring 111.
  • the gate of the transistor 102 is electrically connected to the wiring 114.
  • the other of the source or drain of the transistor 103 is electrically connected to the wiring 112.
  • the gate of the transistor 103 is electrically connected to the wiring 115.
  • the other of the source or drain of the transistor 104 is electrically connected to the wiring 113.
  • the other of the source or drain of the transistor 105 is electrically connected to the wiring 117.
  • the gate of the transistor 105 is electrically connected to the wiring 116.
  • a node N is an electrical connection point (wiring) between the other of the source or drain of the transistor 102, one of the source or drain of the transistor 103, one electrode of the capacitor 106, and the gate of the transistor 104. ..
  • Wiring 111, 112, 113 can have a function as a power line.
  • the wiring 111 can function as a low-potential power line
  • the wiring 112 and 113 can function as a high-potential power line.
  • the wiring 112 and the wiring 113 may be electrically connected.
  • the wirings 114, 115, and 116 can function as signal lines for controlling the continuity of each transistor.
  • the wiring 117 can function as wiring that electrically connects the pixel circuit 15 and the binarization circuit 22.
  • a photodiode can be used as the photoelectric conversion device 101.
  • the transistor 102 can have a function of controlling the potential of the node N.
  • the transistor 103 can have a function of initializing the potential of the node N.
  • the transistor 104 can have a function of passing a current according to the potential of the node N.
  • the transistor 105 can have a function of selecting pixels.
  • the direction of connection of the pair of electrodes of the photoelectric conversion device 101 may be reversed.
  • the wiring 111 may function as a high-potential power supply line
  • the wiring 112 and 113 may function as a low-potential power supply line.
  • the transistors 102 and 103 it is preferable to use a transistor (OS transistor) in which a metal oxide is used in the channel forming region.
  • the OS transistor has a characteristic that the off current is extremely low.
  • the period during which the electric charge can be held at the node N can be made extremely long. Further, it is possible to apply a global shutter method in which charge storage operation is simultaneously performed on all pixels without complicating the circuit configuration and operation method.
  • the transistor 104 has excellent amplification characteristics.
  • the transistor 105 it may be preferable to use a transistor having high mobility capable of high-speed operation. Therefore, a transistor (Si transistor) using silicon in the channel forming region may be applied to the transistors 104 and 105.
  • an OS transistor and a Si transistor may be arbitrarily combined and applied. Further, all the transistors may be OS transistors. Alternatively, all the transistors may be Si transistors. Examples of the Si transistor include a transistor having amorphous silicon, a transistor having crystalline silicon (microcrystalline silicon, low temperature polysilicon, single crystal silicon), and the like.
  • the transistor may be provided with a back gate (second gate). By electrically connecting the back gate to the front gate, the on-current of the transistor can be increased. Further, the threshold voltage of the transistor can be controlled by supplying an appropriate constant potential to the back gate.
  • the configuration in which the back gate is provided in the transistor can also be applied to other circuits of the present specification. Further, the circuit may be configured by mixing the transistors with and without the back gate.
  • a transistor 107 and a transistor 108 may be added to the configuration of FIG. 10A.
  • the gate of the transistor 107 is electrically connected to the gate of the transistor 104.
  • One of the source or drain of the transistor 107 is electrically connected to one of the source or drain of the transistor 108.
  • the other of the source or drain of the transistor 107 is electrically connected to the wiring 113.
  • the gate of the transistor 108 is electrically connected to the wiring 118.
  • the other of the source or drain of the transistor 108 is electrically connected to wiring 119.
  • the wiring 118 can function as a signal line for controlling the continuity of the transistor 108.
  • the wiring 119 can be electrically connected to the circuit 60.
  • the circuit 60 is an image readout circuit, and for example, a CDS circuit (correlated double sampling circuit) or the like can be used.
  • image data can be output to the wiring 117 and the wiring 119.
  • the image data output to the wiring 117 is input to the binarization circuit 22, and then the product-sum operation is performed.
  • the image data output to the wiring 119 is read out to the outside via the circuit 60. These operations can be performed in parallel. Further, only calculation (image processing) or only reading of image data can be performed.
  • the circuit 60 can be provided on the layer 20 as an element of the circuit 35 or the circuit 36 shown in FIG.
  • the storage circuit 16 is provided in the pixel 14. Further, the storage circuit 16 has a plurality of memory cells, and 1 bit of data corresponding to a weighting coefficient is stored in the memory cells.
  • FIG. 11A is a diagram showing the connection relationship between the memory cell 150, the low driver 33, and the column driver 34. It is preferable to use an OS transistor as the transistor constituting the memory cell 150.
  • the plurality of memory cells 150 are provided on the layer 10 as storage circuits 16.
  • the low driver 33 and the column driver 34 are drive circuits of the memory cell 150 and can be provided on the layer 20.
  • the storage circuit 16 has m (m is an integer of 1 or more) in one column, n (n is an integer of 1 or more) in one row, and a total of m ⁇ n memory cells 150, and the memory cells 150 have a matrix shape. Is located in.
  • 11B and 11C are diagrams illustrating memory cells 150a and memory cells 150b that can be applied to memory cells 150.
  • the bit wires can be connected to the column driver 34. Further, the word line can be connected to the low driver 33. The bit wires are also electrically connected to the product-sum calculation circuit 23, but are not shown here.
  • low driver 33 and the column driver 34 for example, a decoder or a shift register can be used.
  • a plurality of low drivers 33 and column drivers 34 may be provided.
  • FIG. 11B shows a circuit configuration example of a gain cell type (also referred to as “2Tr1C type”) memory cell 150a having two transistors and one capacitor.
  • the memory cell 150a has a transistor 273, a transistor 272, and a capacitor 274.
  • One of the source or drain of the transistor 273 is connected to one electrode of the capacitor 274, the other of the source or drain of the transistor 273 is connected to the wiring WBL, the gate of the transistor 273 is connected to the wiring WL, and the transistor 273.
  • the back gate of is connected to the wiring BGL.
  • the other electrode of the capacitor 274 is connected to the wiring RL.
  • One of the source or drain of the transistor 272 is connected to the wiring RBL, the other of the source or drain of the transistor 272 is connected to the wiring SL, and the gate of the transistor 272 is connected to one electrode of the capacitor 274.
  • the wiring WBL functions as a write bit line.
  • the wiring RBL functions as a read bit line.
  • the wiring WL functions as a word line.
  • the wiring RL functions as wiring for applying a predetermined potential to the other electrode of the capacitor 274. It is preferable to apply a reference potential to the wiring RL during data writing and data retention.
  • the wiring BGL functions as wiring for applying a potential to the back gate of the transistor 273.
  • the threshold voltage of the transistor 273 can be increased or decreased by applying an arbitrary potential to the wiring BGL.
  • Data writing is performed by applying a high level potential to the wiring WL, making the transistor 273 conductive, and electrically connecting one electrode of the wiring WBL and the capacitor 274. Specifically, when the transistor 273 is in a conductive state, a potential corresponding to the information recorded in the wiring WBL is applied, and the potential is written to one electrode of the capacitor 274 and the gate of the transistor 272. After that, a low level potential is applied to the wiring WL to make the transistor 273 non-conducting, thereby holding the potential of one electrode of the capacitor 274 and the potential of the gate of the transistor 272.
  • Data is read out by applying a predetermined potential to the wiring RL and the wiring SL.
  • the source of transistor 272 and the potential of one of the source or drain of transistor 273 are determined by the potential of the gate of transistor 272 and the potential of the other of source or drain of transistor 273, so that the current flowing between the source and drain of transistor 272 and the potential of one of the source or drain of transistor 273 are the source of transistor 272.
  • the potential held by one electrode of the capacitor 274 (or the gate of the transistor 272) can be read out. That is, the information written in this memory cell can be read out from the potential held in one electrode of the capacitor 274 (or the gate of the transistor 272).
  • the wiring WBL and the wiring RBL may be combined into one wiring BIL.
  • the wiring WBL and the wiring RBL of the memory cell 150a are used as one wiring BIL, and the source or drain of the transistor 273 and one of the source or drain of the transistor 272 are connected to the wiring BIL. It has become a configuration. That is, the memory cell 150b has a configuration in which the write bit line and the read bit line operate as one wiring BIL.
  • an OS transistor for the transistor 273 A storage device using an OS transistor for the transistor 273 and using a 2Tr1C type memory cell such as a memory cell 150a and a memory cell 150b is called a NOSRAM (Non-volatile Oxide Semiconductor Random Access Memory).
  • NOSRAM Non-volatile Oxide Semiconductor Random Access Memory
  • FIG. 12A shows the back gate wiring 170, the metal oxide layer 175, and the source-drain wiring 180.
  • the metal oxide layer 175 is a layer provided with a channel forming region of the OS transistor.
  • FIG. 12B shows a configuration in which a gate wiring 185 and a wiring 190 electrically connected to the gate wiring 185 are added to FIG. 12A.
  • the transistor 102, the transistor 103, the transistor 104, and the transistor 105 shown in FIG. 10B are formed.
  • a plurality of transistors 109 are formed.
  • the transistor 109 is a dummy transistor that is not involved in the circuit operation, but with such a configuration, the uniformity of the wiring width and the like can be improved, and variations in the transistor characteristics can be suppressed.
  • an image pickup apparatus having an image processing function and capable of high-speed operation.
  • the image pickup device described in the first embodiment has a configuration in which a product-sum operation is performed once on the image data and the calculation data is taken out, but the image pickup device described in the present embodiment has a configuration on the image data. It has a configuration in which the product-sum operation is performed a plurality of times and the operation data is taken out.
  • FIG. 13 is a diagram illustrating a connection relationship between the pixel block 12 and the register 51, which is one of two registers (register 51, register 52).
  • a selection circuit may be provided between the pixel block 13 and the register 51 to reduce the number of wires.
  • the pixel block 12 shown in FIG. 13 is a simplified diagram of the pixel block 12 shown in FIG. 8, and the calculation data output from each pixel block 13 after the first product-sum calculation is 6 bits (1 bit ⁇ 6). It shows that there is.
  • the 6-bit operation data output from each pixel block 13 is input to and stored in the register 51.
  • the arithmetic data for 6 bits output from the nine pixel blocks 13 is input to the register 51, the arithmetic data for a total of 54 bits (6 bits ⁇ 9) is stored.
  • each pixel block 13 is provided with six product-sum calculation circuits 23 capable of processing 9-bit data shown in FIG. 6A, and 9-bit calculation data is distributed to each product-sum calculation circuit 23. Further, a weighting coefficient for 9 bits is supplied to each product-sum calculation circuit 23 from the nine storage circuits 16 of the pixel block 13. Therefore, each product-sum calculation circuit 23 can perform a second product-sum calculation.
  • the 4-bit calculation data output by each product-sum calculation circuit 23 is input to the same number of circuits 25 as the pixel block 13.
  • the calculation data input to the circuit 25 is for 24 bits (4 bits ⁇ 6).
  • FIG. 15B is a diagram illustrating the circuit 25.
  • the circuit 25 has an adder circuit 26a and a binarization circuit 26b. Since 4 bits (corresponding to 0 to 9) of arithmetic data are input from the 6 product-sum calculation circuits 23 to the addition circuit 26a, the output of the addition circuit 26a is 6 bits (equivalent to 0 to 54). The 6-bit data is input to the binarization circuit 26b. The binarization circuit 26b can convert the input data into 1 bit, and outputs 1 when the data is 28 or more and 0 when the data is 27 or less.
  • the circuit 25 is shown inside the pixel block 12 in FIG. 15, it may be provided outside the pixel block 12.
  • the 1-bit arithmetic data (data for a total of 9 bits) output by each circuit 25 is input to and stored in the register 52.
  • 9 bits of arithmetic data can be read out as needed.
  • a selection circuit may be provided between the circuit 25 and the register 52 to reduce the number of wires.
  • the product-sum calculation circuit 23 of the pixel block 13 holds the calculation data for 54 bits redistributed from the register 51, and the product is re-stacked by changing the weighting coefficient supplied from the storage circuit 16. It is possible to perform a sum operation and obtain different operation data. Then, the calculated data is stored in the register 52 in the same manner as the calculated data obtained in the previous product-sum operation. Therefore, a total of 18 bits of arithmetic data is stored in the register 52.
  • FIG. 16A is a diagram illustrating a read circuit 41 connected to the output side of the register 52.
  • a plurality of six output lines are provided on the output side of the register 52 so that arithmetic data can be read out every 6 bits.
  • a readout circuit 41 is electrically connected to the six output lines.
  • the readout circuit 41 has a switch 43S, a switch 44S, and a switch 45S that are electrically connected to the six output lines, respectively.
  • the switch 43S to the switch 45S have a plurality of transistors.
  • the gate of the transistor included in the switch 43S is electrically connected to the wiring CSEL [0].
  • the gate of the transistor included in the switch 44S is electrically connected to the wiring CSEL [1].
  • the gate of the transistor included in the switch 45S is electrically connected to the wiring CSEL [2].
  • the wiring on the output side of the switches 43S to 45S is electrically connected to one output line OUT (OUT [0] to OUT [5]) for every three wires. With this configuration, it is possible to output arithmetic data every 6 bits.
  • the register 51, the register 52, and the read circuit 41 can be provided on the layer 20 as elements of the circuit 35 or the circuit 36 shown in FIG.
  • FIG. 16B is a timing chart illustrating reading of arithmetic data stored in the register 52. It is assumed that all the arithmetic data (18 bits) are held in the register 52 before the time T1. Further, in the following description, the potential (high potential) that makes the transistor in the conductive state is expressed as “H”, and the potential that makes the transistor in the non-conducting state (low potential) is expressed as “L”.
  • the switch 43S When the potential of the wiring CSEL [0] is set to “L” and the potential of the wiring CSEL [1] is set to "H” at time T2, the switch 43S becomes non-conducting and the gate is electrically connected to the wiring CSEL [1]. The switch 44S conducts, and the second 6-bit operation data different from the first data is output to the output line OUT [0] to the output line OUT [5].
  • the process of storing the operation data for 54 bits in the register 51 is performed in the first clock, the operation data for the first 9 bits is stored in the register 52 in the second clock, and the operation data is stored in the register 52 for the second time. It is assumed that the process of storing the operation data for 9 bits is performed in the third clock. Then, the first 6-bit operation data is read from the register 52 in the 4th clock, the second 6-bit operation data is read in the 5th clock, and the third 6-bit operation data is read. If it is performed at the 6th clock, all operations can be completed at the 6th clock.
  • the operations of the 1st to 3rd clocks and the operations of the 4th to 6th clocks can be operated in parallel, and the time T1 to the time T2 period of the timing chart shown in FIG. 16B is the 4th clock, and the period of the time T2 to the time T3 is 5.
  • the arithmetic data for the next 18 bits can be read out at the time T4 to the time T7. Further, at time T7 to time T10, the next 18 bits of arithmetic data can be read out.
  • the operation of reading the calculated data from the pixel block 12 in the first embodiment and the present embodiment corresponds to the operation of the stride 3, and the pooling process is omitted. However, the pooling process is performed to obtain the calculated data. It may be further compressed.
  • an image pickup apparatus having an image processing function and capable of high-speed operation.
  • FIG. 17A is a diagram showing an example of the pixel structure of the image pickup apparatus, and may be a laminated structure of layers 561 and 563.
  • Layer 561 has a photoelectric conversion device 101.
  • the photoelectric conversion device 101 can have a layer 565a and a layer 565b as shown in FIG. 18A. In some cases, the layer may be referred to as a region.
  • the photoelectric conversion device 101 shown in FIG. 18A is a pn junction type photodiode.
  • a p-type semiconductor can be used for the layer 565a and an n-type semiconductor can be used for the layer 565b.
  • an n-type semiconductor may be used for the layer 565a and a p-type semiconductor may be used for the layer 565b.
  • the pn junction type photodiode can be typically formed by using single crystal silicon.
  • a photodiode having a single crystal silicon as a photoelectric conversion layer has a relatively wide spectral sensitivity characteristic from ultraviolet light to near-infrared light, and can detect light of various wavelengths by combining with an optical conversion layer described later. Can be done.
  • a compound semiconductor may be used as the photoelectric conversion layer of the pn junction type photodiode.
  • the compound semiconductor include gallium-arsenic-phosphorus compound (GaAsP), gallium-phosphorus compound (GaP), indium-gallium-arsenic compound (InGaAs), lead-sulfur compound (PbS), and lead-selenium compound (PbSe). ), Indium-arsenic compound (InAs), indium-antimonide compound (InSb), mercury-cadmium-tellulu compound (HgCdTe) and the like can be used.
  • the compound semiconductor includes a compound semiconductor having a group 13 element (aluminum, gallium, indium, etc.) and a group 15 element (nitrogen, phosphorus, arsenic, antimony, etc.) (also referred to as a group 3-5 compound semiconductor), or a group 12 element. It is preferably a compound semiconductor (also referred to as a group 2-6 compound semiconductor) having a group 16 element (oxygen, sulfur, selenium, tellurium, etc.) (magnesium, zinc, cadmium, mercury, etc.) and a group 16 element (oxygen, sulfur, selenium, tellurium, etc.).
  • the band gap of the compound semiconductor can be changed according to the combination of constituent elements and the atomic number ratio thereof, it is possible to form a photodiode having sensitivity in various wavelength ranges from ultraviolet light to infrared light. ..
  • the wavelength of ultraviolet light is around 0.01 ⁇ m to 0.38 ⁇ m
  • the wavelength of visible light is around 0.38 ⁇ m to 0.75 ⁇ m
  • the wavelength of near infrared light is around 0.75 ⁇ m to 2.5 ⁇ m. It can be generally defined that the wavelength of near-infrared light is near 2.5 ⁇ m to around 4 ⁇ m, and the wavelength of far-infrared light is near 4 ⁇ m to around 1000 ⁇ m.
  • GaP or the like can be used for the photoelectric conversion layer.
  • silicon, GaAsP or the like can be used for the photoelectric conversion layer.
  • InGaAs or the like can be used for the photoelectric conversion layer.
  • PbS, InAs or the like can be used for the photoelectric conversion layer.
  • PbSe, InSb, HgCdTe or the like can be used for the photoelectric conversion layer.
  • the photodiode using the compound semiconductor may be a pin junction as well as a pn junction. Further, the pn junction and the pin junction are not limited to the homozygous structure, but may be a heterojunction structure.
  • a first compound semiconductor can be used for one layer of the pn junction structure, and a second compound semiconductor different from the first compound semiconductor can be used for the other layer.
  • a first compound semiconductor can be used for any one or two layers of the pin junction structure, and a second compound semiconductor different from the first compound semiconductor can be used for the other layer.
  • One of the first compound semiconductor and the second compound semiconductor may be a single semiconductor such as silicon.
  • the photoelectric conversion layer of the photodiode may be formed by using a different material for each pixel.
  • an image pickup device having any two types of pixels such as a pixel for detecting ultraviolet light, a pixel for detecting visible light, and a pixel for detecting infrared light, or three types of pixels can be formed. Can be done.
  • the photoelectric conversion device 101 included in the layer 561 may be a stack of the layer 566a, the layer 566b, the layer 566c, and the layer 566d.
  • the photoelectric conversion device 101 shown in FIG. 18B is an example of an avalanche photodiode, in which layers 566a and 566d correspond to electrodes, and layers 566b and 566c correspond to photoelectric conversion units.
  • the layer 566a is preferably a low resistance metal layer or the like.
  • a low resistance metal layer or the like aluminum, titanium, tungsten, tantalum, silver or a laminate thereof can be used.
  • the layer 566d it is preferable to use a conductive layer having high translucency with respect to visible light.
  • a conductive layer having high translucency with respect to visible light For example, indium oxide, tin oxide, zinc oxide, indium-tin oxide, gallium-zinc oxide, indium-gallium-zinc oxide, graphene and the like can be used. It should be noted that the layer 566d may be omitted.
  • the layers 566b and 566c of the photoelectric conversion unit can be configured as a pn junction type photodiode having a selenium-based material as a photoelectric conversion layer, for example. It is preferable to use a selenium-based material which is a p-type semiconductor as the layer 566b and a gallium oxide which is an n-type semiconductor as the layer 566c.
  • a photoelectric conversion device using a selenium-based material has a characteristic of high external quantum efficiency with respect to visible light.
  • the amplification of electrons with respect to the amount of incident light can be increased by utilizing the avalanche multiplication.
  • the selenium-based material has a high light absorption coefficient, it has a production advantage that the photoelectric conversion layer can be formed of a thin film.
  • the thin film of the selenium-based material can be formed by a vacuum vapor deposition method, a sputtering method, or the like.
  • selenium-based material crystalline selenium (single crystal selenium, polycrystalline selenium) and amorphous selenium can be used. These have light sensitivity from ultraviolet light to visible light. Further, a compound of copper, indium and selenium (CIS), a compound of copper, indium, gallium and selenium (CIGS) and the like can be used. These have photosensitivity from ultraviolet light to near infrared light.
  • CIS copper, indium and selenium
  • CGS indium, gallium and selenium
  • the n-type semiconductor is preferably made of a material having a wide bandgap and translucency with respect to visible light.
  • a material having a wide bandgap and translucency with respect to visible light For example, zinc oxide, gallium oxide, indium oxide, tin oxide, or an oxide in which they are mixed can be used.
  • these materials also have a function as a hole injection blocking layer, and can reduce the dark current.
  • the photoelectric conversion device 101 included in the layer 561 may be a stack of the layer 567a, the layer 567b, the layer 567c, the layer 567d, and the layer 567e.
  • the photoelectric conversion device 101 shown in FIG. 18C is an example of an organic photoconductive film
  • the layer 567a is a lower electrode
  • the layer 567e is a translucent upper electrode
  • the layers 567b, 567c, and 567d correspond to a photoelectric conversion unit. ..
  • One of the layers 567b and 567d of the photoelectric conversion unit can be a hole transport layer and the other can be an electron transport layer. Further, the layer 567c can be a photoelectric conversion layer.
  • the hole transport layer for example, molybdenum oxide or the like can be used.
  • the electron transport layer for example, fullerenes such as C 60 and C 70 , or derivatives thereof and the like can be used.
  • the photoelectric conversion layer a mixed layer (bulk heterojunction structure) of an n-type organic semiconductor and a p-type organic semiconductor can be used.
  • a mixed layer bulk heterojunction structure
  • organic semiconductors There are various types of organic semiconductors, and a material having photosensitivity to a target wavelength may be selected for the photoelectric conversion layer.
  • a silicon substrate can be used as the layer 563 shown in FIG. 17A.
  • the silicon substrate has a Si transistor or the like.
  • the Si transistor can be used to form a circuit for driving the pixel circuit, an image signal readout circuit, an image processing circuit, a neural network, a communication circuit, and the like.
  • a storage circuit such as a DRAM (Dynamic Random Access Memory), a CPU (Central Processing Unit), an MCU (MicroControl Unit), or the like may be formed.
  • the above circuit excluding the pixel circuit is referred to as a functional circuit.
  • the transistor provided in the functional circuit (calculation unit 21, low driver 31, column driver 32, low driver 33, column driver 34, circuit 35, circuit 36, etc.) provided in the layer 20 described in the first embodiment, one of them. Part or all can be provided in layer 563.
  • the layer 563 may be a stack of a plurality of layers as shown in FIG. 17B.
  • FIG. 17B three layers of layers 563a, 563b, and 563c are illustrated, but two layers may be used.
  • the layer 563 may be a stack of four or more layers. These layers can be laminated by using, for example, a bonding step. With this configuration, the pixel circuit and the functional circuit can be dispersed in a plurality of layers, and the pixel circuit and the functional circuit can be provided in an overlapping manner, so that a compact and highly functional image pickup device can be manufactured.
  • the pixel may have a laminated structure of layers 561, 562, and 563.
  • the layer 562 corresponds to the layer 10 described in the first embodiment and may have an OS transistor.
  • One or more of the above-mentioned functional circuits may be formed by an OS transistor.
  • one or more functional circuits may be formed by using the Si transistor included in the layer 563 and the OS transistor included in the layer 562.
  • the layer 563 may be used as a support substrate such as a glass substrate, and the pixel circuit and the functional circuit may be formed by the OS transistor included in the layer 562.
  • a normally-off CPU (also referred to as “NoffCPU (registered trademark)" can be realized by using an OS transistor and a Si transistor.
  • the NonfCPU is an integrated circuit including a normally-off type transistor that is in a non-conducting state (also referred to as an off state) even when the gate voltage is 0V.
  • the NoffCPU can stop the power supply to the circuit that does not need to be operated in the NoffCPU and put the circuit in the standby state. No power is consumed in the circuit where the power supply is stopped and the circuit is in the standby state. Therefore, the Noff CPU can minimize the amount of power used. Further, the Noff CPU can retain information necessary for operation such as setting conditions for a long period of time even if the power supply is stopped. To return from the standby state, it is only necessary to restart the power supply to the circuit, and it is not necessary to rewrite the setting conditions and the like. That is, high-speed recovery from the standby state is possible. In this way, the Nonf CPU can reduce the power consumption without significantly reducing the operating speed.
  • the layer 562 may be a stack of a plurality of layers as shown in FIG. 17D.
  • FIG. 17D two layers of layers 562a and 562b are illustrated, but three or more layers may be laminated. These layers can be formed, for example, to be stacked on layer 563. Alternatively, the layer formed on the layer 563 and the layer formed on the layer 561 may be bonded and formed.
  • a metal oxide having an energy gap of 2 eV or more, preferably 2.5 eV or more, more preferably 3 eV or more can be used.
  • a typical example is an oxide semiconductor containing indium, and for example, CAAC-OS or CAC-OS, which will be described later, can be used.
  • CAAC-OS is suitable for transistors and the like in which the atoms constituting the crystal are stable and reliability is important. Further, since the CAC-OS exhibits high mobility characteristics, it is suitable for a transistor or the like that is driven at high speed.
  • the OS transistor Since the OS transistor has a large energy gap in the semiconductor layer, it exhibits an extremely low off-current characteristic of several yA / ⁇ m (current value per 1 ⁇ m of channel width). Further, the OS transistor has features different from those of the Si transistor such as impact ionization, avalanche breakdown, and short channel effect, and can form a circuit having high withstand voltage and high reliability. In addition, variations in electrical characteristics due to crystallinity non-uniformity, which is a problem with Si transistors, are unlikely to occur with OS transistors.
  • the semiconductor layer of the OS transistor includes, for example, indium, zinc and M (one or more selected from metals such as aluminum, titanium, gallium, germanium, ittrium, zirconium, lanthanum, cerium, tin, neodymium or hafnium). It can be a film represented by an In—M—Zn-based oxide containing.
  • the In-M-Zn-based oxide can be typically formed by a sputtering method. Alternatively, it may be formed by using an ALD (Atomic layer deposition) method.
  • the atomic number ratio of the metal element of the sputtering target used for forming the In—M—Zn-based oxide by the sputtering method preferably satisfies In ⁇ M and Zn ⁇ M.
  • the atomic number ratio of the semiconductor layer to be formed includes a variation of plus or minus 40% of the atomic number ratio of the metal element contained in the sputtering target.
  • the semiconductor layer an oxide semiconductor having a low carrier density is used.
  • the semiconductor layer has a carrier density of 1 ⁇ 10 17 / cm 3 or less, preferably 1 ⁇ 10 15 / cm 3 or less, more preferably 1 ⁇ 10 13 / cm 3 or less, and more preferably 1 ⁇ 10 11 / cm. 3 or less, more preferably less than 1 ⁇ 10 10 / cm 3, it is possible to use an oxide semiconductor of 1 ⁇ 10 -9 / cm 3 or more carrier density.
  • Such oxide semiconductors are referred to as high-purity intrinsic or substantially high-purity intrinsic oxide semiconductors. It can be said that the oxide semiconductor is an oxide semiconductor having a low defect level density and stable characteristics.
  • a transistor having an appropriate composition may be used according to the required semiconductor characteristics and electrical characteristics (field effect mobility, threshold voltage, etc.) of the transistor. Further, in order to obtain the required semiconductor characteristics of the semiconductor, it is preferable that the carrier density, impurity concentration, defect density, atomic number ratio of metal element and oxygen, interatomic distance, density, etc. of the semiconductor layer are appropriate. ..
  • the concentration of silicon or carbon in the semiconductor layer is 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the concentration of the alkali metal or alkaline earth metal in the semiconductor layer is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the semiconductor layer is preferably 5 ⁇ 10 18 atoms / cm 3 or less.
  • the oxide semiconductor constituting the semiconductor layer when the oxide semiconductor constituting the semiconductor layer contains hydrogen, it reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency in the oxide semiconductor. If the channel formation region in the oxide semiconductor contains oxygen deficiency, the transistor may have normally-on characteristics. In addition, a defect containing hydrogen in an oxygen deficiency may function as a donor and generate electrons as carriers. In addition, a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have normally-on characteristics.
  • Defects containing hydrogen in oxygen deficiencies can function as donors for oxide semiconductors. However, it is difficult to quantitatively evaluate the defect. Therefore, in oxide semiconductors, the carrier concentration may be used for evaluation instead of the donor concentration. Therefore, in the present specification and the like, as a parameter of the oxide semiconductor, a carrier concentration assuming a state in which an electric field is not applied may be used instead of the donor concentration. That is, the "carrier concentration" described in the present specification and the like may be paraphrased as a "donor concentration".
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm. It is less than 3, more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the semiconductor layer may have, for example, a non-single crystal structure.
  • the non-single crystal structure includes, for example, a CAAC-OS (C-Axis Aligned Crystalline Oxide Semiconductor) having crystals oriented on the c-axis, a polycrystalline structure, a microcrystalline structure, or an amorphous structure.
  • CAAC-OS C-Axis Aligned Crystalline Oxide Semiconductor
  • the amorphous structure has the highest defect level density
  • CAAC-OS has the lowest defect level density.
  • the oxide semiconductor film having an amorphous structure has, for example, a disordered atomic arrangement and has no crystal component.
  • the oxide film having an amorphous structure is, for example, a completely amorphous structure and has no crystal portion.
  • the semiconductor layer is a mixed film having two or more of an amorphous structure region, a microcrystal structure region, a polycrystal structure region, a CAAC-OS region, and a single crystal structure region.
  • the mixed film may have, for example, a single-layer structure or a laminated structure including any two or more of the above-mentioned regions.
  • CAC Cloud-Aligned Complex
  • the CAC-OS is, for example, a composition of a material in which the elements constituting the oxide semiconductor are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 2 nm or less, or in the vicinity thereof.
  • the oxide semiconductor one or more metal elements are unevenly distributed, and the region having the metal elements is 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 2 nm or less, or a size in the vicinity thereof.
  • the state of being mixed in is also called a mosaic shape or a patch shape.
  • the oxide semiconductor preferably contains at least indium. In particular, it preferably contains indium and zinc. Also, in addition to them, aluminum, gallium, ittrium, copper, vanadium, berylium, boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, or magnesium, etc. One or more selected from the above may be included.
  • CAC-OS in In-Ga-Zn oxide is an indium oxide (hereinafter, InO).
  • InO indium oxide
  • X1 X1 is a real number larger than 0
  • In X2 Zn Y2 O Z2 X2, Y2, and Z2 are real numbers larger than 0
  • gallium With an oxide (hereinafter, GaO X3 (X3 is a real number larger than 0)) or gallium zinc oxide (hereinafter, Ga X4 Zn Y4 O Z4 (X4, Y4, and Z4 are real numbers larger than 0)).
  • the material becomes mosaic by separate into, mosaic InO X1 or in X2 Zn Y2 O Z2, is a configuration in which uniformly distributed in the film (hereinafter, also referred to as a cloud-like.) in be.
  • the CAC-OS is a composite oxide semiconductor having a structure in which a region containing GaO X3 as a main component and a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component are mixed.
  • the atomic number ratio of In to the element M in the first region is larger than the atomic number ratio of In to the element M in the second region. It is assumed that the concentration of In is higher than that in the region 2.
  • IGZO is a common name and may refer to one compound consisting of In, Ga, Zn, and O. As a typical example, it is represented by InGaO 3 (ZnO) m1 (m1 is a natural number) or In (1 + x0) Ga (1-x0) O 3 (ZnO) m0 (-1 ⁇ x0 ⁇ 1, m0 is an arbitrary number). Crystalline compounds can be mentioned.
  • the crystalline compound has a single crystal structure, a polycrystalline structure, or a CAAC structure.
  • the CAAC structure is a crystal structure in which a plurality of IGZO nanocrystals have a c-axis orientation and are connected without being oriented on the ab plane.
  • CAC-OS relates to the material composition of oxide semiconductors.
  • CAC-OS is a region that is observed in the form of nanoparticles mainly composed of Ga in a material structure containing In, Ga, Zn, and O, and nanoparticles mainly composed of In. The regions observed in the shape are randomly dispersed in a mosaic pattern. Therefore, in CAC-OS, the crystal structure is a secondary element.
  • the CAC-OS does not include a laminated structure of two or more types of films having different compositions. For example, it does not include a structure consisting of two layers, a film containing In as a main component and a film containing Ga as a main component.
  • CAC-OS has a region observed in the form of nanoparticles mainly composed of the metal element and a nano portion containing In as a main component.
  • the regions observed in the form of particles refer to a configuration in which the regions are randomly dispersed in a mosaic pattern.
  • the CAC-OS can be formed by a sputtering method, for example, under the condition that the substrate is not intentionally heated.
  • a sputtering method one or more selected from an inert gas (typically argon), an oxygen gas, and a nitrogen gas may be used as the film forming gas. good.
  • the lower the flow rate ratio of the oxygen gas to the total flow rate of the film-forming gas at the time of film formation is preferable, and for example, the flow rate ratio of the oxygen gas is preferably 0% or more and less than 30%, preferably 0% or more and 10% or less. ..
  • CAC-OS is characterized by the fact that no clear peak is observed when measured using the ⁇ / 2 ⁇ scan by the Out-of-plane method, which is one of the X-ray diffraction (XRD) measurement methods. Have. That is, from the X-ray diffraction measurement, it can be seen that the orientation of the measurement region in the ab plane direction and the c axis direction is not observed.
  • XRD X-ray diffraction
  • the CAC-OS has a ring-shaped high-brightness region (ring region) and the ring in the electron diffraction pattern obtained by irradiating an electron beam (also referred to as a nanobeam electron beam) having a probe diameter of 1 nm. Multiple bright spots are observed in the area. Therefore, from the electron diffraction pattern, it can be seen that the crystal structure of CAC-OS has an nc (nano-crystal) structure having no orientation in the planar direction and the cross-sectional direction.
  • nc nano-crystal
  • GaO X3 is the main component by EDX mapping obtained by using energy dispersive X-ray spectroscopy (EDX). It can be confirmed that the region and the region containing In X2 Zn Y2 O Z2 or InO X1 as a main component have a structure in which they are unevenly distributed and mixed.
  • EDX energy dispersive X-ray spectroscopy
  • CAC-OS has a structure different from that of the IGZO compound in which metal elements are uniformly distributed, and has properties different from those of the IGZO compound. That is, the CAC-OS is phase-separated into a region containing GaO X3 or the like as a main component and a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component, and a region containing each element as a main component. Has a mosaic-like structure.
  • the region in which In X2 Zn Y2 O Z2 or InO X1 is the main component is a region having higher conductivity than the region in which GaO X3 or the like is the main component. That is, the conductivity as an oxide semiconductor is exhibited by the carrier flowing through the region where In X2 Zn Y2 O Z2 or InO X1 is the main component. Therefore, a high field effect mobility ( ⁇ ) can be realized by distributing the region containing In X2 Zn Y2 O Z2 or InO X1 as a main component in the oxide semiconductor in a cloud shape.
  • the region in which GaO X3 or the like is the main component is a region having higher insulating properties than the region in which In X2 Zn Y2 O Z2 or InO X1 is the main component. That is, since the region containing GaO X3 or the like as the main component is distributed in the oxide semiconductor, leakage current can be suppressed and good switching operation can be realized.
  • CAC-OS when CAC-OS is used for a semiconductor element, the insulating property caused by GaO X3 and the like and the conductivity caused by In X2 Zn Y2 O Z2 or InO X1 act in a complementary manner, so that the insulation is high. On current ( Ion ) and high field effect mobility ( ⁇ ) can be achieved.
  • CAC-OS is suitable as a constituent material of various semiconductor devices.
  • ⁇ Laminate structure 1> Next, the laminated structure of the image pickup apparatus will be described with reference to a cross-sectional view.
  • the elements such as the insulating layer and the conductive layer shown below are examples, and other elements may be included. Alternatively, some of the elements shown below may be omitted. Further, the laminated structure shown below can be formed by using a bonding step, a polishing step, or the like, if necessary.
  • FIG. 19 is an example of a cross-sectional view of a laminated body having a layer 560, a layer 561, and a layer 563 and having a bonded surface between the layers 563a and the layer 563b constituting the layer 563.
  • the layer 563b can have a functional circuit provided on the silicon substrate 611.
  • a transistor 223, a transistor 224, and a transistor 225 are shown as a part of the transistors included in the functional circuit.
  • the transistor 225 is exemplified as a transistor included in the binarization circuit 22.
  • the layer 563b is provided with a silicon substrate 611 and insulating layers 612, 613, 614, 616, 617, and 618.
  • the insulating layer 612 has a function as a protective film.
  • the insulating layers 613, 614, 616, and 617 have a function as an interlayer insulating film and a flattening film.
  • the insulating layer 618 and the conductive layer 619 have a function as a bonded layer.
  • the conductive layer 619 is electrically connected to the gate of the transistor 225.
  • a silicon nitride film, a silicon oxide film, an aluminum oxide film, or the like can be used as the protective film.
  • an inorganic insulating film such as a silicon oxide film or an organic insulating film such as an acrylic resin or a polyimide resin can be used.
  • a silicon nitride film, a silicon oxide film, an aluminum oxide film, or the like can be used as the dielectric layer of the capacitor. The bonding layer will be described later.
  • Conductors that can be used as wiring, electrodes, and plugs for electrical connections between devices include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, and hafnium. , Vanadium, Niob, Manganese, Magnesium, Zirconium, Berylium, Indium, Luthenium, Iridium, Strontium, Lantern, etc., or alloys containing the above-mentioned metal elements as components, or alloys containing the above-mentioned metal elements. Etc. may be appropriately selected and used.
  • the conductor is not limited to a single layer, and may be a plurality of layers made of different materials.
  • Layer 563a has the elements of pixel 14. Further, it may have an element of a functional circuit.
  • the transistor 102 and the transistor 105 included in the pixel circuit 15 are shown as a part of the elements of the pixel 14. In the cross-sectional view shown in FIG. 19, the electrical connection between the two is not shown.
  • the layer 563a is provided with a silicon substrate 632 and insulating layers 631, 633, 634, 635, 637, 638. Further, conductive layers 636 and 639 are provided.
  • the insulating layer 631 and the conductive layer 639 have a function as a bonded layer.
  • the insulating layers 634, 635, and 637 have a function as an interlayer insulating film and a flattening film.
  • the insulating layer 633 has a function as a protective film.
  • the insulating layer 638 has a function of insulating the silicon substrate 632 and the conductive layer 639.
  • the insulating layer 638 can be formed of the same material as other insulating layers. Further, the insulating layer 638 may be made of the same material as the insulating layer 631.
  • the conductive layer 639 is electrically connected to the other of the source or drain of the transistor 105 and to the conductive layer 619. Further, the conductive layer 636 is electrically connected to the wiring 111 (see FIG. 10A).
  • the Si transistor shown in FIG. 19 is a fin type having a channel forming region on a silicon substrate (silicon substrates 611, 632). A cross section in the channel width direction (cross section of A1-A2 shown in layer 563a of FIG. 19) is shown in FIG. 20A.
  • the Si transistor may be a planar type as shown in FIG. 20B.
  • the semiconductor layer 545 can be, for example, single crystal silicon (SOI (Silicon on Insulator)) formed on the insulating layer 546 on the silicon substrate 632.
  • SOI Silicon on Insulator
  • Layer 561 has a photoelectric conversion device 101.
  • the photoelectric conversion device 101 can be formed on the layer 563a.
  • FIG. 19 shows a configuration in which the organic photoconductive film shown in FIG. 18C is used for the photoelectric conversion layer as the photoelectric conversion device 101.
  • the layer 567a is used as a cathode and the layer 567e is used as an anode.
  • the layer 561 is provided with insulating layers 651, 652, 653, 654, and a conductive layer 655.
  • the insulating layers 651, 653, and 654 have a function as an interlayer insulating film and a flattening film. Further, the insulating layer 654 is provided so as to cover the end portion of the photoelectric conversion device 101, and has a function of preventing a short circuit between the layer 567e and the layer 567a.
  • the insulating layer 652 has a function as an element separation layer. It is preferable to use an organic insulating film or the like as the element separation layer.
  • the layer 567a corresponding to the cathode of the photoelectric conversion device 101 is electrically connected to either the source or the drain of the transistor 102 included in the layer 563a.
  • the layer 567e corresponding to the anode of the photoelectric conversion device 101 is electrically connected to the conductive layer 636 of the layer 563a via the conductive layer 655.
  • Layer 560 is formed on layer 561.
  • the layer 560 has a light-shielding layer 671, an optical conversion layer 672, and a microlens array 673.
  • the light-shielding layer 671 can suppress the inflow of light to adjacent pixels.
  • a metal layer such as aluminum or tungsten can be used for the light-shielding layer 671. Further, the metal layer and a dielectric film having a function as an antireflection film may be laminated.
  • a color filter can be used for the optical conversion layer 672.
  • a color image can be obtained by assigning colors such as R (red), G (green), B (blue), Y (yellow), C (cyan), and M (magenta) to the color filter for each pixel.
  • the color filter 672R (red), the color filter 672G (green), and the color filter 672B (blue) can be assigned to different pixels.
  • an image pickup device that can obtain images in various wavelength regions can be obtained.
  • the infrared image pickup device can be obtained.
  • a filter that blocks light having a wavelength of near infrared rays or less is used in the optical conversion layer 672, a far infrared ray imaging device can be obtained.
  • the optical conversion layer 672 uses an ultraviolet filter that blocks light having a wavelength equal to or higher than that of visible light, the optical conversion layer 672 can be used as an ultraviolet image pickup device.
  • a plurality of different optical conversion layers may be arranged in one image pickup apparatus.
  • the color filter 672R red
  • the color filter 672G green
  • the color filter 672B blue
  • the infrared filter 672IR can be assigned to different pixels. In this configuration, a visible light image and an infrared light image can be acquired at the same time.
  • the color filter 672R red
  • the color filter 672G green
  • the color filter 672B blue
  • the ultraviolet filter 672UV can be assigned to different pixels.
  • a visible light image and an ultraviolet light image can be acquired at the same time.
  • the image pickup device can obtain an image that visualizes the intensity of radiation used in an X-ray image pickup device or the like.
  • radiation such as X-rays transmitted through a subject
  • a scintillator it is converted into light (fluorescence) such as visible light or ultraviolet light by a photoluminescence phenomenon.
  • the image data is acquired by detecting the light with the photoelectric conversion device 101.
  • an image pickup device having the above configuration may be used for a radiation detector or the like.
  • a scintillator contains a substance that absorbs its energy and emits visible or ultraviolet light when irradiated with radiation such as X-rays or gamma rays.
  • Gd 2 O 2 S Tb
  • Gd 2 O 2 S Pr
  • Gd 2 O 2 S Eu
  • BaFCl Eu
  • NaI, CsI, CaF 2 , BaF 2 , CeF 3 LiF, LiI, ZnO and the like.
  • Those dispersed in resin or ceramics can be used.
  • imaging with infrared light or ultraviolet light it is possible to impart an inspection function, a security function, a sensor function, and the like to the imaging device. For example, by performing imaging with infrared light, non-destructive inspection of products, selection of agricultural products (sugar content meter function, etc.), vein recognition, medical inspection, etc. can be performed. Further, by performing imaging with ultraviolet light, it is possible to detect ultraviolet light emitted from a light source or a flame, and it is possible to manage a light source, a heat source, a production device, and the like.
  • a microlens array 673 is provided on the optical conversion layer 672.
  • the light passing through the individual lenses of the microlens array 673 passes through the optical conversion layer 672 directly below and irradiates the photoelectric conversion device 101.
  • the microlens array 673 is preferably formed of a resin or glass having high translucency with respect to light of a target wavelength.
  • the layer 563b is provided with an insulating layer 618 and a conductive layer 619.
  • the conductive layer 619 has a region embedded in the insulating layer 618. Further, the surfaces of the insulating layer 618 and the conductive layer 619 are flattened so that their heights match.
  • the layer 563a is provided with an insulating layer 631 and a conductive layer 639.
  • the conductive layer 639 has a region embedded in the insulating layer 631. Further, the surfaces of the insulating layer 631 and the conductive layer 639 are flattened so that their heights match.
  • the conductive layer 619 and the conductive layer 639 are metal elements having the same main component. Further, it is preferable that the insulating layer 618 and the insulating layer 631 are composed of the same components.
  • Cu, Al, Sn, Zn, W, Ag, Pt, Au, or the like can be used for the conductive layers 619 and 639.
  • Cu, Al, W, or Au is preferably used because of the ease of joining.
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, titanium nitride and the like can be used for the insulating layers 618 and 631.
  • the conductive layer 619 and the conductive layer 639 may have a multi-layer structure of a plurality of layers, in which case the surface layer (bonding surface) may be the same metal material. Further, the insulating layer 618 and the insulating layer 631 may also have a multi-layered structure of a plurality of layers, in which case the insulating materials having the same surface layer (bonding surface) may be used.
  • a surface-activated bonding method can be used in which the oxide film on the surface and the adsorption layer of impurities are removed by sputtering treatment or the like, and the cleaned and activated surfaces are brought into contact with each other for bonding. ..
  • a diffusion bonding method or the like in which surfaces are bonded to each other by using both temperature and pressure can be used. In both cases, bonds occur at the atomic level, so excellent bonding can be obtained not only electrically but also mechanically.
  • the surfaces treated with hydrophilicity such as oxygen plasma are brought into contact with each other for temporary bonding, and then main bonding is performed by dehydration by heat treatment.
  • a joining method or the like can be used. Since the hydrophilic bonding method also causes bonding at the atomic level, it is possible to obtain mechanically excellent bonding.
  • an insulating layer and a metal layer coexist on the respective bonding surfaces. Therefore, for example, a surface activation bonding method and a hydrophilic bonding method may be combined.
  • a method can be used in which the surface is cleaned after polishing, the surface of the metal layer is subjected to an antioxidant treatment, and then a hydrophilic treatment is performed to join the metal layer.
  • the surface of the metal layer may be made of a refractory metal such as Au and subjected to hydrophilic treatment.
  • a joining method other than the above-mentioned method may be used.
  • the circuit of the layer 563b and the element of the pixel 14 of the layer 563a can be electrically connected.
  • FIG. 21 is a modification of the laminated structure shown in FIG. 19, in which the configuration of the photoelectric conversion device 101 included in the layer 561 and the partial configuration of the layer 563a are different, and the bonded surface is also formed between the layer 561 and the layer 563a. It is a configuration having.
  • the layer 561 has a photoelectric conversion device 101, insulating layers 661, 662, 664, 665 and conductive layers 685, 686.
  • the photoelectric conversion device 101 is a pn junction type photodiode, and has a layer 565b corresponding to a p-type region and a layer 565a corresponding to an n-type region.
  • a pn junction type photodiode is formed on a silicon substrate.
  • the photoelectric conversion device 101 is an embedded photodiode, and a thin p-type region (a part of the layer 565b) provided on the surface side (current extraction side) of the layer 565a can suppress dark current and reduce noise. can.
  • the insulating layer 661 and the conductive layers 685 and 686 have a function as a bonded layer.
  • the insulating layer 662 has a function as an interlayer insulating film and a flattening film.
  • the insulating layer 664 has a function as an element separation layer.
  • the silicon substrate is provided with a groove for separating pixels, and the insulating layer 665 is provided on the upper surface of the silicon substrate and the groove.
  • the insulating layer 665 By providing the insulating layer 665, it is possible to prevent the carriers generated in the photoelectric conversion device 101 from flowing out to the adjacent pixels.
  • the insulating layer 665 also has a function of suppressing the intrusion of stray light. Therefore, the insulating layer 665 can suppress color mixing.
  • An antireflection film may be provided between the upper surface of the silicon substrate and the insulating layer 665.
  • the insulating layer 664 can be formed by using the LOCOS (LOCOxidation of Silicon) method. Alternatively, it may be formed by using an STI (Shallow Trench Isolation) method or the like.
  • LOCOS LOCxidation of Silicon
  • STI Shallow Trench Isolation
  • an inorganic insulating film such as silicon oxide or silicon nitride, or an organic insulating film such as a polyimide resin or an acrylic resin can be used.
  • the insulating layer 665 may have a multi-layer structure. Further, a space may be provided in a part of the insulating layer 665. The space may have a gas such as air or an inert gas. Further, the space may be in a decompressed state.
  • the layer 565a (n-type region, corresponding to the cathode) of the photoelectric conversion device 101 is electrically connected to the conductive layer 685.
  • the layer 565b (p-type region, corresponding to the anode) is electrically connected to the conductive layer 686.
  • the conductive layers 685 and 686 have a region embedded in the insulating layer 661. Further, the surfaces of the insulating layer 661 and the conductive layers 685 and 686 are flattened so that their heights match.
  • an insulating layer 638 is formed on the insulating layer 637. Further, a conductive layer 683 electrically connected to one of the source or drain of the transistor 102 and a conductive layer 684 electrically connected to the conductive layer 636 are formed.
  • the insulating layer 638 and the conductive layers 683 and 684 have a function as a bonded layer.
  • the conductive layers 683 and 684 have a region embedded in the insulating layer 638. Further, the surfaces of the insulating layer 638 and the conductive layers 683 and 684 are flattened so that their heights match.
  • the conductive layers 683, 684, 685, and 686 are the same bonded layers as the above-mentioned conductive layers 619 and 639.
  • the insulating layers 638 and 661 are the same bonded layers as the above-mentioned insulating layers 618 and 631.
  • the conductive layer 683 and the conductive layer 685 one of the source or drain of the transistor 102 can be electrically connected to the layer 565a (n-type region, corresponding to the cathode) of the photoelectric conversion device 101. Further, by laminating the conductive layer 684 and the conductive layer 686, the layer 565b (p-type region, corresponding to the anode) of the photoelectric conversion device 101 and the wiring 111 (see FIG. 10A) can be electrically connected. Further, by laminating the insulating layer 638 and the insulating layer 661, the layer 561 and the layer 563a can be electrically and mechanically bonded.
  • FIG. 22 is a modification different from the above, and has a configuration in which the transistor 102 is provided on the layer 561.
  • one of the source or drain of the transistor 102 is directly connected to the photoelectric conversion device 101, and the other of the source or drain acts as a node N.
  • the charge accumulated in the photoelectric conversion device 101 can be completely transferred, and an image pickup device with less noise can be obtained.
  • the other of the source or drain of the transistor 102 included in the layer 561 is electrically connected to the conductive layer 692.
  • the gate of the transistor 104 included in the layer 563 is electrically connected to the conductive layer 691.
  • the conductive layers 691 and 692 are the same bonded layers as the above-mentioned conductive layers 619 and 639.
  • FIG. 23 is an example of a cross-sectional view of a laminated body having layers 560, 561, 562, and 563 and having no bonding surface.
  • a Si transistor is provided on the layer 563.
  • An OS transistor is provided on the layer 562. Since the configurations of the layers 563, 561 and 560 are the same as those shown in FIG. 19, the description thereof will be omitted here.
  • Layer 562 is formed on the layer 563.
  • Layer 562 has an OS transistor.
  • the transistor 102 and the transistor 105 are shown. In the cross-sectional view shown in FIG. 23, the electrical connection between the two is not shown.
  • the layer 562 is provided with insulating layers 621, 622, 623, 624, 625, 626, 628. Further, a conductive layer 627 is provided. The conductive layer 627 can be electrically connected to the wiring 111 (see FIG. 10A).
  • the insulating layer 621 has a function as a blocking layer.
  • the insulating layers 622, 623, 625, 626, and 628 have functions as an interlayer insulating film and a flattening film.
  • the insulating layer 624 has a function as a protective film.
  • the blocking layer it is preferable to use a film having a function of preventing the diffusion of hydrogen.
  • hydrogen is required to terminate dangling bonds, but hydrogen in the vicinity of the OS transistor is one of the factors that generate carriers in the oxide semiconductor layer, which reduces reliability. .. Therefore, it is preferable to provide a hydrogen blocking film between the layer on which the Si device is formed and the layer on which the OS transistor is formed.
  • the blocking film for example, aluminum oxide, aluminum nitride, gallium oxide, gallium oxide, yttrium oxide, yttrium oxide, hafnium oxide, hafnium oxide, yttria-stabilized zirconia (YSZ) and the like can be used.
  • aluminum oxide, aluminum nitride, gallium oxide, gallium oxide, yttrium oxide, yttrium oxide, hafnium oxide, hafnium oxide, yttria-stabilized zirconia (YSZ) and the like can be used.
  • the other of the source or drain of the transistor 105 is electrically connected to the gate of the transistor 225 via a plug. Further, the conductive layer 627 is electrically connected to the wiring 111 (see FIG. 10A).
  • One of the source and drain of the transistor 102 is electrically connected to the cathode of the photoelectric conversion device 101 included in the layer 561.
  • the conductive layer 627 is electrically connected to the anode of the photoelectric conversion device 101 included in the layer 561.
  • FIG. 24A shows the details of the OS transistor.
  • the OS transistor shown in FIG. 24A is a self-aligned type in which an insulating layer is provided on a laminate of an oxide semiconductor layer and a conductive layer, and an opening reaching the oxide semiconductor layer is provided to form a source electrode 705 and a drain electrode 706. It is the composition of.
  • the OS transistor may have a channel forming region 708, a source region 703, and a drain region 704 formed in the oxide semiconductor layer, as well as a gate electrode 701 and a gate insulating film 702. At least the gate insulating film 702 and the gate electrode 701 are provided in the opening. An oxide semiconductor layer 707 may be further provided in the opening.
  • the OS transistor may have a self-aligned configuration in which the source region 703 and the drain region 704 are formed in the semiconductor layer using the gate electrode 701 as a mask.
  • FIG. 24C it may be a non-self-aligned top gate type transistor having a region where the source electrode 705 or the drain electrode 706 and the gate electrode 701 overlap.
  • the OS transistor shows a structure having a back gate 735, it may have a structure having no back gate.
  • the back gate 735 may be electrically connected to the front gate of the transistor provided opposite to each other as shown in the cross-sectional view in the channel width direction of the transistor shown in FIG. 24D.
  • FIG. 24D shows a cross section of the transistor B1-B2 of FIG. 24A as an example, but the same applies to transistors having other structures.
  • the back gate 735 may be configured to be able to supply a fixed potential different from that of the front gate.
  • FIG. 25 is a modification of the laminated structure shown in FIG. 23, in which the configuration of the photoelectric conversion device 101 included in the layer 561 and the partial configuration of the layer 562 are different, and a bonded surface is formed between the layer 561 and the layer 562. It is a structure to have.
  • the photoelectric conversion device 101 included in the layer 561 is a pn junction type photodiode, and has the same configuration as shown in FIG. 21.
  • an insulating layer 648 is formed on the insulating layer 628. Further, a conductive layer 688 electrically connected to one of the source or drain of the transistor 102 and a conductive layer 689 electrically connected to the conductive layer 627 are formed.
  • the insulating layer 648 and the conductive layers 688 and 689 have a function as a bonded layer.
  • the conductive layers 688 and 689 have a region embedded in the insulating layer 648. Further, the surfaces of the insulating layer 648 and the conductive layers 688 and 689 are flattened so that their heights match.
  • the conductive layers 688 and 689 are the same bonded layers as the above-mentioned conductive layers 619 and 639.
  • the insulating layer 648 is the same bonded layer as the above-mentioned insulating layers 618 and 631.
  • the conductive layer 688 and the conductive layer 685 one of the source or drain of the transistor 102 can be electrically connected to the layer 565a (n-type region, corresponding to the cathode) of the photoelectric conversion device 101. Further, by laminating the conductive layer 689 and the conductive layer 686, the layer 565b (p-type region, corresponding to the anode) of the photoelectric conversion device 101 and the wiring 111 (see FIG. 10A) can be electrically connected. Further, by laminating the insulating layer 648 and the insulating layer 661, it is possible to perform electrical bonding and mechanical bonding between the layer 561 and the layer 562.
  • a configuration in which the transistor 102 is provided on the layer 561 shown in FIG. 22 may be applied to the configuration.
  • FIG. 26 has a configuration in which transistors 102, 105, etc., which are elements of a pixel circuit, and transistors 273, etc., which are elements of a memory cell 150, are provided on the same surface of layer 562.
  • FIG. 27 is a configuration in which the transistors 102, 104, 105, etc., which are elements of the pixel circuit, and the transistors 272, 273, etc., which are elements of the memory cell 150, are laminated so as to have an overlapping region in the layer 562. ..
  • the circuit area can be reduced, and a highly functional and compact image pickup device can be formed.
  • the wiring length of the wiring for electrically connecting the stacked elements can be shortened, the operation can be performed at high speed and low power consumption.
  • the configuration in which the transistor 102 is provided in the layer 561 shown in FIG. 22 may be applied to the configuration shown in FIGS. 26 and 27. Further, the configuration of the photoelectric conversion device 101 shown in FIG. 23 may be applied.
  • FIG. 29A is an external perspective view of the package containing the image sensor chip.
  • the package is a CSP (Chip Size Package) and has a bare chip 450 of an image sensor, a cover glass 440, an adhesive 430 for adhering both, and the like.
  • CSP Chip Size Package
  • the electrode pad 425 provided on the outside of the pixel array 455 is electrically connected to the back surface electrode 415 via the through electrode 420.
  • the electrode pad 425 is electrically connected to the circuit constituting the image sensor by wiring or wire.
  • the bare chip 450 may be a laminated chip laminated with a circuit having various functions.
  • FIG. 29 exemplifies a BGA (Ball Grid Array) having a configuration in which a bump 410 is formed from a solder ball on the back surface electrode 415.
  • BGA Bit Grid Array
  • it is not limited to BGA, and may be LGA (Land Grid Array) or PGA (Pin Grid Array).
  • a package in which the bare chip 450 is mounted on a QFN (Quad Flat No-lead package) or a QFP (Quad Flat Package) may be used.
  • FIG. 29B is an external perspective view of the upper surface side of the camera module in which the image sensor chip and the lens are combined.
  • the camera module has a lens cover 460, a plurality of lenses 470, and the like on the configuration of FIG. 29A.
  • an optical filter 480 that absorbs light having a specific wavelength is provided between the lens 470 and the cover glass 440, if necessary.
  • the optical filter 480 for example, in the case of an image sensor that mainly captures visible light, an infrared cut filter or the like can be used.
  • the image sensor chip By housing the image sensor chip in a package having the above-mentioned form, it can be easily mounted on a printed circuit board or the like, and the image sensor chip can be incorporated into various semiconductor devices and electronic devices.
  • a display device As electronic devices that can use the image pickup device according to one aspect of the present invention, a display device, a personal computer, an image storage device or image reproduction device provided with a recording medium, a mobile phone, a game machine including a portable type, and a portable data terminal.
  • Electronic book terminals video cameras, cameras such as digital still cameras, goggle type displays (head mount displays), navigation systems, sound reproduction devices (car audio, digital audio players, etc.), copiers, facsimiles, printers, multifunction printers , Automatic cash deposit / payment machine (ATM), vending machine, etc. Specific examples of these electronic devices are shown in FIGS. 30A to 30F.
  • FIG. 30A is an example of a mobile phone, which includes a housing 981, a display unit 982, an operation button 983, an external connection port 984, a speaker 985, a microphone 986, a camera 987, and the like.
  • the mobile phone includes a touch sensor on the display unit 982. All operations such as making a phone call or inputting characters can be performed by touching the display unit 982 with a finger or a stylus.
  • An image pickup device according to an aspect of the present invention and an operation method thereof can be applied to the mobile phone.
  • FIG. 30B is a portable data terminal, which includes a housing 911, a display unit 912, a speaker 913, a camera 919, and the like.
  • Information can be input / output by the touch panel function of the display unit 912.
  • characters and the like can be recognized from the image acquired by the camera 919, and the characters can be output as voice by the speaker 913.
  • An image pickup device according to an aspect of the present invention and an operation method thereof can be applied to the portable data terminal.
  • FIG. 30C is a surveillance camera, which has a support base 951, a camera unit 952, a protective cover 953, and the like.
  • the camera unit 952 is provided with a rotation mechanism or the like, and by installing it on the ceiling, it is possible to take an image of the entire surroundings.
  • An image pickup device according to an aspect of the present invention and an operation method thereof can be applied to an element for image acquisition in the camera unit.
  • the surveillance camera is an idiomatic name and does not limit its use.
  • a device having a function as a surveillance camera is also called a camera or a video camera.
  • FIG. 30D is a drive recorder, which includes a frame 941, a camera 942, an operation button 943, a mounting component 944, and the like. By installing it on the front window of an automobile or the like via the mounting component 944, it is possible to record the scenery in front of the vehicle while driving. A display panel for displaying the recorded image is provided on the back surface (not shown). An image pickup apparatus of one aspect of the present invention and an operation method thereof can be applied to the camera 942.
  • FIG. 30E is a digital camera, which includes a housing 961, a shutter button 962, a microphone 963, a light emitting unit 967, a lens 965, and the like.
  • An image pickup device according to an aspect of the present invention and an operation method thereof can be applied to the digital camera.
  • FIG. 30F is a wristwatch-type information terminal, which has a display unit 932, a housing / wristband 933, a camera 939, and the like.
  • the display unit 932 includes a touch panel for operating the information terminal.
  • the display unit 932 and the housing / wristband 933 have flexibility and are excellent in wearability to the body.
  • An image pickup device according to an aspect of the present invention and an operation method thereof can be applied to the information terminal.
  • FIG. 31A is a drone which is an example of a mobile body, has a frame 921, an arm 922, a rotor 923, a blade 924, a camera 925, a battery 926, and the like, and has a function of autonomously flying, a function of resting in the air, and the like.
  • An image pickup apparatus of one aspect of the present invention and an operation method thereof can be applied to the camera 925.
  • FIG. 31B illustrates an external view of an automobile as an example of a moving body.
  • the automobile 890 has a plurality of cameras 891 and the like, and can acquire information on the front, rear, left, right, and above of the automobile 890.
  • An image pickup apparatus according to an aspect of the present invention and an operation method thereof can be applied to the camera 891.
  • the automobile 890 is equipped with various sensors (not shown) such as an infrared radar, a millimeter wave radar, and a laser radar.
  • the automobile 890 can analyze the image acquired by the camera 891 for a plurality of imaging directions 892, determine the surrounding traffic conditions such as the presence or absence of a guardrail or a pedestrian, and perform automatic driving. It can also be used in systems for road guidance, danger prediction, and the like.
  • the obtained image data is subjected to arithmetic processing such as a neural network to increase the resolution of the image, reduce image noise, face recognition (for security purposes, etc.), and object recognition. It can perform processing such as (purpose of automatic operation, etc.), image compression, image correction (wide dynamic range), image restoration of lensless image sensor, positioning, character recognition, and reduction of reflection reflection.
  • arithmetic processing such as a neural network to increase the resolution of the image, reduce image noise, face recognition (for security purposes, etc.), and object recognition. It can perform processing such as (purpose of automatic operation, etc.), image compression, image correction (wide dynamic range), image restoration of lensless image sensor, positioning, character recognition, and reduction of reflection reflection.
  • the automobile may be an automobile having an internal combustion engine, an electric vehicle, a hydrogen vehicle, or the like.
  • the moving body is not limited to the automobile.
  • examples of moving objects include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles, airplanes, rockets), etc., and artificial intelligence is applied to these moving objects by applying a computer of one aspect of the present invention. It is possible to add a system that utilizes intelligence.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Electromagnetism (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Ceramic Engineering (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Thin Film Transistor (AREA)

Abstract

画像処理機能を有し、高速動作が可能な撮像装置を提供する。 画像処理などの付加機能を備えた撮像装置であって、撮像動作で取得した画像データを画素部で二値化し、当該二値化データを用いて積和演算を行う。画素部には記憶回路が設けられ、積和演算に用いる重み係数を保持する。したがって、重み係数を外部から都度読み込むことなく演算を行うことができ、消費電力を低減することができる。また、画素回路および記憶回路等と、積和演算回路等とを積層して形成することで、回路間の配線長を短くすることができ、低消費電力動作および高速動作を行うことができる。

Description

撮像装置および電子機器
本発明の一態様は、撮像装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの動作方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路に用いる構成の撮像装置が特許文献１に開示されている。
また、撮像装置に演算機能を付加する技術が特許文献２に開示されている。
特開２０１１−１１９７１１号公報 特開２０１６−１２３０８７号公報
携帯機器などに搭載される撮像装置では、高解像度の画像を取得できる機能が一般化している。次世代においては、撮像装置にさらに知的な機能を搭載することが求められている。
撮像装置で取得した画像データ（アナログデータ）は、デジタルデータに変換され、外部に取り出した後に必要に応じて画像処理が行われる。当該処理を撮像装置内で行うことができれば、外部の機器との連携がより高速となり、使用者の利便性が向上する。また、周辺装置などの負荷および消費電力も低減することができる。
また、撮像装置に機能を付与させるにあたって、増加する回路等の要素は積層することが好ましい。例えば、複数の回路を画素回路と重なるように設けることで、面積の増大を抑えることができ、高機能で小型の撮像装置を形成することができる。また、積層される回路間では、配線長を短くすることができ、高速かつ低消費電力動作を実現することができる。
したがって、本発明の一態様では、画像処理を行うことができる撮像装置を提供することを目的の一つとする。または、高機能で小型の撮像装置を提供することを目的の一つとする。または、高速動作が行える撮像装置を提供することを目的の一つとする。または、低消費電力の撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、上記撮像装置の駆動方法を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、画像処理機能を有し、高速動作が可能な撮像装置に関する。
本発明の一態様は、複数の画素ブロックを有する撮像装置であって、画素ブロックは、第１の層と、第２の層と、を有し、第１の層は、第２の層と重なる領域を有し、画素ブロックは、第１の層に、複数の画素回路と、複数の第１の記憶回路と、を有し、第２の層に、複数の積和演算回路と、複数の第１の二値化回路と、複数の第２の二値化回路と、を有し、画素回路および第１の記憶回路は、チャネル形成領域に金属酸化物を有するトランジスタを有する撮像装置である。
本発明の他の一態様は、複数の画素ブロックを有する撮像装置であって、画素ブロックは、第１の層と、第２の層と、第３の層と、を有し、第１の層が第２の層と第３の層との間、または第３の層が第１の層と第２の層との間、に位置し、第１の層乃至第３の層は、互いに重なる領域を有し、画素ブロックは、第１の層に、複数の画素回路を有し、第２の層に、複数の積和演算回路と、複数の第１の二値化回路と、複数の第２の二値化回路と、を有し、第３の層に、複数の第１の記憶回路を有し、画素回路および第１の記憶回路は、チャネル形成領域に金属酸化物を有するトランジスタを有する撮像装置である。
積和演算回路、第１の二値化回路および第２の二値化回路は、チャネル形成領域にシリコンを有するトランジスタを有することが好ましい。
画素回路と第１の二値化回路は同数であり、画素回路は、一つの第１の二値化回路と電気的に接続することができる。
一つの第１の二値化回路は、複数の積和演算回路と電気的に接続することができる。
一つの第１の記憶回路は、複数の積和演算回路と電気的に接続することができる。
積和演算回路と第２の二値化回路は同数であり、一つの積和演算回路は、一つの第２の二値化回路と電気的に接続することができる。
画素回路の駆動回路および第１の記憶回路の駆動回路は、第２の層に設けることができる。
さらに、第２の記憶回路を有し、第２の記憶回路の入力端子は、複数の第２の二値化回路と電気的に接続され、第２の記憶回路の出力端子は、複数の積和演算回路と電気的に接続されていてもよい。
さらに、第３の記憶回路と、第３の二値化回路と、を有し、第３の記憶回路は、第３の二値化回路を介して複数の積和演算回路と電気的に接続されていてもよい。
第２の記憶回路、第３の記憶回路、および第３の二値化回路は、第２の層に設けることができる。
金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆの一つまたは複数）と、を有することが好ましい。
本発明の一態様を用いることで、画像処理を行うことができる撮像装置を提供することができる。または、高機能で小型の撮像装置を提供することができる。または、高速動作が行える撮像装置を提供することができる。または、低消費電力の撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。または、上記撮像装置の駆動方法を提供することができる。または、新規な半導体装置などを提供することができる。
図１は、撮像装置を説明する図である。
図２Ａ乃至図２Ｃは、画素部を説明する図である。
図３は、画素ブロックを説明する図である。
図４は、画素ブロックを説明する図である。
図５は、画素ブロックを説明する図である。
図６Ａは、積和演算回路を説明する図である。図６Ｂは、二値化回路を説明する図である。
図７は、画素ブロックを説明する図である。
図８は、画素ブロックおよび読み出し回路を説明する図である。
図９は、読み出し回路の動作を説明するタイミングチャートである。
図１０Ａ乃至図１０Ｃは、画素回路を説明する図である。
図１１Ａは、記憶回路を説明する図である。図１１Ｂおよび図１１Ｃは、メモリセルを説明する図である。
図１２Ａ、図１２Ｂは、画素回路のレイアウトを説明する図である。
図１３は、画素ブロックからのデータの読み出し動作を説明する図である。
図１４は、画素ブロックへのデータの分配動作を説明する図である。
図１５Ａは、画素ブロックからのデータの読み出し動作を説明する図である。図１５Ｂは、回路２５を説明する図である。
図１６Ａは、読み出し回路を説明する図である。図１６Ｂは、読み出し回路の動作を説明するタイミングチャートである。
図１７Ａ乃至図１７Ｄは、撮像装置の画素の構成を説明する図である。
図１８Ａ乃至図１８Ｃは、光電変換デバイスの構成を説明する図である。
図１９は、画素を説明する断面図である。
図２０Ａ乃至図２０Ｃは、Ｓｉトランジスタを説明する図である。
図２１は、画素を説明する断面図である。
図２２は、画素を説明する断面図である。
図２３は、画素を説明する断面図である。
図２４Ａ乃至図２４Ｄは、ＯＳトランジスタを説明する図である。
図２５は、画素を説明する断面図である。
図２６は、画素を説明する断面図である。
図２７は、画素を説明する断面図である。
図２８Ａ乃至図２８Ｃは、画素を説明する斜視図（断面図）である。
図２９Ａは、撮像装置を収めたパッケージを説明する図である。図２９Ｂは、撮像装置を収めたモジュールを説明する図である。
図３０Ａ乃至図３０Ｆは、電子機器を説明する図である。
図３１Ａ、図３１Ｂは、移動体を説明する図である。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
また、回路図上では単一の要素として図示されている場合であっても、機能的に不都合がなければ、当該要素が複数で構成されてもよい。例えば、スイッチとして動作するトランジスタは、複数が直列または並列に接続されてもよい場合がある。また、キャパシタを分割して複数の位置に配置する場合もある。
また、一つの導電体が、配線、電極および端子のような複数の機能を併せ持っている場合があり、本明細書においては、同一の要素に対して複数の呼称を用いる場合がある。また、回路図上で要素間が直接接続されているように図示されている場合であっても、実際には当該要素間が一つまたは複数の導電体を介して接続されている場合があり、本明細書ではこのような構成でも直接接続の範疇に含める。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
本発明の一態様は、画像処理などの付加機能を備えた撮像装置である。当該撮像装置は、撮像動作で取得したアナログデータ（画像データ）を画素部で二値化し、当該二値化データを用いて積和演算を行う。画素部には記憶回路が設けられ、積和演算に用いる重み係数（重みデータ、フィルタとも呼ばれる）を保持する。したがって、重み係数を外部から都度読み込むことなく演算を行うことができ、消費電力を低減することができる。
また、本発明の一態様の撮像装置では、画素回路および記憶回路等と、積和演算回路等とを積層して形成することで、回路間の配線長を短くすることができ、低消費電力動作および高速動作を行うことができる。また、高機能で小型の撮像装置を提供することができる。
＜撮像装置＞
図１は、本発明の一態様の撮像装置を説明する斜視図である。撮像装置は、層１０および層２０を有する。層１０は、層２０上に設けることができる。撮像装置は、画素回路および記憶回路などが設けられた画素部１１を有する。画素部１１は、層１０に設けられる要素および層２０に設けられる要素を有する。
層１０には、画素回路および記憶回路を設けることができる。層２０には、層１０が有する回路の駆動回路、層１０が有する回路が取得したデータの演算回路、データ変換回路および記憶回路などを設けることができる。例えば、層２０には、演算部２１、画素回路を駆動するロードライバ３１およびカラムドライバ３２、記憶回路を駆動するロードライバ３３およびカラムドライバ３４などを設けることができる。また、層２０には、必要に応じて、データの選択機能、保持機能、変換機能、読み出し機能などを有する回路３５、回路３６などが設けられていてもよい。
層１０が有する回路と層２０が有する回路とは、層１０を貫通する電極または配線等で電気的な接続を行うことができる。なお、上述した一部の回路は、上記説明とは逆の層または撮像装置の外部に設けることもできる。
図２Ａは、画素部１１の詳細を説明する図である。画素部１１は、マトリクス状に配置された複数の画素ブロック１２を有する。また、画素ブロック１２は、３×３に配置された画素ブロック１３を有する。また、画素ブロック１３は、３×３の画素１４を有する。すなわち、画素ブロック１２は、９×９の画素１４を有する。画素１４は、画素回路１５および記憶回路１６を有する。
なお、本発明の一態様では、画素ブロック１３が３×３の画素１４を有する構成を前提として各種演算等を行うが、上述の画素数に限らず、例えば、２×２、４×４、５×５、２５×２５などとすることができる。または、水平方向と垂直方向の画素１４の数が異なっていてもよい。また、一部の画素ブロック１３を隣り合う画素ブロック１２で共有することもできる。また、一部の画素１４を隣り合う画素ブロック１３で共有することもできる。なお、画素ブロック１２が有する画素ブロック１３の数も適宜変更することができる。
図２Ａに示す画素１４は、画素回路１５および記憶回路１６が、層１０に並べて設けられる例であるが、図２Ｂに示すように、記憶回路１６上に画素回路１５を重ねて設けてもよい。または、図２Ｃに示すように、画素回路１５上に記憶回路１６を重ねて設けてもよい。
図３は、画素ブロック１３の構成要素を説明する図である。画素ブロック１３は、３×３の画素１４を有する。したがって、画素ブロック１３は、層１０に９個の画素回路１５および９個の記憶回路１６を有する。また、画素回路１５または記憶回路１６と重なる領域（層２０）には、演算部２１として、複数の二値化回路２２、複数の積和演算回路２３および複数の二値化回路２４が設けられる。
二値化回路２２は、画素回路１５と同数、すなわち９個設けられる。二値化回路２２は、画素回路１５と重なる領域を有する位置に設けられる。図４は、画素回路１５と二値化回路２２の接続関係を示す図であり、一つの画素回路１５は、重なる領域を有する一つの二値化回路２２と電気的に接続される。
二値化回路２２は、画素回路１５で取得された画像データ（アナログデータ）を予め設定されたしきい値で判定して二値化する回路であり、例えばコンパレータを用いることができる。
積和演算回路２３は、一つの画素ブロック１３に複数設けられ、本実施の形態では６個の積和演算回路２３を設ける例を示している。なお、積和演算回路２３の数は、目的に応じて適宜増減することができる。積和演算回路２３の入力端子は、記憶回路１６および二値化回路２２と電気的に接続される。
図５は、積和演算回路２３、記憶回路１６および二値化回路２２の接続関係を示す図である。なお、当該接続関係を明瞭に示すため、９個の二値化回路２２を抜き出して図示している。
画素ブロック１３は９個の記憶回路１６を有し、そのそれぞれは複数のメモリセルを有する。当該複数のメモリセルのそれぞれには、１ｂｉｔの重み係数を予め書き込むことができる。９個の記憶回路１６のそれぞれは、６個の積和演算回路２３のそれぞれと電気的に接続される。したがって、積和演算回路２３のそれぞれには、９ｂｉｔ分の重み係数を供給することができる。一つの記憶回路１６から６個の積和演算回路２３に重み係数を供給することができるため、ここでは、一つの記憶回路１６に最低１ｂｉｔ分の重み係数が書き込まれていれば当該動作を行うことができる。
二値化回路２２のそれぞれは、１ｂｉｔに変換された画像データを出力することができる。９個の二値化回路２２のそれぞれは、６個の積和演算回路２３のそれぞれと電気的に接続される。一つの二値化回路２２から６個の積和演算回路２３に画像データを供給することができるため、積和演算回路２３のそれぞれには、９ｂｉｔ分の画像データが供給される。
図６Ａは、積和演算回路２３の構成および演算動作を簡単に説明する図である。積和演算回路２３は、例えば乗算器２３ａを９個、加算器２３ｂを１個有する構成とすることができる。各乗算器２３ａには、二値化回路２２で１ｂｉｔに変換された画像データ（Ｘ１乃至Ｘ９）と、記憶回路１６から読み出される１ｂｉｔの重み係数（Ｗ１乃至Ｗ９）が入力され、乗算演算を行って１ｂｉｔのデータを加算器２３ｂに出力する。加算器２３ｂでは各乗算器２３ａから入力されたデータを加算し、二値化回路２４に出力する。ここで、加算器２３ｂ（積和演算回路２３）から出力されるデータは０乃至９の値をとるため、４ｂｉｔのデータとなる。
二値化回路２４は、積和演算回路２３と同数、すなわち６個設けられる。図６Ａ、図６Ｂおよび図７に示すように、一つの二値化回路２４は、一つの積和演算回路２３と電気的に接続される。図６Ａ、図６Ｂに示すように、二値化回路２４に入力されるデータは、０乃至９に相当する４ｂｉｔのデジタルデータである。二値化回路２４は、入力データを５以上と判定した場合は１を出力し、４以下と判定した場合は０を出力する。すなわち、二値化回路２４は、４ｂｉｔのデータを１ｂｉｔに変換する機能を有する回路である。
図７に示すように、一つの画素ブロック１３からは６ｂｉｔ分の演算データを出力することができる。図８は、画素ブロック１２（画素ブロック１３［１，１］乃至画素ブロック１３［３，３］）からの演算データの読み出しを説明する図である。
画素ブロック１３が有する６個の二値化回路２４は、それぞれ出力を制御する選択トランジスタ２４Ｓを有する。６個の選択トランジスタ２４Ｓのゲートは、配線ＲＳＥＬ（配線ＲＳＥＬ［０］、配線ＲＳＥＬ［１］、配線ＲＳＥＬ［２］）と電気的に接続される。配線ＲＳＥＬは、行方向に設けられる画素ブロック１３で共有される。また、６個の二値化回路２４が電気的に接続される６本の出力線ＯＵＴ（ＯＵＴ［０］乃至ＯＵＴ［５］）は、列方向に設けられる画素ブロック１３で共有される。
６本の出力線ＯＵＴには、読み出し回路４０が電気的に接続される。読み出し回路４０は、各列の６本の出力線ＯＵＴとそれぞれ電気的に接続するスイッチ４０Ｓ、スイッチ４１Ｓおよびスイッチ４２Ｓを有する。
スイッチ４０Ｓ乃至スイッチ４２Ｓは、複数のトランジスタを有する。スイッチ４０Ｓが有するトランジスタのゲートは、配線ＣＳＥＬ［０］と電気的に接続される。スイッチ４２Ｓが有するトランジスタのゲートは、配線ＣＳＥＬ［１］と電気的に接続される。スイッチ４２Ｓが有するトランジスタのゲートは、配線ＣＳＥＬ［２］と電気的に接続される。
スイッチ４０Ｓ乃至スイッチ４２Ｓの出力側の配線は、３本毎に一つの出力線ＯＵＴと電気的に接続される。当該構成とすることで、画素ブロック１３毎のデータを出力することができる。
なお、読み出し回路４０は、図１に示す回路３５または回路３６の要素として、層２０に設けることができる。
図９は、画素ブロック１２（画素ブロック１３［１，１］乃至画素ブロック１３［３，３］）からの演算データの読み出しを説明するタイミングチャートである。なお、時刻Ｔ１より前に各画素ブロック１３では全ての演算が終了し、二値化回路２４に演算データが保持されている状態とする。また、以下の説明では、トランジスタを導通状態とする電位（高電位）を“Ｈ”、トランジスタを非導通状態とする電位（低電位）を“Ｌ”と表現する。
時刻Ｔ１に、配線ＲＳＥＬ［０］の電位を“Ｈ”とすると、０行目に配置された画素ブロック１３の全ての二値化回路２４が有する選択トランジスタ２４Ｓが導通し、演算データが読み出し回路４０に出力される。
また、時刻Ｔ１に配線ＣＳＥＬ［０］の電位を“Ｈ”とすると、配線ＣＳＥＬ［０］にゲートが電気的に接続されたスイッチ４０Ｓが導通し、出力線ＯＵＴ［０］乃至出力線ＯＵＴ［５］に画素ブロック１３［１，１］の演算データが出力される。
時刻Ｔ２に配線ＣＳＥＬ［０］の電位を“Ｌ”、配線ＣＳＥＬ［１］の電位を“Ｈ”とすると、スイッチ４０Ｓが非導通となり、配線ＣＳＥＬ［１］にゲートが電気的に接続されたスイッチ４１Ｓが導通し、出力線ＯＵＴ［０］乃至出力線ＯＵＴ［５］に画素ブロック１３［１，２］の演算データが出力される。
時刻Ｔ３に配線ＣＳＥＬ［１］の電位を“Ｌ”、配線ＣＳＥＬ［２］の電位を“Ｈ”とすると、スイッチ４１Ｓが非導通となり、配線ＣＳＥＬ［２］にゲートが電気的に接続されたスイッチ４２Ｓが導通し、出力線ＯＵＴ［０］乃至出力線ＯＵＴ［５］に画素ブロック１３［１，３］の演算データが出力される。
時刻Ｔ４に配線ＲＳＥＬ［０］の電位を“Ｌ”、配線ＣＳＥＬ［２］の電位を“Ｌ”とし、０行目の画素ブロック１３（画素ブロック１３［１，１］乃至画素ブロック１３［１，３］の演算データの出力を終了する。
時刻Ｔ４乃至時刻Ｔ７では、配線ＲＳＥＬ［１］の電位を“Ｈ”とし、上記と同様な動作を行うことで、１行目の画素ブロック１３（画素ブロック１３［２，１］乃至画素ブロック１３［２，３］）の演算データの出力を行う。
また、時刻Ｔ７乃至時刻Ｔ１０では、配線ＲＳＥＬ［２］の電位を“Ｈ”とし、上記と同様な動作を行うことで、２行目の画素ブロック１３（画素ブロック１３［３，１］乃至画素ブロック１３［３，３］）の演算データの出力を行う。
ここで、演算動作を１クロックで完了し、一つの画素ブロック１３の読み出し動作を１クロックで行えば、一つの画素ブロック１２を計１０クロックで読み出すことができる。なお、画素ブロック１２の列と同数の読み出し回路４０を設けることで、１行分の画素ブロック１２を並列で読み出すことができる。
＜画素回路＞
画素回路１５は、図１０Ａに示すように、光電変換デバイス１０１と、トランジスタ１０２と、トランジスタ１０３と、トランジスタ１０４と、トランジスタ１０５と、キャパシタ１０６を有することができる。
光電変換デバイス１０１の一方の電極は、トランジスタ１０２のソースまたはドレインの一方と電気的に接続される。トランジスタ１０２のソースまたはドレインの他方は、トランジスタ１０３のソースまたはドレインの一方、キャパシタ１０６の一方の電極、およびトランジスタ１０４のゲートと電気的に接続される。トランジスタ１０４のソースまたはドレインの一方は、トランジスタ１０５のソースまたはドレインの一方と電気的に接続される。
光電変換デバイス１０１の他方の電極は、配線１１１と電気的に接続される。トランジスタ１０２のゲートは、配線１１４と電気的に接続される。トランジスタ１０３のソースまたはドレインの他方は、配線１１２に電気的に接続される。トランジスタ１０３のゲートは、配線１１５と電気的に接続される。トランジスタ１０４のソースまたはドレインの他方は、配線１１３と電気的に接続される。トランジスタ１０５のソースまたはドレインの他方は、配線１１７と電気的に接続される。トランジスタ１０５のゲートは、配線１１６と電気的に接続される。
ここで、トランジスタ１０２のソースまたはドレインの他方と、トランジスタ１０３のソースまたはドレインの一方と、キャパシタ１０６の一方の電極と、トランジスタ１０４のゲートとの電気的な接続点（配線）をノードＮとする。
配線１１１、１１２、１１３は、電源線としての機能を有することができる。例えば、配線１１１は低電位電源線、配線１１２および配線１１３は高電位電源線として機能させることができる。なお、配線１１２および配線１１３は電気的に接続されていてもよい。配線１１４、１１５、１１６は、各トランジスタの導通を制御する信号線として機能させることができる。配線１１７は、画素回路１５と二値化回路２２とを電気的に接続する配線として機能させることができる。
光電変換デバイス１０１としては、フォトダイオードを用いることができる。低照度時の光検出感度を高めたい場合は、アバランシェフォトダイオードを用いることが好ましい。
トランジスタ１０２は、ノードＮの電位を制御する機能を有することができる。トランジスタ１０３は、ノードＮの電位を初期化する機能を有することができる。トランジスタ１０４は、ノードＮの電位に応じて電流を流す機能を有することができる。トランジスタ１０５は、画素を選択する機能を有することができる。
なお、光電変換デバイス１０１が有する一対の電極の接続の向きを逆にしてもよい。この場合、配線１１１は高電位電源線、配線１１２および配線１１３は低電位電源線として機能させればよい。
トランジスタ１０２、１０３には、チャネル形成領域に金属酸化物を用いたトランジスタ（ＯＳトランジスタ）を用いることが好ましい。ＯＳトランジスタは、オフ電流が極めて低い特性を有する。トランジスタ１０２、１０３にＯＳトランジスタを用いることによって、ノードＮで電荷を保持できる期間を極めて長くすることができる。また、回路構成および動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。
一方、トランジスタ１０４は、増幅特性が優れていることが望まれる場合がある。また、トランジスタ１０５は、高速動作が可能な移動度が高いトランジスタを用いることが好ましい場合がある。したがって、トランジスタ１０４、１０５には、シリコンをチャネル形成領域に用いたトランジスタ（Ｓｉトランジスタ）を適用してもよい。
なお、上記に限らず、ＯＳトランジスタおよびＳｉトランジスタを任意に組み合わせて適用してもよい。また、全てのトランジスタをＯＳトランジスタとしてもよい。または、全てのトランジスタをＳｉトランジスタとしてもよい。Ｓｉトランジスタとしては、アモルファスシリコンを有するトランジスタ、結晶性のシリコン（微結晶シリコン、低温ポリシリコン、単結晶シリコン）を有するトランジスタなどが挙げられる。
また、図１０Ｂに示すように、トランジスタにバックゲート（第２のゲート）を設ける構成としてもよい。当該バックゲートをフロントゲートと電気的に接続することで、トランジスタのオン電流を増大させることができる。また、当該バックゲートに適切な定電位を供給することで、トランジスタのしきい値電圧を制御することができる。なお、トランジスタにバックゲートを設ける構成は、本明細書のその他の回路にも適用することができる。また、バックゲートあり、バックゲートなしのそれぞれのトランジスタを混在させて回路を構成してもよい。
また、図１０Ｃに示すように、図１０Ａの構成にトランジスタ１０７およびトランジスタ１０８を加えた構成としてもよい。トランジスタ１０７のゲートは、トランジスタ１０４のゲートと電気的に接続される。トランジスタ１０７のソースまたはドレインの一方は、トランジスタ１０８のソースまたはドレインの一方と電気的に接続される。トランジスタ１０７のソースまたはドレインの他方は、配線１１３と電気的に接続される。トランジスタ１０８のゲートは、配線１１８と電気的に接続される。トランジスタ１０８のソースまたはドレインの他方は、配線１１９と電気的に接続される。
ここで、配線１１８は、トランジスタ１０８の導通を制御する信号線として機能させることができる。また、配線１１９は、回路６０と電気的に接続することができる。回路６０は画像読み出し回路であり、例えばＣＤＳ回路（相関二重サンプリング回路）などを用いることができる。当該構成を用いることで、画像データを配線１１７および配線１１９に出力することができる。配線１１７に出力された画像データは、二値化回路２２に入力され、その後積和演算が行われる。配線１１９に出力された画像データは、回路６０を介して外部に読み出される。これらの動作を並列に行うことができる。また、演算（画像処理）のみ、または画像データの読み出しのみを行うこともできる。
なお、回路６０は、図１に示す回路３５または回路３６の要素として、層２０に設けることができる。
＜記憶回路＞
図２に示すように、記憶回路１６は、画素１４に設けられる。また、記憶回路１６は複数のメモリセルを有し、当該メモリセルには重み係数に相当する１ｂｉｔのデータが格納される。
図１１Ａは、メモリセル１５０、ロードライバ３３およびカラムドライバ３４の接続関係を示す図である。メモリセル１５０を構成するトランジスタには、ＯＳトランジスタを用いることが好ましい。複数のメモリセル１５０は記憶回路１６として、層１０に設けられる。ロードライバ３３およびカラムドライバ３４はメモリセル１５０の駆動回路であり、層２０に設けることができる。
記憶回路１６は、一列にｍ（ｍは１以上の整数）個、一行にｎ（ｎは１以上の整数）個、計ｍ×ｎ個のメモリセル１５０を有し、メモリセル１５０はマトリクス状に配置されている。
図１１Ｂ、図１１Ｃは、メモリセル１５０に適用できるメモリセル１５０ａおよびメモリセル１５０ｂを説明する図である。なお、以下の説明において、ビット線類は、カラムドライバ３４と接続することができる。また、ワード線類は、ロードライバ３３と接続することができる。なお、ビット線類は、積和演算回路２３とも電気的に接続するが、ここでは図示しない。
ロードライバ３３およびカラムドライバ３４には、例えば、デコーダ、またはシフトレジスタを用いることができる。なお、ロードライバ３３およびカラムドライバ３４は、複数が設けられていてもよい。
図１１Ｂに、２つのトランジスタと１つのキャパシタを有するゲインセル型（「２Ｔｒ１Ｃ型」ともいう）のメモリセル１５０ａの回路構成例を示す。メモリセル１５０ａは、トランジスタ２７３と、トランジスタ２７２と、キャパシタ２７４と、を有する。
トランジスタ２７３のソースまたはドレインの一方は、キャパシタ２７４の一方の電極と接続され、トランジスタ２７３のソースまたはドレインの他方は、配線ＷＢＬと接続され、トランジスタ２７３のゲートは、配線ＷＬと接続され、トランジスタ２７３のバックゲートは、配線ＢＧＬと接続されている。キャパシタ２７４の他方の電極は、配線ＲＬと接続されている。トランジスタ２７２のソースまたはドレインの一方は、配線ＲＢＬと接続され、トランジスタ２７２のソースまたはドレインの他方は、配線ＳＬと接続され、トランジスタ２７２のゲートは、キャパシタ２７４の一方の電極と接続されている。
配線ＷＢＬは書き込みビット線として機能する。配線ＲＢＬは、読み出しビット線として機能する。配線ＷＬは、ワード線として機能する。配線ＲＬは、キャパシタ２７４の他方の電極に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、配線ＲＬには、基準電位を印加することが好ましい。
配線ＢＧＬは、トランジスタ２７３のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタ２７３のしきい値電圧を増減することができる。
データの書き込みは、配線ＷＬに高レベル電位を印加し、トランジスタ２７３を導通状態にし、配線ＷＢＬとキャパシタ２７４の一方の電極を電気的に接続することによって行われる。具体的には、トランジスタ２７３が導通状態のときに、配線ＷＢＬに記録する情報に対応する電位を印加し、キャパシタ２７４の一方の電極、およびトランジスタ２７２のゲートに該電位を書き込む。その後、配線ＷＬに低レベル電位を印加し、トランジスタ２７３を非導通状態にすることによって、キャパシタ２７４の一方の電極の電位、およびトランジスタ２７２のゲートの電位を保持する。
データの読み出しは、配線ＲＬと配線ＳＬに所定の電位を印加することによって行われる。トランジスタ２７２のソース−ドレイン間に流れる電流、およびトランジスタ２７３のソースまたはドレインの一方の電位は、トランジスタ２７２のゲートの電位、およびトランジスタ２７３のソースまたはドレインの他方の電位によって決まるので、トランジスタ２７２のソースまたはドレインの一方に接続されている配線ＲＢＬの電位を読み出すことによって、キャパシタ２７４の一方の電極（またはトランジスタ２７２のゲート）に保持されている電位を読み出すことができる。つまり、キャパシタ２７４の一方の電極（またはトランジスタ２７２のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。または、このメモリセルに書き込まれている情報の有無を知ることができる。
また、図１１Ｃに示すように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。図１１Ｃに示すメモリセル１５０ｂは、メモリセル１５０ａの配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとして、トランジスタ２７３のソースまたはドレインの他方、およびトランジスタ２７２のソースまたはドレインの一方が、配線ＢＩＬと接続されている構成となっている。つまり、メモリセル１５０ｂは、書き込みビット線と、読み出しビット線と、を１本の配線ＢＩＬとして動作する構成となっている。
なお、メモリセル１５０ａおよびメモリセル１５０ｂにおいても、トランジスタ２７３にＯＳトランジスタを用いることが好ましい。トランジスタ２７３にＯＳトランジスタを用いて、メモリセル１５０ａおよびメモリセル１５０ｂのような２Ｔｒ１Ｃ型のメモリセルを用いた記憶装置をＮＯＳＲＡＭ（Ｎｏｎ−ｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）という。なお、メモリセルは、回路の構成を適宜変更することができる。
＜レイアウト＞
図１２Ａ、図１２Ｂは、本発明の一態様の画素回路に用いることができるレイアウト（上面図）の例である。図１２Ａ、図１２Ｂは、図１０Ｂに示す画素回路のレイアウトであり、図１２Ａでは、バックゲート配線１７０、金属酸化物層１７５、ソース−ドレイン配線１８０を示している。ここで、金属酸化物層１７５は、ＯＳトランジスタのチャネル形成領域が設けられる層である。
撮像装置の解像度向上のためには、画素回路の微細化が必要になる。微細化プロセスでは、近接する構造物が互いに影響を及ぼすため、構造物をランダムに配置すると配線幅などのばらつきを助長させてしまう。したがって、図１２Ａに示すように、水平方向（Ｘ方向）および垂直方向（Ｙ方向）に等間隔に構造物を配置することが好ましい。
図１２Ｂは、図１２Ａに、ゲート配線１８５およびゲート配線１８５と電気的に接続する配線１９０を加えた構成を示している。このように各要素を重ね合わせることで、図１０Ｂに示すトランジスタ１０２、トランジスタ１０３、トランジスタ１０４およびトランジスタ１０５が形成される。また、それ以外にトランジスタ１０９が複数個形成される。トランジスタ１０９は回路動作に関与しないダミーのトランジスタであるが、このような構成とすることで配線幅などの均一性を向上させることができ、トランジスタ特性のばらつきなどを抑えることができる。
本実施の形態で説明した本発明の一態様により、画像処理機能を有し、高速動作が可能な撮像装置を提供することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１とは異なる構成の撮像装置について、図面を参照して説明する。実施の形態１で説明した撮像装置は、画像データに対して積和演算を１回行い、演算データを取り出す構成であったが、本実施の形態で説明する撮像装置は、画像データに対して積和演算を複数回行い、演算データを取り出す構成を有する。
画素１４および画素ブロック（画素ブロック１２、画素ブロック１３）の基本構成は、実施の形態１と共通するため、詳細な説明は省略する。
撮像装置は、積和演算を複数回行い、演算データを取り出すための要素として、二つのレジスタを有する。図１３は、画素ブロック１２と、二つのレジスタ（レジスタ５１、レジスタ５２）のうちの一つであるレジスタ５１との接続関係を説明する図である。なお、画素ブロック１３とレジスタ５１の間に選択回路を設け、配線数を少なくすることもできる。
図１３に示す画素ブロック１２は、図８に示す画素ブロック１２を簡略化した図であり、１回目の積和演算後に各画素ブロック１３から出力される演算データが６ｂｉｔ分（１ｂｉｔ×６）であることを示している。各画素ブロック１３から出力される６ｂｉｔ分の演算データは、レジスタ５１に入力され、格納される。ここで、レジスタ５１には、９個の画素ブロック１３から出力される６ｂｉｔ分の演算データが入力されるため、計５４ｂｉｔ分（６ｂｉｔ分×９）の演算データが格納されることになる。
次に、図１４に示すように、レジスタ５１に格納された５４ｂｉｔ分の演算データを各画素ブロック１３に再分配する。各画素ブロック１３には、図６Ａに示す９ｂｉｔ分のデータを処理できる積和演算回路２３が６個設けられており、各積和演算回路２３に９ｂｉｔ分の演算データが分配される。また、各積和演算回路２３には、画素ブロック１３が有する９個の記憶回路１６から９ｂｉｔ分の重み係数が供給される。したがって、各積和演算回路２３では、２回目の積和演算を行うことができる。
次に、図１５Ａに示すように、各積和演算回路２３が出力する４ｂｉｔの演算データは、画素ブロック１３と同じ数設けられた回路２５にそれぞれ入力される。ここで、積和演算回路２３は６個であるから、回路２５に入力される演算データは２４ｂｉｔ分（４ｂｉｔ×６）になる。
図１５Ｂは、回路２５を説明する図である。回路２５は、加算回路２６ａおよび二値化回路２６ｂを有する。６個の積和演算回路２３から加算回路２６ａに４ｂｉｔ（０乃至９相当）の演算データがそれぞれ入力されるため、加算回路２６ａの出力は、６ｂｉｔ（０乃至５４相当）の演算データとなる。６ｂｉｔのデータは、二値化回路２６ｂに入力される。二値化回路２６ｂは、入力されたデータを１ｂｉｔに変換することができ、データが２８以上では１を出力し、２７以下では０を出力する。なお、図１５では、回路２５を画素ブロック１２内に図示したが、画素ブロック１２外に設けてもよい。
各回路２５が出力する１ｂｉｔの演算データ（合計９ｂｉｔ分のデータ）はレジスタ５２に入力され、格納される。ここで、必要に応じて９ｂｉｔ分の演算データを読み出すことができる。なお、回路２５とレジスタ５２の間に選択回路を設け、配線数を少なくすることもできる。
本実施の形態では、さらに重み係数を変えて積和演算を繰り返す動作を説明する。上記動作の後、画素ブロック１３が有する積和演算回路２３にはレジスタ５１から再分配された５４ｂｉｔ分の演算データが保持されており、記憶回路１６から供給する重み係数を変更することで再度積和演算を行い、異なる演算データを得ることができる。そして、当該演算データは前の積和演算で得られた演算データと同様にレジスタ５２に格納される。したがって、レジスタ５２には、計１８ｂｉｔ分の演算データが格納される。
図１６Ａは、レジスタ５２の出力側に接続される読み出し回路４１を説明する図である。レジスタ５２の出力側には、６ｂｉｔ分ごとに演算データを読み出せるように６本の出力線が複数設けられる。６本の出力線には、読み出し回路４１が電気的に接続される。読み出し回路４１は、６本の出力線とそれぞれ電気的に接続するスイッチ４３Ｓ、スイッチ４４Ｓおよびスイッチ４５Ｓを有する。
スイッチ４３Ｓ乃至スイッチ４５Ｓは、複数のトランジスタを有する。スイッチ４３Ｓが有するトランジスタのゲートは、配線ＣＳＥＬ［０］と電気的に接続される。スイッチ４４Ｓが有するトランジスタのゲートは、配線ＣＳＥＬ［１］と電気的に接続される。スイッチ４５Ｓが有するトランジスタのゲートは、配線ＣＳＥＬ［２］と電気的に接続される。
スイッチ４３Ｓ乃至スイッチ４５Ｓの出力側の配線は、３本毎に一つの出力線ＯＵＴ（ＯＵＴ［０］乃至ＯＵＴ［５］）と電気的に接続される。当該構成とすることで、６ｂｉｔ分ごとに演算データを出力することができる。
なお、レジスタ５１、レジスタ５２および読み出し回路４１は、図１に示す回路３５または回路３６の要素として、層２０に設けることができる。
図１６Ｂは、レジスタ５２に格納された演算データの読み出しを説明するタイミングチャートである。なお、時刻Ｔ１より前にレジスタ５２に全ての演算データ（１８ｂｉｔ分）が保持されている状態とする。また、以下の説明では、トランジスタを導通状態とする電位（高電位）を“Ｈ”、トランジスタを非導通状態とする電位（低電位）を“Ｌ”と表現する。
時刻Ｔ１に配線ＣＳＥＬ［０］の電位を“Ｈ”とすると、配線ＣＳＥＬ［０］にゲートが電気的に接続されたスイッチ４３Ｓが導通し、出力線ＯＵＴ［０］乃至出力線ＯＵＴ［５］に１回目の６ｂｉｔ分の演算データが出力される。
時刻Ｔ２に配線ＣＳＥＬ［０］の電位を“Ｌ”、配線ＣＳＥＬ［１］の電位を“Ｈ”とすると、スイッチ４３Ｓが非導通となり、配線ＣＳＥＬ［１］にゲートが電気的に接続されたスイッチ４４Ｓが導通し、出力線ＯＵＴ［０］乃至出力線ＯＵＴ［５］に、１回目のデータとは異なる２回目の６ｂｉｔ分の演算データが出力される。
時刻Ｔ３に配線ＣＳＥＬ［１］の電位を“Ｌ”、配線ＣＳＥＬ［２］の電位を“Ｈ”とすると、スイッチ４４Ｓが非導通となり、配線ＣＳＥＬ［２］にゲートが電気的に接続されたスイッチ４５Ｓが導通し、出力線ＯＵＴ［０］乃至出力線ＯＵＴ［５］に、１回目および２回目のデータとは異なる３回目の６ｂｉｔ分の演算データが出力される。
ここで、レジスタ５１に５４ｂｉｔ分の演算データを格納するまでを１クロック目で行い、レジスタ５２に１回目の９ｂｉｔ分の演算データを格納するまでを２クロック目で行い、レジスタ５２に２回目の９ｂｉｔ分の演算データを格納するまでを３クロック目で行うとする。そして、レジスタ５２から１回目の６ｂｉｔ分の演算データの読み出しを４クロック目で行い、２回目の６ｂｉｔ分の演算データの読み出しを５クロック目で行い、３回目の６ｂｉｔ分の演算データの読み出しを６クロック目で行うとすると、全ての動作を６クロックで終了させることができる。
１乃至３クロック目の動作と４乃至６クロック目の動作は並列動作が可能であり、図１６Ｂに示すタイミングチャートの時刻Ｔ１乃至時刻Ｔ２期間を４クロック目、時刻Ｔ２乃至時刻Ｔ３の期間を５クロック目、時刻Ｔ３乃至時刻Ｔ４の期間を６クロック目に対応させると、時刻Ｔ４乃至時刻Ｔ７では、次の１８ｂｉｔ分の演算データを読み出すことができる。また、時刻Ｔ７乃至時刻Ｔ１０では、さらに次の１８ｂｉｔ分の演算データを読み出すことができる。
なお、実施の形態１および本実施の形態における画素ブロック１２からの演算データの読み出し動作は、ストライド３の動作に相当し、プーリング処理を省略しているが、プーリング処理を行って、演算データをさらに圧縮してもよい。
本実施の形態で説明した本発明の一態様により、画像処理機能を有し、高速動作が可能な撮像装置を提供することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様の撮像装置の構造例などについて説明する。
＜構造例＞
図１７Ａは、撮像装置の画素の構造の一例を示す図であり、層５６１および層５６３の積層構造とすることができる。
層５６１は、光電変換デバイス１０１を有する。光電変換デバイス１０１は、図１８Ａに示すように層５６５ａと、層５６５ｂを有することができる。なお、場合によって、層を領域と言い換えてもよい。
図１８Ａに示す光電変換デバイス１０１はｐｎ接合型フォトダイオードであり、例えば、層５６５ａにｐ型半導体、層５６５ｂにｎ型半導体を用いることができる。または、層５６５ａにｎ型半導体、層５６５ｂにｐ型半導体用いてもよい。
上記ｐｎ接合型フォトダイオードは、代表的には単結晶シリコンを用いて形成することができる。単結晶シリコンを光電変換層とするフォトダイオードは、紫外光から近赤外光まで比較的広い分光感度特性を有し、後述する光学変換層と組み合わせることで、様々な波長の光を検出することができる。
そのほか、ｐｎ接合型フォトダイオードの光電変換層として、化合物半導体を用いてもよい。当該化合物半導体としては、例えば、ガリウム−ヒ素−リン化合物（ＧａＡｓＰ）、ガリウム−リン化合物（ＧａＰ）、インジウム−ガリウム−ヒ素化合物（ＩｎＧａＡｓ）、鉛−硫黄化合物（ＰｂＳ）、鉛−セレン化合物（ＰｂＳｅ）、インジウム−ヒ素化合物（ＩｎＡｓ）、インジウム−アンチモン化合物（ＩｎＳｂ）、水銀−カドミウム−テルル化合物（ＨｇＣｄＴｅ）などを用いることができる。
化合物半導体としては、１３族元素（アルミニウム、ガリウム、インジウムなど）および１５族元素（窒素、リン、ヒ素、アンチモンなど）を有する化合物半導体（３−５族化合物半導体とも言う）、または、１２族元素（マグネシウム、亜鉛、カドミウム、水銀など）および１６族元素（酸素、硫黄、セレン、テルルなど）を有する化合物半導体（２−６族化合物半導体とも言う）であることが好ましい。
化合物半導体は、構成元素の組み合わせ、およびその原子数比に応じてバンドギャップを変化させることができるため、紫外光から赤外光まで様々な波長範囲に感度を有するフォトダイオードを形成することができる。
なお、紫外光の波長は、０．０１μｍ近傍乃至０．３８μｍ近傍、可視光の波長は、０．３８μｍ近傍乃至０．７５μｍ近傍、近赤外光の波長は、０．７５μｍ近傍乃至２．５μｍ近傍、中赤外光の波長は、２．５μｍ近傍乃至４μｍ近傍、遠赤外光の波長は、４μｍ近傍乃至１０００μｍ近傍、と一般的に定義することができる。
例えば、紫外光から可視光にかけて光感度を有するフォトダイオードを形成するには、光電変換層にＧａＰなどを用いることができる。また、紫外光から近赤外光にかけて光感度を有するフォトダイオードを形成するには、光電変換層にシリコンまたはＧａＡｓＰなどを用いることができる。また、可視光から中赤外光にかけて光感度を有するフォトダイオードを形成するには、光電変換層にＩｎＧａＡｓなどを用いることができる。また、近赤外光から中赤外光にかけて光感度を有するフォトダイオードを形成するには、光電変換層にＰｂＳまたはＩｎＡｓなどを用いることができる。また、中赤外光から遠赤外光にかけて光感度を有するフォトダイオードを形成するには、光電変換層にＰｂＳｅ、ＩｎＳｂまたはＨｇＣｄＴｅなどを用いることができる。
なお、上記化合物半導体を用いたフォトダイオードは、ｐｎ接合だけでなく、ｐｉｎ接合であってもよい。また、ｐｎ接合およびｐｉｎ接合は、ホモ接合構造に限らず、ヘテロ接合構造であってもよい。
例えば、ヘテロ接合では、ｐｎ接合構造の一方の層に第１の化合物半導体を用い、他方の層に第１の化合物半導体とは異なる第２の化合物半導体を用いることができる。また、ｐｉｎ接合構造のいずれか１層または２層に第１の化合物半導体を用い、その他の層に第１の化合物半導体とは異なる第２の化合物半導体を用いることができる。なお、第１の化合物半導体または第２の化合物半導体の一方は、シリコンなどの単体の半導体であってもよい。
なお、画素ごとに異なる材料を用いて、フォトダイオードの光電変換層を形成してもよい。当該構成を用いることで、紫外光を検出する画素、可視光を検出する画素、赤外光を検出する画素などのいずれか２種類の画素、または３種類の画素を有する撮像装置を形成することができる。
また、層５６１が有する光電変換デバイス１０１は、図１８Ｂに示すように、層５６６ａと、層５６６ｂと、層５６６ｃと、層５６６ｄとの積層としてもよい。図１８Ｂに示す光電変換デバイス１０１はアバランシェフォトダイオードの一例であり、層５６６ａ、層５６６ｄは電極に相当し、層５６６ｂ、５６６ｃは光電変換部に相当する。
層５６６ａは、低抵抗の金属層などとすることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。
層５６６ｄは、可視光に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム−錫酸化物、ガリウム−亜鉛酸化物、インジウム−ガリウム−亜鉛酸化物、またはグラフェンなどを用いることができる。なお、層５６６ｄを省く構成とすることもできる。
光電変換部の層５６６ｂ、５６６ｃは、例えばセレン系材料を光電変換層としたｐｎ接合型フォトダイオードの構成とするができる。層５６６ｂとしてはｐ型半導体であるセレン系材料を用い、層５６６ｃとしてはｎ型半導体であるガリウム酸化物などを用いることが好ましい。
セレン系材料を用いた光電変換デバイスは、可視光に対する外部量子効率が高い特性を有する。当該光電変換デバイスでは、アバランシェ増倍を利用することにより、入射される光の量に対する電子の増幅を大きくすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層を薄膜で作製できるなどの生産上の利点を有する。セレン系材料の薄膜は、真空蒸着法またはスパッタ法などを用いて形成することができる。
セレン系材料としては、結晶性セレン（単結晶セレン、多結晶セレン）、非晶質セレンを用いることができる。これらは、紫外光から可視光にかけて光感度を有する。また、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。これらは、紫外光から近赤外光にかけて光感度を有する。
ｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。また、これらの材料は正孔注入阻止層としての機能も有し、暗電流を小さくすることもできる。
また、層５６１が有する光電変換デバイス１０１は、図１８Ｃに示すように、層５６７ａと、層５６７ｂと、層５６７ｃと、層５６７ｄと、層５６７ｅとの積層としてもよい。図１８Ｃに示す光電変換デバイス１０１は有機光導電膜の一例であり、層５６７ａは下部電極、層５６７ｅは透光性を有する上部電極であり、層５６７ｂ、５６７ｃ、５６７ｄは光電変換部に相当する。
光電変換部の層５６７ｂ、５６７ｄのいずれか一方はホール輸送層、他方は電子輸送層とすることができる。また、層５６７ｃは光電変換層とすることができる。
ホール輸送層としては、例えば酸化モリブデンなどを用いることができる。電子輸送層としては、例えば、Ｃ６０、Ｃ７０などのフラーレン、またはそれらの誘導体などを用いることができる。
光電変換層としては、ｎ型有機半導体およびｐ型有機半導体の混合層（バルクヘテロ接合構造）を用いることができる。有機半導体には様々な種類があり、目的の波長に光感度を有する材料を光電変換層に選べばよい。
図１７Ａに示す層５６３としては、例えばシリコン基板を用いることができる。当該シリコン基板は、Ｓｉトランジスタ等を有する。当該Ｓｉトランジスタを用いて、画素回路の他、当該画素回路を駆動する回路、画像信号の読み出し回路、画像処理回路、ニューラルネットワーク、通信回路等を形成することができる。また、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などの記憶回路、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ　Ｃｏｎｔｒｏｌｌｅｒ　Ｕｎｉｔ）などを形成してもよい。なお、画素回路を除く上記回路を本実施の形態では、機能回路と呼ぶ。
例えば、実施の形態１で説明した層２０に設ける機能回路（演算部２１、ロードライバ３１、カラムドライバ３２、ロードライバ３３、カラムドライバ３４、回路３５、回路３６など）が有するトランジスタにおいて、その一部または全てを層５６３に設けることができる。
また、層５６３は、図１７Ｂに示すように複数の層の積層であってもよい。図１７Ｂでは、層５６３ａ、５６３ｂ、５６３ｃの三層を例示しているが、二層であってもよい。または、層５６３は四層以上の積層であってもよい。これらの層は、例えば貼り合わせ工程などを用いて積層することができる。当該構成とすることで、画素回路と機能回路を複数の層に分散させ、画素回路と機能回路を重ねて設けることができるため、小型で高機能の撮像装置を作製することができる。
また、画素は、図１７Ｃに示すように層５６１、層５６２および層５６３の積層構造を有していてもよい。
層５６２は実施の形態１で説明した層１０に相当し、ＯＳトランジスタを有することができる。前述した機能回路の一つ以上をＯＳトランジスタで形成してもよい。または、層５６３が有するＳｉトランジスタと層５６２が有するＯＳトランジスタを用いて、機能回路の一つ以上を形成してもよい。または、層５６３をガラス基板などの支持基板とし、層５６２が有するＯＳトランジスタで画素回路および機能回路を形成してもよい。
例えば、ＯＳトランジスタおよびＳｉトランジスタを用いて、ノーマリーオフＣＰＵ（「ＮｏｆｆＣＰＵ（登録商標）」ともいう）を実現することができる。なお、ＮｏｆｆＣＰＵとは、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタを含む集積回路である。
ＮｏｆｆＣＰＵは、ＮｏｆｆＣＰＵ内の動作不要な回路への電力供給を停止し、当該回路を待機状態にすることができる。電力供給が停止され、待機状態になった回路では電力が消費されない。よって、ＮｏｆｆＣＰＵは、電力使用量を最小限にすることができる。また、ＮｏｆｆＣＰＵは、電力供給が停止されても設定条件などの動作に必要な情報を長期間保持することができる。待機状態からの復帰は当該回路への電力供給を再開するだけでよく、設定条件などの再書き込みが不要である。すなわち、待機状態からの高速復帰が可能である。このように、ＮｏｆｆＣＰＵは、動作速度を大きく落とすことなく消費電力を低減できる。
また、層５６２は、図１７Ｄに示すように複数の層の積層であってもよい。図１７Ｄでは、層５６２ａ、５６２ｂの二層を例示しているが、三層以上の積層であってもよい。これらの層は、例えば層５６３上に積み上げるように形成することができる。または、層５６３上に形成した層と、層５６１上に形成した層とを貼り合わせて形成してもよい。
ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＡＣ−ＯＳまたはＣＡＣ−ＯＳなどを用いることができる。ＣＡＡＣ−ＯＳは結晶を構成する原子が安定であり、信頼性を重視するトランジスタなどに適する。また、ＣＡＣ−ＯＳは、高移動度特性を示すため、高速駆動を行うトランジスタなどに適する。
ＯＳトランジスタは半導体層のエネルギーギャップが大きいため、数ｙＡ／μｍ（チャネル幅１μｍあたりの電流値）という極めて低いオフ電流特性を示す。また、ＯＳトランジスタは、インパクトイオン化、アバランシェ降伏、および短チャネル効果などが生じないなどＳｉトランジスタとは異なる特徴を有し、高耐圧で信頼性の高い回路を形成することができる。また、Ｓｉトランジスタでは問題となる結晶性の不均一性に起因する電気特性のばらつきもＯＳトランジスタでは生じにくい。
ＯＳトランジスタが有する半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属から選ばれた一つ、または複数）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。Ｉｎ−Ｍ−Ｚｎ系酸化物は、代表的には、スパッタリング法で形成することができる。または、ＡＬＤ（Ａｔｏｍｉｃ　ｌａｙｅｒ　ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成してもよい。
Ｉｎ−Ｍ−Ｚｎ系酸化物をスパッタリング法で形成するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。当該酸化物半導体は欠陥準位密度が低く、安定な特性を有する酸化物半導体であるといえる。
なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度、不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンまたは炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンまたは炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、半導体層を構成する酸化物半導体に水素が含まれていると、金属原子と結合する酸素と反応して水になるため、酸化物半導体中に酸素欠損を形成する場合がある。酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。したがって、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。
酸素欠損に水素が入った欠陥は、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
よって、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。
以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ　ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折測定から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域（リング領域）と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ−ＯＳは、様々な半導体装置の構成材料として適している。
＜積層構造１＞
次に、撮像装置の積層構造について、断面図を用いて説明する。なお、以下に示す絶縁層および導電層などの要素は一例であり、さらに他の要素が含まれていてもよい。または、以下に示す要素の一部が省かれていてもよい。また、以下に示す積層構造は、必要に応じて、貼り合わせ工程、研磨工程などを用いて形成することができる。
図１９は、層５６０、層５６１、層５６３を有し、層５６３を構成する層５６３ａと層５６３ｂの間に貼り合わせ面を有する積層体の断面図の一例である。
＜層５６３ｂ＞
層５６３ｂは、シリコン基板６１１に設けられた機能回路を有することができる。ここでは、機能回路が有する一部のトランジスタとして、トランジスタ２２３、トランジスタ２２４、トランジスタ２２５を示している。なお、トランジスタ２２５は、二値化回路２２が有するトランジスタとして例示している。
層５６３ｂには、シリコン基板６１１、絶縁層６１２、６１３、６１４、６１６、６１７、６１８が設けられる。絶縁層６１２は保護膜としての機能を有する。絶縁層６１３、６１４、６１６、６１７は、層間絶縁膜および平坦化膜としての機能を有する。絶縁層６１８および導電層６１９は、貼り合わせ層としての機能を有する。導電層６１９は、トランジスタ２２５のゲートと電気的に接続される。
保護膜としては、例えば、窒化シリコン膜、酸化シリコン膜、酸化アルミニウム膜などを用いることができる。層間絶縁膜および平坦化膜としては、例えば、酸化シリコン膜などの無機絶縁膜、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜を用いることができる。キャパシタの誘電体層としては、窒化シリコン膜、酸化シリコン膜、酸化アルミニウム膜などを用いることができる。貼り合わせ層に関しては後述する。
なお、デバイス間の電気的な接続に用いられる配線、電極およびプラグとして用いることのできる導電体には、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を適宜選択して用いればよい。当該導電体は単層に限らず、異なる材料で構成された複数の層であってもよい。
＜層５６３ａ＞
層５６３ａは、画素１４の要素を有する。また、機能回路の要素を有していてもよい。ここでは、画素１４の要素の一部として、画素回路１５が有するトランジスタ１０２およびトランジスタ１０５を示している。図１９に示す断面図では、両者の電気的な接続は図示されていない。
層５６３ａには、シリコン基板６３２、絶縁層６３１、６３３、６３４、６３５、６３７、６３８が設けられる。また、導電層６３６、６３９が設けられる。
絶縁層６３１および導電層６３９は、貼り合わせ層としての機能を有する。絶縁層６３４、６３５、６３７は、層間絶縁膜および平坦化膜としての機能を有する。絶縁層６３３は、保護膜としての機能を有する。絶縁層６３８は、シリコン基板６３２と導電層６３９を絶縁する機能を有する。絶縁層６３８は、他の絶縁層と同様の材料で形成することができる。また、絶縁層６３８は、絶縁層６３１と同一の材料で形成されていてもよい。
導電層６３９は、トランジスタ１０５のソースまたはドレインの他方および導電層６１９と電気的に接続される。また、導電層６３６は、配線１１１（図１０Ａ参照）と電気的に接続される。
図１９に示すＳｉトランジスタはシリコン基板（シリコン基板６１１、６３２）にチャネル形成領域を有するフィン型である。チャネル幅方向の断面（図１９の層５６３ａに示すＡ１−Ａ２の断面）を図２０Ａに示す。なお、Ｓｉトランジスタは、図２０Ｂに示すようにプレーナー型であってもよい。
または、図２０Ｃに示すように、シリコン薄膜の半導体層５４５を有するトランジスタであってもよい。半導体層５４５は、例えば、シリコン基板６３２上の絶縁層５４６上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ））とすることができる。
＜層５６１＞
層５６１は、光電変換デバイス１０１を有する。光電変換デバイス１０１は、層５６３ａ上に形成することができる。図１９では、光電変換デバイス１０１として、図１８Ｃに示す有機光導電膜を光電変換層に用いた構成を示している。なお、ここでは、層５６７ａをカソード、層５６７ｅをアノードとする。
層５６１には、絶縁層６５１、６５２、６５３、６５４、および導電層６５５が設けられる。
絶縁層６５１、６５３、６５４は、層間絶縁膜および平坦化膜としての機能を有する。また、絶縁層６５４は光電変換デバイス１０１の端部を覆って設けられ、層５６７ｅと層５６７ａとの短絡を防止する機能も有する。絶縁層６５２は、素子分離層としての機能を有する。素子分離層としては、有機絶縁膜などを用いることが好ましい。
光電変換デバイス１０１のカソードに相当する層５６７ａは、層５６３ａが有するトランジスタ１０２のソースまたはドレインの一方と電気的に接続される。光電変換デバイス１０１のアノードに相当する層５６７ｅは、導電層６５５を介して、層５６３ａが有する導電層６３６と電気的に接続される。
＜層５６０＞
層５６０は、層５６１上に形成される。層５６０は、遮光層６７１、光学変換層６７２およびマイクロレンズアレイ６７３を有する。
遮光層６７１は、隣接する画素への光の流入を抑えることができる。遮光層６７１には、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。
光電変換デバイス１０１が可視光に感度を有するとき、光学変換層６７２にカラーフィルタを用いることができる。カラーフィルタにＲ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を画素別に割り当てることにより、カラー画像を得ることができる。例えば、図２８Ａの斜視図（断面を含む）に示すように、カラーフィルタ６７２Ｒ（赤）、カラーフィルタ６７２Ｇ（緑）、カラーフィルタ６７２Ｂ（青）をそれぞれ異なる画素に割り当てることができる。
また、適切な光電変換デバイス１０１と光学変換層６７２との組み合わせにおいて、光学変換層６７２に波長カットフィルタを用いれば、様々な波長領域における画像が得られる撮像装置とすることができる。
例えば、光学変換層６７２に可視光線の波長以下の光を遮る赤外線フィルタを用いれば、赤外線撮像装置とすることができる。また、光学変換層６７２に近赤外線の波長以下の光を遮るフィルタを用いれば、遠赤外線撮像装置とすることができる。また、光学変換層６７２に可視光線の波長以上の光を遮る紫外線フィルタを用いれば、紫外線撮像装置とすることができる。
なお、一つの撮像装置内に異なる光学変換層を複数配置してもよい。例えば、図２８Ｂに示すように、カラーフィルタ６７２Ｒ（赤）、カラーフィルタ６７２Ｇ（緑）、カラーフィルタ６７２Ｂ（青）、赤外線フィルタ６７２ＩＲをそれぞれ異なる画素に割り当てることができる。当該構成では、可視光画像および赤外光画像を同時に取得することができる。
または、図２８Ｃに示すように、カラーフィルタ６７２Ｒ（赤）、カラーフィルタ６７２Ｇ（緑）、カラーフィルタ６７２Ｂ（青）、紫外線フィルタ６７２ＵＶをそれぞれ異なる画素に割り当てることができる。当該構成では、可視光画像および紫外光画像を同時に取得することができる。
また、光学変換層６７２にシンチレータを用いれば、Ｘ線撮像装置などに用いる放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線または紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換デバイス１０１で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
シンチレータは、Ｘ線またはガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光または紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどを樹脂またはセラミクスに分散させたものを用いることができる。
赤外光または紫外光による撮像を行うことで、検査機能、セキュリティ機能、センサ機能などを撮像装置に付与することができる。例えば、赤外光による撮像を行うことで、生産物の非破壊検査、農産物の選別（糖度計機能など）、静脈認証、医療検査などを行うことができる。また、紫外光による撮像を行うことで、光源または火炎から放出される紫外光を検出することができ、光源、熱源、生産装置等の管理などを行うことができる。
光学変換層６７２上にはマイクロレンズアレイ６７３が設けられる。マイクロレンズアレイ６７３が有する個々のレンズを通る光が直下の光学変換層６７２を通り、光電変換デバイス１０１に照射されるようになる。マイクロレンズアレイ６７３を設けることにより、集光した光を光電変換デバイス１０１に入射することができるため、効率よく光電変換を行うことができる。マイクロレンズアレイ６７３は、目的の波長の光に対して透光性の高い樹脂またはガラスなどで形成することが好ましい。
＜貼り合わせ＞
次に、層５６３ｂと層５６３ａの貼り合わせについて説明する。
層５６３ｂには、絶縁層６１８および導電層６１９が設けられる。導電層６１９は、絶縁層６１８に埋設された領域を有する。また、絶縁層６１８および導電層６１９の表面は、それぞれ高さが一致するように平坦化されている。
層５６３ａには、絶縁層６３１および導電層６３９が設けられる。導電層６３９は、絶縁層６３１に埋設された領域を有する。また、絶縁層６３１および導電層６３９の表面は、それぞれ高さが一致するように平坦化されている。
ここで、導電層６１９および導電層６３９は、主成分が同一の金属元素であることが好ましい。また、絶縁層６１８および絶縁層６３１は、同一の成分で構成されていることが好ましい。
例えば、導電層６１９、６３９には、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、ＰｔまたはＡｕなどを用いることができる。接合のしやすさから、好ましくはＣｕ、Ａｌ、Ｗ、またはＡｕを用いる。また、絶縁層６１８、６３１には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。
つまり、導電層６１９および導電層６３９のそれぞれに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層６１８および絶縁層６３１のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層５６３ｂと層５６３ａの境を接合位置とする、貼り合わせを行うことができる。
なお、導電層６１９および導電層６３９は複数の層の多層構造であってもよく、その場合は、表層（接合面）が同一の金属材料であればよい。また、絶縁層６１８および絶縁層６３１も複数の層の多層構造であってもよく、その場合は、表層（接合面）が同一の絶縁材料であればよい。
当該貼り合わせによって、導電層６１９および導電層６３９の電気的な接続を得ることができる。また、絶縁層６１８および絶縁層６３１の機械的な強度を有する接続を得ることができる。
金属層同士の接合には、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
層５６３ｂと層５６３ａを貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面をＡｕなどの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
上記の貼り合わせにより、層５６３ｂが有する回路と、層５６３ａが有する画素１４の要素を電気的に接続することができる。
＜積層構造１の変形例＞
図２１は、図１９に示す積層構造の変形例であり、層５６１が有する光電変換デバイス１０１の構成、および層５６３ａの一部構成が異なり、層５６１と層５６３ａとの間にも貼り合わせ面を有する構成である。
層５６１は、光電変換デバイス１０１、絶縁層６６１、６６２、６６４、６６５および導電層６８５、６８６を有する。
光電変換デバイス１０１はｐｎ接合型のフォトダイオードであり、ｐ型領域に相当する層５６５ｂおよびｎ型領域に相当する層５６５ａを有する。なお、ここでは、ｐｎ接合型のフォトダイオードがシリコン基板に形成された例を示す。光電変換デバイス１０１は埋め込み型フォトダイオードであり、層５６５ａの表面側（電流の取り出し側）に設けられた薄いｐ型の領域（層５６５ｂの一部）によって暗電流を抑えノイズを低減させることができる。
絶縁層６６１、導電層６８５、６８６は、貼り合わせ層としての機能を有する。絶縁層６６２は、層間絶縁膜および平坦化膜としての機能を有する。絶縁層６６４は、素子分離層としての機能を有する。
シリコン基板には画素を分離する溝が設けられ、絶縁層６６５はシリコン基板上面および当該溝に設けられる。絶縁層６６５が設けられることにより、光電変換デバイス１０１内で発生したキャリアが隣接する画素に流出することを抑えることができる。また、絶縁層６６５は、迷光の侵入を抑制する機能も有する。したがって、絶縁層６６５により、混色を抑制することができる。なお、シリコン基板の上面と絶縁層６６５との間に反射防止膜が設けられていてもよい。
絶縁層６６４は、ＬＯＣＯＳ（ＬＯＣａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法を用いて形成することができる。または、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法等を用いて形成してもよい。絶縁層６６５としては、例えば、酸化シリコン、窒化シリコンなどの無機絶縁膜、ポリイミド樹脂、アクリル樹脂などの有機絶縁膜を用いることができる。なお、絶縁層６６５は多層構成であってもよい。また、絶縁層６６５の一部に空間を設けてもよい。当該空間は空気または不活性ガスなどの気体を有していてもよい。また、当該空間は減圧状態であってもよい。
光電変換デバイス１０１の層５６５ａ（ｎ型領域、カソードに相当）は、導電層６８５と電気的に接続される。層５６５ｂ（ｐ型領域、アノードに相当）は、導電層６８６と電気的に接続される。導電層６８５、６８６は、絶縁層６６１に埋設された領域を有する。また、絶縁層６６１および導電層６８５、６８６の表面は、それぞれ高さが一致するように平坦化されている。
層５６３ａにおいて、絶縁層６３７上には、絶縁層６３８が形成される。また、トランジスタ１０２のソースまたはドレインの一方と電気的に接続される導電層６８３、および導電層６３６と電気的に接続される導電層６８４が形成される。
絶縁層６３８、導電層６８３、６８４は、貼り合わせ層としての機能を有する。導電層６８３、６８４は、絶縁層６３８に埋設された領域を有する。また、絶縁層６３８および導電層６８３、６８４の表面は、それぞれ高さが一致するように平坦化されている。
ここで、導電層６８３、６８４、６８５、６８６は、前述した導電層６１９、６３９と同じ貼り合わせ層である。また、絶縁層６３８、６６１は、前述した絶縁層６１８、６３１と同じ貼り合わせ層である。
したがって、導電層６８３と導電層６８５を貼り合わせることで、光電変換デバイス１０１の層５６５ａ（ｎ型領域、カソードに相当）とトランジスタ１０２のソースまたはドレインの一方を電気的に接続することができる。また、導電層６８４と導電層６８６を貼り合わせることで、光電変換デバイス１０１の層５６５ｂ（ｐ型領域、アノードに相当）と配線１１１（図１０Ａ参照）を電気的に接続することができる。また、絶縁層６３８と絶縁層６６１を貼り合わせることで、層５６１と層５６３ａの電気的な接合および機械的な接合を行うことができる。
また、図２２は上記とは異なる変形例であり、トランジスタ１０２が層５６１に設けられる構成である。当該構成では、トランジスタ１０２のソースまたはドレインの一方は、光電変換デバイス１０１と直結され、ソースまたはドレインの他方は、ノードＮとして作用する。当該構成では、光電変換デバイス１０１で蓄積した電荷の完全転送が可能であり、ノイズの少ない撮像装置とすることができる。
ここで、層５６１が有するトランジスタ１０２のソースまたはドレインの他方は、導電層６９２と電気的に接続される。また、層５６３が有するトランジスタ１０４のゲートは、導電層６９１と電気的に接続される。導電層６９１、６９２は、前述した導電層６１９、６３９と同じ貼り合わせ層である。
＜積層構造２＞
図２３は、層５６０、５６１、５６２、５６３を有し、貼り合わせ面を有さない積層体の断面図の一例である。層５６３には、Ｓｉトランジスタが設けられる。層５６２には、ＯＳトランジスタが設けられる。なお、層５６３、層５６１および層５６０の構成は、図１９に示す構成と同一であるため、ここでは説明を省略する。
＜層５６２＞
層５６２は、層５６３上に形成される。層５６２は、ＯＳトランジスタを有する。ここでは、トランジスタ１０２およびトランジスタ１０５を示している。図２３に示す断面図では、両者の電気的な接続は図示されていない。
層５６２には、絶縁層６２１、６２２、６２３、６２４、６２５、６２６、６２８が設けられる。また、導電層６２７が設けられる。導電層６２７は、配線１１１（図１０Ａ参照）と電気的に接続することができる。
絶縁層６２１は、ブロッキング層としての機能を有する。絶縁層６２２、６２３、６２５、６２６、６２８は、層間絶縁膜および平坦化膜としての機能を有する。絶縁層６２４は、保護膜としての機能を有する。
ブロッキング層としては、水素の拡散を防止する機能を有する膜を用いることが好ましい。Ｓｉデバイスにおいて、水素はダングリングボンドを終端するために必要とされるが、ＯＳトランジスタの近傍にある水素は、酸化物半導体層中にキャリアを生成する要因の一つとなり、信頼性を低下させる。したがって、Ｓｉデバイスが形成される層とＯＳトランジスタが形成される層との間には、水素のブロッキング膜が設けられることが好ましい。
当該ブロッキング膜としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
トランジスタ１０５のソースまたはドレインの他方は、プラグを介してトランジスタ２２５のゲートと電気的に接続される。また、導電層６２７は、配線１１１（図１０Ａ参照）と電気的に接続される。
トランジスタ１０２のソースまたはドレインの一方は、層５６１が有する光電変換デバイス１０１のカソードと電気的に接続される。導電層６２７は、層５６１が有する光電変換デバイス１０１のアノードと電気的に接続される。
図２４ＡにＯＳトランジスタの詳細を示す。図２４Ａに示すＯＳトランジスタは、酸化物半導体層および導電層の積層上に絶縁層を設け、当該酸化物半導体層に達する開口部を設けることでソース電極７０５およびドレイン電極７０６を形成するセルフアライン型の構成である。
ＯＳトランジスタは、酸化物半導体層に形成されるチャネル形成領域７０８、ソース領域７０３およびドレイン領域７０４のほか、ゲート電極７０１、ゲート絶縁膜７０２を有する構成とすることができる。当該開口部には少なくともゲート絶縁膜７０２およびゲート電極７０１が設けられる。当該開口部には、さらに酸化物半導体層７０７が設けられていてもよい。
ＯＳトランジスタは、図２４Ｂに示すように、ゲート電極７０１をマスクとして半導体層にソース領域７０３およびドレイン領域７０４を形成するセルフアライン型の構成としてもよい。
または、図２４Ｃに示すように、ソース電極７０５またはドレイン電極７０６とゲート電極７０１とが重なる領域を有するノンセルフアライン型のトップゲート型トランジスタであってもよい。
ＯＳトランジスタはバックゲート７３５を有する構造を示しているが、バックゲートを有さない構造であってもよい。バックゲート７３５は、図２４Ｄに示すトランジスタのチャネル幅方向の断面図のように、対向して設けられるトランジスタのフロントゲートと電気的に接続してもよい。なお、図２４Ｄは図２４ＡのトランジスタのＢ１−Ｂ２の断面を例として示しているが、その他の構造のトランジスタも同様である。また、バックゲート７３５にフロントゲートとは異なる固定電位を供給することができる構成であってもよい。
＜積層構造２の変形例＞
図２５は、図２３に示す積層構造の変形例であり、層５６１が有する光電変換デバイス１０１の構成、および層５６２の一部構成が異なり、層５６１と層５６２との間に貼り合わせ面を有する構成である。
層５６１が有する光電変換デバイス１０１は、ｐｎ接合型のフォトダイオードであり、図２１に示す構成と同様である。
層５６２において、絶縁層６２８上には、絶縁層６４８が形成される。また、トランジスタ１０２のソースまたはドレインの一方と電気的に接続される導電層６８８、および導電層６２７と電気的に接続される導電層６８９が形成される。
絶縁層６４８、導電層６８８、６８９は、貼り合わせ層としての機能を有する。導電層６８８、６８９は、絶縁層６４８に埋設された領域を有する。また、絶縁層６４８および導電層６８８、６８９の表面は、それぞれ高さが一致するように平坦化されている。
ここで、導電層６８８、６８９は、前述した導電層６１９、６３９と同じ貼り合わせ層である。また、絶縁層６４８は、前述した絶縁層６１８、６３１と同じ貼り合わせ層である。
したがって、導電層６８８と導電層６８５を貼り合わせることで、光電変換デバイス１０１の層５６５ａ（ｎ型領域、カソードに相当）とトランジスタ１０２のソースまたはドレインの一方を電気的に接続することができる。また、導電層６８９と導電層６８６を貼り合わせることで、光電変換デバイス１０１の層５６５ｂ（ｐ型領域、アノードに相当）と配線１１１（図１０Ａ参照）を電気的に接続することができる。また、絶縁層６４８と絶縁層６６１を貼り合わせることで、層５６１と層５６２の電気的な接合および機械的な接合を行うことができる。
Ｓｉデバイスを複数積層する場合、研磨工程および貼り合わせ工程が複数回必要になる。そのため、工程数が多い、専用の装置が必要、低歩留まりなどの課題があり、製造コストも高い。ＯＳトランジスタは、デバイスが形成された半導体基板上に積層して形成することができるため、貼り合わせ工程を削減することができる。
なお、当該構成に、図２２に示す層５６１にトランジスタ１０２を設ける構成を適用してもよい。
また、メモリセル１５０は、例えば、層５６２に設けることができる。図２６は、画素回路の要素であるトランジスタ１０２、１０５等と、メモリセル１５０の要素であるトランジスタ２７３等とを層５６２の同一面上に設けた構成である。
また、図２７は、層５６２において、画素回路の要素であるトランジスタ１０２、１０４、１０５等と、メモリセル１５０の要素であるトランジスタ２７２、２７３等とが重なる領域を有するように積層した構成である。当該構成とすることで、回路面積を小さくすることができ、高機能で小型の撮像装置を形成することができる。また、積層される要素間を電気的に接続する配線の配線長を短くすることができるため、高速かつ低消費電力での動作が可能となる。
なお、図２６、図２７に示す構成に、図２２に示す層５６１にトランジスタ１０２を設ける構成を適用してもよい。また、図２３に示す光電変換デバイス１０１の構成を適用してもよい。
＜パッケージ、モジュール＞
図２９Ａは、イメージセンサチップを収めたパッケージの外観斜視図である。当該パッケージは、ＣＳＰ（Ｃｈｉｐ　Ｓｉｚｅ　Ｐａｃｋａｇｅ）であり、イメージセンサのベアチップ４５０、カバーガラス４４０および両者を接着する接着剤４３０等を有する。
画素アレイ４５５の外側に設けられた電極パッド４２５は、貫通電極４２０を介して裏面電極４１５と電気的に接続されている。電極パッド４２５は、イメージセンサを構成する回路と配線またはワイヤによって電気的に接続される。なお、ベアチップ４５０は、様々な機能を有する回路と積層された積層チップであってもよい。
図２９では、裏面電極４１５に、半田ボールでバンプ４１０を形成する構成であるＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）を例示している。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）またはＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）などであってもよい。または、ベアチップ４５０をＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏ−ｌｅａｄ　ｐａｃｋａｇｅ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）に実装したパッケージを用いてもよい。
また、図２９Ｂは、イメージセンサチップおよびレンズを組み合わせたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、図２９Ａの構成上にレンズカバー４６０、および複数のレンズ４７０等を有する。また、レンズ４７０とカバーガラス４４０との間には、必要に応じて特定の波長の光を吸収する光学フィルタ４８０が設けられる。光学フィルタ４８０としては、例えば、可視光の撮像を主とするイメージセンサの場合は、赤外線カットフィルタなどを用いることができる。
イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態４）
本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３０Ａ乃至図３０Ｆに示す。
図３０Ａ携帯電話機の一例であり、筐体９８１、表示部９８２、操作ボタン９８３、外部接続ポート９８４、スピーカ９８５、マイク９８６、カメラ９８７等を有する。当該携帯電話機は、表示部９８２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指またはスタイラスなどで表示部９８２に触れることで行うことができる。当該携帯電話機に本発明の一態様の撮像装置およびその動作方法を適用することができる。
図３０Ｂは携帯データ端末であり、筐体９１１、表示部９１２、スピーカ９１３、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。また、カメラ９１９で取得した画像から文字等を認識し、スピーカ９１３で当該文字を音声出力することができる。当該携帯データ端末に本発明の一態様の撮像装置およびその動作方法を適用することができる。
図３０Ｃは監視カメラであり、支持台９５１、カメラユニット９５２、保護カバー９５３等を有する。カメラユニット９５２には回転機構などが設けられ、天井に設置することで全周囲の撮像が可能となる。当該カメラユニットにおける画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。
図３０Ｄはドライブレコーダーであり、フレーム９４１、カメラ９４２、操作ボタン９４３、取り付け部品９４４などを有する。取り付け部品９４４を介して自動車のフロントウインドウなどに設置することで、走行時の前方の景色を録画することができる。なお、図示しない裏面には、録画されている画像を映す表示パネルが設けられる。カメラ９４２に本発明の一態様の撮像装置およびその動作方法を適用することができる。
図３０Ｅはデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラに本発明の一態様の撮像装置およびその動作方法を適用することができる。
図３０Ｆは腕時計型の情報端末であり、表示部９３２、筐体兼リストバンド９３３、カメラ９３９等を有する。表示部９３２は、情報端末の操作を行うためのタッチパネルを備える。表示部９３２および筐体兼リストバンド９３３は可撓性を有し、身体への装着性が優れている。当該情報端末に本発明の一態様の撮像装置およびその動作方法を適用することができる。
図３１Ａは、移動体の一例であるドローンであり、フレーム９２１、アーム９２２、ロータ９２３、ブレード９２４、カメラ９２５、およびバッテリ９２６などを有し、自律して飛行する機能、空中に静止する機能などを有する。カメラ９２５に本発明の一態様の撮像装置およびその動作方法を適用することができる。
図３１Ｂは、移動体の一例として自動車の外観図を図示している。自動車８９０は、複数のカメラ８９１等を有し、自動車８９０の前後左右および上方の情報を取得することができる。カメラ８９１には、本発明の一態様の撮像装置およびその動作方法を適用することができる。また、自動車８９０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサ（図示せず）などを備える。自動車８９０は、複数の撮像方向８９２に対してカメラ８９１が取得した画像の解析を行い、ガードレールまたは歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。また、道路案内、危険予測などを行うシステムに用いることができる。
本発明の一態様の撮像装置では、得られた画像データをニューラルネットワークなどの演算処理を行うことで、例えば、画像の高解像度化、画像ノイズの低減、顔認識（防犯目的など）、物体認識（自動運転の目的など）、画像圧縮、画像補正（広ダイナミックレンジ化）、レンズレスイメージセンサの画像復元、位置決め、文字認識、反射映り込み低減などの処理を行うことができる。
なお、上述では、自動車は、内燃機関を有する自動車、電気自動車、水素自動車など、いずれであってもよい。また、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与することができる。
１０：層、１１：画素部、１２：画素ブロック、１３：画素ブロック、１４：画素、１５：画素回路、１６：記憶回路、２０：層、２１：演算部、２２：二値化回路、２３：積和演算回路、２３ａ：乗算器、２３ｂ：加算器、２４：二値化回路、２４Ｓ：選択トランジスタ、２５：回路、２６ａ：加算回路、２６ｂ：二値化回路、３１：ロードライバ、３２：カラムドライバ、３３：ロードライバ、３４：カラムドライバ、３５：回路、３６：回路、４０：回路、４０Ｓ：スイッチ、４１：回路、４１Ｓ：スイッチ、４２Ｓ：スイッチ、４３Ｓ：スイッチ、４４Ｓ：スイッチ、４５Ｓ：スイッチ、５１：レジスタ、５２：レジスタ、６０：回路、１０１：光電変換デバイス、１０２：トランジスタ、１０３：トランジスタ、１０４：トランジスタ、１０５：トランジスタ、１０６：キャパシタ、１０７：トランジスタ、１０８：トランジスタ、１０９：トランジスタ、１１１：配線、１１２：配線、１１３：配線、１１４：配線、１１５：配線、１１６：配線、１１７：配線、１１８：配線、１１９：配線、１５０：メモリセル、１５０ａ：メモリセル、１５０ｂ：メモリセル、１７０：バックゲート配線、１７５：金属酸化物層、１８０：ソース−ドレイン配線、１８５：ゲート配線、１９０：配線、２２３：トランジスタ、２２４．トランジスタ、２２５：トランジスタ、２７２：トランジスタ、２７３：トランジスタ、２７４：キャパシタ、４１０：バンプ、４１５：裏面電極、４２０：貫通電極、４２５：電極パッド、４３０：接着剤、４４０：カバーガラス、４５０：ベアチップ、４５５：画素アレイ、４６０：レンズカバー、４７０：レンズ、４８０：光学フィルタ、５４５：半導体層、５４６：絶縁層、５６０：層、５６１：層、５６２：層、５６２ａ：層、５６２ｂ：層、５６３：層、５６３ａ：層、５６３ｂ：層、５６３ｃ：層、５６５ａ：層、５６５ｂ：層、５６６ａ：層、５６６ｂ：層、５６６ｃ：層、５６６ｄ：層、５６７ａ：層、５６７ｂ：層、５６７ｃ：層、５６７ｄ：層、５６７ｅ：層、６１１：シリコン基板、６１２：絶縁層、６１３：絶縁層、６１４：絶縁層、６１６：絶縁層、６１７：絶縁層、６１８：絶縁層、６１９：導電層、６２１：絶縁層、６２２：絶縁層、６２３：絶縁層、６２４：絶縁層、６２５：絶縁層、６２６：絶縁層、６２７：導電層、６２８：絶縁層、６３１：絶縁層、６３２：シリコン基板、６３３：絶縁層、６３４：絶縁層、６３５：絶縁層、６３６：導電層、６３７：絶縁層、６３８：絶縁層、６３９：導電層、６４８：絶縁層、６５１：絶縁層、６５２：絶縁層、６５３：絶縁層、６５４：絶縁層、６５５：導電層、６６１：絶縁層、６６２：絶縁層、６６４：絶縁層、６６５：絶縁層、６７１：遮光層、６７２：光学変換層、６７２Ｂ：カラーフィルタ、６７２Ｇ：カラーフィルタ、６７２ＩＲ：赤外線フィルタ、６７２Ｒ：カラーフィルタ、６７２ＵＶ：紫外線フィルタ、６７３：マイクロレンズアレイ、６８３：導電層、６８４：導電層、６８５：導電層、６８６：導電層、６８８：導電層、６８９：導電層、６９１：導電層、６９２：導電層、７０１：ゲート電極、７０２：ゲート絶縁膜、７０３：ソース領域、７０４：ドレイン領域、７０５：ソース電極、７０６：ドレイン電極、７０７：酸化物半導体層、７０８：チャネル形成領域、７３５：バックゲート、８９０：自動車、８９１：カメラ、８９２：撮像方向、９１１：筐体、９１２：表示部、９１３：スピーカ、９１９：カメラ、９２１：フレーム、９２２：アーム、９２３：ロータ、９２４：ブレード、９２５：カメラ、９２６：バッテリ、９３２：表示部、９３３：筐体兼リストバンド、９３９：カメラ、９４１：フレーム、９４２：カメラ、９４３：操作ボタン、９４４：部品、９５１：支持台、９５２：カメラユニット、９５３：保護カバー、９６１：筐体、９６２：シャッターボタン、９６３：マイク、９６５：レンズ、９６７：発光部、９８１：筐体、９８２：表示部、９８３：操作ボタン、９８４：外部接続ポート、９８５：スピーカ、９８６：マイク、９８７：カメラ

Claims (13)

  1. 　複数の画素ブロックを有する撮像装置であって、
    　前記画素ブロックは、第１の層と、第２の層と、を有し、
    　前記第１の層は、前記第２の層と重なる領域を有し、
    　前記画素ブロックは、
    　前記第１の層に、複数の画素回路と、複数の第１の記憶回路と、を有し、
    　前記第２の層に、複数の積和演算回路と、複数の第１の二値化回路と、複数の第２の二値化回路と、を有し、
    　前記画素回路および前記第１の記憶回路は、チャネル形成領域に金属酸化物を有するトランジスタを有する撮像装置。
  2. 　複数の画素ブロックを有する撮像装置であって、
    　前記画素ブロックは、第１の層と、第２の層と、第３の層と、を有し、
    前記第１の層が前記第２の層と前記第３の層との間、または前記第３の層が前記第１の層と前記第２の層との間、に位置し、
    　前記第１の層乃至前記第３の層は、互いに重なる領域を有し、
    　前記画素ブロックは、
    　前記第１の層に、複数の画素回路を有し、
    　前記第２の層に、複数の積和演算回路と、複数の第１の二値化回路と、複数の第２の二値化回路と、を有し、
    　前記第３の層に、複数の第１の記憶回路を有し、
    　前記画素回路および前記第１の記憶回路は、チャネル形成領域に金属酸化物を有するトランジスタを有する撮像装置。
  3. 　請求項１または２において、
    　前記積和演算回路、前記第１の二値化回路および前記第２の二値化回路は、チャネル形成領域にシリコンを有するトランジスタを有する撮像装置。
  4. 　請求項１乃至３のいずれか一項において、
    　前記画素回路と前記第１の二値化回路は同数であり、
    　前記画素回路は、一つの前記第１の二値化回路と電気的に接続されている撮像装置。
  5. 　請求項１乃至４のいずれか一項において、
    　一つの前記第１の二値化回路は、前記複数の積和演算回路と電気的に接続されている撮像装置。
  6. 　請求項１乃至５のいずれか一項において、
    　一つの前記第１の記憶回路は、前記複数の積和演算回路と電気的に接続されている撮像装置。
  7. 　請求項１乃至６のいずれか一項において、
    　前記積和演算回路と前記第２の二値化回路は同数であり、
    　一つの前記積和演算回路は、一つの前記第２の二値化回路と電気的に接続されている撮像装置。
  8. 　請求項１乃至７のいずれか一項において、
    　前記画素回路の駆動回路および前記第１の記憶回路の駆動回路は、前記第２の層に設けられている撮像装置。
  9. 　請求項１乃至８のいずれか一項において、
    　第２の記憶回路を有し、
    　前記第２の記憶回路の入力端子は、複数の前記第２の二値化回路と電気的に接続され、
    　前記第２の記憶回路の出力端子は、前記複数の積和演算回路と電気的に接続されている撮像装置。
  10. 　請求項９において、
    　第３の記憶回路と、第３の二値化回路と、を有し、
    　前記第３の記憶回路は、前記第３の二値化回路を介して前記複数の積和演算回路と電気的に接続されている撮像装置。
  11. 　請求項１０において、
    　前記第２の記憶回路、前記第３の記憶回路、および前記第３の二値化回路は、前記第２の層に設けられている撮像装置。
  12. 　請求項１乃至１１のいずれか一項において、
    　前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆの一つまたは複数）と、を有する撮像装置。
  13. 　請求項１乃至１２のいずれか一項に記載の撮像装置と、表示装置と、を有する電子機器。
PCT/IB2021/056222 2020-07-24 2021-07-12 撮像装置および電子機器 WO2022018561A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
US18/008,302 US20230179888A1 (en) 2020-07-24 2021-07-12 Imaging device and electronic device
JP2022538486A JPWO2022018561A1 (ja) 2020-07-24 2021-07-12
CN202180043372.0A CN116018818A (zh) 2020-07-24 2021-07-12 摄像装置及电子设备
KR1020227045104A KR20230047331A (ko) 2020-07-24 2021-07-12 촬상 장치 및 전자 기기
DE112021003951.2T DE112021003951T5 (de) 2020-07-24 2021-07-12 Abbildungsvorrichtung und elektronische Vorrichtung

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-125984 2020-07-24
JP2020125984 2020-07-24

Publications (1)

Publication Number Publication Date
WO2022018561A1 true WO2022018561A1 (ja) 2022-01-27

Family

ID=79728640

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/IB2021/056222 WO2022018561A1 (ja) 2020-07-24 2021-07-12 撮像装置および電子機器

Country Status (7)

Country Link
US (1) US20230179888A1 (ja)
JP (1) JPWO2022018561A1 (ja)
KR (1) KR20230047331A (ja)
CN (1) CN116018818A (ja)
DE (1) DE112021003951T5 (ja)
TW (1) TW202209659A (ja)
WO (1) WO2022018561A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016123087A (ja) * 2014-12-10 2016-07-07 株式会社半導体エネルギー研究所 半導体装置および電子機器
WO2017168665A1 (ja) * 2016-03-30 2017-10-05 株式会社ニコン 特徴抽出素子、特徴抽出システム、および判定装置
JP2018041943A (ja) * 2015-12-28 2018-03-15 株式会社半導体エネルギー研究所 撮像装置および電子機器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101824123B1 (ko) 2009-11-06 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016123087A (ja) * 2014-12-10 2016-07-07 株式会社半導体エネルギー研究所 半導体装置および電子機器
JP2018041943A (ja) * 2015-12-28 2018-03-15 株式会社半導体エネルギー研究所 撮像装置および電子機器
WO2017168665A1 (ja) * 2016-03-30 2017-10-05 株式会社ニコン 特徴抽出素子、特徴抽出システム、および判定装置

Also Published As

Publication number Publication date
JPWO2022018561A1 (ja) 2022-01-27
TW202209659A (zh) 2022-03-01
CN116018818A (zh) 2023-04-25
DE112021003951T5 (de) 2023-06-07
US20230179888A1 (en) 2023-06-08
KR20230047331A (ko) 2023-04-07

Similar Documents

Publication Publication Date Title
US20210134860A9 (en) Imaging device and electronic device
JP2021027351A (ja) 撮像装置および電子機器
JP6904730B2 (ja) 撮像装置
WO2021191719A1 (ja) 撮像装置および電子機器
WO2021033065A1 (ja) 撮像装置および電子機器
WO2022018561A1 (ja) 撮像装置および電子機器
WO2019243949A1 (ja) 撮像装置の動作方法
JP2021100025A (ja) 撮像装置、撮像装置の駆動方法
WO2022064307A1 (ja) 撮像装置および電子機器
WO2021209868A1 (ja) 撮像装置および電子機器
JP7480137B2 (ja) 撮像装置および電子機器
WO2021214616A1 (ja) 撮像装置
WO2021176295A1 (ja) 撮像装置および電子機器
WO2021001719A1 (ja) 撮像装置および電子機器
WO2021165781A1 (ja) 撮像装置、電子機器および移動体
JP7336441B2 (ja) 撮像装置および電子機器
WO2022064317A1 (ja) 撮像装置および電子機器
WO2021130590A1 (ja) 撮像装置、および電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21846722

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022538486

Country of ref document: JP

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 21846722

Country of ref document: EP

Kind code of ref document: A1