WO2021033065A1 - 撮像装置および電子機器 - Google Patents

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WO2021033065A1
WO2021033065A1 PCT/IB2020/057459 IB2020057459W WO2021033065A1 WO 2021033065 A1 WO2021033065 A1 WO 2021033065A1 IB 2020057459 W IB2020057459 W IB 2020057459W WO 2021033065 A1 WO2021033065 A1 WO 2021033065A1
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transistor
layer
circuit
wiring
potential
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PCT/IB2020/057459
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米田誠一
根来雄介
池田隆之
山崎舜平
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株式会社半導体エネルギー研究所
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Definitions

  • One aspect of the present invention relates to an imaging device.
  • One aspect of the present invention is not limited to the above technical fields.
  • the technical field of one aspect of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter). Therefore, more specifically, the technical fields of one aspect of the present invention disclosed in the present specification include semiconductor devices, display devices, liquid crystal display devices, light emitting devices, lighting devices, power storage devices, storage devices, imaging devices, and the like.
  • the operation method or the manufacturing method thereof can be given as an example.
  • the semiconductor device refers to all devices that can function by utilizing the semiconductor characteristics.
  • Transistors and semiconductor circuits are one aspect of semiconductor devices.
  • the storage device, the display device, the image pickup device, and the electronic device may have a semiconductor device.
  • Patent Document 1 discloses an image pickup apparatus having an oxide semiconductor and using a transistor having an extremely low off-current in a pixel circuit.
  • Patent Document 2 discloses a technique for adding a calculation function to an image pickup apparatus.
  • an image pickup device equipped with a solid-state image sensor such as a CMOS image sensor
  • high-quality images can be easily taken due to technological development.
  • the imaging device it is required that the imaging device be equipped with more intelligent functions.
  • the image data (analog data) acquired by the image pickup apparatus is converted into digital data, and after being taken out to the outside, image processing is performed as necessary. If the processing can be performed in the imaging device, the cooperation with an external device becomes faster and the convenience of the user is improved. In addition, the load and power consumption of peripheral devices can be reduced. Further, if complicated data processing can be performed in the state of analog data, the time required for data conversion can be shortened.
  • one aspect of the present invention is to provide an image pickup apparatus capable of performing image processing.
  • Another object of the present invention is to provide an imaging device capable of high-speed operation.
  • one of the purposes is to provide an image pickup device with low power consumption.
  • one of the purposes is to provide a highly reliable imaging device.
  • one of the purposes is to provide a new imaging device or the like.
  • Another object of the present invention is to provide a method for driving the image pickup apparatus.
  • one of the purposes is to provide a new semiconductor device or the like.
  • One aspect of the present invention relates to an image pickup apparatus having an image processing function and capable of high-speed operation.
  • One aspect of the present invention includes a first pixel, a second pixel, and a first transistor, and each of the first pixel and the second pixel includes a second transistor and a capacitor.
  • One of the source or drain of the second transistor is electrically connected to one electrode of the capacitor, and one electrode of the capacitor of the first pixel has the source or drain of the first transistor.
  • One electrode of the capacitor, which is electrically connected to one and has the second pixel, is an imaging device which is electrically connected to the other of the source or drain of the first transistor.
  • Each of the first and second pixels further comprises a third transistor, a fourth transistor, a fifth transistor, a sixth transistor, a photoelectric conversion device, and the other of the capacitors. Electrodes are electrically connected to the gate of the third transistor, one of the source or drain of the fourth transistor, and one of the source or drain of the fifth transistor, and one of the source or drain of the third transistor. Can be electrically connected to one of the source or drain of the sixth transistor and the other of the source or drain of the fifth transistor can be electrically connected to one electrode of the photoelectric conversion device.
  • the photoelectric conversion device can have a photoelectric conversion layer having photosensitivity to infrared light.
  • a compound semiconductor may be used for the photoelectric conversion layer.
  • the image pickup apparatus further has a first circuit, the first circuit has a function of outputting a first potential or a second potential, and the first circuit has a first pixel and a second potential. It may be electrically connected to each of the source or drain of the second transistor of the pixel.
  • the image pickup apparatus further has a second circuit, the second circuit has a function of a correlated double sampling circuit, and the second circuit has a first pixel and a sixth pixel. It may be electrically connected to each of the source or drain of the transistor.
  • One or more of the first transistor to the sixth transistor has a metal oxide in the channel forming region, and the metal oxides are In, Zn, and M (M is Al, Ti, Ga, Ge, Sn. , Y, Zr, La, Ce, Nd or Hf), and preferably.
  • another aspect of the present invention is an image pickup apparatus having a pixel block, a first circuit, and a second circuit, and the pixel block has n (n is a natural number of 2 or more).
  • the first circuit has the function of supplying any one of two or more potentials selected from the first potential, the second potential, and the third potential to each of the n pixels.
  • each of the n pixels has a function of acquiring the first image data
  • each of the n pixels has a first potential, a second potential, or a third potential. It has a function of adding to one image data to generate a second image data
  • the pixel block targets m (m is a natural number of 1 to n) pixels selected from n pixels.
  • Each of the n pixels has a function of adding a fourth potential to the first image data to generate a third image data, and the second circuit outputs the n pixels.
  • This is an imaging device having a function of generating fifth image data corresponding to the difference between the sum of the second image data and the sum of the third image data output by n pixels.
  • an image pickup apparatus capable of performing image processing.
  • an imaging device capable of high-speed operation.
  • a low power consumption imaging device can be provided.
  • a highly reliable imaging device can be provided.
  • a new imaging device or the like can be provided.
  • a method for driving the image pickup apparatus can be provided.
  • a new semiconductor device or the like can be provided.
  • FIG. 1 is a block diagram illustrating an imaging device.
  • FIG. 2 is a diagram illustrating a pixel block 200 and a circuit 201.
  • 3A and 3B are diagrams for explaining the pixel 100.
  • 4A and 4B are diagrams for explaining the pixel 100.
  • 5A to 5C are diagrams illustrating a filter.
  • FIG. 6 is a diagram illustrating the pixel block 200.
  • 7A and 7B are diagrams for explaining the filter.
  • FIG. 8 is a timing chart illustrating the operation of the image pickup apparatus.
  • FIG. 9 is a diagram illustrating an example of the circuit 304.
  • FIG. 10 is a timing chart illustrating the operation of the circuit 304.
  • FIG. 11 is a timing chart illustrating the operation of the circuit 304.
  • FIG. 12A and 12B are diagrams for explaining the circuit 301 and the circuit 302.
  • FIG. 13 is a diagram illustrating a memory cell.
  • 14A and 14B are diagrams showing a configuration example of a neural network.
  • 15A to 15D are diagrams for explaining the configuration of pixels of the image pickup apparatus.
  • 16A to 16C are diagrams for explaining the configuration of the photoelectric conversion device.
  • FIG. 17 is a cross-sectional view illustrating the pixels.
  • 18A to 18C are diagrams for explaining Si transistors.
  • FIG. 19 is a cross-sectional view illustrating the pixels.
  • FIG. 20 is a cross-sectional view illustrating the pixels.
  • 21A to 21D are diagrams illustrating an OS transistor.
  • FIG. 22 is a cross-sectional view illustrating the pixels.
  • FIG. 23A to 23C are perspective views (cross-sectional views) for explaining the pixels.
  • 24A1 to 24A3 and 24B1 to 24B3 are perspective views of a package and a module containing an imaging device.
  • 25A to 25F are diagrams for explaining electronic devices.
  • FIG. 26 is a diagram illustrating an automobile.
  • FIG. 27A is a schematic view showing the field of view of the driver in front of the vehicle from the inside of the vehicle, and
  • FIG. 27B is a diagram showing the appearance of the vehicle.
  • FIG. 28 is a diagram showing an example of a block diagram of the display system.
  • FIG. 29 is a diagram showing an example of a block diagram of the system.
  • 30A and 30C are photographs, and FIGS. 30B and 30D are data.
  • FIG. 31A is a photograph and FIG. 31B is data.
  • the element may be composed of a plurality of elements as long as there is no functional inconvenience.
  • a plurality of transistors operating as switches may be connected in series or in parallel.
  • the capacitor may be divided and arranged at a plurality of positions.
  • one conductor may have a plurality of functions such as wiring, electrodes, and terminals, and in the present specification, a plurality of names may be used for the same element. Further, even if the elements are shown to be directly connected on the circuit diagram, the elements may actually be connected via one or a plurality of conductors. , In the present specification, such a configuration is also included in the category of direct connection.
  • the imaging device holds analog data (image data) acquired in the imaging operation in pixels, and can extract data obtained by multiplying the analog data by an arbitrary weighting coefficient.
  • processing such as image recognition can be performed. Since a huge amount of image data can be held in pixels in the state of analog data, processing can be performed efficiently.
  • a part of the potential used for the calculation in the pixel is generated by the redistribution of the electric charge charged in the wiring. Therefore, the calculation can be performed at a higher speed and lower power consumption than when the potential is supplied to the pixel from another circuit.
  • FIG. 1 is a block diagram illustrating an imaging device according to an aspect of the present invention.
  • the imaging device includes a pixel array 300, a circuit 201, a circuit 301, a circuit 302, a circuit 303, a circuit 304, a circuit 305, and a circuit 306.
  • Each of the circuit 201 and the circuits 301 to 306 is not limited to a single circuit configuration, and may be configured by a combination of a plurality of circuits. Alternatively, any one of the above circuits may be integrated. Further, a circuit other than the above may be connected.
  • the pixel array 300 has an imaging function and a calculation function.
  • the circuits 201 and 301 have an arithmetic function.
  • the circuit 302 has an arithmetic function or a data conversion function.
  • the circuits 303, 304 and 306 have a selection function.
  • the circuit 305 has a function of supplying a potential for multiply-accumulate calculation to the pixels.
  • a shift register, a decoder, or the like can be used for the circuit having the selection function.
  • the circuits 301 and 302 may be provided externally.
  • the pixel array 300 has a plurality of pixel blocks 200. As shown in FIG. 2, the pixel block 200 has a plurality of pixels 100 arranged in a matrix, and each pixel 100 is electrically connected to the circuit 201 via a wiring 112. The circuit 201 can also be provided in the pixel block 200.
  • the pixel 100 is electrically connected to the adjacent pixel 100 via a transistor 150 (transistors 150a to 150j).
  • transistor 150 transistor 150a to 150j. The function of the transistor 150 will be described later.
  • the number of pixels of the pixel block 200 is set to 3 ⁇ 3 as an example, but the number is not limited to this. For example, it can be 2 ⁇ 2, 4 ⁇ 4, or the like. Alternatively, the number of pixels in the horizontal direction and the number of pixels in the vertical direction may be different. Further, some pixels may be shared by adjacent pixel blocks.
  • the pixel block 200 and the circuit 201 can be operated as a product-sum calculation circuit.
  • the pixel 100 can have a photoelectric conversion device 101, a transistor 102, a transistor 103, a transistor 104, a transistor 105, a transistor 106, and a capacitor 107.
  • One electrode of the photoelectric conversion device 101 is electrically connected to one of the source and drain of the transistor 102.
  • the other of the source or drain of the transistor 102 is electrically connected to one of the source or drain of the transistor 103, the gate of the transistor 104 and one electrode of the capacitor 107.
  • One of the source or drain of the transistor 104 is electrically connected to one of the source or drain of the transistor 105.
  • the other electrode of the capacitor 107 is electrically connected to one of the source or drain of the transistor 106.
  • the other electrode of the photoelectric conversion device 101 is electrically connected to the wiring 114.
  • the other of the source or drain of the transistor 103 is electrically connected to the wiring 115.
  • the other of the source or drain of the transistor 105 is electrically connected to the wiring 112.
  • the other of the source or drain of the transistor 104 is electrically connected to the GND wiring or the like.
  • the other of the source or drain of the transistor 106 is electrically connected to the wiring 111.
  • the other electrode of the capacitor 107 is electrically connected to the wiring 117.
  • the gate of the transistor 102 is electrically connected to the wiring 121.
  • the gate of the transistor 103 is electrically connected to the wiring 122.
  • the gate of the transistor 105 is electrically connected to the wiring 123.
  • the gate of the transistor 106 is electrically connected to the wiring 124.
  • the node FD is an electrical connection point (wiring) between the other of the source or drain of the transistor 102, one of the source or drain of the transistor 103, one electrode of the capacitor 107, and the gate of the transistor 104. .. Further, the electrical connection point (wiring) between the other electrode of the capacitor 107 and one of the source or drain of the transistor 106 is defined as a node FDW.
  • the wirings 114 and 115 can have a function as a power supply line.
  • the wiring 114 can function as a high-potential power supply line
  • the wiring 115 can function as a low-potential power supply line.
  • Wiring 121, 122, 123, 124 can function as a signal line for controlling the continuity of each transistor.
  • the wiring 111 can function as a wiring that supplies a potential corresponding to a weighting coefficient to the pixel 100.
  • the wiring 112 can function as a wiring that electrically connects the pixel 100 and the circuit 201.
  • the wiring 117 can function as a wiring that electrically connects the other electrode of the capacitor 107 of the pixel 100 and the other electrode of the capacitor 107 of another pixel 100 via the transistor 150 (see FIG. 2). ).
  • An amplifier circuit or a gain adjustment circuit may be electrically connected to the wiring 112.
  • a photodiode can be used as the photoelectric conversion device 101. Regardless of the type of photodiode, a Si photodiode having silicon in the photoelectric conversion layer, an organic photodiode having an organic photoconductor in the photoelectric conversion layer, or the like can be used. If it is desired to increase the light detection sensitivity at low illuminance, it is preferable to use an avalanche photodiode.
  • the transistor 102 can have a function of controlling the potential of the node FD.
  • the transistor 103 can have a function of initializing the potential of the node FD.
  • the transistor 104 can have a function of controlling the current flowing through the circuit 201 according to the potential of the node FD.
  • the transistor 105 can have a function of selecting pixels.
  • the transistor 106 can have a function of supplying a potential corresponding to a weighting coefficient to the node FDW.
  • one of the source or drain of the transistor 104 is electrically connected to one of the source or drain of the transistor 105, the other of the source or drain of the transistor 104 is connected to the wiring 112, and the transistor 105 is connected.
  • the other of the source or drain of the can be electrically connected to the GND wiring or the like.
  • connection direction of the photoelectric conversion device 101 may be reversed.
  • the wiring 114 may function as a low-potential power supply line
  • the wiring 115 may function as a high-potential power supply line.
  • a high voltage may be applied, and it is preferable to use a high voltage transistor for the transistor connected to the photoelectric conversion device 101.
  • a high voltage transistor for example, a transistor using a metal oxide in the channel forming region (hereinafter, OS transistor) or the like can be used. Specifically, it is preferable to apply an OS transistor to the transistor 102.
  • the OS transistor also has a characteristic that the off-current is extremely low.
  • the period during which the charge can be held by the node FD and the node FDW can be extremely extended. Therefore, it is possible to apply the global shutter method in which charge accumulation operation is performed simultaneously in all pixels without complicating the circuit configuration and operation method. Further, while holding the image data in the node FD, it is possible to perform a plurality of operations using the image data.
  • the transistor 104 has excellent amplification characteristics. Further, it may be preferable to use a transistor 106 having a high mobility capable of high-speed operation. Therefore, transistors using silicon in the channel forming region (hereinafter referred to as Si transistors) may be applied to the transistors 104 and 106.
  • Si transistors transistors using silicon in the channel forming region
  • an OS transistor and a Si transistor may be combined and applied. Moreover, all the transistors may be OS transistors. Alternatively, all the transistors may be Si transistors. Examples of the Si transistor include a transistor having amorphous silicon, a transistor having crystalline silicon (microcrystalline silicon, low temperature polysilicon, single crystal silicon), and the like.
  • the potential of the node FD in the pixel 100 is determined by the sum of the reset potential supplied from the wiring 115 and the potential (image data) generated by the photoelectric conversion by the photoelectric conversion device 101.
  • the potential corresponding to the weighting coefficient supplied from the wiring 111 is capacitively coupled and determined. Therefore, a current corresponding to the data obtained by adding an arbitrary weighting coefficient to the image data can be passed through the transistor 105.
  • the above is an example of the circuit configuration of the pixel 100, and the photoelectric conversion operation can be performed by another circuit configuration.
  • each pixel 100 is electrically connected to each other by wiring 112.
  • the circuit 201 can perform calculations using the sum of the currents flowing through the transistors 104 of each pixel 100.
  • the circuit 201 has a capacitor 202, a transistor 203, a transistor 204, a transistor 205, a transistor 206, and a resistor 207.
  • One electrode of the capacitor 202 is electrically connected to one of the source or drain of the transistor 203.
  • One of the source and drain of transistor 203 is electrically connected to the gate of transistor 204.
  • One of the source or drain of transistor 204 is electrically connected to one of the source or drain of transistor 205.
  • One of the source or drain of transistor 205 is electrically connected to one of the source or drain of transistor 206.
  • One electrode of the resistor 207 is electrically connected to the other electrode of the capacitor 202.
  • the other electrode of the capacitor 202 is electrically connected to the wiring 112.
  • the other of the source or drain of transistor 203 is electrically connected to wiring 218.
  • the other of the source or drain of transistor 204 is electrically connected to wire 219.
  • the other of the source or drain of the transistor 205 is electrically connected to a reference power line such as GND wiring.
  • the other of the source or drain of the transistor 206 is electrically connected to the wiring 212.
  • the other electrode of resistor 207 is electrically connected to wiring 217.
  • the gate of transistor 203 is electrically connected to wiring 216.
  • the gate of the transistor 205 is electrically connected to the wiring 215.
  • the gate of the transistor 206 is electrically connected to the wiring 213.
  • Wiring 217, 218, 219 can have a function as a power line.
  • the wiring 218 can have a function as a wiring for supplying a dedicated potential for reading.
  • Wiring 217 and 219 can function as high potential power lines.
  • the wirings 213, 215, and 216 can function as signal lines for controlling the continuity of each transistor.
  • the wiring 212 is an output line and can be electrically connected to, for example, the circuit 301 shown in FIG.
  • the transistor 203 can have a function of resetting the potential of the wiring 211 to the potential of the wiring 218.
  • Transistors 204 and 205 can have a function as a source follower circuit.
  • the transistor 206 can have a function of controlling reading.
  • the circuit 201 has a function as a correlated double sampling circuit (CDS circuit), and can be replaced with a circuit having another configuration having the function.
  • the wiring 211 is a wiring that electrically connects one electrode of the capacitor 202, one of the source or drain of the transistor 203, and the gate of the transistor 204.
  • an offset component other than the product of the image data (X) and the weighting coefficient (W) is removed, and the target WX is extracted.
  • the WX can be calculated by using the data with and without imaging for the same pixel and the data when weights are added to each of them.
  • the total current (I p ) flowing through the pixel 100 when imaging is k ⁇ (X-V th ) 2
  • the total current (I p ) flowing through the pixel 100 when weighted is k ⁇ (W + X-V th).
  • the total current (I ref ) flowing through the pixel 100 without imaging is k ⁇ (0-V th ) 2
  • the total current (I ref ) flowing through the pixel 100 when weighted is k ⁇ (W-).
  • V th ) 2 is a constant and Vth is the threshold voltage of the transistor 105.
  • the difference (data A) between the data with imaging and the data obtained by weighting the data is calculated.
  • k ⁇ ((X-V th ) 2- (W + X-V th ) 2 ) k ⁇ (-W 2 -2W ⁇ X + 2W ⁇ V th ).
  • data A and data B can be read out.
  • the difference calculation between the data A and the data B can be performed by, for example, the circuit 301.
  • the weight supplied to the entire pixel block 200 functions as a filter.
  • a filter for example, a convolutional filter of a convolutional neural network (CNN) can be used.
  • CNN convolutional neural network
  • an image processing filter such as an edge extraction filter can be used.
  • the edge extraction filter include the Laplacian filter shown in FIG. 5A, the Prewitt filter shown in FIG. 5B, and the Sobel filter shown in FIG. 5C.
  • the elements of the edge extraction filter can be allocated to each pixel 100 as weights and supplied.
  • the data without weighting can be rephrased as data in which weight 0 is added to all pixels 100.
  • This operation corresponds to conducting the transistors 150 (transistors 150a to 150j) provided between the pixels 100 (see FIG. 2).
  • transistor 150 transistors 150a to 150j
  • all the node FDWs of each pixel 100 are short-circuited via the wiring 117.
  • the weight ( ⁇ W) When the weight ( ⁇ W) is rewritten by supplying an electric charge from a circuit outside the pixel array 300, it takes time to complete the rewriting due to the capacity of the wiring 111 having a long distance and the like.
  • the pixel block 200 is a minute area, the distance of the wiring 117 is short, and the capacity is small. Therefore, in the operation of redistributing the charges accumulated in the node FDW in the pixel block 200, the weight ( ⁇ W) can be rewritten at high speed.
  • the pixel block 200 shown in FIG. 2 shows a configuration in which transistors 150a to 150j are electrically connected to different gate wires (wiring 113a to 113j).
  • the conduction of the transistors 150a to 150j can be controlled independently, and the operation of acquiring ⁇ W / N can be selectively performed.
  • the transistors 150a to 150j are electrically connected to one gate wire (wiring 113) as shown in FIG. You can also do it. In this configuration, the number of gate lines can be reduced and control can be simplified.
  • FIGS. 2 and 6 show an example in which nine transistors 150 (transistors 150a to 150j) are provided between the pixels 100, the number of transistors 150 may be further increased. Further, in the transistors 150g to 150j, some transistors 150 may be omitted to eliminate the parallel path.
  • each row becomes a row of -1, a row of 0, and a row of 1. This is equivalent to the calculation operation using the prewit filter shown in FIG. 5B.
  • FIGS. 7A and 7B have been described, but the filter is basically arbitrary, and various operations other than the known filter can be performed.
  • the pixel block 200 described here has the configuration shown in FIG. 6, and the pixel 100 has the configuration shown in FIG. 3A or FIG. 3B. Further, it is assumed that a predetermined constant potential is supplied to the power line or the like. In the following description, the high potential is “H” and the low potential is “L”.
  • the transistor 105 When the potential of the wiring 123 is set to “H” and the potential of the wiring 216 (see FIG. 2) is set to "H” at time T7, the transistor 105 conducts and a current according to the potential of the node FD flows from the wiring 112 to the transistor 104. .. Further, the transistor 203 is conducted in the circuit 201, and the potential of the wiring 211 becomes the potential "Vr" of the wiring 218. That is, when the potential of the other electrode of the capacitor 202 is the output potential when the weight is added to the image data acquired by the pixel 100, one electrode of the capacitor 202 is initialized to the potential “Vr”. ..
  • the transistors 150a to 150j are conducted, the node FDW of each pixel 100 is short-circuited, the electric charge is redistributed, and the potential of the node FDW is “. ⁇ W / N ”.
  • the change in the potential of the node FDW is added to the node FD by the capacitive coupling of the capacitor 107, and the potential of the node FD changes to "V RES + ⁇ X + ( ⁇ W / N)'".
  • the potential of the wiring 113 is “L”
  • the potential of the wiring 123 is “H”
  • the potential of the wiring 213 is “H”
  • the potential of the wiring 215 is an appropriate analog potential such as "V vias” at time T9
  • the node FDW And the potential of the node FD is retained.
  • the transistor 105 is conductive, and a current corresponding to the potential of the node FD flows from the wiring 112 to the transistor 104.
  • the potential of the other electrode of the capacitor 202 changes according to the current flowing through the wiring 112, and the change Y is added to the potential “Vr” of the wiring 211 by capacitive coupling.
  • the potential of the wiring 211 becomes "Vr + Y".
  • Vr 0, Y is the difference itself, and the data A is calculated.
  • the circuit 201 can output a signal potential according to the data A by the source follower operation.
  • the difference (data B) between the data without imaging and the data obtained by weighting the data can be calculated. Since there is no imaging, no storage operation is performed. For example, when the wiring 121 is “H”, the node FD can be maintained at the reset potential by setting the wiring 122 to “H” as well. Alternatively, the operation may be performed without providing a period for setting the potential of the wiring 121 to “H”.
  • the data A and the data B output from the circuit 201 by the above operation are input to the circuit 301.
  • an operation for taking the difference between the data A and the data B is performed, and an unnecessary offset component other than the product of the image data and the weighting coefficient can be removed.
  • the circuit 301 may have a configuration having an arithmetic circuit such as the circuit 201, or a configuration in which a memory circuit (also referred to as a storage circuit) and software processing are used to obtain a difference.
  • the weighting coefficient can be output from the circuit 305 shown in FIG. 1 to the wiring 111, and it is preferable to rewrite the weighting coefficient at least once within the frame period.
  • a decoder can be used as the circuit 305. Further, the circuit 305 may have a D / A converter and SRAM.
  • the signal potential can be output from the circuit 303 to the wiring 124 that selects the pixel 100 for inputting the weighting coefficient.
  • a decoder or shift register can be used in the circuit 303.
  • the signal potential can be output from the circuit 304 to the wiring 123 or the like connected to the gate of the transistor 105 of the pixel 100.
  • a decoder or shift register can be used in the circuit 304.
  • the signal potential can be output from the circuit 306 to the wiring 113 connected to the gate of the transistor 150 included in the pixel block 200.
  • a decoder or shift register can be used in the circuit 306.
  • the circuit 304 for selecting the pixel 100 is provided with a function of switching the number of rows to be selected.
  • FIG. 9 is an example of a circuit that can be used in the circuit 304.
  • the circuit is a shift register circuit, and a plurality of logic circuits (SR) are electrically connected.
  • Signal lines such as wiring RES, wiring VSS_RDRS, wiring RPWC_SE [0: 3], wiring RCLK [0: 3], and wiring RSP are connected to each logic circuit (SR), and appropriate signals are connected to each signal line.
  • the selected signal potential can be sequentially output from the logic circuit (SR).
  • the circuit 170 is electrically connected to the logic circuit (SR).
  • a plurality of transistors are provided in the circuit 170, signal lines such as wiring SE_SW [0: 2] and wiring SX [0: 2] are connected, and an appropriate signal potential is input to each signal line to connect the transistors. Continuity is controlled. By controlling the circuit 170, the number of rows of selected pixels can be switched.
  • One of the source or drain of one transistor is electrically connected to the output terminal of one logic circuit (SR), and the wiring SE is connected to the other of the source or drain of the transistor.
  • the wiring SE is electrically connected to the wiring 122 that selects the pixel 100.
  • the signal potential supplied from the wiring SE_SW [0] can be input to the gate of the transistor connected to the wiring SE [0].
  • the signal potential supplied from the wiring SE_SW [1] can be input to the gate of the transistor connected to the wiring SE [1].
  • the signal potential supplied from the wiring SE_SW [2] can be input to the gate of the transistor connected to the wiring SE [2].
  • a signal potential supplied from any of the wiring SE_SW [0: 2] can be input to the gate of the transistor connected after the wiring SE [3] in the same order.
  • the adjacent wiring SEs are electrically connected via one transistor, and the wiring SE [0] is electrically connected to the power supply line (VSS) via one transistor.
  • the signal potential supplied from the wiring SX [0] can be input to the gate of the transistor that electrically connects the power line (VSS) and the wiring SE [0].
  • the signal potential supplied from the wiring SX [1] can be input to the gate of the transistor that electrically connects the wiring SE [0] and the wiring SE [1].
  • the signal potential supplied from the wiring SX [2] can be input to the gate of the transistor that electrically connects the wiring SE [1] and the wiring SE [2]. Any of the signal potentials supplied from the wiring SX [0: 2] can be input to the gate of the transistor that electrically connects the wiring SEs thereafter in the same order.
  • FIG. 10 is a timing chart illustrating an operation of simultaneously selecting a plurality of rows (three rows) by the circuit shown in FIG. (0) to (161) correspond to the timing at which the logic circuit (SR) outputs the signal potential to the wiring SE.
  • the potential of the wiring SX [0] is “L”
  • the potential of the wiring SX [1] is “H”
  • the potential of the wiring SX [2] is "H”
  • the potential of the wiring SE_SW [0] is.
  • three rows can be selected at the same time, and for example, a product-sum calculation of pixels in three rows and three columns can be performed.
  • the potential of the wiring SX [0] is “H”
  • the potential of the wiring SX [1] is “L”
  • the potential of the wiring SX [2] is "H”
  • the potential of the wiring SE_SW [0] is.
  • the continuity of each transistor is controlled, and wiring SE [0] becomes “L”
  • wiring SE. “H” is output to [1]
  • “H” is output to wiring SE [2]
  • “H” is output to wiring SE [3].
  • “L” is output to the other wiring SEs.
  • FIG. 11 is a timing chart illustrating an operation of selecting one row by the circuit shown in FIG.
  • FIG. 12A is a diagram illustrating a circuit 301 and a circuit 302 connected to the circuit 201.
  • the product-sum calculation result data output from the circuit 201 is sequentially input to the circuit 301.
  • the circuit 301 may have various calculation functions in addition to the above-mentioned function of calculating the difference between the data A and the data B.
  • the circuit 301 can have the same configuration as the circuit 201.
  • the function of the circuit 301 may be replaced by software processing.
  • the circuit 301 may have a circuit for calculating the activation function.
  • a comparator circuit can be used for the circuit.
  • the comparator circuit outputs the result of comparing the input data with the set threshold value as binary data. That is, the pixel block 200 and the circuit 301 can act as a part of the neural network.
  • the circuit 301 may have an A / D converter.
  • the circuit 301 can convert the analog data into digital data.
  • the data output by the pixel block 200 corresponds to the image data of a plurality of bits, but if it can be binarized by the circuit 301, it can be said that the image data is compressed.
  • the data output from the circuit 301 is sequentially input to the circuit 302.
  • the circuit 302 can be configured to include, for example, a latch circuit and a shift register. With this configuration, parallel serial conversion can be performed, and the data input in parallel can be output to the wiring 311 as serial data.
  • the connection destination of the wiring 311 is not limited. For example, it can be connected to a neural network, a storage device, a communication device, or the like.
  • the circuit 302 may have a neural network configuration.
  • the neural network has memory cells arranged in a matrix, and each memory cell holds a weighting coefficient.
  • the data output from the circuit 301 is input to each of the memory cells 320, and the product-sum operation can be performed.
  • the number of memory cells shown in FIG. 12B is an example and is not limited.
  • the neural network shown in FIG. 12B has memory cells 320 and reference memory cells 325 installed in a matrix, a circuit 330, a circuit 350, a circuit 360, and a circuit 370.
  • FIG. 13 shows an example of the memory cell 320 and the reference memory cell 325.
  • Reference memory cells 325 are provided in an arbitrary row.
  • the memory cell 320 and the reference memory cell 325 have a similar configuration and include a transistor 161 and a transistor 162 and a capacitor 163.
  • One of the source or drain of transistor 161 is electrically connected to the gate of transistor 162.
  • the gate of transistor 162 is electrically connected to one electrode of capacitor 163.
  • a node NM is a point where one of the source and drain of the transistor 161, the gate of the transistor 162, and one electrode of the capacitor 163 are connected.
  • the gate of the transistor 161 is electrically connected to the wiring WL.
  • the other electrode of the capacitor 163 is electrically connected to the wiring RW.
  • One of the source and drain of the transistor 162 is electrically connected to a reference potential wiring such as a GND wiring.
  • the other of the source or drain of the transistor 161 is electrically connected to the wiring WD.
  • the other of the source or drain of the transistor 162 is electrically connected to the wiring BL.
  • the other of the source or drain of the transistor 161 is electrically connected to the wiring WDref.
  • the other of the source or drain of the transistor 162 is electrically connected to the wiring BLref.
  • the wiring WL is electrically connected to the circuit 330.
  • a decoder, a shift register, or the like can be used for the circuit 330.
  • the wiring RW is electrically connected to the circuit 301.
  • Binary data output from the circuit 301 is written to each memory cell.
  • a sequential circuit such as a shift register may be provided between the circuit 301 and each memory cell.
  • the wiring WD and the wiring WDref are electrically connected to the circuit 350.
  • a decoder, a shift register, or the like can be used for the circuit 350.
  • the circuit 350 may have a D / A converter and SRAM.
  • the circuit 350 can output the weighting factor written to the node NM.
  • the wiring BL and the wiring BLref are electrically connected to the circuit 360.
  • the circuit 360 can have the same configuration as the circuit 201.
  • the circuit 360 can obtain a signal potential excluding the offset component from the product-sum calculation result.
  • the circuit 360 is electrically connected to the circuit 370.
  • the circuit 370 can also be rephrased as an activation function circuit.
  • the activation function circuit has a function of performing an operation for converting a signal potential input from the circuit 360 according to a predetermined activation function.
  • As the activation function for example, a sigmoid function, a tanh function, a softmax function, a ReLU function, a threshold function, and the like can be used.
  • the signal potential converted by the activation function circuit is output to the outside as output data.
  • the neural network NN can be composed of an input layer IL, an output layer OL, and an intermediate layer (hidden layer) HL.
  • the input layer IL, the output layer OL, and the intermediate layer HL each have one or more neurons (units).
  • the intermediate layer HL may be one layer or two or more layers.
  • a neural network having two or more intermediate layers HL can also be called a DNN (deep neural network).
  • learning using a deep neural network can also be called deep learning.
  • Input data is input to each neuron in the input layer IL.
  • the output signals of the neurons in the anterior layer or the posterior layer are input to each neuron in the intermediate layer HL.
  • the output signal of the presheaf neuron is input to each neuron in the output layer OL.
  • each neuron may be connected to all neurons in the anterior-posterior layer (fully connected), or may be connected to some neurons.
  • FIG. 14B shows an example of operation by neurons.
  • two neurons in the presheaf layer that output a signal to the neuron N are shown.
  • the output x 1 of the presheaf neuron and the output x 2 of the presheaf neuron are input to the neuron N.
  • the sum of the multiplication result of the output x 1 and the weight w 1 (x 1 w 1 ) and the multiplication result of the output x 2 and the weight w 2 (x 2 w 2 ) is x 1 w 1 + x 2 w 2.
  • the operation by the neuron includes the operation of adding the product of the output of the neuron in the previous layer and the weight, that is, the product-sum operation (x 1 w 1 + x 2 w 2 above ).
  • This product-sum operation may be performed by software using a program or by hardware.
  • the product-sum calculation is performed using an analog circuit as hardware.
  • an analog circuit is used for the product-sum calculation circuit, the processing speed can be improved and the power consumption can be reduced by reducing the circuit scale of the product-sum calculation circuit or reducing the number of times the memory is accessed.
  • the product-sum calculation circuit preferably has an OS transistor. Since the OS transistor has an extremely small off-current, it is suitable as a transistor constituting an analog memory of a product-sum calculation circuit.
  • the product-sum calculation circuit may be configured by using both the Si transistor and the OS transistor.
  • FIG. 15A is a diagram showing an example of the pixel structure of the image pickup apparatus, and can be a laminated structure of layers 561 and 563.
  • Layer 561 has a photoelectric conversion device 101.
  • the photoelectric conversion device 101 can have a layer 565a and a layer 565b as shown in FIG. 16A. In some cases, the layer may be referred to as an area.
  • the photoelectric conversion device 101 shown in FIG. 16A is a pn junction type photodiode.
  • a p-type semiconductor can be used for the layer 565a and an n-type semiconductor can be used for the layer 565b.
  • an n-type semiconductor may be used for the layer 565a and a p-type semiconductor may be used for the layer 565b.
  • the pn junction type photodiode can be typically formed by using single crystal silicon.
  • a photodiode having a single crystal silicon as a photoelectric conversion layer has a relatively wide spectral sensitivity characteristic from ultraviolet light to near infrared light, and can detect light of various wavelengths by combining with an optical conversion layer described later. Can be done.
  • a compound semiconductor may be used as the photoelectric conversion layer of the pn junction type photodiode.
  • the compound semiconductor include gallium-arsenide-phosphorus compound (GaAsP), gallium-phosphosphide compound (GaP), indium-gallium-arsenide compound (InGaAs), lead-sulfur compound (PbS), and lead-selenium compound (PbSe). ), Indium-arsenide compound (InAs), indium-antimonide compound (InSb), mercury-cadmium-tellulu compound (HgCdTe) and the like can be used.
  • Compound semiconductors include compound semiconductors (also referred to as group 3-5 compound semiconductors) having group 13 elements (aluminum, gallium, indium, etc.) and group 15 elements (nitrogen, phosphorus, arsenic, antimony, etc.), or group 12 elements. It is preferably a compound semiconductor (also referred to as a group 2-6 compound semiconductor) having (magnesium, zinc, cadmium, mercury, etc.) and Group 16 elements (oxygen, sulfur, selenium, tellurium, etc.).
  • the band gap of a compound semiconductor can be changed according to the combination of constituent elements and the atomic number ratio thereof, a photodiode having sensitivity in various wavelength ranges from ultraviolet light to infrared light can be formed.
  • the wavelength of ultraviolet light is around 0.01 ⁇ m to 0.38 ⁇ m
  • the wavelength of visible light is around 0.38 ⁇ m to 0.75 ⁇ m
  • the wavelength of near infrared light is around 0.75 ⁇ m to 2.5 ⁇ m.
  • the wavelength of near-infrared light can be generally defined as 2.5 ⁇ m to 4 ⁇ m
  • the wavelength of far-infrared light can be generally defined as 4 ⁇ m to 1000 ⁇ m.
  • GaP gallium phosphide
  • the photoelectric conversion layer in order to form a photodiode having a light sensitivity from ultraviolet light to visible light, GaP or the like can be used for the photoelectric conversion layer.
  • the above-mentioned silicon or GaAsP can be used for the photoelectric conversion layer.
  • InGaAs or the like in order to form a photodiode having light sensitivity from visible light to mid-infrared light.
  • PbS, InAs or the like can be used for the photoelectric conversion layer.
  • PbSe, InSb, HgCdTe or the like can be used for the photoelectric conversion layer.
  • the photodiode using the compound semiconductor may be a pin junction as well as a pn junction. Further, the pn junction and the pin junction are not limited to the homozygous structure, and may be a heterojunction structure.
  • a first compound semiconductor can be used for one layer of the pn junction structure, and a second compound semiconductor different from the first compound semiconductor can be used for the other layer.
  • a first compound semiconductor can be used for any one or two layers of the pin junction structure, and a second compound semiconductor different from the first compound semiconductor can be used for the other layers.
  • One of the first compound semiconductor and the second compound semiconductor may be a single semiconductor such as silicon.
  • the photoelectric conversion layer of the photodiode may be formed by using a different material for each pixel.
  • an image pickup device having any two types of pixels, such as a pixel that detects ultraviolet light, a pixel that detects visible light, and a pixel that detects infrared light, or three types of pixels is formed. Can be done.
  • the photoelectric conversion device 101 included in the layer 561 may be a laminate of the layer 566a, the layer 566b, the layer 566c, and the layer 566d.
  • the photoelectric conversion device 101 shown in FIG. 16B is an example of an avalanche photodiode, in which layers 566a and 566d correspond to electrodes, and layers 566b and 566c correspond to photoelectric conversion units.
  • the layer 566a is preferably a low resistance metal layer or the like.
  • a low resistance metal layer or the like aluminum, titanium, tungsten, tantalum, silver or a laminate thereof can be used.
  • the layer 566d it is preferable to use a conductive layer having high translucency with respect to visible light.
  • a conductive layer having high translucency with respect to visible light For example, indium oxide, tin oxide, zinc oxide, indium-tin oxide, gallium-zinc oxide, indium-gallium-zinc oxide, graphene and the like can be used. It should be noted that the layer 566d may be omitted.
  • the layers 566b and 566c of the photoelectric conversion unit can be configured as a pn junction type photodiode using, for example, a selenium-based material as a photoelectric conversion layer. It is preferable that a selenium-based material, which is a p-type semiconductor, is used as the layer 566b, and gallium oxide, which is an n-type semiconductor, is used as the layer 566c.
  • a photoelectric conversion device using a selenium-based material has a characteristic of high external quantum efficiency with respect to visible light.
  • the amplification of electrons with respect to the amount of incident light can be increased by utilizing the avalanche multiplication.
  • the selenium-based material has a high light absorption coefficient, it has a production advantage such that the photoelectric conversion layer can be formed of a thin film.
  • a thin film of a selenium-based material can be formed by a vacuum deposition method, a sputtering method, or the like.
  • selenium-based material crystalline selenium (single crystal selenium, polycrystalline selenium) and amorphous selenium can be used. These have photosensitivity from ultraviolet light to visible light. Further, a compound of copper, indium and selenium (CIS), a compound of copper, indium, gallium and selenium (CIGS) and the like can be used. These have photosensitivity from ultraviolet light to near infrared light.
  • CIS copper, indium and selenium
  • CGS indium, gallium and selenium
  • the n-type semiconductor is preferably formed of a material having a wide bandgap and translucency with respect to visible light.
  • a material having a wide bandgap and translucency with respect to visible light For example, zinc oxide, gallium oxide, indium oxide, tin oxide, or an oxide in which they are mixed can be used.
  • these materials also have a function as a hole injection blocking layer, and can reduce the dark current.
  • the photoelectric conversion device 101 included in the layer 561 may be a stack of the layer 567a, the layer 567b, the layer 567c, the layer 567d, and the layer 567e.
  • the photoelectric conversion device 101 shown in FIG. 16C is an example of an organic photoconductor, layer 567a is a lower electrode, layer 567e is a translucent upper electrode, and layers 567b, 567c, and 567d correspond to a photoelectric conversion unit. ..
  • One of the layers 567b and 567d of the photoelectric conversion unit can be a hole transport layer and the other can be an electron transport layer. Further, the layer 567c can be a photoelectric conversion layer.
  • the hole transport layer for example, molybdenum oxide or the like can be used.
  • the electron transport layer for example, fullerenes such as C 60 and C 70 , or derivatives thereof and the like can be used.
  • the photoelectric conversion layer a mixed layer (bulk heterojunction structure) of an n-type organic semiconductor and a p-type organic semiconductor can be used.
  • a mixed layer bulk heterojunction structure
  • organic semiconductors There are various types of organic semiconductors, and a material having photosensitivity at a target wavelength may be selected for the photoelectric conversion layer.
  • a silicon substrate can be used as the layer 563 shown in FIG. 15A.
  • the silicon substrate has a Si transistor and the like.
  • the Si transistor can be used to form a circuit for driving the pixel circuit, an image signal readout circuit, an image processing circuit, a neural network, a communication circuit, and the like.
  • a storage circuit such as a DRAM (Dynamic Random Access Memory), a CPU (Central Processing Unit), an MCU (Micro Controller Unit), or the like may be formed.
  • the above circuit excluding the pixel circuit is referred to as a functional circuit.
  • a part or all thereof is provided on the layer 563. be able to.
  • the layer 563 may be a stack of a plurality of layers as shown in FIG. 15B.
  • FIG. 15B three layers of layers 563a, 563b, and 563c are illustrated, but two layers may be used.
  • the layer 563 may be a stack of four or more layers. These layers can be laminated by using, for example, a bonding step. With this configuration, the pixel circuit and the functional circuit can be dispersed in a plurality of layers, and the pixel circuit and the functional circuit can be provided in an overlapping manner, so that a compact and highly functional imaging device can be manufactured.
  • the pixel may have a laminated structure of layers 561, 562, and 563.
  • Layer 562 can have an OS transistor.
  • One or more of the above-mentioned functional circuits may be formed of OS transistors.
  • one or more functional circuits may be formed by using the Si transistor included in the layer 563 and the OS transistor included in the layer 562.
  • the layer 563 may be used as a support substrate such as a glass substrate, and the functional circuit may be formed by the OS transistor included in the layer 562.
  • a normally-off CPU (also referred to as “NoffCPU (registered trademark)" can be realized by using an OS transistor and a Si transistor.
  • the NonfCPU is an integrated circuit including a normally-off type transistor that is in a non-conducting state (also referred to as an off state) even when the gate voltage is 0V.
  • the NoffCPU can stop the power supply to the non-operational circuit in the NoffCPU and put the circuit in the standby state. No power is consumed in the circuit that is in the standby state when the power supply is stopped. Therefore, the NonfCPU can minimize the amount of power used. Further, the Nonf CPU can retain information necessary for operation such as setting conditions for a long period of time even if the power supply is stopped. To return from the standby state, it is only necessary to restart the power supply to the circuit, and it is not necessary to rewrite the setting conditions and the like. That is, it is possible to return from the standby state at high speed. In this way, the Nonf CPU can reduce the power consumption without significantly reducing the operating speed.
  • the layer 562 may be a stack of a plurality of layers as shown in FIG. 15D.
  • FIG. 15D two layers of layers 562a and 562b are illustrated, but three or more layers may be laminated. These layers can be formed, for example, to stack on layer 563. Alternatively, the layer formed on the layer 563 and the layer formed on the layer 561 may be bonded together.
  • a metal oxide having an energy gap of 2 eV or more, preferably 2.5 eV or more, more preferably 3 eV or more can be used.
  • a typical example is an oxide semiconductor containing indium, and for example, CAAC-OS or CAC-OS described later can be used.
  • CAAC-OS is suitable for transistors and the like in which the atoms constituting the crystal are stable and reliability is important. Further, since CAC-OS exhibits high mobility characteristics, it is suitable for a transistor or the like that performs high-speed driving.
  • the OS transistor Since the OS transistor has a large energy gap in the semiconductor layer, it exhibits an extremely low off-current characteristic of several yA / ⁇ m (current value per 1 ⁇ m of channel width). Further, the OS transistor has features different from those of the Si transistor such as impact ionization, avalanche breakdown, and short channel effect, and can form a circuit having high withstand voltage and high reliability. In addition, variations in electrical characteristics due to crystallinity non-uniformity, which is a problem with Si transistors, are unlikely to occur with OS transistors.
  • the semiconductor layer of the OS transistor includes, for example, indium, zinc and M (one or more selected from metals such as indium, titanium, gallium, germanium, ittrium, zirconium, lanthanum, cerium, tin, neodymium or hafnium). It can be a film represented by an In—M—Zn-based oxide containing.
  • the In—M—Zn-based oxide can be typically formed by a sputtering method. Alternatively, it may be formed by using an ALD (Atomic layer deposition) method.
  • the atomic number ratio of the metal element of the sputtering target used for forming the In—M—Zn-based oxide by the sputtering method preferably satisfies In ⁇ M and Zn ⁇ M.
  • the atomic number ratio of the semiconductor layer to be formed includes a variation of plus or minus 40% of the atomic number ratio of the metal element contained in the sputtering target.
  • the semiconductor layer an oxide semiconductor having a low carrier density is used.
  • the semiconductor layer has a carrier density of 1 ⁇ 10 17 / cm 3 or less, preferably 1 ⁇ 10 15 / cm 3 or less, more preferably 1 ⁇ 10 13 / cm 3 or less, and more preferably 1 ⁇ 10 11 / cm. 3 or less, more preferably less than 1 ⁇ 10 10 / cm 3, it is possible to use an oxide semiconductor of 1 ⁇ 10 -9 / cm 3 or more carrier density.
  • Such oxide semiconductors are referred to as high-purity intrinsic or substantially high-purity intrinsic oxide semiconductors. It can be said that the oxide semiconductor is an oxide semiconductor having a low defect level density and stable characteristics.
  • the present invention is not limited to these, and a transistor having an appropriate composition may be used according to the required semiconductor characteristics and electrical characteristics (field effect mobility, threshold voltage, etc.) of the transistor. Further, in order to obtain the required semiconductor characteristics of the transistor, it is preferable that the carrier density, impurity concentration, defect density, atomic number ratio of metal element and oxygen, interatomic distance, density, etc. of the semiconductor layer are appropriate. ..
  • the concentration of silicon or carbon in the semiconductor layer is set to 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the concentration of alkali metal or alkaline earth metal in the semiconductor layer is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the semiconductor layer is preferably 5 ⁇ 10 18 atoms / cm 3 or less.
  • the oxide semiconductor constituting the semiconductor layer when hydrogen is contained in the oxide semiconductor constituting the semiconductor layer, it reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency in the oxide semiconductor. If the channel formation region in the oxide semiconductor contains oxygen deficiency, the transistor may have a normally-on characteristic. Furthermore, a defect containing hydrogen in an oxygen deficiency may function as a donor and generate electrons as carriers. In addition, a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have a normally-on characteristic.
  • Defects containing hydrogen in oxygen deficiencies can function as donors for oxide semiconductors. However, it is difficult to quantitatively evaluate the defect. Therefore, in oxide semiconductors, the carrier concentration may be evaluated instead of the donor concentration. Therefore, in the present specification and the like, as a parameter of the oxide semiconductor, a carrier concentration assuming a state in which an electric field is not applied may be used instead of the donor concentration. That is, the "carrier concentration" described in the present specification and the like may be paraphrased as the "donor concentration".
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm. It is less than 3, more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the semiconductor layer may have a non-single crystal structure, for example.
  • the non-single crystal structure includes, for example, CAAC-OS (C-Axis Aligned Crystalline Oxide Semiconductor) having crystals oriented on the c-axis, a polycrystalline structure, a microcrystal structure, or an amorphous structure.
  • CAAC-OS C-Axis Aligned Crystalline Oxide Semiconductor
  • the amorphous structure has the highest defect level density
  • CAAC-OS has the lowest defect level density.
  • An oxide semiconductor film having an amorphous structure has, for example, a disordered atomic arrangement and no crystal component.
  • the amorphous oxide film has, for example, a completely amorphous structure and has no crystal portion.
  • the semiconductor layer is a mixed film having two or more of an amorphous structure region, a microcrystal structure region, a polycrystalline structure region, a CAAC-OS region, and a single crystal structure region.
  • the mixed film may have, for example, a single-layer structure or a laminated structure including any two or more of the above-mentioned regions.
  • CAC Cloud-Organized Complex
  • the CAC-OS is, for example, a composition of a material in which the elements constituting the oxide semiconductor are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 2 nm or less, or a size close thereto.
  • the oxide semiconductor one or more metal elements are unevenly distributed, and the region having the metal elements is 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 2 nm or less, or a size in the vicinity thereof.
  • the state of being mixed with is also called a mosaic shape or a patch shape.
  • the oxide semiconductor preferably contains at least indium. In particular, it preferably contains indium and zinc. Also, in addition to them, aluminum, gallium, yttrium, copper, vanadium, berylium, boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium, neodymium, hafnium, tantalum, tungsten, or magnesium, etc. One or more selected from the above may be included.
  • CAC-OS in In-Ga-Zn oxide is indium oxide (hereinafter, InO).
  • InO indium oxide
  • X1 X1 is a real number larger than 0
  • In X2 Zn Y2 O Z2 X2, Y2, and Z2 are real numbers larger than 0
  • GaO X3 X3 is a real number larger than 0
  • Ga X4 Zn Y4 O Z4 X4, Y4, and Z4 are real numbers larger than 0)
  • the material is separated into a mosaic-like structure, and the mosaic-like InO X1 or In X2 Zn Y2 O Z2 is uniformly distributed in the film (hereinafter, also referred to as cloud-like). Is.
  • CAC-OS is a composite oxide semiconductor having a structure in which a region containing GaO X3 as a main component and a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component are mixed.
  • the atomic number ratio of In to the element M in the first region is larger than the atomic number ratio of In to the element M in the second region. It is assumed that the concentration of In is higher than that of region 2.
  • IGZO is a common name and may refer to one compound consisting of In, Ga, Zn, and O. As a typical example, it is represented by InGaO 3 (ZnO) m1 (m1 is a natural number) or In (1 + x0) Ga (1-x0) O 3 (ZnO) m0 (-1 ⁇ x0 ⁇ 1, m0 is an arbitrary number). Crystalline compounds can be mentioned.
  • the crystalline compound has a single crystal structure, a polycrystalline structure, or a CAAC structure.
  • the CAAC structure is a crystal structure in which a plurality of IGZO nanocrystals have a c-axis orientation and are connected without being oriented on the ab plane.
  • CAC-OS relates to the material composition of oxide semiconductors.
  • CAC-OS is a region that is partially observed as nanoparticles containing Ga as a main component and nanoparticles containing In as a main component in a material composition containing In, Ga, Zn, and O. The regions observed in the shape are randomly dispersed in a mosaic pattern. Therefore, in CAC-OS, the crystal structure is a secondary element.
  • CAC-OS does not include a laminated structure of two or more types of films having different compositions.
  • CAC-OS has a region observed in the form of nanoparticles containing the metal element as a main component and a nano having In as a main component.
  • the regions observed in the form of particles refer to a configuration in which the regions are randomly dispersed in a mosaic pattern.
  • the CAC-OS can be formed by a sputtering method, for example, under the condition that the substrate is not intentionally heated.
  • a sputtering method one or more selected from an inert gas (typically argon), an oxygen gas, and a nitrogen gas may be used as the film forming gas.
  • an inert gas typically argon
  • an oxygen gas typically a nitrogen gas
  • a nitrogen gas may be used as the film forming gas.
  • the flow rate ratio of the oxygen gas is preferably 0% or more and less than 30%, preferably 0% or more and 10% or less. ..
  • CAC-OS is characterized in that no clear peak is observed when measured using the ⁇ / 2 ⁇ scan by the Out-of-plane method, which is one of the X-ray diffraction (XRD) measurement methods. Have. That is, from the X-ray diffraction measurement, it can be seen that the orientation of the measurement region in the ab plane direction and the c-axis direction is not observed.
  • XRD X-ray diffraction
  • CAC-OS has a ring-shaped region with high brightness (ring region) and the ring in an electron diffraction pattern obtained by irradiating an electron beam having a probe diameter of 1 nm (also referred to as a nanobeam electron beam). Multiple bright spots are observed in the area. Therefore, from the electron diffraction pattern, it can be seen that the crystal structure of CAC-OS has an nc (nano-crystal) structure having no orientation in the planar direction and the cross-sectional direction.
  • GaO X3 is the main component by EDX mapping obtained by using energy dispersive X-ray spectroscopy (EDX). It can be confirmed that the region and the region containing In X2 Zn Y2 O Z2 or InO X1 as the main component have a structure in which they are unevenly distributed and mixed.
  • EDX energy dispersive X-ray spectroscopy
  • CAC-OS has a structure different from that of the IGZO compound in which metal elements are uniformly distributed, and has properties different from those of the IGZO compound. That is, the CAC-OS is phase-separated into a region containing GaO X3 or the like as a main component and a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component, and a region containing each element as a main component. Has a mosaic-like structure.
  • the region in which In X2 Zn Y2 O Z2 or InO X1 is the main component is a region having higher conductivity than the region in which GaO X3 or the like is the main component. That is, the conductivity as an oxide semiconductor is exhibited by the carrier flowing through the region where In X2 Zn Y2 O Z2 or InO X1 is the main component. Therefore, a high field effect mobility ( ⁇ ) can be realized by distributing the region containing In X2 Zn Y2 O Z2 or InO X1 as the main component in the oxide semiconductor in a cloud shape.
  • the region in which GaO X3 or the like is the main component is a region having higher insulating property than the region in which In X2 Zn Y2 O Z2 or InO X1 is the main component. That is, the region containing GaO X3 or the like as the main component is distributed in the oxide semiconductor, so that the leakage current can be suppressed and a good switching operation can be realized.
  • CAC-OS when CAC-OS is used for a semiconductor element, the insulation property caused by GaO X3 and the like and the conductivity caused by In X2 Zn Y2 O Z2 or InO X1 act in a complementary manner, resulting in high efficiency.
  • On-current (I on ) and high field-effect mobility ( ⁇ ) can be achieved.
  • CAC-OS is suitable as a constituent material for various semiconductor devices.
  • ⁇ Laminate structure 1> Next, the laminated structure of the image pickup apparatus will be described with reference to a cross-sectional view.
  • the elements such as the insulating layer and the conductive layer shown below are examples, and other elements may be included. Alternatively, some of the elements shown below may be omitted.
  • the laminated structure shown below can be formed by using a bonding step, a polishing step, or the like, if necessary.
  • FIG. 17 is an example of a cross-sectional view of a laminated body having a layer 560, a layer 561, and a layer 563 and having a bonding surface between the layers 563a and the layer 563b constituting the layer 563.
  • Layer 563b has a functional circuit provided on the silicon substrate 611.
  • the capacitor 202, the transistor 203, and the transistor 204 included in the circuit 201 are shown as a part of the functional circuit.
  • One electrode of the capacitor 202, one of the source or drain of the transistor 203, and the gate of the transistor 204 are electrically connected.
  • the layer 563b is provided with a silicon substrate 611 and insulating layers 612, 613, 614, 615, 616, 617, 618.
  • the insulating layer 612 has a function as a protective film.
  • the insulating layers 613, 613, 616, and 617 have functions as an interlayer insulating film and a flattening film.
  • the insulating layer 615 has a function as a dielectric layer of the capacitor 202.
  • the insulating layer 618 and the conductive layer 619 have a function as a bonding layer.
  • the conductive layer 619 is electrically connected to one electrode of the capacitor 202.
  • a silicon nitride film, a silicon oxide film, an aluminum oxide film, or the like can be used as the protective film.
  • an inorganic insulating film such as a silicon oxide film or an organic insulating film such as an acrylic resin or a polyimide resin can be used.
  • a silicon nitride film, a silicon oxide film, an aluminum oxide film, or the like can be used as the dielectric layer of the capacitor. The bonding layer will be described later.
  • the conductors that can be used as wiring, electrodes, and plugs for electrical connections between devices include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, and hafnium. , Vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum, etc. Etc. may be appropriately selected and used.
  • the conductor is not limited to a single layer, and may be a plurality of layers made of different materials.
  • Layer 563a has elements of pixel 100.
  • the transistor 102 and the transistor 105 are shown as a part of the elements of the pixel 100. In the cross-sectional view shown in FIG. 17, the electrical connection between the two is not shown.
  • the layer 563a is provided with a silicon substrate 632 and insulating layers 631, 633, 634, 635, 637, 638. In addition, conductive layers 636 and 639 are provided.
  • the insulating layer 631 and the conductive layer 639 have a function as a bonding layer.
  • the insulating layers 634, 635, and 637 have a function as an interlayer insulating film and a flattening film.
  • the insulating layer 633 has a function as a protective film.
  • the insulating layer 638 has a function of insulating the silicon substrate 632 and the conductive layer 639.
  • the insulating layer 638 can be formed of the same material as other insulating layers. Further, the insulating layer 638 may be made of the same material as the insulating layer 631.
  • the conductive layer 639 is electrically connected to the other of the source or drain of the transistor 105 and to the conductive layer 619. Further, the conductive layer 636 is electrically connected to the wiring 114 (see FIG. 3A).
  • the Si transistor (transistor 102, 105, 203, 204) shown in FIG. 17 is a fin type having a channel forming region on a silicon substrate (silicon substrate 611, 632). A cross section in the channel width direction (cross section of A1-A2 shown in layer 563a of FIG. 17) is shown in FIG. 18A.
  • the Si transistor may be a planar type as shown in FIG. 18B.
  • the transistor may have a semiconductor layer 545 of a silicon thin film.
  • the semiconductor layer 545 can be, for example, single crystal silicon (SOI (Silicon on Insulator)) formed on the insulating layer 546 on the silicon substrate 632.
  • SOI Silicon on Insulator
  • Layer 561 has a photoelectric conversion device 101.
  • the photoelectric conversion device 101 can be formed on the layer 563a.
  • FIG. 17 shows a configuration in which the organic photoconductivity shown in FIG. 16C is used for the photoelectric conversion layer as the photoelectric conversion device 101.
  • the layer 567a is used as a cathode and the layer 567e is used as an anode.
  • the layer 561 is provided with insulating layers 651, 652, 653, 654, and a conductive layer 655.
  • the insulating layers 651, 653, and 654 have a function as an interlayer insulating film and a flattening film. Further, the insulating layer 654 is provided so as to cover the end portion of the photoelectric conversion device 101, and has a function of preventing a short circuit between the layer 567e and the layer 567a.
  • the insulating layer 652 has a function as an element separation layer. It is preferable to use an organic insulating film or the like as the element separation layer.
  • the layer 567a corresponding to the cathode of the photoelectric conversion device 101 is electrically connected to one of the source and drain of the transistor 102 included in the layer 563a.
  • the layer 567e corresponding to the anode of the photoelectric conversion device 101 is electrically connected to the conductive layer 636 of the layer 563a via the conductive layer 655.
  • Layer 560 is formed on layer 561.
  • Layer 560 includes a light-shielding layer 671, an optical conversion layer 672, and a microlens array 673.
  • the light-shielding layer 671 can suppress the inflow of light to adjacent pixels.
  • a metal layer such as aluminum or tungsten can be used for the light-shielding layer 671. Further, the metal layer and a dielectric film having a function as an antireflection film may be laminated.
  • a color filter can be used for the optical conversion layer 672.
  • a color image can be obtained by assigning colors such as R (red), G (green), B (blue), Y (yellow), C (cyan), and M (magenta) to the color filter for each pixel.
  • the color filter 672R (red), the color filter 672G (green), and the color filter 672B (blue) can be assigned to different pixels.
  • an image pickup device capable of obtaining images in various wavelength regions can be obtained.
  • the optical conversion layer 672 uses an infrared filter that blocks light having a wavelength equal to or lower than that of visible light. Further, if the optical conversion layer 672 uses a filter that blocks light having a wavelength of near infrared rays or less, a far infrared ray imaging device can be obtained. Further, if the optical conversion layer 672 uses an ultraviolet filter that blocks light having a wavelength equal to or higher than that of visible light, it can be used as an ultraviolet imaging device.
  • a plurality of different optical conversion layers may be arranged in one image pickup apparatus.
  • the color filter 672R red
  • the color filter 672G green
  • the color filter 672B blue
  • the infrared filter 672IR can be assigned to different pixels. In this configuration, a visible light image and an infrared light image can be acquired at the same time.
  • the color filter 672R red
  • the color filter 672G green
  • the color filter 672B blue
  • the ultraviolet filter 672UV can be assigned to different pixels.
  • a visible light image and an ultraviolet light image can be acquired at the same time.
  • the image pickup device can obtain an image that visualizes the intensity of radiation used in an X-ray image pickup device or the like.
  • radiation such as X-rays transmitted through a subject
  • a scintillator it is converted into light (fluorescence) such as visible light or ultraviolet light by a photoluminescence phenomenon.
  • the image data is acquired by detecting the light with the photoelectric conversion device 101.
  • an imaging device having the above configuration may be used as a radiation detector or the like.
  • the scintillator contains a substance that absorbs the energy and emits visible light or ultraviolet light when irradiated with radiation such as X-rays and gamma rays.
  • Gd 2 O 2 S Tb
  • Gd 2 O 2 S Pr
  • Gd 2 O 2 S Eu
  • BaFCl Eu
  • NaI, CsI, CaF 2 , BaF 2 , CeF 3 LiF, LiI, ZnO, etc.
  • Those dispersed in resin or ceramics can be used.
  • an inspection function, a security function, a sensor function, and the like can be added to the imaging device.
  • an inspection function, a security function, a sensor function, and the like can be added to the imaging device.
  • an inspection function, a security function, a sensor function, and the like can be added to the imaging device.
  • non-destructive inspection of products selection of agricultural products (sugar content meter function, etc.), vein recognition, medical inspection, etc.
  • ultraviolet light it is possible to detect ultraviolet light emitted from a light source or a flame, and it is possible to manage a light source, a heat source, a production device, or the like.
  • a microlens array 673 is provided on the optical conversion layer 672. Light passing through the individual lenses of the microlens array 673 passes through the optical conversion layer 672 directly below and irradiates the photoelectric conversion device 101. By providing the microlens array 673, the focused light can be incident on the photoelectric conversion device 101, so that photoelectric conversion can be performed efficiently.
  • the microlens array 673 is preferably formed of a resin or glass having high translucency with respect to light of a target wavelength.
  • the layer 563b is provided with an insulating layer 618 and a conductive layer 619.
  • the conductive layer 619 has a region embedded in the insulating layer 618. Further, the surfaces of the insulating layer 618 and the conductive layer 619 are flattened so that their heights match.
  • the layer 563a is provided with an insulating layer 631 and a conductive layer 639.
  • the conductive layer 639 has a region embedded in the insulating layer 631. Further, the surfaces of the insulating layer 631 and the conductive layer 639 are flattened so that their heights match.
  • the conductive layer 619 and the conductive layer 639 are metal elements having the same main components. Further, it is preferable that the insulating layer 618 and the insulating layer 631 are composed of the same components.
  • Cu, Al, Sn, Zn, W, Ag, Pt, Au, or the like can be used for the conductive layers 619 and 639.
  • Cu, Al, W, or Au is preferably used because of the ease of joining.
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, titanium nitride and the like can be used for the insulating layers 618 and 631.
  • the conductive layer 619 and the conductive layer 639 may have a multi-layer structure of a plurality of layers, in which case, the surface layer (bonding surface) may be the same metal material. Further, the insulating layer 618 and the insulating layer 631 may also have a multi-layer structure of a plurality of layers, in which case, the insulating materials having the same surface layer (bonding surface) may be used.
  • a surface activation bonding method can be used in which the oxide film on the surface and the adsorption layer of impurities are removed by sputtering or the like, and the cleaned and activated surfaces are brought into contact with each other for bonding. ..
  • a diffusion bonding method or the like in which surfaces are bonded to each other by using both temperature and pressure can be used. In both cases, bonding at the atomic level occurs, so that excellent bonding can be obtained not only electrically but also mechanically.
  • the surfaces treated with hydrophilicity such as oxygen plasma are brought into contact with each other for temporary bonding, and then main bonding is performed by dehydration by heat treatment.
  • a joining method or the like can be used. Since the hydrophilic bonding method also causes bonding at the atomic level, it is possible to obtain mechanically excellent bonding.
  • a method can be used in which the surface is cleaned after polishing, the surface of the metal layer is subjected to an antioxidant treatment, and then a hydrophilic treatment is performed to join the metal layer.
  • the surface of the metal layer may be made of a refractory metal such as Au and subjected to hydrophilic treatment.
  • a joining method other than the above-mentioned method may be used.
  • the circuit 201 included in the layer 563b and the element of the pixel 100 included in the layer 563a can be electrically connected.
  • FIG. 19 is a modification of the laminated structure shown in FIG. 17, in which the configuration of the photoelectric conversion device 101 included in the layer 561 and the partial configuration of the layer 563a are different, and the bonded surface is also formed between the layer 561 and the layer 563a. It is a configuration having.
  • the layer 561 has a photoelectric conversion device 101, insulating layers 661, 662, 664, 665 and conductive layers 135, 136.
  • the photoelectric conversion device 101 is a pn junction type photodiode, and has a layer 565b corresponding to a p-type region and a layer 565a corresponding to an n-type region.
  • a pn junction type photodiode is formed on a silicon substrate.
  • the photoelectric conversion device 101 is an embedded photodiode, and a thin p-shaped region (a part of the layer 565b) provided on the surface side (current extraction side) of the layer 565a can suppress dark current and reduce noise. it can.
  • the insulating layer 661 and the conductive layers 135 and 136 have a function as a bonding layer.
  • the insulating layer 662 has a function as an interlayer insulating film and a flattening film.
  • the insulating layer 664 has a function as an element separation layer.
  • the insulating layer 665 has a function of suppressing the outflow of carriers.
  • the silicon substrate is provided with a groove for separating pixels, and the insulating layer 665 is provided on the upper surface of the silicon substrate and the groove.
  • the insulating layer 665 By providing the insulating layer 665, it is possible to prevent the carriers generated in the photoelectric conversion device 101 from flowing out to the adjacent pixels.
  • the insulating layer 665 also has a function of suppressing the intrusion of stray light. Therefore, the insulating layer 665 can suppress color mixing.
  • An antireflection film may be provided between the upper surface of the silicon substrate and the insulating layer 665.
  • the element separation layer can be formed by using the LOCOS (LOCOxidation of Silicon) method. Alternatively, it may be formed by using an STI (Shallow Trench Isolation) method or the like.
  • LOCOS LOCxidation of Silicon
  • STI Shallow Trench Isolation
  • the insulating layer 665 for example, an inorganic insulating film such as silicon oxide or silicon nitride, or an organic insulating film such as polyimide or acrylic can be used.
  • the insulating layer 665 may have a multi-layer structure.
  • the layer 565a (n-type region, corresponding to the cathode) of the photoelectric conversion device 101 is electrically connected to the conductive layer 135.
  • the layer 565b (p-type region, corresponding to the anode) is electrically connected to the conductive layer 136.
  • the conductive layers 135 and 136 have a region embedded in the insulating layer 661. Further, the surfaces of the insulating layer 661 and the conductive layers 135 and 136 are flattened so that their heights match.
  • an insulating layer 638 is formed on the insulating layer 637. Further, a conductive layer 133 electrically connected to one of the source or drain of the transistor 102 and a conductive layer 134 electrically connected to the conductive layer 636 are formed.
  • the insulating layer 638 and the conductive layers 133 and 134 have a function as a bonding layer.
  • the conductive layers 133 and 134 have a region embedded in the insulating layer 638. Further, the surfaces of the insulating layer 638 and the conductive layers 133 and 134 are flattened so that their heights match.
  • the conductive layers 133, 134, 135, and 136 are the same bonded layers as the conductive layers 619 and 639 described above. Further, the insulating layers 638 and 661 are the same bonded layers as the above-mentioned insulating layers 618 and 631.
  • one of the source or drain of the transistor 102 can be electrically connected to the layer 565a (n-type region, corresponding to the cathode) of the photoelectric conversion device. Further, by laminating the conductive layer 134 and the conductive layer 136, the layer 565b (p-type region, corresponding to the anode) of the photoelectric conversion device and the wiring 114 (see FIG. 3A) can be electrically connected. Further, by laminating the insulating layer 638 and the insulating layer 661, the layer 561 and the layer 563a can be electrically and mechanically bonded.
  • FIG. 20 is an example of a cross-sectional view of a laminated body having layers 560, 561, 562, and 563 and having no bonding surface.
  • a Si transistor is provided on the layer 563.
  • An OS transistor is provided on the layer 562. Since the configurations of the layers 563, 561 and 560 are the same as the configurations of the layers 563b, 561 and 560 shown in FIG. 17, the description thereof will be omitted here.
  • Layer 562 is formed on layer 563.
  • Layer 562 has an OS transistor.
  • the transistor 102 and the transistor 105 are shown as a part of the elements of the pixel 100. In the cross-sectional view shown in FIG. 20, the electrical connection between the two is not shown.
  • the layer 562 is provided with insulating layers 621, 622, 623, 624, 625, 626, 628. Further, a conductive layer 627 is provided. The conductive layer 627 can be electrically connected to the wiring 114 (see FIG. 3A).
  • the insulating layer 621 has a function as a blocking layer.
  • the insulating layers 622, 623, 625, 626, and 628 have functions as an interlayer insulating film and a flattening film.
  • the insulating layer 624 has a function as a protective film.
  • the blocking layer it is preferable to use a film having a function of preventing the diffusion of hydrogen.
  • hydrogen is required to terminate dangling bonds, but hydrogen in the vicinity of the OS transistor becomes one of the factors that generate carriers in the oxide semiconductor layer, which reduces reliability. .. Therefore, it is preferable to provide a hydrogen blocking film between the layer on which the Si device is formed and the layer on which the OS transistor is formed.
  • the blocking film for example, aluminum oxide, aluminum nitride, gallium oxide, gallium nitride, yttrium oxide, yttrium oxide, hafnium oxide, hafnium oxide, yttria-stabilized zirconia (YSZ) and the like can be used.
  • aluminum oxide, aluminum nitride, gallium oxide, gallium nitride, yttrium oxide, yttrium oxide, hafnium oxide, hafnium oxide, yttria-stabilized zirconia (YSZ) and the like can be used.
  • the other of the source or drain of the transistor 105 is electrically connected to one electrode of the capacitor 202 via a plug. Further, the conductive layer 627 is electrically connected to the wiring 114 (see FIG. 3A).
  • One of the source and drain of the transistor 102 is electrically connected to the cathode of the photoelectric conversion device 101 included in the layer 561.
  • the conductive layer 627 is electrically connected to the anode of the photoelectric conversion device 101 included in the layer 561.
  • FIG. 21A shows the details of the OS transistor.
  • the OS transistor shown in FIG. 21A is a self-aligned type in which an insulating layer is provided on a laminate of an oxide semiconductor layer and a conductive layer, and an opening reaching the oxide semiconductor layer is provided to form a source electrode 705 and a drain electrode 706. It is the composition of.
  • the OS transistor may have a channel forming region, a source region 703, and a drain region 704 formed in the oxide semiconductor layer, as well as a gate electrode 701 and a gate insulating film 702. At least the gate insulating film 702 and the gate electrode 701 are provided in the opening. An oxide semiconductor layer 707 may be further provided in the opening.
  • the OS transistor may have a self-aligned configuration in which the source region 703 and the drain region 704 are formed in the semiconductor layer using the gate electrode 701 as a mask.
  • FIG. 21C it may be a non-self-aligned top gate type transistor having a region where the source electrode 705 or the drain electrode 706 and the gate electrode 701 overlap.
  • the OS transistor shows a structure having a back gate 535, it may have a structure without a back gate.
  • the back gate 535 may be electrically connected to the front gate of the transistor provided opposite to each other as shown in the cross-sectional view in the channel width direction of the transistor shown in FIG. 21D.
  • FIG. 21D shows a cross section of the transistor B1-B2 of FIG. 21A as an example, but the same applies to transistors having other structures.
  • the back gate 535 may be configured to be able to supply a fixed potential different from that of the front gate.
  • FIG. 22 is a modification of the laminated structure shown in FIG. 20, in which the configuration of the photoelectric conversion device 101 included in the layer 561 and the partial configuration of the layer 562 are different, and a bonded surface is formed between the layer 561 and the layer 562. It is a structure to have.
  • the photoelectric conversion device 101 included in the layer 561 is a pn junction type photodiode, and has the same configuration as shown in FIG.
  • an insulating layer 648 is formed on the insulating layer 628. Further, a conductive layer 138 that is electrically connected to one of the source or drain of the transistor 102 and a conductive layer 139 that is electrically connected to the conductive layer 627 are formed.
  • the insulating layer 648 and the conductive layers 138 and 139 have a function as a bonding layer.
  • the conductive layers 138 and 139 have a region embedded in the insulating layer 648. Further, the surfaces of the insulating layer 648 and the conductive layers 138 and 139 are flattened so that their heights match.
  • the conductive layers 138 and 139 are the same bonded layers as the conductive layers 619 and 639 described above.
  • the insulating layer 648 is the same bonded layer as the above-mentioned insulating layers 618 and 631.
  • the conductive layer 138 and the conductive layer 135 one of the source or drain of the transistor 102 can be electrically connected to the layer 565a (n-type region, corresponding to the cathode) of the photoelectric conversion device. Further, by laminating the conductive layer 139 and the conductive layer 136, the layer 565b (p-type region, corresponding to the anode) of the photoelectric conversion device and the wiring 114 (see FIG. 3A) can be electrically connected. Further, by laminating the insulating layer 648 and the insulating layer 661, the layers 561 and 562 can be electrically and mechanically bonded.
  • FIG. 24A1 is an external perspective view of the upper surface side of the package containing the image sensor chip.
  • the package has a package substrate 410 for fixing the image sensor chip 450 (see FIG. 24A3), a cover glass 420, an adhesive 430 for adhering both, and the like.
  • FIG. 24A2 is an external perspective view of the lower surface side of the package.
  • BGA Ball Grid Array
  • solder balls are bumps 440.
  • LGA Land Grid Array
  • PGA Peripheral Component Interconnect Express
  • FIG. 24A3 is a perspective view of the package shown by omitting a part of the cover glass 420 and the adhesive 430.
  • An electrode pad 460 is formed on the package substrate 410, and the electrode pad 460 and the bump 440 are electrically connected via a through hole.
  • the electrode pad 460 is electrically connected to the image sensor chip 450 by a wire 470.
  • FIG. 24B1 is an external perspective view of the upper surface side of the camera module in which the image sensor chip is housed in a lens-integrated package.
  • the camera module has a package substrate 411 for fixing the image sensor chip 451 (see FIG. 24B3), a lens cover 421, a lens 435, and the like.
  • an IC chip 490 (see FIG. 24B3) having functions such as a drive circuit for an image pickup device and a signal conversion circuit is also provided between the package substrate 411 and the image sensor chip 451 as a SiP (System in package). It has a configuration.
  • FIG. 24B2 is an external perspective view of the lower surface side of the camera module.
  • the lower surface and the side surface of the package substrate 411 have a QFN (Quad flat no-lead package) configuration in which a land 441 for mounting is provided.
  • the configuration is an example, and a QFP (Quad flat package) or the above-mentioned BGA may be provided.
  • FIG. 24B3 is a perspective view of the module shown by omitting a part of the lens cover 421 and the lens 435.
  • the land 441 is electrically connected to the electrode pad 461, and the electrode pad 461 is electrically connected to the image sensor chip 451 or the IC chip 490 by a wire 471.
  • the image sensor chip By housing the image sensor chip in a package having the above-mentioned form, it can be easily mounted on a printed circuit board or the like, and the image sensor chip can be incorporated into various semiconductor devices and electronic devices.
  • Electronic devices that can use the imaging device according to one aspect of the present invention include a display device, a personal computer, an image storage device or image reproduction device provided with a recording medium, a mobile phone, a game machine including a portable type, and a portable data terminal.
  • Electronic book terminals video cameras, cameras such as digital still cameras, goggles type displays (head mount displays), navigation systems, sound reproduction devices (car audio, digital audio players, etc.), copiers, facsimiles, printers, multifunction printers , Automatic cash deposit / payment machines (ATMs), vending machines, etc. Specific examples of these electronic devices are shown in FIGS. 25A to 25F.
  • FIG. 25A is an example of a mobile phone, which includes a housing 981, a display unit 982, an operation button 983, an external connection port 984, a speaker 985, a microphone 986, a camera 987, and the like.
  • the mobile phone includes a touch sensor on the display unit 982. All operations such as making a phone call or inputting characters can be performed by touching the display unit 982 with a finger or a stylus.
  • An imaging device according to an aspect of the present invention and an operation method thereof can be applied to the mobile phone.
  • FIG. 25B is a portable data terminal, which includes a housing 911, a display unit 912, a speaker 913, a camera 919, and the like. Information can be input and output by the touch panel function of the display unit 912. In addition, characters and the like can be recognized from the image acquired by the camera 919, and the characters can be output as voice by the speaker 913.
  • An imaging device according to an aspect of the present invention and an operation method thereof can be applied to the portable data terminal.
  • FIG. 25C is a surveillance camera, which has a support base 951, a camera unit 952, a protective cover 953, and the like.
  • the camera unit 952 is provided with a rotation mechanism or the like, and by installing it on the ceiling, it is possible to take an image of the entire surroundings.
  • An image pickup apparatus according to an aspect of the present invention and an operation method thereof can be applied to an element for image acquisition in the camera unit.
  • the surveillance camera is a conventional name and does not limit its use.
  • a device having a function as a surveillance camera is also called a camera or a video camera.
  • FIG. 25D is a video camera, which includes a first housing 971, a second housing 972, a display unit 973, an operation key 974, a lens 975, a connection unit 976, a speaker 977, a microphone 978, and the like.
  • the operation key 974 and the lens 975 are provided in the first housing 971, and the display unit 973 is provided in the second housing 972.
  • An imaging device according to one aspect of the present invention and an operation method thereof can be applied to the video camera.
  • FIG. 25E is a digital camera, which includes a housing 961, a shutter button 962, a microphone 963, a light emitting unit 967, a lens 965, and the like.
  • An imaging device according to one aspect of the present invention and an operation method thereof can be applied to the digital camera.
  • FIG. 25F is a wristwatch-type information terminal, which includes a display unit 932, a housing / wristband 933, a camera 939, and the like.
  • the display unit 932 includes a touch panel for operating the information terminal.
  • the display unit 932 and the housing / wristband 933 have flexibility and are excellent in wearability to the body.
  • An imaging device according to an aspect of the present invention and an operation method thereof can be applied to the information terminal.
  • FIG. 26 illustrates an external view of an automobile as an example of a moving body.
  • the automobile 890 has a plurality of cameras 891 and the like.
  • An image pickup apparatus according to an aspect of the present invention and an operation method thereof can be applied to the camera 891.
  • the automobile 890 is equipped with various sensors (not shown) such as an infrared radar, a millimeter wave radar, and a laser radar.
  • the automobile 890 can analyze the images acquired by the camera 891 in a plurality of imaging directions 892, determine the surrounding traffic conditions such as the presence or absence of guardrails and pedestrians, and perform automatic driving. Further, the camera 891 can be used in a system for performing road guidance, danger prediction, and the like.
  • the obtained image data is subjected to arithmetic processing such as a neural network to increase the resolution of the image, reduce image noise, face recognition (for security purposes, etc.), and object recognition. It can perform processes such as (purpose of automatic operation, etc.), image compression, image correction (wide dynamic range), image restoration of lensless image sensor, positioning, character recognition, and reduction of reflection reflection.
  • arithmetic processing such as a neural network to increase the resolution of the image, reduce image noise, face recognition (for security purposes, etc.), and object recognition. It can perform processes such as (purpose of automatic operation, etc.), image compression, image correction (wide dynamic range), image restoration of lensless image sensor, positioning, character recognition, and reduction of reflection reflection.
  • the automobile is described as an example of the moving body, but the automobile may be an automobile having an internal combustion engine, an electric vehicle, a hydrogen vehicle, or the like.
  • the moving body is not limited to the automobile.
  • moving objects may include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets), and the computer of one aspect of the present invention is applied to these moving objects. Therefore, a system using artificial intelligence can be provided.
  • the circuit according to the first embodiment or the image pickup device according to the second embodiment is used to provide an image pickup device suitable for a vehicle that performs semi-automatic driving.
  • Level 1 refers to automating any of acceleration, steering, and braking, and is called a safe driving support system.
  • Level 2 automates a plurality of operations of acceleration, steering, and braking at the same time, and is called a semi-automatic driving system (also called semi-automatic driving).
  • Level 3 is a case where acceleration, steering, and braking are all automated and the driver responds only in an emergency, which is also called a semi-automatic driving system (also called semi-automatic driving).
  • Level 4 automates all acceleration, steering, and braking, and is called fully automated driving with little driver involvement.
  • level 2 or level 3 a new configuration or a new system is proposed mainly on the premise of semi-automatic operation.
  • an area of a display area corresponding to the number of each camera and the number of sensors is required.
  • FIG. 27A is a schematic view showing the field of view of the driver in front of the vehicle from the inside of the vehicle.
  • the upper part of the driver's field of view is the windshield 10, and the lower part of the field of view is a display device 11 having a display screen.
  • the windshield 10 is sandwiched between the pillars 12.
  • FIG. 27B shows an external view of the vehicle 20.
  • the driver accelerates, steers, and brakes while mainly looking at the display device 11, and supplementarily checks the outside of the vehicle from the windshield.
  • the display device 11 any one of a liquid crystal display device, an EL (Electroluminescence) display device, and a micro LED (Light Emitting Diode) display device may be used.
  • an LED chip having a side size of more than 1 mm is called a macro LED
  • an LED chip larger than 100 ⁇ m and 1 mm or less is called a mini LED
  • an LED chip having a side size of 100 ⁇ m or less is called a micro LED.
  • the display device 11 is preferably as having a higher definition.
  • the pixel density of the display device 11 can be 100 ppi or more and 5000 ppi or less, preferably 200 ppi or more and 2000 ppi or less.
  • the central portion 11a of the display screen of the display device displays an image acquired from an image pickup device installed in front of the outside of the vehicle.
  • meters such as speed, estimated travelable distance, and abnormality warning display are displayed on parts 11b and 11c of the display screen.
  • the lower left 11L of the display screen displays the image on the left side outside the vehicle
  • the lower right 11R of the display screen displays the image on the right side outside the vehicle.
  • the lower left 11L of the display screen and the lower right 11R of the display screen can digitize the side mirrors (also referred to as door mirrors) to eliminate the side mirror protrusions that greatly protrude outside the vehicle.
  • side mirrors also referred to as door mirrors
  • the display screen of the display device 11 capable of touch input operation, a part of the image may be enlarged or reduced, the display position may be changed, the area of the display area may be enlarged, or the like.
  • FIG. 28 shows an example of a block diagram of a display system including the display device 11.
  • the image of the display screen of the display device 11 is to synthesize data from a plurality of image pickup devices and sensors, it is created by using an image signal processing device 13 such as a GPU.
  • the image signal processing device 13 can process signals from a plurality of imaging devices and sensors in parallel.
  • the image signal processing device 13 is electrically connected to the front image sensor 14a, the rear image sensor 14b, the left image sensor 14L, and the right image sensor 14R.
  • FIG. 27B also shows an example of the installation location of the front image sensor 14a and the left image sensor 14L.
  • FIG. 27B shows an example in which the front image sensor 14a is installed at a position close to the driver's line of sight, but the present invention is not particularly limited and may be installed on the front grill or the front bumper.
  • a vehicle having a right-hand drive is shown as an example, but the present invention is not particularly limited, and if it is a left-hand drive vehicle, it may be installed according to the position of the driver.
  • the image sensor chip shown in the second embodiment for at least one of these image sensors.
  • the image signal processing device 13 is electrically connected to the instrument (meter) sensor 15 as well, the present configuration is not particularly limited. Further, it may be configured to be electrically connected to a plurality of sensors such as a temperature sensor, an acceleration sensor, and a battery fuel gauge.
  • FIG. 29 shows a block diagram of a new system using AI (Artificial Intelligence). Shown.
  • AI Artificial Intelligence
  • the neural network unit 16 is electrically connected to the front image sensor 14a, the rear image sensor 14b, the left image sensor 14L, and the right image sensor 14R. Further, the instrument (meter) sensor 15 is also electrically connected to the neural network unit 16.
  • the neural network unit 16 is electrically connected to the display device 11 via the image signal processing device 13.
  • the object and the background in the image can be extracted separately, and dynamic recognition for detecting the movement of the object can be put into practical use.
  • a black-and-white image having a wide dynamic range can be acquired using an image sensor without a color filter, and a clear image can be synthesized and displayed on the display device 11 by colorizing the image using the neural network unit 16. For example, it is possible to synthesize an image that recognizes a dark human figure even in a tunnel.
  • segmentation can be performed using the neural network unit 16.
  • segmentation refers to a process of identifying which object each pixel of an input image is a pixel. Also called semantic segmentation.
  • the neural network unit 16 executes software that generates a plurality of image segments for use in image analysis. Specifically, segmentation is performed based on the learned contents using U-net, which is a kind of image processing and convolutional neural network (CNN).
  • U-net is a kind of image processing and convolutional neural network (CNN).
  • FIG. 30A shows an image captured by using a CMOS sensor
  • FIG. 30B shows an example in which the image is segmented using the neural network unit 16.
  • the segmentation labels are distinguished by vehicles, skis, plants, grounds, and the like.
  • FIG. 30B is actually color-coded into pink, light blue, green, and gray according to the distance. In FIG. 30B, at least the car can be identified.
  • FIG. 30C shows an image captured by using a CMOS sensor
  • FIG. 30D shows an example in which the depth estimation is performed using the neural network unit 16 for the image.
  • the results shown in FIG. 30D are obtained using known depth estimation software.
  • FIG. 30D is actually color-coded into blue, light blue, yellow, and red according to the distance.
  • FIG. 31A shows an image captured by using a CMOS sensor
  • FIG. 31B shows an example of contour extraction of the image using the neural network unit 16.
  • the driver operates the vehicle mainly by looking at the display image of the display device, that is, the image using the image sensor and AI, and operates the windshield. Looking at the front can be an aid. It can be safer to operate the vehicle by looking at an image using AI rather than driving only by the driver's eyes. In addition, the driver can operate the vehicle with a sense of security.
  • the display device can be applied around the driver's seat (also referred to as a cockpit portion) of various types of vehicles including large vehicles, medium-sized vehicles, and small vehicles. It can also be applied around the driver's seat of vehicles such as aircraft and ships.
  • circuit of the first embodiment and the image pickup device of the second embodiment are used as the image pickup device, a part of the AI calculation can be performed. Further, by using the circuit of the first embodiment and the imaging device of the second embodiment, colorization of a black-and-white image, leveling of brightness, selective sensing, quantification of the degree of depth, conversion to a natural image, It enables processing to focus in a wide range, extraction of partial display, composition of intermediate images of multiple images, and so on.
  • FIG. 29 the image signal processing device 13 and the neural network unit 16 are shown separately, but the present invention is not particularly limited and may be integrated.
  • a transistor using an oxide semiconductor may be used as a part of the image signal processing device 13 or a part of the neural network unit 16. By using an OS transistor, it is possible to further reduce the power consumption.

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Abstract

画像処理機能を有し、高速動作が可能な撮像装置を提供する。 画像処理などの付加機能を備えた撮像装置であって、撮像動作で取得したアナログデータを画素に保持し、当該アナログデータと任意の重み係数とを乗じたデータを取り出すことができる。また、当該撮像装置では、画素での演算に用いる一部の電位を配線に充電された電荷の再分配にて生成する。したがって、当該電位を他の回路から画素に供給するよりも高速かつ低消費電力で演算を行うことができる。

Description

撮像装置および電子機器
本発明の一態様は、撮像装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの動作方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路に用いる構成の撮像装置が特許文献１に開示されている。
また、撮像装置に演算機能を付加する技術が特許文献２に開示されている。
特開２０１１−１１９７１１号公報 特開２０１６−１２３０８７号公報
ＣＭＯＳイメージセンサなどの固体撮像素子を備える撮像装置では、技術発展により高画質な画像が容易に撮影できるようになっている。次世代においては、撮像装置にさらに知的な機能を搭載することが求められている。
撮像装置で取得した画像データ（アナログデータ）は、デジタルデータに変換され、外部に取り出した後に必要に応じて画像処理が行われる。当該処理を撮像装置内で行うことができれば、外部の機器との連携がより高速となり、使用者の利便性が向上する。また、周辺装置などの負荷や消費電力も低減することができる。また、アナログデータの状態で複雑なデータ処理が行えれば、データ変換に要する時間も短縮することができる。
したがって、本発明の一態様では、画像処理を行うことができる撮像装置を提供することを目的の一つとする。または、高速動作が行える撮像装置を提供することを目的の一つとする。または、低消費電力の撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、上記撮像装置の駆動方法を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、画像処理機能を有し、高速動作が可能な撮像装置に関する。
本発明の一態様は、第１の画素と、第２の画素と、第１のトランジスタと、を有し、第１の画素および第２の画素のそれぞれは、第２のトランジスタと、キャパシタと、を有し、第２のトランジスタのソースまたはドレインの一方は、キャパシタの一方の電極と電気的に接続され、第１の画素が有するキャパシタの一方の電極は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第２の画素が有するキャパシタの一方の電極は、第１のトランジスタのソースまたはドレインの他方と電気的に接続される撮像装置である。
第１の画素および第２の画素のそれぞれは、さらに第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、光電変換デバイスと、を有し、キャパシタの他方の電極は、第３のトランジスタのゲート、第４のトランジスタのソースまたはドレインの一方、および第５のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのソースまたはドレインの一方は、第６のトランジスタのソースまたはドレインの一方と電気的に接続され、第５のトランジスタのソースまたはドレインの他方は、光電変換デバイスの一方の電極と電気的に接続することができる。
光電変換デバイスは、赤外光に光感度を有する光電変換層を有することができる。当該光電変換層には、化合物半導体を用いてもよい。
撮像装置は、さらに第１の回路を有し、第１の回路は、第１の電位または第２の電位を出力する機能を有し、第１の回路は、第１の画素および第２の画素が有する第２のトランジスタのソースまたはドレインの他方のそれぞれと電気的に接続されていてもよい。
撮像装置は、さらに第２の回路を有し、第２の回路は、相関二重サンプリング回路の機能を有し、第２の回路は、第１の画素および第２の画素が有する第６のトランジスタのソースまたはドレインの他方のそれぞれと電気的に接続されていてもよい。
第１のトランジスタ乃至第６のトランジスタの一つ以上は、チャネル形成領域に金属酸化物を有し、金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆの一つまたは複数）と、を有することが好ましい。
また、本発明の他の一態様は、画素ブロックと、第１の回路と、第２の回路と、を有する撮像装置であって、画素ブロックは、ｎ（ｎは２以上の自然数）個の画素を有し、第１の回路は、第１の電位、第２の電位および第３の電位から選ばれた２つ以上の電位のいずれかをｎ個の画素のそれぞれに供給する機能を有し、ｎ個の画素のそれぞれは、第１の画像データを取得する機能を有し、ｎ個の画素のそれぞれは、第１の電位、第２の電位、第３の電位のいずれかを第１の画像データに加算して第２の画像データを生成する機能を有し、画素ブロックは、ｎ個の画素から選ばれたｍ（ｍは１乃至ｎの自然数）個の画素を対象とし、第１の回路からｍ個の画素のそれぞれに供給された第１の電位、第２の電位、または第３の電位のすべてを加算し、ｎで除算した第４の電位を生成する機能を有し、ｎ個の画素のそれぞれは、第１の画像データに、第４の電位を加算して第３の画像データを生成する機能を有し、第２の回路は、ｎ個の画素が出力する第２の画像データの和とｎ個の画素が出力する第３の画像データの和との差分に相当する第５の画像データを生成する機能を有する撮像装置である。
本発明の一態様を用いることで、画像処理を行うことができる撮像装置を提供することができる。または、高速動作が行える撮像装置を提供することができる。または、低消費電力の撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。または、上記撮像装置の駆動方法を提供することができる。または、新規な半導体装置などを提供することができる。
図１は、撮像装置を説明するブロック図である。
図２は、画素ブロック２００および回路２０１を説明する図である。
図３Ａ、図３Ｂは、画素１００を説明する図である。
図４Ａ、図４Ｂは、画素１００を説明する図である。
図５Ａ乃至図５Ｃは、フィルタを説明する図である。
図６は、画素ブロック２００を説明する図である。
図７Ａ、図７Ｂは、フィルタを説明する図である。
図８は、撮像装置の動作を説明するタイミングチャートである。
図９は、回路３０４の一例を説明する図である。
図１０は、回路３０４の動作を説明するタイミングチャートである。
図１１は、回路３０４の動作を説明するタイミングチャートである。
図１２Ａ、図１２Ｂは、回路３０１および回路３０２を説明する図である。
図１３は、メモリセルを説明する図である。
図１４Ａ、図１４Ｂは、ニューラルネットワークの構成例を示す図である。
図１５Ａ乃至図１５Ｄは、撮像装置の画素の構成を説明する図である。
図１６Ａ乃至図１６Ｃは、光電変換デバイスの構成を説明する図である。
図１７は、画素を説明する断面図である。
図１８Ａ乃至図１８Ｃは、Ｓｉトランジスタを説明する図である。
図１９は、画素を説明する断面図である。
図２０は、画素を説明する断面図である。
図２１Ａ乃至図２１Ｄは、ＯＳトランジスタを説明する図である。
図２２は、画素を説明する断面図である。
図２３Ａ乃至図２３Ｃは、画素を説明する斜視図（断面図）である。
図２４Ａ１乃至図２４Ａ３、図２４Ｂ１乃至図２４Ｂ３は、撮像装置を収めたパッケージ、モジュールの斜視図である。
図２５Ａ乃至図２５Ｆは、電子機器を説明する図である。
図２６は、自動車を説明する図である。
図２７Ａは、車両の車内から前方の運転者の視野を映した模式図であり、図２７Ｂは車両の外観を示す図である。
図２８は、表示システムのブロック図の一例を示す図である。
図２９は、システムのブロック図の一例を示す図である。
図３０Ａ、図３０Ｃは写真であり、図３０Ｂ、図３０Ｄはデータである。
図３１Ａは写真であり、図３１Ｂはデータである。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
また、回路図上では単一の要素として図示されている場合であっても、機能的に不都合がなければ、当該要素が複数で構成されてもよい。例えば、スイッチとして動作するトランジスタは、複数が直列または並列に接続されてもよい場合がある。また、キャパシタを分割して複数の位置に配置する場合もある。
また、一つの導電体が、配線、電極および端子のような複数の機能を併せ持っている場合があり、本明細書においては、同一の要素に対して複数の呼称を用いる場合がある。また、回路図上で要素間が直接接続されているように図示されている場合であっても、実際には当該要素間が一つまたは複数の導電体を介して接続されている場合があり、本明細書ではこのような構成でも直接接続の範疇に含める。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
本発明の一態様は、画像処理などの付加機能を備えた撮像装置である。当該撮像装置は、撮像動作で取得したアナログデータ（画像データ）を画素に保持し、当該アナログデータと任意の重み係数とを乗じたデータを取り出すことができる。
当該データをニューラルネットワークなどに取り込むことで、画像認識などの処理を行うことができる。膨大な画像データをアナログデータの状態で画素に保持することができるため、効率良く処理を行うことができる。
また、本発明の一態様の撮像装置では、画素での演算に用いる一部の電位を配線に充電された電荷の再分配にて生成する。したがって、当該電位を他の回路から画素に供給するよりも高速かつ低消費電力で演算を行うことができる。
＜撮像装置＞
図１は、本発明の一態様の撮像装置を説明するブロック図である。撮像装置は、画素アレイ３００と、回路２０１と、回路３０１と、回路３０２と、回路３０３と、回路３０４と、回路３０５と、回路３０６を有する。なお、回路２０１および回路３０１乃至回路３０６のそれぞれは、単一の回路構成に限らず、複数の回路の組み合わせで構成される場合がある。または、上記いずれか複数の回路が統合されていてもよい。また、上記以外の回路が接続されてもよい。
画素アレイ３００は、撮像機能および演算機能を有する。回路２０１、３０１は、演算機能を有する。回路３０２は、演算機能またはデータ変換機能を有する。回路３０３、３０４、３０６は、選択機能を有する。回路３０５は、画素に積和演算用の電位を供給する機能を有する。選択機能を有する回路には、シフトレジスタまたはデコーダなどを用いることができる。なお、回路３０１、３０２は、外部に設けられていてもよい。
画素アレイ３００は、複数の画素ブロック２００を有する。画素ブロック２００は、図２に示すように、マトリクス状に配置された複数の画素１００を有し、それぞれの画素１００は、配線１１２を介して回路２０１と電気的に接続される。なお、回路２０１は画素ブロック２００内に設けることもできる。
また、画素１００は、隣接する画素１００とトランジスタ１５０（トランジスタ１５０ａ乃至１５０ｊ）を介して電気的に接続される。トランジスタ１５０の機能は後述する。
画素１００では、画像データの取得、および画像データと重み係数とを加算したデータを生成することができる。なお、図２においては、一例として画素ブロック２００が有する画素数を３×３としているが、これに限らない。例えば、２×２、４×４などとすることができる。または、水平方向と垂直方向の画素数が異なっていてもよい。また、一部の画素を隣り合う画素ブロックで共有してもよい。
画素ブロック２００および回路２０１は、積和演算回路として動作させることができる。
＜画素回路＞
画素１００は、図３Ａに示すように、光電変換デバイス１０１と、トランジスタ１０２と、トランジスタ１０３と、トランジスタ１０４と、トランジスタ１０５と、トランジスタ１０６と、キャパシタ１０７を有することができる。
光電変換デバイス１０１の一方の電極は、トランジスタ１０２のソースまたはドレインの一方と電気的に接続される。トランジスタ１０２のソースまたはドレインの他方は、トランジスタ１０３のソースまたはドレインの一方、トランジスタ１０４のゲートおよびキャパシタ１０７の一方の電極と電気的に接続される。トランジスタ１０４のソースまたはドレインの一方は、トランジスタ１０５のソースまたはドレインの一方と電気的に接続される。キャパシタ１０７の他方の電極は、トランジスタ１０６のソースまたはドレインの一方と電気的に接続される。
光電変換デバイス１０１の他方の電極は、配線１１４と電気的に接続される。トランジスタ１０３のソースまたはドレインの他方は、配線１１５と電気的に接続される。トランジスタ１０５のソースまたはドレインの他方は、配線１１２と電気的に接続される。トランジスタ１０４のソースまたはドレインの他方は、ＧＮＤ配線などと電気的に接続される。トランジスタ１０６のソースまたはドレインの他方は、配線１１１と電気的に接続される。キャパシタ１０７の他方の電極は、配線１１７と電気的に接続される。
トランジスタ１０２のゲートは、配線１２１と電気的に接続される。トランジスタ１０３のゲートは、配線１２２と電気的に接続される。トランジスタ１０５のゲートは、配線１２３と電気的に接続される。トランジスタ１０６のゲートは、配線１２４と電気的に接続される。
ここで、トランジスタ１０２のソースまたはドレインの他方と、トランジスタ１０３のソースまたはドレインの一方と、キャパシタ１０７の一方の電極と、トランジスタ１０４のゲートとの電気的な接続点（配線）をノードＦＤとする。また、キャパシタ１０７の他方の電極と、トランジスタ１０６のソースまたはドレインの一方との電気的な接続点（配線）をノードＦＤＷとする。
配線１１４、１１５は、電源線としての機能を有することができる。例えば、配線１１４、は高電位電源線、配線１１５は低電位電源線として機能させることができる。配線１２１、１２２、１２３、１２４は、各トランジスタの導通を制御する信号線として機能させることができる。配線１１１は、画素１００に重み係数に相当する電位を供給する配線として機能させることができる。配線１１２は、画素１００と回路２０１とを電気的に接続する配線として機能させることができる。配線１１７は、当該画素１００のキャパシタ１０７の他方の電極と、別の画素１００のキャパシタ１０７の他方の電極とをトランジスタ１５０を介して電気的に接続する配線として機能させることができる（図２参照）。
なお、配線１１２には、増幅回路やゲイン調整回路が電気的に接続されていてもよい。
光電変換デバイス１０１としては、フォトダイオードを用いることができる。フォトダイオードの種類は問わず、シリコンを光電変換層に有するＳｉフォトダイオード、有機光導電膜を光電変換層に有する有機フォトダイオードなどを用いることができる。なお、低照度時の光検出感度を高めたい場合は、アバランシェフォトダイオードを用いることが好ましい。
トランジスタ１０２は、ノードＦＤの電位を制御する機能を有することができる。トランジスタ１０３は、ノードＦＤの電位を初期化する機能を有することができる。トランジスタ１０４は、ノードＦＤの電位に応じて回路２０１が流す電流を制御する機能を有することができる。トランジスタ１０５は、画素を選択する機能を有することができる。トランジスタ１０６は、ノードＦＤＷに重み係数に相当する電位を供給する機能を有することができる。
なお、図３Ｂに示すように、トランジスタ１０４のソースまたはドレインの一方がトランジスタ１０５のソースまたはドレインの一方と電気的に接続され、トランジスタ１０４のソースまたはドレインの他方が配線１１２に接続され、トランジスタ１０５のソースまたはドレインの他方がＧＮＤ配線などと電気的に接続されてもよい。
また、図４Ａ、図４Ｂに示すように、光電変換デバイス１０１の接続の向きを逆にしてもよい。この場合、配線１１４は低電位電源線、配線１１５は高電位電源線として機能させればよい。
光電変換デバイス１０１にアバランシェフォトダイオードを用いる場合は、高電圧を印加することがあり、光電変換デバイス１０１と接続されるトランジスタには高耐圧のトランジスタを用いることが好ましい。高耐圧のトランジスタには、例えば、チャネル形成領域に金属酸化物を用いたトランジスタ（以下、ＯＳトランジスタ）などを用いることができる。具体的には、トランジスタ１０２にＯＳトランジスタを適用することが好ましい。
また、ＯＳトランジスタは、オフ電流が極めて低い特性も有する。トランジスタ１０２、１０３、１０６にＯＳトランジスタを用いることによって、ノードＦＤおよびノードＦＤＷで電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。また、ノードＦＤに画像データを保持させつつ、当該画像データを用いた複数回の演算を行うこともできる。
一方、トランジスタ１０４は、増幅特性が優れていることが望まれる場合がある。また、トランジスタ１０６は、高速動作が可能な移動度が高いトランジスタを用いることが好ましい場合がある。したがって、トランジスタ１０４、１０６には、シリコンをチャネル形成領域に用いたトランジスタ（以下、Ｓｉトランジスタ）を適用してもよい。
なお、上記に限らず、ＯＳトランジスタおよびＳｉトランジスタを組み合わせて適用してもよい。また、全てのトランジスタをＯＳトランジスタとしてもよい。または、全てのトランジスタをＳｉトランジスタとしてもよい。Ｓｉトランジスタとしては、アモルファスシリコンを有するトランジスタ、結晶性のシリコン（微結晶シリコン、低温ポリシリコン、単結晶シリコン）を有するトランジスタなどが挙げられる。
画素１００におけるノードＦＤの電位は、配線１１５から供給されるリセット電位および光電変換デバイス１０１による光電変換で生成される電位（画像データ）が加算された電位で確定される。または、さらに配線１１１から供給される重み係数に相当する電位が容量結合されて確定される。したがって、トランジスタ１０５には、画像データに任意の重み係数が加わったデータに応じた電流を流すことができる。
なお、上記は画素１００の回路構成の一例であり、光電変換動作に関しては他の回路構成で行うこともできる。
＜回路２０１＞
図２に示すように、各画素１００は、配線１１２で互いに電気的に接続される。回路２０１は、各画素１００のトランジスタ１０４に流れる電流の和を用いて演算を行うことができる。
回路２０１は、キャパシタ２０２と、トランジスタ２０３と、トランジスタ２０４と、トランジスタ２０５と、トランジスタ２０６と、抵抗２０７を有する。
キャパシタ２０２の一方の電極は、トランジスタ２０３のソースまたはドレインの一方と電気的に接続される。トランジスタ２０３のソースまたはドレインの一方は、トランジスタ２０４のゲートと電気的に接続される。トランジスタ２０４のソースまたはドレインの一方は、トランジスタ２０５のソースまたはドレインの一方と電気的に接続される。トランジスタ２０５のソースまたはドレインの一方は、トランジスタ２０６のソースまたはドレインの一方と電気的に接続される。抵抗２０７の一方の電極は、キャパシタ２０２の他方の電極と電気的に接続される。
キャパシタ２０２の他方の電極は、配線１１２と電気的に接続される。トランジスタ２０３のソースまたはドレインの他方は、配線２１８と電気的に接続される。トランジスタ２０４のソースまたはドレインの他方は、配線２１９と電気的に接続される。トランジスタ２０５のソースまたはドレインの他方は、ＧＮＤ配線などの基準電源線と電気的に接続される。トランジスタ２０６のソースまたはドレインの他方は、配線２１２と電気的に接続される。抵抗２０７の他方の電極は、配線２１７と電気的に接続される。トランジスタ２０３のゲートは、配線２１６と電気的に接続される。トランジスタ２０５のゲートは、配線２１５と電気的に接続される。トランジスタ２０６のゲートは、配線２１３と電気的に接続される。
配線２１７、２１８、２１９は、電源線としての機能を有することができる。例えば、配線２１８は、読み出し用の専用電位を供給する配線としての機能を有することができる。配線２１７、２１９は、高電位電源線として機能させることができる。配線２１３、２１５、２１６は、各トランジスタの導通を制御する信号線として機能させることができる。配線２１２は出力線であり、例えば、図１に示す回路３０１と電気的に接続することができる。
トランジスタ２０３は、配線２１１の電位を配線２１８の電位にリセットする機能を有することができる。トランジスタ２０４、２０５は、ソースフォロア回路としての機能を有することができる。トランジスタ２０６は、読み出しを制御する機能を有することができる。なお、回路２０１は、相関二重サンプリング回路（ＣＤＳ回路）としての機能を有し、当該機能を有する他の構成の回路に置き換えることもできる。なお、配線２１１は、キャパシタ２０２の一方の電極、トランジスタ２０３のソースまたはドレインの一方およびトランジスタ２０４のゲートを電気的に接続する配線である。
本発明の一態様では、画像データ（Ｘ）と重み係数（Ｗ）との積以外のオフセット成分を除去し、目的のＷＸを抽出する。ＷＸは、同じ画素に対して、撮像あり、なしのデータと、そのそれぞれに対して、重みを加えたときのデータを利用して算出することができる。
撮像ありのときに画素１００に流れる電流（Ｉｐ）の合計はｋΣ（Ｘ−Ｖｔｈ）２、重みを加えたときに画素１００に流れる電流（Ｉｐ）の合計はｋΣ（Ｗ＋Ｘ−Ｖｔｈ）２となる。また、撮像なしのときに画素１００に流れる電流（Ｉｒｅｆ）の合計はｋΣ（０−Ｖｔｈ）２、重みを加えたときに画素１００に流れる電流（Ｉｒｅｆ）の合計はｋΣ（Ｗ−Ｖｔｈ）２となる。ここで、ｋは定数、Ｖｔｈはトランジスタ１０５のしきい値電圧である。
まず、撮像ありのデータと、当該データに重みを加えたデータとの差分（データＡ）を算出する。ｋΣ（（Ｘ−Ｖｔｈ）２−（Ｗ＋Ｘ−Ｖｔｈ）２）＝ｋΣ（−Ｗ２−２Ｗ・Ｘ＋２Ｗ・Ｖｔｈ）となる。
次に、撮像なしのデータと、当該データに重みを加えたデータとの差分（データＢ）を算出する。ｋΣ（（０−Ｖｔｈ）２−（Ｗ−Ｖｔｈ）２）＝ｋΣ（−Ｗ２＋２Ｗ・Ｖｔｈ）となる。
そして、データＡとデータＢとの差分をとる。ｋΣ（−Ｗ２−２Ｗ・Ｘ＋２Ｗ・Ｖｔｈ−（−Ｗ２＋２Ｗ・Ｖｔｈ））＝ｋΣ（−２Ｗ・Ｘ）となる。すなわち、画像データ（Ｘ）と重み係数（Ｗ）との積以外のオフセット成分を除去することができる。
回路２０１では、データＡおよびデータＢを読み出すことができる。なお、データＡとデータＢとの差分演算は、例えば回路３０１で行うことができる。
＜フィルタ＞
ここで、画素ブロック２００全体に供給される重みはフィルタとして機能する。当該フィルタとしては、例えば、畳み込みニューラルネットワーク（ＣＮＮ）の畳み込みフィルタを用いることができる。または、エッジ抽出フィルタなどの画像処理フィルタを用いることができる。エッジ抽出フィルタとしては、例えば、図５Ａに示すラプラシアンフィルタ、図５Ｂに示すプレウィットフィルタ、図５Ｃに示すソーベルフィルタなどを一例として挙げることができる。
画素ブロック２００が有する画素１００の数が３×３の場合、上記エッジ抽出フィルタの要素を重みとして各画素１００に割り振って供給することができる。前述したように、データＡおよびデータＢを算出するためには、撮像あり、なしのデータと、そのそれぞれに対して、重みを加えたときのデータを利用することができる。ここで、重みを加えないデータは、全ての画素１００に重み０を加えたデータと換言することもできる。
図５Ａ乃至図５Ｃに例示したエッジ抽出フィルタは、フィルタの要素（重み：ΔＷ）の和（ΣΔＷ／Ｎ、Ｎは要素の数）が０となるフィルタである。したがって、新たに他の回路からΔＷ＝０を供給する動作を行わなくても、ΣΔＷ／Ｎを取得する動作を行えば、全ての画素１００にΔＷ＝０相当を加えたデータを取得することができる。
当該動作は、画素１００間に設けたトランジスタ１５０（トランジスタ１５０ａ乃至１５０ｊ）を導通させることに相当する（図２参照）。トランジスタ１５０を導通させることで、各画素１００のノードＦＤＷは、配線１１７を介してすべて短絡する。このとき、各画素１００のノードＦＤＷに蓄積されていた電荷は再分配され、図５Ａ乃至図５Ｃに例示したエッジ抽出フィルタを用いた場合には、ノードＦＤＷの電位（ΔＷ）は０または略０となる。したがって、ΔＷ＝０相当を加えたデータを取得することができる。
なお、画素アレイ３００の外側にある回路から電荷を供給して重み（ΔＷ）を書き換える場合は、距離の長い配線１１１の容量などが起因し、書き換え完了までに時間を要する。一方で、画素ブロック２００は微小な領域であり、配線１１７の距離も短く容量も小さい。したがって、画素ブロック２００内のノードＦＤＷに蓄積されていた電荷の再分配を行う動作では、高速に重み（ΔＷ）を書き換えることができる。
図２に示す画素ブロック２００では、トランジスタ１５０ａ乃至１５０ｊがそれぞれ異なるゲート線（配線１１３ａ乃至１１３ｊ）と電気的に接続された構成を示している。当該構成では、トランジスタ１５０ａ乃至１５０ｊの導通を独立して制御することができ、ΣΔＷ／Ｎを取得する動作を選択的に行うことができる。
例えば、図５Ｂ、図５Ｃなどに示すフィルタを用いた場合は、初期にΔＷ＝０が供給されている画素がある。ΣΔＷ／Ｎ＝０であることを前提とする場合、ΔＷ＝０が供給されている画素は和の対象となる画素から除外してもよい。当該画素を除外することで、トランジスタ１５０ａ乃至１５０ｊの一部を動作させるための電位の供給が不要となるため、消費電力を抑えることができる。
なお、全ての画素を対象としてΣΔＷ／Ｎを取得する動作を行う場合は、図６に示すように、トランジスタ１５０ａ乃至１５０ｊが一つのゲート線（配線１１３）と電気的に接続される構成とすることもできる。当該構成では、ゲート線を少なくすることができ、制御を簡略化することができる。
なお、図２および図６では、画素１００間に９個のトランジスタ１５０（トランジスタ１５０ａ乃至１５０ｊ）を設けた例を示したが、さらにトランジスタ１５０の数を増やしてもよい。また、トランジスタ１５０ｇ乃至１５０ｊにおいては、いくつかのトランジスタ１５０を省いて、並列のパスを解消してもよい。
また、上記では、ΣΔＷ／Ｎ＝０となるフィルタを用いる例を示したが、ΣΔＷ／Ｎ≠０となるフィルタを用いることもできる。例えば、図７Ａに示すように、中央に１、中央を起点として８方向を０とするフィルタでは、始めに供給する重み（ΔＷ）は０または１で、ΣΔＷ／Ｎ＝１／９となる。前述した動作に従ってその差分をとると、中央が８、８方向が−１の要素を有し、図５Ａに示すラプラシアンフィルタの定数倍を用いた演算動作と同等となる。
また、図７Ｂに示すように、０の行、１の行、２の行を順に有するフィルタでは、ΣΔＷ／Ｎ＝１となる。上記同様に差分をとると、それぞれの行は、−１の行、０の行、１の行となる。これは、図５Ｂに示すプレウィットフィルタを用いた演算動作と同等となる。
上記では、図７Ａ、図７Ｂの二つの例を説明したが、基本的にフィルタは任意であって、既知のフィルタ以外にも多彩な演算を行うことができる。
＜撮像動作＞
次に、図８に示すタイミングチャートを用いて、撮像動作および積和演算動作の説明を行う。なお、ここで説明する画素ブロック２００は、図６に示す構成とし、画素１００は、図３Ａまたは図３Ｂに示す構成とする。また、電源線などには所定の定電位が供給されていることとする。なお、以下の説明において、高電位は“Ｈ”、低電位は“Ｌ”とする。
時刻Ｔ１に配線１２１の電位を“Ｈ”、配線１２２の電位を“Ｈ”、配線１２４の電位を“Ｈ”とすると、トランジスタ１０２、１０３が導通し、ノードＦＤの電位がリセット電位（配線１１５の電位）“ＶＲＥＳ”となる。また、トランジスタ１０６が導通し、ノードＦＤＷの電位が“Ｌ”（＝０）となる。
時刻Ｔ２に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２４の電位を“Ｈ”とすると、トランジスタ１０２、１０３が非導通となり、ノードＦＤには、リセット電位“ＶＲＥＳ”が保持される。
時刻Ｔ３に配線１２１の電位を“Ｈ”、配線１２２の電位を“Ｌ”、配線１２４の電位を“Ｈ”とすると、トランジスタ１０２が導通し、光電変換デバイス１０１の動作によりノードＦＤの電位が“ＶＲＥＳ＋ΔＸ”に変化する。
時刻Ｔ４に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２４の電位を“Ｌ”とすると、トランジスタ１０２、１０６が非導通となり、ノードＦＤには、電位“ＶＲＥＳ＋ΔＸ”が保持される。“ΔＸ”は画像データに相当する電位であり、ここまでが撮像の基本動作に相当する。
＜積和演算動作＞
次に、画素１００および回路２０１における積和演算動作で前述したデータＡおよびデータＢを算出する動作の説明を行う。なお、上記では一つの画素の動作について説明したが、画素ブロック２００は複数の画素１００を有する。したがって、画素ブロック２００内の全ての画素１００の撮像動作が終了したのち、次に説明する動作を行うことができる。
時刻Ｔ５に配線１１１に重みに相当する電位“ΔＷ”を供給し、配線１２４の電位を“Ｈ”とすると、トランジスタ１０６が導通し、ノードＦＤＷに電位“ΔＷ”が書き込まれる。また、それに伴って、キャパシタ１０７の容量結合によりノードＦＤＷの電位の変化分がノードＦＤに加算され、ノードＦＤの電位が“ＶＲＥＳ＋ΔＸ＋ΔＷ’”に変化する。なお、キャパシタ１０７の容量がノードＦＤの容量より十分に大きければ、“ΔＷ”と“ΔＷ’”はほぼ同じ値となる。
時刻Ｔ６に配線１２４の電位を“Ｌ”とすると、トランジスタ１０６が非導通となり、ノードＦＤＷに電位“ΔＷ”、ノードＦＤに電位“ＶＲＥＳ＋ΔＸ＋ΔＷ’”が保持される。
時刻Ｔ７に配線１２３の電位を“Ｈ”、配線２１６（図２参照）の電位を“Ｈ”とすると、トランジスタ１０５が導通し、配線１１２からトランジスタ１０４にノードＦＤの電位に従った電流が流れる。また、回路２０１においてトランジスタ２０３が導通し、配線２１１の電位が配線２１８の電位“Ｖｒ”となる。つまり、キャパシタ２０２の他方の電極の電位が、画素１００で取得した画像データに重みを加算したときの出力電位であるときに、キャパシタ２０２の一方の電極が、電位“Ｖｒ”に初期化される。
時刻Ｔ８に配線１１３（図６参照）の電位を“Ｈ”とすると、トランジスタ１５０ａ乃至１５０ｊが導通し、各画素１００のノードＦＤＷが短絡し、電荷が再分配されて、ノードＦＤＷの電位は“ΣΔＷ／Ｎ”となる。また、それに伴って、キャパシタ１０７の容量結合によりノードＦＤＷの電位の変化分がノードＦＤに加算され、ノードＦＤの電位が“ＶＲＥＳ＋ΔＸ＋（ΣΔＷ／Ｎ）’”に変化する。ここで、キャパシタ１０７の容量がノードＦＤの容量より十分に大きければ、“ΣΔＷ／Ｎ”と“（ΣΔＷ／Ｎ）’”はほぼ同じ値となる。すなわち、“ΣΔＷ／Ｎ”＝０であれば、“（ΣΔＷ／Ｎ）’”＝０となる。
時刻Ｔ９に配線１１３の電位を“Ｌ”、配線１２３の電位を“Ｈ”、配線２１３の電位を“Ｈ”、配線２１５の電位を“Ｖｂｉａｓ”などの適切なアナログ電位とすると、ノードＦＤＷおよびノードＦＤの電位が保持される。また、トランジスタ１０５が導通し、配線１１２からトランジスタ１０４にノードＦＤの電位に応じた電流が流れる。ここで、配線１１２に流れる電流に従ってキャパシタ２０２の他方の電極の電位が変化し、その変化分Ｙが容量結合によって配線２１１の電位“Ｖｒ”に加算される。
したがって、配線２１１の電位は、“Ｖｒ＋Ｙ”になる。ここで、Ｖｒ＝０と考えると、Ｙは差分そのものであり、データＡが算出されたことになる。また、回路２０１はソースフォロア動作により、データＡに応じた信号電位を出力することができる。
同様のステップで、撮像なしのデータと、当該データに重みを加えたデータとの差分（データＢ）を算出することができる。なお、撮像なしのため、蓄積動作は行わない。例えば、配線１２１が“Ｈ”のとき、配線１２２も“Ｈ”とすることで、ノードＦＤはリセット電位に維持することができる。または、配線１２１の電位を“Ｈ”とする期間を設けない動作としてもよい。
上記動作によって回路２０１から出力されるデータＡおよびデータＢは、回路３０１に入力される。回路３０１では、データＡとデータＢの差分をとる演算が行われ、画像データと重み係数との積以外の不要なオフセット成分を除去することができる。回路３０１としては、回路２０１のような演算回路を有する構成のほか、メモリ回路（記憶回路ともいう）およびソフトウェア処理を利用して差分をとる構成としてもよい。
重み係数は、図１に示す回路３０５から配線１１１に出力することができ、フレーム期間内に１回以上重み係数を書き換えることが好ましい。回路３０５としてはデコーダを用いることができる。また、回路３０５は、Ｄ／ＡコンバータやＳＲＡＭを有していてもよい。
また、重み係数を入力する画素１００を選択する配線１２４には、回路３０３から信号電位を出力することができる。回路３０３には、デコーダまたはシフトレジスタを用いることができる。
また、画素１００のトランジスタ１０５のゲートに接続される配線１２３等には、回路３０４から信号電位を出力することができる。回路３０４には、デコーダまたはシフトレジスタを用いることができる。
また、画素ブロック２００が有するトランジスタ１５０のゲートに接続される配線１１３には、回路３０６から信号電位を出力することができる。回路３０６には、デコーダまたはシフトレジスタを用いることができる。
なお、上記では、撮像した画像データの加工処理について説明したが、本発明の一態様の撮像装置では、画像データを加工せずに取り出すこともできる。
積和演算では、複数の行の画素を同時に選択できることが好ましい。一方で、撮像データのみを取り出す場合は、一つの行の画素からデータを取り出すことが望ましい。本発明の一態様では、画素１００を選択するための回路３０４に、選択する行数を切り替える機能が設けられている。
＜シフトレジスタ＞
図９は、回路３０４に用いることのできる回路の一例である。当該回路はシフトレジスタ回路であり、複数の論理回路（ＳＲ）が電気的に接続されている。それぞれの論理回路（ＳＲ）には、配線ＲＥＳ、配線ＶＳＳ＿ＲＤＲＳ、配線ＲＰＷＣ＿ＳＥ［０：３］、配線ＲＣＬＫ［０：３］、配線ＲＳＰなどの信号線が接続され、それぞれの信号線に適切な信号電位を入力することで、当該論理回路（ＳＲ）から選択信号電位の出力を順次行うことができる。
また、論理回路（ＳＲ）には、回路１７０が電気的に接続されている。回路１７０には複数のトランジスタが設けられ、配線ＳＥ＿ＳＷ［０：２］、配線ＳＸ［０：２］などの信号線が接続され、それぞれの信号線に適切な信号電位を入力することでトランジスタの導通が制御される。回路１７０の制御により、選択する画素の行数を切り替えることができる。
一つの論理回路（ＳＲ）の出力端子には、一つのトランジスタのソースまたはドレインの一方が電気的に接続され、当該トランジスタのソースまたはドレインの他方には配線ＳＥが接続される。配線ＳＥは、画素１００を選択する配線１２２と電気的に接続される。
配線ＳＥ［０］に接続されるトランジスタのゲートには、配線ＳＥ＿ＳＷ［０］から供給される信号電位を入力することができる。配線ＳＥ［１］に接続されるトランジスタのゲートには、配線ＳＥ＿ＳＷ［１］から供給される信号電位を入力することができる。配線ＳＥ［２］に接続されるトランジスタのゲートには、配線ＳＥ＿ＳＷ［２］から供給される信号電位を入力することができる。配線ＳＥ［３］以降に接続されるトランジスタのゲートには、同様の順で配線ＳＥ＿ＳＷ［０：２］のいずれかから供給される信号電位を入力することができる。
また、隣接する配線ＳＥ間は、一つのトランジスタを介して電気的に接続され、配線ＳＥ［０］は、一つのトランジスタを介して電源線（ＶＳＳ）と電気的に接続される。
電源線（ＶＳＳ）と配線ＳＥ［０］とを電気的に接続するトランジスタのゲートには、配線ＳＸ［０］から供給される信号電位を入力することができる。配線ＳＥ［０］と配線ＳＥ［１］とを電気的に接続するトランジスタのゲートには、配線ＳＸ［１］から供給される信号電位を入力することができる。配線ＳＥ［１］と配線ＳＥ［２］とを電気的に接続するトランジスタのゲートには、配線ＳＸ［２］から供給される信号電位を入力することができる。それ以降の配線ＳＥ間を電気的に接続するトランジスタのゲートには、同様の順で配線ＳＸ［０：２］から供給される信号電位のいずれかを入力することができる。
図１０は、図９に示す回路により、複数の行（３行）を同時選択する動作を説明するタイミングチャートである。（０）乃至（１６１）は、論理回路（ＳＲ）が配線ＳＥに信号電位を出力するタイミングに相当する。
タイミング（０）において、配線ＳＸ［０］の電位が“Ｌ”、配線ＳＸ［１］の電位が“Ｈ”、配線ＳＸ［２］の電位が“Ｈ”、配線ＳＥ＿ＳＷ［０］の電位が“Ｈ”、配線ＳＥ＿ＳＷ［１］の電位が“Ｌ”、配線ＳＥ＿ＳＷ［２］の電位が“Ｌ”になると、各トランジスタの導通が制御され、配線ＳＥ［０］に“Ｈ”、配線ＳＥ［１］に“Ｈ”、配線ＳＥ［２］に“Ｈ”が出力される。その他の配線ＳＥには“Ｌ”が出力される。
したがって、３行を同時選択することでき、例えば３行３列の画素の積和演算を行うことができる。
タイミング（１）において、配線ＳＸ［０］の電位が“Ｈ”、配線ＳＸ［１］の電位が“Ｌ”、配線ＳＸ［２］の電位が“Ｈ”、配線ＳＥ＿ＳＷ［０］の電位が“Ｌ”、配線ＳＥ＿ＳＷ［１］の電位が“Ｈ”、配線ＳＥ＿ＳＷ［２］の電位が“Ｌ”になると、各トランジスタの導通が制御され、配線ＳＥ［０］に“Ｌ”、配線ＳＥ［１］に“Ｈ”、配線ＳＥ［２］に“Ｈ”、配線ＳＥ［３］に“Ｈ”が出力される。その他の配線ＳＥには“Ｌ”が出力される。
つまり、タイミング（１）では、タイミング（０）から１行分ずらしたストライド１の積和演算が可能となる。
図１１は、図９に示す回路により、１つの行を選択する動作を説明するタイミングチャートである。
当該タイミングチャートに従った動作では、配線ＳＥ＿ＳＷ［０：２］の電位が常時“Ｈ”であり、配線ＳＸ［０：２］の電位が常時“Ｌ”である。したがって、論理回路（ＳＲ）の出力がそのまま各配線ＳＥに現れることから、１行毎の選択が可能となる。
＜回路３０１、３０２＞
図１２Ａは、回路２０１と接続する回路３０１および回路３０２を説明する図である。回路２０１から出力される積和演算結果のデータは、回路３０１に順次入力される。回路３０１には、前述したデータＡとデータＢとの差分を演算する機能のほかに、様々な演算機能を有していてもよい。例えば、回路３０１は、回路２０１と同等の構成とすることができる。または、回路３０１の機能をソフトウェア処理で代替えしてもよい。
また、回路３０１は、活性化関数の演算を行う回路を有していてもよい。当該回路には、例えばコンパレータ回路を用いることができる。コンパレータ回路では、入力されたデータと、設定されたしきい値とを比較した結果を２値データとして出力する。すなわち、画素ブロック２００および回路３０１はニューラルネットワークの一部の要素として作用することができる。
また、回路３０１はＡ／Ｄコンバータを有していてもよい。積和演算などを行わず、画像データを外部に出力するときは、回路３０１でアナログデータをデジタルデータに変換することができる。
また、画素ブロック２００が出力するデータは複数ビットの画像データに相当するが、回路３０１で２値化できる場合は、画像データを圧縮しているともいえる。
回路３０１から出力されたデータは、回路３０２に順次入力される。回路３０２は、例えばラッチ回路およびシフトレジスタなどを有する構成とすることができる。当該構成によって、パラレルシリアル変換を行うことができ、並行して入力されたデータを配線３１１にシリアルデータとして出力することができる。配線３１１の接続先は限定されない。例えば、ニューラルネットワーク、記憶装置、通信装置などと接続することができる。
また、図１２Ｂに示すように、回路３０２はニューラルネットワークの構成を有していてもよい。当該ニューラルネットワークは、マトリクス状に配置されたメモリセルを有し、各メモリセルには重み係数が保持されている。回路３０１から出力されたデータはメモリセル３２０にそれぞれ入力され、積和演算を行うことができる。なお、図１２Ｂに示すメモリセルの数は一例であり、限定されない。
図１２Ｂに示すニューラルネットワークは、マトリクス状に設置されたメモリセル３２０および参照メモリセル３２５と、回路３３０と、回路３５０と、回路３６０と、回路３７０を有する。
図１３にメモリセル３２０および参照メモリセル３２５の一例を示す。参照メモリセル３２５は、任意の一列に設けられる。メモリセル３２０および参照メモリセル３２５は同様の構成を有し、トランジスタ１６１と、トランジスタ１６２と、キャパシタ１６３と、を有する。
トランジスタ１６１のソースまたはドレインの一方は、トランジスタ１６２のゲートと電気的に接続される。トランジスタ１６２のゲートは、キャパシタ１６３の一方の電極と電気的に接続される。ここで、トランジスタ１６１のソースまたはドレインの一方、トランジスタ１６２のゲート、キャパシタ１６３の一方の電極が接続される点をノードＮＭとする。
トランジスタ１６１のゲートは、配線ＷＬと電気的に接続される。キャパシタ１６３の他方の電極は、配線ＲＷと電気的に接続される。トランジスタ１６２のソースまたはドレインの一方は、ＧＮＤ配線等の基準電位配線と電気的に接続される。
メモリセル３２０において、トランジスタ１６１のソースまたはドレインの他方は、配線ＷＤと電気的に接続される。トランジスタ１６２のソースまたはドレインの他方は、配線ＢＬと電気的に接続される。
参照メモリセル３２５において、トランジスタ１６１のソースまたはドレインの他方は、配線ＷＤｒｅｆと電気的に接続される。トランジスタ１６２のソースまたはドレインの他方は、配線ＢＬｒｅｆと電気的に接続される。
配線ＷＬは、回路３３０と電気的に接続される。回路３３０にはデコーダまたはシフトレジスタなどを用いることができる。
配線ＲＷは、回路３０１と電気的に接続される。各メモリセルには、回路３０１から出力された２値のデータが書き込まれる。なお、回路３０１と各メモリセルとの間にシフトレジスタなどの順序回路を有していてもよい。
配線ＷＤおよび配線ＷＤｒｅｆは、回路３５０と電気的に接続される。回路３５０には、デコーダまたはシフトレジスタなどを用いることができる。また、回路３５０は、Ｄ／ＡコンバータやＳＲＡＭを有していてもよい。回路３５０は、ノードＮＭに書き込まれる重み係数を出力することができる。
配線ＢＬおよび配線ＢＬｒｅｆは、回路３６０と電気的に接続される。回路３６０は、回路２０１と同等の構成とすることができる。回路３６０により、積和演算結果からオフセット成分を除いた信号電位を得ることができる。
回路３６０は、回路３７０と電気的に接続される。回路３７０は、活性化関数回路とも換言できる。活性化関数回路は、回路３６０から入力された信号電位を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路によって変換された信号電位は、出力データとして外部に出力される。
図１４Ａに示すように、ニューラルネットワークＮＮは、入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬは、それぞれ１または複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともできる。また、ディープニューラルネットワークを用いた学習は、深層学習と呼ぶこともできる。
入力層ＩＬの各ニューロンには、入力データが入力される。中間層ＨＬの各ニューロンには、前層または後層のニューロンの出力信号が入力される。出力層ＯＬの各ニューロンには、前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
図１４Ｂに、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニューロンＮにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ａｈが出力される。
このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。
本発明の一態様では、ハードウェアとしてアナログ回路を用いて積和演算を行う。積和演算回路にアナログ回路を用いる場合、積和演算回路の回路規模の縮小、または、メモリへのアクセス回数の減少による処理速度の向上および消費電力の低減を図ることができる。
積和演算回路は、ＯＳトランジスタを有する構成とすることが好ましい。ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回路のアナログメモリを構成するトランジスタとして好適である。なお、ＳｉトランジスタとＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の撮像装置の構造例などについて説明する。
＜構造例＞
図１５Ａは、撮像装置の画素の構造の一例を示す図であり、層５６１および層５６３の積層構造とすることができる。
層５６１は、光電変換デバイス１０１を有する。光電変換デバイス１０１は、図１６Ａに示すように層５６５ａと、層５６５ｂを有することができる。なお、場合によって、層を領域と言い換えてもよい。
図１６Ａに示す光電変換デバイス１０１はｐｎ接合型フォトダイオードであり、例えば、層５６５ａにｐ型半導体、層５６５ｂにｎ型半導体を用いることができる。または、層５６５ａにｎ型半導体、層５６５ｂにｐ型半導体用いてもよい。
上記ｐｎ接合型フォトダイオードは、代表的には単結晶シリコンを用いて形成することができる。単結晶シリコンを光電変換層とするフォトダイオードは、紫外光から近赤外光まで比較的広い分光感度特性を有し、後述する光学変換層と組み合わせることで、様々な波長の光を検出することができる。
そのほか、ｐｎ接合型フォトダイオードの光電変換層として、化合物半導体を用いてもよい。当該化合物半導体としては、例えば、ガリウム−ヒ素−リン化合物（ＧａＡｓＰ）、ガリウム−リン化合物（ＧａＰ）、インジウム−ガリウム−ヒ素化合物（ＩｎＧａＡｓ）、鉛−硫黄化合物（ＰｂＳ）、鉛−セレン化合物（ＰｂＳｅ）、インジウム−ヒ素化合物（ＩｎＡｓ）、インジウム−アンチモン化合物（ＩｎＳｂ）、水銀−カドミウム−テルル化合物（ＨｇＣｄＴｅ）などを用いることができる。
化合物半導体としては、１３族元素（アルミニウム、ガリウム、インジウムなど）および１５族元素（窒素、リン、ヒ素、アンチモンなど）を有する化合物半導体（３−５族化合物半導体とも言う）、または、１２族元素（マグネシウム、亜鉛、カドミウム、水銀など）および１６族元素（酸素、硫黄、セレン、テルルなど）を有する化合物半導体（２−６族化合物半導体とも言う）であることが好ましい。
化合物半導体は、構成元素の組み合わせやその原子数比に応じてバンドギャップを変化させることができるため、紫外光から赤外光まで様々な波長範囲に感度を有するフォトダイオードを形成することができる。
なお、紫外光の波長は、０．０１μｍ近傍乃至０．３８μｍ近傍、可視光の波長は、０．３８μｍ近傍乃至０．７５μｍ近傍、近赤外光の波長は、０．７５μｍ近傍乃至２．５μｍ近傍、中赤外光の波長は、２．５μｍ近傍乃至４μｍ近傍、遠赤外光の波長は、４μｍ近傍乃至１０００μｍ近傍、と一般的に定義することができる。
例えば、紫外光から可視光にかけて光感度を有するフォトダイオードを形成するには、光電変換層にＧａＰなどを用いることができる。また、紫外光から近赤外光にかけて光感度を有するフォトダイオードを形成するには、光電変換層に前述したシリコンまたはＧａＡｓＰなどを用いることができる。また、可視光から中赤外光にかけて光感度を有するフォトダイオードを形成するには、光電変換層にＩｎＧａＡｓなどを用いることができる。また、近赤外光から中赤外光にかけて光感度を有するフォトダイオードを形成するには、光電変換層にＰｂＳまたはＩｎＡｓなどを用いることができる。また、中赤外光から遠赤外光にかけて光感度を有するフォトダイオードを形成するには、光電変換層にＰｂＳｅ、ＩｎＳｂまたはＨｇＣｄＴｅなどを用いることができる。
なお、上記化合物半導体を用いたフォトダイオードは、ｐｎ接合だけでなく、ｐｉｎ接合であってもよい。また、ｐｎ接合およびｐｉｎ接合は、ホモ接合構造に限らず、ヘテロ接合構造であってもよい。
例えば、ヘテロ接合では、ｐｎ接合構造の一方の層に第１の化合物半導体を用い、他方の層に第１の化合物半導体とは異なる第２の化合物半導体を用いることができる。また、ｐｉｎ接合構造のいずれか１層または２層に第１の化合物半導体を用い、その他の層に第１の化合物半導体とは異なる第２の化合物半導体を用いることができる。なお、第１の化合物半導体または第２の化合物半導体の一方は、シリコンなどの単体の半導体であってもよい。
なお、画素毎に異なる材料を用いて、フォトダイオードの光電変換層を形成してもよい。当該構成を用いることで、紫外光を検出する画素、可視光を検出する画素、赤外光を検出する画素などのいずれか２種類の画素、または３種類の画素を有する撮像装置を形成することができる。
また、層５６１が有する光電変換デバイス１０１は、図１６Ｂに示すように、層５６６ａと、層５６６ｂと、層５６６ｃと、層５６６ｄとの積層としてもよい。図１６Ｂに示す光電変換デバイス１０１はアバランシェフォトダイオードの一例であり、層５６６ａ、層５６６ｄは電極に相当し、層５６６ｂ、５６６ｃは光電変換部に相当する。
層５６６ａは、低抵抗の金属層などとすることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。
層５６６ｄは、可視光に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム−錫酸化物、ガリウム−亜鉛酸化物、インジウム−ガリウム−亜鉛酸化物、またはグラフェンなどを用いることができる。なお、層５６６ｄを省く構成とすることもできる。
光電変換部の層５６６ｂ、５６６ｃは、例えばセレン系材料を光電変換層としたｐｎ接合型フォトダイオードの構成とするができる。層５６６ｂとしてはｐ型半導体であるセレン系材料を用い、層５６６ｃとしてはｎ型半導体であるガリウム酸化物などを用いることが好ましい。
セレン系材料を用いた光電変換デバイスは、可視光に対する外部量子効率が高い特性を有する。当該光電変換デバイスでは、アバランシェ増倍を利用することにより、入射される光の量に対する電子の増幅を大きくすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層を薄膜で作製できるなどの生産上の利点を有する。セレン系材料の薄膜は、真空蒸着法またはスパッタ法などを用いて形成することができる。
セレン系材料としては、結晶性セレン（単結晶セレン、多結晶セレン）、非晶質セレンを用いることができる。これらは、紫外光から可視光にかけて光感度を有する。また、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。これらは、紫外光から近赤外光にかけて光感度を有する。
ｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。また、これらの材料は正孔注入阻止層としての機能も有し、暗電流を小さくすることもできる。
また、層５６１が有する光電変換デバイス１０１は、図１６Ｃに示すように、層５６７ａと、層５６７ｂと、層５６７ｃと、層５６７ｄと、層５６７ｅとの積層としてもよい。図１６Ｃに示す光電変換デバイス１０１は有機光導電膜の一例であり、層５６７ａは下部電極、層５６７ｅは透光性を有する上部電極であり、層５６７ｂ、５６７ｃ、５６７ｄは光電変換部に相当する。
光電変換部の層５６７ｂ、５６７ｄのいずれか一方はホール輸送層、他方は電子輸送層とすることができる。また、層５６７ｃは光電変換層とすることができる。
ホール輸送層としては、例えば酸化モリブデンなどを用いることができる。電子輸送層としては、例えば、Ｃ６０、Ｃ７０などのフラーレン、またはそれらの誘導体などを用いることができる。
光電変換層としては、ｎ型有機半導体およびｐ型有機半導体の混合層（バルクヘテロ接合構造）を用いることができる。有機半導体には様々な種類があり、目的の波長に光感度を有する材料を光電変換層に選べばよい。
図１５Ａに示す層５６３としては、例えばシリコン基板を用いることができる。当該シリコン基板は、Ｓｉトランジスタ等を有する。当該Ｓｉトランジスタを用いて、画素回路の他、当該画素回路を駆動する回路、画像信号の読み出し回路、画像処理回路、ニューラルネットワーク、通信回路等を形成することができる。また、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などの記憶回路、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ　Ｃｏｎｔｒｏｌｌｅｒ　Ｕｎｉｔ）などを形成してもよい。なお、画素回路を除く上記回路を本実施の形態では、機能回路と呼ぶ。
例えば、実施の形態１で説明した画素回路（画素１００）および機能回路（回路２０１、３０１、３０２、３０３、３０４、３０５、３０６など）が有するトランジスタにおいて、その一部または全てを層５６３に設けることができる。
また、層５６３は、図１５Ｂに示すように複数の層の積層であってもよい。図１５Ｂでは、層５６３ａ、５６３ｂ、５６３ｃの三層を例示しているが、二層であってもよい。または、層５６３は四層以上の積層であってもよい。これらの層は、例えば貼り合わせ工程などを用いて積層することができる。当該構成とすることで、画素回路と機能回路を複数の層に分散させ、画素回路と機能回路を重ねて設けることができるため、小型で高機能の撮像装置を作製することができる。
また、画素は、図１５Ｃに示すように層５６１、層５６２および層５６３の積層構造を有していてもよい。
層５６２は、ＯＳトランジスタを有することができる。前述した機能回路の一つ以上をＯＳトランジスタで形成してもよい。または、層５６３が有するＳｉトランジスタと層５６２が有するＯＳトランジスタを用いて、機能回路の一つ以上を形成してもよい。または、層５６３をガラス基板などの支持基板とし、層５６２が有するＯＳトランジスタで機能回路を形成してもよい。
例えば、ＯＳトランジスタおよびＳｉトランジスタを用いて、ノーマリーオフＣＰＵ（「ＮｏｆｆＣＰＵ（登録商標）」ともいう）を実現することができる。なお、ＮｏｆｆＣＰＵとは、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタを含む集積回路である。
ＮｏｆｆＣＰＵは、ＮｏｆｆＣＰＵ内の動作不要な回路への電力供給を停止し、当該回路を待機状態にすることができる。電力供給が停止され、待機状態になった回路では電力が消費されない。よって、ＮｏｆｆＣＰＵは、電力使用量を最小限にすることができる。また、ＮｏｆｆＣＰＵは、電力供給が停止されても設定条件などの動作に必要な情報を長期間保持することができる。待機状態からの復帰は当該回路への電力供給を再開するだけでよく、設定条件などの再書き込みが不要である。すなわち、待機状態からの高速復帰が可能である。このように、ＮｏｆｆＣＰＵは、動作速度を大きく落とすことなく消費電力を低減できる。
また、層５６２は、図１５Ｄに示すように複数の層の積層であってもよい。図１５Ｄでは、層５６２ａ、５６２ｂの二層を例示しているが、三層以上の積層であってもよい。これらの層は、例えば層５６３上に積み上げるように形成することができる。または、層５６３上に形成した層と、層５６１上に形成した層とを貼り合わせて形成してもよい。
ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＡＣ−ＯＳまたはＣＡＣ−ＯＳなどを用いることができる。ＣＡＡＣ−ＯＳは結晶を構成する原子が安定であり、信頼性を重視するトランジスタなどに適する。また、ＣＡＣ−ＯＳは、高移動度特性を示すため、高速駆動を行うトランジスタなどに適する。
ＯＳトランジスタは半導体層のエネルギーギャップが大きいため、数ｙＡ／μｍ（チャネル幅１μｍあたりの電流値）という極めて低いオフ電流特性を示す。また、ＯＳトランジスタは、インパクトイオン化、アバランシェ降伏、および短チャネル効果などが生じないなどＳｉトランジスタとは異なる特徴を有し、高耐圧で信頼性の高い回路を形成することができる。また、Ｓｉトランジスタでは問題となる結晶性の不均一性に起因する電気特性のばらつきもＯＳトランジスタでは生じにくい。
ＯＳトランジスタが有する半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属から選ばれた一つ、または複数）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。Ｉｎ−Ｍ−Ｚｎ系酸化物は、代表的には、スパッタリング法で形成することができる。または、ＡＬＤ（Ａｔｏｍｉｃ　ｌａｙｅｒ　ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成してもよい。
Ｉｎ−Ｍ−Ｚｎ系酸化物をスパッタリング法で形成するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。当該酸化物半導体は欠陥準位密度が低く、安定な特性を有する酸化物半導体であるといえる。
なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、半導体層を構成する酸化物半導体に水素が含まれていると、金属原子と結合する酸素と反応して水になるため、酸化物半導体中に酸素欠損を形成する場合がある。酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。したがって、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。
酸素欠損に水素が入った欠陥は、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
よって、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。
以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ　ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折測定から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域（リング領域）と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ−ＯＳは、様々な半導体装置の構成材料として適している。
＜積層構造１＞
次に、撮像装置の積層構造について、断面図を用いて説明する。なお、以下に示す絶縁層および導電層などの要素は一例であり、さらに他の要素が含まれていてもよい。または、以下に示す要素の一部が省かれていてもよい。また、以下に示す積層構造は、必要に応じて、貼り合わせ工程、研磨工程などを用いて形成することができる。
図１７は、層５６０、層５６１、層５６３を有し、層５６３を構成する層５６３ａと層５６３ｂの間に貼り合わせ面を有する積層体の断面図の一例である。
＜層５６３ｂ＞
層５６３ｂは、シリコン基板６１１に設けられた機能回路を有する。ここでは、機能回路の一部として、回路２０１が有するキャパシタ２０２、トランジスタ２０３およびトランジスタ２０４を示している。キャパシタ２０２の一方の電極と、トランジスタ２０３のソースまたはドレインの一方と、トランジスタ２０４のゲートは電気的に接続されている。
層５６３ｂには、シリコン基板６１１、絶縁層６１２、６１３、６１４、６１５、６１６、６１７、６１８が設けられる。絶縁層６１２は保護膜としての機能を有する。絶縁層６１３、６１３、６１６、６１７は、層間絶縁膜および平坦化膜としての機能を有する。絶縁層６１５は、キャパシタ２０２の誘電体層としての機能を有する。絶縁層６１８および導電層６１９は、貼り合わせ層としての機能を有する。導電層６１９は、キャパシタ２０２の一方の電極と電気的に接続される。
保護膜としては、例えば、窒化シリコン膜、酸化シリコン膜、酸化アルミニウム膜などを用いることができる。層間絶縁膜および平坦化膜としては、例えば、酸化シリコン膜などの無機絶縁膜、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜を用いることができる。キャパシタの誘電体層としては、窒化シリコン膜、酸化シリコン膜、酸化アルミニウム膜などを用いることができる。貼り合わせ層に関しては後述する。
なお、デバイス間の電気的な接続に用いられる配線、電極およびプラグとして用いることのできる導電体には、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を適宜選択して用いればよい。当該導電体は単層に限らず、異なる材料で構成された複数の層であってもよい。
＜層５６３ａ＞
層５６３ａは、画素１００の要素を有する。ここでは、画素１００の要素の一部として、トランジスタ１０２およびトランジスタ１０５を示している。図１７に示す断面図では、両者の電気的な接続は図示されていない。
層５６３ａには、シリコン基板６３２、絶縁層６３１、６３３、６３４、６３５、６３７、６３８が設けられる。また、導電層６３６、６３９が設けられる。
絶縁層６３１および導電層６３９は、貼り合わせ層としての機能を有する。絶縁層６３４、６３５、６３７は、層間絶縁膜および平坦化膜としての機能を有する。絶縁層６３３は、保護膜としての機能を有する。絶縁層６３８は、シリコン基板６３２と導電層６３９を絶縁する機能を有する。絶縁層６３８は、他の絶縁層と同様の材料で形成することができる。また、絶縁層６３８は、絶縁層６３１と同一の材料で形成されていてもよい。
導電層６３９は、トランジスタ１０５のソースまたはドレインの他方および導電層６１９と電気的に接続される。また、導電層６３６は、配線１１４（図３Ａ参照）と電気的に接続される。
図１７に示すＳｉトランジスタ（トランジスタ１０２、１０５、２０３、２０４）は、シリコン基板（シリコン基板６１１、６３２）にチャネル形成領域を有するフィン型である。チャネル幅方向の断面（図１７の層５６３ａに示すＡ１−Ａ２の断面）を図１８Ａに示す。なお、Ｓｉトランジスタは、図１８Ｂに示すようにプレーナー型であってもよい。
または、図１８Ｃに示すように、シリコン薄膜の半導体層５４５を有するトランジスタであってもよい。半導体層５４５は、例えば、シリコン基板６３２上の絶縁層５４６上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ））とすることができる。
＜層５６１＞
層５６１は、光電変換デバイス１０１を有する。光電変換デバイス１０１は、層５６３ａ上に形成することができる。図１７では、光電変換デバイス１０１として、図１６Ｃに示す有機光導電膜を光電変換層に用いた構成を示している。なお、ここでは、層５６７ａをカソード、層５６７ｅをアノードとする。
層５６１には、絶縁層６５１、６５２、６５３、６５４、および導電層６５５が設けられる。
絶縁層６５１、６５３、６５４は、層間絶縁膜および平坦化膜としての機能を有する。また、絶縁層６５４は光電変換デバイス１０１の端部を覆って設けられ、層５６７ｅと層５６７ａとの短絡を防止する機能も有する。絶縁層６５２は、素子分離層としての機能を有する。素子分離層としては、有機絶縁膜などを用いることが好ましい。
光電変換デバイス１０１のカソードに相当する層５６７ａは、層５６３ａが有するトランジスタ１０２のソースまたはドレインの一方と電気的に接続される。光電変換デバイス１０１のアノードに相当する層５６７ｅは、導電層６５５を介して、層５６３ａが有する導電層６３６と電気的に接続される。
＜層５６０＞
層５６０は、層５６１上に形成される。層５６０は、遮光層６７１、光学変換層６７２およびマイクロレンズアレイ６７３を有する。
遮光層６７１は、隣接する画素への光の流入を抑えることができる。遮光層６７１には、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。
光電変換デバイス１０１が可視光に感度を有するとき、光学変換層６７２にカラーフィルタを用いることができる。カラーフィルタにＲ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を画素別に割り当てることにより、カラー画像を得ることができる。例えば、図２３Ａの斜視図（断面を含む）に示すように、カラーフィルタ６７２Ｒ（赤）、カラーフィルタ６７２Ｇ（緑）、カラーフィルタ６７２Ｂ（青）をそれぞれ異なる画素に割り当てることができる。
また、適切な光電変換デバイス１０１と光学変換層６７２との組み合わせにおいて、光学変換層６７２に波長カットフィルタを用いれば、様々な波長領域における画像が得られる撮像装置とすることができる。
例えば、光学変換層６７２に可視光線の波長以下の光を遮る赤外線フィルタを用いれば、赤外線撮像装置とすることができる。また、光学変換層６７２に近赤外線の波長以下の光を遮るフィルタを用いれば、遠赤外線撮像装置とすることができる。また、光学変換層６７２に可視光線の波長以上の光を遮る紫外線フィルタを用いれば、紫外線撮像装置とすることができる。
なお、一つの撮像装置内に異なる光学変換層を複数配置してもよい。例えば、図２３Ｂに示すように、カラーフィルタ６７２Ｒ（赤）、カラーフィルタ６７２Ｇ（緑）、カラーフィルタ６７２Ｂ（青）、赤外線フィルタ６７２ＩＲをそれぞれ異なる画素に割り当てることができる。当該構成では、可視光画像および赤外光画像を同時に取得することができる。
または、図２３Ｃに示すように、カラーフィルタ６７２Ｒ（赤）、カラーフィルタ６７２Ｇ（緑）、カラーフィルタ６７２Ｂ（青）、紫外線フィルタ６７２ＵＶをそれぞれ異なる画素に割り当てることができる。当該構成では、可視光画像および紫外光画像を同時に取得することができる。
また、光学変換層６７２にシンチレータを用いれば、Ｘ線撮像装置などに用いる放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換デバイス１０１で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどを樹脂やセラミクスに分散させたものを用いることができる。
赤外光または紫外光による撮像を行うことで、検査機能、セキュリティ機能、センサ機能などを撮像装置に付与することができる。例えば、赤外光による撮像を行うことで、生産物の非破壊検査、農産物の選別（糖度計機能など）、静脈認証、医療検査などを行うことができる。また、紫外光による撮像を行うことで、光源や火炎から放出される紫外光を検出することができ、光源、熱源、生産装置等の管理などを行うことができる。
光学変換層６７２上にはマイクロレンズアレイ６７３が設けられる。マイクロレンズアレイ６７３が有する個々のレンズを通る光が直下の光学変換層６７２を通り、光電変換デバイス１０１に照射されるようになる。マイクロレンズアレイ６７３を設けることにより、集光した光を光電変換デバイス１０１に入射することができるため、効率よく光電変換を行うことができる。マイクロレンズアレイ６７３は、目的の波長の光に対して透光性の高い樹脂またはガラスなどで形成することが好ましい。
＜貼り合わせ＞
次に、層５６３ｂと層５６３ａの貼り合わせについて説明する。
層５６３ｂには、絶縁層６１８および導電層６１９が設けられる。導電層６１９は、絶縁層６１８に埋設された領域を有する。また、絶縁層６１８および導電層６１９の表面は、それぞれ高さが一致するように平坦化されている。
層５６３ａには、絶縁層６３１および導電層６３９が設けられる。導電層６３９は、絶縁層６３１に埋設された領域を有する。また、絶縁層６３１および導電層６３９の表面は、それぞれ高さが一致するように平坦化されている。
ここで、導電層６１９および導電層６３９は、主成分が同一の金属元素であることが好ましい。また、絶縁層６１８および絶縁層６３１は、同一の成分で構成されていることが好ましい。
例えば、導電層６１９、６３９には、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、ＰｔまたはＡｕなどを用いることができる。接合のしやすさから、好ましくはＣｕ、Ａｌ、Ｗ、またはＡｕを用いる。また、絶縁層６１８、６３１には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。
つまり、導電層６１９および導電層６３９のそれぞれに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層６１８および絶縁層６３１のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層５６３ｂと層５６３ａの境を接合位置とする、貼り合わせを行うことができる。
なお、導電層６１９および導電層６３９は複数の層の多層構造であってもよく、その場合は、表層（接合面）が同一の金属材料であればよい。また、絶縁層６１８および絶縁層６３１も複数の層の多層構造であってもよく、その場合は、表層（接合面）が同一の絶縁材料であればよい。
当該貼り合わせによって、導電層６１９および導電層６３９の電気的な接続を得ることができる。また、絶縁層６１８および絶縁層６３１の機械的な強度を有する接続を得ることができる。
金属層同士の接合には、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
層５６３ｂと層５６３ａを貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面をＡｕなどの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
上記の貼り合わせにより、層５６３ｂが有する回路２０１と、層５６３ａが有する画素１００の要素を電気的に接続することができる。
＜積層構造１の変形例＞
図１９は、図１７に示す積層構造の変形例であり、層５６１が有する光電変換デバイス１０１の構成、および層５６３ａの一部構成が異なり、層５６１と層５６３ａとの間にも貼り合わせ面を有する構成である。
層５６１は、光電変換デバイス１０１、絶縁層６６１、６６２、６６４、６６５および導電層１３５、１３６を有する。
光電変換デバイス１０１はｐｎ接合型のフォトダイオードであり、ｐ型領域に相当する層５６５ｂおよびｎ型領域に相当する層５６５ａを有する。なお、ここでは、ｐｎ接合型のフォトダイオードがシリコン基板に形成された例を示す。光電変換デバイス１０１は埋め込み型フォトダイオードであり、層５６５ａの表面側（電流の取り出し側）に設けられた薄いｐ型の領域（層５６５ｂの一部）によって暗電流を抑えノイズを低減させることができる。
絶縁層６６１、導電層１３５、１３６は、貼り合わせ層としての機能を有する。絶縁層６６２は、層間絶縁膜および平坦化膜としての機能を有する。絶縁層６６４は、素子分離層としての機能を有する。絶縁層６６５は、キャリアの流出を抑制する機能を有する。
シリコン基板には画素を分離する溝が設けられ、絶縁層６６５はシリコン基板上面および当該溝に設けられる。絶縁層６６５が設けられることにより、光電変換デバイス１０１内で発生したキャリアが隣接する画素に流出することを抑えることができる。また、絶縁層６６５は、迷光の侵入を抑制する機能も有する。したがって、絶縁層６６５により、混色を抑制することができる。なお、シリコン基板の上面と絶縁層６６５との間に反射防止膜が設けられていてもよい。
素子分離層は、ＬＯＣＯＳ（ＬＯＣａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法を用いて形成することができる。または、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法等を用いて形成してもよい。絶縁層６６５としては、例えば、酸化シリコン、窒化シリコンなどの無機絶縁膜、ポリイミド、アクリルなどの有機絶縁膜を用いることができる。なお、絶縁層６６５は多層構成であってもよい。
光電変換デバイス１０１の層５６５ａ（ｎ型領域、カソードに相当）は、導電層１３５と電気的に接続される。層５６５ｂ（ｐ型領域、アノードに相当）は、導電層１３６と電気的に接続される。導電層１３５、１３６は、絶縁層６６１に埋設された領域を有する。また、絶縁層６６１および導電層１３５、１３６の表面は、それぞれ高さが一致するように平坦化されている。
層５６３ａにおいて、絶縁層６３７上には、絶縁層６３８が形成される。また、トランジスタ１０２のソースまたはドレインの一方と電気的に接続される導電層１３３、および導電層６３６と電気的に接続される導電層１３４が形成される。
絶縁層６３８、導電層１３３、１３４は、貼り合わせ層としての機能を有する。導電層１３３、１３４は、絶縁層６３８に埋設された領域を有する。また、絶縁層６３８および導電層１３３、１３４の表面は、それぞれ高さが一致するように平坦化されている。
ここで、導電層１３３、１３４、１３５、１３６は、前述した導電層６１９、６３９と同じ貼り合わせ層である。また、絶縁層６３８、６６１は、前述した絶縁層６１８、６３１と同じ貼り合わせ層である。
したがって、導電層１３３と導電層１３５を貼り合わせることで、光電変換デバイスの層５６５ａ（ｎ型領域、カソードに相当）とトランジスタ１０２のソースまたはドレインの一方を電気的に接続することができる。また、導電層１３４と導電層１３６を貼り合わせることで、光電変換デバイスの層５６５ｂ（ｐ型領域、アノードに相当）と配線１１４（図３Ａ参照）を電気的に接続することができる。また、絶縁層６３８と絶縁層６６１を貼り合わせることで、層５６１と層５６３ａの電気的な接合および機械的な接合を行うことができる。
＜積層構造２＞
図２０は、層５６０、５６１、５６２、５６３を有し、貼り合わせ面を有さない積層体の断面図の一例である。層５６３には、Ｓｉトランジスタが設けられる。層５６２には、ＯＳトランジスタが設けられる。なお、層５６３、層５６１および層５６０の構成は、図１７に示す層５６３ｂ、層５６１および層５６０の構成と同一であるため、ここでは説明を省略する。
＜層５６２＞
層５６２は、層５６３上に形成される。層５６２は、ＯＳトランジスタを有する。ここでは、画素１００の要素の一部として、トランジスタ１０２およびトランジスタ１０５を示している。図２０に示す断面図では、両者の電気的な接続は図示されていない。
層５６２には、絶縁層６２１、６２２、６２３、６２４、６２５、６２６、６２８が設けられる。また、導電層６２７が設けられる。導電層６２７は、配線１１４（図３Ａ参照）と電気的に接続することができる。
絶縁層６２１は、ブロッキング層としての機能を有する。絶縁層６２２、６２３、６２５、６２６、６２８は、層間絶縁膜および平坦化膜としての機能を有する。絶縁層６２４は、保護膜としての機能を有する。
ブロッキング層としては、水素の拡散を防止する機能を有する膜を用いることが好ましい。Ｓｉデバイスにおいて、水素はダングリングボンドを終端するために必要とされるが、ＯＳトランジスタの近傍にある水素は、酸化物半導体層中にキャリアを生成する要因の一つとなり、信頼性を低下させる。したがって、Ｓｉデバイスが形成される層とＯＳトランジスタが形成される層との間には、水素のブロッキング膜が設けられることが好ましい。
当該ブロッキング膜としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
トランジスタ１０５のソースまたはドレインの他方は、プラグを介してキャパシタ２０２の一方の電極と電気的に接続される。また、導電層６２７は、配線１１４（図３Ａ参照）と電気的に接続される。
トランジスタ１０２のソースまたはドレインの一方は、層５６１が有する光電変換デバイス１０１のカソードと電気的に接続される。導電層６２７は、層５６１が有する光電変換デバイス１０１のアノードと電気的に接続される。
図２１ＡにＯＳトランジスタの詳細を示す。図２１Ａに示すＯＳトランジスタは、酸化物半導体層および導電層の積層上に絶縁層を設け、当該酸化物半導体層に達する開口部を設けることでソース電極７０５およびドレイン電極７０６を形成するセルフアライン型の構成である。
ＯＳトランジスタは、酸化物半導体層に形成されるチャネル形成領域、ソース領域７０３およびドレイン領域７０４のほか、ゲート電極７０１、ゲート絶縁膜７０２を有する構成とすることができる。当該開口部には少なくともゲート絶縁膜７０２およびゲート電極７０１が設けられる。当該開口部には、さらに酸化物半導体層７０７が設けられていてもよい。
ＯＳトランジスタは、図２１Ｂに示すように、ゲート電極７０１をマスクとして半導体層にソース領域７０３およびドレイン領域７０４を形成するセルフアライン型の構成としてもよい。
または、図２１Ｃに示すように、ソース電極７０５またはドレイン電極７０６とゲート電極７０１とが重なる領域を有するノンセルフアライン型のトップゲート型トランジスタであってもよい。
ＯＳトランジスタはバックゲート５３５を有する構造を示しているが、バックゲートを有さない構造であってもよい。バックゲート５３５は、図２１Ｄに示すトランジスタのチャネル幅方向の断面図のように、対向して設けられるトランジスタのフロントゲートと電気的に接続してもよい。なお、図２１Ｄは図２１ＡのトランジスタのＢ１−Ｂ２の断面を例として示しているが、その他の構造のトランジスタも同様である。また、バックゲート５３５にフロントゲートとは異なる固定電位を供給することができる構成であってもよい。
＜積層構造２の変形例＞
図２２は、図２０に示す積層構造の変形例であり、層５６１が有する光電変換デバイス１０１の構成、および層５６２の一部構成が異なり、層５６１と層５６２との間に貼り合わせ面を有する構成である。
層５６１が有する光電変換デバイス１０１は、ｐｎ接合型のフォトダイオードであり、図１９に示す構成と同様である。
層５６２において、絶縁層６２８上には、絶縁層６４８が形成される。また、トランジスタ１０２のソースまたはドレインの一方と電気的に接続される導電層１３８、および導電層６２７と電気的に接続される導電層１３９が形成される。
絶縁層６４８、導電層１３８、１３９は、貼り合わせ層としての機能を有する。導電層１３８、１３９は、絶縁層６４８に埋設された領域を有する。また、絶縁層６４８および導電層１３８、１３９の表面は、それぞれ高さが一致するように平坦化されている。
ここで、導電層１３８、１３９は、前述した導電層６１９、６３９と同じ貼り合わせ層である。また、絶縁層６４８は、前述した絶縁層６１８、６３１と同じ貼り合わせ層である。
したがって、導電層１３８と導電層１３５を貼り合わせることで、光電変換デバイスの層５６５ａ（ｎ型領域、カソードに相当）とトランジスタ１０２のソースまたはドレインの一方を電気的に接続することができる。また、導電層１３９と導電層１３６を貼り合わせることで、光電変換デバイスの層５６５ｂ（ｐ型領域、アノードに相当）と配線１１４（図３Ａ参照）を電気的に接続することができる。また、絶縁層６４８と絶縁層６６１を貼り合わせることで、層５６１と層５６２の電気的な接合および機械的な接合を行うことができる。
Ｓｉデバイスを複数積層する場合、研磨工程や貼り合わせ工程が複数回必要になる。そのため、工程数が多い、専用の装置が必要、低歩留まりなどの課題があり、製造コストも高い。ＯＳトランジスタは、デバイスが形成された半導体基板上に積層して形成することができるため、貼り合わせ工程を削減することができる。
＜パッケージ、モジュール＞
図２４Ａ１は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ４５０（図２４Ａ３参照）を固定するパッケージ基板４１０、カバーガラス４２０および両者を接着する接着剤４３０等を有する。
図２４Ａ２は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ４４０としたＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）やＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）などを有していてもよい。
図２４Ａ３は、カバーガラス４２０および接着剤４３０の一部を省いて図示したパッケージの斜視図である。パッケージ基板４１０上には電極パッド４６０が形成され、電極パッド４６０およびバンプ４４０はスルーホールを介して電気的に接続されている。電極パッド４６０は、イメージセンサチップ４５０とワイヤ４７０によって電気的に接続されている。
また、図２４Ｂ１は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ４５１（図２４Ｂ３参照）を固定するパッケージ基板４１１、レンズカバー４２１、およびレンズ４３５等を有する。また、パッケージ基板４１１およびイメージセンサチップ４５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ４９０（図２４Ｂ３参照）も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）としての構成を有している。
図２４Ｂ２は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板４１１の下面および側面には、実装用のランド４４１が設けられたＱＦＮ（Ｑｕａｄ　ｆｌａｔ　ｎｏ−ｌｅａｄ　ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ　ｆｌａｔ　ｐａｃｋａｇｅ）や前述したＢＧＡが設けられていてもよい。
図２４Ｂ３は、レンズカバー４２１およびレンズ４３５の一部を省いて図示したモジュールの斜視図である。ランド４４１は電極パッド４６１と電気的に接続され、電極パッド４６１はイメージセンサチップ４５１またはＩＣチップ４９０とワイヤ４７１によって電気的に接続されている。
イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２５Ａ乃至図２５Ｆに示す。
図２５Ａは携帯電話機の一例であり、筐体９８１、表示部９８２、操作ボタン９８３、外部接続ポート９８４、スピーカ９８５、マイク９８６、カメラ９８７等を有する。当該携帯電話機は、表示部９８２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９８２に触れることで行うことができる。当該携帯電話機に本発明の一態様の撮像装置およびその動作方法を適用することができる。
図２５Ｂは携帯データ端末であり、筐体９１１、表示部９１２、スピーカ９１３、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。また、カメラ９１９で取得した画像から文字等を認識し、スピーカ９１３で当該文字を音声出力することができる。当該携帯データ端末に本発明の一態様の撮像装置およびその動作方法を適用することができる。
図２５Ｃは監視カメラであり、支持台９５１、カメラユニット９５２、保護カバー９５３等を有する。カメラユニット９５２には回転機構などが設けられ、天井に設置することで全周囲の撮像が可能となる。当該カメラユニットにおける画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。
図２５Ｄはビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６、スピーカ９７７、マイク９７８等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラに本発明の一態様の撮像装置およびその動作方法を適用することができる。
図２５Ｅはデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラに本発明の一態様の撮像装置およびその動作方法を適用することができる。
図２５Ｆは腕時計型の情報端末であり、表示部９３２、筐体兼リストバンド９３３、カメラ９３９等を有する。表示部９３２は、情報端末の操作を行うためのタッチパネルを備える。表示部９３２および筐体兼リストバンド９３３は可撓性を有し、身体への装着性が優れている。当該情報端末に本発明の一態様の撮像装置およびその動作方法を適用することができる。
図２６は、移動体の一例として自動車の外観図を図示している。自動車８９０は、複数のカメラ８９１等を有する。カメラ８９１に本発明の一態様の撮像装置およびその動作方法を適用することができる。また、自動車８９０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサ（図示せず）などを備える。
自動車８９０は、複数の撮像方向８９２に対してカメラ８９１が取得した画像の解析を行い、ガードレールや歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。また、カメラ８９１は、道路案内、危険予測などを行うシステムに用いることができる。
本発明の一態様の撮像装置では、得られた画像データをニューラルネットワークなどの演算処理を行うことで、例えば、画像の高解像度化、画像ノイズの低減、顔認識（防犯目的など）、物体認識（自動運転の目的など）、画像圧縮、画像補正（広ダイナミックレンジ化）、レンズレスイメージセンサの画像復元、位置決め、文字認識、反射映り込み低減などの処理を行うことができる。
なお、上述では、移動体の一例として自動車について説明しているが、自動車は、内燃機関を有する自動車、電気自動車、水素自動車など、いずれであってもよい。また、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態４）
実施の形態１に係る回路または実施の形態２に係る撮像装置を用いて、半自動運転を行う車両に適した撮像装置を提供する。
国内においては、自動車等の車両の走行システムについて、自動化レベルがレベル１からレベル４まで４段階に分けて定義されている。レベル１は加速、操舵、制動のいずれかを自動化することを言い、安全運転支援システムと呼ばれている。レベル２は加速、操舵、制動のうち、複数の操作を同時に自動化し、準自動走行システム（半自動運転とも呼ぶ）と呼ばれている。レベル３は、加速、操舵、及び制動をすべて自動化し、緊急時のみ運転者が対応する場合であり、これも準自動走行システム（半自動運転とも呼ぶ）と呼ぶ。レベル４は加速、操舵、及び制動をすべて自動化し、運転者がほとんど関与しない完全自動運転と呼ばれる。
本実施の形態においては、レベル２またはレベル３において、半自動運転を主に前提として、新規の構成または新規のシステムを提案する。
各種カメラやセンサから得られる状況に応じて、運転者に危険を警告する表示を行うためには、それぞれのカメラの数やセンサの数に見合う表示領域の面積が必要となる。
図２７Ａは、車両の車内から前方の運転者の視野を映した模式図である。運転者の視野の上部はフロントガラス１０であり、視野の下部は表示画面を有する表示装置１１を設置している。なお、フロントガラス１０はピラー１２に挟まれている。また、図２７Ｂは車両２０の外観図を示している。
運転者は、表示装置１１を主に見ながら加速、操舵、制動を行い、補助的にフロントガラスから車外を確認する。表示装置１１は、液晶表示装置、ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置、マイクロＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）表示装置のいずれか一を用いればよい。ここで、ＬＥＤチップの一辺の寸法が１ｍｍを超えるものをマクロＬＥＤ、１００μｍより大きく１ｍｍ以下のものをミニＬＥＤ、１００μｍ以下のものをマイクロＬＥＤと呼ぶ。画素に適用するＬＥＤ素子として、特にマイクロＬＥＤを用いることが好ましい。マイクロＬＥＤを用いることで、極めて高精細な表示装置を実現できる。表示装置１１は、精細度が高いほど好ましい。表示装置１１の画素密度は、１００ｐｐｉ以上５０００ｐｐｉ以下、好ましくは２００ｐｐｉ以上２０００ｐｐｉ以下の画素密度とすることができる。
例えば、表示装置の表示画面の中央部１１ａは、車外の前方に設置した撮像装置から取得した画像を表示する。また、表示画面の一部１１ｂ、１１ｃには速度、走行可能予測距離、異常警告表示などのメータ表示を行う。また、表示画面の左下部１１Ｌには、車外の左側方の映像を表示し、表示画面の右下部１１Ｒには、車外の右側方の映像を表示する。
表示画面の左下部１１Ｌ、表示画面の右下部１１Ｒは、サイドミラー（ドアミラーとも呼ぶ）を電子化し、車外に大きく突出しているサイドミラー突出部をなくすこともできる。
表示装置１１の表示画面をタッチ入力操作可能とすることで映像の一部を拡大、縮小または表示位置の変更、表示領域の面積拡大などを行う構成としてもよい。
また、図２８に表示装置１１を含む表示システムのブロック図の一例を示す。
表示装置１１の表示画面の画像は、複数の撮像装置やセンサからのデータを合成することになるため、ＧＰＵなどの画像信号処理装置１３を用いて作成される。
画像信号処理装置１３は、複数の撮像装置やセンサからの信号を並列処理することができる。
図２８において、画像信号処理装置１３は、前方用イメージセンサ１４ａ、後方用イメージセンサ１４ｂ、左側方用イメージセンサ１４Ｌ、右側方用イメージセンサ１４Ｒと電気的に接続されている。なお、図２７Ｂでは、前方用イメージセンサ１４ａ、左側方用イメージセンサ１４Ｌの設置個所の一例も示している。図２７Ｂでは、前方用イメージセンサ１４ａを運転手の視線に近い位置に設置する例を示したが、特に限定されず、フロントグリルや、フロントバンパーに設置してもよい。また、本実施の形態では右ハンドルの車両を例に示しているが特に限定されず、左ハンドルであれば、運転者の位置に合わせて設置すればよい。
これらのイメージセンサのうち、少なくとも一つを実施の形態２に示したイメージセンサチップを用いることが好ましい。
また、計器（メータ）用センサ１５とも画像信号処理装置１３は、電気的に接続されている例を示したが、本構成に特に限定されない。さらに複数のセンサ、例えば温度センサ、加速度センサ、バッテリー残量計などと電気的に接続する構成としてもよい。
また、図２８では表示システムの一例を示したが、さらに運転手に多くの情報を提供し、半自動運転を可能とするため、図２９にＡＩ（Ａｒｔｉｆｉｃｉａｌ　Ｉｎｔｅｌｌｉｇｅｎｃｅ）を利用した新しいシステムのブロック図を示す。なお、図２９において図２８と同一の箇所には同じ符号を用いている。
図２９では、ニューラルネットワーク部１６が前方用イメージセンサ１４ａ、後方用イメージセンサ１４ｂ、左側方用イメージセンサ１４Ｌ、右側方用イメージセンサ１４Ｒと電気的に接続されている。また、計器（メータ）用センサ１５もニューラルネットワーク部１６と電気的に接続されている。
ニューラルネットワーク部１６は、画像信号処理装置１３を介して表示装置１１と電気的に接続されている。
図２９に示すシステムを用いることで、画像中の物体と背景とを別々に抽出し、物体の動きを検出する動態認識の実用化などが行える。
例えば、カラーフィルタのないイメージセンサを用いてダイナミックレンジの広い白黒画像を取得し、ニューラルネットワーク部１６を用いてカラー化することで明瞭な画像を合成し、表示装置１１に表示することができる。例えば、トンネル内においても暗い人影を認識する画像を合成することもできる。
また、ニューラルネットワーク部１６を用いてセグメンテーションを行うこともできる。なお、セグメンテーションとは、入力画像の各画素が何の物体の画素であるかを識別する処理のことを指す。セマンティックセグメンテーションとも呼ばれる。画像解析に使用するための複数の画像セグメントを生成するソフトウェアをニューラルネットワーク部１６で実行する。具体的には、画像処理及び畳み込みニューラルネットワーク（ＣＮＮ：Ｃｏｎｖｏｌｕｔｉｏｎａｌ　Ｎｅｕｒａｌ　Ｎｅｔｗｏｒｋ）の一種であるＵ−ｎｅｔを用いて、学習させた内容を基にセグメンテーションを行う。
図３０Ａには、ＣＭＯＳセンサを用いて撮像した画像を示しており、その画像をニューラルネットワーク部１６を用いて、セグメンテーションを行った一例を図３０Ｂに示す。なお、セグメンテーションのラベルは、ｖｅｈｉｃｌｅ、ｓｋｙ、ｐｌａｎｔ、ｇｒｏｕｎｄなどで区別している。図３０Ｂは実際には、距離に応じてピンク色、水色、緑色、灰色で色わけされている。図３０Ｂでは、少なくとも車を識別できている。
また、図３０Ｃには、ＣＭＯＳセンサを用いて撮像した画像を示しており、その画像をニューラルネットワーク部１６を用いて、深度推定を行った一例を図３０Ｄに示す。公知の深度推定ソフトを用いて図３０Ｄの結果を得ている。図３０Ｄは実際には、距離に応じて青色、水色、黄色、赤色で色わけされている。
また、図３１Ａには、ＣＭＯＳセンサを用いて撮像した画像を示しており、その画像をニューラルネットワーク部１６を用いて、輪郭抽出した一例を図３１Ｂに示す。
これらのＡＩを利用する手法のうち、一つまたは複数を適宜用いることで、運転者は、主として表示装置の表示画像、即ちイメージセンサおよびＡＩを利用した画像を見て車両を操作し、フロントガラス前面を見ることは補助とすることができる。運転者の目のみによる運転よりもＡＩを利用した画像を見て車両を操作することが安全運転となりうる。また、運転者は安心感を得ながら、車両を操作することができる。
なお、表示装置を大型車両、中型車両、小型車両をはじめ、さまざまな種類の車両の運転席周り（コクピット部とも呼ぶ）に応用することができる。また、航空機、船舶などの乗り物の運転席周りにも応用することができる。
また、撮像装置として、実施の形態１の回路及び実施の形態２の撮像装置を用いれば、ＡＩの演算の一部を行うことができる。また、実施の形態１の回路及び実施の形態２の撮像装置を用いれば、白黒画像のカラー化、輝度の平準化、選択的に感知、奥行きの程度を定量化、自然な画像への変換、焦点を広い範囲で合わせこむ処理、部分表示の抽出、複数画像の中間像を合成、などが可能となる。
また、図２９では、画像信号処理装置１３とニューラルネットワーク部１６を別々に図示したが、特に限定されず、一体化させてもよい。
また、画像信号処理装置１３の一部や、ニューラルネットワーク部１６の一部に酸化物半導体を用いたトランジスタ（ＯＳトランジスタ）を用いてもよい。ＯＳトランジスタを用いることで、さらなる低電力化を図ることができる。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
１０：フロントガラス、１１：表示装置、１１ａ：中央部、１１ｂ：一部、１１ｃ：一部、１１Ｌ：左下部、１１Ｒ：右下部、１２：ピラー、１３：画像信号処理装置、１４ａ：前方用イメージセンサ、１４ｂ：後方用イメージセンサ、１４Ｌ：左側方用イメージセンサ、１４Ｒ：右側方用イメージセンサ、１５：計器（メータ）用センサ、１６：ニューラルネットワーク部、２０：車両、１００：画素、１０１：光電変換デバイス、１０２：トランジスタ、１０３：トランジスタ、１０４：トランジスタ、１０５：トランジスタ、１０６：トランジスタ、１０７：キャパシタ、１１１：配線、１１２：配線、１１３：配線、１１３ａ：配線、１１３ｂ：配線、１１３ｃ：配線、１１３ｄ：配線、１１３ｅ：配線、１１３ｆ：配線、１１３ｇ：配線、１１３ｈ：配線、１１３ｉ：配線、１１３ｊ：配線、１１４：配線、１１５：配線、１１７：配線、１２１：配線、１２２：配線、１２３：配線、１２４：配線、１３３：導電層、１３４：導電層、１３５：導電層、１３６：導電層、１３８：導電層、１３９：導電層、１５０：トランジスタ、１５０ａ：トランジスタ、１５０ｂ：トランジスタ、１５０ｃ：トランジスタ、１５０ｄ：トランジスタ、１５０ｅ：トランジスタ、１５０ｆ：トランジスタ、１５０ｇ：トランジスタ、１５０ｈ：トランジスタ、１５０ｉ：トランジスタ、１５０ｊ：トランジスタ、１６１：トランジスタ、１６２：トランジスタ、１６３：キャパシタ、１７０：回路、２００：画素ブロック、２０１：回路、２０２：キャパシタ、２０３：トランジスタ、２０４：トランジスタ、２０５：トランジスタ、２０６：トランジスタ、２０７：抵抗、２１１：配線、２１２：配線、２１３：配線、２１５：配線、２１６：配線、２１７：配線、２１８：配線、２１９：配線、３００：画素アレイ、３０１：回路、３０２：回路、３０３：回路、３０４：回路、３０５：回路、３０６：回路、３１１：配線、３２０：メモリセル、３２５：参照メモリセル、３３０：回路、３５０：回路、３６０：回路、３７０：回路、４１０：パッケージ基板、４１１：パッケージ基板、４２０：カバーガラス、４２１：レンズカバー、４３０：接着剤、４３５：レンズ、４４０：バンプ、４４１：ランド、４５０：イメージセンサチップ、４５１：イメージセンサチップ、４６０：電極パッド、４６１：電極パッド、４７０：ワイヤ、４７１：ワイヤ、４９０：ＩＣチップ、５３５：バックゲート、５４５：半導体層、５４６：絶縁層、５６０：層、５６１：層、５６２：層、５６２ａ：層、５６２ｂ：層、５６３：層、５６３ａ：層、５６３ｂ：層、５６３ｃ：層、５６５ａ：層、５６５ｂ：層、５６６ａ：層、５６６ｂ：層、５６６ｃ：層、５６６ｄ：層、５６７ａ：層、５６７ｂ：層、５６７ｃ：層、５６７ｄ：層、５６７ｅ：層、６１１：シリコン基板、６１２：絶縁層、６１３：絶縁層、６１４：絶縁層、６１５：絶縁層、６１６：絶縁層、６１７：絶縁層、６１８：絶縁層、６１９：導電層、６２１：絶縁層、６２２：絶縁層、６２３：絶縁層、６２４：絶縁層、６２５：絶縁層、６２６：絶縁層、６２７：導電層、６２８：絶縁層、６３１：絶縁層、６３２：シリコン基板、６３３：絶縁層、６３４：絶縁層、６３５：絶縁層、６３６：導電層、６３７：絶縁層、６３８：絶縁層、６３９：導電層、６４８：絶縁層、６５１：絶縁層、６５２：絶縁層、６５３：絶縁層、６５４：絶縁層、６５５：導電層、６６１：絶縁層、６６２：絶縁層、６６４：絶縁層、６６５：絶縁層、６７１：遮光層、６７２：光学変換層、６７２Ｂ：カラーフィルタ、６７２Ｇ：カラーフィルタ、６７２ＩＲ：赤外線フィルタ、６７２Ｒ：カラーフィルタ、６７２ＵＶ：紫外線フィルタ、６７３：マイクロレンズアレイ、７０１：ゲート電極、７０２：ゲート絶縁膜、７０３：ソース領域、７０４：ドレイン領域、７０５：ソース電極、７０６：ドレイン電極、７０７：酸化物半導体層、８９０：自動車、８９１：カメラ、８９２：撮像方向、９１１：筐体、９１２：表示部、９１３：スピーカ、９１９：カメラ、９３２：表示部、９３３：筐体兼リストバンド、９３９：カメラ、９５１：支持台、９５２：カメラユニット、９５３：保護カバー、９６１：筐体、９６２：シャッターボタン、９６３：マイク、９６５：レンズ、９６７：発光部、９７１：第１筐体、９７２：第２筐体、９７３：表示部、９７４：操作キー、９７５：レンズ、９７６：接続部、９７７：スピーカ、９７８：マイク、９８１：筐体、９８２：表示部、９８３：操作ボタン、９８４：外部接続ポート、９８５：スピーカ、９８６：マイク、９８７：カメラ

Claims (9)

  1. 　第１の画素と、第２の画素と、第１のトランジスタと、を有し、
    　前記第１の画素および前記第２の画素のそれぞれは、第２のトランジスタと、キャパシタと、を有し、
    　前記第２のトランジスタのソースまたはドレインの一方は、前記キャパシタの一方の電極と電気的に接続され、
    　前記第１の画素が有する前記キャパシタの一方の電極は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第２の画素が有する前記キャパシタの一方の電極は、前記第１のトランジスタのソースまたはドレインの他方と電気的に接続される撮像装置。
  2. 　請求項１において、
    　前記第１の画素および前記第２の画素のそれぞれは、さらに第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、光電変換デバイスと、を有し、
    　前記キャパシタの他方の電極は、前記第３のトランジスタのゲート、前記第４のトランジスタのソースまたはドレインの一方、および前記第５のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第３のトランジスタのソースまたはドレインの一方は、前記第６のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第５のトランジスタのソースまたはドレインの他方は、前記光電変換デバイスの一方の電極と電気的に接続される撮像装置。
  3. 　請求項２において、
    　前記光電変換デバイスは、赤外光に光感度を有する撮像装置。
  4. 　請求項２または３のいずれか一項において、
    　前記光電変換デバイスは、光電変換層に化合物半導体を有する撮像装置。
  5. 　請求項１乃至４のいずれか一項において、
    　さらに第１の回路を有し、
    　前記第１の回路は、第１の電位または第２の電位を出力する機能を有し、
    　前記第１の回路は、前記第１の画素および前記第２の画素が有する前記第２のトランジスタのソースまたはドレインの他方のそれぞれと電気的に接続される撮像装置。
  6. 　請求項２乃至５のいずれか一項において、
    　さらに第２の回路を有し、
    　前記第２の回路は、相関二重サンプリング回路の機能を有し、
    　前記第２の回路は、前記第１の画素および前記第２の画素が有する前記第６のトランジスタのソースまたはドレインの他方のそれぞれと電気的に接続される撮像装置。
  7. 　請求項２乃至６のいずれか一項において、
    　前記第１のトランジスタ乃至前記第６のトランジスタの一つ以上は、チャネル形成領域に金属酸化物を有し、前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆの一つまたは複数）と、を有する撮像装置。
  8. 　画素ブロックと、第１の回路と、第２の回路と、を有する撮像装置であって、
    　前記画素ブロックは、ｎ（ｎは２以上の自然数）個の画素を有し、
    　前記第１の回路は、第１の電位、第２の電位および第３の電位から選ばれた２つ以上の電位のいずれかを前記ｎ個の画素のそれぞれに供給する機能を有し、
    　前記ｎ個の画素のそれぞれは、第１の画像データを取得する機能を有し、
    　前記ｎ個の画素のそれぞれは、前記第１の電位、前記第２の電位、前記第３の電位のいずれかを前記第１の画像データに加算して第２の画像データを生成する機能を有し、
    　前記画素ブロックは、前記ｎ個の画素から選ばれたｍ（ｍは１乃至ｎの自然数）個の画素を対象とし、前記第１の回路から前記ｍ個の画素のそれぞれに供給された前記第１の電位、前記第２の電位、または前記第３の電位のすべてを加算し、前記ｎで除算した第４の電位を生成する機能を有し、
    　前記ｎ個の画素のそれぞれは、前記第１の画像データに、前記第４の電位を加算して第３の画像データを生成する機能を有し、
    　前記第２の回路は、前記ｎ個の画素が出力する前記第２の画像データの和と前記ｎ個の画素が出力する前記第３の画像データの和との差分に相当する第５の画像データを生成する機能を有する撮像装置。
  9. 　請求項１乃至８のいずれか一項に記載の撮像装置と、表示装置と、を有する電子機器。
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