WO2018215882A1 - 撮像装置および電子機器 - Google Patents

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WO2018215882A1
WO2018215882A1 PCT/IB2018/053400 IB2018053400W WO2018215882A1 WO 2018215882 A1 WO2018215882 A1 WO 2018215882A1 IB 2018053400 W IB2018053400 W IB 2018053400W WO 2018215882 A1 WO2018215882 A1 WO 2018215882A1
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electrically connected
pixel
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池田隆之
黒川義元
原田伸太郎
小林英智
山本朗央
木村清貴
中川貴史
根来雄介
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株式会社半導体エネルギー研究所
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    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself

Definitions

  • One embodiment of the present invention relates to an imaging device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of one embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter). Therefore, the technical field of one embodiment of the present invention disclosed in this specification more specifically includes a semiconductor device, a display device, a liquid crystal display device, a light-emitting device, a lighting device, a power storage device, a memory device, an imaging device, A driving method or a manufacturing method thereof can be given as an example.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • a transistor and a semiconductor circuit are one embodiment of a semiconductor device.
  • a memory device, a display device, an imaging device, and an electronic device may include a semiconductor device.
  • Patent Document 1 discloses an imaging device having a structure in which a transistor including an oxide semiconductor and having extremely low off-state current is used for a pixel circuit.
  • Patent Document 2 A technique for adding a calculation function to an imaging apparatus is disclosed in Patent Document 2.
  • an imaging apparatus including a solid-state imaging element such as a CMOS image sensor, high-quality images can be easily captured due to technological development. In the next generation, it is required to mount more intelligent functions in the imaging apparatus.
  • image data compression, image recognition, and the like are performed after image data (analog data) is converted into digital data and extracted outside. If this processing can be performed in the imaging apparatus, the cooperation with external devices becomes faster and the convenience for the user is improved. In addition, loads such as peripheral devices and power consumption can be reduced. If complicated data processing can be performed in the state of analog data, the time required for data conversion can be shortened.
  • an object of one embodiment of the present invention is to provide an imaging device capable of performing image processing. Another object is to provide an imaging device capable of recognizing acquired image data. Another object is to provide an imaging device capable of compressing acquired image data.
  • Another object is to provide an imaging device with low power consumption. Another object is to provide an imaging device capable of imaging with high sensitivity. Another object is to provide a highly reliable imaging device. Another object is to provide a novel imaging device or the like. Another object is to provide a method for driving the imaging device. Another object is to provide a novel semiconductor device or the like.
  • One embodiment of the present invention relates to an imaging device capable of performing arithmetic processing on data while holding the data in a pixel.
  • One embodiment of the present invention is an imaging device including a pixel block, a first circuit, and a second circuit, and the image block includes a plurality of pixels and a third circuit.
  • the pixel and the third circuit are electrically connected to each other through the first wiring, the pixel has a function of acquiring the first signal by photoelectric conversion, and the pixel converts the first signal to an arbitrary magnification.
  • the third circuit is a sum of the second signals output to the first wiring.
  • the first circuit binarizes the third signal to generate a fourth signal. Then, the imaging device outputs the fourth signal to the second circuit.
  • the second circuit can have a function of performing parallel-serial conversion on the fourth signal.
  • the second circuit may include a neural network that uses the fourth signal as input data.
  • the plurality of pixels are preferably arranged in a matrix, and any one column is preferably shielded from light.
  • the pixel includes a photoelectric conversion element, a first transistor, a second transistor, a third transistor, a fourth transistor, and a first capacitor element, and one electrode of the photoelectric conversion element Is electrically connected to one of the source or drain of the first transistor, the other of the source or drain of the first transistor is electrically connected to one of the source or drain of the second transistor, and the second One of a source and a drain of the transistor is electrically connected to a gate of the third transistor, a gate of the third transistor is electrically connected to one electrode of the first capacitor, and the third transistor One of the source and the drain is electrically connected to the first wiring, and the other electrode of the first capacitor is the source or the drain of the fourth transistor It is one electrically connected, the first and second transistors, can be configured to the channel forming region with a metal oxide.
  • the pixel further includes a fifth transistor and a sixth transistor.
  • the gate of the fifth transistor is electrically connected to the gate of the third transistor, and one of the source and the drain of the fifth transistor May be electrically connected to one of a source and a drain of the sixth transistor.
  • the third and fourth transistors preferably include silicon in a channel formation region.
  • the third circuit includes a current source circuit, a seventh transistor, an eighth transistor, a ninth transistor, a second capacitor element, and a resistance element.
  • the current source circuit includes: The first wiring is electrically connected to one electrode of the second capacitor element, and the one electrode of the second capacitor element is connected to one electrode of the resistor element.
  • the other electrode of the second capacitor is electrically connected to one of the source and the drain of the seventh transistor, and one of the source and the drain of the seventh transistor is the eighth transistor And one of the source and the drain of the eighth transistor can be electrically connected to one of the source and the drain of the ninth transistor.
  • the seventh to ninth transistors preferably include silicon in a channel formation region.
  • the metal oxide preferably includes In, Zn, and M (M is Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd, or Hf).
  • the photoelectric conversion element preferably has selenium or a compound containing selenium.
  • an imaging device capable of performing image processing can be provided.
  • an imaging device capable of recognizing acquired image data can be provided.
  • an imaging device with low power consumption can be provided.
  • an imaging device that can perform high-sensitivity imaging can be provided.
  • a highly reliable imaging device can be provided.
  • a novel imaging device or the like can be provided.
  • a method for driving the imaging device can be provided.
  • a novel semiconductor device or the like can be provided.
  • FIG. 11 is a block diagram illustrating an imaging device.
  • FIG. 5 is a diagram illustrating a pixel block 200.
  • FIG. 6 illustrates a pixel 100 and a reference pixel 150.
  • FIG. 7 illustrates a reference pixel 150.
  • FIG. 6 illustrates a current source circuit 210.
  • 6 is a timing chart illustrating the operation of the pixel block 200.
  • 2A and 2B illustrate a pixel 100 and a pixel block 200.
  • FIG. 4A and 4B illustrate a signal output from a pixel block 200 and a signal output from a circuit 302.
  • 3A and 3B illustrate a pixel included in a circuit 302.
  • 3A and 3B illustrate a circuit 301 and a pixel 100.
  • 3A and 3B illustrate a structure of a pixel of an imaging device.
  • 3A and 3B illustrate a structure of a pixel of an imaging device.
  • 3A and 3B illustrate a structure of a pixel of an imaging device.
  • 3A and 3B illustrate a structure of a pixel of an imaging device.
  • the perspective view of the package and module which accommodated the imaging device. 10A and 10B each illustrate an electronic device.
  • FIG. 6 illustrates a pixel circuit.
  • One embodiment of the present invention is an imaging device having an additional function such as image recognition.
  • the imaging apparatus can hold analog data (image data) acquired by an imaging operation in a pixel and extract binary data from data obtained by multiplying the analog data and an arbitrary weighting factor.
  • processing such as image recognition can be performed. Since enormous amounts of image data can be held in the pixel in the state of analog data, processing can be performed efficiently.
  • FIG. 1 is a block diagram illustrating an imaging device of one embodiment of the present invention.
  • the imaging device includes a pixel array 300, a circuit 301, a circuit 302, a circuit 303, a circuit 304, and a circuit 305.
  • the circuits 301 to 305 are not limited to a single circuit configuration and may include a plurality of circuits.
  • the pixel array 300 includes a plurality of pixel blocks 200. As shown in FIG. 2, the pixel block 200 includes a plurality of pixels arranged in a matrix and a circuit 201.
  • One of the plurality of pixels is set as a reference pixel 150, and the other columns are set as pixels 100.
  • the pixel 100 can acquire image data, and the reference pixel 150 can output a reset signal.
  • the number of pixels is 2 ⁇ 3 as an example, but the present invention is not limited to this. However, it is preferable to provide as many reference pixels as the number of rows.
  • the pixel block 200 operates as a product-sum operation circuit, and the circuit 201 has a function of extracting a product of image data and a weighting coefficient from signals output from the pixel 100 and the reference pixel 150.
  • the pixel 100 can include a photoelectric conversion element 101, a transistor 102, a transistor 103, a capacitor 104, a transistor 105, and a transistor 106.
  • the reference pixel 150 can also have a substantially similar configuration.
  • the description of the pixel 100 will be mainly given, and only the portion different from the pixel 100 will be described for the reference pixel 150.
  • One electrode of the photoelectric conversion element 101 is electrically connected to one of a source and a drain of the transistor 102.
  • the other of the source and the drain of the transistor 102 is electrically connected to one of the source and the drain of the transistor 103.
  • One of a source and a drain of the transistor 103 is electrically connected to one electrode of the capacitor 104.
  • One electrode of the capacitor 104 is electrically connected to the gate of the transistor 105.
  • the other electrode of the capacitor 104 is electrically connected to one of a source and a drain of the transistor 106.
  • the other electrode of the photoelectric conversion element 101 is electrically connected to the wiring 114.
  • a gate of the transistor 102 is electrically connected to the wiring 116.
  • the other of the source and the drain of the transistor 103 is electrically connected to the wiring 115.
  • a gate of the transistor 103 is electrically connected to the wiring 117.
  • One of a source and a drain of the transistor 105 is electrically connected to the wiring 113.
  • the other of the source and the drain of the transistor 105 is electrically connected to a GND wiring or the like.
  • the other of the source and the drain of the transistor 106 is electrically connected to the wiring 111a.
  • a gate of the transistor 106 is electrically connected to the wiring 112.
  • a node N is an electrical connection point between the other of the source and the drain of the transistor 102, one of the source and the drain of the transistor 103, one electrode of the capacitor 104, and the gate of the transistor 105.
  • the wirings 114 and 115 can function as power supply lines.
  • the wiring 114 can function as a high potential power supply line
  • the wiring 115 can function as a low potential power supply line.
  • the wirings 112, 116, and 117 can function as signal lines that control conduction of the transistors.
  • the wirings 111a and 111b can function as signal lines for supplying the pixel 100 with a potential corresponding to a weighting factor.
  • the wiring 113 can function as a wiring that electrically connects the pixel 100 and the circuit 201.
  • the wiring 153 can function as a wiring that electrically connects the reference pixel 150 and the circuit 201.
  • an amplifier circuit and a gain adjustment circuit may be electrically connected to the wiring 113.
  • a photodiode can be used as the photoelectric conversion element 101.
  • an avalanche photodiode it is preferable to use an avalanche photodiode.
  • a light shielding layer 151 is preferably provided over the reference pixel 150 as illustrated in FIG. 4A in order to generate a signal without the contribution of the photoelectric conversion element 101.
  • a structure in which the photoelectric conversion element 101 is not provided may be employed.
  • the structure shown in FIG. 3 may be employed in which the transistor 103 is always turned on (reset state).
  • the transistor 102 can have a function of controlling the potential of the node N.
  • the transistor 103 can have a function of initializing the potential of the node N.
  • the transistor 105 can have a function of controlling current flowing through the circuit 201 in accordance with the potential of the node N.
  • the transistor 106 can have a function of supplying a potential corresponding to a weighting factor to the node N.
  • a high voltage may be applied, and a transistor with a high withstand voltage is preferably used as a transistor connected to the photoelectric conversion element 101.
  • a transistor with a high withstand voltage is preferably used as a transistor connected to the photoelectric conversion element 101.
  • the high breakdown voltage transistor for example, a transistor using a metal oxide in a channel formation region (hereinafter referred to as an OS transistor) or the like can be used.
  • an OS transistor is preferably used as the transistor 102 and the transistor 103.
  • the OS transistor has a characteristic of extremely low off-state current.
  • OS transistors for the transistors 102 and 103, the period during which charge can be held at the node N can be extremely long. Therefore, it is possible to apply a global shutter system in which charge accumulation operation is simultaneously performed in all pixels without complicating a circuit configuration and an operation method. It is also possible to perform a plurality of calculations using the image data while holding the image data in the node N.
  • the transistor 105 is desired to have excellent amplification characteristics.
  • the transistor 106 since the transistor 106 is frequently turned on and off, it is preferable that the transistor 106 be a transistor that can operate at high speed and has high mobility. Therefore, it is preferable to use a transistor using silicon as a channel formation region (hereinafter referred to as an Si transistor) as the transistors 105 and 106.
  • an OS transistor and a Si transistor may be combined arbitrarily. All transistors may be OS transistors or Si transistors.
  • the potential of the node N in the pixel 100 is a potential obtained by adding a reset potential and a potential (image data) generated by photoelectric conversion by the photoelectric conversion element 101, and a potential corresponding to a weighting coefficient supplied from the wiring 111a. Determined by capacitive coupling. That is, the signal output from the transistor 105 includes a product of image data and an arbitrary weighting factor.
  • the potential of the node N in the reference pixel 150 is determined by capacitive coupling between the reset potential supplied from the wiring 115 and the potential corresponding to the weighting coefficient supplied from the wiring 111b.
  • the pixels 100 are electrically connected to each other through a wiring 113, and the reference pixels 150 are electrically connected to each other through a wiring 153. Therefore, the circuit 201 performs an operation using the sum of signals output from the transistors 105 of the respective pixels 100 and the sum of signals output from the transistors 105 of the respective reference pixels 150.
  • the circuit 201 includes a current source circuit 210, a capacitor 202, a transistor 203, a transistor 204, a transistor 205, a transistor 206, and a resistance element 207.
  • the current source circuit 210 is electrically connected to one electrode of the capacitor 202.
  • the other electrode of the capacitor 202 is electrically connected to one of a source and a drain of the transistor 203.
  • the other of the source and the drain of the transistor 203 is electrically connected to the gate of the transistor 204.
  • One of the source and the drain of the transistor 204 is electrically connected to one of the source and the drain of the transistor 205.
  • One of the source and the drain of the transistor 205 is electrically connected to one of the source and the drain of the transistor 206.
  • One electrode of the resistance element 207 is electrically connected to one electrode of the capacitor 202.
  • the current source circuit 210 is electrically connected to the wiring 113 and the wiring 153.
  • the other of the source and the drain of the transistor 203 is electrically connected to the wiring 218.
  • the other of the source and the drain of the transistor 204 is electrically connected to the wiring 219.
  • the other of the source and the drain of the transistor 205 is electrically connected to a reference power supply line such as a GND wiring.
  • the other of the source and the drain of the transistor 206 is electrically connected to the wiring 212.
  • the other electrode of the resistance element 207 is electrically connected to a reference power supply line such as a GND wiring.
  • the wiring 219 can function as a power supply line.
  • the wiring 219 can function as a high potential power supply line.
  • the wiring 218 can function as a wiring for supplying a dedicated potential for reading.
  • the wirings 213, 214, 215, and 216 can function as signal lines that control conduction of the transistors.
  • the transistor 203 can have a function of resetting the potential of the wiring 211 to the potential of the wiring 218.
  • the transistors 204 and 205 can function as a source follower circuit.
  • the transistor 206 can have a function of selecting the pixel block 200.
  • the current source circuit 210 can have a structure illustrated in FIG. FIG. 5A illustrates a structure using n-ch transistors in which the output side of the transistor 253 is electrically connected to the gate of the transistor 254, the drain of the transistor 254, and the gate of the transistor 224. Yes.
  • the transistor 254 and the transistor 224 function as a current mirror circuit.
  • An arbitrary signal potential is supplied to the signal lines FG and FGREF, and a constant current can be supplied to the wiring 113 and the wiring 153 by setting the wiring 214 to “H”.
  • one or both of an OS transistor and a Si transistor can be used for each transistor.
  • circuit 220 included in the current source circuit 210 may have a structure using p-ch transistors as illustrated in FIG.
  • the output side of the transistor 262 is electrically connected to the gate of the transistor 262 and the gate of the transistor 261.
  • Si transistors it is preferable to use Si transistors for the transistors 261 and 262.
  • the circuit 201 can remove the offset component other than the product of the image data (potential X) and the weighting coefficient (potential W) and extract the target WX.
  • the flow of WX extraction when the circuit shown in FIG. 5A is used as the current source circuit 210 is as follows.
  • the transistor 203 is turned on, and the potential Vr is written from the wiring 218 to the wiring 211.
  • the potential Vr is a reference potential used for the reading operation.
  • the sum of the currents (IREF) flowing through the reference pixels 150 is k ⁇ (0 ⁇ V th ) 2 .
  • k is a constant
  • V th is a threshold voltage of the transistor 105.
  • ICM 0 ICM when the weight is 0
  • ICREF 0 ICREF when the weight is 0
  • the sum of the current (Ip) flowing through the pixel 100 is k ⁇ (X ⁇ V th ) 2 .
  • the IR 0 IC-ICREF 0 + k ⁇ (0-V th) 2 -k ⁇ (X-V th) 2.
  • the weight coefficient W is written in the pixel 100 from the wirings 111a and 111b to the pixel 100 and the reference pixel 150.
  • the sum of the currents (IREF) flowing through the reference pixels 150 is k ⁇ (W ⁇ V th ) 2 .
  • the sum of the current (Ip) flowing through the pixel 100 is k ⁇ (W + X ⁇ V th ) 2 .
  • FIG. 6 is a timing chart for explaining the operation of the pixel block 200. For convenience, the timing of conversion of each signal is shown together, but in practice it is preferable to shift in consideration of the delay in the circuit.
  • the potential of the wiring 117 is set to “H”
  • the potential of the wiring 116 is set to “H”
  • the node N of the pixel 100 and the reference pixel 150 is set to a reset potential.
  • the potential of the wiring 111 is set to “L”
  • the wirings 112_1 to 112_4 are set to “H”
  • a weight coefficient 0 is written.
  • the potential of the wiring 116 is maintained at “H” until the period T2, and the potential X (image data) is written to the node N by photoelectric conversion of the photoelectric conversion element 101.
  • the wiring 214_1 (the first row wiring 214), the wiring 215_1 (the first row wiring 215), the wiring 214_2 (the second row wiring 214), the wiring 215_2 (the second row wiring 215), and the wiring 216 are connected. “H” is set, and the potential Vr is written to the wiring 211.
  • the potential of the wiring 111 is set to a potential corresponding to the weighting coefficient W111, and the potential of the wiring 112_1 is set to “H”, whereby the weighting coefficient W111 is written to the node N of the pixel 100 in the first row.
  • the potential of the wiring 111 is set to a potential corresponding to the weighting factor W112, and the potential of the wiring 112_2 is set to “H”, whereby the weighting factor W112 is written to the node N of the pixel 100 in the second row.
  • the wiring 213 ⁇ / b> _ ⁇ b> 1 (the first row wiring 213)
  • the wiring 214 ⁇ / b> _ ⁇ b> 1 are set to “H”.
  • a signal obtained by multiplying the pixel 100 of the pixel block 200 in the second row by an arbitrary weighting coefficient is output.
  • a signal obtained by multiplying the pixel 100 of the pixel block 200 in the first row by a weighting factor different from T4 and T5 is output.
  • the pixel 100 may be shared by adjacent pixel blocks 200.
  • a transistor 107 that can output the same as the transistor 105 is provided in the pixel 100.
  • a gate of the transistor 107 is electrically connected to the transistor 105, and one of a source and a drain is electrically connected to the wiring 118.
  • FIG. 7B illustrates a pixel 100 (pixels 100a, 100b, 100c, 100d, 100e, 100f, 100g, and 100h) and a circuit 201 (circuits 201a and 201b) in adjacent pixel blocks 200 (pixel blocks 200a and 200b). It is a figure which shows the form of connection. In FIG. 7B, the reference pixel 150 is omitted.
  • the pixels 100a, 100b, 100c, and 100d are electrically connected to the circuit 201a through the wiring 113.
  • the pixels 100e and 100g are electrically connected to the circuit 201a through the wiring 118.
  • the pixels 100e, 100f, 100g, and 100h are electrically connected to the circuit 201b through the wiring 113. Further, the pixels 100b and 100d are electrically connected to the circuit 201b through the wiring 118.
  • the pixel block 200a and the pixel block 200b share the pixels 100b, 100d, 100e, and 100g.
  • the network between the pixel blocks 200 can be made dense, and the accuracy of image analysis and the like can be improved.
  • the weighting coefficient can be output from the circuit 305 shown in FIG. 1 to the wiring 111, and it is preferable to rewrite the weighting coefficient at least once within the frame period.
  • a decoder can be used as the circuit 305.
  • the circuit 305 may include a D / A converter and an SRAM.
  • selection of a pixel to which a weighting factor is input is performed by outputting a signal from the circuit 304 to the wiring 112.
  • the circuit 304 may be a shift register in addition to the decoder.
  • a signal can be output from the circuit 303 to the wirings 213, 215, and 216 connected to the transistors of the circuit 201.
  • a decoder or a shift register can be used for the circuit 303.
  • FIG. 8A illustrates a signal output from the pixel block 200.
  • the pixel array 300 includes four pixel blocks 200 (a pixel block 200c, a pixel block 200d, a pixel block 200e, and a pixel block 200f). An example having four pixels 100 will be described.
  • the signal generation will be described by taking the pixel block 200c as an example, but the pixel blocks 200d, 200e, and 200f can also output signals with similar operations.
  • the image data of p11, p12, p21, and p22 is held in the node N in each pixel 100, respectively.
  • Weight coefficients (W111, W112, W121, and W122) are input to each pixel 100, and h111 that is the result of the product-sum operation is output to the wiring 212_1 (the wiring 212 in the first column).
  • h111 p11 ⁇ W111 + p12 ⁇ W112 + p21 ⁇ W121 + p22 ⁇ W122.
  • the weighting factors are not necessarily different, and the same value may be input to the plurality of pixels 100.
  • h121 that is the result of the product-sum operation is output from the pixel block 200d to the wiring 212_2 (the wiring 212 in the second column), and the output of the first row of the pixel block 200 is completed.
  • h112 that is the result of the product-sum operation is output from the pixel block 200e to the wiring 212_1 through the same process as described above.
  • h122 which is the result of the product-sum operation, is output from the pixel block 200f to the wiring 212_2, and the output of the second row of the pixel block 200 is completed.
  • h211 and h221 can be output by changing the weighting coefficient in the first row of the pixel block 200 and performing the same process as described above.
  • h212 and h222 can be output by changing the weighting coefficient in the second row of the pixel block 200 and performing the same process as described above. The above operation is repeated as necessary.
  • the circuit 301 is a circuit that performs an activation function calculation.
  • a comparator circuit can be used.
  • the comparator circuit outputs the result of comparing the input data with the set threshold value as binary data. That is, the pixel block 200 and the circuit 301 can act as a part of the neural network.
  • the data output from the pixel block 200 corresponds to a plurality of bits of image data. Since the data is binarized by the circuit 301, it can be said that the image data is compressed.
  • the data binarized by the circuit 301 (h 111 ′, h 121 ′, h 112 ′, h 122 ′, h 211 ′, h 221 ′, h 212 ′, h 222 ′) is sequentially input to the circuit 302.
  • the circuit 302 can include a latch circuit, a shift register, and the like, for example. With this configuration, parallel-serial conversion can be performed, and data input in parallel can be output as serial data to the wiring 311 as illustrated in FIG.
  • the connection destination of the wiring 311 is not limited. For example, it can be connected to a neural network, a storage device, a communication device, or the like.
  • the circuit 302 may include a neural network.
  • the neural network has memory cells arranged in a matrix, and each memory cell holds a weight coefficient.
  • Data output from the circuit 301 is input to cells in the row direction, and a product-sum operation can be performed in the column direction.
  • the number of memory cells illustrated in FIG. 9 is an example and is not limited.
  • the neural network shown in FIG. 9 includes a memory cell 320 and a reference memory cell 325, a circuit 340, a circuit 350, a circuit 360, a circuit 360, and a circuit 370 arranged in a matrix.
  • FIG. 10 shows an example of the memory cell 320 and the reference memory cell 325.
  • Reference memory cells 325 are provided in an arbitrary column.
  • the memory cell 320 and the reference memory cell 325 have a similar structure and include a transistor 161, a transistor 162, and a capacitor 163.
  • One of a source and a drain of the transistor 161 is electrically connected to a gate of the transistor 162.
  • a gate of the transistor 162 is electrically connected to one electrode of the capacitor 163.
  • a point where one of the source and the drain of the transistor 161, the gate of the transistor 162, and one electrode of the capacitor 163 are connected is a node NM.
  • a gate of the transistor 161 is electrically connected to the wiring WL.
  • the other electrode of the capacitor 163 is electrically connected to the wiring RW.
  • One of a source and a drain of the transistor 162 is electrically connected to a reference potential wiring such as a GND wiring.
  • the other of the source and the drain of the transistor 161 is electrically connected to the wiring WD.
  • the other of the source and the drain of the transistor 162 is electrically connected to the wiring BL.
  • the other of the source and the drain of the transistor 161 is electrically connected to the wiring WDref.
  • the other of the source and the drain of the transistor 162 is electrically connected to the wiring BLref.
  • the wiring WL is electrically connected to the circuit 330.
  • a decoder As the circuit 330, a decoder, a shift register, or the like can be used.
  • the wiring RW is electrically connected to the circuit 301.
  • binary data output from the circuit 301 to the wiring 311_1 and the wiring 311_2 is written.
  • the wiring WD and the wiring WDref are electrically connected to the circuit 340.
  • a decoder, a shift register, or the like can be used for the circuit 340.
  • the circuit 340 may include a D / A converter and an SRAM.
  • the circuit 340 can output a weighting factor written to the node NM.
  • the wiring BL and the wiring BLref are electrically connected to the circuit 350 and the circuit 360.
  • the circuit 350 is a current source circuit and can have a configuration equivalent to that of the current source circuit 210.
  • the circuit 360 can have the same configuration as the circuit 201 except for the current source circuit 210.
  • the circuit 350 and the circuit 360 can obtain a signal obtained by removing the offset component from the product-sum operation result.
  • the circuit 360 is electrically connected to the circuit 370.
  • the circuit 370 can have the same structure as the circuit 301 and can also be called an activation function circuit.
  • the activation function circuit has a function of performing an operation for converting the signal input from the circuit 360 in accordance with a predefined activation function.
  • a sigmoid function, a tanh function, a softmax function, a ReLU function, a threshold function, or the like can be used.
  • the signal converted by the activation function circuit is output to the outside as output data.
  • the neural network NN can be configured by an input layer IL, an output layer OL, and an intermediate layer (hidden layer) HL.
  • Each of the input layer IL, the output layer OL, and the intermediate layer HL has one or a plurality of neurons (units).
  • the intermediate layer HL may be one layer or two or more layers.
  • a neural network having two or more intermediate layers HL can also be called a DNN (deep neural network). Learning using a deep neural network can also be called deep learning.
  • Input data is input to each neuron of the input layer IL.
  • Each neuron in the intermediate layer HL receives an output signal from a neuron in the front layer or the back layer.
  • the output signal of the neuron in the previous layer is input to each neuron in the output layer OL.
  • Each neuron may be connected to all neurons in the preceding and following layers (total connection), or may be connected to some neurons.
  • FIG. 11B shows an example of computation by neurons.
  • a neuron N and two neurons in the previous layer that output signals to the neuron N are shown.
  • Neurons N includes an output x 1 of the neurons in the previous layer, the output x 2 of neurons prior layer is inputted.
  • the operation by the neuron includes an operation of adding the product of the output of the neuron in the previous layer and the weight, that is, a product-sum operation (the above x 1 w 1 + x 2 w 2 ).
  • This product-sum operation may be performed on software using a program, or may be performed by hardware.
  • a product-sum operation is performed using an analog circuit as hardware.
  • the processing speed can be improved and the power consumption can be reduced by reducing the circuit scale of the product-sum operation circuit or reducing the number of accesses to the memory.
  • the product-sum operation circuit preferably includes an OS transistor. Since the OS transistor has an extremely small off-state current, it is suitable as a transistor constituting an analog memory of a product-sum operation circuit. Note that the product-sum operation circuit may be configured using both the Si transistor and the OS transistor.
  • processing of processing captured image data is described in the imaging device of one embodiment of the present invention, but the image data can be extracted without processing.
  • the sum of the data p11, p12, p21, and p22 is output, but the weighting coefficient to be multiplied by any one pixel 100 is 1.
  • image data of one pixel 100 can be extracted.
  • image data can be extracted from all the pixels 100 by sequentially selecting the pixels 100 having a weighting factor of 1.
  • the circuit 301 preferably has a structure in which a comparator and a switch are arranged in parallel as shown in FIG.
  • a signal output from the pixel block 200 is input to the comparator, and a binarized signal is output to the circuit 302.
  • a signal output from the pixel block 200 is output to the circuit 302 through a path via a switch.
  • the circuit 302 may be provided with an A / D converter.
  • the circuit 301 may have a comparator and a selection circuit, and its output may be a circuit 302 or a circuit 306.
  • a counter circuit can be used as the circuit 306.
  • An A / D converter can be configured by the comparator and the counter circuit. Note that the circuit 306 may be provided in the circuit 302.
  • the transistor 100 and the transistor 109 may be provided in the pixel 100.
  • the transistor 108 can have a function of outputting a signal (image data) corresponding to the potential of the node N.
  • the transistor 109 can have a function of selecting the pixel 100.
  • a gate of the transistor 108 is electrically connected to one electrode of the capacitor 104.
  • One of the source and the drain of the transistor 108 is electrically connected to one of the source and the drain of the transistor 109.
  • the other of the source and the drain of the transistor 108 is electrically connected to the wiring 121.
  • a gate of the transistor 109 is electrically connected to the wiring 119.
  • the other of the source and the drain of the transistor 109 is electrically connected to the wiring 120.
  • the wiring 119 can function as a signal line for controlling conduction of the transistor 109.
  • the wiring 120 can function as an output line.
  • the wiring 121 can function as a power supply line.
  • the wiring 121 can be a high-potential power supply line.
  • the wiring 120 can be electrically connected to a correlated double sampling circuit (CDS circuit) and an A / D converter.
  • CDS circuit correlated double sampling circuit
  • a / D converter A / D converter
  • a structure in which the wiring 113 is further electrically connected through a switch may be employed.
  • the output of the transistor 105 and the output of the transistor 108 can be selectively input to the circuit 201.
  • image data can be acquired by configuring the circuit 301 as illustrated in FIGS.
  • FIG. 13A illustrates the structure of a pixel included in the imaging device.
  • a pixel illustrated in FIG. 13A is an example in which a layer 561 and a layer 562 are stacked.
  • the layer 561 includes the photoelectric conversion element 101.
  • the photoelectric conversion element 101 can be a stack of a layer 565a, a layer 565b, and a layer 565c as illustrated in FIG.
  • a photoelectric conversion element 101 illustrated in FIG. 13C is a pn junction photodiode, and for example, a p + type semiconductor can be used for the layer 565a, an n type semiconductor can be used for the layer 565b, and an n + type semiconductor can be used for the layer 565c.
  • a p + type semiconductor may be used for the layer 565a
  • a p type semiconductor may be used for the layer 565b
  • a p + type semiconductor may be used for the layer 565c.
  • a pin junction photodiode in which the layer 565b is an i-type semiconductor may be used.
  • the pn junction photodiode or the pin junction photodiode can be formed using single crystal silicon. Further, the pin junction photodiode can be formed using a thin film such as amorphous silicon, microcrystalline silicon, or polycrystalline silicon.
  • the photoelectric conversion element 101 included in the layer 561 may be a stack of a layer 566a, a layer 566b, a layer 566c, and a layer 566d as illustrated in FIG.
  • a photoelectric conversion element 101 illustrated in FIG. 13D is an example of an avalanche photodiode, and the layers 566a and 566d correspond to electrodes, and the layers 566b and 566c correspond to photoelectric conversion portions.
  • the layer 566a is preferably a low-resistance metal layer or the like.
  • a low-resistance metal layer or the like aluminum, titanium, tungsten, tantalum, silver, or a stacked layer thereof can be used.
  • a conductive layer having high light-transmitting property with respect to visible light is preferably used.
  • indium oxide, tin oxide, zinc oxide, indium-tin oxide, gallium-zinc oxide, indium-gallium-zinc oxide, graphene, or the like can be used. Note that the layer 566d may be omitted.
  • the layers 566b and 566c of the photoelectric conversion unit can have a structure of a pn junction photodiode using, for example, a selenium-based material as a photoelectric conversion layer.
  • a selenium-based material that is a p-type semiconductor is preferably used for the layer 566b, and a gallium oxide that is an n-type semiconductor is preferably used for the layer 566c.
  • a photoelectric conversion element using a selenium-based material has a high external quantum efficiency with respect to visible light.
  • amplification of electrons with respect to the amount of incident light can be increased by using avalanche multiplication.
  • the selenium-based material has a high light absorption coefficient, it has production advantages such that the photoelectric conversion layer can be formed as a thin film.
  • a thin film of a selenium-based material can be formed using a vacuum evaporation method, a sputtering method, or the like.
  • selenium-based material examples include crystalline selenium such as single crystal selenium and polycrystalline selenium, amorphous selenium, copper, indium, selenium compound (CIS), or copper, indium, gallium, selenium compound (CIGS), etc. Can be used.
  • the n-type semiconductor is preferably formed using a material having a wide band gap and a light-transmitting property with respect to visible light.
  • a material having a wide band gap and a light-transmitting property with respect to visible light For example, zinc oxide, gallium oxide, indium oxide, tin oxide, or an oxide in which they are mixed can be used. These materials also have a function as a hole injection blocking layer, and can reduce the dark current.
  • a silicon substrate can be used as the layer 562 illustrated in FIG. 13A.
  • the silicon substrate includes a Si transistor and the like.
  • a circuit for driving the pixel circuit, an image signal reading circuit, an image processing circuit, and the like can be provided using the Si transistor.
  • some or all of the transistors included in the peripheral circuits described in Embodiment 1 can be provided in the layer 562.
  • the pixel may have a stacked structure of a layer 561, a layer 563, and a layer 562 as illustrated in FIG.
  • the layer 563 can include an OS transistor (eg, the transistors 102 and 103 of the pixel 100).
  • the layer 562 preferably includes a Si transistor (eg, the transistors 105 and 106 of the pixel 100). Further, part of the transistors included in the peripheral circuit described in Embodiment 1 may be provided in the layer 563.
  • the element and the peripheral circuit included in the pixel circuit can be distributed in a plurality of layers, and the elements or the element and the peripheral circuit can be provided to overlap each other, so that the area of the imaging device is reduced.
  • the layer 562 may be used as a supporting substrate, and the pixel 100 and the peripheral circuit may be provided in the layer 561 and the layer 563.
  • a metal oxide having an energy gap of 2 eV or more, preferably 2.5 eV or more, more preferably 3 eV or more can be used.
  • a typical example is an oxide semiconductor containing indium.
  • a CAC-OS described later can be used.
  • the semiconductor layer is represented by an In-M-Zn-based oxide containing indium, zinc, and M (metal such as aluminum, titanium, gallium, germanium, yttrium, zirconium, lanthanum, cerium, tin, neodymium, or hafnium). It can be a membrane.
  • the atomic ratio of the metal elements of the sputtering target used for forming the In-M-Zn oxide is In ⁇ M, Zn It is preferable to satisfy ⁇ M.
  • the atomic ratio of the semiconductor layer to be formed includes a variation of plus or minus 40% of the atomic ratio of the metal element contained in the sputtering target.
  • the semiconductor layer an oxide semiconductor with low carrier density is used.
  • the semiconductor layer has a carrier density of 1 ⁇ 10 17 / cm 3 or less, preferably 1 ⁇ 10 15 / cm 3 or less, more preferably 1 ⁇ 10 13 / cm 3 or less, more preferably 1 ⁇ 10 11 / cm 3. 3 or less, more preferably less than 1 ⁇ 10 10 / cm 3 , and an oxide semiconductor having a carrier density of 1 ⁇ 10 ⁇ 9 / cm 3 or more can be used.
  • Such an oxide semiconductor is referred to as a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor. Accordingly, it can be said that the oxide semiconductor has stable characteristics because the impurity concentration is low and the defect state density is low.
  • the composition is not limited thereto, and a transistor having an appropriate composition may be used depending on required semiconductor characteristics and electrical characteristics (such as field-effect mobility and threshold voltage) of the transistor.
  • the semiconductor layer in order to obtain the required semiconductor characteristics of the transistor, it is preferable that the semiconductor layer have appropriate carrier density, impurity concentration, defect density, atomic ratio of metal element to oxygen, interatomic distance, density, and the like. .
  • the concentration of silicon or carbon in the semiconductor layer is 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the concentration of alkali metal or alkaline earth metal (concentration obtained by secondary ion mass spectrometry) in the semiconductor layer is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration (concentration obtained by secondary ion mass spectrometry) in the semiconductor layer is preferably 5 ⁇ 10 18 atoms / cm 3 or less.
  • the semiconductor layer may have a non-single crystal structure, for example.
  • the non-single crystal structure includes, for example, a CAAC-OS (C-Axis Aligned Crystalline Oxide Semiconductor, or C-Axis Aligned and A-B-plane Annealed Crystalline Structure, a C-axis aligned crystal, and a C-axis aligned crystal structure. Includes a microcrystalline structure or an amorphous structure. In the non-single-crystal structure, the amorphous structure has the highest density of defect states, and the CAAC-OS has the lowest density of defect states.
  • An oxide semiconductor film having an amorphous structure has, for example, disordered atomic arrangement and no crystal component.
  • an amorphous oxide film has, for example, a completely amorphous structure and does not have a crystal part.
  • the semiconductor layer may be a mixed film including two or more of an amorphous structure region, a microcrystalline structure region, a polycrystalline structure region, a CAAC-OS region, and a single crystal structure region.
  • the mixed film may have a single-layer structure or a stacked structure including any two or more of the above-described regions.
  • CAC Cloud-Aligned Composite
  • the CAC-OS is one structure of a material in which an element included in an oxide semiconductor is unevenly distributed with a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or the vicinity thereof. Note that in the following, in an oxide semiconductor, one or more metal elements are unevenly distributed, and a region including the metal element has a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or the vicinity thereof.
  • the state mixed with is also referred to as a mosaic or patch.
  • the oxide semiconductor preferably contains at least indium.
  • One kind selected from the above or a plurality of kinds may be included.
  • a CAC-OS in In-Ga-Zn oxide is an indium oxide (hereinafter referred to as InO).
  • X1 (X1 is greater real than 0) and.), or indium zinc oxide (hereinafter, in X2 Zn Y2 O Z2 ( X2, Y2, and Z2 is larger real than 0) and a.), gallium An oxide (hereinafter referred to as GaO X3 (X3 is a real number greater than 0)) or a gallium zinc oxide (hereinafter referred to as Ga X4 Zn Y4 O Z4 (where X4, Y4, and Z4 are greater than 0)) to.) and the like, the material becomes mosaic by separate into, mosaic InO X1 or in X2 Zn Y2 O Z2, is a configuration in which uniformly distributed in the film (hereinafter Also referred to as a cloud-like.) A.
  • CAC-OS includes a region GaO X3 is the main component, and In X2 Zn Y2 O Z2, or InO X1 is the main component region is a composite oxide semiconductor having a structure that is mixed.
  • the first region indicates that the atomic ratio of In to the element M in the first region is larger than the atomic ratio of In to the element M in the second region. It is assumed that the concentration of In is higher than that in the second region.
  • IGZO is a common name and may refer to one compound of In, Ga, Zn, and O.
  • ZnO ZnO
  • the crystalline compound has a single crystal structure, a polycrystalline structure, or a CAAC structure.
  • the CAAC structure is a crystal structure in which a plurality of IGZO nanocrystals have c-axis orientation and are connected without being oriented in the ab plane.
  • CAC-OS relates to a material structure of an oxide semiconductor.
  • CAC-OS refers to a region observed in the form of nanoparticles mainly composed of Ga in a material structure including In, Ga, Zn and O, and nanoparticles mainly composed of In.
  • the region observed in a shape is a configuration in which the regions are randomly dispersed in a mosaic shape. Therefore, in the CAC-OS, the crystal structure is a secondary element.
  • the CAC-OS does not include a stacked structure of two or more kinds of films having different compositions.
  • a structure composed of two layers of a film mainly containing In and a film mainly containing Ga is not included.
  • a region GaO X3 is the main component, and In X2 Zn Y2 O Z2 or InO X1 is the main component region, in some cases clear boundary can not be observed.
  • the CAC-OS includes a region that is observed in a part of a nanoparticle mainly including the metal element and a nanoparticle mainly including In.
  • the region observed in the form of particles refers to a configuration in which each region is randomly dispersed in a mosaic shape.
  • the CAC-OS can be formed by a sputtering method under a condition where the substrate is not intentionally heated, for example.
  • a CAC-OS is formed by a sputtering method
  • any one or more selected from an inert gas (typically argon), an oxygen gas, and a nitrogen gas may be used as a deposition gas. Good.
  • the flow rate ratio of the oxygen gas to the total flow rate of the deposition gas during film formation is preferably as low as possible. .
  • the CAC-OS has a feature that a clear peak is not observed when measurement is performed using a ⁇ / 2 ⁇ scan by an out-of-plane method, which is one of X-ray diffraction (XRD) measurement methods. Have. That is, it can be seen from X-ray diffraction that no orientation in the ab plane direction and c-axis direction of the measurement region is observed.
  • XRD X-ray diffraction
  • the CAC-OS in an electron beam diffraction pattern obtained by irradiating an electron beam with a probe diameter of 1 nm (also referred to as a nanobeam electron beam), a ring-shaped high luminance region and a plurality of regions in the ring region are provided. A bright spot is observed. Therefore, it can be seen from the electron beam diffraction pattern that the crystal structure of the CAC-OS has an nc (nano-crystal) structure having no orientation in the planar direction and the cross-sectional direction.
  • nc nano-crystal
  • GaO X3 is a main component by EDX mapping obtained by using energy dispersive X-ray spectroscopy (EDX). It can be confirmed that the region and the region mainly composed of In X2 Zn Y2 O Z2 or InO X1 are unevenly distributed and mixed.
  • EDX energy dispersive X-ray spectroscopy
  • the CAC-OS has a structure different from that of the IGZO compound in which the metal element is uniformly distributed, and has a property different from that of the IGZO compound. That is, in the CAC-OS, a region in which GaO X3 or the like is a main component and a region in which In X2 Zn Y2 O Z2 or InO X1 is a main component are phase-separated from each other, and a region in which each element is a main component. Has a mosaic structure.
  • the region containing In X2 Zn Y2 O Z2 or InO X1 as a main component is a region having higher conductivity than a region containing GaO X3 or the like as a main component. That, In X2 Zn Y2 O Z2 or InO X1, is an area which is the main component, by carriers flow, expressed the conductivity of the oxide semiconductor. Therefore, a region where In X2 Zn Y2 O Z2 or InO X1 is a main component is distributed in a cloud shape in the oxide semiconductor, whereby high field-effect mobility ( ⁇ ) can be realized.
  • areas such as GaO X3 is the main component, as compared to the In X2 Zn Y2 O Z2 or InO X1 is the main component area, it is highly regions insulating. That is, a region containing GaO X3 or the like as a main component is distributed in the oxide semiconductor, whereby leakage current can be suppressed and good switching operation can be realized.
  • CAC-OS when CAC-OS is used for a semiconductor element, the insulating property caused by GaO X3 and the like and the conductivity caused by In X2 Zn Y2 O Z2 or InO X1 act complementarily, thereby increasing the An on-current (I on ) and high field effect mobility ( ⁇ ) can be realized.
  • CAC-OS is suitable as a constituent material for various semiconductor devices.
  • FIG. 14A illustrates an example of a cross section of the pixel illustrated in FIG.
  • the layer 561 includes a pn junction photodiode using silicon as a photoelectric conversion layer as the photoelectric conversion element 101.
  • the layer 562 includes a Si transistor, and FIG. 14A illustrates the transistors 102 and 105 included in the pixel circuit.
  • the layer 565a can be a p + -type region
  • the layer 565b can be an n-type region
  • the layer 565c can be an n + -type region.
  • the layer 565b is provided with a region 536 for connecting the power supply line and the layer 565c.
  • the region 536 can be a p + type region.
  • the Si transistor has a planar structure having a channel formation region in a silicon substrate 540. As shown in FIGS. 16A and 16B, the Si transistor 540 has a fin-type structure. The structure which has a semiconductor layer may be sufficient. 16A corresponds to a cross section in the channel length direction, and FIG. 16B corresponds to a cross section in the channel width direction.
  • a transistor including a semiconductor layer 545 of a silicon thin film may be used.
  • the semiconductor layer 545 can be, for example, single crystal silicon (SOI (Silicon on Insulator)) formed over the insulating layer 546 over the silicon substrate 540.
  • SOI Silicon on Insulator
  • FIG. 14A illustrates a configuration example in which an electrical connection between an element included in the layer 561 and an element included in the layer 562 is obtained by a bonding technique.
  • the layer 561 is provided with an insulating layer 542, a conductive layer 533, and a conductive layer 534.
  • the conductive layer 533 and the conductive layer 534 have a region embedded in the insulating layer 542.
  • the conductive layer 533 is electrically connected to the layer 565a.
  • the conductive layer 534 is electrically connected to the region 536.
  • the surfaces of the insulating layer 542, the conductive layer 533, and the conductive layer 534 are planarized so that their heights coincide with each other.
  • the layer 562 is provided with an insulating layer 541, a conductive layer 531, and a conductive layer 532.
  • the conductive layer 531 and the conductive layer 532 have a region embedded in the insulating layer 541.
  • the conductive layer 531 is electrically connected to the power supply line.
  • the conductive layer 532 is electrically connected to the source or drain of the transistor 102.
  • the surfaces of the insulating layer 541, the conductive layer 531, and the conductive layer 532 are planarized so that their heights coincide with each other.
  • the conductive layer 531 and the conductive layer 533 are preferably metal elements having the same main component.
  • the conductive layers 532 and 534 are preferably formed using the same metal element as the main component.
  • the insulating layer 541 and the insulating layer 542 are preferably formed using the same component.
  • Cu, Al, Sn, Zn, W, Ag, Pt, Au, or the like can be used for the conductive layers 531, 532, 533, and 534. From the viewpoint of ease of joining, Cu, Al, W, or Au is preferably used.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, titanium nitride, or the like can be used.
  • the same metal material as described above is preferably used for each of the combination of the conductive layer 531 and the conductive layer 533 and the combination of the conductive layer 532 and the conductive layer 534. Further, it is preferable to use the same insulating material as described above for each of the insulating layer 541 and the insulating layer 542. With this structure, bonding can be performed in which the boundary between the layer 561 and the layer 562 is a bonding position.
  • a surface activated bonding method can be used in which the oxide film on the surface, the adsorption layer of impurities, etc. are removed by sputtering or the like, and the cleaned and activated surfaces are brought into contact with each other for bonding.
  • a diffusion bonding method in which the surfaces are bonded to each other using both temperature and pressure can be used. In both cases, bonding at the atomic level occurs, so that excellent bonding not only electrically but also mechanically can be obtained.
  • the insulating layers can be bonded to each other after high flatness is obtained by polishing or the like, and then the surfaces that have been subjected to hydrophilic treatment with oxygen plasma or the like are brought into contact with each other for temporary bonding, followed by dehydration by heat treatment to perform the main bonding.
  • a bonding method or the like can be used. Since the bonding at the atomic level also occurs in the hydrophilic bonding method, a mechanically excellent bonding can be obtained.
  • a method can be used in which the surface is cleaned after polishing, the surface of the metal layer is subjected to an antioxidant treatment, and then subjected to a hydrophilic treatment and bonded.
  • the surface of the metal layer may be made of a hardly oxidizable metal such as Au and subjected to a hydrophilic treatment. Note that a bonding method other than the method described above may be used.
  • FIG. 14B is a cross-sectional view in the case where a pn junction photodiode using a selenium-based material as a photoelectric conversion layer is used for the layer 561 of the pixel illustrated in FIG.
  • a layer 566a is provided as one electrode, layers 566b and 566c as photoelectric conversion layers, and a layer 566d as the other electrode.
  • the layer 561 can be formed directly on the layer 562.
  • the layer 566a is electrically connected to the source or the drain of the transistor 102.
  • the layer 566d is electrically connected to the power supply line through the region 536.
  • FIG. 15A illustrates an example of a cross section of the pixel illustrated in FIG.
  • the layer 561 includes a pn junction photodiode using silicon as a photoelectric conversion layer as the photoelectric conversion element 101.
  • the layer 562 includes an Si transistor.
  • FIG. 15A illustrates the transistor 105 included in the pixel circuit.
  • the layer 562 includes an OS transistor.
  • FIG. 15A illustrates the transistors 102 and 103 included in the pixel circuit.
  • a layer 561 and a layer 563 are structural examples in which electrical connection is obtained by bonding.
  • the OS transistor has a self-aligned structure, but may be a non-self-aligned top gate transistor as shown in FIG.
  • the transistors 102 and 103 have a structure including the back gate 535, a configuration without the back gate may be employed.
  • the back gate 535 may be electrically connected to a front gate of a transistor provided to face the back gate 535.
  • the back gate 535 may be configured to be able to supply a fixed potential different from that of the front gate.
  • An insulating layer 543 having a function of preventing hydrogen diffusion is provided between a region where the OS transistor is formed and a region where the Si transistor is formed. Hydrogen in the insulating layer provided in the vicinity of the channel formation region of the transistor 105 terminates a dangling bond of silicon. On the other hand, hydrogen in the insulating layer provided in the vicinity of the channel formation regions of the transistors 102 and 103 is one of the factors that generate carriers in the oxide semiconductor layer.
  • the reliability of the transistor 105 can be improved by confining hydrogen in one layer with the insulating layer 543. In addition, since the diffusion of hydrogen from one layer to the other layer is suppressed, the reliability of the transistors 102 and 103 can be improved.
  • the insulating layer 543 for example, aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, yttria-stabilized zirconia (YSZ), or the like can be used.
  • aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, yttria-stabilized zirconia (YSZ), or the like can be used.
  • FIG. 15B is a cross-sectional view in the case where a pn junction photodiode using a selenium-based material as a photoelectric conversion layer is used for the layer 561 of the pixel illustrated in FIG.
  • the layer 561 can be formed directly on the layer 563.
  • the layers 561, 562, and 563 the above description can be referred to.
  • FIG. 17A is a perspective view illustrating an example in which a color filter or the like is added to a pixel of the imaging device of one embodiment of the present invention. In the perspective view, cross sections of a plurality of pixels are also shown.
  • An insulating layer 580 is formed over the layer 561 where the photoelectric conversion element 101 is formed.
  • the insulating layer 580 can be formed using a silicon oxide film or the like that has high light-transmitting property with respect to visible light.
  • a silicon nitride film may be stacked as a passivation film.
  • a dielectric film such as hafnium oxide may be laminated as the antireflection film.
  • a light shielding layer 581 may be formed over the insulating layer 580.
  • the light shielding layer 581 has a function of preventing color mixture of light passing through the upper color filter.
  • a metal layer such as aluminum or tungsten can be used. Further, the metal layer and a dielectric film having a function as an antireflection film may be stacked.
  • An organic resin layer 582 can be provided as a planarization film over the insulating layer 580 and the light-blocking layer 581. Further, a color filter 583 (color filters 583a, 583b, 583c) is formed for each pixel. For example, by assigning colors such as R (red), G (green), B (blue), Y (yellow), C (cyan), and M (magenta) to the color filters 583a, 583b, and 583c, a color image is obtained. Can be obtained.
  • An insulating layer 586 having a light-transmitting property with respect to visible light or the like can be provided over the color filter 583.
  • an optical conversion layer 585 may be used instead of the color filter 583.
  • an infrared imaging device can be obtained. If a filter that blocks light having a wavelength shorter than or equal to the near infrared wavelength is used for the optical conversion layer 585, a far infrared imaging device can be obtained. When a filter that blocks light having a wavelength longer than or equal to that of visible light is used for the optical conversion layer 585, an ultraviolet imaging device can be obtained.
  • a scintillator is used for the optical conversion layer 585, an imaging device that obtains an image that visualizes the intensity of radiation used in an X-ray imaging device or the like can be obtained.
  • radiation such as X-rays transmitted through the subject
  • the scintillator it is converted into light (fluorescence) such as visible light or ultraviolet light by a photoluminescence phenomenon.
  • the photoelectric conversion element 101 detects the light and acquires image data.
  • the imaging device having the configuration may be used for a radiation detector or the like.
  • a scintillator contains a substance that emits visible light or ultraviolet light by absorbing energy when irradiated with radiation such as X-rays or gamma rays.
  • Gd 2 O 2 S Tb
  • Gd 2 O 2 S Pr
  • Gd 2 O 2 S Eu
  • BaFCl Eu
  • distributed to resin or ceramics can be used.
  • a microlens array 584 may be provided over the color filter 583. Light passing through individual lenses of the microlens array 584 passes through the color filter 583 directly below and is irradiated to the photoelectric conversion element 101. Alternatively, a microlens array 584 may be provided over the optical conversion layer 585 illustrated in FIG.
  • the configuration of the imaging device can be used for the image sensor chip.
  • FIG. 18A1 is an external perspective view of the upper surface side of the package containing the image sensor chip.
  • the package includes a package substrate 410 for fixing the image sensor chip 450, a cover glass 420, and an adhesive 430 for bonding the two.
  • FIG. 18A2 is an external perspective view of the lower surface side of the package.
  • BGA Ball grid array
  • solder balls as bumps 440.
  • FIG. 18A3 is a perspective view of the package shown with the cover glass 420 and part of the adhesive 430 omitted.
  • An electrode pad 460 is formed on the package substrate 410, and the electrode pad 460 and the bump 440 are electrically connected through a through hole.
  • the electrode pad 460 is electrically connected to the image sensor chip 450 by a wire 470.
  • FIG. 18B1 is an external perspective view of the upper surface side of the camera module in which the image sensor chip is housed in a lens-integrated package.
  • the camera module includes a package substrate 411 that fixes the image sensor chip 451, a lens cover 421, a lens 435, and the like.
  • an IC chip 490 having functions such as a drive circuit and a signal conversion circuit of the imaging device is also provided between the package substrate 411 and the image sensor chip 451, and has a configuration as a SiP (System in package). Yes.
  • FIG. 18B2 is an external perspective view of the lower surface side of the camera module.
  • the package substrate 411 has a QFN (Quad Flat No-Lead Package) configuration in which mounting lands 441 are provided on a lower surface and a side surface. Note that this configuration is an example, and a QFP (Quad Flat Package) or the above-described BGA may be provided.
  • QFN Quad Flat No-Lead Package
  • FIG. 18B3 is a perspective view of the module shown with the lens cover 421 and the lens 435 partially omitted.
  • the land 441 is electrically connected to the electrode pad 461, and the electrode pad 461 is electrically connected to the image sensor chip 451 or the IC chip 490 by wires 471.
  • the image sensor chip By mounting the image sensor chip in a package having the above-described form, mounting on a printed board or the like is facilitated, and the image sensor chip can be incorporated into various semiconductor devices and electronic devices.
  • Electronic devices that can use the imaging device according to one embodiment of the present invention include a display device, a personal computer, an image storage device or an image playback device including a recording medium, a mobile phone, a portable game machine, and a portable data terminal , Digital book terminals, video cameras, digital still cameras and other cameras, goggles-type displays (head-mounted displays), navigation systems, sound playback devices (car audio, digital audio players, etc.), copiers, facsimiles, printers, printer multifunction devices Automatic teller machines (ATMs), vending machines, and the like. Specific examples of these electronic devices are shown in FIGS.
  • FIG. 19A illustrates a monitoring camera, which includes a support base 951, a camera unit 952, a protective cover 953, and the like.
  • the camera unit 952 is provided with a rotation mechanism and the like, and can be imaged all around by being installed on the ceiling.
  • the imaging device of one embodiment of the present invention can be provided as one of the components for acquiring an image in the camera unit.
  • the surveillance camera is an idiomatic name and does not limit the application.
  • a device having a function as a surveillance camera is also called a camera or a video camera.
  • FIG. 19B illustrates a video camera, which includes a first housing 971, a second housing 972, a display portion 973, operation keys 974, a lens 975, a connection portion 976, and the like.
  • the operation key 974 and the lens 975 are provided in the first housing 971, and the display portion 973 is provided in the second housing 972.
  • the imaging device of one embodiment of the present invention can be provided as one of the components for acquiring an image in the video camera.
  • FIG. 19C illustrates a digital camera, which includes a housing 961, a shutter button 962, a microphone 963, a light-emitting portion 967, a lens 965, and the like.
  • the imaging device of one embodiment of the present invention can be provided as one of the components for acquiring an image in the digital camera.
  • FIG. 19D illustrates a wristwatch type information terminal, which includes a display portion 932, a housing and wristband 933, a camera 939, and the like.
  • Display unit 932 includes a touch panel for operating the information terminal.
  • the display portion 932 and the casing / wristband 933 are flexible and have excellent wearability to the body.
  • the imaging device of one embodiment of the present invention can be provided as one of the components for acquiring an image in the information terminal.
  • FIG. 19E illustrates an example of a mobile phone, which includes a housing 981, a display portion 982, operation buttons 983, an external connection port 984, a speaker 985, a microphone 986, a camera 987, and the like.
  • the mobile phone includes a touch sensor in the display portion 982. All operations such as making a call or inputting characters can be performed by touching the display portion 982 with a finger, a stylus, or the like.
  • the imaging device of one embodiment of the present invention can be provided as one of the components for acquiring an image in the mobile phone.
  • FIG. 19F illustrates a portable data terminal including a housing 911, a display portion 912, a camera 919, and the like. Information can be input and output by a touch panel function of the display portion 912.
  • the imaging device of one embodiment of the present invention can be provided as one of the components for acquiring an image in the portable data terminal.
  • FIG. 20 shows a pixel circuit (corresponding to the pixel 100) of the prototyped imaging device.
  • the imaging device described in Embodiment 1 has a configuration in which a product (WX) of image data (potential X) and a weighting factor (potential W) is extracted from the difference in output between the pixel 100 and the reference pixel 150.
  • the prototype imaging device is configured such that the reference pixel 150 is omitted, double sampling of whether or not a weighting coefficient (potential W) is input is performed, and WX is extracted by calculating the difference externally.
  • the pixel circuit of the prototyped imaging device has a configuration including a photodiode PD and transistors Tr1, Tr2, Tr3, Tr4, and Tr5.
  • the connection configuration is as shown in FIG.
  • the transistor Tr3 has a configuration in which a source and a drain are short-circuited, and acts as a capacitive element (MOSCapacitor).
  • Selenium was used for the photoelectric conversion layer of the photodiode PD.
  • the transistors Tr1, Tr2, Tr3, Tr4, and Tr5 were made of OS transistors. Other specifications are as shown in Table 1.
  • TX, RS, and SE are signal potentials for driving each transistor.
  • VPD, VRS, and VPI are power supply potentials, VPD and VPI are high potentials, and VRS is a low potential.
  • VBG is a back gate potential for adjusting the threshold voltages of the transistors Tr1 and Tr2.
  • BW corresponds to a weighting factor (potential W) and is added to the node N by capacitive coupling.
  • the operation of double sampling is as follows. First, the transistors Tr1 and Tr2 are turned on to reset the node N. After the transistor Tr2 is turned off, the potential of the node N is changed by the operation of the photodiode PD. Next, the transistor Tr1 is turned off and BW is supplied as a desired weighting factor to determine the potential of the node N. Next, the transistor Tr5 is turned on to extract the first image signal to the outside.
  • the BW is returned to the initial value, and the second image signal is extracted outside. Then, the difference between the first image signal and the second image signal is calculated to extract WX. Note that the order of obtaining the first image signal and the second image signal may be reversed.
  • FIG. 21 is a block diagram of a pixel array showing a pixel PIX having the pixel circuit and paths of various signals.
  • WMux is a selection circuit that outputs BW corresponding to a weighting coefficient, and includes a transistor corresponding to the transistor 106 illustrated in FIG.
  • FIG. 22 shows the calculation results when the weighting coefficient (potential W) is changed from 0.4 to 1.0 V with respect to the image data (potential X: ⁇ 0.2 to 1.4 V). At this time, VRES was set to 1.2V. From FIG. 22, it was confirmed that a desired calculation was possible.
  • FIG. 24 shows the result when the weighting coefficient supplied to each pixel is given so as to have directionality as shown in FIG.
  • the horizontal axis represents the rotation angle of the vertical stripe pattern (no rotation is 0 °)
  • the vertical axis represents the digital value after A / D conversion of the output WX.
  • FIG. 24 confirms that the output value increases when the direction of the vertical stripes matches the directionality given to the weighting coefficient.
  • FIG. 25A is an image obtained by imaging a zebra with a constant weight. With respect to the image, when the weighting factor is given so as to have the directionality in the vertical direction as shown in FIG. 25A, the weighting factor is given the directionality in the horizontal direction as shown in FIG. The pattern detection was verified in the case where it was given.
  • the positive weighting factor is + 0.8V
  • the negative weighting factor is ⁇ 0.4V.
  • FIGS. FIG. 26 (A) shows the result corresponding to FIG. 24 (A), indicating that a zebra vertical stripe pattern can be extracted.
  • FIG. 26A shows the result corresponding to FIG. 25B, and it can be seen that a zebra horizontal stripe pattern can be extracted.

Abstract

要約書 画像処理を行うことができる撮像装置を提供する。 撮像動作で取得したアナログデータ （画像データ） を画素に保持し、 当該画素において、 当該アナロ グデータと任意の重み係数との積和演算を行い、 ２値データに変換する。 当該２値データをニューラ ルネットワークなどに取り込むことで、 画像認識などの処理を行うことができる。 膨大な画像データ をアナログデータの状態で画素に保持することができるため、効率良く処理を行うことができる。

Description

撮像装置および電子機器
本発明の一態様は、撮像装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路に用いる構成の撮像装置が特許文献１に開示されている。
また、撮像装置に演算機能を付加する技術が特許文献２に開示されている。
特開２０１１−１１９７１１号公報 特開２０１６−１２３０８７号公報
ＣＭＯＳイメージセンサなどの固体撮像素子を備える撮像装置では、技術発展により高画質な画像が容易に撮影できるようになっている。次世代においては、撮像装置にさらに知的な機能を搭載することが求められている。
画像データの圧縮や画像認識などは、現状では画像データ（アナログデータ）をデジタルデータ変換し、外部に取り出した後に処理が行われる。当該処理を撮像装置内で行うことができれば、外部の機器との連携がより高速となり、使用者の利便性が向上する。また、周辺装置などの負荷や消費電力も低減することができる。また、アナログデータの状態で複雑なデータ処理が行えれば、データ変換に要する時間も短縮することができる。
したがって、本発明の一態様では、画像処理を行うことができる撮像装置を提供することを目的の一つとする。または、取得した画像データの認識を行うことができる撮像装置を提供することを目的の一つとする。または、取得した画像データの圧縮を行うことができる撮像装置を提供することを目的の一つとする。
または、低消費電力の撮像装置を提供することを目的の一つとする。または、高感度の撮像が行える撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、上記撮像装置の駆動方法を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、画素内にデータを保持しつつ、当該データを演算処理することのできる撮像装置に関する。
本発明の一態様は、画素ブロックと、第１の回路と、第２の回路と、を有する撮像装置であって、画像ブロックは、複数の画素と、第３の回路と、を有し、画素と第３の回路とは第１の配線を介して電気的に接続され、画素は、光電変換により第１の信号を取得する機能を有し、画素は、第１の信号を任意の倍率に乗算して第２の信号を生成し、第２の信号を第１の配線に出力する機能を有し、第３の回路は、第１の配線に出力されている第２の信号の和を演算して第３の信号を生成し、第３の信号を第１の回路に出力する機能を有し、第１の回路は、第３の信号を２値化して第４の信号を生成し、第４の信号を第２の回路に出力する撮像装置である。
第２の回路は、第４の信号をパラレルシリアル変換する機能を有することができる。または、第２の回路は、第４の信号を入力データとするニューラルネットワークを有していてもよい。
複数の画素はマトリクス状に配置され、いずれかの一列は遮光されていることが好ましい。
画素は、光電変換素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第１の容量素子と、を有し、光電変換素子の一方の電極は第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第３のトランジスタのゲートと電気的に接続され、第３のトランジスタのゲートは第１の容量素子の一方の電極と電気的に接続され、第３のトランジスタのソースまたはドレインの一方は、第１の配線と電気的に接続され、第１の容量素子の他方の電極は、第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第１および第２のトランジスタは、チャネル形成領域に金属酸化物を有する構成とすることができる。
画素は、さらに第５のトランジスタと、第６のトランジスタと、を有し、第５のトランジスタのゲートは第３のトランジスタのゲートと電気的に接続され、第５のトランジスタのソースまたはドレインの一方は、第６のトランジスタのソースまたはドレインの一方と電気的に接続されている構成としてもよい。
第３および第４のトランジスタは、チャネル形成領域にシリコンを有することが好ましい。
第３の回路は、電流源回路と、第７のトランジスタと、第８のトランジスタと、第９のトランジスタと、第２の容量素子と、抵抗素子と、を有し、電流源回路は、第１の配線と電気的に接続され、第１の配線は、第２の容量素子の一方の電極と電気的に接続され、第２の容量素子の一方の電極は、抵抗素子の一方の電極と電気的に接続され、第２の容量素子の他方の電極は、第７のトランジスタのソースまたはドレインの一方と電気的に接続され、第７のトランジスタのソースまたはドレインの一方は、第８のトランジスタのゲートと電気的に接続され、第８のトランジスタのソースまたはドレインの一方は第９のトランジスタのソースまたはドレインの一方と電気的に接続される構成とすることができる。
第７乃至第９のトランジスタは、チャネル形成領域にシリコンを有することが好ましい。
金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。
光電変換素子は、セレンまたはセレンを含む化合物を有することが好ましい。
本発明の一態様を用いることで、画像処理を行うことができる撮像装置を提供することができる。または、取得した画像データの認識を行うことができる撮像装置を提供することができる。または、取得した画像データの圧縮を行うことができる撮像装置を提供することができる。
または、低消費電力の撮像装置を提供することができる。または、高感度の撮像が行える撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。または、上記撮像装置の駆動方法を提供することができる。または、新規な半導体装置などを提供することができる。
撮像装置を説明するブロック図。 画素ブロック２００を説明する図。 画素１００および参照画素１５０を説明する図。 参照画素１５０を説明する図。 電流源回路２１０を説明する図。 画素ブロック２００の動作を説明するタイミングチャート。 画素１００および画素ブロック２００を説明する図。 画素ブロック２００が出力する信号および回路３０２が出力する信号を説明する図。 回路３０２（ニューラルネットワーク）を説明する図。 回路３０２が有する画素を説明する図。 ニューラルネットワークの構成例を示す図。 回路３０１および画素１００を説明する図。 撮像装置の画素の構成を説明する図。 撮像装置の画素の構成を説明する図。 撮像装置の画素の構成を説明する図。 撮像装置の画素の構成を説明する図。 撮像装置の画素の構成を説明する図。 撮像装置を収めたパッケージ、モジュールの斜視図。 電子機器を説明する図。 画素回路を説明する図。 画素アレイのブロック図。 演算結果を説明する図。 画素に入力する重み係数を説明する図。 画素の出力を説明する図。 パターン抽出に用いた画像および画素に入力する重み係数を説明する図。 パターン抽出結果を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
本発明の一態様は、画像認識などの付加機能を備えた撮像装置である。当該撮像装置は、撮像動作で取得したアナログデータ（画像データ）を画素に保持し、当該アナログデータと任意の重み係数とを乗じたデータから２値データを取り出すことができる。
当該２値データをニューラルネットワークなどに取り込むことで、画像認識などの処理を行うことができる。膨大な画像データをアナログデータの状態で画素に保持することができるため、効率良く処理を行うことができる。
図１は、本発明の一態様の撮像装置を説明するブロック図である。撮像装置は、画素アレイ３００と、回路３０１と、回路３０２と、回路３０３と、回路３０４と、回路３０５を有する。なお、回路３０１乃至回路３０５は、単一の回路構成に限らず、複数の回路で構成される場合がある。
画素アレイ３００は、複数の画素ブロック２００を有する。画素ブロック２００は、図２に示すように、マトリクス状に配置された複数の画素と、回路２０１を有する。
当該複数の画素のうち、いずれかの１列を参照画素１５０とし、それ以外は画素１００とする。画素１００では画像データを取得することができ、参照画素１５０ではリセット時の信号を出力することができる。なお、図２においては、一例として画素数を２×３としているが、これに限らない。ただし、参照画素は行数分設けることが好ましい。
画素ブロック２００は積和演算回路として動作し、回路２０１は、画素１００および参照画素１５０から出力された信号から画像データと重み係数との積を抽出する機能を有する。
画素１００は、図３に示すように、光電変換素子１０１と、トランジスタ１０２と、トランジスタ１０３と、容量素子１０４と、トランジスタ１０５と、トランジスタ１０６を有することができる。また、参照画素１５０もほぼ同様の構成とすることができる。以下では画素１００の説明を主とし、参照画素１５０については、画素１００と異なる部分のみ説明を行う。
光電変換素子１０１の一方の電極は、トランジスタ１０２のソースまたはドレインの一方と電気的に接続される。トランジスタ１０２のソースまたはドレインの他方は、トランジスタ１０３のソースまたはドレインの一方と電気的に接続される。トランジスタ１０３のソースまたはドレインの一方は、容量素子１０４の一方の電極と電気的に接続される。容量素子１０４の一方の電極は、トランジスタ１０５のゲートと電気的に接続される。容量素子１０４の他方の電極は、トランジスタ１０６のソースまたはドレインの一方と電気的に接続される。
光電変換素子１０１の他方の電極は、配線１１４と電気的に接続される。トランジスタ１０２のゲートは、配線１１６と電気的に接続される。トランジスタ１０３のソースまたはドレインの他方は、配線１１５に電気的に接続される。トランジスタ１０３のゲートは、配線１１７と電気的に接続される。トランジスタ１０５のソースまたはドレインの一方は、配線１１３と電気的に接続される。トランジスタ１０５のソースまたはドレインの他方は、ＧＮＤ配線などと電気的に接続される。トランジスタ１０６のソースまたはドレインの他方は、配線１１１ａと電気的に接続される。トランジスタ１０６のゲートは、配線１１２と電気的に接続される。
なお、参照画素１５０においては、トランジスタ１０６のソースまたはドレインの他方が配線１１１ｂと電気的に接続される点、およびトランジスタ１０５のソースまたはドレインの一方が配線１５３と電気的に接続される点が画素１００と異なる。
ここで、トランジスタ１０２のソースまたはドレインの他方と、トランジスタ１０３のソースまたはドレインの一方と、容量素子１０４の一方の電極と、トランジスタ１０５のゲートとの電気的な接続点をノードＮとする。
配線１１４、１１５は、電源線としての機能を有することができる。例えば、配線１１４は高電位電源線、配線１１５は低電位電源線として機能させることができる。配線１１２、１１６、１１７は、各トランジスタの導通を制御する信号線として機能させることができる。配線１１１ａ、１１１ｂは、画素１００に重み係数に相当する電位を供給するための信号線として機能させることができる。配線１１３は、画素１００と回路２０１とを電気的に接続する配線として機能させることができる。配線１５３は、参照画素１５０と回路２０１とを電気的に接続する配線として機能させることができる。
なお、配線１１３には、増幅回路やゲイン調整回路が電気的に接続されていてもよい。
光電変換素子１０１としては、フォトダイオードを用いることができる。低照度時の光検出感度を高めたい場合は、アバランシェフォトダイオードを用いることが好ましい。
なお、参照画素１５０においては、光電変換素子１０１を寄与させずに信号を生成するため、図４（Ａ）に示すように参照画素１５０上に遮光層１５１を設けることが好ましい。または、図４（Ｂ）に示すように、光電変換素子１０１を設けない構成であってもよい。または、図３に示す構成であって、常にトランジスタ１０３を導通させている状態（リセット状態）としてもよい。
トランジスタ１０２は、ノードＮの電位を制御する機能を有することができる。トランジスタ１０３はノードＮの電位を初期化する機能を有することができる。トランジスタ１０５は、ノードＮの電位に応じて回路２０１が流す電流を制御する機能を有することができる。トランジスタ１０６は、ノードＮに重み係数に相当する電位を供給する機能を有することができる。
光電変換素子１０１にアバランシェフォトダイオードを用いる場合は、高電圧を印加することがあり、光電変換素子１０１と接続されるトランジスタには高耐圧のトランジスタを用いることが好ましい。高耐圧のトランジスタには、例えば、チャネル形成領域に金属酸化物を用いたトランジスタ（以下、ＯＳトランジスタ）などを用いることができる。具体的には、トランジスタ１０２およびトランジスタ１０３にＯＳトランジスタを適用することが好ましい。
また、ＯＳトランジスタはオフ電流が極めて低い特性も有する。トランジスタ１０２、１０３にＯＳトランジスタを用いることによって、ノードＮで電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。また、ノードＮに画像データを保持させつつ、当該画像データを用いた複数回の演算を行うこともできる。
一方、トランジスタ１０５は、増幅特性が優れていることが望まれる。また、トランジスタ１０６は頻繁にオンオフが繰り返されることがあるため、高速動作が可能な移動度が高いトランジスタであることが好ましい。したがって、トランジスタ１０５、１０６には、シリコンをチャネル形成領域に用いたトランジスタ（以下、Ｓｉトランジスタ）を適用することが好ましい。
なお、上記に限らず、ＯＳトランジスタおよびＳｉトランジスタを任意に組み合わせて適用してもよい。また、全てのトランジスタをＯＳトランジスタまたはＳｉトランジスタとしてもよい。
画素１００におけるノードＮの電位は、リセット電位と光電変換素子１０１による光電変換で生成される電位（画像データ）とが加算された電位と、配線１１１ａから供給される重み係数に相当する電位との容量結合で確定される。すなわち、トランジスタ１０５が出力する信号には、画像データと任意の重み係数との積が含まれる。
参照画素１５０におけるノードＮの電位は、配線１１５から供給されるリセット電位と、配線１１１ｂから供給される重み係数に相当する電位との容量結合で確定される。
図２に示すように、各画素１００は配線１１３で互いに電気的に接続され、各参照画素１５０は配線１５３で互いに電気的に接続されている。したがって、回路２０１は、各画素１００のトランジスタ１０５が出力する信号の和、および各参照画素１５０のトランジスタ１０５が出力する信号の和を用いて演算を行う。
回路２０１は、電流源回路２１０と、容量素子２０２と、トランジスタ２０３と、トランジスタ２０４と、トランジスタ２０５と、トランジスタ２０６と、抵抗素子２０７を有する。
電流源回路２１０は、容量素子２０２の一方の電極と電気的に接続される。容量素子２０２の他方の電極は、トランジスタ２０３のソースまたはドレインの一方と電気的に接続される。トランジスタ２０３のソースまたはドレインの他方は、トランジスタ２０４のゲートと電気的に接続される。トランジスタ２０４のソースまたはドレインの一方は、トランジスタ２０５のソースまたはドレインの一方と電気的に接続される。トランジスタ２０５のソースまたはドレインの一方は、トランジスタ２０６のソースまたはドレインの一方と電気的に接続される。抵抗素子２０７の一方の電極は、容量素子２０２の一方の電極と電気的に接続される。
電流源回路２１０は、配線１１３および配線１５３と電気的に接続される。トランジスタ２０３のソースまたはドレインの他方は、配線２１８と電気的に接続される。トランジスタ２０４のソースまたはドレインの他方は、配線２１９と電気的に接続される。トランジスタ２０５のソースまたはドレインの他方は、ＧＮＤ配線などの基準電源線と電気的に接続される。トランジスタ２０６のソースまたはドレインの他方は、配線２１２と電気的に接続される。抵抗素子２０７の他方の電極は、ＧＮＤ配線などの基準電源線と電気的に接続される。
配線２１９は、電源線としての機能を有することができる。例えば、配線２１９は、高電位電源線として機能させることができる。配線２１８は、読み出し用の専用電位を供給する配線としての機能を有することができる。配線２１３、２１４、２１５、２１６は、各トランジスタの導通を制御する信号線として機能させることができる。
トランジスタ２０３は、配線２１１の電位を配線２１８の電位にリセットする機能を有することができる。トランジスタ２０４、２０５は、ソースフォロア回路としての機能を有することができる。トランジスタ２０６は、画素ブロック２００を選択する機能を有することができる。
電流源回路２１０は、例えば、図５（Ａ）に示す構成とすることができる。図５（Ａ）は、ｎ−ｃｈ型トランジスタを用いた構成であり、トランジスタ２５３の出力側がトランジスタ２５４のゲート、トランジスタ２５４のドレイン、およびトランジスタ２２４のゲートと電気的に接続された構成となっている。当該構成によりトランジスタ２５４およびトランジスタ２２４はカレントミラー回路として作用する。信号線ＦＧ、ＦＧＲＥＦには任意の信号電位が供給され、配線２１４を“Ｈ”とすることで配線１１３および配線１５３には定電流を供給することができる。当該構成では、各トランジスタにＯＳトランジスタおよびＳｉトランジスタの一方または両方を用いることができる。
なお、電流源回路２１０が有する回路２２０は、図５（Ｂ）に示すようにｐ−ｃｈ型トランジスタを用いた構成であってもよい。トランジスタ２６２の出力側がトランジスタ２６２のゲート、およびトランジスタ２６１のゲートと電気的に接続された構成となっている。当該構成では、トランジスタ２６１、２６２にＳｉトランジスタを用いることが好ましい。
回路２０１では、画像データ（電位Ｘ）と重み係数（電位Ｗ）との積以外のオフセット成分を除去し、目的のＷＸを抽出することができる。電流源回路２１０として図５（Ａ）に示す回路を用いた場合のＷＸ抽出の流れは以下の通りである。
まず、回路２０１において、トランジスタ２０３を導通状態とし、配線２１８から配線２１１に電位Ｖｒを書き込む。ここで電位Ｖｒは、読み出し動作に用いる基準電位である。
このとき、画素１００のノードＮには、光電変換により電位Ｘが書き込まれているとする。また、配線１１１ａ、１１１ｂから書き込まれる重み係数は０とする。
したがって、参照画素１５０に流れる電流（ＩＲＥＦ）の合計は、ｋΣ（０−Ｖｔｈ）２となる。ここで、ｋは定数、Ｖｔｈはトランジスタ１０５のしきい値電圧である。
電流源回路２１０に流れる電流ＩＣＭ０（重み０のときのＩＣＭ）は、ＩＣＭ０＝ＩＣＲＥＦ０（重み０のときのＩＣＲＥＦ）−ｋΣ（０−Ｖｔｈ）２となる。
画素１００に流れる電流（Ｉｐ）の合計は、ｋΣ（Ｘ−Ｖｔｈ）２となる。
抵抗素子２０７に流れる電流ＩＲ０（重み０のときのＩＲ）は、ＩＲ０＝ＩＣ−ＩＣＭ０−ｋΣ（Ｘ−Ｖｔｈ）２となる。すなわち、ＩＲ０＝ＩＣ−ＩＣＲＥＦ０＋ｋΣ（０−Ｖｔｈ）２−ｋΣ（Ｘ−Ｖｔｈ）２となる。
そして、トランジスタ２０３を非導通状態とし、配線２１１に電位Ｖｒを保持した後に画素１００に配線１１１ａ、１１１ｂから画素１００および参照画素１５０に重み係数Ｗを書き込む。
このとき、参照画素１５０に流れる電流（ＩＲＥＦ）の合計は、ｋΣ（Ｗ−Ｖｔｈ）２となる。
画素１００に流れる電流（Ｉｐ）の合計は、ｋΣ（Ｗ＋Ｘ−Ｖｔｈ）２となる。
抵抗素子２０７に流れる電流ＩＲは、ＩＲ＝ＩＣ−ＩＣＭ−ｋΣ（Ｗ＋Ｘ−Ｖｔｈ）２となる。すなわち、ＩＲ＝ＩＣ−ＩＣＲＥＦ＋ｋΣ（Ｗ−Ｖｔｈ）２−ｋΣ（Ｗ＋Ｘ−Ｖｔｈ）２となる。
ここで、ＩＲ０とＩＲの差分をとると、ＩＲ０−ＩＲ＝ｋΣ（Ｖｈｔ２−（Ｘ−Ｖｔｈ）２−（Ｗ−Ｖｔｈ）２＋（Ｗ＋Ｘ−Ｖｔｈ）２）＝ｋΣ（２ＷＸ）となる。すなわち、オフセット成分が除かれ、ＷＸからなる項を抽出することができる。
抵抗素子２０７に流れる電流がＩＲ０であるときに配線２１１に電位Ｖｒを保持し、その後、抵抗素子２０７に流れる電流をＩＲに変化させれば、容量素子２０２の容量結合によりその差分が配線２１１に付加される。すなわち、既知の基準電位であるＶｒとＷＸの要素を有する電位との和がトランジスタ２０４のゲート電位となり、トランジスタ２０６を導通させることで、配線２１２にオフセット成分を除いた信号を出力することができる。
図６は、画素ブロック２００の動作を説明するタイミングチャートである。なお、便宜的に各信号が変換するタイミングをあわせて図示しているが、実際には回路内部の遅延を考慮してずらすことが好ましい。
まず、期間Ｔ１に配線１１７の電位を“Ｈ”、配線１１６の電位を“Ｈ”とし、画素１００および参照画素１５０のノードＮをリセット電位とする。また、配線１１１の電位を“Ｌ”、配線１１２＿１乃至１１２＿４（１乃至４行目の配線１１２に相当）を“Ｈ”とし、重み係数０を書き込む。
期間Ｔ２まで配線１１６の電位を“Ｈ”に維持し、光電変換素子１０１の光電変換によりノードＮに電位Ｘ（画像データ）を書き込む。
期間Ｔ３に配線２１４＿１（１行目の配線２１４）、配線２１５＿１（１行目の配線２１５）、配線２１４＿２（２行目の配線２１４）、配線２１５＿２（２行目の配線２１５）、配線２１６を“Ｈ”とし、配線２１１に電位Ｖｒを書き込む。
期間Ｔ４において、配線１１１の電位を重み係数Ｗ１１１に相当する電位とし、配線１１２＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮに重み係数Ｗ１１１を書き込む。
期間Ｔ５において、配線１１１の電位を重み係数Ｗ１１２に相当する電位とし、配線１１２＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮに重み係数Ｗ１１２を書き込む。
期間Ｔ６において、配線２１３＿１（１行目の配線２１３）、配線２１４＿１、配線２１５＿１を“Ｈ”とすることで、１行目の画素ブロック２００の回路２０１からオフセット成分を除いた信号を出力する。
以降、上記と同様の動作を繰り返し、期間Ｔ７、Ｔ８、Ｔ９では、２行目の画素ブロック２００の画素１００に任意の重み係数を乗じた信号を出力する。また、期間Ｔ１０、Ｔ１１、Ｔ１２では、１行目の画素ブロック２００の画素１００にＴ４、Ｔ５とは異なる重み係数を乗じた信号を出力する。
なお、画素ブロック２００では、隣り合う画素ブロック２００同士で画素１００を共有してもよい。例えば、画素１００においては、図７（Ａ）に示すように、トランジスタ１０５と同様の出力が可能なトランジスタ１０７を設ける。トランジスタ１０７のゲートはトランジスタ１０５と電気的に接続され、ソースまたはドレインの一方は配線１１８と電気的に接続される。
配線１１８は、隣り合う画素ブロックの回路２０１との電気的な接続に利用される。図７（Ｂ）は、隣り合う画素ブロック２００（画素ブロック２００ａ、２００ｂ）における画素１００（画素１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ、１００ｈ）と回路２０１（回路２０１ａ、２０１ｂ）との接続の形態を示す図である。なお、図７（Ｂ）においては、参照画素１５０を省略して図示している。
画素ブロック２００ａにおいて、画素１００ａ、１００ｂ、１００ｃ、１００ｄは、配線１１３を介して回路２０１ａと電気的に接続される。また、画素１００ｅおよび１００ｇは、配線１１８を介して回路２０１ａと電気的に接続される。
画素ブロック２００ｂにおいて、画素１００ｅ、１００ｆ、１００ｇ、１００ｈは、配線１１３を介して回路２０１ｂと電気的に接続される。また、画素１００ｂおよび１００ｄは、配線１１８を介して回路２０１ｂと電気的に接続される。
つまり、画素ブロック２００ａおよび画素ブロック２００ｂにおいては、画素１００ｂ、１００ｄ、１００ｅ、１００ｇを共有しているといえる。このような形態とすることで、画素ブロック２００間のネットワークを密にすることができ、画像解析などの精度を向上させることができる。
重み係数は、図１に示す回路３０５から配線１１１に出力することができ、フレーム期間内に１回以上重み係数を書き換えることが好ましい。回路３０５としてはデコーダを用いることができる。また、回路３０５は、Ｄ／ＡコンバータやＳＲＡＭを有していてもよい。また、重み係数を入力する画素の選択は、回路３０４から配線１１２に信号を出力することで行う。回路３０４は、デコーダのほか、シフトレジスタであってもよい。
また、回路２０１の各トランジスタに接続される配線２１３、２１５、２１６等には、回路３０３から信号を出力することができる。回路３０３には、デコーダまたはシフトレジスタを用いることができる。
図８（Ａ）は、画素ブロック２００から出力される信号を説明する図である。なお、図８（Ａ）では説明を簡潔にするため、画素アレイ３００が４つの画素ブロック２００（画素ブロック２００ｃ、画素ブロック２００ｄ、画素ブロック２００ｅ、画素ブロック２００ｆ）からなり、それぞれの画素ブロック２００が４つの画素１００を有する例とする。
信号の生成については画素ブロック２００ｃを一例として説明するが、画素ブロック２００ｄ、２００ｅ、２００ｆも同様の動作をともなって信号を出力することができる。
画素ブロック２００ｃにおいて、各画素１００には、それぞれｐ１１、ｐ１２、ｐ２１、ｐ２２の画像データがノードＮに保持されている。各画素１００にはそれぞれ重み係数（Ｗ１１１、Ｗ１１２、Ｗ１２１、Ｗ１２２）が入力され、配線２１２＿１（１列目の配線２１２）に積和演算の結果であるｈ１１１が出力される。ここで、ｈ１１１＝ｐ１１×Ｗ１１１＋ｐ１２×Ｗ１１２＋ｐ２１×Ｗ１２１＋ｐ２２×Ｗ１２２である。なお、重み係数は全て異なるとは限らず、複数の画素１００に同じ値が入力される場合もある。
並行して上記同様の過程を経て、画素ブロック２００ｄから配線２１２＿２（２列目の配線２１２）に積和演算の結果であるｈ１２１が出力され、画素ブロック２００の１行目の出力が完了する。
続いて、画素ブロック２００の２行目において上記同様の過程を経て、画素ブロック２００ｅから配線２１２＿１に積和演算の結果であるｈ１１２が出力される。また、並行して、画素ブロック２００ｆから配線２１２＿２に積和演算の結果であるｈ１２２が出力され、画素ブロック２００の２行目の出力が完了する。
さらに、画素ブロック２００の１行目において重み係数を変化させ、上記同様の過程を経ることで、ｈ２１１、ｈ２２１を出力することができる。また、画素ブロック２００の２行目において重み係数を変化させ、上記同様の過程を経ることで、ｈ２１２、ｈ２２２を出力することができる。以上の動作を必要に応じて繰り返す。
配線２１２＿１、２１２＿２に出力される積和演算結果のデータは、図８（Ｂ）に示すように回路３０１に順次入力される。回路３０１は活性化関数の演算を行う回路であり、例えばコンパレータ回路を用いることができる。コンパレータ回路では、入力されたデータと、設定されたしきい値とを比較した結果を２値データとして出力する。すなわち、画素ブロック２００および回路３０１はニューラルネットワークの一部の要素として作用することができる。
また、画素ブロック２００が出力するデータは複数ビットの画像データに相当するが、回路３０１で２値化することから、画像データを圧縮しているともいえる。
回路３０１で２値化されたデータ（ｈ１１１’、ｈ１２１’、ｈ１１２’、ｈ１２２’、ｈ２１１’、ｈ２２１’、ｈ２１２’、ｈ２２２’）は、回路３０２に順次入力される。
回路３０２は、例えばラッチ回路およびシフトレジスタなどを有する構成とすることができる。当該構成によって、パラレルシリアル変換を行うことができ、図８（Ｂ）に示すように並行して入力されたデータを配線３１１にシリアルデータとして出力することができる。配線３１１の接続先は限定されない。例えば、ニューラルネットワーク、記憶装置、通信装置などと接続することができる。
また、図９に示すように、回路３０２はニューラルネットワークを有していてもよい。当該ニューラルネットワークは、マトリクス状に配置されたメモリセルを有し、各メモリセルには重み係数が保持されている。回路３０１から出力されたデータは行方向のセルにそれぞれ入力され、列方向に積和演算を行うことができる。なお、図９に示すメモリセルの数は一例であり、限定されない。
図９に示すニューラルネットワークは、マトリクス状に設置されたメモリセル３２０および参照メモリセル３２５と、回路３４０と、回路３５０と、回路３６０と、回路３６０と、回路３７０を有する。
図１０にメモリセル３２０および参照メモリセル３２５の一例を示す。参照メモリセル３２５は、任意の一列に設けられる。メモリセル３２０および参照メモリセル３２５は同様の構成を有し、トランジスタ１６１と、トランジスタ１６２と、容量素子１６３と、を有する。
トランジスタ１６１のソースまたはドレインの一方は、トランジスタ１６２のゲートと電気的に接続される。トランジスタ１６２のゲートは、容量素子１６３の一方の電極と電気的に接続される。ここで、トランジスタ１６１のソースまたはドレインの一方、トランジスタ１６２のゲート、容量素子１６３の一方の電極が接続される点をノードＮＭとする。
トランジスタ１６１のゲートは、配線ＷＬと電気的に接続される。容量素子１６３の他方の電極は、配線ＲＷと電気的に接続される。トランジスタ１６２のソースまたはドレインの一方は、ＧＮＤ配線等の基準電位配線と電気的に接続される。
メモリセル３２０において、トランジスタ１６１のソースまたはドレインの他方は、配線ＷＤと電気的に接続される。トランジスタ１６２のソースまたはドレインの他方は、配線ＢＬと電気的に接続される。
参照メモリセル３２５において、トランジスタ１６１のソースまたはドレインの他方は、配線ＷＤｒｅｆと電気的に接続される。トランジスタ１６２のソースまたはドレインの他方は、配線ＢＬｒｅｆと電気的に接続される。
配線ＷＬは、回路３３０と電気的に接続される。回路３３０にはデコーダまたはシフトレジスタなどを用いることができる。
配線ＲＷは、回路３０１と電気的に接続される。各メモリセルには、回路３０１から配線３１１＿１および配線３１１＿２に出力された２値のデータが書き込まれる。
配線ＷＤおよび配線ＷＤｒｅｆは、回路３４０と電気的に接続される。回路３４０には、デコーダまたはシフトレジスタなどを用いることができる。また、回路３４０は、Ｄ／ＡコンバータやＳＲＡＭを有していてもよい。回路３４０は、ノードＮＭに書き込まれる重み係数を出力することができる。
配線ＢＬおよび配線ＢＬｒｅｆは、回路３５０および回路３６０と電気的に接続される。回路３５０は電流源回路であり、電流源回路２１０と同等の構成とすることができる。回路３６０は、電流源回路２１０を除いた回路２０１と同等の構成とすることができる。回路３５０および回路３６０により、積和演算結果からオフセット成分を除いた信号を得ることができる。
回路３６０は、回路３７０と電気的に接続される。回路３７０は回路３０１と同等の構成とすることができ、活性化関数回路とも換言できる。活性化関数回路は、回路３６０から入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路によって変換された信号は、出力データとして外部に出力される。
図１１（Ａ）に示すように、ニューラルネットワークＮＮは、入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬは、それぞれ１または複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともできる。また、ディープニューラルネットワークを用いた学習は、深層学習と呼ぶこともできる。
入力層ＩＬの各ニューロンには、入力データが入力される。中間層ＨＬの各ニューロンには、前層または後層のニューロンの出力信号が入力される。出力層ＯＬの各ニューロンには、前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
図１１（Ｂ）に、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニューロンＮにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ＋ｂ）が出力される。
このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。
本発明の一態様では、ハードウェアとしてアナログ回路を用いて積和演算を行う。積和演算回路にアナログ回路を用いる場合、積和演算回路の回路規模の縮小、または、メモリへのアクセス回数の減少による処理速度の向上および消費電力の低減を図ることができる。
積和演算回路は、ＯＳトランジスタを有する構成とすることが好ましい。ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回路のアナログメモリを構成するトランジスタとして好適である。なお、ＳｉトランジスタとＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。
上記においては、本発明の一態様の撮像装置において、撮像した画像データの加工処理について説明したが、画像データを加工せずに取り出すこともできる。
例えば、図８（Ａ）の画素ブロック２００ｃにおいて、前述した説明ではデータｐ１１、ｐ１２、ｐ２１、ｐ２２の和が出力されることになるが、いずれか一つの画素１００に乗ずる重み係数を１とし、その他の画素１００に乗ずる重み係数を０とすることで、１つの画素１００の画像データを取り出すことができる。また、重み係数を１とする画素１００を順次選択することで、全ての画素１００から画像データを取り出すことができる。
回路２０１からＷＸを抽出する流れの説明で示したように、ＩＲ０とＩＲの差分をとることでＷＸからなる項を抽出することができる。ここで、重み係数を０とした場合は、その画素１００から出力される信号が相殺されることから、重み係数を１とした画素１００のみの信号を取得することができる。なお、解像度が許容できれば、全ての画素１００の重み係数を１として画像データを取り出してもよい。
このとき、回路３０１は、図１２（Ａ）に示すようにコンパレータとスイッチを並列とし、その出力を選択できる構成とすることが好ましい。画像処理を行う場合では、画素ブロック２００から出力された信号はコンパレータに入力し、２値化した信号を回路３０２に出力する。画像データを取得する場合は、画素ブロック２００から出力された信号はスイッチを介した経路にて回路３０２に出力する。このとき、回路３０２には、Ａ／Ｄコンバータが設けられていてもよい。
または、図１２（Ｂ）に示すように、回路３０１の構成をコンパレータと選択回路とし、その出力を回路３０２または回路３０６とする構成としてもよい。回路３０６にはカウンター回路を用いることができる。コンパレータとカウンター回路でＡ／Ｄコンバータを構成することができる。なお、回路３０６は、回路３０２に設けられていてもよい。
または、図１２（Ｃ）に示すように、画素１００にトランジスタ１０８およびトランジスタ１０９を設ける構成としてもよい。トランジスタ１０８は、ノードＮの電位に応じた信号（画像データ）を出力する機能を有することができる。トランジスタ１０９は、画素１００を選択する機能を有することができる。
トランジスタ１０８のゲートは、容量素子１０４の一方の電極と電気的に接続される。トランジスタ１０８のソースまたはドレインの一方は、トランジスタ１０９のソースまたはドレインの一方と電気的に接続される。トランジスタ１０８のソースまたはドレインの他方は、配線１２１と電気的に接続される。トランジスタ１０９のゲートは、配線１１９と電気的に接続される。トランジスタ１０９のソースまたはドレインの他方は、配線１２０と電気的に接続される。
配線１１９はトランジスタ１０９の導通を制御する信号線としての機能を有することができる。配線１２０は出力線としての機能を有することができる。配線１２１は、電源線としての機能を有することができ、例えば高電位電源線とすることができる。
配線１２０は、相関二重サンプリング回路（ＣＤＳ回路）およびＡ／Ｄコンバータと電気的に接続することができる。または、さらにスイッチを介して配線１１３と電気的に接続する構成としてもよい。この場合、トランジスタ１０５の出力とトランジスタ１０８の出力とを選択的に回路２０１に入力することができる。トランジスタ１０８の出力を選択した場合は、回路３０１を図１２（Ａ）、（Ｂ）に示す構成とすることで、画像データを取得することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の撮像装置の構成例などについて説明する。
図１３（Ａ）に、撮像装置が有する画素の構成を例示する。図１３（Ａ）に示す画素は、層５６１および層５６２の積層構成である例である。
層５６１は、光電変換素子１０１を有する。光電変換素子１０１は、図１３（Ｃ）に示すように層５６５ａと、層５６５ｂと、層５６５ｃとの積層とすることができる。
図１３（Ｃ）に示す光電変換素子１０１はｐｎ接合型フォトダイオードであり、例えば、層５６５ａにｐ＋型半導体、層５６５ｂにｎ型半導体、層５６５ｃにｎ＋型半導体を用いることができる。または、層５６５ａにｎ＋型半導体、層５６５ｂにｐ型半導体、層５６５ｃにｐ＋型半導体を用いてもよい。または、層５６５ｂをｉ型半導体としたｐｉｎ接合型フォトダイオードであってもよい。
上記ｐｎ接合型フォトダイオードまたはｐｉｎ接合型フォトダイオードは、単結晶シリコンを用いて形成することができる。また、ｐｉｎ接合型フォトダイオードとしては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの薄膜を用いて形成することもできる。
また、層５６１が有する光電変換素子１０１は、図１３（Ｄ）に示すように、層５６６ａと、層５６６ｂと、層５６６ｃ、層５６６ｄとの積層としてもよい。図１３（Ｄ）に示す光電変換素子１０１はアバランシェフォトダイオードの一例であり、層５６６ａ、層５６６ｄは電極に相当し、層５６６ｂ、５６６ｃは光電変換部に相当する。
層５６６ａは、低抵抗の金属層などとすることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。
層５６６ｄは、可視光に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム−錫酸化物、ガリウム−亜鉛酸化物、インジウム−ガリウム−亜鉛酸化物、またはグラフェンなどを用いることができる。なお、層５６６ｄを省く構成とすることもできる。
光電変換部の層５６６ｂ、５６６ｃは、例えばセレン系材料を光電変換層としたｐｎ接合型フォトダイオードの構成とするができる。層５６６ｂとしてはｐ型半導体であるセレン系材料を用い、層５６６ｃとしてはｎ型半導体であるガリウム酸化物などを用いることが好ましい。
セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ増倍を利用することにより、入射される光量に対する電子の増幅を大きくすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層を薄膜で作製できるなどの生産上の利点を有する。セレン系材料の薄膜は、真空蒸着法またはスパッタ法などを用いて形成することができる。
セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。
ｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。また、これらの材料は正孔注入阻止層としての機能も有し、暗電流を小さくすることもできる。
図１３（Ａ）に示す層５６２としては、例えばシリコン基板を用いることができる。当該シリコン基板は、Ｓｉトランジスタ等を有する。当該Ｓｉトランジスタを用いて、画素回路の他、当該画素回路を駆動する回路、画像信号の読み出し回路、画像処理回路等を設けることができる。具体的には、実施の形態１で説明した周辺回路（画素１００および参照画素１５０、回路２０１、および回路３０１乃至３０５など）が有する一部または全てのトランジスタを層５６２に設けることができる。
また、画素は、図１３（Ｂ）に示すように層５６１、層５６３および層５６２の積層構成を有していてもよい。
層５６３は、ＯＳトランジスタ（例えば、画素１００のトランジスタ１０２、１０３など）を有することができる。このとき、層５６２は、Ｓｉトランジスタ（例えば、画素１００のトランジスタ１０５、１０６など）を有することが好ましい。また、実施の形態１で説明した周辺回路が有する一部のトランジスタを層５６３に設けてもよい。
当該構成とすることで、画素回路を構成する要素および周辺回路を複数の層に分散させ、当該要素同士または当該要素と当該周辺回路を重ねて設けることができるため、撮像装置の面積を小さくすることができる。なお、図１３（Ｂ）の構成において、層５６２を支持基板とし、層５６１および層５６３に画素１００および周辺回路を設けてもよい。
ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＣ−ＯＳなどを用いることができる。
半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。
半導体層を構成する酸化物半導体がＩｎ−Ｍ−Ｚｎ系酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。これにより不純物濃度が低く、欠陥準位密度が低いため、安定な特性を有する酸化物半導体であるといえる。
なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、または、Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　ａｎｄ　Ａ−Ｂ−ｐｌａｎｅ　Ａｎｃｈｏｒｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。
以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ　ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ−ＯＳは、様々な半導体装置の構成材料として適している。
図１４（Ａ）は、図１３（Ａ）に示す画素の断面の一例を説明する図である。層５６１は光電変換素子１０１として、シリコンを光電変換層とするｐｎ接合型フォトダイオードを有する。層５６２はＳｉトランジスタを有し、図１４（Ａ）では画素回路を構成するトランジスタ１０２、１０５を例示する。
光電変換素子１０１において、層５６５ａはｐ＋型領域、層５６５ｂはｎ型領域、層５６５ｃはｎ＋型領域とすることができる。また、層５６５ｂには、電源線と層５６５ｃとを接続するための領域５３６が設けられる。例えば、領域５３６はｐ＋型領域とすることができる。
図１４（Ａ）において、Ｓｉトランジスタはシリコン基板５４０にチャネル形成領域を有するプレーナー型の構成を示しているが、図１６（Ａ）、（Ｂ）に示すように、シリコン基板５４０にフィン型の半導体層を有する構成であってもよい。図１６（Ａ）はチャネル長方向の断面、図１６（Ｂ）はチャネル幅方向の断面に相当する。
または、図１６（Ｃ）に示すように、シリコン薄膜の半導体層５４５を有するトランジスタであってもよい。半導体層５４５は、例えば、シリコン基板５４０上の絶縁層５４６上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ））とすることができる。
ここで、図１４（Ａ）では、層５６１が有する要素と層５６２が有する要素との電気的な接続を貼り合わせ技術で得る構成例を示している。
層５６１には、絶縁層５４２、導電層５３３および導電層５３４が設けられる。導電層５３３および導電層５３４は、絶縁層５４２に埋設された領域を有する。導電層５３３は、層５６５ａと電気的に接続される。導電層５３４は、領域５３６と電気的に接続される。また、絶縁層５４２、導電層５３３および導電層５３４の表面は、それぞれ高さが一致するように平坦化されている。
層５６２には、絶縁層５４１、導電層５３１および導電層５３２が設けられる。導電層５３１および導電層５３２は、絶縁層５４１に埋設された領域を有する。導電層５３１は、電源線と電気的に接続される。導電層５３２は、トランジスタ１０２のソースまたはドレインと電気的に接続される。また、絶縁層５４１、導電層５３１および導電層５３２の表面は、それぞれ高さが一致するように平坦化されている。
ここで、導電層５３１および導電層５３３は、主成分が同一の金属元素であることが好ましい。導電層５３２および導電層５３４は、主成分が同一の金属元素であることが好ましい。また、絶縁層５４１および絶縁層５４２は、同一の成分で構成されていることが好ましい。
例えば、導電層５３１、５３２、５３３、５３４には、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、ＰｔまたはＡｕなどを用いることができる。接合のしやすさから、好ましくはＣｕ、Ａｌ、Ｗ、またはＡｕを用いる。また、絶縁層５４１、５４２には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。
つまり、導電層５３１および導電層５３３の組み合わせと、導電層５３２および導電層５３４の組み合わせのそれぞれに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層５４１および絶縁層５４２のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層５６１と層５６２の境を接合位置とする、貼り合わせを行うことができる。
当該貼り合わせによって、導電層５３１および導電層５３３の組み合わせと、導電層５３２および導電層５３４の組み合わせのそれぞれの電気的な接続を得ることができる。また、絶縁層５４１および絶縁層５４２の機械的な強度を有する接続を得ることができる。
金属層同士の接合には、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
層５６１と、層５６２を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面をＡｕなどの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
図１４（Ｂ）は、図１３（Ａ）に示す画素の層５６１にセレン系材料を光電変換層とするｐｎ接合型フォトダイオードを用いた場合の断面図である。一方の電極として層５６６ａと、光電変換層として層５６６ｂ、５６６ｃと、他方の電極として層５６６ｄを有する。
この場合、層５６１は、層５６２上に直接形成することができる。層５６６ａは、トランジスタ１０２のソースまたはドレインと電気的に接続される。層５６６ｄは、領域５３６を介して電源線と電気的に接続される。
図１５（Ａ）は、図１３（Ｂ）に示す画素の断面の一例を説明する図である。層５６１は光電変換素子１０１として、シリコンを光電変換層とするｐｎ接合型フォトダイオードを有する。層５６２はＳｉトランジスタを有し、図１５（Ａ）では画素回路を構成するトランジスタ１０５を例示する。層５６２はＯＳトランジスタを有し、図１５（Ａ）では画素回路を構成するトランジスタ１０２、１０３を例示する。層５６１と層５６３とは、貼り合わせで電気的な接続を得る構成例を示している。
図１５（Ａ）において、ＯＳトランジスタはセルフアライン型の構成を示しているが、図１６（Ｄ）に示すように、ノンセルフアライン型のトップゲート型トランジスタであってもよい。
トランジスタ１０２，１０３はバックゲート５３５を有する構成を示しているが、バックゲートを有さない形態であってもよい。バックゲート５３５は、図１６（Ｅ）に示すように、対向して設けられるトランジスタのフロントゲートと電気的に接続する場合がある。または、バックゲート５３５にフロントゲートとは異なる固定電位を供給することができる構成であってもよい。
ＯＳトランジスタが形成される領域とＳｉトランジスタが形成される領域との間には、水素の拡散を防止する機能を有する絶縁層５４３が設けられる。トランジスタ１０５のチャネル形成領域近傍に設けられる絶縁層中の水素は、シリコンのダングリングボンドを終端する。一方、トランジスタ１０２、１０３のチャネル形成領域の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。
絶縁層５４３により、一方の層に水素を閉じ込めることでトランジスタ１０５の信頼性を向上させることができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ１０２、１０３の信頼性も向上させることができる。
絶縁層５４３としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
図１５（Ｂ）は、図１３（Ｂ）に示す画素の層５６１にセレン系材料を光電変換層とするｐｎ接合型フォトダイオードを用いた場合の断面図である。層５６１は、層５６３上に直接形成することができる。層５６１、５６２、５６３の詳細は、前述の説明を参照できる。
図１７（Ａ）は、本発明の一態様の撮像装置の画素にカラーフィルタ等を付加した例を示す斜視図である。当該斜視図では、複数の画素の断面もあわせて図示している。光電変換素子１０１が形成される層５６１上には、絶縁層５８０が形成される。絶縁層５８０は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層してもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層してもよい。
絶縁層５８０上には、遮光層５８１が形成されてもよい。遮光層５８１は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層５８１には、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。
絶縁層５８０および遮光層５８１上には、平坦化膜として有機樹脂層５８２を設けることができる。また、画素別にカラーフィルタ５８３（カラーフィルタ５８３ａ、５８３ｂ、５８３ｃ）が形成される。例えば、カラーフィルタ５８３ａ、５８３ｂ、５８３ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。
カラーフィルタ５８３上には、可視光に対して透光性を有する絶縁層５８６などを設けることができる。
また、図１７（Ｂ）に示すように、カラーフィルタ５８３の代わりに光学変換層５８５を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
例えば、光学変換層５８５に可視光線の波長以下の光を遮るフィルタを用いれば、赤外線撮像装置とすることができる。また、光学変換層５８５に近赤外線の波長以下の光を遮るフィルタを用いれば、遠赤外線撮像装置とすることができる。また、光学変換層５８５に可視光線の波長以上の光を遮るフィルタを用いれば、紫外線撮像装置とすることができる。
また、光学変換層５８５にシンチレータを用いれば、Ｘ線撮像装置などに用いる放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子１０１で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどを樹脂やセラミクスに分散させたものを用いることができる。
なお、セレン系材料を用いた光電変換素子１０１においては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
また、図１７（Ｃ）に示すように、カラーフィルタ５８３上にマイクロレンズアレイ５８４を設けてもよい。マイクロレンズアレイ５８４が有する個々のレンズを通る光が直下のカラーフィルタ５８３を通り、光電変換素子１０１に照射されるようになる。また、図１７（Ｂ）に示す光学変換層５８５上にマイクロレンズアレイ５８４を設けてもよい。
以下では、イメージセンサチップを収めたパッケージおよびカメラモジュールの一例について説明する。当該イメージセンサチップには、上記撮像装置の構成を用いることができる。
図１８（Ａ１）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ４５０を固定するパッケージ基板４１０、カバーガラス４２０および両者を接着する接着剤４３０等を有する。
図１８（Ａ２）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ４４０としたＢＧＡ（Ｂａｌｌ　ｇｒｉｄ　ａｒｒａｙ）を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ　ｇｒｉｄ　ａｒｒａｙ）やＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）などを有していてもよい。
図１８（Ａ３）は、カバーガラス４２０および接着剤４３０の一部を省いて図示したパッケージの斜視図である。パッケージ基板４１０上には電極パッド４６０が形成され、電極パッド４６０およびバンプ４４０はスルーホールを介して電気的に接続されている。電極パッド４６０は、イメージセンサチップ４５０とワイヤ４７０によって電気的に接続されている。
また、図１８（Ｂ１）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ４５１を固定するパッケージ基板４１１、レンズカバー４２１、およびレンズ４３５等を有する。また、パッケージ基板４１１およびイメージセンサチップ４５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ４９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）としての構成を有している。
図１８（Ｂ２）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板４１１の下面および側面には、実装用のランド４４１が設けられたＱＦＮ（Ｑｕａｄ　ｆｌａｔ　ｎｏ−ｌｅａｄ　ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ　ｆｌａｔ　ｐａｃｋａｇｅ）や前述したＢＧＡが設けられていてもよい。
図１８（Ｂ３）は、レンズカバー４２１およびレンズ４３５の一部を省いて図示したモジュールの斜視図である。ランド４４１は電極パッド４６１と電気的に接続され、電極パッド４６１はイメージセンサチップ４５１またはＩＣチップ４９０とワイヤ４７１によって電気的に接続されている。
イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１９に示す。
図１９（Ａ）は監視カメラであり、支持台９５１、カメラユニット９５２、保護カバー９５３等を有する。カメラユニット９５２には回転機構などが設けられ、天井に設置することで全周囲の撮像が可能となる。当該カメラユニットにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。
図１９（Ｂ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図１９（Ｃ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図１９（Ｄ）は腕時計型の情報端末であり、表示部９３２、筐体兼リストバンド９３３、カメラ９３９等を有する。表示部９３２は、情報端末の操作を行うためのタッチパネルを備える。表示部９３２および筐体兼リストバンド９３３は可撓性を有し、身体への装着性が優れている。当該情報端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図１９（Ｅ）携帯電話機の一例であり、筐体９８１、表示部９８２、操作ボタン９８３、外部接続ポート９８４、スピーカ９８５、マイク９８６、カメラ９８７等を有する。当該携帯電話機は、表示部９８２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９８２に触れることで行うことができる。当該携帯電話機における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図１９（Ｆ）は携帯データ端末であり、筐体９１１、表示部９１２、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。当該携帯データ端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
本実施例では、実施の形態１で説明した本発明の一態様の構成を有する撮像装置を試作し、撮像装置内で画像処理を行った結果について説明する。
図２０は、試作した撮像装置の画素回路（画素１００に相当）である。実施の形態１で説明した撮像装置では、画素１００と参照画素１５０との出力の差分から画像データ（電位Ｘ）と重み係数（電位Ｗ）との積（ＷＸ）を抽出する構成である。一方で、試作した撮像装置では参照画素１５０を省略し、重み係数（電位Ｗ）の入力有無のダブルサンプリングを行い、外部でその差分を算出することによりＷＸを抽出する構成とした。
試作した撮像装置の画素回路は、フォトダイオードＰＤ、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５を有する構成とした。接続構成は図２０の通りである。ここで、トランジスタＴｒ３はソースおよびドレインを短絡させた構成を有し、容量素子（ＭＯＳＣａｐａｓｉｔｏｒ）として作用する。フォトダイオードＰＤの光電変換層にはセレンを用いた。また、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５は、ＯＳトランジスタで作製した。その他の仕様は表１に示す通りである。
Figure JPOXMLDOC01-appb-T000001
ＴＸ、ＲＳ、ＳＥは各トランジスタを駆動するための信号電位である。ＶＰＤ、ＶＲＳ、ＶＰＩは電源電位であり、ＶＰＤ、ＶＰＩは高電位、ＶＲＳは低電位である。ＶＢＧはトランジスタＴｒ１、Ｔｒ２のしきい値電圧を調整するためのバックゲート電位である。ＢＷは重み係数（電位Ｗ）に相当し、容量結合によりノードＮに付加される。
ダブルサンプリングの動作は次の通りである。まず、トランジスタＴｒ１、Ｔｒ２を導通させ、ノードＮをリセットする。トランジスタＴｒ２を非導通とした後、フォトダイオードＰＤの動作でノードＮの電位を変化させる。次に、トランジスタＴｒ１を非導通とし、所望の重み係数としてＢＷを供給してノードＮの電位を確定させる。次に、トランジスタＴｒ５を導通させ、第１の画像信号を外部に取り出す。
次に、ＢＷを初期値に戻し、第２の画像信号を外部に取り出す。そして、第１の画像信号と第２の画像信号の差分を算出してＷＸを抽出する。なお、第１の画像信号と第２の画像信号の取得の順序は逆であってもよい。
図２１は、上記画素回路を有する画素ＰＩＸおよび各種信号の経路を示した画素アレイのブロック図である。なお、ＷＭｕｘは重み係数に相当するＢＷを出力する選択回路であり、図３に示すトランジスタ１０６に相当するトランジスタを有する。
図２２に、画像データ（電位Ｘ：−０．２乃至１．４Ｖ）に対して重み係数（電位Ｗ）を０．４乃至１．０Ｖに変化させたときの演算結果を示す。このとき、ＶＲＥＳは１．２Ｖとした。図２２より、所望の演算が可能であることが確認できた。
また、縦縞模様の被写体の撮像において、各画素に供給する重み係数を図２３に示すように方向性を有するように与えた場合の結果を図２４に示す。図２４において、横軸は縦縞模様の回転角度（無回転が０°）、縦軸は出力されたＷＸをＡ／Ｄ変換した後のデジタル値である。図２４より、縦縞の方向と重み係数に与えた方向性が一致する場合に出力値が大きくなることが確認できた。
当該結果により、画像からパターンの抽出が行えることが想定され、その検証を行った。図２５（Ａ）は、シマウマを一定の重みで撮像した画像である。当該画像に対して、図２５（Ａ）に示すように重み係数を縦方向に方向性を有するように与えた場合と、図２５（Ｂ）に示すように重み係数を横方向に方向性を有するように与えた場合でパターン検出の検証を行った。なお、図２５（Ａ），（Ｂ）において、プラスの重み係数は＋０．８Ｖ、マイナスの重み係数は−０．４Ｖとした。
図２６（Ａ）、（Ｂ）に抽出したパターンを可視化した結果を示す。図２６（Ａ）は、図２４（Ａ）に対応する結果で、シマウマの縦縞模様を抽出できていることがわかる。また、図２６（Ａ）は図２５（Ｂ）に対応する結果で、シマウマの横縞模様を抽出できていることがわかる。
以上により、本発明の一態様を用いて画像処理（画像パターンの認識）が行えることが確認できた。
１００：画素、１００ａ：画素、１００ｂ：画素、１００ｃ：画素、１００ｄ：画素、１００ｅ：画素、１００ｆ：画素、１００ｇ：画素、１００ｈ：画素、１０１：光電変換素子、１０２：トランジスタ、１０３：トランジスタ、１０４：容量素子、１０５：トランジスタ、１０６：トランジスタ、１０７：トランジスタ、１０８：トランジスタ、１０９：トランジスタ、１１１：配線、１１１ａ：配線、１１１ｂ：配線、１１２：配線、１１２＿１：配線、１１２＿２：配線、１１２＿４：配線、１１３：配線、１１４：配線、１１５：配線、１１６：配線、１１７：配線、１１８：配線、１１９：配線、１２０：配線、１２１：配線、１５０：参照画素、１５１：遮光層、１５３：配線、１６１：トランジスタ、１６２：トランジスタ、１６３：容量素子、２００：画素ブロック、２００ａ：画素ブロック、２００ｂ：画素ブロック、２００ｃ：画素ブロック、２００ｄ：画素ブロック、２００ｅ：画素ブロック、２００ｆ：画素ブロック、２０１：回路、２０１ａ：回路、２０１ｂ：回路、２０２：容量素子、２０３：トランジスタ、２０４：トランジスタ、２０５：トランジスタ、２０６：トランジスタ、２０７：抵抗素子、２１０：電流源回路、２１１：配線、２１２：配線、２１２＿１：配線、２１２＿２：配線、２１３：配線、２１３＿１：配線、２１４：配線、２１４＿１：配線、２１４＿２：配線、２１５：配線、２１５＿１：配線、２１５＿２：配線、２１６：配線、２１８：配線、２１９：配線、２２０：回路、２２４：トランジスタ、２５３：トランジスタ、２５４：トランジスタ、２６１：トランジスタ、２６２：トランジスタ、３００：画素アレイ、３０１：回路、３０２：回路、３０３：回路、３０４：回路、３０５：回路、３０６：回路、３１１：配線、３１１＿１：配線、３１１＿２：配線、３２０：メモリセル、３２５：参照メモリセル、３３０：回路、３４０：回路、３５０：回路、３６０：回路、３７０：回路、４１０：パッケージ基板、４１１：パッケージ基板、４２０：カバーガラス、４２１：レンズカバー、４３０：接着剤、４３５：レンズ、４４０：バンプ、４４１：ランド、４５０：イメージセンサチップ、４５１：イメージセンサチップ、４６０：電極パッド、４６１：電極パッド、４７０：ワイヤ、４７１：ワイヤ、４９０：ＩＣチップ、５３１：導電層、５３２：導電層、５３３：導電層、５３４：導電層、５３５：バックゲート、５３６：領域、５４０：シリコン基板、５４１：絶縁層、５４２：絶縁層、５４３：絶縁層、５４５：半導体層、５４６：絶縁層、５６１：層、５６２：層、５６３：層、５６５ａ：層、５６５ｂ：層、５６５ｃ：層、５６６ａ：層、５６６ｂ：層、５６６ｃ：層、５６６ｄ：層、５８０：絶縁層、５８１：遮光層、５８２：有機樹脂層、５８３：カラーフィルタ、５８３ａ：カラーフィルタ、５８３ｂ：カラーフィルタ、５８３ｃ：カラーフィルタ、５８４：マイクロレンズアレイ、５８５：光学変換層、５８６：絶縁層、９１１：筐体、９１２：表示部、９１９：カメラ、９３２：表示部、９３３：筐体兼リストバンド、９３９：カメラ、９５１：支持台、９５２：カメラユニット、９５３：保護カバー、９６１：筐体、９６２：シャッターボタン、９６３：マイク、９６５：レンズ、９６７：発光部、９７１：筐体、９７２：筐体、９７３：表示部、９７４：操作キー、９７５：レンズ、９７６：接続部、９８１：筐体、９８２：表示部、９８３：操作ボタン、９８４：外部接続ポート、９８５：スピーカ、９８６：マイク、９８７：カメラ

Claims (12)

  1. 　画素ブロックと、第１の回路と、第２の回路と、を有する撮像装置であって、
    　前記画像ブロックは、複数の画素と、第３の回路と、を有し、
    　前記画素と前記第３の回路とは第１の配線を介して電気的に接続され、
    　前記画素は、光電変換により第１の信号を取得する機能を有し、
    　前記画素は、前記第１の信号を任意の倍率に乗算して第２の信号を生成し、前記第２の信号を前記第１の配線に出力する機能を有し、
    　前記第３の回路は、前記第１の配線に出力されている前記第２の信号の和を演算して第３の信号を生成し、前記第３の信号を前記第１の回路に出力する機能を有し、
    　前記第１の回路は、前記第３の信号を２値化して第４の信号を生成し、前記第４の信号を前記第２の回路に出力する撮像装置。
  2. 　請求項１において、
    　前記第２の回路は、前記第４の信号をパラレルシリアル変換する機能を有する撮像装置。
  3. 　請求項１において、
    　前記第２の回路は、前記第４の信号を入力データとするニューラルネットワークを有する撮像装置。
  4. 　請求項１乃至３のいずれか一項において、
    　前記複数の画素はマトリクス状に配置され、いずれかの一列は遮光されている撮像装置。
  5. 　請求項１乃至３のいずれか一項において、
    　前記画素は、光電変換素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第１の容量素子と、を有し、
    　前記光電変換素子の一方の電極は前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第２のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
    　前記第３のトランジスタのゲートは前記第１の容量素子の一方の電極と電気的に接続され、
    　前記第３のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
    　前記第１の容量素子の他方の電極は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第１および前記第２のトランジスタは、チャネル形成領域に金属酸化物を有する撮像装置。
  6. 　請求項５において、
    　さらに第５のトランジスタと、第６のトランジスタと、を有し、
    　前記第５のトランジスタのゲートは前記第３のトランジスタのゲートと電気的に接続され、
    　前記第５のトランジスタのソースまたはドレインの一方は、前記第６のトランジスタのソースまたはドレインの一方と電気的に接続されている撮像装置。
  7. 　請求項５において、
    　前記第３および前記第４のトランジスタは、チャネル形成領域にシリコンを有する撮像装置。
  8. 　請求項１乃至３のいずれか一項において、
    　前記第３の回路は、電流源回路と、第７のトランジスタと、第８のトランジスタと、第９のトランジスタと、第２の容量素子と、抵抗素子と、を有し、
    　前記電流源回路は、前記第１の配線と電気的に接続され、
    　前記第１の配線は、前記第２の容量素子の一方の電極と電気的に接続され、
    　前記第２の容量素子の一方の電極は、前記抵抗素子の一方の電極と電気的に接続され、
    　前記第２の容量素子の他方の電極は、前記第７のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第７のトランジスタのソースまたはドレインの一方は、前記第８のトランジスタのゲートと電気的に接続され、
    　前記第８のトランジスタのソースまたはドレインの一方は前記第９のトランジスタのソースまたはドレインの一方と電気的に接続される撮像装置。
  9. 　請求項８において、
    　前記第７乃至第９のトランジスタは、チャネル形成領域にシリコンを有する撮像装置。
  10. 　請求項５において、
    　前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する撮像装置。
  11. 　請求項５において、
    　前記光電変換素子は、セレンまたはセレンを含む化合物を有する撮像装置
  12. 　請求項１乃至３のいずれか一項に記載の撮像装置と、表示装置と、を有する電子機器。
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