CN104485341A - 半导体装置 - Google Patents

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Abstract

本发明涉及半导体装置，提供了保持电势达较长时间且含有具稳定电特性的薄膜晶体管的固态图像传感器。当含有氧化物半导体层的薄膜晶体管的截止态电流被设置为1×10-13A或更少且该薄膜晶体管被用作固态图像传感器的重置晶体管和转移晶体管时，信号电荷存储部分的电势被保持不变，所以可改进动态范围。当可被用于互补金属氧化物半导体的硅半导体被用于外围电路时，可制造具有低功耗的高速半导体器件。

Description

半导体装置
本申请是申请日为“2010年10月12日”、申请号为“201080050573.5”、题为“半导体器件”的分案申请。
技术领域
本发明的一个实施例涉及含有用氧化物半导体形成的场效应晶体管的半导体器件。
注意，在本说明书中，半导体器件是指可通过利用半导体性质起作用的所有器件，且电光器件、半导体电路、和电子器件全都是半导体器件。
背景技术
用于使用在具有绝缘表面的衬底上形成的半导体薄膜形成薄膜晶体管的技术已经吸引了注意。硅基半导体材料已知被作为可应用于薄膜晶体管的半导体薄膜。作为另一种材料，氧化物半导体已经吸引了注意。
氧化锌和含有氧化锌的衬底已经被已知作为氧化物半导体材料。此外，使用其载流子(电子)浓度低于1018/cm3的非晶氧化物(氧化物半导体)形成的薄膜晶体管已经被公开(参考文献1到3)。
[参考文献]
[参考文献1]：日本公开专利申请No.2006-165527
[参考文献2]：日本公开专利申请No.2006-165528
[参考文献3]：日本公开专利申请No.2006-165529
发明内容
在需要良好电特性的固态图像传感器中，尽管其具有类似于显示设备结构的结构，一般地使用由使用SOI衬底或块状单晶硅衬底形成的场效应晶体管。
然而，不可说由使用单晶硅形成的场效应晶体管具有理想的电特性。例如，截止态电流(也被称为漏电流等)并非足够低至被认为基本是零。进一步，硅的温度特性相对大地被变化。特别地，硅的截止态电流可能会变化。因此，在形成诸如固态图像传感器之类的电荷保留半导体器件的情况下，希望的是将研发不论周围环境而能保持电势且能具有低截止态电流的器件。
鉴于上述问题，所公开的发明的一个实施例的目的是提供含有具有稳定的电特性(如，特别低的截止态电流)的薄膜晶体管的固态图像传感器。
本发明的一个实施例是固态图像传感器，含有使用氧化物半导体形成的至少一个光电转换元件和放大器晶体管，且含有其中重置晶体管和转换晶体管是使用氧化物半导体形成的像素。
本发明的一个实施例中的氧化物半导体是通过移除可能是电子施主的杂质的本征或基本本征的半导体，且具有相比硅半导体更大的能隙。
换言之，在本发明的一个实施例中，形成了含有其沟道形成区是使用氧化物半导体膜形成的薄膜晶体管的固态图像传感器。在该氧化物半导体膜中，移除了氧化物半导体中含有的氢或O-H基团，以使氧化物半导体中氢的浓度是5×1019/cm3或更低，优选地是5×1018/cm3或更低，更优选地是5×1017/cm3或更低或者低于由次级离子质谱仪(SIMS)所测得的最低值的1×1016/cm3，且载流子浓度为低于1×1014/cm3，优选地是1×1012/cm3或更低。
氧化物半导体的能隙是2eV或更大，优选的是2.5eV或更大，更优选的是3eV或更大。诸如氢之类形成施主的杂质，尽可能地被减少。载流子浓度被设置为1×1014/cm3或更低，优选地是1×1012/cm3或更低。
当使用这样高纯度的氧化物半导体用于薄膜晶体管的沟道形成区时，薄膜晶体管具有常态截止的电特性。在1到10V的漏电压下，薄膜晶体管的截止态电流为1×10-13A或更低或100aA/μm(μm表示该薄膜晶体管的沟道宽度)或更低，优选地为10aA/μm或更低，更优选地是1aA/μm或更低。
在本说明书中所公开的本发明的一个实施例是一半导体器件，其含有埋在硅氧化物衬底中的光电转换元件部件、通过转换晶体管电连接至光电转换元件部分的信号电荷存储部分、电连接至信号电荷存储部分的重置晶体管、以及其栅电极电连接至信号电荷存储部分的放大器晶体管。该半导体器件还包括像素部分，其中转换晶体管的沟道形成区和重置晶体管的沟道形成区被使用氧化物半导体形成，且放大器晶体管的沟道形成区使用硅半导体而形成。
此外，放大器晶体管可以是含有氧化物半导体的薄膜晶体管。进一步，可在像素部分中提供选择晶体管。进一步，在连接至像素部分的外围电路部分中，优选地使用含有硅半导体的块状晶体管形成互补晶体管。
在本说明书等中，诸如“电极”和“引线”之类的术语不限制组件的功能。例如，可使用“电极”作为部分的“引线”，且可使用“引线”作为部分的“电极”。此外，例如，诸如“电极”和“引线”之类的术语还可表示多个“电极”和“引线”的组合。
此外，“SOI衬底”并不限于诸如硅晶片之类的半导体衬底，且可能是诸如玻璃衬底、石英衬底、兰宝石衬底、或金属衬底之类的非半导体衬底。换言之，“SOI衬底”还包括，在其范畴中，提供了在其上使用半导体材料形成层的绝缘衬底。进一步，在本说明书等中，“半导体衬底”不仅是指使用半导体材料形成的衬底，还指所有含有半导体材料的衬底。即，在本说明书等中，“SOI衬底”也被包括在“半导体衬底”的范畴中。
根据本发明的一个实施例，当含有氧化物半导体且具有极低截止态电流的薄膜晶体管被用作重置晶体管和转换晶体管时，可将信号电荷存储部分的电势保持不变，从而可改进动态范围。进一步，当可被用于互补晶体管的硅半导体被用于外围电路时，可制造具有低功耗的高速半导体器件。
附图说明
在附图中：
图1是示出固态图像传感器的像素的结构的截面图；
图2A和2B是示出固态图像传感器的像素的结构的截面图；
图3A和3B是示出固态图像传感器的像素的结构的截面图；
图4A到4C是示出用于制造固态图像传感器的方法的截面图；
图5A到5C是示出用于制造固态图像传感器的方法的截面图；
图6是示出含有氧化物半导体的薄膜晶体管的Vg-Id特性的图表；
图7A和7B是含有氧化物半导体的薄膜晶体管的照片；
图8A和8B是示出含有氧化物半导体的薄膜晶体管的Vg-Id特性(温度特性)的图表；
图9是包括氧化物半导体的倒交错薄膜晶体管的横截面图；
图10A和10B是图9中的A-A’截面的能带图(示意图)；
图11A是图9中B-B'截面处于正电势(+VG)被施加给栅极(G1)状态的能带图(示意图)，且图11B是图9中B-B'截面处于负电势(-VG)被施加给栅极(G1)状态的能带图(示意图)；
图12示出真空能级、金属的功函数(φM)、以及氧化物半导体的电子亲和性(χ)之间的关系；
图13示出固态图像传感器的像素的结构；
图14示出固态图像传感器的像素的操作；
图15示出光电二极管的操作；
图16示出固态图像传感器的像素的结构；
图17示出固态图像传感器的像素的操作；
图18示出固态图像传感器的像素的结构；
图19示出固态图像传感器的像素的操作；
图20示出固态图像传感器的像素的结构；
图21示出固态图像传感器的像素的操作；
图22示出固态图像传感器的像素的结构；
图23示出固态图像传感器的像素的操作；
图24示出固态图像传感器的像素的结构；
图25示出重置端子驱动器电路和转移端子驱动器电路的结构；
图26示出垂直输出线驱动器电路的结构；
图27示出移位寄存器和缓冲器电路的示例；且
图28A和28B是示出固态图像传感器的像素的结构的截面图。
具体实施方式
下面将参考附图详细说明本发明的各个实施方式。要注意，本发明不限于以下描述，且本领域技术人员将容易理解，可按各种方式改变本发明的方式与细节而不背离本发明的精神与范围。因此，本发明不应被解释为限于诸实施例的以下描述。要注意，在下文进行描述的本发明的结构中，在不同附图中，由相同附图标记指示相同部分或具有类似功能的部分，且不再重复其描述。
要注意，在本说明书中的每一个附图中，在一些情况下，出于清楚目的，每一个组件或每一个区域的尺寸、层厚等被放大。因此，本发明的实施例不限于这种缩放比例。
注意，在本说明书中，为了避免组件之间的混淆而使用诸如“第一”、“第二”和“第三”的序数，这些术语并不意味着组件的顺序等。因此，举例而言，术语“第一”可被术语“第二”、“第三”等适当地替换。
(实施例1)
本发明的一个实施例是被称为MIS(金属绝缘体半导体)晶体管的含有金属绝缘体半导体元件的半导体器件。在本说明书中，使用薄膜半导体形成其沟道形成区的元件被称为薄膜晶体管，且使用块状晶体管形成其沟道形成区的元件被称为块状晶体管。注意，使用SOI(绝缘体上硅)衬底形成的半导体层可被称为薄膜，且含有半导体层的晶体管在本说明书中是一种块状晶体管。
下文将描述在本发明的一个实施例中所提供的含有薄膜晶体管的固态图像传感器的像素的示例。在这个实施例中，作为示例，描述了被包括在固态图像传感器的像素中的薄膜晶体管、连接至薄膜晶体管的光电转换元件、以及使用硅半导体形成的块状晶体管。注意，像素是指含有被提供在固态图像传感器中的元件(如，光电转换元件、晶体管、以及引线)和被用于通过电信号的输入和输出而输出图像的元件的元件组。
注意，如图28A中的截面图中所示，该像素可具有入射光通过在衬底表面侧上的透镜600、滤色器602、层间绝缘膜606等进入光电转换元件608的结构。注意如用虚线框所围绕的区域那样，在一些情况下，用箭头表示的一些光路径被引线层604的一些所阻挡。因此，如图28B中所示，像素可具有入射光有效地通过在衬底后表面侧上透镜610和滤色器612的形成进入光电转换元件618的结构。
进一步，当描述“A和B彼此连接”时，包括A和B彼此电连接的情况以及A和B直接彼此连接的情况。在此，A与B均为对象(例如，器件、元件、电路、布线、电极、端子、导电膜、或层)。
图1是示出作为本发明的一个实施例的固态图像传感器的像素部分的示例的截面图。图1示出其中含有氧化物半导体的薄膜晶体管被用作转移晶体管101和重置晶体管121的示例。放大器晶体管131使用由使用单晶硅衬底100形成的n-沟道块状晶体管而被形成。光电转换元件110是含有n-型区112和薄p-型区114的光电二极管，且被连接至转移晶体管101的源电极104。信号电荷存储部分116(也被称为浮栅扩散)被形成在转移晶体管101的漏电极和重置晶体管的源电极之下。转移晶体管101和重置晶体管121各自具有其中氧化物半导体层用作沟道区的顶栅结构。转移晶体管101的漏电极106电连接至重置晶体管的源电极124。放大器晶体管131是含有n-型区132a和132b以及栅电极138的n-沟道块状晶体管。尽管没有示出，放大器晶体管的栅电极138电连接至信号电荷存储部分116。
注意，在图1所示的结构中，块状晶体管的栅绝缘层136用作作为薄膜晶体管的转移晶体管101和重置晶体管121的基础绝缘层，且信号电荷存储部分116与被用作介电质的栅绝缘层136形成电容器。此外，薄膜晶体管的栅绝缘层118用作块状晶体管的层间绝缘层的一部分。
在沟道形成区含有氧化物半导体的薄膜晶体管被描述为作为示例的顶栅薄膜晶体管；然而，薄膜晶体管可以是诸如倒交错的薄膜晶体管之类的底栅薄膜晶体管。此外，有必要用光照射光电转换元件110，因此描述了其中转移晶体管101的源电极的部分连接至光电转换元件110的光接收部分的示例；然而，可使用透光导电材料形成源电极从而以不同方式连接至光电转换元件110。例如，如图2A中所示，当含有使用透光导电材料形成的源电极的晶体管201被用作转移晶体管时，源电极可被连接至光电转换元件210的光接收部分的部分或全部。可选地，如图2B中所示，为了保护光电转换元件310的光路径，堆叠了使用低电阻金属层形成的源电极304和漏电极306和使用透光导电材料层形成的缓冲层305和307的晶体管304被用作转移晶体管。
形成被称为掩埋型光电二极管的二极管作为光电转换元件，该掩埋型光电二极管中有使用p-型单晶硅衬底(在SOI的情况下，是p-型单晶硅层)形成的n-型区以及在其上形成的薄的p-型区。通过在该光电二极管的表面上形成p-型区，可减少在表面上产生的暗电流(即，噪声)。
尽管上述了其中使用单晶硅衬底的示例，可使用SOI衬底。此外，块状晶体管的结构不限于上述结构。可采用其中在栅电极的端部提供侧壁的轻掺杂漏(LDD)结构或在源区或漏区形成低电阻的硅化物等的结构。
可在像素部分中提供电连接至放大器晶体管131的选择晶体管。可使用硅半导体或氧化物半导体形成放大器晶体管和选择晶体管。注意，优选地使用含有具有较大放大因子的硅氧化物层的块状晶体管形成放大器晶体管。
可选地，可在块状晶体管上形成绝缘层且可在其上形成薄膜晶体管。例如，当使用薄膜晶体管或重置晶体管而形成的转移晶体管被提供在使用块状晶体管形成的放大器晶体管上时，每个像素所需要的晶体管的面积约为三分之二，所以改进了集成度，可增加光接收面积，并可减少噪声。图3A示出这样的结构的示例。提供了使用薄膜晶体管形成的转移晶体管401和使用块状晶体管形成的放大器晶体管431，且在其上形成使用薄膜晶体管形成的重置晶体管421，且具有在它们之间所提供的绝缘层441。进一步，在图3B中，使用块状晶体管形成的光电转换元件510和放大器晶体管531被形成为下层，且使用薄膜晶体管形成的转移晶体管401和重置晶体管521形成为上层，且上下层之间具有绝缘膜541。形成光电转换元件和块状晶体管的步骤以及形成薄膜晶体管的步骤可彼此独立；因此，可轻易地控制这些步骤。注意，优选地提供被用于形成信号电荷存储部分516的电容器电极540。
利用具有上述结构的薄膜晶体管和块状晶体管的组合，信号电荷存储部分可保持电势达较长时间且可形成具有较宽动态范围的固态图像传感器的像素部分。注意，为了实现本发明的这个实施例，优选地使用其截止态电流极低的薄膜晶体管。下文描述用于制造这样的薄膜晶体管的方法。
在本发明的一个实施例中，用含有单晶硅半导体的块状晶体管和含有具有极有利电特性的氧化物半导体的薄膜晶体管的组合而形成固态图像传感器的像素部分。因此，主要详细地描述了用于形成含有氧化物半导体的薄膜晶体管的方法。
作为示例，参考图4A到4C和图5A到5C中的截面图而描述了用于形成图1中所示的结构的方法。首先，在p-型单晶硅衬底100上形成用绝缘膜140(也被称为场氧化物膜)隔离的元件形成区。可通过硅的局部氧化(LOCOS)、浅沟槽隔离(STI)等形成元件隔离区。
此处，衬底不限于单晶硅衬底。可使用SOI(绝缘体上硅)衬底等。
注意，在这个实施例中，使用p-型单晶硅衬底，因为使用了掩埋型光电二极管和n-沟道块状晶体管；然而，当形成p-阱时可使用n-型单晶硅衬底。
接着，形成栅绝缘层136来覆盖元件形成区。例如，可用热处理通过提供在单晶硅衬底100中的元件形成区表面的氧化而形成氧化硅膜。可选地，通过经过热氧化的氧化硅膜的形成以及经过氮化处理的氧化硅膜的表面的氮化，栅绝缘层136可具有氧化硅膜和氧氮化硅膜的层叠结构。
作为另一个方法，例如，通过用在提供于单晶硅衬底100上的元件形成区的表面上执行的高密度等离子处理的氧化处理或氮化处理，可形成氧化硅膜或氮化硅膜作为栅绝缘层136。进一步，在通过高密度等离子体处理在元件形成区的表面上执行氧化处理之后，可通过高密度等离子体处理执行氮化处理。在这个情况下，氧化硅膜形成在元件形成区的表面上且与之相接触，且在氧化硅膜上形成氧氮化硅膜，这样栅绝缘层136具有氧化硅膜和氧氮化硅膜的层叠结构。
接着，形成导电层以覆盖栅绝缘层136。此处，相继堆叠导电层138a和导电层138b。无需赘述，导电层可具有单层结构、或者含有两层或更多层的层叠结构。
可使用选自以下元素的元素或含有该元素作为主要组分的合金材料或复合材料形成导电层138a和导电层138b：钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、或铌(Nb)。可选地，可使用通过上述元素的氮化而获得的金属氮化膜。可选地，可使用掺杂有诸如磷的杂质元素的以多晶硅为代表的半导体材料。
此处，采用了层叠结构，其中使用氮化钽形成导电层138a且在其上使用钨形成导电层138b。可选地，可使用氮化钨、氮化钼、或氮化钛或者其层叠的膜作为导电层138a，且可使用钽、钼、或钛、或其层叠的膜作为导电层138b。
接着，通过选择性地蚀刻并移除被层叠的导电层138a和138b，导电层138a和138b被部分地留在栅绝缘层136上从而形成栅电极138。
接着，选择性地形成抗蚀剂掩模以覆盖除了元件形成区之外的区域，且通过使用抗蚀剂掩模和栅电极138作为掩模引入杂质元素而形成n-型区132a和132b的杂质区域。此处，由于形成了n-沟道块状晶体管，可使用施加n-型导电率的杂质元素(如，磷(P)或砷(As))用作杂质元素。
然后，为了形成作为光电转换元件的光电二极管，选择性地形成抗蚀剂掩模。首先，在通过将施加n-型导电率的杂质元素(如，磷(P)或砷(As))引入p-型单晶硅衬底从而形成pn结之后，将施加p-型导电率的杂质元素(如，硼(B))引入n-型区中的表面层；因此，可形成掩埋型光电二极管。
在这个阶段，图4A的右边所示的块状晶体管的结构和图4A的左边所示的光电二极管已完成。
接着，描述了用于形成其中将氧化物半导体层用作沟道区的薄膜晶体管的方法。
在这个实施例中，在被提供在单晶硅衬底100上的块状晶体管的栅绝缘层136上形成薄膜晶体管。即，栅绝缘层136可作为薄膜晶体管的基膜和块状晶体管的栅绝缘层。注意，可用如下方法形成绝缘层且层叠层可被用作基膜。
作为与氧化物半导体层相接触的绝缘层，优选地使用诸如氧化硅层、氧氮化硅层、氧化铝层、或氧氮化铝层之类的氧化物绝缘层。作为用于形成绝缘层的方法，可使用等离子体增强CVD、溅射等。为使绝缘层中不含有大量氢，优选地用溅射形成绝缘层。
描述了其中通过溅射形成氧化硅层作为绝缘层的示例。用如下方式在单晶硅衬底100上沉积氧化硅层作为绝缘层：单晶硅衬底100被传送至处理室、引入被移除了氢和湿气的含有高纯度氧的溅射气体、且使用硅靶。此外，单晶硅衬底100可处于室温或可被加热。
例如，在如下条件下通过RF溅射沉积氧化硅层：石英(优选合成石英)被用作靶；衬底温度为108℃；靶和衬底之间的距离(T-S距离)为60mm；压强为0.4Pa；高频功率为1.5kW；气氛含有氧和氩(氧流速25sccm∶氩流速25sccm＝1∶1)；且厚度为100nm。除了石英，可使用硅作为用于沉积氧化硅层的靶。在这个情况下，使用氧、或者氧和氩的混合气体作为溅射气体。
在这个情况下，优选的是形成绝缘层的同时处理室中剩余的湿气被移除，从而氢、羟基、或湿气不被包含在绝缘层中。
为了移除处理室中剩余的湿气，优选使用吸附真空泵。例如，优选使用低温泵、离子泵、或钛升华泵。可使用添加了冷阱的涡轮泵作为抽空装置。例如，随着使用低温泵，从处理室中抽空诸如水(H2O)等之类的含有氢原子的化合物。因此，可降低沉积在处理室中的绝缘层中所含有的杂质的浓度。
作为绝缘层的沉积中所使用的溅射气体，优选使用其中诸如氢、水、羟基、或氢化物等杂质被移除达ppm或ppb浓度的高纯度气体。
溅射的示例包括其中用高频电源作为溅射电源的RF溅射、DC溅射、以及其中以脉冲方式施加偏置的脉冲DC溅射。在沉积绝缘膜的情况下主要使用RF溅射，而在沉积导电膜的情况下主要使用DC溅射。
另外，还存在其中可设置不同材料的多个靶的多源溅射装置。利用该多源溅射装置，可在同一室中沉积层叠不同材料膜，或可在同一室中通过放电同时沉积多种材料的膜。
另外，存在室内部设置有磁铁系统且用于磁控溅射的溅射装置、以及在不使用辉光放电的情况下通过使用微波而生成等离子体的用于ECR溅射的溅射装置。
此外，可使用靶物质和溅射气体组分在沉积期间相互化学反应以形成其化合物薄膜的反应溅射、或者在沉积期间也向衬底施加电压的偏压溅射作为使用溅射的沉积方法。
进一步，绝缘层可具有层叠结构。例如，绝缘层可具有层叠结构，其中诸如氮化硅层、氮氧化硅层、氮化铝层、或氮氧化铝层之类的氮化物绝缘层和上述的氧化物绝缘层可从衬底侧依序层叠。
例如，通过在氧化硅层和衬底之间引入其中去除了氢和湿气的含有高纯度氢的溅射气体、以及使用硅靶，而沉积氮化硅层。还是在这个情况下，如同在氧化硅层的情况下，优选的是沉积氮化硅层的同时移除留存在处理室中的湿气。
还是在沉积氮化硅层的情况下，沉积中可加热衬底。
在将氮化硅层和氧化硅层层叠起来作为绝缘层的情况下，可随着通用硅靶的使用在同一处理室中沉积氮化硅层和氧化硅层。首先，通过引入含有氮的溅射气体并使用安装在处理室上的硅靶而沉积氮化硅层。然后将气体改变为含有氧的溅射气体且使用同一个硅靶而沉积氧化硅层。可在不暴露给空气的情况下连续沉积氮化硅层和氧化硅层；因此，可防止在氮化硅层表面上对氢或湿气之类的杂质的吸附。
然后，通过溅射在绝缘层(在本实施例中为栅绝缘层136)形成2到200nm厚的氧化物半导体膜。
为使氧化物半导体膜中含有的氢、羟基、和湿气尽可能少，优选的是通过在溅射装置的预加热室中预加热单晶硅衬底100(作为沉积的预处理)，将吸收在单晶硅沉积100上的诸如氢或湿气之类的杂质消除或抽空。作为提供在预热室中的抽空装置，低温泵是优选的。注意，可省略该预热处理。此外，可在之后形成的薄膜晶体管的栅绝缘层118的沉积之前执行该预热，或者可在之后形成的用作源电极和漏电极的导电层的沉积之前执行该预热。
注意，在通过溅射沉积氧化物半导体膜之前，优选通过其中引入氩气并生成等离子体的反溅射来去除栅绝缘层的表面上的灰尘。反溅射指的是其中在氩气氛中通过使用RF电源将电压施加到衬底侧，且电离的氩与衬底碰，从而修饰衬底表面的一种方法。应注意，替代氩，可使用氮、氦、氧等气体。
氧化物半导体膜通过溅射被沉积。作为氧化物半导体膜，可使用氧化物半导体膜，例如，诸如In-Sn-Ga-Zn-O膜之类的四组分金属氧化物；诸如In-Ga-Zn-O膜、In-Sn-Zn-O膜、In-Al-Zn-O膜、Sn-Ga-Zn-O膜、Al-Ga-Zn-O膜、Sn-Al-Zn-O膜之类的三组分金属氧化物；或者In-Zn-O膜、Sn-Zn-O膜、Al-Zn-O膜、Zn-Mg-O膜、Sn-Mg-O膜、In-Mg-O膜、In-O膜、Sn-O膜、Zn-O膜之类的二组分金属氧化物。进一步，SiO2可被包含在上述氧化物半导体膜中。
可使用由InMO3(ZnO)m(m＞0)表达的薄膜作为氧化物半导体膜。此处，M表示选自Ga、Al、Mn或Co的一种或多种金属元素。例如，M可以是Ga、Ga和Al、Ga和Mn、Ga和Co等等。在组合式被表达为InMO3(ZnO)m(m>0)的氧化物半导体膜中，包括Ga作为M的氧化物半导体被称作In-Ga-Zn-O基氧化物半导体，且In-Ga-Zn-O基氧化物半导体的薄膜也被称作In-Ga-Zn-O基膜。
在本实施例中，通过使用In-Ga-Zn-O基氧化物半导体靶的溅射来沉积氧化物半导体膜。可选地，可在稀有气体(通常是氩)气氛、氧气氛、或包含稀有气体(通常是氩)和氧的气氛中通过溅射沉积氧化物半导体膜。
作为氧化物半导体膜的沉积中所使用的溅射气体，优选使用其中诸如氢、水、羟基、或氢化物等杂质被移除至ppm或ppb浓度的高纯度气体。
可使用含有氧化锌作为主要组分的金属氧化物靶作为通过溅射用于形成氧化物半导体膜的靶。例如，可使用具有组分比为In2O3∶Ga2O3∶ZnO＝1∶1∶1[摩尔比]的金属氧化物靶。可选地，可使用具有组分比为In2O3∶Ga2O3∶ZnO＝1∶1∶2[摩尔比]的金属氧化物靶。金属氧化物靶的加注速率为90到100％，优选的是95到99.9％。通过使用具有高填充速率的金属氧化物靶，所沉积的氧化物半导体层具有高密度。
通过如下方式在绝缘层上沉积氧化物半导体膜：衬底被保持在处于被减少的压力状态的处理室中，移除处理室中所留存的湿气、引入其中移除了氢和湿气的溅射气体，且使用金属氧化物作为靶。为了移除处理室中剩余的湿气，优选使用吸附真空泵。例如，优选使用低温泵、离子泵、或钛升华泵。可使用添加了冷阱的涡轮分子泵作为抽空装置。例如，通过使用低温泵，从处理室中抽空诸如水(H2O)等之类的含有氢原子的化合物。因此，可降低沉积在处理室中的氧化物半导体膜中所含有的杂质的浓度。进一步，当沉积氧化物半导体膜时可加热衬底。
作为沉积条件的示例，采用以下条件：衬底温度是室温，衬底和靶之间的距离是110mm，压强为0.4Pa，直流(DC)电源为0.5kW，且使用含有氧和氩(氧的流速是15sccm且氩的流速是30sccm)的气氛。要注意，优选使用脉冲直流(DC)电源，因为可减少在沉积中产生的粉末物质(也称作颗粒或灰尘)并且膜厚可以是均匀的。氧化物半导体膜的厚度优选为5到30nm。注意，氧化物半导体膜的适当厚度根据氧化物半导体材料而不同，并且厚度可根据材料适当地设置。
然后，通过第一光刻工艺和蚀刻工艺将氧化物半导体膜处理为岛状氧化物半导体层102和122(见图4B)。此处，氧化物半导体层102是被用于形成第一薄膜晶体管的沟道区的半导体层，且氧化物半导体层122是被用于形成第二薄膜晶体管的沟道区的半导体层。
注意，可通过喷墨法形成用于形成岛状氧化物半导体层的抗蚀剂掩模。在喷墨法中不使用光掩模；因此，可降低制造成本。进一步，可采用干法蚀刻和湿法蚀刻中的任一个或两者，作为氧化物半导体膜的蚀刻。
作为用于干法蚀刻的蚀刻气体，优选地使用含氯的气体(诸如氯气(Cl2)、氯化硼(BCl3)、氯化硅(SiCl4)或四氯化碳(CCl4)之类的氯基气体)。
可选地，可使用含氟气体(诸如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)或三氟甲烷(CHF3)之类的氟基气体)、溴化氢(HBr)、氧气(O2)、添加了诸如氦气(He)或氩气(Ar)之类的稀有气体的这些气体中的任一种等。
可使用平行板RIE(反应离子蚀刻)或ICP(感应耦合等离子体)蚀刻作为干法蚀刻。为了将该膜蚀刻成具有期望形状，适当地调整蚀刻条件(施加到线圈状电极的电功率量、施加到衬底侧上的电极的电功率量、衬底侧上的电极的温度等)。
可使用通过混合磷酸、醋酸、以及硝酸而获得的溶液、氨过氧化氢混合物(31wt％的过氧化氢：28wt％的氨：水＝5:2:2)等作为用于湿法蚀刻的蚀刻剂。可选地，可使用ITO-07N(由KANTO化学公司(KANTO CHEMICAL CO.,INC.)生产)。
通过清洗来去除用于湿法蚀刻的蚀刻剂以及蚀刻掉的材料。可提纯包含已去除材料的蚀刻剂的废液，并且可重新使用包含在废液中的材料。当在蚀刻之后从废液收集氧化物半导体层中所包括的诸如铟之类的材料，并且重新使用该材料时，可有效地使用资源，并且可降低成本。
为了将氧化物半导体膜蚀刻为具有期望形状，取决于材料而适当地调节蚀刻条件(蚀刻剂、蚀刻时间、温度等)。
在本实施例中，通过使用混合了磷酸、醋酸和硝酸的溶液作为蚀刻剂的湿法蚀刻来将氧化物半导体膜处理为岛状氧化物半导体层102和122。
在这个实施例中，氧化物半导体层102和122在稀有气体(如，氮、氦、氖、或氩)气氛中经受第一热处理。第一热处理的温度是400到750℃，优选地高于或等于400℃且低于衬底的应变点。此处，在将衬底放在作为一种热处理装置的电炉后，氧化物半导体层在450℃下在氮气氛中经受热处理达一小时。当温度从热处理温度被降低时，可将气氛变为氧气氛。通过该第一热处理，氧化物半导体层102和122可被脱水或脱氢。
热处理装置不限于电炉，并且可设置有通过来自诸如电阻加热器之类的加热器的热传导或热辐射对要处理的对象加热的设备。例如，可使用诸如GRTA(气体快速热退火)装置或LRTA(灯快速热退火)装置之类的RTA(快速热退火)装置。LRTA装置是用于通过从诸如卤素灯、卤化金属灯、氙弧灯、碳弧灯、高压钠灯、或高压汞灯之类的灯发射的光(电磁波)辐射来对要处理对象加热的装置。GRTA装置是被用来使用高温气体进行热处理的装置。可使用不与要通过热处理处理的对象反应的惰性气体(诸如氮或稀有气体(诸如氩))作为气体。
例如，GRTA可如下执行，作为第一热处理。将衬底放在被加热到650℃至700℃的高温的惰性气体中，加热几分钟，并且从高温下加热的惰性气体中取出。GRTA能实现高温热处理进行较短的时间。
要注意，在第一热处理中，优选地，在诸如氮或氦、氖或氩之类的气氛气体中不包含水、氢等。进一步，气氛气体的纯度优选为6N(99.9999％)或更高，更优选地7N(99.99999％)或更高(即，杂质浓度为1ppm或更低，优选地为0.1ppm或更低)。在将氧用作气氛气体的情况下，气氛气体优选地具有类似纯度。
进一步，氧化物半导体层被结晶，且在一些情况下取决于第一热处理的条件或氧化物半导体层的材料，氧化物半导体层的晶体结构被变化为微晶结构或多晶结构。例如，氧化物半导体层可结晶成结晶度为90％或更大、或者80％或更大的微晶氧化物半导体膜。进一步，取决于第一热处理的条件或氧化物半导体层的材料，氧化物半导体层可能变成不含结晶组分的非晶氧化物半导体层。氧化物半导体层可变为其中微晶部分(具有晶粒直径为1到20nm，一般2到4nm)被混合到非晶氧化物半导体层中的氧化物半导体层。
此外，可在将氧化物半导体膜处理成岛状氧化物半导体层之前，对氧化物半导体膜进行氧化物半导体层的第一热处理。
用于氧化物半导体层的脱水或脱氢的热处理可在任一以下时刻进行：在形成氧化物半导体层之后；在氧化物半导体层上形成源电极和漏电极之后；以及在源电极和漏电极上形成栅绝缘层之后。
接着，通过第二光刻工艺和蚀刻工艺，在绝缘层中形成到达光电二极管上层中的p+层的开口，且在绝缘层和氧化物半导体层102和122上形成导电层。可通过溅射或真空蒸发形成导电层。可使用下述材料中的任意作为导电层的材料：选自铝、铬、铜、钽、钛、钼、或钨的元素；含有这些元素中的任意的合金；含有上述元素的组合的合金膜；等。进一步，可使用选自锰、镁、锆、铍或钇的一种或多种材料。进一步，金属导电层可具有单层结构、或者两层或更多层的叠层结构。例如，可使用含有硅的铝膜的单层结构、其中在铝膜上堆叠钛膜的双层结构、其中钛膜、铝膜、以及钛膜次序堆叠的三层结构等。可选地，可使用包含铝以及选自如下的一种或多种元素的膜、合金膜、或者氮化膜：钛、钽、钨、钼、铬、钕、或钪(Sc)。
接着，在第三光刻步骤中在导电层上形成抗蚀剂掩模；通过选择性蚀刻形成第一薄膜晶体管的源电极104和漏电极106以及第二薄膜晶体管的源电极124和漏电极126；然后，移除抗蚀剂掩模(见图4C)。此处，第一薄膜晶体管的漏电极106和第二薄膜晶体管的源电极124彼此电连接；然而，它们可彼此绝缘或者可使用以后的引线彼此电连接。注意，当所形成的源电极和所形成的漏电极的端部为楔形时，改进了与在其上堆叠的栅绝缘薄膜的覆盖，这是优选的。
在这个实施例中，通过溅射形成150nm厚的钛膜作为源电极104和124以及漏电极106和126。
注意，适当地调整每一个材料和蚀刻条件以使氧化物半导体层102和122的部分在导电层的蚀刻中不被移除，且形成于氧化物半导体层下的绝缘层不被暴露。
在本实施例中，钛膜被用作导电膜、In-Ga-Zn-O基氧化物半导体被用作氧化物半导体层102和122，且氨过氧化氢混合物(氨、水、以及过氧化氢溶液的混合物)被用作蚀刻剂。
注意，在第三光刻工艺和蚀刻工艺中，只蚀刻氧化物半导体层102和122的部分，从而在一些情况下形成具有凹槽(凹陷)的氧化物半导体层。可通过喷墨法来形成用于形成源电极104和124以及漏电极106和126的抗蚀剂掩模。在喷墨法中不使用光掩模；因此，可降低制造成本。
当在第三光刻工艺中形成抗蚀剂掩模时，使用紫外线、KrF激光束、或ArF激光束来用于暴露。之后要形成的薄膜晶体管的沟道长度L由源电极的下端和漏电极的下端之间的间距确定，源电极和漏电极在氧化物半导体层102和122上彼此相邻。注意，当在沟道长度L小于25nm的条件下执行暴露时，使用其波长极短(数纳米到数十纳米)的极紫外射线执行当在第二光刻工艺中形成抗蚀剂掩模时的暴露。在用极紫外射线的暴露中，分辨率较高且景深较大。因此，之后要形成的薄膜晶体管的沟道长度L可以是10到1000nm，且可在较高速度操作电路。进一步，由于截止态电流极小，可降低功耗。
接着在绝缘层、氧化物半导体层102和122、源电极104和124、以及漏电极106和126上形成栅绝缘层118(见图5A)。在这个情况下，还在块状晶体管上沉积栅绝缘层118，且其用作层内绝缘膜的一部分。
此处，通过移除杂质而被制为本征(i-型)或基本本征的氧化物半导体(高度纯化的氧化物半导体)高度敏感于界面状态和截面电荷；因此，氧化物半导体和栅绝缘层之间的界面是重要的。因此，与高度纯化的氧化物半导体相接触的栅绝缘层(GI)需要高质量。
例如，使用微波(2.45GHz)的高密度等离子体增强CVD是优选的，因为可形成具有高耐压的致密的高质量绝缘层。这是因为当高度纯化的氧化物半导体紧密地接触高质量的栅绝缘层时，可减少界面状态且界面性质良好。无需多言，只要可将高质量绝缘层制为栅绝缘层，可使用诸如溅射或等离子体增强CVD之类的不同沉积方法。此外，可使用任何栅绝缘层，只要在沉积之后执行热处理修饰膜质量和与栅绝缘层的氧化物半导体界面的性质。在无论哪一种情况下，只要膜质量与栅绝缘层的质量一样高、减小与氧化物半导体的界面状态密度、以及可形成有利界面，就可使用任何栅绝缘层。
在85℃和2×106V/cm下12小时的偏置温度测试(BT测试)中，如果杂质被添加至氧化物半导体，可通过强电场(B：偏置)和高温(T：温度)来切断杂质和氧化物半导体的主要组分之间的键，这样所生成的悬空键导致阈值电压(Vth)的偏移。作为对此的对策，在本发明的一个实施例中，氧化物半导体中的杂质，具体地，氢、水等被尽可能地移除，从而与栅绝缘层之间的界面的性质可如上所述地良好。相应地，可能获得即使在执行BT测试时也稳定的薄膜晶体管。
在这个实施例中，使用利用微波(2.45GHz)的高密度等离子体增强CVD装置来形成栅绝缘层118。在此，高密度等离子体增强CVD装置是指可实现1×1011/cm3或更高的等离子体密度的装置。例如，通过施加3到6kW的微波功率而产生等离子体，从而形成绝缘层。
甲硅烷气体(SiH4)、氧化氮(N2O)、和稀有气体被引入腔室内作为源气，且在10到30Pa的压强处产生高密度等离子体，从而在衬底上形成绝缘层。之后，停止供应甲硅烷气体，并且在不暴露给空气的情况下引入一氧化二氮(N2O)和稀有气体，从而可在绝缘层的表面上进行等离子体处理。在形成绝缘层之后，进行通过引入至少氧化氮(N2O)和稀有气体而在绝缘层的表面上进行的等离子体处理。通过上述工艺形成的绝缘层是即使具有较小厚度(例如，小于100nm的厚度)也可确保其可靠性的绝缘层。
在形成栅绝缘层118时，引入腔室的甲硅烷气体(SiH4)与一氧化二氮(N2O)的流量比在1:10至1:200的范围内。此外，可使用氦、氩、氪、氙等作为被引入腔室的稀有气体。具体而言，优选使用便宜的氩气。
此外，使用高密度等离子体增强CVD装置形成的绝缘层具有良好的阶梯覆盖率，且可准确地控制该绝缘层的厚度。
通过上述工艺形成的绝缘层的膜质量极大地不同于使用常规平行板PECVD装置形成的绝缘层的质量。在用相同蚀刻剂的蚀刻速度彼此作比较的情况下，通过以上工艺形成的绝缘层的蚀刻速度比使用常规平行板PECVD装置而形成的绝缘层的蚀刻速度低10％或更多、或者20％或更多。因此，可以说，使用高密度等离子体增强CVD装置而形成的绝缘层是致密膜。
在这个实施例中，使用由高密度等离子体增强CVD装置形成的100nm厚的氧氮化硅层(也被称为SiOxNy，其中x＞y＞0)作为栅绝缘层118。
可通过等离子体增强CVD、溅射等作为不同的方法来使栅绝缘层118形成为具有含有氧化硅层、氮化硅层、氧氮化硅层、氮氧化硅层、和氧化铝层中的一个或多个的单层结构或层叠结构。注意，优选地通过溅射来形成栅绝缘层118，从而不包括大量氢。在通过溅射形成氧化硅膜的情况下，硅或石英被用作靶，并且氧、或者氧和氩的混合气体被用作溅射气体。
栅绝缘层118可具有其中从源电极104和124以及漏电极106和126堆叠氧化硅层和氮化硅层的结构。例如，通过溅射形成具有5到300nm厚度的氧化硅层(SiOx(x＞0))作为第一栅绝缘层和在该第一栅绝缘层上堆叠具有50到200nm厚度的氮化硅层(SiNy(y＞0))，从而形成100nm厚的栅绝缘层。
接着，在第四光刻工艺中形成抗蚀剂掩模，且通过选择性蚀刻移除栅绝缘层118的部分，这样形成了到达用作块状晶体管的源电极和漏电极的薄膜晶体管的漏电极126和n-型区132a和132b的开口(见图5B)。
然后，在其中形成了开口的栅绝缘层118上形成导电层，且通过第五光刻工艺和蚀刻工艺形成栅电极108、栅电极128、和引线层151、152和153。注意，可通过喷墨法形成抗蚀剂掩模。在喷墨法中不使用光掩模；因此，可降低制造成本。
栅电极108和128、以及引线层、151、152和153可被形成为具有使用诸如钼、钛、铬、钽、钨、铝、铜、钕、或钪之类的金属材料、或者包含这些材料中的任一种作为其主要组分的合金材料的单层或叠层结构。
例如，作为栅电极108和128以及引线层、151、152和153的两层结构，如下结构是优选的：钼层堆叠在铝层之上的两层结构，钼层堆叠在铜层之上的两层结构，氮化钛层或氮化钽层堆叠在铜层之上的两层结构，以及氮化钛层和钼层堆叠的两层结构。作为三层堆叠结构，优选其中堆叠有钨层或氮化钨层、铝和硅的合金层或铝和钛的合金层、以及氮化钛层或钛层的三层结构。注意，可使用透光导电层形成栅电极。可给出透光导电氧化物等作为透光导电层的材料的示例。
在这个实施例中，通过溅射形成150nm厚的膜作为栅电极108和128以及引线层、151、152和153。
接着，在惰性气体气氛或氧气氛(优选在200℃到400℃，例如，在250℃到350℃)中执行第二热处理。在本实施例中，在氮气氛中，在250℃下进行第二热处理达1小时。可选地，可在第一薄膜晶体管、第二薄膜晶体管、以及块状晶体管上形成保护绝缘层或平面化绝缘层之后执行第二热处理。
进一步，可在空气气氛中在100到200℃进行热处理达1到30小时。该热处理可在固定加热温度下进行。替换地，可重复多次地进行加热温度的以下改变：加热温度从室温上升到100℃到200℃的温度，并且随后下降到室温。进一步，该热处理可在形成氧化物绝缘层之前在减少的压力下进行。当在减少的压力下执行热处理时，可缩短加热时间。
通过上述步骤，可形成第一薄膜晶体管和第二薄膜晶体管，每一个含有其氢、湿气、氢化物或氢氧化物的浓度被降低的氧化物半导体层(见图5C)。此处，可使用第一薄膜晶体管作为转移晶体管101；可使用第二薄膜晶体管作为重置晶体管121；且可使用块状晶体管作为放大器晶体管131。
可在薄膜晶体管和块状晶体管上提供保护绝缘层142、或者用于平面化的平面化绝缘层。例如，保护绝缘层142可被形成为具有含有氧化硅层、氮化硅层、氧氮化硅层、氮氧化硅层、以及氧化铝层中的单层结构或叠层结构。
可使用诸如聚酰亚胺、丙烯酸、苯并环丁烯、聚酰胺、或环氧树脂之类的耐热有机材料来形成平面化绝缘层。除了这些有机材料以外，有可能使用低介电常数材料(低k材料)、硅氧烷基树脂、PSG(磷硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)等。注意，可通过堆叠使用这些材料形成的多层绝缘膜来形成平面化绝缘层。
注意，硅氧烷基树脂对应于包括使用硅氧烷基材料作为原材料而形成的Si-O-Si键的树脂。硅氧烷基树脂可包括用有机基团(例如烷基团或芳香基团)作为取代基团。进一步，该有机基可包括氟基。
对用于形成平面化绝缘层的方法没有具体的限制。根据材料，可通过诸如溅射、SOG法、旋涂法、浸渍法、喷涂法、或液滴喷射法(例如，喷墨法、丝网印刷、或胶版印刷)之类的方法、或者诸如刮刀、辊涂机、幕涂机、或刀涂机之类的工具来形成平面化绝缘层。
当在沉积氧化物半导体膜时移除气氛中留存的湿气时，可降低氧化物半导体膜中的氢和氢化物的浓度。因此，可稳定氧化物半导体膜。
以上述方式，可提供含有具有氧化物半导体层的薄膜晶体管的具有稳定电特性的高度可靠的半导体器件。
该实施方式可适当地结合任一其他实施例。
(实施例2)
在本发明的一个实施例中，为薄膜晶体管而使用通过移除氧化物半导体中的可能是载流子施主(或受主)的杂质成为本征或者基本本征半导体的氧化物半导体。在本实施例中，在下文中描述测试元件组(也称为TEG)中所测量的截止状态电流值。
图6示出具有L/W＝3μm/10000μm的薄膜晶体管的初始特性，其中各自具有L/W＝3μm/50μm的200个薄膜晶体管并联连接。此外，在图7A中示出薄膜晶体管的俯视图，且在图7B中示出其部分放大的俯视图。图7B中的虚线所包围的区域是具有L/W＝3μm/50μm和Lov＝1.5μm的一级的薄膜晶体管。为了测量薄膜晶体管的初始特性，在衬底温度被设为室温、源-漏极电压(在下文中为漏电压或Vd)被设为10V、且源-栅极电压(在下文中为栅电压或Vg)从-20V改变到+20V的条件下测量源-漏极电流(在下文中称为漏电流或Id)的变化特性。换言之，测量了Vg-Id特性。注意，图7A和7B示出在从-20V到+5V的范围内的Vg。
如图6所示，沟道宽度W为10000μm的薄膜晶体管在1V和10V的Vd时具有1×10-13A或更小的截止状态电流，其小于或等于测量设备(Agilent科技公司制造的一种半导体参数分析仪Agilent 4156C)的分辨率(100fA)。
换言之，薄膜晶体管具有常态截止的电特性。在从1到10V的漏电压下，薄膜晶体管可操作以使沟道宽度每微米的截止态电流为100aA/μm或更低，优选地为10aA/μm或更低，更优选地为1aA/μm或更低。
描述了用于制造测量用的薄膜晶体管的方法。
首先，通过CVD，在玻璃衬底上形成氮化硅层，并且在该氮化硅层上形成氧氮化硅层，来作为基层。在该氧氮化硅层上，通过溅射形成钨层作为栅电极。此处，选择性地蚀刻钨层以形成栅电极。
接着，在栅电极上，通过CVD形成100nm厚的氧氮化硅层作为栅绝缘层。
然后，通过使用In-Ga-Zn-O-基氧化物半导体靶(摩尔比In2O3∶Ga2O3∶ZnO＝1∶1∶2)的溅射在栅绝缘层上形成50nm厚的氧化物半导体层。在此，通过选择性地蚀刻氧化物半导体层来形成岛状氧化物半导体层。
然后，在氮气氛中，在干净烘箱中在450℃对氧化物半导体层进行第一热处理达1小时。
然后，通过溅射在氧化物半导体层上形成150nm厚的钛层作为源电极和漏电极。在此，通过选择性地蚀刻该钛层来形成源电极和漏电极，且各自具有3μm的沟道长度L和50μm的沟道宽度W的200个薄膜晶体管并联连接以获取具有L/W＝3μm/10000μm的薄膜晶体管。
然后，通过反应溅射形成300nm厚的氧化硅层作为保护绝缘层以接触氧化物半导体层。在此，选择性地蚀刻作为保护层的氧化硅层，从而在栅电极层、源电极层、以及漏电极层上形成开口。之后，在氮气氛中，在250℃进行第二热处理达1小时。
然后，在测量Vg-Id特性之前，在150℃进行热处理达10小时。
通过以上步骤，制造了底栅薄膜晶体管。
如图6所示薄膜晶体管的截止状态电流约为1×10-13A的原因在于，氧化物半导体层中的氢浓度可能在以上制造步骤中充分地减小。氧化物半导体层中的氢浓度为5×1019atoms/cm3或更低、优选地为5×1018atoms/cm3或更低、更优选地是5×1017atoms/cm3或更低或者小于1×1016/cm3。注意，氧化物半导体层中的氢浓度通过二次离子质谱法(SIMS)来测量。
虽然描述了使用In-Ga-Zn-O基氧化物半导体的示例，但是本实施例不具体地受限于此。可使用另一氧化物半导体材料，例如，In-Sn-Zn-O基氧化物半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体、Sn-Al-Zn-O基氧化物半导体、In-Zn-O基氧化物半导体、In-Sn-O基氧化物半导体、Sn-Zn-O基氧化物半导体、Al-Zn-O基氧化物半导体、In-O基氧化物半导体、Sn-O基氧化物半导体、Zn-O基氧化物半导体等。此外，可使用混合有2.5wt％至10wt％的Al的In-Al-Zn-O基氧化物半导体、或混合有2.5wt％至10wt％的Si的In-Zn-O基氧化物半导体作为氧化物半导体材料。
由载流子测量设备所测得的氧化物半导体层中的载流子浓度为低于5×1014/cm3，优选地5×1012/cm3或更低，更优选地是低于或等于硅的载流子浓度1.45×1010/cm3。即，氧化物半导体层中的载流子浓度可尽可能地接近零。
此外，薄膜晶体管的沟道长度L可以是10到1000nm，且可在较高速度操作电路。进一步，由于截止态电流量极小，可进一步降低功耗。
在电路设计中，氧化物半导体层可被认为是薄膜晶体管是截止时的绝缘体。
之后，评估本实施例中所制造的薄膜晶体管的截止状态电流的温度特性。考虑到使用薄膜晶体管的最终产品的耐环境性、性能的维护等，温度特性是重要的。应当理解，小量的改变是优选的，这增加用于产品设计的自由程度。
对于温度特性，在提供有薄膜晶体管的衬底被保持于相应的恒温-30℃、0℃、25℃、40℃、60℃、80℃、100℃和120℃、漏电压被设为6V、且栅电极从-20V改变到+20V的条件下使用恒温室来获取Vg-Id特性。
图8A示出在以上温度测量且彼此叠加的Vg-Id特性，而图8B示出图8A中的虚线所包围的截止状态电流的范围的放大图。示图中的箭头所指示的最右边的曲线是在-30℃获取的曲线；最左边的曲线是在120℃获取的曲线，而在其他温度获取的曲线位于它们之间。难以观察到导通状态电流的温度依赖性。另一方面，如图8B的放大图中也清楚示出地，除栅电压在20V附近处的情况以外，在所有温度下截止状态电流为1×10-12A或更小(其接近测量设备的分辨率)，并且未观察到其温度依赖性。换句话说，即使在120℃的高温下，截止态电流被保持为1×10-12A或更小，并且假设沟道宽度W为10000mm，可看到截止态电流相当小。
含有高度纯化的氧化物半导体的薄膜晶体管示出截止态电流对温度几乎没有依赖性。可以说，氧化物半导体在被高度纯化时未示出温度依赖性，因为导电类型变成极接近本征类型，并且费米能级位于禁带中间，如图10A的带图所示。这还由氧化物半导体具有3eV或更大的能隙并包括很少的热激励载流子的事实产生。另外，源区和漏区处于简并(degenerated)状态，这也是用于示出无温度依赖性的因素。薄膜晶体管主要用从简并的源区注入氧化物半导体的载流子来操作，并且以上特性(截止态电流对温度无依赖性)可通过载流子强度对温度无依赖性来进行解释。进一步，下文将参考能带图而描述这个极低的截止态电流。
图9是包括氧化物半导体的倒交错薄膜晶体管的横截面图。在栅电极(GE1)上提供有氧化物半导体层(OS)，两者之间提供有栅绝缘膜(GI)。其上提供源电极(S)和漏电极(D)。
图10A和10B是图9中所示的A-A’截面的能带图(示意图)。图10A示出源极电压和漏极电压相等(VD＝0V)的情况，且图10B示出将正电势(VD＞0V)施加给漏极的情况。
图11A和11B是图9中所示的B-B'截面的能带图(示意图)。图11A示出其中正电位(+VG)被施加到栅极(G1)并且载流子(电子)在源极和漏极之间流动的状态。进一步，图11B示出其中负电势(-VG)被施加到栅极(G1)且薄膜晶体管处于截止(少数载流子不流动)的状态。
图12示出真空能级、金属的功函数(φM)、以及氧化物半导体的电子亲和性(χ)之间的关系。
常规的氧化物半导体一般具有n-型导电率，且在这个情况下费米能级(EF)与位于能带中间的本征费米能级(Ei)相偏离，且位于靠近导电能带处。注意，已知的是氧化物半导体中氢的部分用作施主且是使得氧化物半导体具有n-型导电率的因素。
反之，在本发明的一个实施例中的氧化物半导体是通过从氧化物半导体中移除作为n-型杂质的氢以使氧化物主要组分之外的杂质尽可能不被包含而获得的本征(i-型)或基本本征的氧化物半导体。换言之，不是通过添加杂质而是通过尽可能移除诸如氢或水之类的杂质，该氧化物半导体是高度纯化的本征(i-型)半导体或接近高度纯化的i-型半导体。以此方式，费米能级(EF)可以是与本征费米能级(Ei)相同的能级。
即，在氧化物半导体的带隙(Eg)为3.15eV的情况下，电子亲和性(χ)为4.3eV。源电极和漏电极中所用的钛(Ti)的功函数基本上等于氧化物半导体的电子亲和性(χ)。在此情况下，在金属和氧化物半导体之间的界面处不形成肖特基电子势垒。
换句话说，在金属的功函数(φM)和氧化物半导体的电子亲和性(χ)相等情况下，其中金属和氧化物半导体彼此接触的状态被图示为如图10A所示的能带图(示意图)。
在图10B中，黑色圆圈(·)表示电子。当对于漏极施加正电势时，电子被射入势垒(h)上的氧化物半导体中并向着漏极流动。在此情况下，势垒的高度(h)取决于栅电压和漏电压而改变；在施加正漏电压的情况下，势垒的高度(h)小于图10A中未施加电压时的势垒的高度(即，带隙(Eg)的一半)。
此时注入氧化物半导体的电子流过氧化物半导体，如图11A所示。进一步，在图11B中，当对于栅极(G1)施加负电势时，作为少数载流子的空穴基本为零；因此，几乎没有电流流动。
例如，即使在其沟道宽度W为1×104μm且沟道长度L为3μm的薄膜晶体管的情况下，可获得电特性：截止态电流为10-13A或更小且子阈值摆动(S值)为0.1V/dec(栅绝缘膜的厚度为100nm)。
硅半导体的本征载流子浓度为1.45×1010/cm3(300K)，并且载流子甚至在室温下也存在。这意味着热激励载流子甚至在室温下也存在。此外，硅半导体的带隙为1.12eV；因此，包括硅半导体的晶体管的截止态电流根据温度而显著地改变。
因此，不是仅仅为晶体管使用具有宽带隙的氧化物半导体，而是通过高度纯化氧化物半导体，从而尽可能使得不包含氧化物半导体主要组分之外的杂质。因此，在这样的氧化物半导体中，载流子浓度变为1×1014/cm3或更低，优选的是1×1012/cm3或更低，这样将基本不含有在实际操作温度下将被热激励的载流子，且晶体管可只用从源侧注入的载流子来操作。这使得截止态电流可能下降到1×10-13A或更小，并且可能获得其截止态电流几乎不随着温度而改变的极稳定的晶体管。
本发明的一个实施例的技术思想是，不向氧化物半导体添加杂质，氧化物半导体本身通过去除不期望存在其中的杂质(诸如水或氢)而被高度纯化。换言之，本发明的一个实施例的特征是通过移除形成施主级别的水或氢以及通过向在移除时处于氧气不足状态的氧化物半导体提供氧气而高度纯化氧化物半导体本身。
在氧化物半导体中，即使马上在沉积之后，通过二次离子质谱法(SIMS)观察到1020/cm3数量级的氢。本发明的一个技术思想是高度纯化氧化物半导体且通过故意移除形成施主级别的水或氢以及在移除时补偿所产生的缺氧而获得i-型(本征)半导体。
因此，优选氢的量尽可能地少，并且还优选氧化物半导体中的载流子数量尽可能地少。该氧化物半导体被称为高度纯化的i-型(本征)半导体，其中消除了载流子且该半导体用作从源提供的载流子(电子)的路径，而不是在被用于薄膜晶体管时有意包括用于流动电流的载流子。
作为结果，通过从氧化物半导体消除载流子或显著地减少其中的载流子，晶体管的截止态电流可减小，这是本发明的一个实施例的技术思想。换言之，作为准则，氢浓度应当为5×1019/cm3或更低、优选地为5×1018/cm3或更低、更优选地是5×1017/cm3或更低、或者低于5×1016/cm3。载流子浓度应该低于1×1014/cm3，优选地是1×1012/cm3或更低。
此外，作为结果，氧化物半导体用作路径，氧化物半导体本身是被高度纯化从而是不提供载流子或几乎不提供载流子的i型(本征)半导体，并且载流子从源和漏极供应。供应的程度通过势垒高度来确定，而不是氧化物半导体的电子亲和性χ、理想地与本征费米能级相对应的费米能级、以及源或漏极的功函数。
因此，优选的是截止态电流尽可能低，且作为施加了从1到10V范围的漏电压的晶体管的特性，截止态电流是100aA/μm或更少(沟道宽度W＝每微米的电流)、优选的是10aA/μm或更少、更优选地是1aA/μm或更少。
在存储器电路(存储器元件)等使用具有这种极低截止状态电流的薄膜晶体管来形成的情况下，存在很少的泄漏。因此，可保持电势达长时间且可保持所存储的数据达较长时间。
本实施例可与其它实施例中公开的任一结构适当地组合。
(实施例3)
描述本发明的一个实施例中含有薄膜晶体管的固态图像传感器的操作。
CMOS(互补金属氧化物半导体)图像传感器是保持信号电荷存储部分中的电势并将该电势通过放大器晶体管输出至垂直输出线的固态图像传感器。当包括在CMOS图像传感器中的重置晶体管和/或转移晶体管中发生漏电流时，由于该漏电流产生充电或放电，所以改变了信号电荷存储部分的电势。当信号电荷存储部分的电势被改变时，放大器晶体管的电势也被改变；因此，电势的级别偏离于原始电势且所拍摄的图像恶化。
在这个实施例中，描述了实施例1和2中所描述的薄膜晶体管被用作CMOS图像传感器中的重置晶体管和转移晶体管的情况的效果。注意，不论是薄膜晶体管或块状晶体管都可被用作放大器晶体管。
图13示出CMOS图像传感器的像素结构的示例。像素包括作为光电转换元件的光电二极管1002、转移晶体管1004、重置晶体管1006、放大器晶体管1008、以及各种引线。多个像素以矩阵排列来形成传感器。进一步，可提供电连接至放大器晶体管1008的选择晶体管。注意，在晶体管的标记中，标记“OS”表示氧化物晶体管、且标记“Si”表示硅。这些标记表示这些晶体管的合适材料。对于之后的附图也是一样的。
此处，光电二极管1002连接至转移晶体管1004的源侧。信号电荷存储部分1010(也被称为浮栅扩散)被形成在转移晶体管1004的漏侧上。重置晶体管1006的源极和放大器晶体管1008的栅极被连接至信号电荷存储部分1010。作为另一个结构，可去除重置电源线1110。例如，重置晶体管1006的漏极不是连接至重置电源线1110而是连接至电源线1100或垂直输出线1120。
接着，参考图14的时序图而描述操作。首先，提供电源电压给电源端子。然后，重置脉冲被输入至重置晶体管1006的栅极，这样重置晶体管1006被打开。重置电源电势被存储在信号电荷存储部分1010中。然后，重置晶体管1006被关闭，且将信号电荷存储部分1010保持为重置电源电势(时间段T1)。此处，当几乎没有漏电流流向重置晶体管1006和转移晶体管1004时，保持电势直到晶体管的下一个操作开始。接着，当转移晶体管1004被打开时，电流从信号电荷存储部分1010流向光电二极管，从而信号电荷存储部分1010的电势被降低(时间段T2)。当转移晶体管1004被关闭时，当转移晶体管1004被关闭时的电势被保持在信号电荷存储部分1010中(时间段T3)。当几乎没有漏电流流向重置晶体管1006和转移晶体管1004时，保持电势直到晶体管的下一个操作开始。然后，通过放大器晶体管1008，该电势被输出至垂直输出线1120。此后，中断向电源端子的电源电压的提供。以此方式，信号被输出。
换言之，当含有在实施例1和2中所描述的其截止态电流极低的氧化物半导体的薄膜晶体管被用作重置晶体管1006和转移晶体管1004时，几乎没有电流从信号电荷存储部分1010流过薄膜晶体管，且可在时间段T1和T3的保持时间段中保持电势达较长时间。
接着，将参考图15而描述光电二极管1002的操作。当光没有进入光电二极管时，光电二极管具有与一般二极管一样的电压-电流特性(图15中的曲线A)。与光没有进入光电二极管的情况相比较，当光进入光电二极管时，特别是当施加反向偏压时有大量电流流动(图15中的曲线B)。参考图13中所示的像素中的操作而描述光电二极管的操作点。当转移晶体管1004截止时，用于流动电流的路径不存在于光电二极管1002中；因此，当光进入光电二极管时，光电二极管的阴极位于图15中的点c处。在重置晶体管1006被打开之后且信号电荷存储部分1010被保持在重置电源电势后，当打开转移晶体管1004时，光电二极管1002的阴极的电势与重置电源电势一样，且光电二极管1002的阴极位于图15中所示的点d处。然后，从信号电荷存储部分1010流出的放电电流通过转移晶体管1004，从而降低了信号电荷存储部分1010的电势。当转移晶体管1004被关闭时，放电停止。当假设此时图15中的操作点用e表示，则操作点d和操作点e之间的电势差对应于通过光电二极管1002的放电获得的信号的电势差。
接着，描述当在多个像素中共同使用重置晶体管、放大器晶体管、以及信号线时的操作。图16是在每一个像素中提供一个重置晶体管、一个转移晶体管、一个放大器晶体管、一个光电二极管，且重置线、转移开关线、以及垂直输出线连接至像素的基本结构。
参考图17中的时序图而描述基本结构中的操作。在驱动第一线时，首先，当第一重置线1240的电势(RST1)变为高电平时，第一重置晶体管1216被打开。因此，第一信号电荷存储部分1210的电势(FD1)被升高至电源电势(下文被称为VDD)。即使当第一重置线1240的电势(RST1)变为低电平且第一重置晶体管1216被关闭时，当电流路径不存在时，第一信号电荷存储部分1210的电势被保持在VDD。接着，当第一转移开关线1250的电势(TRF1)变为高电平，第一转移晶体管1214被打开，且对应于进入第一光电二极管1212的光的电流流至第一光电二极管1212和第一转移晶体管1214，所以第一信号电荷存储部分1210的电势(FD1)通过放电而被降低。当第一转移开关线1250的电势(TRF1)变为低电平时，第一转移晶体管1214被关闭，所以再一次由于电流路径不存在，第一信号电荷存储部分1210的电势(FD1)被保持。通过第一放大器晶体管1218，这个电势被输出至垂直输出线1220。然后，执行含有第二重置线1340和第二转移开关线1350的第二线的驱动。以此方式，执行顺序驱动。注意，图17中RST2、TRF2和FD2对应于第二线驱动的时序图。
与上述基本结构不同，图18示出纵向设置的四个像素的结构，其中共用重置晶体管、放大器晶体管、以及重置线。当晶体管的数量和引线的数量被减少时，可实现由于像素面积下降而产生的小型化以及由于光电二极管光接收面积的增加而产生的噪声减少。被纵向设置的四个像素中的转移晶体管的漏极彼此电连接，从而形成了信号电荷存储部分1410。重置晶体管1406的源极和放大器晶体管1408的栅极被连接至信号电荷存储部分1410。
参考图19中的时序图而描述被纵向设置的四个像素的结构中的操作。在驱动第一线时，首先，第一重置线1461的电势(RST1)变为高电平，从而第一重置晶体管1406被打开。因此，信号电荷存储部分1410的电势(FD)被抬高至VDD。即使当第一重置线1461的电势(RST1)变为低电平且第一重置晶体管1406被关闭时，当电流路径不存在时，信号电荷存储部分1410的电势(FD)被保持在VDD。接着，当第一转移开关线1451的电势(TRF1)变为高电平时，第一转移晶体管1414被打开，且对应于进入第一光电二极管1412的光的电流流至第一光电二极管1412和第一转移晶体管1414，所以信号电荷存储部分1410的电势(FD)通过放电而被降低。当第一转移开关线1451的电势(TRF1)变为低电平时，第一转移晶体管1414被关闭，所以再一次由于电流路径不存在，信号电荷存储部分1410的电势(FD)被保持。通过第一放大器晶体管1408，这个电势被输出至垂直输出线1470。
在驱动第二线时，第一重置线1461的电势(RST1)再次变为高电平，从而第一重置晶体管1406被打开。因此，信号电荷存储部分1410的电势(FD)被抬高至VDD。即使当第一重置线1461的电势(RST1)变为低电平且第一重置晶体管1406被关闭时，当电流路径不存在时，信号电荷存储部分1410的电势(FD)被保持在VDD。接着，当第二转移开关线1452的电势(TRF2)变为高电平时，第二转移晶体管1424被打开，且对应于进入第二光电二极管1422的光的电流流至第二光电二极管1422和第二转移晶体管1424，所以信号电荷存储部分1410的电势(FD)通过放电而被降低。当第二转移开关线1452的电势(TRF2)变为低电平时，第二转移晶体管1424被关闭，所以再一次由于电流路径不存在，信号电荷存储部分1410的电势(FD)被保持。通过第一放大器晶体管1408，这个电势被输出至垂直输出线1470。
在驱动第三线时，第一重置线1461的电势(RST1)再次变为高电平，从而第一重置晶体管1406被打开。因此，信号电荷存储部分1410的电势(FD)被抬高至VDD。即使当第一重置线1461的电势(RST1)变为低电平且第一重置晶体管1406被关闭时，当电流路径不存在时，信号电荷存储部分1410的电势(FD)被保持在VDD。接着，当第三转移开关线1453的电势(TRF3)变为高电平时，第三转移晶体管1434被打开，且对应于进入第三光电二极管1432的光的电流流至第三光电二极管1432和第三转移晶体管1434，所以信号电荷存储部分1410的电势(FD)通过放电而被降低。当第三转移开关线1453的电势(TRF3)变为低电平时，第三转移晶体管1434被关闭，所以再一次由于电流路径不存在，信号电荷存储部分1410的电势(FD)被保持。通过第一放大器晶体管1408，这个电势被输出至垂直输出线1470。
在驱动第四线时，第一重置线1461的电势(RST1)再次变为高电平，从而第一重置晶体管1406被打开。因此，信号电荷存储部分1410的电势(FD)被抬高至VDD。即使当第一重置线1461的电势(RST1)变为低电平且第一重置晶体管1406被关闭时，当电流路径不存在时，信号电荷存储部分1410的电势(FD)被保持在VDD。接着，当第四转移开关线1454的电势(TRF4)变为高电平时，第四转移晶体管1444被打开，且对应于进入第四光电二极管1442的光的电流流至第四光电二极管1442和第四转移晶体管1444，所以信号电荷存储部分1410的电势(FD)通过放电而被降低。当第四转移开关线1454的电势(TRF4)变为低电平时，第四转移晶体管1444被关闭，所以再一次由于电流路径不存在，信号电荷存储部分1410的电势(FD)被保持。通过第一放大器晶体管1408，这个电势被输出至垂直输出线1470。在驱动第五到第八线时，像第一到第四线一样通过控制第二重置线的电势(RST2)而执行顺序的驱动。
图20示出纵向和横向设置的四个像素的结构，其不同于图18中的结构。在图20所示的结构中，纵向设置的两个像素和横向设置的两个像素共用重置线、重置晶体管、和放大器晶体管。与被纵向设置的四个像素的结构中一样，当晶体管的数量和引线的数量被减少时，可实现由于像素面积下降而产生的小型化以及由于光电二极管光接收面积的增加而产生的噪声减少。被纵向和横向设置的四个像素中的转移晶体管的漏极彼此电连接，从而形成了信号电荷存储部分1510。重置晶体管1506的源极和放大器晶体管1508的栅极被连接至信号电荷存储部分1510。
参考图21中的时序图而描述被纵向和横向设置的四个像素的结构中的操作。在驱动第一线时，首先，第一重置线1561的电势(RST1)变为高电平，从而第一重置晶体管1506被打开。因此，信号电荷存储部分1510的电势(FD)被抬高至VDD。第一重置线1561的电势(RST1)变为低电平，从而第一重置晶体管1506被关闭。即使当第一重置晶体管1506被关闭时，当电流路径不存在时，信号电荷存储部分1510的电势(FD)被保持为VDD。接着，当第一转移开关线1551的电势(TRF1)变为高电平时，第一转移晶体管1514被打开，且对应于进入第一光电二极管1512的光的电流流至第一光电二极管1512和第一转移晶体管1514，所以信号电荷存储部分1510的电势(FD)通过放电而被降低。当第一转移开关线1551的电势(TRF1)变为低电平时，第一转移晶体管1514被关闭，所以再一次由于电流路径不存在，信号电荷存储部分1510的电势(FD)被保持。通过第一放大器晶体管1570，这个电势被输出至垂直输出线1508。
接着，第一重置线1561的电势(RST1)再次变为高电平，从而第一重置晶体管1506被打开。因此，信号电荷存储部分1510的电势(FD)被抬高至VDD。第一重置线1561的电势(RST1)变为低电平，从而第一重置晶体管1506被关闭。即使当第一重置晶体管1506被关闭时，当电流路径不存在时，信号电荷存储部分1510的电势(FD)被保持为VDD。然后，当第二转移开关线1552的电势(TRF2)变为高电平时，第二转移晶体管1524被打开，且对应于进入第二光电二极管1522的光的电流流至第二光电二极管1522和第二转移晶体管1524，所以信号电荷存储部分1510的电势(FD)通过放电而被降低。当第二转移开关线1552的电势(TRF2)变为低电平时，第二转移晶体管1524被关闭，所以再一次由于电流路径不存在，信号电荷存储部分1510的电势(FD)被保持。通过第一放大器晶体管1508，这个电势被输出至垂直输出线1570。第一线中的像素的输出通过这两个操作被顺序地输出至垂直输出线1570。
在驱动第二线时，第一重置线1561的电势(RST1)再次变为高电平，从而第一重置晶体管1506被打开。因此，信号电荷存储部分1510的电势(FD)被抬高至VDD。第一重置线1561的电势(RST1)变为低电平，从而第一重置晶体管1506被关闭。即使当第一重置晶体管1506被关闭时，当电流路径不存在时，信号电荷存储部分1510的电势(FD)被保持为VDD。然后，当第三转移开关线1553的电势(TRF3)变为高电平时，第三转移晶体管1534被打开，且对应于进入第三光电二极管1532的光的电流流至第三光电二极管1532和第三转移晶体管1534，所以信号电荷存储部分1510的电势(FD)通过放电而被降低。当第三转移开关线1553的电势(TRF3)变为低电平时，第三转移晶体管1534被关闭，所以再一次由于电流路径不存在，信号电荷存储部分1510的电势被保持。通过第一放大器晶体管1508，这个电势被输出至垂直输出线1570。
接着，第一重置线1561的电势(RST1)再次变为高电平，从而第一重置晶体管1506被打开。因此，信号电荷存储部分1510的电势(FD)被抬高至VDD。第一重置线1561的电势(RST1)变为低电平，从而第一重置晶体管1506被关闭。即使当第一重置晶体管1506被关闭时，当电流路径不存在时，信号电荷存储部分1510的电势(FD)被保持为VDD。接着，当第四转移开关线1554的电势(TRF4)变为高电平时，第四转移晶体管1544被打开，且对应于进入第四光电二极管1542的光的电流流至第四光电二极管1542和第四转移晶体管1544，所以信号电荷存储部分1510的电势(FD)通过放电而被降低。当第四转移开关线1554的电势(TRF4)变为低电平时，第四转移晶体管1544被关闭，所以再一次由于电流路径不存在，信号电荷存储部分1510的电势(FD)被保持。通过第一放大器晶体管1508，这个电势被输出至垂直输出线1570。接着，与第一和第二线一样，通过控制第二重置线1562的电势(RST2)顺序地执行第三线和第四线的驱动。
图22示出其中共用转移开关线的结构。在图22所示的结构中，纵向设置的两个像素和横向设置的两个像素共用重置线、转移开关线、重置晶体管、和放大器晶体管。对于共用重置线、重置晶体管、和放大器晶体管的上述结构添加共用的转移开关。当晶体管的数量和引线的数量被减少时，可实现由于像素面积下降而产生的小型化以及由于光电二极管光接收面积的增加而产生的噪声减少。被纵向和横向设置的四个像素中的转移晶体管的漏极彼此电连接，从而形成了信号电荷存储部分。重置晶体管的源极和放大器晶体管的栅极被连接至信号电荷存储部分。在该结构中，在纵向放置的两个转移晶体管之间共用转移开关线，从而提供了同时在横向和纵向操作的晶体管。
将参考图23的时序图而描述其中共用转移开关线的结构的操作。在驱动第一线和第二线时，首先，第一重置线1665的电势(RST1)和第二重置线1666的电势(RST2)变为高电平，从而第一重置晶体管1616和第二重置晶体管1626被打开。因此，第一信号电荷存储部分1610的电势(FD1)和第二信号电荷存储部分1620的电势(FD2)被抬高至VDD。第一重置线1665的电势(RST1)和第二重置线1666的电势(RST2)变为低电平，从而第一重置晶体管1616和第二重置晶体管1626被关闭。即使当第一重置晶体管1616和第二重置晶体管1626被关闭时，当电流路径不存在时，第一信号电荷存储部分1610的电势(FD1)和第二信号电荷存储部分1620的电势(FD2)被保持在VDD。
接着，当第一转移开关线1751的电势(TRF1)变为高电平时，第一转移晶体管1614和第三转移晶体管1634被打开，从而对应于进入第一光电二极管1612的光的电流流至第一光电二极管1612和第一转移晶体管1641且对应于进入第三光电二极管1632的光的电流流至第三光电晶体管1632和第三转移晶体管1634。因此，第一信号电荷存储部分1610的电势(FD1)和第二信号电荷存储部分1620的电势(FD2)通过放电而被降低。当第一转移开关线1751的电势(TRF1)变为低电平时，第一转移晶体管1614和第三转移晶体管1634被关闭，从而再次因为电流路径不存在，第一信号电荷存储部分1610的电势(FD1)和第二信号电荷存储部分1620的电势(FD2)被保持。这些电势被通过第一放大器晶体管1618输出至第一垂直输出线1675，通过第二放大器晶体管1628输出至第二垂直输出线1676。
接着，第一重置线1665的电势(RST1)和第二重置线1666的电势(RST2)再次变为高电平，从而第一重置晶体管1616和第二重置晶体管1626被打开。因此，第一信号电荷存储部分1610的电势(FD1)和第二信号电荷存储部分1620的电势(FD2)被抬高至VDD。第一重置线1665的电势(RST1)和第二重置线1666的电势(RST2)变为低电平，从而第一重置晶体管1616和第二重置晶体管1626被关闭。即使当第一重置晶体管1616和第二重置晶体管1626被关闭时，当电流路径不存在时，第一信号电荷存储部分1610的电势(FD1)和第二信号电荷存储部分1620的电势(FD2)被保持在VDD。
接着，当第二转移开关线1752的电势(TRF2)变为高电平时，第二转移晶体管1624和第四转移晶体管1644被打开，从而对应于进入第二光电二极管1622的光的电流流至第二光电二极管1622和第二转移晶体管1624且对应于进入第四光电二极管1642的光的电流流至第四光电晶体管1642和第四转移晶体管1644。因此，第一信号电荷存储部分1610的电势(FD1)和第二信号电荷存储部分1620的电势(FD2)通过放电而被降低。当第二转移开关线1752的电势(TRF2)变为低电平时，第二转移晶体管1624和第四转移晶体管1644被关闭，从而再次因为电流路径不存在，第二信号电荷存储部分1610的电势(FD1)和第二信号电荷存储部分1620的电势(FD2)被保持。这些电势被通过第一放大器晶体管1618输出至第一垂直输出线1675，通过第二放大器晶体管1628输出至第二垂直输出线1676。通过此操作，第一线和第二线的像素的输出被顺序输出至第一垂直输出线1675和第二垂直输出线1676。
描述第三线和第四线的驱动。首先，第二重置线1666的电势(RST2)和第三重置线1667的电势(RST3)变为高电平，从而第二重置晶体管1626和第三重置晶体管1636被打开。因此，第二信号电荷存储部分1620的电势(FD2)和第三信号电荷存储部分1630的电势(FD3)被抬高至VDD。第二重置线1666的电势(RST2)和第三重置线1667的电势(RST3)变为低电平，从而第二重置晶体管1626和第三重置晶体管1636被关闭。即使当第二重置晶体管1626和第三重置晶体管1636被关闭时，当电流路径不存在时，第二信号电荷存储部分1620的电势(FD2)和第三信号电荷存储部分1630的电势(FD3)被保持在VDD。
接着，当第三转移开关线1753的电势(TRF3)变为高电平时，第五转移晶体管1654和第七转移晶体管1674被打开，从而对应于进入第五光电二极管1652的光的电流流至第五光电二极管1652和第五转移晶体管1654且对应于进入第七光电二极管1672的光的电流流至第七光电晶体管1672和第七转移晶体管1674。因此，第二信号电荷存储部分1620的电势(FD2)和第三信号电荷存储部分1630的电势(FD3)通过放电而被降低。当第三转移开关线1753的电势(TRF3)变为低电平时，第五转移晶体管1654和第七转移晶体管1674被关闭，从而再次因为电流路径不存在，第二信号电荷存储部分1620的电势(FD2)和第三信号电荷存储部分1630的电势(FD3)被保持。这些电势被通过第二放大器晶体管1628输出至第二垂直输出线1676，通过第一放大器晶体管1618输出至第一垂直输出线1675。
接着，当第二重置线1666的电势(RST2)和第三重置线1667的电势(RST3)变为高电平时，从而第二重置晶体管1626和第三重置晶体管1636被打开。因此，第二信号电荷存储部分1620的电势(FD2)和第三信号电荷存储部分1630的电势(FD3)被抬高至VDD。第二重置线1666的电势(RST2)和第三重置线1667的电势(RST3)变为低电平，从而第二重置晶体管1626和第三重置晶体管1636被关闭。即使当第二重置晶体管1626和第三重置晶体管1636被关闭时，当电流路径不存在时，第二信号电荷存储部分1620的电势(FD2)和第三信号电荷存储部分1630的电势(FD3)被保持在VDD。
接着，当第四转移开关线1754的电势(TRF4)变为高电平时，第六转移晶体管1664和第八转移晶体管1684被打开，从而对应于进入第六光电二极管1662的光的电流流至第六光电二极管1662和第六转移晶体管1664且对应于进入第八光电二极管1682的光的电流流至第八光电晶体管1682和第八转移晶体管1684。因此，第二信号电荷存储部分1620的电势(FD2)和第三信号电荷存储部分1630的电势(FD3)通过放电而被降低。当第四转移开关线1754的电势(TRF4)变为低电平时，第六转移晶体管1664和第八转移晶体管1684被关闭，从而再次因为电流路径不存在，第二信号电荷存储部分1620的电势(FD2)和第三信号电荷存储部分1630的电势(FD3)被保持。这些电势被通过第二放大器晶体管1628输出至第二垂直输出线1676，通过第一放大器晶体管1618输出至第一垂直输出线1675。通过此操作，第三线和第四线的像素的输出被顺序输出至第二垂直输出线1676和第一垂直输出线1675。接着，与第三和第四线一样，通过第三重置线1667和电势(RST3)和第四重置线的电势(RST4)的控制而顺序地执行第五线的驱动和第六线的驱动。
图24示出整个CMOS图像传感器。在含有像素部分2000的像素矩阵2100的相对侧边上提供重置端子驱动器电路2020和转移端子驱动器电路2040。图24中，驱动器电路被提供在像素矩阵2100的相对侧边上；然而，驱动器电路可被仅被提供在一侧上。此外，在垂直于引线的方向上提供垂直输出线驱动器电路2060用于将信号从驱动器电路输出。重置端子驱动器电路2020和转移端子驱动器电路2040是用于将具有双值(低电势和髙电势)的信号输出的驱动器电路；因此，如图25中所示，可用移位寄存器2200和缓冲器电路2300的组合来执行驱动。可使用块状晶体管或薄膜晶体管来形成这些驱动器电路。具体地，优选地使用含有可被用作形成互补型(CMOS)晶体管的硅半导体的块状晶体管而形成这些驱动器电路。
垂直输出线驱动器电路2060可包括移位寄存器2210、缓冲器电路2310、以及模拟开关2400，如图26中所示。可用模拟开关2400来选择垂直输出线2120，且图像信号被输出至图像输出线2500。模拟开关2400顺序地由移位寄存器2210和缓冲器电路2310来选择。可使用块状晶体管或薄膜晶体管来形成垂直输出线驱动器电路2060。具体地，优选地使用含有可被用于形成互补型晶体管的硅半导体的块状晶体管形成垂直线驱动器电路2060。
图27示出移位寄存器和缓冲器电路的示例。特定地，图27示出含有拍频反相器(clocked inverter)的移位寄存器2220和含有反相器的缓冲器电路2320。移位寄存器和缓冲器电路不限于这些电路。进一步，重置端子驱动器电路2020、转移端子驱动器电路2040、以及垂直输出线驱动器电路2060的结构不限于上述结构。
上述实施例的任意中的固态图像传感器可被用在多种电子设备中(包括娱乐机)。例如，该固态图像传感器可被用在具有获取图像数据的单元的电子设备中，诸如数码相机、数码摄像机、移动电话、便携式游戏机、或者便携式信息终端。
该实施方式可适当地结合任一其他实施例。
本申请基于2009年11月6日向日本专利局提交的日本专利申请2009-255271，该申请的全部内容通过引用结合于此。

Claims (23)

1.一种半导体装置，包括：
在衬底上的包括栅电极的第一晶体管，其中所述第一晶体管的沟道形成区包含晶体硅；以及
所述衬底上的第二晶体管，该第二晶体管包括：
氧化物半导体层；
所述氧化物半导体层上的源电极和漏电极；
所述氧化物半导体层上的栅绝缘层；和
所述栅绝缘层上的栅电极，
其中，所述第一晶体管的所述栅电极电连接至所述第二晶体管的所述源电极和所述漏电极中的一个，且
其中，所述氧化物半导体层包括与所述第二晶体管的所述栅电极以及所述第二晶体管的所述源电极和所述漏电极中的一个都重叠的区域。
2.一种半导体装置，包括：
包括栅电极的第一晶体管，其中所述第一晶体管的沟道形成区包含晶体硅；
所述第一晶体管上的层间绝缘膜；以及
所述层间绝缘膜上的第二晶体管，该第二晶体管包括：
氧化物半导体层；
所述氧化物半导体层上的源电极和漏电极；
所述氧化物半导体层上的栅绝缘层；和
所述栅绝缘层上的栅电极，
其中，所述第一晶体管的所述栅电极电连接至所述第二晶体管的所述源电极和所述漏电极中的一个，且
其中，所述氧化物半导体层包括与所述第二晶体管的所述栅电极以及所述第二晶体管的所述源电极和所述漏电极中的一个都重叠的区域。
3.一种半导体装置，包括：
包括栅电极的第一晶体管，其中所述第一晶体管的沟道形成区包含晶体硅；
所述第一晶体管上的层间绝缘膜；以及
所述层间绝缘膜上的第二晶体管，该第二晶体管包括：
氧化物半导体层；
所述氧化物半导体层上的源电极和漏电极；
所述氧化物半导体层上的栅绝缘层；和
所述栅绝缘层上的栅电极，
其中，所述第一晶体管的所述栅电极电连接至所述第二晶体管的所述源电极和所述漏电极中的一个，
其中，所述氧化物半导体层包括与所述第二晶体管的所述栅电极以及所述第二晶体管的所述源电极和所述漏电极中的一个都重叠的区域，且
其中，所述栅绝缘层包括在所述第二晶体管的所述源电极和所述漏电极之间的凹陷部。
4.一种半导体装置，包括：
在衬底上的包括栅电极的第一晶体管，其中所述第一晶体管的沟道形成区包含晶体硅；和
所述衬底上的第二晶体管，该第二晶体管包括：
氧化物半导体层；
所述氧化物半导体层上的源电极和漏电极；
所述氧化物半导体层上的栅绝缘层；和
所述栅绝缘层上的栅电极，
其中，所述第一晶体管的所述栅电极电连接至所述第二晶体管的所述源电极和所述漏电极中的一个，
其中，所述氧化物半导体层包括与所述第二晶体管的所述栅电极以及所述第二晶体管的所述源电极和所述漏电极中的一个都重叠的区域，且
其中，所述氧化物半导体层中氢的浓度为5×1019/cm3或更低。
5.如权利要求1至4中任一项所述的半导体装置，其特征在于，
所述第二晶体管的沟道宽度的每微米截止态电流为100aA/μm或更小。
6.如权利要求1至4中任一项所述的半导体装置，其特征在于，
所述氧化物半导体层中的载流子浓度低于1×1014/cm3。
7.如权利要求1至4中任一项所述的半导体装置，其特征在于，
所述氧化物半导体层的能隙高于2.5eV。
8.如权利要求1至4中任一项所述的半导体装置，其特征在于，
所述氧化物半导体层是本征的半导体层或基本本征的半导体层。
9.如权利要求1至4中任一项所述的半导体装置，其特征在于，
所述氧化物半导体层包含In、Ga、Zn和氧。
10.如权利要求1或4所述的半导体装置，其特征在于，
所述第一晶体管的所述沟道形成区形成在所述衬底内。
11.如权利要求1至4中任一项所述的半导体装置，其特征在于，还包括电连接至所述第一晶体管的所述栅电极的电容器。
12.一种半导体装置，包括：
包含晶体硅的光电转换元件；
在衬底上的包括栅电极的第一晶体管，其中所述第一晶体管的沟道形成区包含晶体硅；
所述光电转换元件上的层间绝缘膜；以及
包括氧化物半导体层的第二晶体管，其中所述氧化物半导体层设置在所述层间绝缘膜上。
13.一种半导体装置，包括：
光电转换元件；
第一晶体管；
第二晶体管；以及
第三晶体管，
其中，所述第一晶体管的栅电极电连接至所述第二晶体管的源电极和漏电极中的一个，
其中，所述第一晶体管的栅电极电连接至所述第三晶体管的源电极和漏电极中的一个，
其中，所述第一晶体管的源电极和漏电极中的一个电连接至第一线，
其中，所述第二晶体管的栅电极电连接至第二线，
其中，所述第二晶体管的所述源电极和所述漏电极中的另一个电连接至所述光电转换元件，
其中，所述第三晶体管的栅电极电连接至第三线，且
其中，所述第三晶体管包括氧化物半导体层。
14.一种半导体装置，包括：
光电转换元件；
第一晶体管；
第二晶体管；
所述光电转换元件上的层间绝缘膜；以及
所述层间绝缘膜上的第三晶体管，
其中，所述第一晶体管的栅电极电连接至所述第二晶体管的源电极和漏电极中的一个，
其中，所述第一晶体管的所述栅电极电连接至所述第三晶体管的源电极和漏电极中的一个，
其中，所述第一晶体管的源电极和漏电极中的一个电连接至第一线，
其中，所述第二晶体管的栅电极电连接至第二线，
其中，所述第二晶体管的所述源电极和所述漏电极中的另一个电连接至所述光电转换元件，
其中，所述第三晶体管的栅电极电连接至第三线，且
其中，所述第三晶体管包括氧化物半导体层。
15.如权利要求12所述的半导体装置，其特征在于，
所述第二晶体管的沟道宽度的每微米截止态电流为100aA/μm或更小。
16.如权利要求13或14所述的半导体装置，其特征在于，
所述第三晶体管的沟道宽度的每微米截止态电流为100aA/μm或更小。
17.如权利要求12至14中任一项所述的半导体装置，其特征在于，
所述氧化物半导体层中的载流子浓度低于1×1014/cm3。
18.如权利要求12至14中任一项所述的半导体装置，其特征在于，
所述氧化物半导体层包含In、Ga、Zn和氧。
19.如权利要求12所述的半导体装置，其特征在于，
所述第一晶体管的所述沟道形成区形成在所述衬底内。
20.如权利要求12所述的半导体装置，其特征在于，还包括第三晶体管，
其中，所述第三晶体管包括在所述层间绝缘膜上的第二氧化物半导体层。
21.如权利要求12所述的半导体装置，其特征在于，还包括第三晶体管，
其中，所述第三晶体管包括在所述层间绝缘膜上的第二氧化物半导体层，
其中，所述第一晶体管的所述栅电极电连接至所述第二晶体管的源电极和漏电极中的一个，
其中，所述第一晶体管的所述栅电极电连接至所述第三晶体管的源电极和漏电极中的一个，
其中，所述第一晶体管的源电极和漏电极中的一个电连接至第一线，
其中，所述第二晶体管的栅电极电连接至第二线，
其中，所述第二晶体管的所述源电极和所述漏电极中的另一个电连接至所述光电转换元件，
其中，所述第三晶体管的栅电极电连接至第三线，且
其中，所述第三晶体管的所述源电极和所述漏电极中的另一个电连接至所述第一线。
22.如权利要求13或14所述的半导体装置，其特征在于，
所述第二晶体管包括第二氧化物半导体层。
23.如权利要求13或14所述的半导体装置，其特征在于，
所述第一晶体管不与所述第二晶体管重叠，且
其中，所述第一晶体管与所述第三晶体管重叠。
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