KR102553553B1 - 촬상 장치, 및 그 동작 방법 및 전자 기기 - Google Patents
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Abstract
본 발명은 저소비 전력의 촬상 장치를 제공한다.
매트릭스 형태로 배치된 복수의 화소와, 제 1 회로와, 제 2 회로와, 제 3 회로와, 제 4 회로를 갖는 촬상 장치이고, 제 1 회로는 아날로그 신호를 디지털 신호로 변환하는 기능을 갖고, 제 2 회로는 제 1 프레임의 화상 데이터와 제 2 프레임의 화상 데이터의 차분을 검출하는 기능을 갖고, 제 3 회로는 클럭 신호의 주파수를 제어하는 기능을 갖고, 제 4 회로는 복수의 주파수의 클럭 신호를 생성하는 기능을 갖는다.
매트릭스 형태로 배치된 복수의 화소와, 제 1 회로와, 제 2 회로와, 제 3 회로와, 제 4 회로를 갖는 촬상 장치이고, 제 1 회로는 아날로그 신호를 디지털 신호로 변환하는 기능을 갖고, 제 2 회로는 제 1 프레임의 화상 데이터와 제 2 프레임의 화상 데이터의 차분을 검출하는 기능을 갖고, 제 3 회로는 클럭 신호의 주파수를 제어하는 기능을 갖고, 제 4 회로는 복수의 주파수의 클럭 신호를 생성하는 기능을 갖는다.
Description
본 발명의 일 형태는, 촬상 장치 및 그 동작 방법에 관한 것이다.
또한, 본 발명의 일 형태는, 상기 기술 분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태의 기술 분야는, 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로, 더 구체적으로 본 명세서에서 개시하는 본 발명의 일 형태의 기술 분야로서는, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 촬상 장치, 이들의 동작 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 트랜지스터, 반도체 회로는 반도체 장치의 일 형태이다. 또한, 기억 장치, 표시 장치, 촬상 장치, 및 전자 기기는 반도체 장치를 갖는 경우가 있다.
트랜지스터에 적용 가능한 반도체 재료로서 산화물 반도체가 주목을 받고 있다. 예를 들어, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
또한, 산화물 반도체를 갖는 트랜지스터를 화소 회로의 일부에 사용하는 구성의 촬상 장치가 특허문헌 3에 개시되어 있다.
촬상 장치의 응용 기기의 일례로서 감시 카메라 시스템이 알려져 있다. 감시 카메라 시스템은 긴 시간 동안 연속하여 동영상 촬상 등을 수행하기 때문에, 소비 전력이 방대하다. 또한, 촬상 데이터를 저장하는 기기로서는, 비싸며 대용량의 기억 장치가 필요하다.
변화가 없다고 할 수 있는 환경하에서 고정된 감시 카메라로 정지하고 있는 피사체를 촬상하는 경우, 그 촬상 데이터는 프레임간에서 차이가 거의 없다. 즉, 평온 시에 같은 촬상 데이터를 긴 시간 동안 계속 촬상하고 있다는 것이다.
이와 같은 경우에는, 화상의 변화의 유무를 검지하여 필요한 기간에만 촬상하는 것이 바람직하다. 이런 기능을 갖는 촬상 장치를 사용함으로써, 센서 등을 별도로 병용하는 것 없이 감시 카메라 시스템을 저소비 전력화시킬 수 있다. 또한, 감시 카메라 시스템에, 저렴하며 소용량의 기억 장치를 사용할 수 있다.
따라서, 본 발명의 일 형태에서는, 저소비 전력의 촬상 장치를 제공하는 것을 목적의 하나로 한다. 또는, 화상의 변화의 유무를 검지할 수 있는 촬상 장치를 제공하는 것을 목적의 하나로 한다. 또는, 화상에 변화가 없는 경우 클럭 주파수를 저하시키는 촬상 장치를 제공하는 것을 목적의 하나로 한다. 또는, 해상도가 높은 촬상 장치를 제공하는 것을 목적의 하나로 한다. 또는, 집적도가 높은 촬상 장치를 제공하는 것을 목적의 하나로 한다. 또는, 저조도하에서 촬상할 수 있는 촬상 장치를 제공하는 것을 목적의 하나로 한다. 또는, 다이내믹 레인지가 넓은 촬상 장치를 제공하는 것을 목적의 하나로 한다. 또는, 넓은 온도 범위에 있어서 사용 가능한 촬상 장치를 제공하는 것을 목적의 하나로 한다. 또는, 개구율이 높은 촬상 장치를 제공하는 것을 목적의 하나로 한다. 또는, 신뢰성이 높은 촬상 장치를 제공하는 것을 목적의 하나로 한다. 또는, 신규 촬상 장치 등을 제공하는 것을 목적의 하나로 한다. 또는, 신규 반도체 장치 등을 제공하는 것을 목적의 하나로 한다. 또는, 상기 촬상 장치의 동작 방법을 제공하는 것을 목적의 하나로 한다.
또한, 상술한 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 상술한 모든 과제를 해결할 필요는 없다. 또한, 상술한 것 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 상술한 것 외의 과제가 추출될 수 있다.
본 발명의 일 형태는, 프레임간의 차분 검출을 수행하는 기간에 클럭 주파수를 저감시키는 촬상 장치에 관한 것이다.
본 발명의 일 형태는, 화소와, 제 1 회로와, 제 2 회로와, 제 3 회로와, 제 4 회로를 갖는 촬상 장치이고, 화소는 제 1 회로와 전기적으로 접속되고, 제 1 회로는 제 2 회로와 전기적으로 접속되고, 제 2 회로는 제 3 회로와 전기적으로 접속되고, 제 3 회로는 제 4 회로와 전기적으로 접속되고, 제 4 회로는 제 1 회로와 전기적으로 접속되고, 제 1 회로는 아날로그 신호를 디지털 신호로 변환하는 기능을 갖고, 제 2 회로는 제 1 프레임의 화상 데이터와 제 2 프레임의 화상 데이터의 차분을 검출하는 기능을 갖고, 제 3 회로는 클럭 신호의 주파수를 제어하는 기능을 갖고, 제 4 회로는 복수의 주파수의 클럭 신호를 생성하는 기능을 갖는 것을 특징으로 하는 촬상 장치이다.
제 1 회로는 카운터 회로를 갖고, 카운터 회로는 출력 비트 수에 대응하는 복수의 출력 단자를 갖고, 제 2 회로는 제 5 회로와 제 6 회로를 갖고, 제 5 회로는 제 1 입력 단자, 제 2 입력 단자, 및 제 1 출력 단자를 갖고, 제 5 회로는 제 1 입력 단자에 공급되는 논리 신호에 따라 동작하고, 제 5 회로는 제 2 입력 단자에 공급된 논리 신호를 유지하는 기능 및 제 1 출력 단자로부터 논리 신호를 출력하는 기능을 갖고, 제 6 회로는 제 3 입력 단자, 제 4 입력 단자, 및 제 2 출력 단자를 갖고, 제 6 회로는 제 3 입력 단자 및 제 4 입력 단자에 공급되는 논리 신호가 같은 경우에는 제 1 논리 신호를 제 2 출력 단자로부터 출력하는 기능을 갖고, 제 6 회로는 제 3 입력 단자 및 제 4 입력 단자에 공급되는 논리 신호가 다른 경우에는 제 2 논리 신호를 제 2 출력 단자로부터 출력하는 기능을 갖고, 제 1 입력 단자는 카운터 회로의 상위 비트의 출력 단자와 전기적으로 접속되고, 제 1 출력 단자는 제 3 입력 단자와 전기적으로 접속되고, 제 4 입력 단자는 카운터 회로의 하위 비트의 출력 단자와 전기적으로 접속되고, 제 2 출력 단자는 제 3 회로와 전기적으로 접속되는 구성으로 할 수 있다.
제 4 회로는 제 1~제 4 트랜지스터와, 제 7 회로를 갖고, 제 1 트랜지스터의 게이트는 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 2 트랜지스터의 게이트는 제 4 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽과 전기적으로 접속되고, 제 7 회로는 제 5 입력 단자와, 제 6 입력 단자와, 제 7 입력 단자와, 제 8 입력 단자와, 제 3 출력 단자를 갖고, 제 5 입력 단자는 제 1 전위를 공급하는 배선과 전기적으로 접속되고, 제 6 입력 단자는 제 1 트랜지스터의 소스 또는 드레인과 전기적으로 접속되고, 제 7 입력 단자는 제 2 트랜지스터의 소스 또는 드레인과 전기적으로 접속되고, 제 8 입력 단자는 제 3 출력 단자와 전기적으로 접속되고, 제 3 출력 단자는 제 1 회로와 전기적으로 접속되고, 제 7 회로는, 인버터 회로와, 제 5 트랜지스터와, 제 6 트랜지스터를 갖고, 인버터 회로의 출력 단자는 제 5 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 인버터 회로의 출력 단자는 제 6 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 6 트랜지스터의 소스 및 드레인 중 다른 쪽과 전기적으로 접속되고, 인버터 회로의 고전원 전위 입력 단자는 제 5 입력 단자로서 기능하고, 제 5 트랜지스터의 게이트는 제 6 입력 단자로서 기능하고, 제 6 트랜지스터의 게이트는 제 7 입력 단자로서 기능하고, 인버터 회로의 입력 단자는 제 8 입력 단자로서 기능하고, 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽 및 제 6 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 3 출력 단자로서 기능할 수 있다.
제 4 회로에 있어서, 제 7 회로를 3 이상의 홀수 단(stage)으로 하여 직렬 접속시키고, 첫째 단의 제 7 회로가 갖는 제 8 입력 단자가 최종단의 제 7 회로가 갖는 제 3 출력 단자와 전기적으로 접속되어도 좋다.
제 4 회로에 있어서, 제 3 및 제 4 트랜지스터는 활성층에 산화물 반도체를 갖고, 상기 산화물 반도체는 In과, Zn과, M(M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd 또는 Hf)을 갖는 것이 바람직하다.
화소는, 제 7~제 10 트랜지스터 및 광전 변환 소자를 갖고, 광전 변환 소자의 한쪽의 전극은 제 7 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 8 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽은 용량 소자의 한쪽의 전극과 전기적으로 접속되고, 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 9 트랜지스터의 게이트와 전기적으로 접속되고, 제 9 트랜지스터의 소스 및 드레인 중 한쪽은 제 10 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되는 구성으로 할 수 있다.
또한, 제 7~제 10 트랜지스터는, 활성층에 산화물 반도체를 갖고, 산화물 반도체는 In과, Zn과, M(M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd 또는 Hf)을 갖는 것이 바람직하다.
또한, 광전 변환 소자의 광전 변환층에는 셀레늄 또는 셀레늄을 포함하는 화합물을 사용할 수 있다. 예를 들어, 셀레늄으로서는 비정질 셀레늄 또는 결정 셀레늄을 사용할 수 있다.
또한, 본 발명의 다른 일 형태는, 제 1 스텝에서 제 1 클럭 신호를 A/D변환 회로에 공급하고, 제 2 스텝에서 제 1 프레임을 촬상하고, 촬상한 아날로그 데이터를 A/D변환 회로로 디지털 데이터로 변환하고, 제 3 스텝에서 제 1 프레임의 최상위 비트 데이터를 비교 회로에 저장하고, 제 4 스텝에서 제 2 클럭 신호를 A/D변환 회로에 공급하고, 제 5 스텝에서 제 2 프레임을 촬상하고, 촬상한 아날로그 데이터를 A/D변환 회로에 의하여 디지털 데이터로 변환하고, 제 6 스텝에서 제 2 프레임의 최하위 비트 데이터를 비교 회로에 전송하고, 제 7 스텝에서 비교 회로에 의하여 제 1 프레임의 최상위 비트 데이터의 논리 신호와 제 2 프레임의 최하위 비트 데이터의 논리 신호가 동일한지 여부를 판정하고, 두 개의 논리 신호가 동일한 경우에는 제 1 스텝으로 되돌아가고, 두 개의 논리 신호가 다른 경우에는 제 5 스텝으로 되돌아가는 동작을 상기 순서로 수행하는 것을 특징으로 하는 촬상 장치의 동작 방법이다.
상기 A/D변환 회로를, k 비트(k는 자연수)로 하고, 제 1 클럭 신호의 주파수를 f1, 제 2 클럭 신호의 주파수를 f2로 할 때, f2=f1/2(k-1)로 할 수 있다.
본 발명의 일 형태를 사용함으로써, 저소비 전력의 촬상 장치를 제공할 수 있다. 또는, 화상의 변화의 유무를 검지할 수 있는 촬상 장치를 제공할 수 있다. 또는, 화상에 변화가 없는 경우 클럭 주파수를 저하시키는 촬상 장치를 제공할 수 있다. 또는, 해상도가 높은 촬상 장치를 제공할 수 있다. 또는, 집적도가 높은 촬상 장치를 제공할 수 있다. 또는, 저조도하에서 촬상할 수 있는 촬상 장치를 제공할 수 있다. 또는, 다이내믹 레인지가 넓은 촬상 장치를 제공할 수 있다. 또는, 넓은 온도 범위에 있어서 사용 가능한 촬상 장치를 제공할 수 있다. 또는, 개구율이 높은 촬상 장치를 제공할 수 있다. 또는, 신뢰성이 높은 촬상 장치를 제공할 수 있다. 또는, 신규 촬상 장치 등을 제공할 수 있다. 또는, 신규 반도체 장치 등을 제공할 수 있다. 또는, 상기 촬상 장치의 동작 방법을 제공할 수 있다.
또한, 본 발명의 일 형태는 이들 효과에 한정되는 것은 아니다. 예를 들어, 본 발명의 일 형태는, 경우에 따라 또는 상황에 따라, 이들 효과 이외의 효과를 갖는 경우도 있다. 또는, 예를 들어 본 발명의 일 형태는, 경우에 따라 또는 상황에 따라, 이들 효과를 갖지 않는 경우도 있다.
도 1은 촬상 장치를 설명한 블록도.
도 2는 화소를 설명한 회로도.
도 3은 비교 회로를 설명한 블록도.
도 4는 래치 회로를 설명한 회로도.
도 5는 배타적 논리합 회로를 설명한 회로도.
도 6은 전압 제어 발진기를 설명한 회로도.
도 7은 전압 제어 발진기의 동작을 설명한 타이밍 차트.
도 8은 전압 제어 발진기를 설명한 회로도.
도 9는 A/D변환 회로를 설명한 회로도.
도 10은 촬상 장치의 동작을 설명한 타이밍 차트.
도 11은 촬상 장치의 동작을 설명한 타이밍 차트.
도 12는 촬상 장치의 동작을 설명한 타이밍 차트.
도 13은 촬상 장치의 동작을 설명한 타이밍 차트.
도 14는 촬상 장치의 동작을 설명한 타이밍 차트.
도 15는 화소를 설명한 회로도.
도 16은 화소를 설명한 회로도.
도 17은 화소를 설명한 회로도.
도 18은 촬상 장치의 구성을 설명한 도면.
도 19는 촬상 장치의 구성을 설명한 단면도.
도 20은 롤링 셔터 방식 및 글로벌 셔터 방식의 동작을 설명한 도면.
도 21은 광전 변환 소자의 접속 형태를 설명한 단면도.
도 22는 광전 변환 소자의 접속 형태를 설명한 단면도.
도 23은 촬상 장치를 설명한 단면도.
도 24는 광전 변환 소자의 접속 형태를 설명한 단면도.
도 25는 촬상 장치를 설명한 단면도.
도 26은 촬상 장치를 설명한 단면도.
도 27은 촬상 장치를 설명한 단면도 및 회로도.
도 28은 촬상 장치를 설명한 단면도.
도 29는 촬상 장치를 설명한 단면도.
도 30은 촬상 장치를 설명한 단면도.
도 31은 촬상 장치의 구성을 설명한 단면도.
도 32는 촬상 장치의 구성을 설명한 단면도.
도 33은 촬상 장치의 구성을 설명한 단면도.
도 34는 만곡한 촬상 장치를 설명한 도면.
도 35는 트랜지스터를 설명한 상면도 및 단면도.
도 36은 트랜지스터를 설명한 상면도 및 단면도.
도 37은 트랜지스터의 채널 폭 방향의 단면을 설명한 도면.
도 38은 트랜지스터의 채널 길이 방향의 단면을 설명한 도면.
도 39는 반도체층을 설명한 상면도 및 단면도.
도 40은 트랜지스터를 설명한 상면도 및 단면도.
도 41은 트랜지스터를 설명한 상면도 및 단면도.
도 42는 트랜지스터의 채널 폭 방향의 단면을 설명한 도면.
도 43은 트랜지스터의 채널 길이 방향의 단면을 설명한 도면.
도 44는 트랜지스터를 설명한 상면도 및 단면도.
도 45는 트랜지스터를 설명한 상면도.
도 46은 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 해석을 설명한 도면, 및 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 도면.
도 47은 CAAC-OS의 단면 TEM 이미지 및 평면 TEM 이미지, 및 그 화상 해석 이미지.
도 48은 nc-OS의 전자 회절 패턴을 나타낸 도면, 및 nc-OS의 단면 TEM 이미지.
도 49는 a-like OS의 단면 TEM 이미지.
도 50은 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 나타낸 도면.
도 51은 촬상 장치를 수납한 패키지의 사시도 및 단면도.
도 52는 촬상 장치를 수납한 패키지의 사시도 및 단면도.
도 53은 전자 기기를 설명한 도면.
도 54는 촬상 장치의 동작 방법을 설명한 흐름도.
도 2는 화소를 설명한 회로도.
도 3은 비교 회로를 설명한 블록도.
도 4는 래치 회로를 설명한 회로도.
도 5는 배타적 논리합 회로를 설명한 회로도.
도 6은 전압 제어 발진기를 설명한 회로도.
도 7은 전압 제어 발진기의 동작을 설명한 타이밍 차트.
도 8은 전압 제어 발진기를 설명한 회로도.
도 9는 A/D변환 회로를 설명한 회로도.
도 10은 촬상 장치의 동작을 설명한 타이밍 차트.
도 11은 촬상 장치의 동작을 설명한 타이밍 차트.
도 12는 촬상 장치의 동작을 설명한 타이밍 차트.
도 13은 촬상 장치의 동작을 설명한 타이밍 차트.
도 14는 촬상 장치의 동작을 설명한 타이밍 차트.
도 15는 화소를 설명한 회로도.
도 16은 화소를 설명한 회로도.
도 17은 화소를 설명한 회로도.
도 18은 촬상 장치의 구성을 설명한 도면.
도 19는 촬상 장치의 구성을 설명한 단면도.
도 20은 롤링 셔터 방식 및 글로벌 셔터 방식의 동작을 설명한 도면.
도 21은 광전 변환 소자의 접속 형태를 설명한 단면도.
도 22는 광전 변환 소자의 접속 형태를 설명한 단면도.
도 23은 촬상 장치를 설명한 단면도.
도 24는 광전 변환 소자의 접속 형태를 설명한 단면도.
도 25는 촬상 장치를 설명한 단면도.
도 26은 촬상 장치를 설명한 단면도.
도 27은 촬상 장치를 설명한 단면도 및 회로도.
도 28은 촬상 장치를 설명한 단면도.
도 29는 촬상 장치를 설명한 단면도.
도 30은 촬상 장치를 설명한 단면도.
도 31은 촬상 장치의 구성을 설명한 단면도.
도 32는 촬상 장치의 구성을 설명한 단면도.
도 33은 촬상 장치의 구성을 설명한 단면도.
도 34는 만곡한 촬상 장치를 설명한 도면.
도 35는 트랜지스터를 설명한 상면도 및 단면도.
도 36은 트랜지스터를 설명한 상면도 및 단면도.
도 37은 트랜지스터의 채널 폭 방향의 단면을 설명한 도면.
도 38은 트랜지스터의 채널 길이 방향의 단면을 설명한 도면.
도 39는 반도체층을 설명한 상면도 및 단면도.
도 40은 트랜지스터를 설명한 상면도 및 단면도.
도 41은 트랜지스터를 설명한 상면도 및 단면도.
도 42는 트랜지스터의 채널 폭 방향의 단면을 설명한 도면.
도 43은 트랜지스터의 채널 길이 방향의 단면을 설명한 도면.
도 44는 트랜지스터를 설명한 상면도 및 단면도.
도 45는 트랜지스터를 설명한 상면도.
도 46은 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 해석을 설명한 도면, 및 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 도면.
도 47은 CAAC-OS의 단면 TEM 이미지 및 평면 TEM 이미지, 및 그 화상 해석 이미지.
도 48은 nc-OS의 전자 회절 패턴을 나타낸 도면, 및 nc-OS의 단면 TEM 이미지.
도 49는 a-like OS의 단면 TEM 이미지.
도 50은 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 나타낸 도면.
도 51은 촬상 장치를 수납한 패키지의 사시도 및 단면도.
도 52는 촬상 장치를 수납한 패키지의 사시도 및 단면도.
도 53은 전자 기기를 설명한 도면.
도 54는 촬상 장치의 동작 방법을 설명한 흐름도.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되는 것은 아니고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에서 기재하는 실시형태의 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에서 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면 간에서 공통적으로 사용하고, 그 반복되는 설명은 생략하는 경우가 있다. 또한, 도면을 구성하는 같은 요소의 해칭을 다른 도면 간에서 적절히 생략 또는 변경하는 경우도 있다.
또한 제 1, 제 2로서 붙여지는 서수사(序數詞)는 편의상 사용하는 것이며, 공정순 또는 적층순을 가리키는 것이 아니다. 따라서, 예를 들어, "제 1"을 "제 2" 또는 "제 3" 등으로 적절히 바꿔서 설명할 수 있다. 또한, 본 명세서 등에 기재되어 있는 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
예를 들어, 본 명세서 등에 있어서, X와 Y가 접속되어 있다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우가, 본 명세서 등에 개시되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도, 도면 또는 문장에 나타낸 것으로 한다.
여기서, X, Y는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 직접 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되어 있지 않은 경우이며, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 개재(介在)하지 않고, X와 Y가 접속되어 있는 경우이다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가, X와 Y 사이에 하나 이상 접속되는 것이 가능하다. 또한, 스위치는, 온/오프가 제어되는 기능을 갖는다. 즉, 스위치는, 도통 상태(온 상태), 또는 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 여부를 제어하는 기능을 갖는다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는다. 또한, X와 Y가 전기적으로 접속되어 있는 경우는 X와 Y가 직접 접속되어 있는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는 X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, A/D변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한, 일례로서 X와 Y 사이에 다른 회로를 끼워도, X로부터 출력된 신호가 Y로 전달되는 경우는 X와 Y가 기능적으로 접속되어 있는 것으로 한다. 또한, X와 Y가 기능적으로 접속되어 있는 경우에는, X와 Y가 직접 접속되는 경우와 X와 Y가 전기적으로 접속되어 있는 경우가 그 범주에 포함된다.
또한, X와 Y가 전기적으로 접속되어 있다라고 명시적으로 기재되어 있을 때는, X와 Y가 전기적으로 접속되어 있는 경우(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하여 접속되어 있는 경우)와, X와 Y가 기능적으로 접속되어 있는 경우(즉, X와 Y가 다른 회로를 개재하여 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되어 있는 경우(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하지 않고 접속되어 있는 경우)가, 본 명세서 등에 개시되어 있는 것으로 한다. 즉, 전기적으로 접속되어 있다라고 명시적으로 기재되어 있을 때는, 단순히 접속되어 있다라고만 명시적으로 기재되어 있는 경우와 같은 내용이 본 명세서 등에 개시되어 있는 것으로 한다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되어 있는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고, Z1의 다른 일부가 X와 직접 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고, Z2의 다른 일부가 Y와 직접 접속되어 있는 경우에는, 이하와 같이 표현할 수 있다.
예를 들어, "X와 Y와 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속되어 있다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속되어 있다"라고 표현할 수 있다. 또는, "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 접속 순서로 제공되어 있다"라고 표현할 수 있다. 이들의 예와 같은 표현 방법을 사용하여, 회로 구성에서의 접속의 순서에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다.
또는, 다른 표현 방법으로서, 예를 들어, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하여 X와 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, 상기 제 1 접속 경로는 Z1을 통한 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y와 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않고, 상기 제 3 접속 경로는 Z2를 통한 경로이다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로에 의하여 Z1을 통하여 X와 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 갖고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로에 의하여 Z2를 통하여 Y와 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않는다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 전기적 경로에 의하여 Z1을 통하여 X와 전기적으로 접속되고, 상기 제 1 전기적 경로는 제 2 전기적 경로를 갖지 않고, 상기 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 전기적 경로에 의하여 Z2를 통하여 Y와 전기적으로 접속되고, 상기 제 3 전기적 경로는 제 4 전기적 경로를 갖지 않고, 상기 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)로의 전기적 경로이다"라고 표현할 수 있다. 이들의 예와 같은 표현 방법을 이용하여, 회로 구성에서의 접속 경로에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다.
또한, 이들 표현 방법은 일례이며, 이들 표현 방법에 한정되지 않는다. 여기서, X, Y, Z1, 및 Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한, 회로도상에서는 독립되어 있는 구성 요소가 서로 전기적으로 접속되어 있는 것처럼 도시되어 있는 경우라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸비하고 있는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우에는 하나의 도전막이 배선 및 전극의 양쪽 구성 요소의 기능을 겸한다. 따라서, 본 명세서에 있어서의 전기적으로 접속이란, 이러한 하나의 도전막이 복수의 구성 요소의 기능을 겸비하는 경우도 그 범주에 포함시킨다.
또한, "막"이라는 용어와 "층"이라는 용어는 경우 또는 상황에 따라 서로 바뀔 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또는, 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
또한, 일반적으로 전위(전압)는 상대적인 것이며, 기준의 전위에 대한 상대적인 크기에 의하여 크기가 결정된다. 따라서, "접지", "GND", "그라운드" 등이라고 기재되어 있는 경우에도, 반드시 전위가 0V로 한정되지 않는 것으로 한다. 예를 들어, 회로에서 가장 낮은 전위를 기준으로 하여, "접지"나 "GND"를 정의하는 경우도 있다. 또는, 회로에서 중간 정도의 전위를 기준으로 하여, "접지"나 "GND"를 정의하는 경우도 있다. 그 경우에는, 그 전위를 기준으로 하여, 양의 전위와 음의 전위가 규정된다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태인 촬상 장치에 대하여 도면을 참조하여 설명한다.
본 발명의 일 형태의 촬상 장치는 기준 프레임의 상위 비트 데이터와 비교 프레임의 하위 비트 데이터를 비교하여 차분을 검출하는 기능을 갖는다. 이 차분 검출 기간에는, A/D변환 회로에 공급되는 클럭 신호(CLK)의 주파수를 낮게 하고, 차분이 검출되면 클럭 신호(CLK)의 주파수를 높게 하여 새로운 프레임의 촬상을 수행할 수 있다. 또한, 본 명세서에서는, 기준이 되는 화상을 취득하기 위하여 촬상한 프레임을 기준 프레임, 차분 검출 기간에 촬상하는 프레임을 비교 프레임이라고 한다.
예를 들어, 감시 카메라 등으로 촬상하는 경우에 있어서, 초기에 촬상한 화상에 대하여 변화가 생길 때까지 새로운 화상의 취득은 수행하지 않고, 그 동안 주파수가 낮은 클럭 신호(CLK)로 A/D변환 회로를 동작시킬 수 있다. 따라서, 소비 전력을 저감시킬 수 있다.
도 1은, 본 발명의 일 형태의 촬상 장치를 설명한 도면이다. 상기 촬상 장치는, 매트릭스 형태로 배열된 화소(20)를 갖는 화소 어레이(21)와, 화소(20)를 구동하는 기능을 갖는 회로(22)(로 드라이버(row driver))와, 화소(20)로부터 출력되는 아날로그 신호를 디지털 변환하는 기능을 갖는 회로(23)(A/D변환 회로)와, 회로(23)에 의하여 변환된 데이터를 선택하여 판독하는 기능을 갖는 회로(24)(칼럼 드라이버(column driver))와, 프레임간의 차분을 검출하는 기능을 갖는 회로(25)와, 회로(23)에 공급되는 클럭 신호(CLK)의 주파수를 제어하는 기능을 갖는 회로(26)와, 복수의 주파수의 클럭 신호를 생성하여 회로(23)에 공급하는 기능을 갖는 회로(27)와, 입력된 신호를 증폭하는 기능을 갖는 버퍼 회로(31)를 갖는다. 또한, 버퍼 회로(31)를 제공하지 않는 구성으로 할 수도 있다.
상기 요소의 접속 형태를 설명한다. 화소(20)는 행마다 동일한 배선을 통하여 회로(22)에 전기적으로 접속된다. 또한, 화소(20)는 열마다 배선(91)(OUT1)을 통하여 회로(23)에 전기적으로 접속된다. 또한, 회로(23)는 회로(24) 및 회로(25)에 전기적으로 접속되고, 회로(25)는 회로(26)에 전기적으로 접속되고, 회로(26)는 회로(27)에 전기적으로 접속되고, 회로(27)는 회로(23)에 전기적으로 접속된다. 또한, 회로(23)는 버퍼 회로(31)의 입력 단자에 전기적으로 접속되고, 버퍼 회로(31)의 출력 단자는 배선(93)(OUT3)에 전기적으로 접속된다.
화소(20)는 도 2에 도시된 회로 구성으로 할 수 있다. 화소(20)에 있어서, 광전 변환 소자(PD)의 한쪽의 전극은, 트랜지스터(47)의 소스 전극 및 드레인 전극 중 한쪽과 전기적으로 접속된다. 트랜지스터(47)의 소스 전극 및 드레인 전극 중 다른 쪽은 트랜지스터(48)의 소스 전극 및 드레인 전극 중 한쪽과 전기적으로 접속된다. 트랜지스터(47)의 소스 전극 및 드레인 전극 중 다른 쪽은, 용량 소자(C1)의 한쪽의 전극과 전기적으로 접속된다. 트랜지스터(47)의 소스 전극 및 드레인 전극 중 다른 쪽은 트랜지스터(49)의 게이트 전극에 전기적으로 접속된다. 트랜지스터(49)의 소스 전극 및 드레인 전극 중 한쪽은 트랜지스터(50)의 소스 전극 및 드레인 전극 중 한쪽에 전기적으로 접속된다. 또한, 도 2에 도시된 화소(20)의 회로 구성은 일례이며, 광의 강도에 따라 출력 전류 또는 출력 전압을 제어할 수 있으면 다른 회로 구성이라도 좋다.
광전 변환 소자(PD)의 다른 쪽의 전극은 배선(71)(VPD)에 전기적으로 접속된다. 트랜지스터(48)의 소스 전극 및 드레인 전극 중 다른 쪽은 배선(72)(VPR)에 전기적으로 접속된다. 용량 소자(C1)의 다른 쪽의 전극은 배선(73)(VC)에 전기적으로 접속된다. 트랜지스터(49)의 소스 전극 및 드레인 전극 중 다른 쪽은 배선(74)(VO)에 전기적으로 접속된다. 트랜지스터(50)의 소스 전극 및 드레인 전극 중 다른 쪽은 배선(91)(OUT1)에 전기적으로 접속된다.
배선(71)(VPD), 배선(72)(VPR), 배선(73)(VC), 및 배선(74)(VO)은 전원선으로서의 기능을 가질 수 있다. 예를 들어, 배선(71)(VPD) 및 배선(73)(VC)을 저전원 전위선으로서 기능시킬 수 있다. 배선(72)(VPR) 및 배선(74)(VO)을 고전원 전위선으로서 기능시킬 수 있다.
트랜지스터(47)의 게이트 전극은 배선(61)(TX)에 전기적으로 접속된다. 트랜지스터(48)의 게이트 전극은 배선(62)(PR)에 전기적으로 접속된다. 트랜지스터(50)의 게이트 전극은 배선(63)(SE)에 전기적으로 접속된다.
배선(61)(TX), 배선(62)(PR), 및 배선(63)(SE)을, 트랜지스터의 온/오프를 제어하는 신호선으로서 기능시킬 수 있다.
트랜지스터(47)는, 광전 변환 소자(PD)의 출력에 따라 노드(ND0)의 전위를 제어하기 위한 전송 트랜지스터로서 기능시킬 수 있다. 트랜지스터(48)는, 노드(ND0)의 전위를 초기화하는 리셋 트랜지스터로서 기능시킬 수 있다. 트랜지스터(49)는, 노드(ND0)의 전위에 따른 출력을 수행하는 증폭 트랜지스터로서 기능시킬 수 있다. 트랜지스터(50)는, 화소(20)를 선택하는 선택 트랜지스터로서 기능시킬 수 있다.
또한, 상술한 화소(20)의 구성은 일례이며, 일부의 회로, 일부의 트랜지스터, 일부의 용량 소자, 또는 일부의 배선 등이 포함되지 않는 경우도 있다. 또는, 상술한 구성에 포함되지 않는 회로, 트랜지스터, 용량 소자, 배선 등이 포함되는 경우도 있다. 또한, 일부의 배선의 접속 형태가 상술한 구성과 다른 경우도 있다. 또한, 배선(91)(OUT1)에는, 배선(91)(OUT1)에 적절한 신호 전위를 출력하기 위한 전류원 트랜지스터를 갖는 판독 회로를 접속시켜도 좋다.
화소(20)의 동작의 일례는 다음과 같다. 여기서, 배선(72)(VPR) 및 배선(74)(VO)을 고전위, 배선(71)(VPD) 및 배선(73)(VC)을 저전위로 한다.
우선, 배선(62)(PR)을 고전위로 하여 트랜지스터(48)를 도통 상태로 하고, 노드(ND0)를 배선(72)(VPR)의 전위로 한다(리셋 동작).
다음에, 트랜지스터(48)를 비도통 상태로 하고 배선(61)(TX)을 고전위로 하여 트랜지스터(47)를 도통 상태로 하며, 포토다이오드(PD)를 통하여 노드(ND0)로부터 전하를 방출시킨다(축적 동작). 도 2에 도시된 화소 회로에서는, 조사된 광의 조도가 클수록 포토다이오드(PD)를 흐르는 광 전류는 크게 되고, 노드(ND0)의 전위는 더 작게 된다.
다음에, 트랜지스터(47)를 비도통 상태로 하고, 배선(63)(SE)을 고전위로 하여 트랜지스터(50)를 도통 상태로 하고, 트랜지스터(49)가 노드(ND0)의 전위에 따라 흘리는 전류를, 트랜지스터(50)를 통하여 배선(91)(OUT1)에 출력한다(판독 동작). 상술한 바와 같이 하여, 화소(20)를 동작시킬 수 있다.
회로(22)는, 화소 어레이(21)에서의 특정의 행을 선택하는 기능을 갖는다. 회로(22)는 시프트 레지스터 회로, 부정 논리적 회로, 부정 논리합 회로, 버퍼 회로 등으로 구성될 수 있다.
회로(23)는, 화소(20)가 배선(91)(OUT1)에 출력하는 아날로그 신호를 디지털 신호로 변환하는 기능을 갖는다. 변환된 디지털 신호는, 회로(23)가 갖는 출력 단자로부터 출력된다. 본 실시형태에 있어서, 회로(23)의 출력 비트 수는 12 비트로 한다. 따라서, 버퍼 회로(31)는 12개 제공되고, 회로(23)와 버퍼 회로(31)를 접속시키는 버스 배선도 12개이다. 다만, 회로(23)와 회로(25)를 접속하는 버스 배선을 최저 2개로 할 수 있다. 또한, 회로(23)의 출력 비트 수는 이에 한하지 않는다.
회로(24)는, 상기 디지털 신호를 출력하는 열을 순차적으로 선택하는 기능을 갖는다. 회로(24)는 시프트 레지스터 회로, 부정 논리적 회로, 버퍼 회로 등을 갖는 구성으로 할 수 있다.
상기 구성에 의하여, 회로(22)가 선택한 행의 화소(20)로부터 출력되는 아날로그 신호를 회로(23)에 의하여 디지털 신호로 변환하고, 회로(24)에 의하여 상기 디지털 신호를, 열마다 순차적으로 버퍼 회로(31)를 통하여 배선(93)(OUT3)에 출력할 수 있다.
회로(25)는, 기준 프레임에서 취득한 회로(23)의 출력 값과, 비교 프레임에서 취득한 회로(23)의 출력 값을 비교하여, 차분을 검출하는 비교 회로로서의 기능을 갖는다.
도 3에 회로(25)의 블록도의 일례를 도시하였다. 회로(25)는 AND 회로(AND1), 래치 회로(LATCH), 배타적 논리합 회로(XOR), 및 AND 회로(AND2)를 갖는 구성으로 할 수 있다. 또한, 이하의 설명에 있어서 "H" 레벨의 신호란, 논리 신호이며, "1"의 신호 또는 고전위의 신호로 바꿔 말할 수 있다. 또한, L 레벨의 신호란, 논리 신호이며, "0"의 신호 또는 저전위의 신호로 바꿔 말할 수 있다.
AND 회로(AND1)의 입력 단자에는, 회로(22)에 의하여 선택된 신호선(SE), 회로(24)에 의하여 선택된 신호선(SEL), 및 신호선(Import)이 접속되고, 각각의 논리적이 출력 단자로부터 출력된다. 즉, 신호선(SE), 신호선(SEL), 및 신호선(Import)으로부터 "H" 레벨의 신호가 입력될 때, 출력 단자로부터 "H" 레벨의 신호가 출력된다.
여기서, AND 회로(AND1)의 입력 단자에는 회로(22)에 의하여 선택된 신호선(SE) 및 회로(24)에 의하여 선택된 신호선(SEL)이 접속된다. 따라서, 어떤 특정의 화소를 선택하기 위한 선택 신호(신호선(SE) 및 신호선(SEL))가, 그 화소에 대응하는 회로(25)의 동작을 제어한다. 이 경우, 신호선(Import)에 "H" 레벨의 신호를 공급함으로써, 기준 프레임에서 선택된 화소에 대응하는 데이터를 얻을 수 있다.
래치 회로(LATCH)는, 기준 프레임의 디지털 데이터의 일부를 유지하는 기능을 갖는다. 도 4에는 래치 회로(LATCH)의 회로도의 일례를 도시하였다. 도 4에 도시된 회로도는 D형 래치 회로이며, 배선(G)에 "L" 레벨의 신호가 공급되는 경우, 직전의 상태를 유지하고, "H" 레벨의 신호가 공급되는 경우, 배선(D)에 공급되는 논리 신호가 배선(Q)에 출력된다.
래치 회로(LATCH)의 제 1 입력 단자(배선(G))에는 AND 회로(AND1)의 출력 단자가 접속되고, 제 2 입력 단자(배선(D))에는 회로(23)가 갖는 카운터 회로의 상위 비트 데이터의 출력선이 접속된다. 여기서는, 12 비트의 회로(23)의 최상위 비트 데이터의 출력선인 배선(OUT2[11])을 제 2 입력 단자(배선(D))에 접속한다. 또한, 제 2 입력 단자(배선(D))에는 최상위 비트 데이터의 출력선이 아니라, 다른 상위 비트 데이터의 출력선이 접속되어도 좋다. 상기 구성에 의하여 래치 회로(LATCH)는 AND 회로(AND1)의 출력 신호에 동기하여 배선(OUT2[11])의 논리 신호를 출력 단자(배선(Q))에 출력한다.
배타적 논리합 회로(XOR)는 2개의 입력 신호의 배타적 논리합을 출력하는 기능을 갖는다. 도 5에 배타적 논리합 회로(XOR)의 회로도의 일례를 도시하였다. 배타적 논리합 회로(XOR)는 5개의 부정 논리합 회로(NOR)로 구성될 수 있다. 배타적 논리합 회로(XOR)는 배선(Detect)에 "L" 레벨의 신호가 공급될 때, 배선(A)과 배선(B)의 논리가 같은 경우에 "L" 레벨의 신호를 배선(Z)에 출력하는 기능을 갖는다. 이 외의 경우에는 "H" 레벨의 전위를 배선(Z)에 출력한다.
배타적 논리합 회로(XOR)의 제 1 입력 단자(배선(A))에는 래치 회로(LATCH)의 출력 단자가 접속되고, 제 2 입력 단자(배선(B))에는 회로(23)가 갖는 카운터 회로의 하위 비트 데이터의 출력선이 접속된다. 여기서는, 12 비트의 회로(23)의 최하위 비트 데이터의 출력선인 배선(OUT2[0])을 제 2 입력 단자(배선(B))에 접속한다. 또한, 제 2 입력 단자(배선(B))에는 최하위 비트 데이터의 출력선이 아니라, 다른 하위 비트 데이터의 출력선이 접속되어도 좋다.
상기 구성에 의하여 배타적 논리합 회로(XOR)는, 래치 회로(LATCH)에 유지한, 기준 프레임에 있어서 배선(OUT2[11])에 출력된 논리 신호와, 비교 프레임에 있어서 배선(OUT2[0])에 출력된 논리 신호를 비교할 수 있다. 배선(Detect)에 "L" 레벨의 신호가 공급되고 상기 2개의 프레임의 논리 신호가 같은 경우, 즉 차분이 없는 경우에는 "L" 레벨의 신호를 출력 단자(배선(Z))에 출력하고, 상기 2개의 프레임의 논리 신호가 다른 경우, 즉 차분이 있는 경우에는 "H" 레벨의 신호를 출력 단자(배선(Z))에 출력한다.
AND 회로(AND2)의 입력 단자에는, 회로(22)에 의하여 선택된 신호선(SE), 회로(24)에 의하여 선택된 신호선(SEL), 및 배타적 논리합 회로(XOR)의 출력 단자가 접속되고, 각각의 논리적이 출력 단자로부터 출력된다. 즉, 신호선(SE), 신호선(SEL), 및 배타적 논리합 회로(XOR)로부터 "H" 레벨의 신호가 입력되는 경우, 출력 단자로부터 "H" 레벨의 신호가 출력된다. 즉, 기준 프레임과 비교 프레임의 데이터에 차분이 있다고 판단된 경우, AND 회로(AND2)는 "H" 레벨의 신호를 배선(94)(OUT4)에 출력한다.
회로(25)에 있어서, AND 회로(AND1)의 출력 단자와 래치 회로(LATCH)의 제 1 입력 단자를 접속하는 배선을 노드(ND1)로 한다. 또한, 래치 회로(LATCH)의 출력 단자와 배타적 논리합 회로(XOR)의 제 1 입력 단자를 접속하는 배선을 노드(ND2)로 한다. 또한, 배타적 논리합 회로(XOR)의 출력 단자와 AND 회로(AND2)의 입력 단자의 하나를 접속하는 배선을 노드(ND3)로 한다.
회로(26)는, 회로(27)의 동작을 제어하는 기능을 갖는다. 회로(26)의 자세한 사항에 대해서는, 회로(27)의 설명과 합쳐 후술한다.
회로(27)는 복수의 주파수의 클럭 신호(CLK)를 생성하는 기능을 갖고, 상기 클럭 신호(CLK)를 회로(23)의 카운터 회로에 공급한다. 생성하는 클럭 신호(CLK)의 주파수는 회로(26)에 의하여 제어된다.
도 6은 회로(27)의 회로도의 일례이다. 회로(27)는 복수의 주파수의 클럭 신호(CLK)를 생성하는 전압 제어 발진기로서의 기능을 갖는다. 회로(27)는 홀수 단의 회로(28), 버퍼 회로(BUF), 트랜지스터(41), 트랜지스터(42), 트랜지스터(43), 트랜지스터(44), 용량 소자(CS1), 및 용량 소자(CS2)를 갖는 구성으로 할 수 있다. 회로(27)에서 생성된 클럭 신호(CLK)는 배선(95)(OUT5)을 통하여 회로(23)에 공급된다.
회로(28)는 인버터 회로(32), 트랜지스터(45), 및 트랜지스터(46)를 갖는 구성으로 할 수 있다. 인버터 회로(32)의 입력 측은 제 1 입력 단자(J)로서의 기능을 갖고, 출력 측에는 트랜지스터(45 및 46)의 소스 전극 및 드레인 전극 중 한쪽이 전기적으로 접속된다. 또한, 트랜지스터(45 및 46)의 소스 전극 및 드레인 전극 중 다른 쪽은 전기적으로 접속되며, 출력 단자(N)로서의 기능을 갖는다. 인버터 회로의 고전원 전위 입력 단자는 제 2 입력 단자(K)로서의 기능을 갖는다. 또한, 트랜지스터(45)의 게이트 전극은 제 3 입력 단자(L)로서의 기능을 갖는다. 또한, 트랜지스터(46)의 게이트 전극은 제 4 입력 단자(M)로서의 기능을 갖는다. 트랜지스터(45)의 온/오프는 제 3 입력 단자(L)의 전위에 의하여 제어되고, 트랜지스터(46)의 온/오프는 제 4 입력 단자(M)의 전위에 의하여 제어된다.
여기서, 회로(28)는 200 이하의 홀수 단, 바람직하게는 100 이하의 홀수 단, 더 바람직하게는 50 이하의 홀수 단으로 한다. 또한, 소비 전력이나 점유 면적의 관점에서 보아, 원하는 주파수의 클럭 신호(CLK)를 생성할 수 있으면 회로(28)의 단수는 적은 것이 바람직하다. 본 발명의 일 형태에서는, 회로(27) 및 회로(28)에 사용되는 트랜지스터의 형태 및 회로(26)에 의한 제어에 의해서도, 클럭 신호(CLK)의 주파수를 조정할 수 있으므로, 회로(28)의 단수는 한정되지 않는다. 따라서, 회로(28)를 1단으로 할 수도 있다.
트랜지스터(41)의 게이트 전극은, 트랜지스터(43)의 소스 전극 및 드레인 전극 중 한쪽 및 용량 소자(CS1)의 한쪽의 전극에 전기적으로 접속된다. 여기서, 상기 접속부를 노드(ND11)로 한다. 또한, 트랜지스터(42)의 게이트 전극은, 트랜지스터(44)의 소스 전극 및 드레인 전극 중 한쪽 및 용량 소자(CS2)의 한쪽의 전극에 전기적으로 접속된다. 여기서, 상기 접속부를 노드(ND12)로 한다.
트랜지스터(41)의 소스 전극 및 드레인 전극 중 한쪽은 신호선(read_0)에 전기적으로 접속된다. 또한, 트랜지스터(42)의 소스 전극 및 드레인 전극 중 한쪽은 신호선(read_1)에 전기적으로 접속된다. 여기서, 신호선(read_0) 및 신호선(read_1)은 회로(26)에 전기적으로 접속된다.
트랜지스터(43)의 소스 전극 및 드레인 전극 중 다른 쪽 및 트랜지스터(44)의 소스 전극 및 드레인 전극 중 다른 쪽은 신호선(bline)에 전기적으로 접속된다. 또한, 트랜지스터(43)의 게이트 전극은 신호선(wline_0)에 전기적으로 접속되고, 트랜지스터(44)의 게이트 전극은 신호선(wline_1)에 전기적으로 접속된다.
트랜지스터(41)의 소스 전극 및 드레인 전극 중 다른 쪽은 회로(28)의 제 3 입력 단자(L)에 전기적으로 접속되고, 트랜지스터(42)의 소스 전극 및 드레인 전극 중 다른 쪽은 회로(28)의 제 4 입력 단자(M)에 전기적으로 접속된다.
회로(28)의 제 2 입력 단자(K)는 고전원 전위선(VDD)에 전기적으로 접속된다. 그리고, 회로(28)의 제 1 입력 단자(J)는 전단의 회로(28)의 출력 단자(N)에 전기적으로 접속된다. 또한, 회로(28)가 복수 단으로 직렬 접속되는 경우, 첫째 단의 회로(28)의 제 1 입력 단자(J)는 최종단의 회로(28)의 출력 단자(N)에 전기적으로 접속된다.
최종단의 회로(28)의 출력 단자(N)는 버퍼 회로의 입력 단자에 전기적으로 접속되고 버퍼 회로의 출력 단자는 배선(95)(OUT5)에 전기적으로 접속된다. 또한, 버퍼 회로를 제공하지 않는 구성으로 할 수도 있다.
회로(27)에 있어서, 트랜지스터(43)는 신호선(wline_0)으로부터 공급되는 전위에 따라 온/오프가 제어된다. 트랜지스터(43)가 온 상태가 된 경우, 신호선(bline)으로부터 공급되는 아날로그 전위를 노드(ND11)에 기록할 수 있다. 용량 소자(CS1)는 노드(ND11)에 기록된 아날로그 전위를 유지하는 기능을 갖는다.
트랜지스터(41)는 노드(ND11)의 전위에 따라 온/오프가 제어된다. 트랜지스터(41)가 온 상태가 된 경우, 신호선(read_0)으로부터 공급되는 전위를 각 회로(28)의 제 3 입력 단자(L)에 공급한다. 이때, 제 3 입력 단자(L)의 전위 VL은, 노드(ND11)의 전위 V11, 신호선(read_0)의 전위 V0, 및 트랜지스터(41)의 문턱 전압 Vth41로부터 결정된다. 예를 들어, V0<V11-Vth41의 경우 VL=V0이 된다. 또한, V0>V11-Vth41의 경우 VL=V11-Vth41이 된다. 또한, 본 실시형태에서는 V0>V11-Vth41의 조건하에서 동작시키는 것으로 한다.
트랜지스터(44)는, 신호선(wline_1)으로부터 공급되는 전위에 따라 온/오프가 제어된다. 트랜지스터(44)가 온 상태가 된 경우, 신호선(bline)으로부터 공급되는 아날로그 전위를 노드(ND12)에 기록할 수 있다. 용량 소자(CS2)는, 노드(ND12)에 기록된 아날로그 전위를 유지하는 기능을 갖는다. 트랜지스터(42)는 노드(ND12)의 전위에 따라 온/오프가 제어된다. 트랜지스터(42)가 온 상태가 된 경우, 신호선(read_1)으로부터 공급되는 전위를 각 회로(28)의 제 4 입력 단자(M)에 공급한다.
회로(27)의 동작 방법의 일례에 대하여 도 7의 타이밍 차트를 사용하여 설명한다. 여기서는, 노드(ND11)에 아날로그 전위 Va를 기록하고, 노드(ND12)에 아날로그 전위 Vb를 기록하는 경우를 상정한다. 도 7에 도시된 타이밍 차트에 있어서, 각종 전위의 관계는 GND<Vb<Va<VDD로 한다. 또한, 회로(27)가 갖는 트랜지스터의 문턱 전압은 편의적으로 0V로 한다.
시각T0에, 신호선(bline)에 아날로그 전위 Va가 공급된다. 시각T1에, 신호선(wline_0)에 "H" 레벨의 전위가 공급되면 트랜지스터(43)가 온 상태가 되어, 노드(ND11)에는 아날로그 전위 Va가 공급된다.
시각T2에, 신호선(wline_0)에 "L" 레벨의 전위가 공급되어 트랜지스터(43)가 오프 상태가 됨으로써, 노드(ND11)에 아날로그 전위 Va가 저장된다. 그 후, 신호선(bline)에 아날로그 전위 Vb가 공급된다.
시각T3에, 신호선(wline_1)에 "H" 레벨의 전위가 공급되어, 트랜지스터(44)가 온 상태가 됨으로써 노드(ND12)에는 아날로그 전위 Vb가 공급된다. 시각T4에 신호선(wline_1)에 "L" 레벨의 전위가 공급되어, 트랜지스터(44)가 오프 상태가 됨으로써 노드(ND12)에 아날로그 전위 Vb가 저장된다.
상술한 기간에, 회로(28)의 제 3 입력 단자(L) 및 제 4 입력 단자(M)에 공급되는 전위는 "L" 레벨(GND에 상당함)이다. 따라서, 회로(28)에서의 트랜지스터(45) 및 트랜지스터(46)는 오프 상태가 되므로, 회로(27)는 클럭 신호(CLK)를 생성하지 않고 출력 신호는 "L" 레벨에 고정된다.
시각T5에, 신호선(read_0)에 "H" 레벨의 전위가 공급된다. 이때, 노드(ND11)의 전위가 Va이므로, 회로(28)의 제 3 입력 단자(L)에는 Va가 입력된다. 따라서, 회로(28)의 트랜지스터(45)가 온 상태가 되므로, 회로(27)는 f1의 주파수의 클럭 신호(CLK)를 생성한다. 이때, 회로(28) 내부에서는 인버터 회로(32) 및 트랜지스터(45)를 통하여 신호가 전달된다.
시각T6에, 신호선(read_0)에 "L" 레벨의 전위가 공급된다. 이때, 회로(28)의 제 3 입력 단자(L)에 공급되는 전위는 "L" 레벨이다. 따라서, 회로(28)의 트랜지스터(45)가 오프 상태가 되므로, 회로(27)는 클럭 신호(CLK)를 생성하지 않는다.
시각T7에, 신호선(read_1)에 "H" 레벨의 전위가 공급된다. 이때, 노드(ND12)의 전위는 Vb이므로, 회로(28)의 제 4 입력 단자(M)에는 Vb가 입력된다. 따라서, 회로(28)의 트랜지스터(46)가 온 상태가 되므로, 회로(27)는 f2의 주파수의 클럭 신호(CLK)를 생성한다. 이때, 회로(28) 내부에서는, 인버터 회로(32) 및 트랜지스터(46)를 통하여 신호가 전달된다.
시각T8에, 신호선(read_1)에 "L" 레벨의 전위가 공급된다. 이때, 회로(28)의 제 4 입력 단자(M)에 공급되는 전위는 "L" 레벨이다. 따라서, 회로(28)의 트랜지스터(46)가 오프 상태가 되므로, 회로(27)는 클럭 신호(CLK)를 생성하지 않는다.
상술한 바와 같이 회로(28)에 있어서, 시각T5~T6의 기간에는, 인버터 회로(32) 및 트랜지스터(45)를 통하여 신호가 전달되고, 시각T7~T8의 기간에는, 인버터 회로(32) 및 트랜지스터(46)를 통하여 신호가 전달된다. 각 기간에, 트랜지스터(45)의 게이트의 전위는 Va이고 트랜지스터(46)의 게이트의 전위는 Vb이며 Va>Vb이기 때문에, 회로(28)의 신호 전달 속도는 시각T5~T6의 기간에 더 빠르다. 따라서, 회로(27)가 생성하는 클럭 신호(CLK)의 주파수는, f1>f2의 관계가 이루어진다.
바꿔 말하면, 회로(27)는, 노드(ND11) 또는 노드(ND12)에 저장된 아날로그 전위에 대응한 발진 주파수의 클럭 신호(CLK)를 생성할 수 있다. 또한, 노드(ND11) 및 노드(ND12)에 서로 다른 아날로그 전위를 미리 기억시키고, 신호선(read_0) 및 신호선(read_1) 중 한쪽에 "H" 레벨의 전위를 공급하는 제어를 수행함으로써, 클럭 신호(CLK)의 발진 주파수를 순식간에 변경할 수 있다.
여기서 신호선(read_0) 및 신호선(read_1) 중 한쪽에 "H" 레벨의 전위를 공급하는 제어는 회로(26)가 수행할 수 있다. 회로(26)는, 프레임간에서 차분을 검출하였는지 여부의 판정 신호를 회로(25)로부터 공급받음으로써, 신호선(read_0) 및 신호선(read_1)에 공급하는 신호를 변화시킨다. 이에 의하여, 본 발명의 일 형태의 촬상 장치는, 회로(25)에서의 차분 검출 시에는 낮은 주파수의 클럭 신호(CLK)로 회로(23)를 동작시키고, 기준 프레임의 촬상 시 및 차분 검출 후에 새로운 프레임을 촬상하는 경우는 높은 주파수의 클럭 신호(CLK)로 회로(23)를 동작시키는 등의 제어를 수행할 수 있다.
또한, 도 6에는, 트랜지스터(41)~트랜지스터(46)를 사용하여, 2개의 주파수의 클럭 신호(CLK)를 간단하게 전환하여 발생시키는 회로 구성을 도시하였지만, 트랜지스터를 더 추가하여 3개 이상의 주파수의 클럭 신호(CLK)를 발생시킬 수 있는 회로 구성으로 하여도 좋다.
또한, 회로(27)는, 도 8에 도시된 구성이어도 좋다. 도 8에 도시된 회로(27)는 회로(28)의 제 2 입력 단자(K)에 공급하는 전위를 제어하는 회로(29)가 접속되어 있는 점이 도 6에 도시된 회로(27)와 다르다.
회로(29)는 트랜지스터(51), 트랜지스터(52), 트랜지스터(53), 트랜지스터(54), 트랜지스터(55), 트랜지스터(56), 용량 소자(CS3), 및 용량 소자(CS4)를 갖는 구성으로 할 수 있다.
트랜지스터(52)의 게이트 전극은 트랜지스터(53)의 소스 전극 및 드레인 전극 중 한쪽 및 용량 소자(CS3)의 한쪽의 전극에 전기적으로 접속된다. 여기서, 이 접속부를 노드(ND13)로 한다. 또한, 트랜지스터(55)의 게이트 전극은 트랜지스터(56)의 소스 전극 및 드레인 전극 중 한쪽 및 용량 소자(CS4)의 한쪽의 전극에 전기적으로 접속된다. 여기서, 이 접속부를 노드(ND15)로 한다.
트랜지스터(52)의 소스 전극 및 드레인 전극 중 한쪽은 신호선(read_0)에 전기적으로 접속된다. 또한, 트랜지스터(52)의 소스 전극 및 드레인 전극 중 다른 쪽은 트랜지스터(51)의 게이트 전극에 전기적으로 접속된다. 여기서, 트랜지스터(52)의 소스 전극 및 드레인 전극 중 다른 쪽과 트랜지스터(51)의 게이트 전극을 접속하는 배선을 노드(ND14)로 한다.
트랜지스터(55)의 소스 전극 및 드레인 전극 중 한쪽은 신호선(read_1)에 전기적으로 접속된다. 또한, 트랜지스터(55)의 소스 전극 및 드레인 전극 중 다른 쪽은 트랜지스터(54)의 게이트 전극에 전기적으로 접속된다. 여기서, 트랜지스터(55)의 소스 전극 및 드레인 전극 중 다른 쪽과 트랜지스터(54)의 게이트 전극을 접속하는 배선을 노드(ND16)로 한다.
트랜지스터(53)의 소스 전극 및 드레인 전극 중 다른 쪽 및 트랜지스터(56)의 소스 전극 및 드레인 전극 중 다른 쪽은 신호선(w_data)에 전기적으로 접속된다. 또한, 트랜지스터(53)의 게이트 전극은 신호선(w_data_0)에 전기적으로 접속되고, 트랜지스터(56)의 게이트 전극은 신호선(w_data_1)에 전기적으로 접속된다.
트랜지스터(51)의 소스 전극 및 드레인 전극 중 한쪽 및 트랜지스터(54)의 소스 전극 및 드레인 전극 중 한쪽은 고전원 전위선(VDD)에 전기적으로 접속된다. 또한, 트랜지스터(51)의 소스 전극 및 드레인 전극 중 다른 쪽 및 트랜지스터(54)의 소스 전극 및 드레인 전극 중 다른 쪽은 회로(28)의 제 2 입력 단자(K)에 전기적으로 접속된다.
트랜지스터(53)는 신호선(w_data_0)으로부터 공급되는 전위에 따라 온/오프가 제어된다. 트랜지스터(53)가 온 상태가 된 경우, 신호선(w_data)으로부터 공급되는 아날로그 전위가 노드(ND13)에 기록된다. 용량 소자(CS3)는 노드(ND13)에 기록된 아날로그 전위를 유지하는 기능을 갖는다.
트랜지스터(52)는, 노드(ND13)의 전위에 따라 온/오프가 제어된다. 트랜지스터(52)가 온 상태가 된 경우, 신호선(read_0)으로부터 노드(ND14)에 아날로그 전위가 기록된다. 트랜지스터(51)는 노드(ND14)의 전위에 따라 온/오프가 제어된다. 트랜지스터(51)가 온 상태가 된 경우, 회로(28)의 제 2 입력 단자(K)에 아날로그 전위가 공급된다.
트랜지스터(56)는, 신호선(w_data_1)으로부터 공급되는 전위에 따라 온/오프가 제어된다. 트랜지스터(56)가 온 상태가 된 경우, 신호선(w_data)으로부터 공급되는 아날로그 전위가 노드(ND15)에 기록된다. 용량 소자(CS4)는 노드(ND15)에 기록된 아날로그 전위를 유지하는 기능을 갖는다.
트랜지스터(55)는 노드(ND15)의 전위에 따라 온/오프가 제어된다. 트랜지스터(55)가 온 상태가 된 경우, 신호선(read_1)으로부터 노드(ND16)에 아날로그 전위가 기록된다. 트랜지스터(54)는 노드(ND16)의 전위에 따라 온/오프가 제어된다. 트랜지스터(55)가 온 상태가 된 경우, 회로(28)의 제 2 입력 단자(K)에 아날로그 전위가 공급된다.
여기서, 노드(ND13)의 전위를 V23, 노드(ND14)의 전위를 V24, 회로(28)의 제 2 입력 단자(K)에 공급되는 전위를 VD1, 트랜지스터(52)의 문턱 전압을 Vth52, 트랜지스터(51)의 문턱 전압을 Vth51로 한 경우, 각 전위는 이하와 같이 표현된다.
read_0의 전위 V0>V23-Vth52인 경우, V24=V23-Vth52가 된다. 또한, VDD>V24-Vth51의 경우, VD1=V24-Vth51=V23-Vth52-Vth51이 된다.
즉, 노드(ND13)에 저장한 아날로그 전위에 따라, 회로(28)의 제 2 입력 단자(K)에 공급되는 전위 VD1을 제어할 수 있다. 마찬가지로 노드(ND15)에 저장한 아날로그 전위에 따라, 회로(28)의 제 2 입력 단자(K)에 공급되는 전위 VD1을 제어할 수 있다. 회로(28)의 신호 전달 속도는 전위 VD1에 따라 변화된다. 따라서, 회로(27)는 전위 VD1에 따라 주파수가 다른 클럭 신호(CLK)를 생성할 수 있다.
상술한 바와 같이, 도 8에 도시된 회로(27)는, 회로(28)의 제 3 입력 단자(L) 또는 제 4 입력 단자(M)에 공급되는 전압의 제어, 및 제 2 입력 단자(K)에 공급되는 전압의 제어의 2종류의 제어에 의하여, 발진 주파수를 조정 가능하다.
또한, 회로(28)의 제 2 입력 단자(K)에 공급되는 전압을 작게 한 경우, 회로(28)의 출력 전압이 저하되는 것이 우려된다. 따라서, 도 8에 도시된 바와 같이 회로(28)의 출력 측에 레벨 시프터 회로(LS)를 제공하는 것이 바람직하다. 레벨 시프터 회로(LS)는, 저하한 전압을 승압하여 출력할 수 있다.
또한, 도 8에서는, 트랜지스터(41)~트랜지스터(46) 및 트랜지스터(51)~트랜지스터(56)를 사용하여, 2개의 주파수의 클럭 신호(CLK)를 간단하게 전환하여 발생시키는 회로 구성을 도시하였지만, 트랜지스터를 더 추가하여, 3개 이상의 주파수의 클럭 신호(CLK)를 발생시킬 수 있는 회로 구성으로 하여도 좋다.
도 9에 회로(23)의 구성의 일례를 도시하였다. 회로(23)는, 복수의 콤퍼레이터 회로(33) 및 카운터 회로(34)를 갖는다. 콤퍼레이터 회로(33)의 제 1 입력 단자(IN1)에는 기준이 되는 아날로그 전위 RAMP가 입력되고, 제 2 입력 단자(IN2)에는 배선(91)(OUT1)을 통하여, 화소(20)로부터 출력되는 아날로그 전위 PIXOUT가 입력된다.
콤퍼레이터 회로(33)는, 입력된 상기 2개의 아날로그 전위를 비교하여, RAMP>PIXOUT의 경우에 "L" 레벨의 신호를 출력하고, RAMP≤PIXOUT(PIXOUT가 RAMP 이상)의 경우에 "H" 레벨의 신호를 출력하는 기능을 갖는다.
카운터 회로(34)의 제 1 입력 단자(IN1)에는 회로(27)로부터 클럭 신호(CLK)가 입력되고, 제 2 입력 단자(IN2)에는 콤퍼레이터 회로(33)의 출력 신호(COMPOUT)가 입력된다.
카운터 회로(34)는, 회로(27)가 생성하는 클럭 신호(CLK)에 동기하여 카운트 업을 수행하는 기능을 갖는다. 또한, 이 카운트 업 동작 중에, 콤퍼레이터 회로(33)로부터 "H" 레벨의 신호를 공급받으면, 그때의 데이터를 유지하는 기능을 갖는다.
이상에 의하여, 회로(23)는, 특정의 아날로그 전위를 디지털 값으로 변환할 수 있다. 또한, 회로(23)는 회로(24)로부터 신호(SEL)를 공급받음으로써, 특정의 카운터 회로(34)에 유지한 데이터를 출력할 수 있다. 또한, 본 실시형태에 있어서 카운터 회로(34)의 출력 비트 수는 12 비트로 한다. 따라서, 카운터 회로(34)는 디지털 데이터를 출력하는 12개의 출력 단자를 갖는다.
여기서, 기준 프레임과 비교 프레임의 차분을 검출하는 경우, 차분을 검출하는 기간에 가능한 한 전력 소비를 억제하는 것이 바람직하다.
카운터 회로의 출력 비트 수가 12 비트인 경우, A/D변환 회로는 4096값의 데이터 출력이 요구된다. 따라서, 기준 프레임 촬상 시에는, 카운터 회로는 매우 높은 주파수로 동작해야 하며, 소비 전력이 비교적 크다.
한편, 차분 검출 기간에는 12 비트의 신호 모두를 필요로 하지 않고, 예를 들어 1 비트의 신호의 변화가 확인되면 화상에 변화가 있었다고 판단할 수 있다. 차분 검출 기간의 카운터 회로의 출력 비트 수를 1 비트로 한 경우, 카운터 회로(34)를 낮은 주파수로 동작시키면 좋다. 그 주파수는, 12 비트의 신호를 출력할 때의 주파수의 1/2048로 할 수 있다. 그러므로, A/D변환 회로의 소비 전력을 크게 억제할 수 있다.
다음에, 본 발명의 일 형태의 촬상 장치의 동작 방법에 대하여 타이밍 차트를 사용하여 설명한다. 여기서는, 프레임을 촬상할 때마다 데이터를 추출하는 동작(일반적인 촬상 장치의 동작에 상당하는 동작), 기준 프레임의 데이터를 추출하는 동작, 기준 프레임과 비교 프레임의 차분을 검출하는 동작에 대하여 이 순서대로 설명한다. 또한, 동작 전체의 흐름에 대해서는, 도 54에 도시된 간략화된 흐름도를 참조할 수 있다.
타이밍 차트에 나타낸 SE(row)는 회로(22)에 접속되는 신호선의 전위, SEL(column)은 회로(24)에 접속되는 신호선의 전위이고, 양쪽이 "H" 레벨이 됨으로써 특정의 화소가 선택되는 것으로 한다. 또한, COMPOUT는 콤퍼레이터 회로(33)의 출력 신호, OUT2[11]은 카운터 회로(34)의 최상위 비트의 출력 신호, OUT2[0]은 카운터 회로(34)의 최하위 비트의 출력 신호, OUT4는 회로(25)의 출력 신호이다.
또한, 회로(27)는 도 6에 도시된 구성의 회로를 사용하는 경우를 상정한다. 회로(27)에 있어서, 신호선(read_0)이 "H" 레벨인 경우의 클럭 신호(CLK)의 발진 주파수는 f1, 신호선(read_1)이 "H" 레벨인 경우의 클럭 신호(CLK)의 발진 주파수는 f2이고, f1>f2로 한다. 또한, "H" 레벨 신호로서는, 고전원 전위 VDD에 상당하는 전위를 공급 또는 출력하는 것으로 하고, "L" 레벨 신호로서는 GND 전위에 상당하는 전위를 공급 또는 출력하는 것으로 한다.
도 10은 프레임을 촬상할 때마다 데이터를 추출하는 동작을 설명하는 타이밍 차트이다. 시각T0 이전에 신호선(read_0)이 "H" 레벨, 신호선(read_1)이 "L" 레벨이 되고, 주파수(f1)의 클럭 신호(CLK)가 생성된다.
시각T0에, 신호선(SE(row))의 전위가 "H" 레벨이 되고 시각T1에 신호선(SEL(column))의 전위가 "H" 레벨이 되어, 특정의 화소가 선택된다. 그리고, RAMP의 전위가 "H" 레벨이 되어, 콤퍼레이터 회로(33)에 의한 RAMP의 전위와 PIXOUT의 전위의 비교가 시작한다. 또한, 카운터 회로(34)의 동작이 시작한다. 그 후, RAMP의 전위는 T5까지의 사이에 GND까지 서서히 감쇠한다. 상기 기간에 신호선(Import)은 "L" 레벨, 신호선(Detect)은 "H" 레벨이고, 회로(25)는 동작하지 않는다.
시각T1 이후에, 카운터 회로(34)의 동작에 의하여 OUT2[0]의 전위가 클럭 신호(CLK)에 따라 변화를 반복한다. 또한, 시각T2에, 카운터 회로(34)의 동작에 의하여 OUT2[11]의 전위가 "H" 레벨이 된다.
시각T3에, RAMP의 전위와 PIXOUT의 전위가 등전위가 되어, COMPOUT의 전위가 "H" 레벨이 된다. 따라서, OUT2[0]~OUT2[11]의 전위는 유지된다. 시각T4에, RAMP의 소인(sweeping)이 끝나고, 회로(23)의 출력으로서 OUT2[0]~OUT2[11]의 12 비트의 신호가 출력된다. 그리고, 시각T5에, 신호선(SEL(column))의 전위가 "L" 레벨이 되어, 상기 특정의 화소의 선택 기간이 끝난다. 상기 12 비트의 신호는, 표시 장치나 기억 장치 등의 외부 기기에 전송된다.
도 11은 기준 프레임의 데이터를 회로(25)에 기억시키는 동작을 설명하는 타이밍 차트이다. 도 11의 타이밍 차트는, 신호선(Import)의 전위가 늘 "H" 레벨인 점이 도 10과 다르다.
시각T0에, 신호선(SE(row))의 전위가 "H" 레벨이 된다. 시각T1에 신호선(SEL(column))의 전위가 "H" 레벨이 된다. 여기서, 신호선(SE(row)), 신호선(SEL(column)), 신호선(Import)이 "H" 레벨의 전위이기 때문에, 회로(25)에서의 노드(ND1)는 "H" 레벨이 된다. 또한, RAMP의 전위가 "H" 레벨이 되어, 콤퍼레이터 회로(33)에 의한 RAMP의 전위와 PIXOUT의 전위의 비교가 시작한다. 또한, 카운터 회로(34)의 동작이 시작한다.
시각T1 이후에, 카운터 회로(34)의 동작에 의하여 OUT2[0]의 전위가 클럭 신호에 따라 변화를 반복한다. 또한, 시각T2에, 카운터 회로(34)의 동작에 의하여 OUT2[11]의 전위가 "H" 레벨이 된다. 여기서, 노드(ND1)의 전위가 "H" 레벨, OUT2[11]의 전위가 "H" 레벨이므로, 회로(25)에서의 노드(ND2)의 전위는 "H" 레벨이 된다. 여기서, 회로(25)에서의 래치 회로(LATCH)는 OUT2[11]의 전위인 "H" 레벨의 신호를 유지한다.
시각T3에, RAMP의 전위와 PIXOUT의 전위가 등전위가 되어, COMPOUT의 전위가 "H" 레벨이 된다. 따라서, OUT2[0]~OUT2[11]의 전위는 유지된다. 시각T4에, RAMP의 소인이 끝나고, 회로(23)의 출력으로서 OUT2[0]~OUT2[11]의 12 비트의 신호가 출력된다. 그리고, 시각T5에, 신호선(SEL(column))의 전위가 "L" 레벨이 되어, 상기 특정의 화소의 선택 기간이 끝난다. 상기 12 비트의 신호는, 표시 장치나 기억 장치 등의 외부 기기에 전송된다.
도 12는, 차분 검출 기간의 동작을 설명하는 타이밍 차트이다. 이 차분 검출 기간에는, 비교 프레임의 촬상 동작을 수행하고, 기준 프레임의 데이터와 비교 프레임의 데이터의 차분을 검출한다. 또한, 기준 프레임의 촬상에 있어서, 회로(25)에서의 래치 회로(LATCH)에 유지한 데이터는 "H" 레벨로 한다. 여기서는, 기준 프레임과 비교 프레임 사이에서 차분이 없는 경우, 즉 PIXOUT의 전위는 기준 프레임과 비교 프레임에서 같은 경우에 대하여 설명한다.
도 12의 타이밍 차트는, 신호선(Import)의 전위가 늘 "L" 레벨인 점, 시각T4와 시각T5 사이에서 신호선(Detect)의 전위가 "L" 레벨인 점이 도 11과 다르다. 또한, 시각T0 이전에 신호선(read_0)이 "L" 레벨, 신호선(read_1)이 "H" 레벨이 되어, 주파수(f2)의 클럭 신호(CLK)가 생성되는 점이 도 10과 다르다.
시각T0에, 신호선(SE(row))의 전위가 "H" 레벨이 되고 시각T1에 신호선(SEL(column))의 전위가 "H" 레벨이 되어, 특정의 화소가 선택된다. 그리고, RAMP의 전위가 "H" 레벨이 되어, 콤퍼레이터 회로(33)에 의한 RAMP의 전위와 PIXOUT의 전위의 비교가 시작된다. 또한, 카운터 회로(34)의 동작이 시작된다. 그 후, RAMP의 전위는 T5까지의 사이에 GND까지 서서히 감쇠한다.
시각T2에, 카운터 회로(34)의 동작에 의하여 클럭 신호(CLK)에 따라 OUT2[0]의 전위가 "H" 레벨이 된다.
시각T3에, RAMP의 전위와 PIXOUT의 전위가 등전위가 되어, COMPOUT의 전위가 "H" 레벨이 된다. 따라서, OUT2[0]의 전위는 유지된다. 여기까지의 기간에, 카운터 회로(34)에 공급되는 클럭 신호(CLK)는 주파수가 낮은 f2이므로, 최하위 비트 이외의 출력은 수행되지 않는다. 즉, OUT2[1]~OUT2[11]의 동작을 중단하여, 전력 소비를 억제할 수 있다.
시각T4에, RAMP의 소인이 끝나고, 회로(23)의 출력으로서 OUT2[0]의 1 비트의 신호가 출력된다. 그리고, 신호선(Detect)의 전위가 "L" 레벨이 되므로, 회로(25)의 배타적 논리합 회로(XOR)에 있어서, 노드(ND2)의 전위(기준 프레임에서의 OUT2[11]의 전위)와 비교 프레임에서의 OUT2[0]의 전위의 비교가 수행된다.
여기서, 노드(ND2)의 전위와 OUT2[0]의 전위는 양쪽 모두 "H" 레벨이므로, 차분이 검출되지 않아, 노드(ND3)의 전위는 "L" 레벨이 된다. 즉, OUT4의 전위도 "L" 레벨이 되어, 차분이 없다고 판단된다. 그리고, 시각T5에, 신호선(SEL(column))의 전위가 "L" 레벨이 되어, 상기 특정의 화소의 선택 기간이 끝난다.
상기 동작에 있어서는, 기준 프레임의 최상위 비트 디지털 데이터와 비교 프레임의 최하위 비트 디지털 데이터를 비교하여, 차분의 유무를 판단한다. 이것은, 기준 프레임의 촬상 시와 차분 검출 기간 각각에 다른 클럭 신호(CLK)를 공급하여, 카운터 회로(34)의 출력의 타이밍을 맞춤으로써 실현할 수 있다.
카운터 회로(34)의 출력 비트 수를 12 비트, 기준 프레임의 촬상 시의 클럭 주파수(CLK)를 f1로 하고, 기준 프레임의 촬상 시에 최상위 비트 디지털 데이터가 출력되는 시각을 T2로 한 경우, 차분 검출 기간의 클럭 주파수를 f2=f1/211로 함으로써, 차분 검출 기간의 최하위 비트 디지털 데이터를 출력하는 시각을 T2로 할 수 있다. 따라서, 기준 프레임의 최상위 비트 데이터와 비교 프레임의 최하위 비트 데이터를 비교함으로써, 차분의 유무를 판단할 수 있다. 또한, A/D변환 회로의 출력 비트 수가 k 비트인 경우, f2=f1/2(k-1)로 하면 좋다.
도 13은, 기준 프레임과 비교 프레임 사이에서 차분이 있는 경우, 즉 PIXOUT의 전위가 기준 프레임과 비교 프레임에서 다른 경우를 설명하는 타이밍 차트이다. 또한, 기준 프레임에 있어서 회로(25)에서의 래치 회로(LATCH)에 유지한 데이터는 "H" 레벨로 한다.
시각T0에, 신호선(SE(row))의 전위가 "H" 레벨이 되고, 시각T1에 신호선(SEL(column))의 전위가 "H" 레벨이 되어, 특정의 화소가 선택된다. 그리고, RAMP의 전위가 "H" 레벨이 되어, 콤퍼레이터 회로(33)에 의한 RAMP의 전위와 PIXOUT의 전위의 비교가 시작한다. 또한, 카운터 회로(34)의 동작이 시작한다. 그 후, RAMP의 전위는 T5까지의 사이에 GND까지 서서히 감쇠한다.
시각T2'에, RAMP의 전위와 PIXOUT의 전위가 등전위가 되어, COMPOUT의 전위가 "H" 레벨이 된다. 따라서, OUT2[0]의 전위는 유지된다.
시각T4에, RAMP의 소인이 끝나고, 회로(23)의 출력으로서 OUT2[0]의 1 비트의 신호가 출력된다. 그리고, 신호선(Detect)의 전위가 "L" 레벨이 되므로, 회로(25)의 배타적 논리합 회로(XOR)에서, 노드(ND2)의 전위(기준 프레임에서의 OUT2[11]의 전위)와, 비교 프레임에서의 OUT2[0]의 전위의 비교가 수행된다.
여기서, 노드(ND2)의 전위는 "H" 레벨이고 OUT2[0]의 전위는 "L" 레벨이므로, 차분이 검출되어, 노드(ND3)의 전위는 "H" 레벨이 된다. 즉, OUT4의 전위도 "H" 레벨이 되어, 차분이 있다고 판단된다. 그리고, 시각T5에, 신호선(SEL(column))의 전위가 "L" 레벨이 되어, 상기 특정의 화소의 선택 기간이 끝난다.
회로(25)로부터 차분이 있음을 나타내는 신호("H" 레벨의 신호)가 전송된 회로(26)는, 새로운 프레임의 촬상을 12 비트의 출력 비트 수로 수행할 수 있도록 회로(27)가 생성하는 클럭 신호(CLK)의 주파수를 제어한다. 구체적으로는, 신호선(read_0)의 전위를 "H" 레벨, 신호선(read_1)의 전위를 "L" 레벨로 하여, 회로(27)가 생성하는 클럭 신호(CLK)의 주파수를 다시 f1로 한다. 또한, 주파수는 다음 프레임으로부터 변경하는 것으로 한다. 또한, 차분이 검출된 시점에, 동작을 강제적으로 끝내고, 순식간에 새로운 프레임의 촬상 동작으로 이행하여도 좋다.
상기에서는 1 비트의 데이터의 비교로 차분 검출을 수행하는 구성에 대하여 제시하였지만, 2 비트의 데이터의 비교로 차분 검출을 수행하는 구성이라도 좋다. 이 경우, OUT1[0], OUT1[11]의 신호 외에, OUT1[1], OUT1[10]의 신호를 사용하는 것이 바람직하다. 이 경우, f2=f1/210으로 하면 좋다.
또한, 상기에서는 기준 프레임과 비교 프레임의 촬상에 있어서, RAMP의 소인 속도는 같고 클럭 신호(CLK)의 주파수는 다른 조건으로 데이터를 취득하는 방법에 대하여 설명하였지만, 클럭 신호(CLK)의 주파수가 같고 RAMP의 소인 속도가 다른 조건으로 데이터를 취득하여도 좋다.
도 14는 RAMP의 소인 속도가 다른 조건으로 하여 차분을 검출하는 동작을 설명하는 타이밍 차트이다. 도 10에서는 최상위 비트 데이터인 OUT2[11]을 한 번 취득할 수 있는 기간에 RAMP의 전위의 소인이 끝나도록 소인 속도를 조절하였으나, 도 14에서는 최하위 비트 데이터인 OUT2[0]을 한 번 취득할 수 있는 기간에 RAMP의 전위의 소인이 끝나도록 소인 속도를 조절하는 점이 다르다. 이와 같이 RAMP의 소인 속도를 조정함으로써, 기준 프레임의 최상위 비트 데이터와 비교 프레임의 최하위 비트 데이터를 비교하여, 차분의 유무를 판단할 수 있다.
시각T0에, 신호선(SE(row))의 전위가 "H" 레벨이 되고, 시각T1에 신호선(SEL(column))의 전위가 "H" 레벨이 되어, 특정의 화소가 선택된다. 그리고, RAMP의 전위가 "H" 레벨이 되어, 콤퍼레이터 회로(33)에 의한 RAMP의 전위와 PIXOUT의 전위의 비교가 시작한다. 또한, 카운터 회로(34)의 동작이 시작한다. 그 후, RAMP의 전위는 T3까지의 사이에 GND까지 서서히 감쇠한다.
시각T2에, RAMP의 전위와 PIXOUT의 전위가 등전위가 되어, COMPOUT의 전위가 "H" 레벨이 된다. 따라서, OUT2[0]의 전위는 유지된다.
시각T3에, RAMP의 소인이 끝나고, 회로(23)의 출력으로서 OUT2[0]의 1 비트의 신호가 출력된다. 그리고, 신호선(Detect)의 전위가 "L" 레벨이 되므로, 회로(25)의 배타적 논리합 회로(XOR)에서, 노드(ND2)의 전위(기준 프레임에서의 OUT2[11]의 전위)와, 비교 프레임에서의 OUT2[0]의 전위의 비교가 수행된다.
여기서, 노드(ND2)의 전위는 "H" 레벨이고, OUT2[0]의 전위는 "L" 레벨이므로, 차분이 검출되어, 노드(ND3)의 전위는 "H" 레벨이 된다. 즉, OUT4의 전위도 "H" 레벨이 되어, 차분이 있다고 판단된다.
회로(26)는 "H" 레벨의 신호를 공급받아, 신호선(read_0)에 "L" 레벨의 전위를 공급하여, 회로(27)의 출력을 정지시킨다. 따라서, 시각T3 이후에 필요 없는 전력 소비는 발생되지 않는다. 그리고, 시각T4에, 신호선(SEL(column))의 전위가 "L" 레벨이 되어, 상기 특정의 화소의 선택 기간이 끝난다.
그 후, 회로(26)는 신호선(read_0)의 전위를 "H" 레벨, 신호선(read_1)의 전위를 "L" 레벨로 하여, 회로(27)가 생성하는 클럭 신호(CLK)의 주파수를 다시 f1로 한다. 또한, 주파수는 다음 프레임으로부터 변경하는 것으로 한다. 또한, 차분이 검출된 시점에, 동작을 강제적으로 끝내고, 순식간에 새로운 프레임의 촬상 동작으로 이행하여도 좋다.
상술한 바와 같이, 본 발명의 일 형태의 회로 구성 및 동작 방법을 이용함으로써, 기준 프레임과 비교 프레임의 차분의 유무를 간단하게 판정할 수 있고, 차분 검출 기간에는 주파수가 낮은 클럭 신호(CLK)로 A/D변환 회로를 동작시킬 수 있다. 따라서, 촬상 장치의 소비 전력을 저감시킬 수 있다.
화소(20)의 회로는 도 2에 도시된 구성에 한하지 않고, 도 15의 (A)~도 15의 (C)에 도시된 구성이라도 좋다. 도 15의 (A)의 구성은 광전 변환 소자(PD)의 접속 방향이 도 2와 반대이다. 이 구성에서는, 배선(71)(VPD)을 고전위, 배선(72)(VPR)을 저전위로 하여 동작시킬 수 있다. 도 15의 (B)는 트랜지스터(48)를 제공하지 않는 구성이다. 이 구성에서는, 배선(71)(VPD)의 전위를 고전위로 함으로써 노드(ND0)의 전위를 리셋할 수 있다. 도 15의 (C)는 트랜지스터(49)의 소스 전극 및 드레인 전극 중 다른 쪽이 배선(91)(OUT1)에 접속되는 구성이다.
또한, 화소 회로에 사용하는 트랜지스터에 대해서는, 도 16의 (A)~도 16의 (C)에 도시된 바와 같이, 트랜지스터(47)~트랜지스터(50)에 백 게이트를 제공한 구성이어도 좋다. 도 16의 (A)는 백 게이트에 정전위를 공급하는 구성이며, 문턱 전압을 제어할 수 있다. 도 16의 (A)에는 일례로서 백 게이트가 저전위를 공급하는 배선(71)(VPD) 또는 배선(75)(VSS)에 접속되는 예가 도시되었으나, 어느 한쪽의 배선에 접속되는 구성이라도 좋다. 또한, 도 16의 (B)는 프런트 게이트와 같은 전위가 백 게이트에 공급되는 구성이며, 온 전류를 증가시키고, 또한 오프 전류를 감소시킬 수 있다. 또한, 도 16의 (C)는 원하는 트랜지스터가 적절한 전기 특성을 갖도록 도 16의 (A) 및 도 16의 (B)의 구성 등을 조합한 구성이다. 또한, 도 16의 (C)의 구성은 일례이고, 백 게이트가 제공되지 않는 트랜지스터가 있어도 좋다. 또한, 도 2 및 도 15의 (A)~도 15의 (C)의 구성과 도 16의 (A)~도 16의 (C)의 구성은 필요에 따라 조합될 수 있다.
화소(20)의 회로는, 도 17에 도시된 바와 같이 트랜지스터(48)~트랜지스터(50)를 복수의 화소에서 공용하는 형태이어도 좋다. 도 17에는 수직 방향의 복수의 화소에서 트랜지스터(48)~트랜지스터(50)를 공용하는 구성을 예시하였으나, 수평 방향 또는 수평 수직 방향의 복수의 화소에서 공용하여도 좋다. 이와 같은 구성으로 함으로써, 하나의 화소가 갖는 트랜지스터 수를 삭감시킬 수 있다. 또한, 도 17에서는 용량 소자(C1)의 다른 쪽의 전극을 배선(73)(VC)에 접속하는 예를 도시하였으나, 상기 전극을 배선(71)(VPD)에 접속하는 구성으로 할 수도 있다.
또한, 도 17에서는 트랜지스터(48)~트랜지스터(50)가 4화소에서 공용되는 형태가 도시되었으나, 2화소, 3화소 또는 5화소 이상에서 공용되는 형태이어도 좋다. 또한, 상기 구성과 도 15의 (A)~도 15의 (C)에 도시된 구성 및 도 16의 (A)~도 16의 (C)에 도시된 구성은 임의로 조합될 수 있다.
또한, 본 발명의 일 형태의 촬상 장치는, 화소 어레이(21)와, 회로(22)~회로(27) 및 버퍼 회로(31)를 갖는 기판(35)의 적층 구조로 할 수 있다. 예를 들어, 도 18의 (A)를 화소 어레이(21)의 상면도, 도 18의 (B)를 기판(35)의 상면도로 하였을 때, 도 18의 (C)의 정면도와 같은 화소 어레이(21)와 기판(35)의 적층 구성으로 할 수 있다. 상기 구성으로 함으로써, 각 요소에 적합한 트랜지스터를 사용할 수 있고, 또한 촬상 장치의 면적을 작게 할 수 있다.
회로(22)~회로(27) 및 버퍼 회로(31)는, 고속 동작과 CMOS 회로의 구성을 양립시키기 위하여, 실리콘을 사용한 트랜지스터(이하, Si 트랜지스터)를 사용하여 제작되는 것이 바람직하다. 예를 들어, 기판(35)을 실리콘 기판으로 하고, 이 실리콘 기판에 상기 회로를 형성할 수 있다. 또한, 화소 어레이는 산화물 반도체를 사용한 트랜지스터(이하, OS 트랜지스터)를 사용하여 제작되는 것이 바람직하다. 또한, 회로(22)~회로(27) 및 버퍼 회로(31)를 구성하는 일부의 트랜지스터를 화소 어레이(21)와 같은 면 위에 제공하여도 좋다.
다음에, 본 발명의 일 형태의 촬상 장치의 구체적인 구성예에 대하여, 도면을 참조하여 설명한다. 도 19의 (A)는, 도 2에 도시된 화소(20)에서의 광전 변환 소자(PD), 트랜지스터(47), 트랜지스터(48), 및 용량 소자(C1)의 구체적인 접속 형태의 일례를 도시한 것이다. 또한, 도 19의 (A)에는 트랜지스터(49) 및 트랜지스터(50)는 도시되지 않았다. 화소(20)는, 트랜지스터(47)~트랜지스터(50) 및 용량 소자(C1)가 제공되는 층(1100), 및 광전 변환 소자(PD)가 제공되는 층(1200)을 갖는다.
또한, 본 실시형태에서 설명하는 단면도에는 각 배선, 각 전극, 및 각 도전체(81)가 개별적인 요소로서 도시되었지만, 이들이 전기적으로 접속되는 경우에는 동일 요소로서 제공되는 경우도 있다. 또한, 트랜지스터의 게이트 전극, 소스 전극, 또는 드레인 전극이 도전체(81)를 통하여 각 배선과 접속되는 형태는 일례이며, 트랜지스터의 게이트 전극, 소스 전극, 또는 드레인 전극 각각이 배선으로서의 기능을 갖는 경우도 있다.
또한, 각 요소 위에는 보호막, 층간 절연막, 또는 평탄화막으로서의 기능을 갖는 절연층(82) 및 절연층(83) 등이 제공된다. 예를 들어, 절연층(82) 및 절연층(83) 등에는 산화 실리콘막, 산화질화 실리콘막 등의 무기 절연막을 사용할 수 있다. 또는, 아크릴 수지, 폴리이미드 수지 등의 유기 절연막 등을 사용하여도 좋다. 절연층(82) 및 절연층(83) 등의 상면은 필요에 따라 CMP(Chemical Mechanical Polishing)법 등을 이용하여 평탄화 처리를 수행하는 것이 바람직하다.
또한, 도면에 도시된 배선 등의 일부가 제공되지 않는 경우나, 도면에 도시되지 않은 배선 등이나 트랜지스터 등이 각 층에 포함되는 경우도 있다. 또한, 도면에 도시되지 않은 층이 상기 적층 구조에 포함되는 경우도 있다. 또한, 도면에 도시된 층의 일부가 포함되지 않는 경우도 있다.
화소(20)의 구성 요소인 트랜지스터(47)~트랜지스터(50)에는, 오프 전류가 낮은 OS 트랜지스터를 사용하는 것이 바람직하다. OS 트랜지스터는 매우 낮은 오프 전류 특성을 가지므로, 촬상의 다이내믹 레인지를 확대할 수 있다. 도 2에 도시된 화소(20)의 회로 구성에서는, 광전 변환 소자(PD)에 입사되는 광의 강도가 크면 노드(ND0)의 전위가 작게 된다. 산화물 반도체를 사용한 트랜지스터는 오프 전류가 매우 낮기 때문에, 게이트 전위가 매우 작은 경우에 있어서도 이 게이트 전위에 따른 전류를 정확하게 출력할 수 있다. 따라서, 검출할 수 있는 조도의 레인지, 즉 다이내믹 레인지를 확대할 수 있다.
또한, 트랜지스터(47) 및 트랜지스터(48)의 낮은 오프 전류 특성에 의하여, 노드(ND0)에서 전하를 유지할 수 있는 기간을 매우 길게 할 수 있다. 그러므로, 회로 구성이나 동작 방법을 복잡화시키지 않고, 모든 화소에서 전하의 축적 동작을 동시에 수행하는 글로벌 셔터 방식을 적용할 수 있다.
일반적으로, 화소가 매트릭스 형태로 배치된 촬상 장치에서는, 도 20의 (A)에 도시된, 행마다 촬상 동작(410), 데이터 유지 동작(420), 판독 동작(430)을 수행하는 동작 방법인 롤링 셔터 방식이 이용된다. 롤링 셔터 방식을 이용하는 경우에는, 촬상의 동시성이 상실되기 때문에 피사체가 이동한 경우에는 화상에 일그러짐이 생긴다.
따라서, 본 발명의 일 형태는 도 20의 (B)에 도시된, 모든 행에서 동시에 촬상 동작(410) 및 데이터 유지 동작(420)을 수행하고, 행마다 판독 동작(430)을 수행할 수 있는 글로벌 셔터 방식을 이용하는 것이 바람직하다. 글로벌 셔터 방식을 이용함으로써 촬상 장치의 각 화소에서의 촬상의 동시성을 확보할 수 있어, 피사체가 이동하는 경우에도 일그러짐이 작은 화상을 쉽게 얻을 수 있다.
또한, 도 6에 도시된 회로(27)에서의 트랜지스터(43), 트랜지스터(44), 및 도 8에 도시된 회로(27)에서의 트랜지스터(43), 트랜지스터(44), 트랜지스터(53), 및 트랜지스터(56)에도 OS 트랜지스터를 사용하는 것이 바람직하다. 이들 트랜지스터의 낮은 오프 전류 특성에 의하여, 노드(ND11), 노드(ND12), 노드(ND13), 및 노드(ND14)의 전위를 유지할 수 있고, 회로(27)는 정확한 클럭 신호(CLK)의 생성을 계속할 수 있다.
또한, OS 트랜지스터는, 실리콘을 활성 영역 또는 활성층에 사용한 트랜지스터보다 전기 특성 변동의 온도 의존성이 작기 때문에, 매우 넓은 온도 범위에서 사용될 수 있다. 따라서, OS 트랜지스터를 갖는 촬상 장치 및 반도체 장치는 자동차, 항공기, 우주선 등에 탑재하기에도 적합하다.
또한, OS 트랜지스터는, Si 트랜지스터보다 드레인 내압(drain breakdown voltage)이 높은 특성을 갖는다. 셀레늄계 재료를 광전 변환층에 사용한 광전 변환 소자에서는, 애벌란시 현상이 발생되기 쉬워지도록 비교적 높은 전압(예를 들어 10V 이상)을 인가하는 것이 바람직하다. 따라서, OS 트랜지스터와, 셀레늄계 재료를 광전 변환층에 사용한 광전 변환 소자를 조합함으로써 신뢰성이 높은 촬상 장치로 할 수 있다.
도 19의 (A)에서는 각 트랜지스터가 백 게이트를 갖는 형태를 도시하였으나, 도 19의 (B)에 도시된 바와 같이, 백 게이트를 갖지 않는 형태라도 좋다. 또한, 도 19의 (C)에 도시된 바와 같이 일부의 트랜지스터, 예를 들어 트랜지스터(47)에만 백 게이트를 갖는 것과 같은 형태이어도 좋다. 상기 백 게이트는, 대향하여 제공되는 트랜지스터의 프런트 게이트에 전기적으로 접속되는 경우가 있다. 또는, 상기 백 게이트에 프런트 게이트와 다른 고정 전위가 공급되는 경우가 있다. 또한, 상기 백 게이트의 유무에 관한 형태는, 본 실시형태에서 설명하는 다른 화소의 구성에도 적용될 수 있다.
층(1200)에 제공되는 광전 변환 소자(PD)로서는, 다양한 형태의 소자를 적용할 수 있다. 도 19의 (A)에서는, 셀레늄계 재료를 광전 변환층(561)에 사용한 형태를 도시하였다. 셀레늄계 재료를 사용한 광전 변환 소자(PD)는, 가시광에 대한 외부 양자 효율이 높은 특성을 갖는다. 또한, 셀레늄계 재료는 광 흡수 계수가 높으므로, 광전 변환층(561)을 얇게 하기 쉬운 이점을 갖는다. 셀레늄계 재료를 사용한 광전 변환 소자(PD)에서는, 애벌란시 현상에 의하여 입사되는 광량에 대한 전자의 증폭이 큰 고감도의 센서로 할 수 있다. 즉, 셀레늄계 재료를 광전 변환층(561)에 사용함으로써, 화소 면적이 축소하여도 충분한 광 전류를 얻을 수 있다. 또한, 셀레늄계 재료를 사용한 광전 변환 소자(PD)는, 저조도 환경에서의 촬상에도 적합하다고 할 수 있다.
셀레늄계 재료로서는, 비정질 셀레늄 또는 결정 셀레늄을 사용할 수 있다. 결정 셀레늄은, 일례로서 비정질 셀레늄을 성막 후에 열처리함으로써 얻을 수 있다. 결정 셀레늄의 결정 입경을 화소 피치보다 작게 함으로써, 화소마다의 특성 편차를 저감시킬 수 있다. 또한, 결정 셀레늄은, 비정질 셀레늄보다 가시광에 대한 분광 감도나 광 흡수 계수가 높은 특성을 갖는다.
도 19의 (A)에서는 광전 변환층(561)을 단층으로서 도시하였으나, 셀레늄계 재료의 수광면 측에 정공 주입 저지층으로서 산화 갈륨, 산화 세륨, 또는 In-Ga-Zn 산화물 등을 제공하고, 전극(566) 측에 전자 주입 저지층으로서 산화 니켈 또는 황화 안티몬 등을 제공하는 구성으로 할 수도 있다.
또한, 광전 변환층(561)은, 구리, 인듐, 및 셀레늄의 화합물(CIS)을 포함하는 층이라도 좋다. 또는, 구리, 인듐, 갈륨, 및 셀레늄의 화합물(CIGS)을 포함하는 층이라도 좋다. CIS 및 CIGS을 사용하여, 셀레늄의 단체의 경우와 마찬가지로 애벌란시 현상을 이용할 수 있는 광전 변환 소자를 형성할 수 있다.
셀레늄계 재료를 사용한 광전 변환 소자(PD)는, 예를 들어, 금속 재료 등으로 형성된 전극(566)과 투광성 도전층(562) 사이에 광전 변환층(561)을 갖는 구성으로 할 수 있다. 또한, CIS 및 CIGS는 p형 반도체이며, 접합을 형성하기 위하여 n형 반도체의 황화 카드뮴이나 황화 아연 등을 접촉하도록 제공하여도 좋다.
애벌란시 현상을 발생시키기 위하여, 광전 변환 소자에 비교적 높은 전압(예를 들어, 10V 이상)을 인가하는 것이 바람직하다. OS 트랜지스터는 Si 트랜지스터보다 드레인 내압이 높은 특성을 갖기 때문에, 광전 변환 소자에 비교적 높은 전압을 인가하는 것이 용이하다. 따라서, 드레인 내압이 높은 OS 트랜지스터와 셀레늄계 재료를 광전 변환층에 사용한 광전 변환 소자를 조합함으로써 고감도이며 신뢰성이 높은 촬상 장치로 할 수 있다.
도 19의 (A)에서는, 광전 변환층(561) 및 투광성 도전층(562)을 화소 회로 사이에서 분리하지 않는 구성으로 하였으나, 도 21의 (A)에 도시된 바와 같이 회로 사이에서 분리하는 구성으로 하여도 좋다. 또한, 화소 사이에 있어서, 전극(566)을 갖지 않는 영역에는 절연체로 격벽(567)을 제공하여, 광전 변환층(561) 및 투광성 도전층(562)에 균열이 생기지 않도록 하는 것이 바람직하지만, 도 21의 (B)에 도시된 바와 같이 격벽(567)을 제공하지 않는 구성으로 하여도 좋다. 또한, 도 19의 (A)에서는, 투광성 도전층(562)과 배선(87)은 배선(88) 및 도전체(81)를 통하여 전기적으로 접속되는 구성을 도시하였으나, 도 21의 (C) 및 (D)에 도시된 바와 같이 투광성 도전층(562)과 배선(87)이 직접 접촉하는 형태로 하여도 좋다.
또한, 전극(566) 및 배선(87) 등은 다층이라도 좋다. 예를 들어, 도 22의 (A)에 도시된 바와 같이, 전극(566)을 도전층(566a) 및 도전층(566b)의 2층으로 하고, 배선(87)을 도전층(87a) 및 도전층(87b)의 2층으로 할 수 있다. 도 22의 (A)의 구성에 있어서는, 예를 들어, 도전층(566a) 및 도전층(87a)을 저저항의 금속 등을 선택하여 형성하고, 도전층(566b) 및 도전층(87b)을 광전 변환층(561)과의 콘택트 특성이 좋은 금속 등을 선택하여 형성하면 좋다. 이와 같은 구성으로 함으로써, 광전 변환 소자(PD)의 전기 특성을 향상시킬 수 있다. 또한, 일부의 금속은 투광성 도전층(562)에 접촉하는 것에 의하여 전식(電蝕)을 일으킬 수 있다. 이와 같은 금속을 도전층(87a)에 사용한 경우에도 도전층(87b)을 개재하는 것에 의하여 전식을 방지할 수 있다.
도전층(566b) 및 도전층(87b)에는, 예를 들어, 몰리브데넘이나 텅스텐 등을 사용할 수 있다. 또한, 도전층(566a) 및 도전층(87a)에는, 예를 들어, 알루미늄, 타이타늄, 또는 알루미늄을 타이타늄으로 끼우는 적층을 사용할 수 있다.
또한, 절연층(82) 등이 다층인 구성이라도 좋다. 예를 들어, 도 22의 (B)에 도시된 바와 같이, 절연층(82)이 절연층(82a) 및 절연층(82b)을 갖고, 또한 절연층(82a)과 절연층(82b)의 에칭 레이트 등이 다른 경우에는, 도전체(81)는 단차를 가지게 된다. 층간 절연막이나 평탄화막에 사용되는 그 외의 절연층이 다층인 경우에도 마찬자지로 도전체(81)는 단차를 가지게 된다. 여기서는 절연층(82)이 2층인 예를 도시하였지만, 절연층(82) 및 그 외의 절연층은 3층 이상의 구성이라도 좋다.
격벽(567)은, 무기 절연체나 절연 유기 수지 등을 사용하여 형성될 수 있다. 또한, 격벽(567)은, 트랜지스터 등에 대한 차광을 위하여, 및/또는 1화소당 수광부의 면적을 확정하기 위하여, 흑색 등으로 착색되어도 좋다.
또한, 광전 변환 소자(PD)에는, 비정질 실리콘막이나 미결정 실리콘막 등을 사용한 pin형 다이오드 소자 등을 사용하여도 좋다.
예를 들어, 도 23은 광전 변환 소자(PD)에 pin형의 박막 포토다이오드를 사용한 예이다. 이 포토다이오드는, n형의 반도체층(565), i형의 반도체층(564), 및 p형의 반도체층(563)이 이 순서대로 적층된 구성을 갖는다. i형 반도체층(564)에는 비정질 실리콘을 사용하는 것이 바람직하다. 또한, p형의 반도체층(563) 및 n형의 반도체층(565)에는, 각각의 도전형을 부여하는 도펀트를 포함하는 비정질 실리콘 또는 미결정 실리콘 등을 사용할 수 있다. 비정질 실리콘을 광전 변환층에 사용한 포토다이오드는 가시광의 파장 영역에서의 감도가 높고, 미약한 가시광을 검지하기 쉽다.
도 23에 도시된 광전 변환 소자(PD)는, 캐소드로서 작용하는 n형의 반도체층(565)이 트랜지스터(47)와 전기적 접속을 갖는 전극(566)에 접촉하는 구성이다. 또한, 애노드로서 작용하는 p형의 반도체층(563)이 도전체(81)를 통하여 배선(87)과 전기적 접속을 갖는다.
도 15의 (A)에 도시된 바와 같이, 광전 변환 소자(PD)의 접속 형태가 도 2에 도시된 방향과 반대라도 좋다. 그러므로, 도 23에 있어서, 광전 변환 소자(PD)의 애노드 및 캐소드와 전극층 및 배선의 접속 형태가 반대가 되는 경우도 있다.
어느 경우에도, p형의 반도체층(563)이 수광면이 되도록 광전 변환 소자(PD)를 형성하는 것이 바람직하다. p형의 반도체층(563)을 수광면으로 함으로써, 광전 변환 소자(PD)의 출력 전류를 높게 할 수 있다.
또한, pin형의 박막 포토다이오드의 형태를 갖는 광전 변환 소자(PD)의 구성, 및 광전 변환 소자(PD) 및 배선의 접속 형태는, 도 24의 (A), (B), (C), (D), (E), 및 (F)에 도시된 예라도 좋다. 또한, 광전 변환 소자(PD)의 구성, 광전 변환 소자(PD)와 배선의 접속 형태는 이에 한하지 않고, 다른 형태라도 좋다.
도 24의 (A)는, 광전 변환 소자(PD)의 p형의 반도체층(563)에 접촉하는 투광성 도전층(562)을 제공한 구성이다. 투광성 도전층(562)은 전극으로서 작용하며, 광전 변환 소자(PD)의 출력 전류를 높게 할 수 있다.
투광성 도전층(562)에는, 예를 들어, 인듐 주석 산화물, 실리콘을 포함하는 인듐 주석 산화물, 아연을 포함하는 산화 인듐, 산화 아연, 갈륨을 포함하는 산화 아연, 알루미늄을 포함하는 산화 아연, 산화 주석, 불소를 포함하는 산화 주석, 안티몬을 포함하는 산화 주석, 또는 그래핀 등을 사용할 수 있다. 또한, 투광성 도전층(562)은 단층에 한하지 않고, 다른 막의 적층이라도 좋다.
도 24의 (B)는, 광전 변환 소자(PD)의 p형의 반도체층(563)과 배선(88)이 전기적 접속을 직접 갖는 구성이다.
도 24의 (C)는, 광전 변환 소자(PD)의 p형의 반도체층(563)에 접촉하는 투광성 도전층(562)이 제공되고, 배선(87)과 투광성 도전층(562)이 전기적 접속을 갖는 구성이다.
도 24의 (D)는, 광전 변환 소자(PD)를 덮는 절연층에 p형의 반도체층(563)이 노출되는 개구부가 제공되고, 이 개구부를 덮는 투광성 도전층(562)과 배선(88)이 전기적 접속을 갖는 구성이다.
도 24의 (E)는, 광전 변환 소자(PD)를 관통하는 도전체(81)가 제공된 구성이다. 상기 구성에서는, 배선(87)은 도전체(81)를 통하여 p형의 반도체층(563)에 전기적으로 접속된다. 도면상에서는, 배선(87)과 전극(566)은, n형의 반도체층(563)을 통하여 외견상 도통하는 형태가 도시되어 있다. 그러나, n형의 반도체층(563)의 가로 방향의 저항이 높으므로, 배선(87)과 전극(566) 사이에 적절한 간격을 두면 양쪽 사이의 저항은 매우 높게 된다. 따라서, 광전 변환 소자(PD)는, 애노드와 캐소드가 단락하는 일이 없이, 다이오드 특성을 가질 수 있다. 또한, p형의 반도체층(563)에 전기적으로 접속되는 도전체(81)는 복수라도 좋다.
도 24의 (F)는, 도 24의 (E)의 광전 변환 소자(PD)에 대하여, p형의 반도체층(563)에 접촉하는 투광성 도전층(562)을 제공한 구성이다.
도 24의 (D), 도 24의 (E), 및 도 24의 (F)에 도시된 광전 변환 소자(PD)에서는, 수광 영역과 배선 등이 중첩되지 않기 때문에, 넓은 수광 면적을 확보할 수 있는 이점을 갖는다.
또한, 광전 변환 소자(PD)에는, 도 25에 도시된 바와 같이, 실리콘 기판(600)을 광전 변환층으로 한 포토다이오드를 사용할 수도 있다.
상술한 셀레늄계 재료나 비정질 실리콘 등을 사용하여 형성한 광전 변환 소자(PD)는 성막 공정, 리소그래피 공정, 에칭 공정 등 일반적인 반도체 제작 공정을 이용하여 제작될 수 있다. 또한, 셀레늄계 재료는 고저항이고, 도 19의 (A)에 도시된 바와 같이 광전 변환층(561)을 회로 사이에서 분리하지 않는 구성으로 할 수도 있다. 따라서, 본 발명의 일 형태에 따른 촬상 장치는, 수율이 높고, 저렴하게 제작될 수 있다. 한편, 실리콘 기판(600)을 광전 변환층으로 한 포토다이오드를 형성하는 경우는, 연마 공정이나 접합 공정 등 고난도의 공정이 필요하다.
또한, 본 발명의 일 형태의 촬상 장치는, 회로가 형성된 실리콘 기판(600)이 적층된 구성이라도 좋다. 예를 들어, 도 26의 (A)에 도시된 바와 같이, 실리콘 기판(600)에 활성 영역을 갖는 트랜지스터(610) 및 트랜지스터(620)를 갖는 층(1400)이 화소 회로와 중첩되는 구성으로 할 수 있다. 도 26의 (B)는 트랜지스터의 채널 폭 방향의 단면도에 상당한다.
여기서, 도 26의 (A) 및 (B)에 있어서 Si 트랜지스터가 핀형의 구성인 경우를 도시하였으나, 도 27의 (A)에 도시된 바와 같이 플레이너형이라도 좋다. 또는, 도 27의 (B)에 도시된 바와 같이 실리콘 박막의 활성층(650)을 갖는 트랜지스터라도 좋다. 또한, 활성층(650)은, 다결정 실리콘이나 SOI(Silicon on Insulator)의 단결정 실리콘으로 할 수 있다.
실리콘 기판(600)에 형성된 회로는, 화소 회로가 출력하는 신호를 판독하는 기능이나 상기 신호를 변환하는 처리 등을 수행하는 기능을 가질 수 있고, 예를 들어, 도 27의 (C)에 도시된 회로도와 같은 CMOS 인버터를 포함하는 구성으로 할 수 있다. 트랜지스터(610)(n-ch형) 및 트랜지스터(620)(p-ch형)의 게이트는 전기적으로 접속된다. 또한, 한쪽의 트랜지스터의 소스 및 드레인 중 한쪽은 다른 쪽의 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 또한, 양쪽 트랜지스터의 소스 및 드레인 중 다른 쪽은 각각 다른 배선에 전기적으로 접속된다.
실리콘 기판(600)에 형성된 회로는, 예를 들어, 도 1에 도시된 회로(22), 회로(23), 회로(24), 회로(25), 회로(26), 회로(27), 및 버퍼 회로(31) 등에 상당한다.
또한, 실리콘 기판(600)은 벌크 실리콘 기판에 한하지 않고, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 및 유기 반도체를 재료로 하는 기판을 사용하는 것도 가능하다.
여기서, 도 25, 및 도 26의 (A)에 도시된 바와 같이, 산화물 반도체를 갖는 트랜지스터가 형성되는 영역과, Si 디바이스(Si 트랜지스터 또는 Si 포토다이오드)가 형성되는 영역 사이에는 절연층(80)이 제공된다.
트랜지스터(610) 및 트랜지스터(620)의 활성 영역 근방에 제공되는 절연층 내의 수소는 실리콘의 댕글링 본드를 종단한다. 따라서, 상기 수소는 트랜지스터(610) 및 트랜지스터(620)의 신뢰성을 향상시키는 효과가 있다. 한편, 트랜지스터(47) 등의 활성층인 산화물 반도체층의 근방에 제공되는 절연층 내의 수소는, 산화물 반도체층 내에 캐리어를 생성하는 요인 중 하나가 된다. 그러므로, 상기 수소는 트랜지스터(47) 등의 신뢰성을 저하시키는 요인이 되는 경우가 있다. 따라서, 실리콘계 반도체 재료를 사용한 트랜지스터를 갖는 한쪽의 층과, 산화물 반도체를 사용한 트랜지스터를 갖는 다른 쪽의 층을 적층하는 경우, 이들 사이에 수소의 확산을 방지하는 기능을 갖는 절연층(80)을 제공하는 것이 바람직하다. 절연층(80)에 의하여, 한쪽의 층에 수소를 가둠으로써 트랜지스터(610) 및 트랜지스터(620)의 신뢰성이 향상될 수 있다. 또한, 한쪽의 층으로부터 다른 쪽의 층으로의 수소의 확산이 억제됨으로써 트랜지스터(47) 등의 신뢰성도 향상시킬 수 있다.
절연층(80)으로서는, 예를 들어, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 사용할 수 있다.
도 26의 (A)에 도시된 바와 같은 구성에서는, 실리콘 기판(600)에 형성되는 회로(예를 들어, 구동 회로)와, 트랜지스터(47) 등과, 광전 변환 소자(PD)를 중첩하도록 형성할 수 있으므로, 화소의 집적도를 높게 할 수 있다. 즉, 촬상 장치의 해상도를 높게 할 수 있다. 예를 들어, 화소 수가 4K2K, 8K4K, 또는 16K8K 등인 촬상 장치에 사용하는 것이 적합하다. 또한, 화소(20)가 갖는 트랜지스터(50) 등을 Si 트랜지스터로 형성하고, 트랜지스터(47), 트랜지스터(48), 광전 변환 소자(PD) 등과 중첩되는 영역을 갖는 구성으로 할 수도 있다.
또한, 본 발명의 일 형태의 촬상 장치는, 도 28에 도시된 구성으로 할 수 있다.
도 28에 도시된 촬상 장치는, 도 26의 (A)에 도시된 촬상 장치의 변형예이며, OS 트랜지스터 및 Si 트랜지스터로 CMOS 인버터를 구성하는 예이다.
여기서, 층(1400)에 제공하는 Si 트랜지스터인 트랜지스터(620)는 p-ch형이고, 층(1100)에 제공하는 OS 트랜지스터인 트랜지스터(610)는 n-ch형이다. p-ch형 트랜지스터만 실리콘 기판(600)에 제공함으로써, 웰 형성이나 n형 불순물층 형성 등의 공정을 생략할 수 있다.
도 28에 도시된 촬상 장치는, 광전 변환 소자(PD)에 셀레늄 등을 사용한 예이지만, 도 23과 마찬가지로 pin형의 박막 포토다이오드를 사용한 구성으로 하여도 좋다.
도 28에 도시된 촬상 장치에 있어서, 트랜지스터(610)는 층(1100)에 형성하는 트랜지스터(47) 및 트랜지스터(48)와 동일의 공정으로 제작될 수 있다. 따라서, 촬상 장치의 제조 공정을 간략화할 수 있다.
또한, 본 발명의 일 형태의 촬상 장치는 도 29에 도시된 바와 같이, 실리콘 기판(660)에 형성된 광전 변환 소자(PD) 및 그 위에 형성된 OS 트랜지스터로 구성된 화소를 갖고, 이 화소에, 회로가 형성된 실리콘 기판(600)이 접합된 구성을 가져도 좋다. 이와 같은 구성으로 함으로써, 실리콘 기판(660)에 형성하는 광전 변환 소자(PD)의 실효적인 면적을 크게 하는 것이 용이하게 된다. 또한, 실리콘 기판(600)에 형성하는 회로를, 미세화한 Si 트랜지스터로 고집적화함으로써, 고성능 촬상 장치를 제공할 수 있다.
또한, 도 29의 변형예로서, 도 30에 도시된 바와 같이, OS 트랜지스터 및 Si 트랜지스터로 회로를 구성하는 형태라도 좋다. 이와 같은 구성으로 함으로써, 실리콘 기판(660)에 형성하는 광전 변환 소자(PD)의 실효적인 면적을 향상하는 것이 용이하게 된다. 또한, 실리콘 기판(600)에 형성하는 회로를, 미세화한 Si 트랜지스터로 고집적화함으로써, 고성능 촬상 장치를 제공할 수 있다.
도 30의 구성의 경우, 실리콘 기판(600)에 형성된 Si 트랜지스터 및 그 위에 형성된 OS 트랜지스터로 CMOS 회로를 구성할 수 있다. OS 트랜지스터는 오프 전류가 매우 낮기 때문에, 정적인 누설 전류가 매우 적은 CMOS 회로를 구성할 수 있다.
또한, 본 실시형태에서의 촬상 장치가 갖는 트랜지스터 및 광전 변환 소자의 구성은 일례이다. 따라서, 예를 들어, 트랜지스터(47)~트랜지스터(50) 중 어느 것, 또는 하나 이상을, 활성 영역 또는 활성층에 실리콘 등을 갖는 트랜지스터로 구성할 수도 있다. 또한, 트랜지스터(610) 및 트랜지스터(620)의 양쪽 또는 한쪽을, 활성층에 산화물 반도체층을 갖는 트랜지스터로 구성할 수도 있다.
도 31의 (A)는, 촬상 장치에 컬러 필터 등을 부가한 형태의 일례의 단면도이다. 이 단면도는, 3화소분의 화소 회로를 갖는 영역의 일부를 도시한 것이다. 광전 변환 소자(PD)가 형성되는 층(1200) 위에는 절연층(2500)이 형성된다. 절연층(2500)에는 가시광에 대하여 투광성이 높은 산화 실리콘막 등을 사용할 수 있다. 또한, 패시베이션막으로서, 질화 실리콘막을 적층하는 구성으로 하여도 좋다. 또한, 반사 방지막으로서 산화 하프늄 등의 유전체막을 적층하는 구성으로 하여도 좋다.
절연층(2500) 위에는 차광층(2510)이 형성되어도 좋다. 차광층(2510)은 상부의 컬러 필터를 통과하는 광의 혼색을 방지하는 기능을 갖는다. 차광층(2510)에는 알루미늄, 텅스텐 등의 금속층을 사용하거나, 이 금속층과 반사 방지막으로서의 기능을 갖는 유전체막을 적층하는 구성으로 할 수 있다.
절연층(2500) 및 차광층(2510) 위에는 평탄화막으로서 유기 수지층(2520)을 제공하는 구성으로 할 수 있다. 또한, 화소마다 컬러 필터(2530)(컬러 필터(2530a), 컬러 필터(2530b), 및 컬러 필터(2530c))가 형성된다. 예를 들어, 컬러 필터(2530a), 컬러 필터(2530b), 및 컬러 필터(2530c)에는 각각 R(적색), G(녹색), B(청색), Y(황색), C(시안), M(마젠타) 등의 색을 할당함으로써 컬러 화상을 얻을 수 있다.
컬러 필터(2530) 위에는 투광성을 갖는 절연층(2560) 등을 제공할 수 있다.
또한, 도 31의 (B)에 도시된 바와 같이, 컬러 필터(2530) 대신에 광학 변환층(2550)을 사용하여도 좋다. 이와 같은 구성으로 함으로써 다양한 파장 영역에서의 화상이 얻어지는 촬상 장치로 할 수 있다.
예를 들어, 광학 변환층(2550)에 가시광선의 파장 이하의 광을 차단하는 필터를 사용하면 적외선 촬상 장치로 할 수 있다. 또한, 광학 변환층(2550)에 근적외선의 파장 이하의 광을 차단하는 필터를 사용하면 원적외선 촬상 장치로 할 수 있다. 또한, 광학 변환층(2550)에 가시광선의 파장 이상의 광을 차단하는 필터를 사용하면, 자외선 촬상 장치로 할 수 있다.
또한, 광학 변환층(2550)에 신틸레이터를 사용하면 X선 촬상 장치 등에 사용하는, 방사선의 강약을 가시화한 화상을 얻는 촬상 장치로 할 수 있다. 피사체를 투과한 X선 등의 방사선은 신틸레이터에 입사되면 포토루미네선스라고 불리는 현상에 의하여 가시광선이나 자외광선 등의 광(형광)으로 변환된다. 그리고, 상기 광을 광전 변환 소자(PD)에 의하여 검지함으로써 화상 데이터를 취득한다. 또한, 방사선 검출기 등에 상기 구성을 갖는 촬상 장치를 사용하여도 좋다.
신틸레이터는, X선이나 감마선 등의 방사선이 조사되면 그 에너지를 흡수하여 가시광이나 자외광을 발하는 물질을 포함한다. 예를 들어, Gd2O2S:Tb, Gd2O2S:Pr, Gd2O2S:Eu, BaFCl:Eu, NaI, CsI, CaF2, BaF2, CeF3, LiF, LiI, 및 ZnO를 수지나 세라믹으로 분산시킨 것을 사용할 수 있다.
셀레늄계 재료를 사용한 광전 변환 소자(PD)에서는, X선 등의 방사선을 전하로 직접 변환할 수 있으므로, 신틸레이터를 필요로 하지 않는 구성으로 할 수도 있다.
또한, 도 31의 (C)에 도시된 바와 같이, 컬러 필터(2530a), 컬러 필터(2530b), 및 컬러 필터(2530c) 위에 마이크로 렌즈 어레이(2540)를 제공하여도 좋다. 마이크로 렌즈 어레이(2540)가 갖는 각 렌즈를 통과하는 광이 바로 아래의 컬러 필터를 통과하여, 광전 변환 소자(PD)에 조사된다. 또한, 도 31의 (A), (B), 및 (C)에 도시된 층(1200) 이외의 영역을 층(1600)으로 한다.
도 32는, 본 발명의 일 형태의 화소(20) 및 도 31의 (C)에 도시된 마이크로 렌즈 어레이(2540) 등의 구체적인 적층 구성을 예시한 도면이다. 도 32는, 도 26의 (A)에 도시된 화소의 구성을 사용한 예이다. 도 25에 도시된 화소를 사용하는 경우는 도 33에 도시된 바와 같은 구성이 된다.
이로써, 광전 변환 소자(PD), 화소(20)가 갖는 회로, 및 구동 회로 각각이 서로 중첩되는 영역을 갖도록 구성할 수 있으므로, 촬상 장치를 소형화할 수 있다.
또한, 도 32 및 도 33에 도시된 바와 같이 마이크로 렌즈 어레이(2540) 위에 회절 격자(1500)를 제공한 구성으로 하여도 좋다. 회절 격자(1500)를 통한 피사체의 상(회절 화상)을 화소에 취득하고, 화소에서의 촬상 화상으로부터 연산 처리에 의하여 입력 화상(피사체의 상)을 구성할 수 있다. 또한, 렌즈 대신에 회절 격자(1500)를 사용함으로써 촬상 장치의 비용을 저감할 수 있다.
회절 격자(1500)는, 투광성을 갖는 재료로 형성될 수 있다. 예를 들어, 산화 실리콘막, 산화 질화 실리콘막 등의 무기 절연막을 사용할 수 있다. 또는, 아크릴 수지, 폴리이미드 수지 등의 유기 절연막 등을 사용하여도 좋다. 또는, 상기 무기 절연막과 유기 절연막의 적층이라도 좋다.
또한, 회절 격자(1500)는, 감광성 수지 등을 사용한 리소그래피 공정으로 형성될 수 있다. 또한, 리소그래피 공정과 에칭 공정을 이용하여 형성할 수도 있다. 또한, 나노 임프린트 리소그래피나 레이저 스크라이빙 등을 이용하여 형성할 수도 있다.
회절 격자(1500)와 마이크로 렌즈 어레이(2540) 사이에 간격 X를 제공하여도 좋다. 간격 X는 1mm 이하, 바람직하게는 100μm 이하로 할 수 있다. 이 간격은 공간이어도 좋고, 투광성을 갖는 재료를 밀봉층 또는 접착층으로서 제공하여도 좋다. 예를 들어, 질소나 희가스 등의 불활성 가스를 상기 간격에 가둘 수 있다. 또는, 아크릴 수지, 에폭시 수지, 또는 폴리이미드 수지 등을 상기 간격에 제공하여도 좋다. 또는 실리콘(silicone) 오일 등의 액체를 제공하여도 좋다. 또한, 마이크로 렌즈 어레이(2540)를 제공하지 않는 경우에도 컬러 필터(2530)와 회절 격자(1500) 사이에 간격 X를 제공하여도 좋다.
또한, 촬상 장치는, 도 34의 (A1) 및 도 34의 (B1)에 도시된 바와 같이 만곡되어도 좋다. 도 34의 (A1)은 촬상 장치를 이 도면에 나타낸 이점 쇄선 X1-X2의 방향으로 만곡시킨 상태를 도시한 것이다. 도 34의 (A2)는 도 34의 (A1)의 이점 쇄선 X1-X2 부분의 단면도이다. 도 34의 (A3)은 도 34의 (A1)의 이점 쇄선 Y1-Y2 부분의 단면도이다.
도 34의 (B1)은 촬상 장치를 이 도면 중의 이점 쇄선 X3-X4의 방향으로 만곡시키고 이 도면 중의 이점 쇄선 Y3-Y4의 방향으로 만곡시킨 상태를 도시한 것이다. 도 34의 (B2)는 도 34의 (B1) 중 이점 쇄선 X3-X4 부분의 단면도이다. 도 34의 (B3)은 도 34의 (B1) 중 이점 쇄선 Y3-Y4 부분의 단면도이다.
촬상 장치를 만곡시킴으로써, 상면 만곡이나 비점수차를 저감할 수 있다. 따라서, 촬상 장치와 조합하여 사용하는 렌즈 등의 광학 설계를 쉽게 할 수 있다. 예를 들어, 수차 보정을 위한 렌즈 수를 저감할 수 있으므로, 촬상 장치를 사용한 전자 기기 등의 소형화나 경량화를 용이하게 구현할 수 있다. 또한, 촬상된 화상의 품질을 향상시킬 수 있다.
또한, 본 실시형태에서, 본 발명의 일 형태에 대하여 설명하였다. 또는, 다른 실시형태에서, 본 발명의 일 형태에 대하여 설명한다. 다만, 본 발명의 일 형태는 이들에 한하지 않는다. 즉, 본 실시형태 및 다른 실시형태에는 다양한 발명의 형태가 기재되어 있으므로, 본 발명의 일 형태는 특정의 형태에 한하지 않는다. 예를 들어, 본 발명의 일 형태로서 촬상 장치에 적용한 경우의 예를 설명하였지만 본 발명의 일 형태는 이에 한하지 않는다. 경우에 따라 또는 상황에 따라 본 발명의 일 형태를 촬상 장치에 적용하지 않아도 된다. 예를 들어, 본 발명의 일 형태는 다른 기능을 갖는 반도체 장치에 적용되어도 좋다. 예를 들어, 본 발명의 일 형태로서 트랜지스터의 채널 형성 영역, 소스 드레인 영역 등이 산화물 반도체를 갖는 경우의 예를 설명하였지만, 본 발명의 일 형태는 이에 한하지 않는다. 경우에 따라 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 다양한 반도체를 가져도 좋다. 경우에 따라 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 예를 들어, 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 또는 유기 반도체 등 중 적어도 하나를 가져도 좋다. 또는 예를 들어, 경우에 따라 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 산화물 반도체를 갖지 않아도 된다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합되어 실시될 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태에 사용할 수 있는 산화물 반도체를 갖는 트랜지스터에 대하여 도면을 사용하여 설명한다. 또한, 본 실시형태에서의 도면에서는 명료화를 위하여 요소의 일부를 확대/축소하거나 또는 생략하였다.
도 35의 (A) 및 (B)는 본 발명의 일 형태의 트랜지스터(101)의 상면도 및 단면도이다. 도 35의 (A)는 상면도이고, 도 35의 (A) 중 일점 쇄선 B1-B2 방향의 단면이 도 35의 (B)에 상당한다. 또한, 도 35의 (A) 중 일점 쇄선 B3-B4 방향의 단면이 도 37의 (A)에 상당한다. 또한, 일점 쇄선 B1-B2 방향을 채널 길이 방향, 일점 쇄선 B3-B4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(101)는, 기판(115)과 접촉되는 절연층(120)과, 절연층(120)과 접촉되는 산화물 반도체층(130)과, 산화물 반도체층(130)과 전기적으로 접속되는 도전층(140) 및 도전층(150)과, 산화물 반도체층(130), 도전층(140), 및 도전층(150)과 접촉되는 절연층(160)과, 절연층(160)과 접촉되는 도전층(170)과, 도전층(140), 도전층(150), 절연층(160), 및 도전층(170)과 접촉되는 절연층(175)과, 절연층(175)과 접촉되는 절연층(180)을 갖는다. 또한, 필요에 따라 절연층(180)에 평탄화막으로서의 기능을 부가하여도 좋다.
여기서 도전층(140)은 소스 전극층, 도전층(150)은 드레인 전극층, 절연층(160)은 게이트 절연막, 도전층(170)은 게이트 전극층으로서 각각 기능할 수 있다.
또한, 도 35의 (B)에 도시된 영역(231)은 소스 영역, 영역(232)은 드레인 영역, 영역(233)은 채널 형성 영역으로서 기능할 수 있다. 영역(231) 및 영역(232)은 도전층(140) 및 도전층(150)과 각각 접촉되고, 도전층(140) 및 도전층(150)으로서 산소와 결합되기 쉬운 도전 재료를 사용하면 영역(231) 및 영역(232)을 저저항화할 수 있다.
구체적으로는 산화물 반도체층(130)과, 도전층(140) 및 도전층(150)이 접촉됨으로써 산화물 반도체층(130) 내에 산소 빈자리가 생겨, 이 산소 빈자리와, 산화물 반도체층(130) 내에 잔류 또는 외부로부터 확산되는 수소의 상호 작용으로 영역(231) 및 영역(232)은 저저항의 n형이 된다.
또한 트랜지스터의 "소스"나 "드레인"의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에 서로 바뀌는 경우가 있다. 따라서, 본 명세서에서, "소스" 및 "드레인"이라는 용어를 서로 바꿔서 사용할 수 있는 것으로 한다. 또한, "전극층"은 "배선"으로 바꿔 말할 수도 있다.
또한, 도전층(170)이 도전층(171) 및 도전층(172)의 2층으로 형성되는 예를 도시하였지만 1층 또는 3층 이상의 적층이라도 좋다. 상기 구성은 본 실시형태에서 설명하는 다른 트랜지스터에도 적용될 수 있다.
또한, 도전층(140) 및 도전층(150)은 단층으로 형성되는 예를 도시하였지만 2층 이상의 적층이라도 좋다. 상기 구성은 본 실시형태에서 설명하는 다른 트랜지스터에도 적용될 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 35의 (C) 및 (D)에 도시된 구성을 가져도 좋다. 도 35의 (C)는 트랜지스터(102)의 상면도이고, 도 35의 (C)에 도시된 일점 쇄선 C1-C2 방향의 단면이 도 35의 (D)에 상당한다. 또한, 도 35의 (C)에 도시된 일점 쇄선 C3-C4 방향의 단면은 도 37의 (B)에 상당한다. 또한, 일점 쇄선 C1-C2 방향을 채널 길이 방향이라고 부르고, 일점 쇄선 C3-C4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(102)는, 게이트 절연막으로서 작용하는 절연층(160)의 단부와 게이트 전극층으로서 작용하는 도전층(170)의 단부를 일치시키지 않는 점을 빼고 트랜지스터(101)와 같은 구성을 갖는다. 트랜지스터(102)의 구조는 도전층(140) 및 도전층(150)이 절연층(160)으로 넓게 덮이기 때문에 도전층(140) 및 도전층(150)과, 도전층(170) 사이의 저항이 높고 게이트 누설 전류가 적다는 특징을 갖는다.
트랜지스터(101) 및 트랜지스터(102)는 도전층(170)과, 도전층(140) 및 도전층(150)이 중첩되는 영역을 갖는 톱 게이트 구조이다. 상기 영역의 채널 길이 방향의 폭은 기생 용량을 작게 하기 위하여 3nm 이상 300nm 미만으로 하는 것이 바람직하다. 이 구성에서는, 산화물 반도체층(130)에 오프셋 영역이 형성되지 않기 때문에, 온 전류가 높은 트랜지스터를 형성하기 쉽다.
본 발명의 일 형태에 따른 트랜지스터는 도 35의 (E) 및 (F)에 도시된 구성을 가져도 좋다. 도 35의 (E)는 트랜지스터(103)의 상면도이고, 도 35의 (E)에 도시된 일점 쇄선 D1-D2 방향의 단면이 도 35의 (F)에 상당한다. 또한, 도 35의 (E)에 도시된 일점 쇄선 D3-D4 방향의 단면은 도 37의 (A)에 상당한다. 또한, 일점 쇄선 D1-D2 방향을 채널 길이 방향이라고 부르고, 일점 쇄선 D3-D4 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(103)는, 기판(115)과 접촉되는 절연층(120)과, 절연층(120)과 접촉되는 산화물 반도체층(130)과, 산화물 반도체층(130)과 접촉되는 절연층(160)과, 절연층(160)과 접촉되는 도전층(170)과, 산화물 반도체층(130), 절연층(160), 및 도전층(170)을 덮는 절연층(175)과, 절연층(175)과 접촉되는 절연층(180)과, 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 산화물 반도체층(130)과 전기적으로 접속되는 도전층(140) 및 도전층(150)을 갖는다. 또한, 필요에 따라 절연층(180), 도전층(140), 및 도전층(150)에 접촉되는 절연층(평탄화막) 등을 가져도 좋다.
여기서 도전층(140)은 소스 전극층, 도전층(150)은 드레인 전극층, 절연층(160)은 게이트 절연막, 도전층(170)은 게이트 전극층으로서 각각 기능할 수 있다.
도 35의 (F)에 도시된 영역(231)은 소스 영역, 영역(232)은 드레인 영역, 영역(233)은 채널 형성 영역으로서 기능할 수 있다. 영역(231) 및 영역(232)은 절연층(175)과 접촉되고, 예를 들어 절연층(175)으로서 수소가 포함되는 절연 재료를 사용하면 영역(231) 및 영역(232)을 저저항화할 수 있다.
구체적으로는, 절연층(175)을 형성할 때까지의 공정을 거쳐, 영역(231) 및 영역(232)에 생기는 산소 빈자리와, 절연층(175)으로부터 영역(231) 및 영역(232)으로 확산되는 수소의 상호 작용에 의하여, 영역(231) 및 영역(232)은 저저항의 n형이 된다. 또한, 수소가 포함되는 절연 재료로서는, 예를 들어 질화 실리콘이나 질화 알루미늄 등을 사용할 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 36의 (A) 및 (B)에 도시된 구성을 가져도 좋다. 도 36의 (A)는 트랜지스터(104)의 상면도이고, 도 36의 (A)에 도시된 일점 쇄선 E1-E2 방향의 단면이 도 36의 (B)에 상당한다. 또한, 도 36의 (A)에 도시된 일점 쇄선 E3-E4 방향의 단면은 도 37의 (A)에 상당한다. 또한, 일점 쇄선 E1-E2 방향을 채널 길이 방향, 일점 쇄선 E3-E4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(104)는 도전층(140) 및 도전층(150)이 산화물 반도체층(130)의 단부를 덮도록 접촉되는 점을 빼고 트랜지스터(103)와 같은 구성을 갖는다.
또한, 도 36의 (B)에 도시된 영역(331) 및 영역(334)은 소스 영역, 영역(332) 및 영역(335)은 드레인 영역, 영역(333)은 채널 형성 영역으로서 기능할 수 있다.
영역(331) 및 영역(332)은 트랜지스터(101)에서의 영역(231) 및 영역(232)과 마찬가지로 저저항화될 수 있다.
또한, 영역(334) 및 영역(335)은 트랜지스터(103)에서의 영역(231) 및 영역(232)과 마찬가지로 저저항화될 수 있다. 또한, 채널 길이 방향에서의 영역(334) 및 영역(335)의 길이가 100nm 이하, 바람직하게는 50nm 이하인 경우에는 게이트 전계의 기여에 의하여 온 전류가 크게 저하되지 않는다. 따라서, 영역(334) 및 영역(335)의 저저항화를 행하지 않는 경우도 있다.
트랜지스터(103) 및 트랜지스터(104)는 도전층(170)과, 도전층(140) 및 도전층(150)이 중첩되는 영역을 갖지 않는 자기 정렬 구조를 갖는다. 자기 정렬 구조의 트랜지스터는 게이트 전극층과 소스 전극층 및 드레인 전극층 사이의 기생 용량이 매우 작기 때문에, 고속 동작 용도에 적합하다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 36의 (C) 및 (D)에 도시된 구성을 가져도 좋다. 도 36의 (C)는 트랜지스터(105)의 상면도이고, 도 36의 (C)에 도시된 일점 쇄선 F1-F2 방향의 단면이 도 36의 (D)에 상당한다. 또한, 도 36의 (C)에 도시된 일점 쇄선 F3-F4 방향의 단면은 도 37의 (A)에 상당한다. 또한, 일점 쇄선 F1-F2 방향을 채널 길이 방향이라고 부르고, 일점 쇄선 F3-F4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(105)는 기판(115)과 접촉되는 절연층(120)과, 절연층(120)과 접촉되는 산화물 반도체층(130)과, 산화물 반도체층(130)과 전기적으로 접속되는 도전층(141) 및 도전층(151)과, 산화물 반도체층(130), 도전층(141), 및 도전층(151)과 접촉되는 절연층(160)과, 절연층(160)과 접촉되는 도전층(170)과, 산화물 반도체층(130), 도전층(141), 도전층(151), 절연층(160), 및 도전층(170)과 접촉되는 절연층(175)과, 절연층(175)과 접촉되는 절연층(180)과, 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속되는 도전층(142) 및 도전층(152)을 갖는다. 또한, 필요에 따라 절연층(180), 도전층(142), 및 도전층(152)에 접촉되는 절연층 등을 가져도 좋다.
여기서 도전층(141) 및 도전층(151)은 산화물 반도체층(130)의 상면과 접촉되고 측면에는 접촉되지 않는 구성이 된다.
트랜지스터(105)는 도전층(141) 및 도전층(151)을 갖는 점, 절연층(175) 및 절연층(180)에 제공된 개구부를 갖는 점, 및 상기 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속되는 도전층(142) 및 도전층(152)을 갖는 점을 빼고 트랜지스터(101)와 같은 구성을 갖는다. 도전층(140)(도전층(141) 및 도전층(142))을 소스 전극층으로서 작용시킬 수 있고 도전층(150)(도전층(151) 및 도전층(152))을 드레인 전극층으로서 작용시킬 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 36의 (E) 및 (F)에 도시된 구성을 가져도 좋다. 도 36의 (E)는 트랜지스터(106)의 상면도이고, 도 36의 (E)에 도시된 일점 쇄선 G1-G2 방향의 단면이 도 36의 (F)에 상당한다. 또한, 도 36의 (A)에 도시된 일점 쇄선 G3-G4 방향의 단면은 도 37의 (A)에 상당한다. 또한, 일점 쇄선 G1-G2 방향을 채널 길이 방향, 일점 쇄선 G3-G4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(106)는, 기판(115)과 접촉되는 절연층(120)과, 절연층(120)과 접촉되는 산화물 반도체층(130)과, 산화물 반도체층(130)과 전기적으로 접속되는 도전층(141) 및 도전층(151)과, 산화물 반도체층(130)과 접촉되는 절연층(160)과, 절연층(160)과 접촉되는 도전층(170)과, 절연층(120), 산화물 반도체층(130), 도전층(141), 도전층(151), 절연층(160), 및 도전층(170)과 접촉되는 절연층(175)과, 절연층(175)과 접촉되는 절연층(180)과, 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속된 도전층(142) 및 도전층(152)을 갖는다. 또한, 필요에 따라 절연층(180), 도전층(142), 및 도전층(152)에 접촉되는 절연층(평탄화막) 등을 가져도 좋다.
여기서 도전층(141) 및 도전층(151)은 산화물 반도체층(130)의 상면과 접촉되고 측면에는 접촉되지 않는 구성이 된다.
트랜지스터(106)는 도전층(141) 및 도전층(151)을 갖는 점을 빼고 트랜지스터(103)와 같은 구성을 갖는다. 도전층(140)(도전층(141) 및 도전층(142))을 소스 전극층으로서 작용시킬 수 있고 도전층(150)(도전층(151) 및 도전층(152))을 드레인 전극층으로서 작용시킬 수 있다.
트랜지스터(105) 및 트랜지스터(106)의 구성에서는 도전층(140) 및 도전층(150)이 절연층(120)과 접촉되지 않는 구성이기 때문에, 절연층(120) 내의 산소가 도전층(140) 및 도전층(150)에 의하여 추출되기 어렵게 되어, 절연층(120)으로부터 산화물 반도체층(130) 내로의 산소 공급이 용이하게 된다.
트랜지스터(103)에서의 영역(231) 및 영역(232), 트랜지스터(104) 및 트랜지스터(106)에서의 영역(334) 및 영역(335)에는 산소 빈자리를 형성하고 도전율을 높이기 위한 불순물을 첨가하여도 좋다. 산화물 반도체층에 산소 빈자리를 형성하는 불순물로서는 예컨대 인, 비소, 안티몬, 붕소, 알루미늄, 실리콘, 질소, 헬륨, 네온, 아르곤, 크립톤, 제논, 인듐, 불소, 염소, 타이타늄, 아연, 및 탄소 중으로부터 선택되는 하나 이상을 사용할 수 있다. 상기 불순물의 첨가 방법으로서는 플라스마 처리법, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법 등을 이용할 수 있다.
불순물 원소로서, 상기 원소가 산화물 반도체층에 첨가되면, 산화물 반도체층 내의 금속 원소와 산소의 결합이 절단되어 산소 빈자리가 형성된다. 산화물 반도체층에 포함되는 산소 빈자리와, 산화물 반도체층 내에 잔존 또는 나중에 첨가되는 수소의 상호 작용에 의하여, 산화물 반도체층의 도전율을 높게 할 수 있다.
불순물 원소의 첨가에 의하여 산소 빈자리가 형성된 산화물 반도체에 수소를 첨가하면, 산소 빈자리 사이트에 수소가 들어가 전도대 근방에 도너 준위가 형성된다. 이 결과, 산화물 도전체를 형성할 수 있다. 여기서는, 도전체화된 산화물 반도체를 산화물 도전체라고 한다. 또한, 산화물 도전체는 산화물 반도체와 마찬가지로 투광성을 갖는다.
산화물 도전체는 축퇴 반도체(degenerated semiconductor)이며, 전도대단과 페르미 준위가 일치 또는 실질적으로 일치한다고 추정된다. 그러므로 산화물 도전체층과, 소스 전극층 및 드레인 전극층으로서 기능하는 도전층과의 접촉은 오믹 접촉이며, 산화물 도전체층과, 소스 전극층 및 드레인 전극층으로서 기능하는 도전층의 접촉 저항을 저감할 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 38의 (A)~(F)에 도시된 채널 길이 방향의 단면도, 및 도 37의 (C) 및 (D)에 도시된 채널 폭 방향의 단면도와 같이, 산화물 반도체층(130)과 기판(115) 사이에 도전층(173)을 구비하여도 좋다. 이 도전층을 제 2 게이트 전극층(백 게이트)으로서 사용함으로써 온 전류를 증가시키거나 문턱 전압을 제어할 수 있다. 또한, 도 38의 (A)~(F)에 도시된 단면도에서 도전층(173)의 폭을 산화물 반도체층(130)보다 짧게 하여도 좋다. 또한, 도전층(173)의 폭을 도전층(170)의 폭보다 짧게 하여도 좋다.
온 전류를 증가시키기 위해서는, 예컨대 도전층(170)과 도전층(173)을 같은 전위로 하여 더블 게이트 트랜지스터로서 구동시키면 좋다. 또한, 문턱 전압을 제어하기 위해서는 도전층(170)과는 다른 정전위를 도전층(173)에 공급하면 좋다. 도전층(170)과 도전층(173)을 같은 전위로 하기 위해서는 예를 들어 도 37의 (D)에 도시된 바와 같이, 도전층(170)과 도전층(173)을 콘택트 홀을 통하여 전기적으로 접속하면 좋다.
또한, 도 35 및 도 36에서 트랜지스터(101)~트랜지스터(106)의 산화물 반도체층(130)이 단층인 예를 도시하였지만 산화물 반도체층(130)은 적층이라도 좋다. 트랜지스터(101)~트랜지스터(106)의 산화물 반도체층(130)은 도 39의 (B) 및 (C) 또는 도 39의 (D) 및 (E)에 도시된 산화물 반도체층(130)과 서로 바꿀 수 있다.
도 39의 (A)는 산화물 반도체층(130)의 상면도이고, 도 39의 (B) 및 (C)는 2층 구조의 산화물 반도체층(130)의 단면도이다. 또한, 도 39의 (D) 및 (E)는 3층 구조의 산화물 반도체층(130)의 단면도이다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)에는 각각 조성이 상이한 산화물 반도체층 등을 사용할 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 40의 (A) 및 (B)에 도시된 구성을 가져도 좋다. 도 40의 (A)는 트랜지스터(107)의 상면도이고, 도 40의 (A)에 도시된 일점 쇄선 H1-H2 방향의 단면이 도 40의 (B)에 상당한다. 또한, 도 40의 (A)에 도시된 일점 쇄선 H3-H4 방향의 단면이 도 42의 (A)에 상당한다. 또한, 일점 쇄선 H1-H2 방향을 채널 길이 방향이라고 부르고, 일점 쇄선 H3-H4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(107)는, 기판(115)과 접촉되는 절연층(120)과, 절연층(120)과 접촉되는 산화물 반도체층(130a) 및 산화물 반도체층(130b)으로 이루어진 적층과, 이 적층과 전기적으로 접속되는 도전층(140) 및 도전층(150)과, 상기 적층, 도전층(140), 및 도전층(150)과 접촉되는 산화물 반도체층(130c)과, 산화물 반도체층(130c)과 접촉되는 절연층(160)과, 절연층(160)과 접촉되는 도전층(170)과, 도전층(140), 도전층(150), 산화물 반도체층(130c), 절연층(160), 및 도전층(170)과 접촉되는 절연층(175)과, 절연층(175)과 접촉되는 절연층(180)을 갖는다. 또한, 필요에 따라 절연층(180)에 평탄화막으로서의 기능을 부가하여도 좋다.
트랜지스터(107)는, 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점, 및 도전층(140) 및 도전층(150)과, 절연층(160) 사이에 산화물 반도체층의 일부(산화물 반도체층(130c))가 개재되는 점을 빼고 트랜지스터(101)와 같은 구성을 갖는다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 40의 (C) 및 (D)에 도시된 구성을 가져도 좋다. 도 40의 (C)는 트랜지스터(108)의 상면도이고, 도 40의 (C)에 도시된 일점 쇄선 I1-I2 방향의 단면이 도 40의 (D)에 상당한다. 또한, 도 40의 (C)에 도시된 일점 쇄선 I3-I4 방향의 단면이 도 42의 (B)에 상당한다. 또한, 일점 쇄선 I1-I2 방향을 채널 길이 방향, 일점 쇄선 I3-I4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(108)는, 절연층(160) 및 산화물 반도체층(130c)의 단부가 도전층(170)의 단부와 일치하지 않는 점이 트랜지스터(107)와 상이하다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 40의 (E) 및 (F)에 도시된 구성을 가져도 좋다. 도 40의 (E)는 트랜지스터(109)의 상면도이고, 도 40의 (E)에 도시된 일점 쇄선 J1-J2 방향의 단면이 도 40의 (F)에 상당한다. 또한, 도 40의 (E)에 도시된 일점 쇄선 J3-J4 방향의 단면이 도 42의 (A)에 상당한다. 또한, 일점 쇄선 J1-J2 방향을 채널 길이 방향, 일점 쇄선 J3-J4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(109)는, 기판(115)과 접촉되는 절연층(120)과, 절연층(120)과 접촉되는 산화물 반도체층(130a) 및 산화물 반도체층(130b)으로 이루어진 적층과, 이 적층과 접촉되는 산화물 반도체층(130c)과, 산화물 반도체층(130c)과 접촉되는 절연층(160)과, 절연층(160)과 접촉되는 도전층(170)과, 상기 적층, 산화물 반도체층(130c), 절연층(160), 및 도전층(170)을 덮는 절연층(175)과, 절연층(175)과 접촉되는 절연층(180)과, 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 상기 적층과 전기적으로 접속되는 도전층(140) 및 도전층(150)을 갖는다. 또한, 필요에 따라 절연층(180), 도전층(140), 및 도전층(150)에 접촉되는 절연층(평탄화막) 등을 가져도 좋다.
트랜지스터(109)는, 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점을 빼고 트랜지스터(103)와 같은 구성을 갖는다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 41의 (A) 및 (B)에 도시된 구성을 가져도 좋다. 도 41의 (A)는 트랜지스터(110)의 상면도이고, 도 41의 (A)에 도시된 일점 쇄선 K1-K2 방향의 단면이 도 41의 (B)에 상당한다. 또한, 도 41의 (A)에 도시된 일점 쇄선 K3-K4 방향의 단면이 도 42의 (A)에 상당한다. 또한, 일점 쇄선 K1-K2 방향을 채널 길이 방향, 일점 쇄선 K3-K4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(110)는, 영역(331) 및 영역(332)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(333)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점을 빼고 트랜지스터(104)와 같은 구성을 갖는다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 41의 (C) 및 (D)에 도시된 구성을 가져도 좋다. 도 41의 (C)는 트랜지스터(111)의 상면도이고, 도 41의 (C)에 도시된 일점 쇄선 L1-L2 방향의 단면이 도 41의 (D)에 상당한다. 또한, 도 41의 (C)에 도시된 일점 쇄선 L3-L4 방향의 단면이 도 42의 (A)에 상당한다. 또한, 일점 쇄선 L1-L2 방향을 채널 길이 방향, 일점 쇄선 L3-L4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(111)는, 기판(115)과 접촉되는 절연층(120)과, 절연층(120)과 접촉되는 산화물 반도체층(130a) 및 산화물 반도체층(130b)으로 이루어진 적층과, 이 적층과 전기적으로 접속되는 도전층(141) 및 도전층(151)과, 상기 적층, 도전층(141), 및 도전층(151)과 접촉되는 산화물 반도체층(130c)과, 산화물 반도체층(130c)과 접촉되는 절연층(160)과, 절연층(160)과 접촉되는 도전층(170)과, 상기 적층, 도전층(141), 도전층(151), 산화물 반도체층(130c), 절연층(160), 및 도전층(170)과 접촉되는 절연층(175)과, 절연층(175)과 접촉되는 절연층(180)과, 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속되는 도전층(142) 및 도전층(152)을 갖는다. 또한, 필요에 따라 절연층(180), 도전층(142), 및 도전층(152)에 접촉되는 절연층(평탄화막) 등을 가져도 좋다.
트랜지스터(111)는, 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점, 및 도전층(141) 및 도전층(151)과, 절연층(160) 사이에 산화물 반도체층의 일부(산화물 반도체층(130c))가 개재되는 점을 빼고 트랜지스터(105)와 같은 구성을 갖는다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 41의 (E) 및 (F)에 도시된 구성을 가져도 좋다. 도 41의 (E)는 트랜지스터(112)의 상면도이고, 도 41의 (E)에 도시된 일점 쇄선 M1-M2 방향의 단면이 도 41의 (F)에 상당한다. 또한, 도 41의 (E)에 도시된 일점 쇄선 M3-M4 방향의 단면이 도 42의 (A)에 상당한다. 또한, 일점 쇄선 M1-M2 방향을 채널 길이 방향, 일점 쇄선 M3-M4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(112)는, 영역(331), 영역(332), 영역(334), 및 영역(335)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(333)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점을 빼고 트랜지스터(106)와 같은 구성을 갖는다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 43의 (A)~(F)에 도시된 채널 길이 방향의 단면도, 및 도 42의 (C) 및 (D)에 도시된 채널 폭 방향의 단면도와 같이, 산화물 반도체층(130)과 기판(115) 사이에 도전층(173)을 구비하여도 좋다. 이 도전층을 제 2 게이트 전극층(백 게이트)으로서 사용함으로써 온 전류를 증가시키거나 문턱 전압을 제어할 수 있다. 또한, 도 43의 (A)~(F)에 도시된 단면도에서 도전층(173)의 폭을 산화물 반도체층(130)보다 짧게 하여도 좋다. 또한, 도전층(173)의 폭을 도전층(170)의 폭보다 짧게 하여도 좋다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 44의 (A) 및 (B)에 도시된 구성으로 할 수도 있다. 도 44의 (A)는 상면도이고, 도 44의 (B)는 도 44의 (A)의 일점 쇄선 N1-N2, 및 일점 쇄선 N3-N4에 대응하는 단면도이다. 또한, 도 44의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하였다.
도 44의 (A) 및 (B)에 도시된 트랜지스터(113)는, 기판(115)과, 기판(115) 위의 절연층(120)과, 절연층(120) 위의 산화물 반도체층(130)(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))과, 산화물 반도체층(130)에 접촉되고 간격을 두고 배치된 도전층(140) 및 도전층(150)과, 산화물 반도체층(130c)에 접촉되는 절연층(160)과, 절연층(160)에 접촉되는 도전층(170)을 갖는다. 또한, 산화물 반도체층(130c), 절연층(160), 및 도전층(170)은 트랜지스터(113) 위의 절연층(190)에 제공된 산화물 반도체층(130a), 산화물 반도체층(130b), 및 절연층(120)에 도달하는 개구부에 제공되어 있다.
트랜지스터(113)의 구성은, 상술한 다른 트랜지스터의 구성과 비교하여, 소스 전극 또는 드레인 전극이 되는 도전체와 게이트 전극이 되는 도전체가 중첩되는 영역이 적으므로, 기생 용량을 작게 할 수 있다. 따라서, 트랜지스터(113)는 고속 동작이 필요한 회로의 요소로서 적합하다. 트랜지스터(113)의 상면은, 도 44의 (B)에 도시된 바와 같이 CMP(Chemical Mechanical Polishing)법 등을 이용하여 평탄화하는 것이 바람직하지만, 평탄화하지 않는 구성으로 할 수도 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터에서의 도전층(140)(소스 전극층) 및 도전층(150)(드레인 전극층)은 도 45의 (A) 및 (B)에 도시된 상면도(산화물 반도체층(130), 도전층(140), 및 도전층(150)만 도시되었음)와 같이, 산화물 반도체층의 폭(WOS)보다 도전층(140) 및 도전층(150)의 폭(WSD)이 길게 형성되어도 좋고, 짧게 형성되어도 좋다. WOS≥WSD(WSD는 WOS 이하)로 함으로써 게이트 전계가 산화물 반도체층(130) 전체에 가해지기 쉬워져 트랜지스터의 전기 특성을 향상시킬 수 있다. 또한, 도 45의 (C)에 도시된 바와 같이, 도전층(140) 및 도전층(150)이 산화물 반도체층(130)과 중첩되는 영역에만 형성되어도 좋다.
본 발명의 일 형태에 따른 트랜지스터(트랜지스터(101)~트랜지스터(113))은 어느 구성에서도, 게이트 전극층인 도전층(170)이 게이트 절연막인 절연층(160)을 개재하여 산화물 반도체층(130)의 채널 폭 방향을 전기적으로 둘러싸, 온 전류를 높일 수 있다. 이와 같은 트랜지스터 구조를 surrounded channel(s-channel) 구조라고 부른다.
또한, 산화물 반도체층(130a) 및 산화물 반도체층(130b)을 갖는 트랜지스터, 및 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)을 갖는 트랜지스터에서는 산화물 반도체층(130)을 구성하는 2층 또는 3층의 재료를 적절히 선택함으로써 산화물 반도체층(130b)에 전류를 흘릴 수 있다. 산화물 반도체층(130b)에 전류가 흐름으로써 계면 산란의 영향을 받기 어렵고 높은 온 전류를 얻을 수 있다. 따라서, 산화물 반도체층(130b)을 두껍게 함으로써 온 전류가 향상되는 경우가 있다.
이상의 구성으로 함으로써, 트랜지스터의 전기 특성을 향상시킬 수 있다.
본 실시형태에 제시되는 구성은 다른 실시형태에 제시되는 구성과 적절히 조합되어 사용될 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 2에서 설명한 트랜지스터의 구성 요소에 대하여 자세히 설명한다.
기판(115)에는, 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판, 표면이 절연 처리된 금속 기판 등을 사용할 수 있다. 또는, 트랜지스터나 포토다이오드가 형성된 실리콘 기판, 및 이 실리콘 기판 위에 절연층, 배선, 콘택트 플러그로서 기능하는 도전체 등이 형성된 것을 사용할 수 있다. 또한, 실리콘 기판에 p-ch형 트랜지스터를 형성하는 경우, n-형 도전형을 갖는 실리콘 기판을 사용하는 것이 바람직하다. 또는, n-형 또는 i형의 실리콘층을 갖는 SOI 기판이라도 좋다. 또한, 실리콘 기판에 제공되는 트랜지스터가 p-ch형인 경우는, 트랜지스터를 형성하는 면의 면 방위는 (110)면인 실리콘 기판을 사용하는 것이 바람직하다. (110)면에 p-ch형 트랜지스터를 형성함으로써 이동도를 높게 할 수 있다.
절연층(120)은, 기판(115)에 포함되는 요소로부터 불순물이 확산되는 것을 방지하는 기능에 더하여, 산화물 반도체층(130)에 산소를 공급하는 기능도 가질 수 있다. 따라서, 절연층(120)은 산소가 포함되는 절연막인 것이 바람직하며, 화학량론적 조성보다 많은 산소가 포함되는 절연막인 것이 더 바람직하다. 절연층(120)은 TDS법으로 측정한 산소 원자로 환산한 산소의 방출량이 1.0×1019atoms/cm3 이상인 것이 바람직하다. 또한, 이 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위로 한다. 또한, 기판(115)이 다른 디바이스가 형성된 기판인 경우, 절연층(120)은 층간 절연막으로서의 기능도 갖는다. 이 경우에는 표면이 평탄화되도록 CMP법 등으로 평탄화 처리를 행하는 것이 바람직하다.
예를 들어, 절연층(120)에는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등의 산화물 절연막, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 질화물 절연막, 또는 이들의 혼합 재료를 사용할 수 있다. 또한, 상기 재료의 적층이어도 좋다.
본 실시형태에서는 트랜지스터가 갖는 산화물 반도체층(130)은, 산화물 반도체층(130a), 산화물 반도체층(130b), 산화물 반도체층(130c)을 절연층(120) 측으로부터 이 순서대로 적층한 3층 구조인 경우를 주로 하여 자세히 설명한다.
또한, 산화물 반도체층(130)이 단층인 경우에는, 본 실시형태에 기재되는 산화물 반도체층(130b)에 상당하는 층을 사용하면 좋다.
또한, 산화물 반도체층(130)이 2층인 경우에는, 본 실시형태에서 설명하는 산화물 반도체층(130a)에 상당하는 층 및 산화물 반도체층(130b)에 상당하는 층을 절연층(120) 측으로부터 이 순서대로 적층한 것을 사용하면 좋다. 이 구성의 경우, 산화물 반도체층(130a)과 산화물 반도체층(130b)을 서로 바꿀 수도 있다.
또한, 산화물 반도체층(130)이 4층 이상인 경우에는 예컨대 본 실시형태에서 설명하는 3층 구조의 산화물 반도체층(130)에 대하여 다른 산화물 반도체층을 부가하는 구성으로 할 수 있다.
일례로서는, 산화물 반도체층(130b)에는 산화물 반도체층(130a) 및 산화물 반도체층(130c)보다 전자 친화력(진공 준위로부터 전도대 하단까지의 에너지)이 큰 산화물 반도체를 사용한다. 전자 친화력은, 진공 준위와 가전자대 상단의 에너지 차이(이온화 퍼텐셜)로부터, 전도대 하단과 가전자대 상단의 에너지 차이(에너지 갭)를 뺀 값으로서 산출할 수 있다.
산화물 반도체층(130a) 및 산화물 반도체층(130c)은 산화물 반도체층(130b)을 구성하는 금속 원소를 1종 이상 포함하고, 예컨대 전도대 하단의 에너지가 산화물 반도체층(130b)보다 0.05eV, 0.07eV, 0.1eV, 0.15eV 중 어느 하나 이상이며, 2eV, 1eV, 0.5eV, 0.4eV 중 어느 하나 이하의 범위에서 진공 준위에 가까운 산화물 반도체로 형성되는 것이 바람직하다.
이런 구조에서, 도전층(170)에 전계가 인가되면, 산화물 반도체층(130) 중 전도대 하단의 에너지가 가장 작은 산화물 반도체층(130b)에 채널이 형성된다. 따라서, 산화물 반도체층(130b)은 반도체로서 기능하는 영역을 갖는다고 할 수 있으나, 산화물 반도체층(130a) 및 산화물 반도체층(130c)은 절연체 또는 반절연체로서 기능하는 영역을 갖는다고 할 수도 있다.
또한, 산화물 반도체층(130a)은 산화물 반도체층(130b)을 구성하는 금속 원소를 1종 이상 포함하여 구성되기 때문에, 산화물 반도체층(130b)과 절연층(120)이 접촉되는 경우의 계면에 비하여, 산화물 반도체층(130b)과 산화물 반도체층(130a)의 계면에는 계면 준위가 형성되기 어렵게 된다. 상기 계면 준위는 채널을 형성하는 경우가 있기 때문에 트랜지스터의 문턱 전압이 변동될 수 있다. 따라서, 산화물 반도체층(130a)을 제공함으로써 트랜지스터의 전기 특성(문턱 전압 등)의 편차를 저감할 수 있다. 또한, 상기 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 산화물 반도체층(130c)은 산화물 반도체층(130b)을 구성하는 금속 원소를 1종 이상 포함하여 구성되기 때문에, 산화물 반도체층(130b)과 게이트 절연막(절연층(160))이 접촉되는 경우의 계면에 비하여 산화물 반도체층(130b)과 산화물 반도체층(130c)의 계면에서는 캐리어가 산란되기 어렵게 된다. 따라서, 산화물 반도체층(130c)을 제공함으로써 트랜지스터의 전계 효과 이동도를 높게 할 수 있다.
산화물 반도체층(130a) 및 산화물 반도체층(130c)에는, 예컨대 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf을 산화물 반도체층(130b)보다 높은 원자수비로 포함하는 재료를 사용할 수 있다. 구체적으로는 상기 원자수비를 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상으로 한다. 상술한 원소는 산소와 강하게 결합되므로 산화물 반도체층에 산소 빈자리가 생기는 것을 억제하는 기능을 갖는다. 즉 산화물 반도체층(130a) 및 산화물 반도체층(130c)은 산화물 반도체층(130b)보다 산소 빈자리가 생기기 어렵다고 할 수 있다.
또한, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)으로서 사용할 수 있는 산화물 반도체는 적어도 In 또는 Zn을 포함하는 것이 바람직하다. 또는, In과 Zn의 양쪽을 포함하는 것이 바람직하다. 또는, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 줄이기 위하여, 상술한 것에 더하여 스테빌라이저(stabilizer)를 포함하는 것이 바람직하다.
스테빌라이저로서는 Ga, Sn, Hf, Al, 또는 Zr 등을 들 수 있다. 또한, 다른 스테빌라이저로서는, 란타노이드인, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 등을 들 수 있다.
예를 들어, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 갈륨, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, In-Hf-Al-Zn 산화물을 사용할 수 있다.
또한, 예를 들어 In-Ga-Zn 산화물이란, In, Ga, 및 Zn을 주성분으로서 갖는 산화물을 뜻한다. 또한, In과 Ga과 Zn 이외의 금속 원소가 들어가도 좋다. 또한, 본 명세서에서, In-Ga-Zn 산화물로 구성된 막을 IGZO막이라고도 부른다.
또한, InMO3(ZnO)m(m>0이고, 또한 m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Y, Zr, La, Ce, 또는 Nd으로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 가리킨다. 또한, In2SnO5(ZnO)n(n>0이고, 또한 n은 정수임)으로 표기되는 재료를 사용하여도 좋다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)이 적어도 인듐, 아연, 및 M(Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)을 포함하는 In-M-Zn 산화물인 경우, 산화물 반도체층(130a)을 In:M:Zn=x1:y1:z1[원자수비], 산화물 반도체층(130b)을 In:M:Zn=x2:y2:z2[원자수비], 산화물 반도체층(130c)을 In:M:Zn=x3:y3:z3[원자수비]으로 하면, y1/x1 및 y3/x3이 y2/x2보다 큰 것이 바람직하다. y1/x1 및 y3/x3은 y2/x2보다 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상으로 한다. 이 경우에 산화물 반도체층(130b)에서 y2가 x2 이상이면 트랜지스터의 전기 특성을 안정화시킬 수 있다. 다만, y2가 x2의 3배 이상인 경우, 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y2는 x2의 3배 미만인 것이 바람직하다.
산화물 반도체층(130a) 및 산화물 반도체층(130c) 중 Zn 및 O를 제외한 경우에는, In 및 M의 원자수 비율은 바람직하게는 In을 50atomic% 미만, M을 50atomic% 이상으로 하고, 더 바람직하게는 In을 25atomic% 미만, M을 75atomic% 이상으로 한다. 또한, 산화물 반도체층(130b) 중 Zn 및 O를 제외한 경우에는, In 및 M의 원자수 비율은 바람직하게는 In을 25atomic% 이상, M을 75atomic% 미만으로 하고, 더 바람직하게는 In을 34atomic% 이상, M을 66atomic% 미만으로 한다.
또한, 산화물 반도체층(130b)은 산화물 반도체층(130a) 및 산화물 반도체층(130c)보다 인듐의 함유량을 많게 하면 좋다. 산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고, In의 함유율을 많게 함으로써, 더 많은 s궤도가 중첩되기 때문에, In의 조성이 M보다 많게 되는 산화물은 In이 M과 동등 또는 적은 조성이 되는 산화물과 비교하여 이동도가 높게 된다. 그러므로, 산화물 반도체층(130b)에 인듐의 함유량이 많은 산화물을 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 구현할 수 있다.
산화물 반도체층(130a)의 두께는 3nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 25nm 이하로 한다. 또한, 산화물 반도체층(130b)의 두께는 3nm 이상 200nm 이하, 바람직하게는 5nm 이상 150nm 이하, 더 바람직하게는 10nm 이상 100nm 이하로 한다. 또한, 산화물 반도체층(130c)의 두께는 1nm 이상 50nm 이하, 바람직하게는 2nm 이상 30nm 이하, 더 바람직하게는 3nm 이상 15nm 이하로 한다. 또한, 산화물 반도체층(130b)은 산화물 반도체층(130c)보다 두꺼운 것이 바람직하다.
산화물 반도체층을 채널로 하는 트랜지스터에 안정적인 전기 특성을 부여하기 위해서는, 산화물 반도체층 내의 불순물 농도를 저감시켜, 산화물 반도체층을 진성(i형) 또는 실질적으로 진성으로 하는 것이 유효하다. 여기서, 실질적으로 진성이란, 산화물 반도체층의 캐리어 밀도가 1×1019/cm3 미만인 것, 1×1015/cm3 미만인 것, 1×1013/cm3 미만인 것, 또는 1×108/cm3 미만이며, 1×10-9/cm3 이상인 것을 가리킨다.
또한, 산화물 반도체층에 있어서, 수소, 질소, 탄소, 실리콘, 및 주성분 외의 금속 원소는 불순물이다. 예를 들어, 수소 및 질소는 도너 준위의 형성에 기여하며 캐리어 밀도를 증대시킨다. 또한, 실리콘은 산화물 반도체층 내에서 불순물 준위의 형성에 기여한다. 상기 불순물 준위는 트랩이 되어, 트랜지스터의 전기 특성을 열화시키는 경우가 있다. 따라서, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 층 내나 각각의 계면에서 불순물 농도를 저감시키는 것이 바람직하다.
산화물 반도체층을 진성 또는 실질적으로 진성으로 하기 위해서는, SIMS(Secondary Ion Mass Spectrometry) 분석으로 추산되는 수소 농도가 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하이고, 1×1017atoms/cm3 이상이 되는 영역을 갖도록 제어한다. 또한, 질소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하이고, 5×1016atoms/cm3 이상이 되는 영역을 갖도록 제어한다.
또한, 실리콘이나 탄소가 고농도로 포함되면, 산화물 반도체층의 결정성을 저하시키는 경우가 있다. 산화물 반도체층의 결정성을 저하시키지 않기 위해서는, 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만이고, 1×1018atoms/cm3 이상이 되는 영역을 갖도록 제어한다. 또한, 탄소 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만이며, 6×1017atoms/cm3 이상이 되는 영역을 갖도록 제어한다.
또한, 상술한 바와 같이 고순도화된 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터의 오프 전류는 매우 작다. 예를 들어 소스와 드레인 사이의 전압을 0.1V, 5V, 또는 10V 정도로 한 경우에, 트랜지스터의 채널 폭당 오프 전류를 수yA/μm∼수zA/μm까지 저감할 수 있게 된다.
트랜지스터의 게이트 절연막으로서는 실리콘이 포함되는 절연막이 많이 사용되기 때문에, 상기 이유로, 산화물 반도체층의 채널이 되는 영역은 본 발명의 일 형태에 따른 트랜지스터와 같이 게이트 절연막과 접촉하지 않는 구조가 바람직하다고 할 수 있다. 또한, 게이트 절연막과 산화물 반도체층의 계면에 채널이 형성되는 경우, 상기 계면에서 캐리어가 산란하고 트랜지스터의 전계 효과 이동도가 낮게 될 수 있다. 이러한 관점에서 봐도, 산화물 반도체층의 채널이 되는 영역을 게이트 절연막으로부터 떨어지게 하는 것이 바람직하다고 할 수 있다.
따라서, 산화물 반도체층(130)을 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 적층 구조로 함으로써, 산화물 반도체층(130b)에 채널을 형성할 수 있어, 높은 전계 효과 이동도 및 안정적인 전기 특성을 갖는 트랜지스터를 형성할 수 있다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 밴드 구조에서는 전도대 하단의 에너지가 연속적으로 변화된다. 이는, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 조성이 근사함으로써 산소가 상호적으로 확산되기 쉬운 점에서도 이해된다. 따라서, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)은 조성이 다른 층으로 이루어지는 적층체이지만, 물성적으로 연속한다고 할 수도 있고, 도면에서 상기 적층체 각각의 계면은 점선으로 도시하였다.
주성분을 공통으로 하여 적층된 산화물 반도체층(130)은 각 층을 단순히 적층하지 않고, 연속 접합(여기서는 특히 전도대 하단의 에너지가 각 층 사이에서 연속적으로 변화되는 U자형 우물 구조(U Shape Well))이 형성되도록 제작한다. 즉, 각 층의 계면에 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 것과 같은 불순물이 존재하지 않도록 적층 구조를 형성한다. 만약에, 적층된 산화물 반도체층들 사이에 불순물이 혼재되면, 에너지 밴드의 연속성은 상실되고, 캐리어가 계면에서 트랩 또는 재결합에 의하여 소멸된다.
예를 들어, 산화물 반도체층(130a) 및 산화물 반도체층(130c)에는 In:Ga:Zn=1:3:2, 1:3:3, 1:3:4, 1:3:6, 1:4:5, 1:6:4 또는 1:9:6(원자수비) 등의 In-Ga-Zn 산화물 등을 사용할 수 있다. 또한, 산화물 반도체층(130b)에는 In:Ga:Zn=1:1:1, 2:1:3, 5:5:6, 3:1:2, 4:2:3, 또는 4:2:4.1(원자수비) 등의 In-Ga-Zn 산화물 등을 사용할 수 있다. 또한, 상기 산화물을 스퍼터링 타깃으로 하여 성막을 수행한 경우, 성막되는 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 원자수비는 반드시 동일한 것이 아니고, ±40% 정도의 차이를 갖는다.
산화물 반도체층(130)에서의 산화물 반도체층(130b)은 웰(우물)이 되어, 채널은 산화물 반도체층(130b)에 형성된다. 산화물 반도체층(130)은 전도대 하단의 에너지가 연속적으로 변화되기 때문에, U자형 웰이라고 부를 수도 있다. 또한, 이런 구성으로 형성된 채널을 매립 채널이라고 할 수도 있다.
또한, 산화물 반도체층(130a) 및 산화물 반도체층(130c)과, 산화 실리콘막 등의 절연층의 계면 근방에는, 불순물이나 결함에 기인한 트랩 준위가 형성될 수 있다. 산화물 반도체층(130a) 및 산화물 반도체층(130c)이 있음으로써, 산화물 반도체층(130b)과 상기 트랩 준위를 떨어지게 할 수 있다.
다만, 산화물 반도체층(130a) 및 산화물 반도체층(130c)의 전도대 하단의 에너지와, 산화물 반도체층(130b)의 전도대 하단의 에너지의 차이가 작은 경우, 산화물 반도체층(130b)의 전자가 상기 에너지 차이를 넘어 트랩 준위에 도달하는 경우가 있다. 전자가 트랩 준위에 포획됨으로써, 절연층 계면에 마이너스의 전하가 생겨 트랜지스터의 문턱 전압은 플러스 방향으로 시프트된다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)에는 결정부가 포함되는 것이 바람직하다. 특히, c축으로 배향된 결정을 사용함으로써 트랜지스터에 안정적인 전기 특성을 부여할 수 있다. 또한, c축 배향된 결정은 변형에 강하며, 가요성 기판이 사용된 반도체 장치의 신뢰성을 향상시킬 수 있다.
소스 전극층으로서 작용하는 도전층(140) 및 드레인 전극층으로서 작용하는 도전층(150)에는, 예컨대, Al, Cr, Cu, Ta, Ti, Mo, W, Ni, Mn, Nd, Sc, 및 상기 금속 재료의 합금으로부터 선택된 재료의 단층 또는 적층을 사용할 수 있다. 대표적으로는 특히 산소와 결합되기 쉬운 Ti이나, 나중의 프로세스 온도를 비교적 높게 할 수 있는 등의 이유로 융점이 높은 W을 사용하는 것이 더 바람직하다. 또한, 저저항의 Cu나 Cu-Mn 등의 합금과 상기 재료의 적층을 사용하여도 좋다. 트랜지스터(105), 트랜지스터(106), 트랜지스터(111), 및 트랜지스터(112)에는 예컨대 도전층(141) 및 도전층(151)에 W을 사용하고, 도전층(142) 및 도전층(152)에 Ti과 Al의 적층막 등을 사용할 수 있다.
상기 재료는 산화물 반도체막으로부터 산소를 추출하는 성질을 갖는다. 그러므로, 상기 재료와 접촉된 산화물 반도체층의 일부의 영역에서는 산화물 반도체층 내의 산소가 이탈되어, 산소 빈자리가 형성된다. 막 내에 약간 포함되는 수소와 상기 산소 빈자리가 결합됨으로써, 그 영역은 현저하게 n형화된다. 따라서, n형화된 상기 영역은 트랜지스터의 소스 또는 드레인으로서 작용할 수 있다.
또한, 도전층(140) 및 도전층(150)에 W을 사용하는 경우에는, 질소를 도핑하여도 좋다. 질소를 도핑함으로써 산소를 추출하는 성질을 알맞게 약하게 할 수 있고, n형화된 영역이 채널 영역까지 확대되는 것을 방지할 수 있다. 또한, 도전층(140) 및 도전층(150)을 n형 반도체층과의 적층으로 하고, n형 반도체층과 산화물 반도체층을 접촉시킴으로써 n형화된 영역이 채널 영역까지 확대되는 것을 방지할 수 있다. n형 반도체층으로서는, 질소가 첨가된 In-Ga-Zn 산화물, 산화 아연, 산화 인듐, 산화 주석, 산화 인듐 주석 등을 사용할 수 있다.
게이트 절연막으로서 작용하는 절연층(160)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종 이상을 포함하는 절연막을 사용할 수 있다. 또한, 절연층(160)은 상술한 재료를 사용한 적층이라도 좋다. 또한, 절연층(160)에 불순물로서 La, N, Zr 등을 포함하여도 좋다.
또한, 절연층(160)의 적층 구조의 일례에 대하여 설명한다. 절연층(160)은, 예를 들어, 산소, 질소, 실리콘, 하프늄 등을 갖는다. 구체적으로는, 산화 하프늄, 및 산화 실리콘 또는 산화질화 실리콘을 포함하면 바람직하다.
산화 하프늄 및 산화 알루미늄은 산화 실리콘이나 산화질화 실리콘과 비교하여 비유전율이 높다. 따라서, 산화 실리콘을 사용한 경우에 비하여 절연층(160)의 막 두께를 두껍게 할 수 있기 때문에, 터널 전류에 의한 누설 전류를 작게 할 수 있다. 즉, 오프 전류가 작은 트랜지스터를 구현할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄과 비교하여 높은 비유전율을 갖는다. 따라서, 오프 전류가 작은 트랜지스터로 하기 위해서는 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는 단사정계나 입방정계 등을 들 수 있다. 다만, 본 발명의 일 형태는 이에 한하지 않는다.
또한, 산화물 반도체층(130)에 접촉되는 절연층(120) 및 절연층(160)으로서는, 질소 산화물의 방출량이 적은 막을 사용하는 것이 바람직하다. 질소 산화물의 방출량이 많은 절연층과 산화물 반도체가 접촉되는 경우, 질소 산화물에 기인하는 준위 밀도가 높게 되는 경우가 있다. 절연층(120) 및 절연층(160)에는 예를 들어, 질소 산화물의 방출량이 적은 산화질화 실리콘막 또는 산화질화 알루미늄막 등의 산화물 절연층을 사용할 수 있다.
질소 산화물의 방출량이 적은 산화질화 실리콘막은 TDS법에서 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로는 암모니아의 방출량이 1×1018개/cm3 이상 5×1019개/cm3 이하이다. 또한, 암모니아의 방출량은 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하의 가열 처리에 의한 방출량으로 한다.
절연층(120) 및 절연층(160)으로서 상기 산화물 절연층을 사용함으로써 트랜지스터의 문턱 전압의 시프트를 저감할 수 있어 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
게이트 전극층으로서 작용하는 도전층(170)에는, 예컨대 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Mn, Nd, Sc, Ta, 및 W 등의 도전막을 사용할 수 있다. 또한, 상기 재료의 합금이나 상기 재료의 도전성 질화물을 사용하여도 좋다. 또한, 상기 재료, 상기 재료의 합금, 및 상기 재료의 도전성 질화물 중에서 선택된 복수의 재료의 적층이어도 좋다. 대표적으로는, 텅스텐, 텅스텐과 질화 타이타늄의 적층, 텅스텐과 질화 탄탈럼의 적층 등을 사용할 수 있다. 또한, 저저항의 Cu 또는 Cu-Mn 등의 합금이나 상기 재료와 Cu 또는 Cu-Mn 등의 합금의 적층을 사용하여도 좋다. 본 실시형태에서는 도전층(171)에 질화 탄탈럼, 도전층(172)에 텅스텐을 사용하여 도전층(170)을 형성한다.
절연층(175)에는, 수소가 포함되는 질화 실리콘막 또는 질화 알루미늄막 등을 사용할 수 있다. 실시형태 2에 기재된 트랜지스터(103), 트랜지스터(104), 트랜지스터(106), 트랜지스터(109), 트랜지스터(110), 및 트랜지스터(112)에서는, 절연층(175)으로서 수소가 포함되는 절연막을 사용함으로써 산화물 반도체층의 일부를 n형화할 수 있다. 또한, 질화 절연막은 수분 등의 차단막으로서의 작용도 가져, 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 절연층(175)으로서는 산화 알루미늄막을 사용할 수도 있다. 특히 실시형태 2에 기재된 트랜지스터(101), 트랜지스터(102), 트랜지스터(105), 트랜지스터(107), 트랜지스터(108), 및 트랜지스터(111)에서는 절연층(175)에 산화 알루미늄막을 사용하는 것이 바람직하다. 산화 알루미늄막은 수소나 수분 등의 불순물과 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과가 높다. 따라서, 산화 알루미늄막은, 트랜지스터의 제작 공정 중 및 제작 후에, 수소나 수분 등의 불순물이 산화물 반도체층(130)에 혼입되거나, 산소가 산화물 반도체층으로부터 방출되거나, 절연층(120)으로부터 산소가 불필요하게 방출되는 것을 방지하는 효과를 갖는 보호막으로서 사용되기 적합하다. 또한, 산화 알루미늄막에 포함되는 산소를 산화물 반도체층 내로 확산시킬 수도 있다.
또한, 절연층(175) 위에는 절연층(180)이 형성되는 것이 바람직하다. 상기 절연층에는 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼을 1종 이상 포함하는 절연막을 사용할 수 있다. 또한, 상기 절연층은 상기 재료의 적층이어도 좋다.
여기서, 절연층(180)은 절연층(120)과 마찬가지로 화학량론적 조성보다 많은 산소를 갖는 것이 바람직하다. 절연층(180)으로부터 방출되는 산소를 절연층(160)을 거쳐 산화물 반도체층(130)의 채널 형성 영역으로 확산시킬 수 있기 때문에, 채널 형성 영역에 형성된 산소 빈자리에 산소를 보전(補塡)할 수 있다. 따라서, 안정적인 트랜지스터의 전기 특성을 얻을 수 있다.
반도체 장치의 고집적화를 위해서는 트랜지스터를 미세화시킬 필요가 있다. 한편, 트랜지스터의 미세화에 의하여 트랜지스터의 전기 특성이 악화되는 것이 알려져 있고, 특히 채널 폭이 축소되면 온 전류가 저하된다.
본 발명의 일 형태에 따른 트랜지스터(107)~트랜지스터(112)에서는 채널이 형성되는 산화물 반도체층(130b)을 덮도록 산화물 반도체층(130c)이 형성되고, 채널 형성층과 게이트 절연막이 접촉되지 않는 구성이다. 그러므로, 채널 형성층과 게이트 절연막의 계면에서 발생되는 캐리어의 산란을 억제할 수 있어, 트랜지스터의 온 전류를 크게 할 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터에서는, 상술한 바와 같이, 산화물 반도체층(130)의 채널 폭 방향을 전기적으로 둘러싸도록 게이트 전극층(도전층(170))이 형성되기 때문에, 산화물 반도체층(130)에 대해서는 상면에 대하여 수직 방향으로부터의 게이트 전계에 더하여 측면에 대하여 수직 방향으로부터의 게이트 전계가 인가된다. 즉, 채널 형성층에 대하여 전체적으로 게이트 전계가 인가되어, 실효 채널 폭이 확대되기 때문에, 온 전류를 더 높게 할 수 있다.
또한, 본 발명의 일 형태에 따른 산화물 반도체층(130)이 2층 또는 3층으로 이루어지는 트랜지스터에서는, 채널이 형성되는 산화물 반도체층(130b)을 산화물 반도체층(130a) 위에 형성함으로써 계면 준위를 형성하기 어렵게 하는 효과를 갖는다. 또한, 본 발명의 일 형태에 따른 산화물 반도체층(130)이 3층으로 이루어지는 트랜지스터에서는, 산화물 반도체층(130b)을 3층 구조의 중간에 위치하는 층으로 함으로써 위 및 아래로부터 불순물이 혼입되는 것으로 인한 영향을 배제할 수 있는 효과도 함께 갖는다. 그러므로, 상술한 트랜지스터의 온 전류 향상에 더하여, 문턱 전압의 안정화나 S값(서브스레시홀드 값)의 저감을 도모할 수 있다. 따라서, 게이트 전압 VG가 0V일 때의 전류를 줄일 수 있어 소비 전력을 저감시킬 수 있다. 또한, 트랜지스터의 문턱 전압이 안정화되기 때문에, 반도체 장치의 장기 신뢰성을 향상시킬 수 있다. 또한, 본 발명의 일 형태에 따른 트랜지스터는, 미세화에 따른 전기 특성의 열화를 억제할 수 있기 때문에, 집적도가 높은 반도체 장치의 형성에 적합하다고 할 수 있다.
본 실시형태에서 설명한 금속막, 반도체막, 무기 절연막 등 다양한 막은 대표적으로는 스퍼터링법이나 플라스마 CVD법에 의하여 형성될 수 있으나, 다른 방법, 예를 들어, 열CVD법에 의하여 형성되어도 좋다. 열 CVD법의 예로서는, MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법 등이 있다.
열 CVD법은, 플라스마를 사용하지 않는 성막 방법이므로, 플라스마 대미지에 의하여 결함이 생성되는 일이 없다는 이점을 갖는다.
또한, 열CVD법으로는 원료 가스와 산화제를 동시에 체임버 내에 보내고 체임버 내를 대기압 또는 감압하로 하고 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 막을 형성하여도 좋다.
ALD법은 체임버 내를 대기압 또는 감압하로 하고, 반응을 위한 원료 가스를 체임버에 도입하여 반응시켜, 이를 반복함으로써 성막을 수행한다. 원료 가스와 함께 불활성 가스(아르곤 또는 질소 등)를 캐리어 가스로서 도입하여도 좋다. 예를 들어, 2종 이상의 원료 가스를 순차적으로 체임버에 공급하여도 좋다. 이때 복수종의 원료 가스가 혼합되지 않도록 제 1 원료 가스가 반응한 후에 불활성 가스를 도입하고 나서 제 2 원료 가스를 도입한다. 또는, 불활성 가스를 도입하는 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착되어 반응하여 제 1 층이 성막되고, 나중에 도입되는 제 2 원료 가스가 제 1 층에 흡착되어 반응하여 제 1 층 위에 제 2 층이 적층되어, 박막이 형성된다. 이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입을 반복하는 횟수에 따라 조절할 수 있기 때문에, 막 두께를 정밀하게 조절할 수 있어 ALD법은 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법은, 상술한 실시형태에 개시된 금속막, 반도체막, 무기 절연막 등 다양한 막을 형성할 수 있고, 예컨대 In-Ga-Zn-O막을 형성하는 경우에는, 트라이메틸인듐(In(CH3)3), 트라이메틸갈륨(Ga(CH3)3), 및 다이메틸아연(Zn(CH3)2)을 사용할 수 있다. 이러한 조합에 한하지 않으며, 트라이메틸갈륨 대신 트라이에틸갈륨(Ga(C2H5)3)을 사용할 수도 있고, 다이메틸아연 대신 다이에틸아연(Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 산화 하프늄막이 형성되는 경우에는, 용매와 하프늄 전구체가 포함되는 액체(하프늄알콕사이드나, 테트라키스다이메틸아마이드하프늄(TDMAH, Hf[N(CH3)2]4)이나 테트라키스(에틸메틸아마이드)하프늄 등의 하프늄아마이드)를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종의 가스를 사용한다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 산화 알루미늄막이 형성되는 경우에는, 용매와 알루미늄 전구체가 포함되는 액체(트라이메틸알루미늄(TMA, Al(CH3)3) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종의 가스를 사용한다. 다른 재료로서는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트) 등이 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화 실리콘막을 형성하는 경우에는 헥사클로로다이실레인을 피성막면에 흡착시키고 산화성 가스(O2, 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 텅스텐막이 형성되는 경우에는, WF6 가스와 B2H6 가스를 순차적으로 도입하여 초기 텅스텐막을 형성한 후에, WF6 가스와 H2 가스를 순차적으로 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 산화물 반도체막, 예를 들어 In-Ga-Zn-O막이 형성되는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 도입하여 In-O층을 형성한 후, Ga(CH3)3 가스와 O3 가스를 순차적으로 도입하여 GaO층을 형성하고 나서, Zn(CH3)2 가스와 O3 가스를 순차적으로 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한하지 않는다. 이들의 가스를 사용하여 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다.
산화물 반도체층의 성막에는 대향 타깃식 스퍼터링 장치를 사용할 수도 있다. 이 대향 타깃식 스퍼터링 장치를 사용한 성막법을 VDSP(vapor deposition SP)라고 부를 수도 있다.
대향 타깃식 스퍼터링 장치를 사용하여 산화물 반도체층을 성막함으로써 산화물 반도체층을 성막할 때의 플라스마 손상을 저감할 수 있다. 그러므로, 막 내의 산소 빈자리를 저감할 수 있다. 또한, 대향 타깃식 스퍼터링 장치를 사용함으로써 저압에서 성막이 가능하기 때문에 성막된 산화물 반도체층 내의 불순물 농도(예를 들어, 수소, 희가스(아르곤 등), 물 등)를 저감할 수 있다.
본 실시형태에 제시되는 구성은, 다른 실시형태에 제시되는 구성과 적절히 조합하여 사용될 수 있다.
(실시형태 4)
이하에서 본 발명의 일 형태에 사용할 수 있는 산화물 반도체막의 구조에 대하여 설명한다.
또한, 본 명세서에서, "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
또한, 본 명세서에 있어서, 삼방정계 및 능면체정계(rhombohedral crystal system)은 육방정계에 포함된다.
<산화물 반도체의 구조>
이하에서는, 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와, 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서 보아, 산화물 반도체는 비정질 산화물 반도체와, 그 이외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS 등이 있다.
비정질 구조는 일반적으로, 등방적이며 불균질 구조를 갖지 않는다. 준안정 상태에 있고 원자의 배치가 고정화되지 않는다. 결합 각도가 유연하다, 단거리 질서성은 갖지만 장거리 질서성을 갖지 않는다 등이 알려져 있다.
반대로 보면, 안정적인 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체라고 부를 수는 없다. 또한, 등방적이지 않은(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체를 완전한 비정질 산화물 반도체라고 부를 수는 없다. 한편, a-like OS는 등방적이지 않지만 공동(보이드라고도 부름)을 갖는 불안정한 구조이다. 불안정하다는 점에서는 a-like OS는 물성적으로는 비정질 산화물 반도체에 가깝다.
<CAAC-OS>
우선, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 일종이다.
CAAC-OS를 X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, 공간군 R-3m으로 분류되는 InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, out-of-plane법에 의한 구조 해석을 수행하면, 도 46의 (A)에 도시된 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속하기 때문에, CAAC-OS에서 결정이 c축 배향성을 갖고 c축이 CAAC-OS의 막이 형성되는 면(피형성면이라고도 함), 또는 상면에 실질적으로 수직인 방향으로 배향되는 것을 확인할 수 있다. 또한, 2θ가 31° 근방일 때의 피크 외에도 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는 공간군 Fd-3m에 분류되는 결정 구조에 기인한다. 그러므로, CAAC-OS는 상기 피크를 나타내지 않는 것이 바람직하다.
한편, CAAC-OS에 대하여, 피형성면에 대하여 평행한 방향으로부터 X선을 입사시키는 in-plane법에 의한 구조 해석을 수행하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는, InGaZnO4의 결정의 (110)면에 귀속된다. 그리고, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ스캔)을 수행하여도, 도 46의 (B)에 도시된 바와 같이 명료한 피크는 나타나지 않는다. 한편, 단결정 InGaZnO4에 대하여 2θ를 56° 근방에 고정하고 φ스캔을 수행한 경우, 도 46의 (C)에 도시된 바와 같이, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
다음에, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, 프로브 직경이 300nm인 전자선을 CAAC-OS의 피형성면에 평행하게 입사시키면, 도 46의 (D)와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는, InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하고 있는 것을 알 수 있다. 한편, 동일한 시료에 대하여, 프로브 직경이 300nm인 전자선을 시료면에 수직으로 입사시켰을 때의 회절 패턴을 도 46의 (E)에 나타내었다. 도 46의 (E)로부터, 링 형상의 회절 패턴이 확인된다. 따라서, 프로브 직경이 300nm인 전자선을 이용한 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 46의 (E)에서의 제 1 링은, InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인한다고 생각된다. 또한, 도 46의 (E)에서의 제 2 링은 (110)면 등에 기인한다고 생각된다.
또한, 투과 전자 현미경(TEM: Transmission Electron Microscope)에 의하여, CAAC-OS의 명시야상과 회절 패턴의 복합 해석 이미지(고분해능 TEM 이미지라고도 함)를 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM 이미지에서도 펠릿들간의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 명확하게 확인할 수 없는 경우가 있다. 그러므로, CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
도 47의 (A)는 시료 면에 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지이다. 고분해능 TEM 이미지의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM 이미지를, 특히 Cs 보정 고분해능 TEM 이미지라고 부른다. Cs 보정 고분해능 TEM 이미지는 예를 들어, 원자 분해능 분석 전자 현미경(JEOL Ltd. 제조, JEM-ARM200F) 등에 의하여 관찰될 수 있다.
도 47의 (A)로부터, 금속 원자가 층 형상으로 배열되어 있는 영역인 펠릿을 확인할 수 있다. 펠릿 하나의 크기는 1nm 이상인 것이나, 3nm 이상인 것이 있는 것을 알 수 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한, CAAC-OS를, CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다. 펠릿은 CAAC-OS의 피형성면 또는 상면의 요철을 반영하고 있으며, CAAC-OS의 피형성면 또는 상면과 평행하게 된다.
또한, 도 47의 (B) 및 (C)에, 시료면에 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이지를 나타내었다. 도 47의 (D) 및 (E)는, 각각 도 47의 (B) 및 도 47의 (C)를 화상 처리한 이미지이다. 이하에서는, 화상 처리의 방법에 대하여 설명한다. 우선, 도 47의 (B)를 고속 푸리에 변환(FFT: Fast Fourier Transform) 처리함으로써 FFT 이미지를 취득한다. 다음에, 취득한 FFT 이미지에서 원점을 기준으로, 2.8nm-1에서 5.0nm-1 사이의 범위가 남도록 마스크 처리를 한다. 이어서, 마스크 처리한 FFT 이미지를 역고속 푸리에 변환(IFFT: Inverse Fast Fourier Transform) 처리함으로써 화상 처리한 이미지를 취득한다. 이와 같이 취득한 이미지를 FFT 필터링 이미지라고 부른다. FFT 필터링 이미지는 Cs 보정 고분해능 TEM 이미지에서 주기 성분을 추출한 이미지이고 격자 배열을 나타낸 것이다.
도 47의 (D)에서는, 격자 배열이 흐트러진 부분을 파선으로 나타내었다. 파선으로 둘러싸인 영역이 하나의 펠릿이다. 그리고, 파선으로 나타낸 부분이 펠릿과 펠릿의 연결부이다. 파선은 육각형상이기 때문에 펠릿이 육각형상인 것을 알 수 있다. 또한, 펠릿의 형상은 정육각형상에 한하지 않고, 비정육각형상인 경우가 많다.
도 47의 (E)에서는 격자 배열이 정렬된 영역과 다른 격자 배열이 정렬된 영역 사이를 점선으로 나타내고, 격자 배열의 방향을 파선으로 나타내었다. 점선 근방에서도 명확한 결정립계를 확인할 수 없다. 점선 근방의 격자점을 중심으로 주위의 격자점을 연결하면, 일그러진 육각형이나 오각형 또는/및 칠각형 등이 형성된다. 즉, 격자 배열을 변형시킴으로써 결정립계의 형성이 억제되는 것을 알 수 있다. 이것은 CAAC-OS가 a-b면 방향으로 원자 배열이 조밀하지 않거나, 금속 원소가 치환되어 원자간의 결합 거리가 변화되는 등에 의하여 일그러짐을 허용할 수 있기 때문이라고 생각된다.
상술한 바와 같이, CAAC-OS는 c축 배향성을 갖고, 또한 a-b면 방향으로 복수의 펠릿(나노 결정)이 연결하여, 일그러짐을 갖는 결정 구조가 된다. 따라서, CAAC-OS를 CAA crystal(c-axis-aligned a-b-plane-anchored crystal)을 갖는 산화물 반도체라고 부를 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, 반대로 보면 CAAC-OS는 불순물이나 결함(산소 빈자리 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은, 산화물 반도체의 주성분 이외의 원소로, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들어, 실리콘 등의, 산화물 반도체를 구성하는 금속 원소보다도 산소와의 결합력이 강한 원소는, 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등에 의하여 특성이 변동되는 경우가 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은, 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 예를 들어 산화물 반도체 내의 산소 빈자리는 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 빈자리가 적은 CAAC-OS는, 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는, 8×1011개/cm3 미만, 바람직하게는 1×1011개/cm3 미만, 더 바람직하게는 1×1010개/cm3 미만이며, 1×10-9개/cm3 이상의 캐리어 밀도의 산화물 반도체로 할 수 있다. 이런 산화물 반도체를, 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체라고 부른다. CAAC-OS는, 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 안정적인 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음에, nc-OS에 대하여 설명한다.
nc-OS를 XRD에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, nc-OS에 대하여, out-of-plane법에 의한 구조 해석을 수행하면 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 갖지 않는다.
또한, 예를 들어, InGaZnO4의 결정을 갖는 nc-OS를 박편화하고, 두께가 34nm인 영역에 대하여, 프로브 직경이 50nm인 전자선을 피형성면에 평행하게 입사시키면, 도 48의 (A)에 나타낸 바와 같은 링 형상의 회절 패턴(나노빔 전자 회절 패턴)이 관측된다. 또한, 같은 시료에 프로브 직경이 1nm인 전자선을 입사시켰을 때의 회절 패턴(나노빔 전자 회절 패턴)을 도 48의 (B)에 나타내었다. 도 48의 (B)에서는 링 형상의 영역 내에 복수의 스폿이 관측된다. 따라서, nc-OS는 프로브 직경이 50nm인 전자선을 입사시켜도 질서성이 확인되지 않지만, 프로브 직경이 1nm인 전자선을 입사시키면 질서성이 확인된다.
또한, 두께가 10nm 미만인 영역에 대하여 프로브 직경이 1nm인 전자선을 입사시키면, 도 48의 (C)에 나타낸 바와 같이, 스폿이 실질적으로 정육각형으로 배치된 전자 회절 패턴이 관측될 경우가 있다. 따라서, 두께가 10nm 미만인 범위에서, nc-OS가 질서성이 높은 영역, 즉, 결정을 갖는 것을 알 수 있다. 또한, 결정이 다양한 방향을 향하기 때문에 규칙적인 전자 회절 패턴이 관측되지 않는 영역도 있다.
도 48의 (D)는 피형성면에 실질적으로 평행한 방향으로부터 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM 이미지이다. nc-OS는 고분해능 TEM 이미지에서, 보조선으로 나타낸 부분 등과 같이, 결정부를 확인할 수 있는 영역과 명확한 결정부를 확인할 수 없는 영역을 갖는다. nc-OS에 포함되는 결정부는 1nm 이상 10nm 이하의 크기이며, 특히 1nm 이상 3nm 이하의 크기인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체(micro crystalline oxide semiconductor)라고 부를 경우가 있다. nc-OS는, 예를 들어 고분해능 TEM 이미지에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은 CAAC-OS에 있어서의 펠릿과 기원이 같을 가능성이 있다. 그러므로, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
이와 같이, nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에서 배향성이 확인되지 않는다. 따라서, nc-OS는, 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별되지 않는 경우가 있다.
또한, 펠릿(나노 결정) 사이에서는 결정 방위가 규칙성을 갖지 않으므로, nc-OS를 RANC(Random Aligned nanocrystals)를 갖는 산화물 반도체 또는 NANC(Non-Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
nc-OS는, 비정질 산화물 반도체보다도 규칙성이 높은 산화물 반도체이다. 그러므로, nc-OS는 a-like OS나 비정질 산화물 반도체보다도 결함 준위 밀도가 낮다. 다만, nc-OS는, 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS는, CAAC-OS와 비교하여 결함 준위 밀도가 높게 된다.
<a-like OS>
a-like OS는, nc-OS와 비정질 산화물 반도체 사이의 구조를 갖는 산화물 반도체이다.
도 49에, a-like OS의 고분해능 단면 TEM 이미지를 나타내었다. 여기서, 도 49의 (A)는 전자 조사 시작 시에서의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 49의 (B)는 4.3×108e-/nm2의 전자(e-) 조사 후에서의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 49의 (A) 및 (B)로부터, a-like OS는 전자 조사 시작 시로부터, 세로 방향으로 연신(延伸)하는 줄무늬 형상의 명(明)영역이 관찰되는 것을 알 수 있다. 또한, 명영역은 전자 조사 후에 형상이 변화되는 것을 알 수 있다. 또한, 명영역은 공동 또는 저밀도 영역이라고 추측된다.
공동을 갖기 때문에, a-like OS는 불안정한 구조이다. 이하에서는 a-like OS가, CAAC-OS 및 nc-OS와 비교하여 불안정한 구조인 것을 나타내기 위하여, 전자 조사에 의한 구조의 변화를 나타낸다.
시료로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 모든 시료는 In-Ga-Zn 산화물이다.
먼저, 각 시료의 고분해능 단면 TEM 이미지를 취득한다. 고분해능 단면 TEM 이미지로부터, 각 시료는 모두 결정부를 갖는다.
또한, InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접하는 층끼리의 간격은, (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석으로부터 그 값은 0.29nm로 산출된다. 그러므로, 이하에서는 격자 줄무늬(lattice fringe)의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주하였다. 또한, 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 50은 각 시료의 결정부(22군데~30군데)의 평균 크기를 조사하여 나타낸 예이다. 또한, 상술한 격자 줄무늬의 길이를 결정부의 크기로 한다. 도 50으로부터, a-like OS는 TEM 이미지의 취득 등에 따른 누적 전자 조사량에 따라 결정부가 커지는 것을 알 수 있다. 도 50으로부터, TEM에 의한 관찰 초기에는 1.2nm 정도의 크기였던 결정부(초기핵이라고도 함)가 전자(e-)의 누적 조사량이 4.2×108e-/nm2에서는 1.9nm 정도의 크기까지 성장하고 있는 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사 시작 시부터 전자의 누적 조사량이 4.2×108e-/nm2까지의 범위에서, 결정부의 크기에 변화가 보이지 않는 것을 알 수 있다. 도 50으로부터, 누적 전자 조사량과 상관없이 nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.3nm 정도 및 1.8nm 정도인 것을 알 수 있다. 또한, 전자선 조사 및 TEM의 관찰에는 히타치 투과 전자 현미경 H-9000NAR을 사용하였다. 전자선 조사 조건은 가속 전압을 300kV, 전류 밀도를 6.7×105e-/(nm2·s), 조사 영역의 직경을 230nm로 하였다.
이와 같이, a-like OS에서는, 전자 조사에 의하여 결정부의 성장을 볼 수 있는 경우가 있다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의한 결정부의 성장을 거의 볼 수 없다. 즉, a-like OS는, nc-OS 및 CAAC-OS에 비하여, 불안정한 구조인 것을 알 수 있다.
또한, 공동을 갖기 때문에, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는, 같은 조성의 단결정 밀도 78.6％ 이상 92.3％ 미만이 된다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는, 같은 조성의 단결정 밀도 92.3％ 이상 100％ 미만이 된다. 단결정의 밀도의 78％ 미만이 되는 산화물 반도체는, 성막하는 것 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3가 된다. 따라서, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이 된다. 또한, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이 된다.
또한, 같은 조성인 단결정이 존재하지 않는 경우, 임의의 비율로 조성이 상이한 단결정 산화물 반도체를 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도를 짐작할 수 있다. 원하는 조성의 단결정 산화물 반도체에 상당하는 밀도는, 조성이 상이한 단결정 산화물 반도체를 조합하는 비율에 대하여 가중 평균을 사용하여 짐작하면 좋다. 다만, 밀도는 가능한 한 적은 종류의 단결정을 조합하여 짐작하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 여러 가지 구조를 갖고, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는, 예를 들어 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중, 2종 이상을 갖는 적층막이어도 된다.
본 실시형태에 제시되는 구성은, 다른 실시형태에 제시되는 구성과 적절히 조합하여 사용될 수 있다.
(실시형태 5)
본 실시형태에서는, 이미지 센서 칩을 수납한 패키지 및 모듈의 일례에 대하여 설명한다. 상기 이미지 센서 칩에는, 본 발명의 일 형태의 촬상 장치의 구성을 사용할 수 있다.
도 51의 (A)는, 이미지 센서 칩을 수납한 패키지의 상면 측의 외관 사시도이다. 상기 패키지는, 이미지 센서 칩(850)을 고정하는 패키지 기판(810), 커버 유리(820), 및 양쪽 모두를 접착하는 접착제(830) 등을 갖는다.
도 51의 (B)는, 상기 패키지의 하면 측의 외관 사시도이다. 패키지의 하면에는, 솔더 볼(solder ball)을 범프(840)로 한 BGA(Ball grid array)의 구성을 갖는다. 또한, BGA에 한하지 않고, LGA(Land grid array)나 PGA(Pin Grid Array) 등이라도 좋다.
도 51의 (C)는, 커버 유리(820) 및 접착제(830)의 일부를 생략하여 도시한 패키지의 사시도이고, 도 51의 (D)는 상기 패키지의 단면도이다. 패키지 기판(810) 위에는 전극 패드(860)가 형성되고, 전극 패드(860) 및 범프(840)는 관통 구멍(880) 및 랜드(land)(885)를 통하여 전기적으로 접속되어 있다. 전극 패드(860)는 이미지 센서 칩(850)이 갖는 전극과 외이어(870)에 의하여 전기적으로 접속되어 있다.
또한, 도 52의 (A)는, 이미지 센서 칩을 렌즈 일체형의 패키지에 수납한 카메라 모듈의 상면 측의 외관 사시도이다. 상기 카메라 모듈은, 이미지 센서 칩(851)을 고정하는 패키지 기판(811), 렌즈 커버(821), 및 렌즈(835) 등을 갖는다. 또한, 패키지 기판(811) 및 이미지 센서 칩(851) 사이에는, 촬상 장치의 구동 회로 및 신호 변환 회로 등의 기능을 갖는 IC 칩(890)도 제공되어 있고, SiP(System in package)로서의 구성을 갖는다.
도 52의 (B)는, 상기 카메라 모듈의 하면 측의 외관 사시도이다. 패키지 기판(811)의 하면 및 4측면에는, 실장용의 랜드(841)가 제공되는 QFN(Quad flat no- lead package)의 구성을 갖는다. 또한, 상기 구성은 일례이며, QFP(Quad flat package)나 상술한 BGA 등이라도 좋다.
도 52의 (C)는, 렌즈 커버(821) 및 렌즈(835)의 일부를 생략하여 도시한 모듈의 사시도이고, 도 52의 (D)는, 상기 카메라 모듈의 단면도이다. 랜드(841)의 일부는 전극 패드(861)로서 이용되고, 전극 패드(861)는 이미지 센서 칩(851) 및 IC 칩(890)이 갖는 전극과 와이어(871)에 의하여 전기적으로 접속되어 있다.
이미지 센서 칩을 상술한 바와 같은 형태의 패키지에 수납함으로써 실장이 용이하게 되어, 다양한 전자 기기에 조합할 수 있다.
본 실시형태에 제시된 구성은 다른 실시형태에 제시된 구성과 적절히 조합하여 사용될 수 있다.
(실시형태 6)
본 발명의 일 형태에 따른 촬상 장치, 및 상기 촬상 장치를 포함하는 전자 기기로서, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 기억 장치 또는 화상 재생 장치, 휴대 전화, 게임기(휴대형을 포함함), 휴대 정보 단말, 전자 서적 단말, 비디오 카메라나 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 53에 도시하였다.
도 53의 (A)는 감시 카메라이며, 하우징(951), 렌즈(952), 지지부(953) 등을 갖는다. 상기 감시 카메라에서의 화상을 취득하기 위한 부품의 하나로서 본 발명의 일 형태의 촬상 장치를 구비할 수 있다. 또한, 감시 카메라란 관용적인 명칭이며, 용도를 한정하는 것은 아니다. 예를 들어 감시 카메라로서의 기능을 갖는 기기는 카메라, 또는 비디오 카메라라고도 불린다.
도 53의 (B)는 비디오 카메라이며, 제 1 하우징(971), 제 2 하우징(972), 표시부(973), 조작 키(974), 렌즈(975), 접속부(976) 등을 갖는다. 조작 키(974) 및 렌즈(975)는 제 1 하우징(971)에 제공되고, 표시부(973)는 제 2 하우징(972)에 제공되어 있다. 상기 비디오 카메라에서의 화상을 취득하기 위한 부품의 하나로서 본 발명의 일 형태의 촬상 장치를 구비할 수 있다.
도 53의 (C)는 디지털 카메라이며, 하우징(961), 셔터 버튼(962), 마이크로폰(963), 발광부(967), 렌즈(965) 등을 갖는다. 상기 디지털 카메라에서의 화상을 취득하기 위한 부품의 하나로서 본 발명의 일 형태의 촬상 장치를 구비할 수 있다.
도 53의 (D)는 손목시계형 정보 단말이며, 하우징(931), 표시부(932), 리스트 밴드(933), 조작용 버튼(935), 용두(936), 및 카메라(939) 등을 갖는다. 표시부(932)는 터치 패널이어도 좋다. 상기 정보 단말에서의 화상을 취득하기 위한 부품의 하나로서 본 발명의 일 형태의 촬상 장치를 구비할 수 있다.
도 53의 (E)는 도 53의 (A)의 감시 카메라를 사용한 시스템의 일례이다. 감시 카메라(991)는 표시 장치(992)에 접속되어 있고, 촬상한 화상을 표시 장치(992)로 표시할 수 있다. 또한, 감시 카메라(991)는 기억 장치(993)에 접속되어 있고, 촬상한 화상의 데이터를 기억 장치(993)에 기록할 수 있다. 또한, 기억 장치(993)는 표시 장치(992)에 접속되어 있고, 기억 장치(993)에 기록된 화상 데이터를 표시 장치(992)로 표시할 수 있다. 또한, 이들 구성의 제어를 퍼스널 컴퓨터 등에서 수행하는 것도 가능하다.
또한, 본 실시형태는 본 명세서에 제시되는 다른 실시형태와 적절히 조합될 수 있다.
20: 화소
21: 화소 어레이
22: 회로
23: 회로
24: 회로
25: 회로
26: 회로
27: 회로
28: 회로
29: 회로
31: 버퍼 회로
32: 인버터 회로
33: 콤퍼레이터 회로
34: 카운터 회로
35: 기판
41: 트랜지스터
42: 트랜지스터
43: 트랜지스터
44: 트랜지스터
45: 트랜지스터
46: 트랜지스터
47: 트랜지스터
48: 트랜지스터
49: 트랜지스터
50: 트랜지스터
51: 트랜지스터
52: 트랜지스터
53: 트랜지스터
54: 트랜지스터
55: 트랜지스터
56: 트랜지스터
61: 배선
62: 배선
63: 배선
71: 배선
72: 배선
73: 배선
74: 배선
75: 배선
80: 절연층
81: 도전체
82: 절연층
82a: 절연층
82b: 절연층
83: 절연층
87: 배선
87a: 도전층
87b: 도전층
88: 배선
90: 배선
91: 배선
93: 배선
94: 배선
95: 배선
101: 트랜지스터
102: 트랜지스터
103: 트랜지스터
104: 트랜지스터
105: 트랜지스터
106: 트랜지스터
107: 트랜지스터
108: 트랜지스터
109: 트랜지스터
110: 트랜지스터
111: 트랜지스터
112: 트랜지스터
113: 트랜지스터
115: 기판
120: 절연층
130: 산화물 반도체층
130a: 산화물 반도체층
130b: 산화물 반도체층
130c: 산화물 반도체층
140: 도전층
141: 도전층
142: 도전층
150: 도전층
151: 도전층
152: 도전층
160: 절연층
170: 도전층
171: 도전층
172: 도전층
173: 도전층
175: 절연층
180: 절연층
190: 절연층
231: 영역
232: 영역
233: 영역
330: 산화물 반도체층
330a: 산화물 반도체층
330b: 산화물 반도체층
330c: 산화물 반도체층
331: 영역
332: 영역
333: 영역
334: 영역
335: 영역
410: 촬상 동작
420: 데이터 유지 동작
430: 판독 동작
561: 광전 변환층
562: 투광성 도전층
563: 반도체층
564: 반도체층
565: 반도체층
566: 전극
566a: 도전층
566b: 도전층
567: 격벽
600: 실리콘 기판
610: 트랜지스터
620: 트랜지스터
650: 활성층
660: 실리콘 기판
810: 패키지 기판
811: 패키지 기판
820: 커버 유리
821: 렌즈 커버
830: 접착제
835: 렌즈
840: 범프
841: 랜드
850: 이미지 센서 칩
851: 이미지 센서 칩
860: 전극 패드
861: 전극 패드
870: 와이어
871: 와이어
880: 관통 구멍
885: 랜드
890: IC 칩
931: 하우징
932: 표시부
933: 리스트 밴드
935: 버튼
936: 용두
939: 카메라
951: 하우징
952: 렌즈
953: 지지부
961: 하우징
962: 셔터 버튼
963: 마이크로폰
965: 렌즈
967: 발광부
971: 하우징
972: 하우징
973: 표시부
974: 조작 키
975: 렌즈
976: 접속부
991: 감시 카메라
992: 표시 장치
993: 기억 장치
1100: 층
1200: 층
1400: 층
1500: 회절 격자
1600: 층
2500: 절연층
2510: 차광층
2520: 유기 수지층
2530: 컬러 필터
2530a: 컬러 필터
2530b: 컬러 필터
2530c: 컬러 필터
2540: 마이크로 렌즈 어레이
2550: 광학 변환층
2560: 절연층
21: 화소 어레이
22: 회로
23: 회로
24: 회로
25: 회로
26: 회로
27: 회로
28: 회로
29: 회로
31: 버퍼 회로
32: 인버터 회로
33: 콤퍼레이터 회로
34: 카운터 회로
35: 기판
41: 트랜지스터
42: 트랜지스터
43: 트랜지스터
44: 트랜지스터
45: 트랜지스터
46: 트랜지스터
47: 트랜지스터
48: 트랜지스터
49: 트랜지스터
50: 트랜지스터
51: 트랜지스터
52: 트랜지스터
53: 트랜지스터
54: 트랜지스터
55: 트랜지스터
56: 트랜지스터
61: 배선
62: 배선
63: 배선
71: 배선
72: 배선
73: 배선
74: 배선
75: 배선
80: 절연층
81: 도전체
82: 절연층
82a: 절연층
82b: 절연층
83: 절연층
87: 배선
87a: 도전층
87b: 도전층
88: 배선
90: 배선
91: 배선
93: 배선
94: 배선
95: 배선
101: 트랜지스터
102: 트랜지스터
103: 트랜지스터
104: 트랜지스터
105: 트랜지스터
106: 트랜지스터
107: 트랜지스터
108: 트랜지스터
109: 트랜지스터
110: 트랜지스터
111: 트랜지스터
112: 트랜지스터
113: 트랜지스터
115: 기판
120: 절연층
130: 산화물 반도체층
130a: 산화물 반도체층
130b: 산화물 반도체층
130c: 산화물 반도체층
140: 도전층
141: 도전층
142: 도전층
150: 도전층
151: 도전층
152: 도전층
160: 절연층
170: 도전층
171: 도전층
172: 도전층
173: 도전층
175: 절연층
180: 절연층
190: 절연층
231: 영역
232: 영역
233: 영역
330: 산화물 반도체층
330a: 산화물 반도체층
330b: 산화물 반도체층
330c: 산화물 반도체층
331: 영역
332: 영역
333: 영역
334: 영역
335: 영역
410: 촬상 동작
420: 데이터 유지 동작
430: 판독 동작
561: 광전 변환층
562: 투광성 도전층
563: 반도체층
564: 반도체층
565: 반도체층
566: 전극
566a: 도전층
566b: 도전층
567: 격벽
600: 실리콘 기판
610: 트랜지스터
620: 트랜지스터
650: 활성층
660: 실리콘 기판
810: 패키지 기판
811: 패키지 기판
820: 커버 유리
821: 렌즈 커버
830: 접착제
835: 렌즈
840: 범프
841: 랜드
850: 이미지 센서 칩
851: 이미지 센서 칩
860: 전극 패드
861: 전극 패드
870: 와이어
871: 와이어
880: 관통 구멍
885: 랜드
890: IC 칩
931: 하우징
932: 표시부
933: 리스트 밴드
935: 버튼
936: 용두
939: 카메라
951: 하우징
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953: 지지부
961: 하우징
962: 셔터 버튼
963: 마이크로폰
965: 렌즈
967: 발광부
971: 하우징
972: 하우징
973: 표시부
974: 조작 키
975: 렌즈
976: 접속부
991: 감시 카메라
992: 표시 장치
993: 기억 장치
1100: 층
1200: 층
1400: 층
1500: 회절 격자
1600: 층
2500: 절연층
2510: 차광층
2520: 유기 수지층
2530: 컬러 필터
2530a: 컬러 필터
2530b: 컬러 필터
2530c: 컬러 필터
2540: 마이크로 렌즈 어레이
2550: 광학 변환층
2560: 절연층
Claims (20)
- 촬상 장치에 있어서,
화소;
상기 화소로부터의 아날로그 신호를 디지털 신호로 변환하는 A/D변환 회로;
비교 회로; 및
제 1 모드에서 제 1 주파수로 제 1 카운터-클럭 신호를 생성하고, 제 2 모드에서 제 2 주파수로 제 2 카운터-클럭 신호를 생성하는 클럭 신호 생성 회로를 포함하고,
상기 A/D변환 회로는, 상기 제 1 모드에서 제 1 데이터를 생성하도록 상기 제 1 카운터-클럭 신호로 동작하고, 상기 제 2 모드에서 제 2 데이터를 생성하도록 상기 제 2 카운터-클럭 신호로 동작하고,
상기 제 1 데이터 및 상기 제 2 데이터의 비트 수는 동일하고,
상기 비교 회로는 특정의 화소의 계조(gradation) 데이터 중에서 상기 제 1 데이터의 최상위 비트 데이터와 상기 제 2 데이터의 최하위 비트 데이터를 비교하여, 상기 제 1 데이터와 상기 제 2 데이터 사이의 차분을 검출하는, 촬상 장치. - 삭제
- 제 1 항에 있어서,
상기 화소는 광전 변환 소자를 포함하는, 촬상 장치. - 제 3 항에 있어서,
상기 광전 변환 소자는 제 1 트랜지스터, 및 상기 제 1 트랜지스터 위의 제 2 트랜지스터를 포함하는, 촬상 장치. - 제 4 항에 있어서,
상기 제 2 트랜지스터는 활성층에 산화물 반도체를 포함하는, 촬상 장치. - 제 5 항에 있어서,
상기 제 1 트랜지스터는 활성층에 실리콘을 포함하는, 촬상 장치. - 촬상 장치에 있어서,
화소;
상기 화소로부터의 아날로그 신호를 디지털 신호로 변환하는 제 1 회로;
제 2 회로;
제 1 모드에서 제 1 주파수로 제 1 클럭 신호를 생성하고, 제 2 모드에서 제 2 주파수로 제 2 클럭 신호를 생성하는 제 3 회로; 및
클럭 신호의 주파수를 제어하는 제 4 회로를 포함하고,
상기 제 1 회로는, 상기 제 1 모드에서 제 1 데이터를 생성하도록 상기 제 1 클럭 신호로 동작하고, 상기 제 2 모드에서 제 2 데이터를 생성하도록 상기 제 2 클럭 신호로 동작하고,
상기 제 2 회로는 상기 제 1 데이터와 상기 제 2 데이터 사이의 차분을 검출하고,
상기 제 1 회로는 카운터 회로를 포함하고,
상기 카운터 회로는 출력의 비트 수에 대응하는 수의 출력 단자들을 포함하고,
상기 제 2 회로는,
제 5 회로로서, 제 1 입력 단자, 제 2 입력 단자, 및 제 1 출력 단자를 포함하고, 상기 제 2 입력 단자에 공급된 논리 신호를 유지하고, 상기 제 1 출력 단자로부터 상기 논리 신호를 출력하는 상기 제 5 회로; 및
제 3 입력 단자, 제 4 입력 단자, 및 제 2 출력 단자를 포함하는 제 6 회로를 포함하고,
상기 제 5 회로는 상기 제 1 입력 단자에 공급된 논리 신호에 따라 동작하고,
상기 제 6 회로는, 상기 제 3 입력 단자에 공급된 논리 신호가 상기 제 4 입력 단자에 공급된 논리 신호에 대응하는 경우에는 상기 제 2 출력 단자로부터 제 1 논리 신호를 출력하고, 상기 제 3 입력 단자에 공급된 상기 논리 신호가 상기 제 4 입력 단자에 공급된 상기 논리 신호와 다른 경우에는 상기 제 2 출력 단자로부터 제 2 논리 신호를 출력하고,
상기 제 1 입력 단자는 상기 카운터 회로의 최상위 비트의 상기 출력 단자와 전기적으로 접속되고,
상기 제 1 출력 단자는 상기 제 3 입력 단자와 전기적으로 접속되고,
상기 제 4 입력 단자는 상기 카운터 회로의 상기 최상위 비트보다 하위의 비트의 상기 출력 단자와 전기적으로 접속되고,
상기 제 2 출력 단자는 상기 제 4 회로와 전기적으로 접속되는, 촬상 장치. - 촬상 장치에 있어서,
화소;
상기 화소로부터의 아날로그 신호를 디지털 신호로 변환하는 제 1 회로;
제 2 회로; 및
제 1 모드에서 제 1 주파수로 제 1 클럭 신호를 생성하고, 제 2 모드에서 제 2 주파수로 제 2 클럭 신호를 생성하는 제 3 회로를 포함하고,
상기 제 1 회로는, 상기 제 1 모드에서 제 1 데이터를 생성하도록 상기 제 1 클럭 신호로 동작하고, 상기 제 2 모드에서 제 2 데이터를 생성하도록 상기 제 2 클럭 신호로 동작하고,
상기 제 2 회로는 상기 제 1 데이터와 상기 제 2 데이터 사이의 차분을 검출하고,
상기 제 3 회로는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 및 제 7 회로를 포함하고,
상기 제 1 트랜지스터의 게이트는 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 2 트랜지스터의 게이트는 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽과 전기적으로 접속되고,
상기 제 7 회로는,
제 1 전위를 공급하는 배선과 전기적으로 접속되는 제 5 입력 단자;
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되는 제 6 입력 단자;
상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되는 제 7 입력 단자;
제 8 입력 단자;
상기 제 8 입력 단자에 전기적으로 접속되는 제 3 출력 단자;
인버터 회로;
제 5 트랜지스터; 및
제 6 트랜지스터를 포함하고,
상기 제 3 출력 단자는 상기 제 1 회로에 전기적으로 접속되고,
상기 인버터 회로의 출력 단자는 상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 인버터 회로의 상기 출력 단자는 상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 5 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제 6 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽과 전기적으로 접속되고,
상기 인버터 회로의 전원 전위 입력 단자는 상기 제 5 입력 단자로서 기능하고,
상기 제 5 트랜지스터의 게이트는 상기 제 6 입력 단자로서 기능하고,
상기 제 6 트랜지스터의 게이트는 상기 제 7 입력 단자로서 기능하고,
상기 인버터 회로의 입력 단자는 상기 제 8 입력 단자로서 기능하고,
상기 제 5 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽 및 상기 제 6 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제 3 출력 단자로서 기능하는, 촬상 장치. - 삭제
- 삭제
- 삭제
- 삭제
- 전자 기기에 있어서,
제 1 항 및 제 3 항 내지 제 8 항 중 어느 한 항에 따른 촬상 장치;
표시 장치; 및
기억 장치를 포함하는, 전자 기기. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
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