KR102364879B1 - 촬상 장치 및 전자 기기 - Google Patents

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다카유키 이케다
나오토 구스모토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 3차원적으로 집적화한 촬상 장치를 제공한다. 실리콘을 활성층 또는 활성 영역으로 하는 트랜지스터를 포함하는 제 1 구조물과, 산화물 반도체를 활성층으로 하는 트랜지스터를 포함하는 제 2 구조물 각각을 제작한 후, 제 1 구조물과 제 2 구조물을 접합함으로써, 각각이 갖는 금속층을 접합하여 3차원적으로 집적화한 촬상 장치를 구성한다.

Description

촬상 장치 및 전자 기기{IMAGING DEVICE AND ELECTRONIC DEVICE}
본 발명의 일 형태는 촬상 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태가 속하는 기술분야는, 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 따라서, 본 명세서에서 개시하는 본 발명의 일 형태가 속하는 기술분야의 더 구체적인 예로서는, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 촬상 장치, 이들의 동작 방법, 또는 이들의 제조 방법을 들 수 있다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터, 반도체 회로는 반도체 장치의 일 형태이다. 또한, 기억 장치, 표시 장치, 촬상 장치, 전자 기기는 반도체 장치를 갖는 경우가 있다.
트랜지스터에 적용할 수 있는 반도체 재료로서 산화물 반도체가 주목을 받고 있다. 예를 들어, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
또한, 산화물 반도체를 갖는 트랜지스터를 화소 회로의 일부에 사용하는 구성의 촬상 장치가 특허문헌 3에 개시되어 있다.
또한, 실리콘을 갖는 트랜지스터, 산화물 반도체를 갖는 트랜지스터, 및 결정성 실리콘층을 갖는 포토다이오드를 적층시키는 구성의 촬상 장치가 특허문헌 4에 개시되어 있다.
일본국 특개 2007-123861호 공보 일본국 특개 2007-96055호 공보 일본국 특개 2011-119711호 공보 일본국 특개 2013-243355호 공보
반도체 집적 회로는 고밀도화, 고용량화가 진행되는 한편, 소형화가 요구되고 있어, 2차원적인 집적화로부터 3차원적인 집적화로 바뀌고 있다.
3차원적인 집적화를 하는 데 있어서 제작 공정이 복잡해지는 경우가 있지만, 각 층의 재료 및 설계 규칙 등의 자유도가 높아지기 때문에, 2차원적인 집적화를 할 때에는 제작하기 어려운, 고기능을 갖춘 반도체 집적 회로를 제작할 수 있다.
따라서, 본 발명의 일 형태에서는, 3차원적으로 집적화한 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 화소를 따로따로 구동시킬 수 있는 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 소형화할 수 있는 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 노이즈가 적은 화상을 촬상할 수 있는 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 고속 동작에 적합한 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 해상도가 높은 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 저조도하에서 촬상할 수 있는 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 넓은 온도 범위에서 사용할 수 있는 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 개구율이 높은 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 신뢰성이 높은 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 신규 촬상 장치 등을 제공하는 것을 목적 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없다. 또한, 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 적층 구조를 갖는 촬상 장치에 관한 것이다.
본 발명의 일 형태는 제 1 층, 제 2 층, 제 3 층을 갖는 촬상 장치이고, 제 2 층은 제 1 층과 제 3 층 사이에 제공되고, 제 1 층은 광전 변환 소자를 갖고, 제 2 층은 산화물 반도체를 활성층으로 하는 제 1 트랜지스터, 제 1 절연층, 및 제 1 금속층을 갖고, 제 3 층은 실리콘을 활성층 또는 활성 영역으로 하는 제 2 트랜지스터, 제 2 절연층, 및 제 2 금속층을 갖고, 제 1 금속층 및 제 2 금속층은 주성분이 동일한 금속 원소이고, 제 1 금속층은 제 1 절연층에 매설된 영역을 갖고, 제 2 금속층은 제 2 절연층에 매설된 영역을 갖고, 제 1 금속층은 제 2 금속층과 접합된 영역을 갖고, 제 1 절연층은 제 2 절연층과 접합된 영역을 갖고, 제 1 트랜지스터 및 제 2 트랜지스터는 게이트 전극의 상면이 서로 대향하도록 배치되고, 광전 변환 소자는 제 1 트랜지스터와 전기적으로 접속되고, 제 1 트랜지스터는 제 1 금속층과 전기적으로 접속되고, 제 2 트랜지스터는 제 2 금속층과 전기적으로 접속되어 있는 것을 특징으로 하는 촬상 장치이다.
또한, 제 2 층은 산화물 반도체를 활성층으로 하는 n채널형의 제 3 트랜지스터, 및 제 3 금속층을 갖고, 제 3 층은 실리콘을 활성층 또는 활성 영역으로 하는 p채널형의 제 4 트랜지스터, 및 제 4 금속층을 갖고, 제 3 금속층 및 제 4 금속층은 주성분이 동일한 금속 원소이고, 제 3 금속층은 제 1 절연층에 매설된 영역을 갖고, 제 4 금속층은 제 2 절연층에 매설된 영역을 갖고, 제 3 금속층은 제 4 금속층과 접합된 영역을 갖고, 제 3 트랜지스터 및 제 4 트랜지스터는 게이트 전극의 상면이 서로 대향하도록 배치되고, 제 3 트랜지스터는 제 3 금속층과 전기적으로 접속되고, 제 4 트랜지스터는 제 4 금속층과 전기적으로 접속되어 있는 구성으로 할 수도 있다.
또한, 본 발명의 다른 일 형태는 제 1 층, 제 2 층, 제 3 층을 갖는 촬상 장치이고, 제 2 층은 제 1 층과 제 3 층 사이에 제공되고, 제 1 층은 광전 변환 소자, 제 3 절연층, 및 제 5 금속층을 갖고, 제 2 층은 산화물 반도체를 활성층으로 하는 제 1 트랜지스터, 제 4 절연층, 및 제 6 금속층을 갖고, 제 3 층은 실리콘을 활성층 또는 활성 영역으로 하는 제 2 트랜지스터를 갖고, 제 5 금속층 및 제 6 금속층은 주성분이 동일한 금속 원소이고, 제 5 금속층은 제 3 절연층에 매설된 영역을 갖고, 제 6 금속층은 제 4 절연층에 매설된 영역을 갖고, 제 5 금속층은 제 6 금속층과 접합된 영역을 갖고, 제 3 절연층은 제 4 절연층과 접합된 영역을 갖고, 광전 변환 소자는 제 5 금속층과 전기적으로 접속되고, 제 1 트랜지스터는 제 5 금속층과 전기적으로 접속되고, 제 2 트랜지스터는 제 1 트랜지스터와 전기적으로 접속되어 있는 것을 특징으로 하는 촬상 장치이다.
상기 금속 원소는 Cu, Al, W, 또는 Au인 것이 바람직하다.
산화물 반도체는 In, Zn, M(M은 Al, Ga, Y, 또는 Sn)을 갖는 것이 바람직하다.
본 발명의 일 형태를 사용함으로써, 3차원적으로 집적화한 촬상 장치를 제공할 수 있다. 화소를 따로따로 구동시킬 수 있는 촬상 장치를 제공할 수 있다. 소형화할 수 있는 촬상 장치를 제공할 수 있다. 또는, 노이즈가 적은 화상을 촬상할 수 있는 촬상 장치를 제공할 수 있다. 또는, 고속 동작에 적합한 촬상 장치를 제공할 수 있다. 또는, 해상도가 높은 촬상 장치를 제공할 수 있다. 또는, 저조도하에서 촬상할 수 있는 촬상 장치를 제공할 수 있다. 또는, 넓은 온도 범위에서 사용할 수 있는 촬상 장치를 제공할 수 있다. 또는, 개구율이 높은 촬상 장치를 제공할 수 있다. 또는, 신뢰성이 높은 촬상 장치를 제공할 수 있다. 또는, 신규 촬상 장치 등을 제공할 수 있다.
또한, 본 발명의 일 형태는 이들 효과에 한정되는 것은 아니다. 예를 들어, 본 발명의 일 형태는 경우 또는 상황에 따라, 이들 효과 외의 효과를 갖는 경우도 있다. 또는, 예를 들어, 본 발명의 일 형태는, 경우 또는 상황에 따라, 이들 효과를 갖지 않는 경우도 있다.
도 1은 촬상 장치의 화소를 설명하기 위한 도면 및 회로도.
도 2는 촬상 장치의 화소를 설명하기 위한 도면.
도 3은 촬상 장치의 구성을 설명하기 위한 단면도.
도 4는 촬상 장치의 구성을 설명하기 위한 단면도.
도 5는 촬상 장치의 구성을 설명하기 위한 단면도.
도 6은 광전 변환 소자의 접속 형태를 설명하기 위한 단면도.
도 7은 광전 변환 소자의 접속 형태를 설명하기 위한 단면도.
도 8은 촬상 장치의 구성을 설명하기 위한 단면도 및 광전 변환 소자의 접속 형태를 설명하기 위한 단면도.
도 9는 촬상 장치의 구성을 설명하기 위한 단면도.
도 10은 촬상 장치의 구성을 설명하기 위한 단면도.
도 11은 촬상 장치의 제작 공정을 설명하기 위한 도면.
도 12는 촬상 장치의 제작 공정을 설명하기 위한 도면.
도 13은 촬상 장치의 구성을 설명하기 위한 단면도.
도 14는 촬상 장치의 구성을 설명하기 위한 단면도.
도 15는 촬상 장치를 설명하기 위한 블록 다이어그램, CDS 회로의 회로도, 및 A/D 변환 회로의 블록 다이어그램.
도 16은 촬상 장치의 구성을 설명하기 위한 상면도 및 사시도.
도 17은 촬상 장치의 구성을 설명하기 위한 단면도.
도 18은 촬상 장치의 구성을 설명하기 위한 단면도.
도 19는 촬상 장치의 구성을 설명하기 위한 단면도.
도 20은 화소를 설명하기 위한 회로도.
도 21은 화소를 설명하기 위한 회로도.
도 22는 촬상 장치의 동작을 설명하기 위한 타이밍 차트.
도 23은 화소를 설명하기 위한 회로도.
도 24는 휘어진 촬상 장치를 설명하기 위한 도면.
도 25는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 26은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 27은 트랜지스터의 채널 폭 방향의 단면을 설명하기 위한 도면.
도 28은 트랜지스터의 채널 길이 방향의 단면을 설명하기 위한 도면.
도 29는 반도체층을 설명하기 위한 상면도 및 단면도.
도 30은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 31은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 32는 트랜지스터의 채널 폭 방향의 단면을 설명하기 위한 도면.
도 33은 트랜지스터의 채널 길이 방향의 단면을 설명하기 위한 도면.
도 34는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 35는 트랜지스터를 설명하기 위한 상면도.
도 36은 산화물 반도체의 원자수비의 범위를 설명하기 위한 도면.
도 37은 InMZnO4의 결정을 설명하기 위한 도면.
도 38은 산화물 반도체의 적층 구조에서의 밴드도.
도 39는 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하기 위한 도면, 및 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 도면.
도 40은 CAAC-OS의 단면 TEM 이미지, 및 평면 TEM 이미지 및 그 화상 해석 이미지.
도 41은 nc-OS의 전자 회절 패턴을 나타낸 도면 및 nc-OS의 단면 TEM 이미지.
도 42는 a-like OS의 단면 TEM 이미지.
도 43은 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 나타낸 도면.
도 44는 촬상 장치가 제공된 패키지의 사시도 및 단면도.
도 45는 촬상 장치가 제공된 패키지의 사시도 및 단면도.
도 46은 전자 기기를 설명하기 위한 도면.
도 47은 X선 촬상 패널의 외관 사진 및 X선 촬상 사진.
실시형태에 대하여 도면을 참조하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어나지 않고 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재하는 실시형태의 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 발명의 구성에서, 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면들 사이에서 공통적으로 사용하고, 그 반복되는 설명은 생략하는 경우가 있다. 또한, 도면을 구성하는 같은 요소의 해칭을 상이한 도면들 사이에서 적절히 생략 또는 변경하는 경우도 있다.
또한, 제 1, 제 2로서 붙여지는 서수사는 편의상 사용되는 것이고, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 따라서, 예를 들어, "제 1"를 "제 2" 또는 "제 3" 등으로 적절히 바꿔서 설명할 수 있다. 또한, 본 명세서 등에 기재되어 있는 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
예를 들어, 본 명세서 등에서, "X와 Y가 접속되어 있다"라고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 외의 것도, 도면 또는 문장에 나타낸 것으로 한다.
여기서, X와 Y는, 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)이다.
X와 Y가 직접 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되지 않으며, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 통하지 않고 X와 Y가 접속되어 있는 경우를 들 수 있다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 하나 이상 접속되는 경우를 들 수 있다. 또한, 스위치는 온/오프가 제어되는 기능을 갖는다. 즉, 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 여부를 제어하는 기능을 갖는다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는다. 또한, X와 Y가 전기적으로 접속되어 있는 경우에는, X와 Y가 직접 접속되어 있는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(D/A 변환 회로, A/D 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속되는 경우를 들 수 있다. 또한, 일례로서, X와 Y 사이에 다른 회로가 개재(介在)되어 있어도, X로부터 출력된 신호가 Y에 전달되는 경우에는, X와 Y는 기능적으로 접속되어 있는 것으로 한다. 또한, X와 Y가 기능적으로 접속되어 있는 경우에는, X와 Y가 직접 접속되어 있는 경우와, X와 Y가 전기적으로 접속되어 있는 경우를 포함하는 것으로 한다.
또한, "X와 Y가 전기적으로 접속되어 있다"라고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하여 접속되어 있는 경우)와, X와 Y가 기능적으로 접속되어 있는 경우(즉, X와 Y가 다른 회로를 개재하여 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되어 있는 경우(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하지 않고 접속되어 있는 경우)가, 본 명세서 등에 기재되어 있는 것으로 한다. 즉, "전기적으로 접속되어 있다"라고 명시적으로 기재되어 있는 경우에는 단순히 "접속되어 있다"라고만 명시적으로 기재되어 있는 경우와 같은 내용이 본 명세서 등에 기재되어 있는 것으로 한다.
또한, 예를 들어, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되어 있는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고 Z1의 다른 일부가 X와 직접 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고 Z2의 다른 일부가 Y와 직접 접속되어 있는 경우에는, 이하와 같이 표현할 수 있다.
예를 들어, "X와 Y와 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속되어 있다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속되어 있다"라고 표현할 수 있다. 또는, "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 접속되어 있다"라고 표현할 수 있다. 이들의 예와 같은 표현 방법을 사용하여, 회로 구성에서의 접속의 순서에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다.
또는, 다른 표현 방법으로서, 예를 들어, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하여 X와 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, 상기 제 1 접속 경로는 Z1을 통한 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y와 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않고, 상기 제 3 접속 경로는 Z2를 통한 경로이다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로에 의하여 Z1을 통하여 X와 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 갖고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로에 의하여 Z2를 통하여 Y와 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않는다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 전기적 경로에 의하여 Z1을 통하여 X와 전기적으로 접속되고, 상기 제 1 전기적 경로는 제 2 전기적 경로를 갖지 않고, 상기 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 전기적 경로에 의하여 Z2를 통하여 Y와 전기적으로 접속되고, 상기 제 3 전기적 경로는 제 4 전기적 경로를 갖지 않고, 상기 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)로의 전기적 경로이다"라고 표현할 수 있다. 이들의 예와 같은 표현 방법을 사용하여, 회로 구성에서의 접속 경로에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다.
또한, 이들의 표현 방법은 일례이며, 이들의 표현 방법에 한정되지 않는다. 여기서, X, Y, Z1, 및 Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층 등)인 것으로 한다.
또한, 회로도에서는 독립되어 있는 구성 요소들이 전기적으로 접속되어 있는 것처럼 도시되어 있어도, 하나의 구성 요소가 복수의 구성 요소의 기능도 갖는 경우가 있다. 예를 들어, 배선의 일부가 전극으로서도 기능하는 경우에는, 하나의 도전막이 배선 및 전극 양쪽의 구성 요소의 기능을 갖고 있다. 따라서, 본 명세서에서 "전기적으로 접속"이란, 이와 같이, 하나의 도전막이 복수의 구성 요소의 기능을 갖는 경우도 그 범주에 포함된다.
또한, "막"이라는 용어와 "층"이라는 용어는 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또는, 예를 들어, "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
또한, 일반적으로 전위(전압)는 상대적인 것이며, 기준의 전위에 대한 상대적인 크기에 따라 크기가 결정된다. 따라서, "접지", "GND", "그라운드" 등이라고 기재되어 있는 경우에도, 전위는 반드시 0V로 한정되는 것은 아니다. 예를 들어, 회로에서 가장 낮은 전위를 기준으로 하여, "접지"나 "GND"를 정의하는 경우도 있다. 또는, 회로에서 중간 정도의 전위를 기준으로 하여, "접지"나 "GND"를 정의하는 경우도 있다. 그 경우에는, 그 전위를 기준으로 하여, 양의 전위와 음의 전위가 규정된다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 촬상 장치에 대하여 도면을 참조하여 설명한다.
본 발명의 일 형태는 제 1 구조물, 제 2 구조물을 각각 제작한 후에, 제 1 구조물과 제 2 구조물을 접합함으로써, 각각이 갖는 금속층을 접합하여 3차원적으로 집적화한 촬상 장치의 구성 및 제작 방법이다.
제 1 구조물은 실리콘을 활성층 또는 활성 영역으로 하는 트랜지스터와, 상기 트랜지스터와 전기적으로 접속되는 제 1 금속층과, 제 1 절연층을 포함하는 구성으로 할 수 있다.
제 2 구조물은 광전 변환 소자와, 산화물 반도체를 활성층으로 하는 트랜지스터와, 상기 트랜지스터와 전기적으로 접속되는 제 2 금속층과, 제 2 절연층을 포함하는 구성으로 할 수 있다.
또는, 제 1 구조물은 실리콘을 활성층 또는 활성 영역으로 하는 제 1 트랜지스터와, 산화물 반도체를 활성층으로 하는 제 2 트랜지스터와, 제 2 트랜지스터와 전기적으로 접속되는 제 3 금속층과, 제 3 절연층을 포함하는 구성으로 하고, 제 2 구조물은 광전 변환 소자와, 상기 광전 변환 소자와 전기적으로 접속되는 제 4 금속층과, 제 4 절연층을 포함하는 구성으로 하여도 좋다.
또한, 제 1 구조물, 제 2 구조물, 및 제 3 구조물을 접합시킨 구성으로 할 수도 있다.
이 경우, 제 1 구조물은 실리콘을 활성층 또는 활성 영역으로 하는 트랜지스터와, 상기 트랜지스터와 전기적으로 접속되는 제 1 금속층과, 제 1 절연층을 포함하는 구성으로 할 수 있다. 제 2 구조물은 산화물 반도체를 활성층으로 하는 트랜지스터와, 상기 트랜지스터와 전기적으로 접속되는 제 2 금속층과, 제 3 금속층과, 제 2 절연층과, 제 3 절연층을 포함하는 구성으로 할 수 있다. 제 3 구조물은 광전 변환 소자와, 상기 광전 변환 소자와 전기적으로 접속되는 제 4 금속층과, 제 4 절연층을 포함하는 구성으로 할 수 있다.
상기 산화물 반도체를 활성층으로 하는 트랜지스터는 오프 전류가 작고, 촬상 장치의 화소 내에 데이터를 유지하는 메모리를 쉽게 구성할 수 있다.
도 1의 (A)는 본 발명의 일 형태에 따른 촬상 장치가 갖는 화소(20)의 단면의 모식도이고, 도 1의 (B)는 화소(20)의 회로도이다. 또한, 도 1의 (A), (B) 등에는 트랜지스터가 n채널형인 경우의 예를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않고, 일부의 트랜지스터를 p채널형 트랜지스터로 치환하여도 좋다.
화소(20)에서, 광전 변환 소자(PD)의 한쪽 전극은 트랜지스터(41)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(41)의 소스 및 드레인 중 다른 쪽은 트랜지스터(42)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(41)의 소스 및 드레인 중 다른 쪽은 트랜지스터(43)의 게이트에 전기적으로 접속된다. 트랜지스터(43)의 소스 및 드레인 중 한쪽은 트랜지스터(44)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다.
여기서, 트랜지스터(41)의 소스 및 드레인 중 다른 쪽, 트랜지스터(42)의 소스 및 드레인 중 한쪽, 트랜지스터(43)의 게이트가 접속되는 노드(FD)를 전하 검출부로 한다. 또한, 도 20의 (A)에 도시된 바와 같이, 노드(FD)에 용량 소자가 접속되는 구성이어도 좋다.
도 1의 (A), (B)에서, 광전 변환 소자(PD)의 다른 쪽 전극은 배선(71)(VPD)과 전기적으로 접속된다. 트랜지스터(42)의 소스 및 드레인 중 다른 쪽은 배선(72)(VRS)과 전기적으로 접속된다. 트랜지스터(43)의 소스 및 드레인 중 다른 쪽은 배선(73)(VPI)과 전기적으로 접속된다. 트랜지스터(44)의 소스 및 드레인 중 다른 쪽은 배선(91)(OUT1)과 전기적으로 접속된다.
또한, 도 1의 (A), (B)에 도시된 요소(트랜지스터, 광전 변환 소자 등)와 배선의 접속 형태는 일례이며, 각각의 요소가 상이한 배선과 전기적으로 접속되는 경우나, 복수의 요소가 동일한 배선과 전기적으로 접속되는 경우도 있다.
배선(71)(VPD), 배선(72)(VRS), 및 배선(73)(VPI)은 전원선으로서의 기능을 가질 수 있다. 예를 들어, 배선(71)(VPD)은 저전위 전원선으로서 기능시킬 수 있다. 배선(72)(VRS) 및 배선(73)(VPI)은 고전위 전원선으로서 기능시킬 수 있다.
트랜지스터(41)의 게이트는 배선(61)(TX)과 전기적으로 접속된다. 트랜지스터(42)의 게이트는 배선(62)(RS)과 전기적으로 접속된다. 트랜지스터(44)의 게이트는 배선(63)(SE)과 전기적으로 접속된다.
배선(61)(TX), 배선(62)(RS), 및 배선(63)(SE)은 각각이 접속되는 트랜지스터의 도통을 제어하는 신호선으로서 기능시킬 수 있다.
트랜지스터(41)는 광전 변환 소자(PD)의 음극의 전위를 노드(FD)에 전송하기 위한 트랜지스터로서 기능시킬 수 있다. 트랜지스터(42)는 노드(FD)의 전위를 리셋하기 위한 트랜지스터로서 기능시킬 수 있다. 트랜지스터(43)는 노드(FD)의 전위에 대응한 출력을 수행하기 위한 트랜지스터로서 기능시킬 수 있다. 트랜지스터(44)는 화소(20)를 선택하기 위한 트랜지스터로서 기능시킬 수 있다.
또한, 상술한 화소(20)의 구성은 일례이며, 일부의 회로, 일부의 트랜지스터, 일부의 용량 소자, 또는 일부의 배선 등이 포함되지 않는 경우도 있다. 또는, 상술한 구성에 포함되지 않는 회로, 트랜지스터, 용량 소자, 배선 등이 포함되는 경우도 있다. 또한, 일부의 배선의 접속 형태가 상술한 구성과 상이한 경우도 있다.
본 발명의 일 형태에 따른 촬상 장치는 도 1의 (A)에 도시된 바와 같이, 층(1100), 층(1200), 및 층(1300)을 갖는다.
층(1100)은 광전 변환 소자(PD)를 갖는 구성으로 할 수 있다. 광전 변환 소자(PD)에는, 예를 들어, 2개의 단자를 갖는 포토다이오드를 사용할 수 있다. 상기 포토다이오드로서는, 단결정 실리콘 기판을 사용한 pn형 포토다이오드, 비정질 실리콘 박막, 미결정 실리콘 박막, 또는 다결정 실리콘 박막을 사용한 pin형 포토다이오드, 셀레늄 또는 셀레늄의 화합물, 또는 유기 화합물을 사용한 포토다이오드 등을 사용할 수 있다.
층(1200)은 트랜지스터(41) 및 트랜지스터(42)를 갖는 구성으로 할 수 있다. 트랜지스터(41) 및 트랜지스터(42)로서는, 산화물 반도체를 활성층으로 하는 트랜지스터(이하, OS 트랜지스터)를 사용하는 것이 바람직하다. 또한, 층(1200)은 트랜지스터(41)의 소스 및 드레인 중 한쪽 및 트랜지스터(42)의 소스 및 드레인 중 한쪽과 전기적으로 접속되는 금속층(401b)을 갖는다.
OS 트랜지스터는 매우 낮은 오프 전류 특성을 갖는다. 따라서, 트랜지스터(41) 및 트랜지스터(42)의 낮은 오프 전류 특성에 의하여, 노드(FD)에서 전하를 유지할 수 있는 기간을 매우 길게 할 수 있다. 따라서, 회로 구성이나 동작 방법을 복잡하게 하지 않고, 모든 화소에서 동시에 전하의 축적 동작을 수행하는 글로벌 셔터 방식을 적용할 수 있다. 또한, 본 발명의 일 형태에 따른 촬상 장치는 롤링 셔터 방식으로 동작시킬 수도 있다.
OS 트랜지스터는 실리콘을 활성 영역 또는 활성층에 사용한 트랜지스터(이하, Si 트랜지스터)보다 전기 특성 변동의 온도 의존성이 작기 때문에, 매우 넓은 온도 범위에서 사용할 수 있다. 따라서, OS 트랜지스터를 갖는 촬상 장치 및 반도체 장치는 자동차, 항공기, 우주선 등에도 탑재하기 적합하다.
또한, OS 트랜지스터는 Si 트랜지스터보다 드레인 내압이 높은 특성을 갖는다. 셀레늄계 재료를 광전 변환층에 사용한 광전 변환 소자에서는, 애벌란시 증배를 이용하기 위하여 비교적 높은 전압(예를 들어, 10V 이상)을 인가하여 동작시키는 것이 바람직하다. 따라서, 셀레늄계 재료를 광전 변환층에 사용한 광전 변환 소자를 OS 트랜지스터와 조합함으로써, 신뢰성이 높은 촬상 장치로 할 수 있다.
층(1300)은 트랜지스터(43) 및 트랜지스터(44)를 갖는 구성으로 할 수 있다. 트랜지스터(43), 트랜지스터(44)에는, 실리콘을 활성층 또는 활성 영역으로 하는 트랜지스터를 사용하는 것이 바람직하다. 실리콘을 활성층 또는 활성 영역으로 하는 트랜지스터는 온 전류가 크고, 노드(FD)의 전위를 효율적으로 증폭할 수 있다. 또한, 층(1200)은 트랜지스터(44)의 게이트와 전기적으로 접속되는 금속층(401a)을 갖는다.
도 1의 (A)에 도시된 바와 같이, 금속층(401a) 및 금속층(401b)은 각각이 직접 접촉하는 위치에 제공되고, 금속층(401a) 및 금속층(401b)은 도통하는 접속부(401)를 갖는 구성으로 한다.
또한, 본 발명의 일 형태에 따른 촬상 장치는 도 2의 (A)에 도시된 구성을 가져도 좋다.
도 2의 (A)에 도시된 구성에서는, 층(1100)은 광전 변환 소자(PD)와, 광전 변환 소자(PD)의 한쪽 전극과 전기적으로 접속되는 금속층(402b)과, 광전 변환 소자(PD)의 다른 쪽 전극과 전기적으로 접속되는 금속층(403b)을 갖는다. 또한, 금속층(403b)은 층(1100)에 제공되지 않아도 된다.
층(1200)은 트랜지스터(41)와, 트랜지스터(42)와, 트랜지스터(41)의 소스 및 드레인 중 한쪽과 전기적으로 접속되는 금속층(402a)과, 배선(71)과 전기적으로 접속되는 금속층(403a)을 갖는다. 또한, 배선(71) 및 금속층(403a)은 층(1200)에 제공되지 않아도 된다.
층(1300)은 트랜지스터(43) 및 트랜지스터(44)를 갖는다.
도 2의 (A)에 도시된 바와 같이, 금속층(402a) 및 금속층(402b)은 각각이 직접 접촉하는 위치에 제공되고, 금속층(402a) 및 금속층(402b)은 도통하는 접속부(402)를 갖는 구성으로 한다. 또한, 금속층(403a) 및 금속층(403b)은 각각이 직접 접촉하는 위치에 제공되고, 금속층(403a) 및 금속층(403b)은 도통하는 접속부(403)를 갖는 구성으로 한다.
또한, 본 발명의 일 형태에 따른 촬상 장치는 도 2의 (B)에 도시된 구성을 가져도 좋다.
도 2의 (B)에 도시된 구성에서는, 층(1100)은 광전 변환 소자(PD)와, 광전 변환 소자(PD)의 한쪽 전극과 전기적으로 접속되는 금속층(402b)과, 광전 변환 소자(PD)의 다른 쪽 전극과 전기적으로 접속되는 금속층(403b)을 갖는다. 또한, 금속층(403b)은 층(1100)에 제공되지 않아도 된다.
층(1200)은 트랜지스터(41)와, 트랜지스터(42)와, 트랜지스터(41)의 소스 및 드레인 중 한쪽과 전기적으로 접속되는 금속층(402a)과, 배선(71)과 전기적으로 접속되는 금속층(403a)과, 트랜지스터(41)의 소스 및 드레인 중 한쪽 및 트랜지스터(42)의 소스 및 드레인 중 한쪽과 전기적으로 접속되는 금속층(401b)을 갖는다. 또한, 배선(71) 및 금속층(403a)은 층(1200)에 제공되지 않아도 된다.
층(1300)은 트랜지스터(43)와, 트랜지스터(44)와, 트랜지스터(43)의 게이트와 전기적으로 접속되는 금속층(401a)을 갖는다.
도 2의 (B)에 도시된 바와 같이, 금속층(402a) 및 금속층(402b)은 각각이 직접 접촉하는 위치에 제공되고, 금속층(402a) 및 금속층(402b)은 도통하는 접속부(402)를 갖는 구성으로 한다. 또한, 금속층(403a) 및 금속층(403b)은 각각이 직접 접촉하는 위치에 제공되고, 금속층(403a) 및 금속층(403b)은 도통하는 접속부(403)를 갖는 구성으로 한다. 또한, 금속층(401a) 및 금속층(401b)은 각각이 직접 접촉하는 위치에 제공되고, 금속층(401a) 및 금속층(401b)은 도통하는 접속부(401)를 갖는 구성으로 한다.
도 3의 (A), (B), (C)는 도 1의 (A)에 대응하는 화소(20)의 구체적인 구성을 설명하기 위한 도면이다. 도 3의 (A)는 트랜지스터(41), 트랜지스터(42), 트랜지스터(43), 트랜지스터(44)의 채널 길이 방향을 나타내는 단면도이다. 도 3의 (B)는 도 3의 (A)에서의 일점쇄선 X1-X2를 따라 자른 단면도이고, 트랜지스터(41)의 채널 폭 방향의 단면을 도시한 것이다. 도 3의 (C)는 도 3의 (A)에서의 일점쇄선 Y1-Y2를 따라 자른 단면도이고, 트랜지스터(42)의 채널 폭 방향의 단면을 도시한 것이다.
본 실시형태에서 설명하는 단면도에서는, 배선, 전극, 금속층, 및 콘택트 플러그(도전체(82))를 별개의 요소로서 도시하였지만, 이들이 전기적으로 접속되어 있는 경우에는, 하나의 요소로서 제공되는 경우도 있다. 또한, 배선, 전극, 및 금속층 등의 요소가 도전체(82)를 통하여 접속되는 형태는 일례이며, 각 요소가 도전체(82)를 통하지 않고 직접 접속되는 경우도 있다.
트랜지스터 등의 각 요소 위에는 보호막, 층간 절연막, 또는 평탄화막으로서의 기능을 갖는 절연층(81a) 내지 절연층(81j) 등이 제공된다. 예를 들어, 절연층(81a) 내지 절연층(81j)에는 산화 실리콘막, 산화 질화 실리콘막 등의 무기 절연막을 사용할 수 있다. 또는, 아크릴 수지, 폴리이미드 수지 등의 유기 절연막 등을 사용하여도 좋다. 절연층(81a) 내지 절연층(81j) 등의 상면은 필요에 따라 CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리가 수행되는 것이 바람직하다.
또한, 도면에 도시된 배선 등의 일부가 제공되지 않는 경우나, 도면에 도시되지 않은 배선이나 트랜지스터 등이 각 층에 포함되는 경우도 있다. 또한, 도면에 도시되지 않은 층이 포함되는 경우도 있다. 또한, 도면에 도시된 층의 일부가 포함되지 않는 경우도 있다.
OS 트랜지스터가 형성되는 영역과 Si 디바이스(Si 트랜지스터 또는 Si 포토다이오드)가 형성되는 영역 사이에는 절연층(80a), 절연층(80b)이 제공된다.
트랜지스터(43), 트랜지스터(44)의 활성 영역 근방에 제공되는 절연층 내의 수소는 실리콘의 댕글링 본드를 종단한다. 따라서, 상기 수소는 트랜지스터(43), 트랜지스터(44)의 신뢰성을 향상시키는 효과가 있다. 한편, 트랜지스터(41), 트랜지스터(42)의 활성층인 산화물 반도체층의 근방에 제공되는 절연층 내의 수소는 산화물 반도체층 내에 캐리어를 생성하는 요인 중 하나가 된다. 그러므로, 상기 수소는 트랜지스터(41), 트랜지스터(42)의 신뢰성을 저하시키는 요인이 되는 경우가 있다. 따라서, Si 트랜지스터를 갖는 한쪽 층과 OS 트랜지스터를 갖는 다른 쪽 층을 적층하는 경우, 이들 사이에 수소의 확산을 방지하는 기능을 갖는 절연층(80b)을 제공하는 것이 바람직하다. 절연층(80b)에 의하여 수소를 한쪽 층에 가둠으로써 트랜지스터(43), 트랜지스터(44)의 신뢰성을 향상시킬 수 있다. 또한, 한쪽 층으로부터 다른 쪽 층으로의 수소의 확산이 억제됨으로써 트랜지스터(41), 트랜지스터(42)의 신뢰성도 향상시킬 수 있다. 또한, 상기와 같은 이유로, Si 포토다이오드를 갖는 한쪽 층과 OS 트랜지스터를 갖는 다른 쪽 층 사이에 수소의 확산을 방지하는 기능을 갖는 절연층(80a)을 제공하는 것이 바람직하다.
절연층(80a), 절연층(80b)으로서는, 예를 들어, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 사용할 수 있다.
도 3의 (A)에서, 층(1100)이 갖는 광전 변환 소자(PD)는 단결정 실리콘 기판을 사용한 pn형 포토다이오드를 나타낸다. 상기 광전 변환 소자(PD)는 p+영역(620), p-영역(630), n형 영역(640), p+영역(650)을 갖는 구성으로 할 수 있다.
n형 영역(640)은 금속층(405)과 전기적으로 접속된다. 또한, p+영역(650)은 금속층(406)과 전기적으로 접속된다. 금속층(405) 및 금속층(406)은 절연층(81g)을 관통하여 제공된다.
층(1200)에는 OS 트랜지스터인 트랜지스터(41) 및 트랜지스터(42)가 제공된다. 트랜지스터(41), 트랜지스터(42)가 모두 백 게이트를 갖는 구성을 도시하였지만, 일부의 트랜지스터, 예를 들어, 트랜지스터(41)만이 백 게이트를 갖는 형태이어도 좋다. 상기 백 게이트는 도 3의 (B)에 도시된 바와 같이 대향하도록 제공되는 트랜지스터의 프런트 게이트와 전기적으로 접속되는 경우가 있다. 또는, 프런트 게이트와 상이한 고정 전위를 상기 백 게이트에 공급할 수 있는 구성으로 하여도 좋다.
금속층(401b)은 절연층(81d)에 매설된 영역을 갖도록 제공되고, 도전층 및 도전체(82) 등을 통하여 트랜지스터(41)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(42)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 또한, 트랜지스터(41)의 소스 및 드레인 중 한쪽은 도전체(82) 및 도전층 등을 통하여 금속층(405)과 전기적으로 접속된다. 또한, 배선(71)은 도전체(82)를 통하여 금속층(406)과 전기적으로 접속된다.
층(1300)에는, Si 트랜지스터인 트랜지스터(43) 및 트랜지스터(44)가 제공된다. 도 3의 (A)에는, 트랜지스터(43), 트랜지스터(44)가 FIN형의 구성을 갖는 예를 도시하였지만, 도 4의 (A)에 도시된 바와 같이 플레이너형이어도 좋다. 또는, 도 4의 (B)에 도시된 바와 같이, 실리콘 박막의 활성층(660)을 갖는 트랜지스터이어도 좋다. 활성층(660)은 다결정 실리콘이나 SOI(Silicon on Insulator)의 단결정 실리콘을 사용하여 형성될 수 있다.
금속층(401a)은 절연층(81c)에 매설된 영역을 갖도록 제공되고, 도전층 및 도전체(82) 등을 통하여 트랜지스터(43)의 게이트와 전기적으로 접속된다.
여기서, 금속층(401a) 및 금속층(401b)에는 주성분이 동일한 금속 원소가 사용되는 것이 바람직하다. 또한, 절연층(81c) 및 절연층(81d)은 동일한 성분으로 구성되어 있는 것이 바람직하다.
예를 들어, 금속층(401a) 및 금속층(401b)에는, Cu, Al, Sn, Zn, W, Ag, Pt, 또는 Au 등을 사용할 수 있다. 접합하기 쉽다는 이유로, 바람직하게는 Cu, Al, W, 또는 Au를 사용한다. 또한, 절연층(81c) 및 절연층(81d)에는, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 질화 타이타늄 등을 사용할 수 있다.
금속층(401a) 및 금속층(401b) 각각에 상술한 바와 같은 금속 재료를 사용하고, 절연층(81c) 및 절연층(81d) 각각에 상술한 바와 같은 금속 재료를 사용함으로써, 도 3에 도시된 접합 위치 a에서 접합 공정을 수행할 수 있다. 상기 접합 공정에 의하여, 금속층(401a)과 금속층(401b)의 전기적인 접속을 얻을 수 있다. 또한, 절연층(81c)과 절연층(81d)의 기계적인 강도를 갖는 접속을 얻을 수 있다.
금속층끼리를 접합하기 위해서는, 표면의 산화막 및 불순물의 흡착층 등을 스퍼터링 처리 등에 의하여 제거하고, 세정화 및 활성화한 표면끼리를 접촉시켜 접합하는 표면 활성화 접합법을 사용할 수 있다. 또는, 온도와 압력을 병용하여 표면끼리를 접합하는 확산 접합법 등을 사용할 수 있다. 표면 활성화 접합법 및 확산 접합법은 모두 원자 레벨로 결합되기 때문에, 전기적으로 또한 기계적으로도 우수한 접합을 얻을 수 있다.
또한, 절연층끼리를 접합하기 위해서는, 연마 등에 의하여 높은 평탄성을 얻은 후에, 산소 플라스마 등으로 친수성 처리를 수행한 표면끼리를 접합시켜 일시적으로 접합하고, 가열 처리에 의한 탈수로 제대로 접합하는 친수성 접합법 등을 사용할 수 있다. 친수성 접합법의 사용에 의해서도 원자 레벨로 결합되기 때문에, 기계적으로 우수한 접합을 얻을 수 있다.
층(1300)과 층(1200)을 접합시키는 경우, 각각의 접합면에는 절연층과 금속층이 혼재되기 때문에, 예를 들어, 표면 활성화 접합법 및 친수성 접합법을 조합하여 수행하면 좋다.
예를 들어, 연마 후에 표면을 세정화하고, 금속층의 표면에 산화 방지 처리를 수행하고 나서, 친수성 처리를 수행하여 접합하는 방법 등을 사용할 수 있다. 또한, 금속층의 표면을 Au 등의 난(難)산화성 금속으로 하여 친수성 처리를 수행하여도 좋다. 또한, 상술한 방법 외의 접합 방법을 사용하여도 좋다.
접합법은 각 디바이스가 완성된 후에 수행되기 때문에, OS 트랜지스터 및 Si 트랜지스터를 각각에 최적인 공정을 사용하여 제작할 수 있다. 따라서, 각 트랜지스터의 전기 특성 및 신뢰성을 높일 수 있다. 또한, 접합은 각 톱 게이트형 트랜지스터를 완성시킨 후에 수행되기 때문에, OS 트랜지스터의 프런트 게이트 전극 및 Si 트랜지스터의 게이트 전극은 상면이 서로 대향하도록 배치된다.
또한, 화소(20)는 도 5에 도시된 적층 구성으로 할 수도 있다. 도 5에 도시된 화소(20)는 도 3의 (A)에 도시된 화소(20)와 층(1100)만이 상이하고, 그 외의 구성은 같다.
도 5에서, 층(1100)이 갖는 광전 변환 소자(PD)는 광전 변환층에 셀레늄을 사용한 포토다이오드를 나타낸다. 상기 광전 변환 소자(PD)는 광전 변환층(561), 투광성 도전층(562), 전극(566), 격벽(567), 배선(571)을 갖는 구성으로 할 수 있다.
전극(566)은 금속층(405)과 전기적으로 접속된다. 또한, 투광성 도전층(562)은 배선(571)을 통하여 금속층(406)과 전기적으로 접속된다. 금속층(405) 및 금속층(406)은 절연층(81g)을 관통하여 제공된다.
도 5에는 셀레늄계 재료를 광전 변환층(561)에 사용한 형태를 도시하였다. 셀레늄계 재료를 사용한 광전 변환 소자(PD)는 가시광에 대한 외부 양자 효율이 높은 특성을 갖는다. 또한, 셀레늄계 재료는 광 흡수 계수가 높기 때문에, 광전 변환층(561)을 얇게 하기 쉽다는 이점이 있다. 셀레늄계 재료를 사용한 광전 변환 소자(PD)는 애벌란시 증배에 의하여 증폭이 큰 고감도 센서로 할 수 있다. 즉, 셀레늄계 재료를 광전 변환층(561)에 사용함으로써, 화소 면적이 축소하더라도 충분한 광 전류를 얻을 수 있다. 따라서, 셀레늄계 재료를 사용한 광전 변환 소자(PD)는 저조도 환경에서의 촬상에도 적합하다고 할 수 있다.
셀레늄계 재료로서는, 비정질 셀레늄 또는 결정 셀레늄을 사용할 수 있다. 결정 셀레늄은 예를 들어, 비정질 셀레늄을 성막한 후에 가열 처리를 수행함으로써 얻을 수 있다. 결정 셀레늄의 결정 입경을 화소 피치보다 작게 함으로써 화소마다의 특성의 편차를 저감시킬 수 있다. 또한, 결정 셀레늄은 비정질 셀레늄보다 가시광에 대한 분광 감도나 광 흡수 계수가 높은 특성을 갖는다.
도 5에는, 광전 변환층(561)을 단층으로서 도시하였지만, 도 6의 (A)에 도시된 바와 같이 수광면 측에 정공 주입 저지층(568)으로서 산화 갈륨, 산화 세륨, 또는 In-Ga-Zn 산화물 등을 제공하여도 좋다. 또는, 도 6의 (B)에 도시된 바와 같이, 전극(566) 측에 전자 주입 저지층(569)으로서 산화 니켈 또는 황화 안티모니 등을 제공하여도 좋다. 또는, 도 6의 (C)에 도시된 바와 같이 정공 주입 저지층(568) 및 전자 주입 저지층(569)을 제공하는 구성으로 하여도 좋다.
광전 변환층(561)은 구리, 인듐, 및 셀레늄의 화합물(CIS)을 포함하는 층이어도 좋다. 또는 구리, 인듐, 갈륨, 및 셀레늄의 화합물(CIGS)을 포함하는 층이어도 좋다. CIS 및 CIGS에서는 셀레늄의 단층과 마찬가지로 애벌란시 증배를 이용하는 광전 변환 소자를 형성할 수 있다.
셀레늄계 재료를 사용한 광전 변환 소자(PD)는 예를 들어, 금속 재료 등으로 형성된 전극(566)과 투광성 도전층(562) 사이에 광전 변환층(561)을 갖는 구성으로 할 수 있다. 또한, CIS 및 CIGS는 p형 반도체이고, 접합을 형성하기 위하여 n형 반도체인 황화 카드뮴이나 황화 아연 등을 이와 접촉하도록 제공하여도 좋다.
도 5에서는 투광성 도전층(562)과 배선(571)이 직접 접촉하는 구성으로 하였지만, 도 6의 (D)에 도시된 바와 같이 배선(588)을 개재하여 양쪽이 접촉하는 구성으로 하여도 좋다. 또한, 도 5에서는 광전 변환층(561) 및 투광성 도전층(562)을 화소 회로 사이에서 분리하지 않는 구성으로 하였지만, 도 6의 (E)에 도시된 바와 같이 회로 사이에서 이들을 분리하는 구성으로 하여도 좋다. 또한, 화소 사이에서 전극(566)을 갖지 않는 영역에는 절연체로 이루어진 격벽(567)을 형성함으로써 광전 변환층(561) 및 투광성 도전층(562)에 균열이 생기지 않도록 하는 것이 바람직하지만, 도 7의 (A) 및 (B)에 도시된 바와 같이 격벽(567)을 제공하지 않는 구성으로 하여도 좋다.
또한, 전극(566) 및 배선(571) 등은 다층으로 하여도 좋다. 예를 들어, 도 7의 (C)에 도시된 바와 같이, 전극(566)을 도전층(566a)과 도전층(566b)의 2층으로 하고, 배선(571)을 도전층(571a)과 도전층(571b)의 2층으로 할 수 있다. 도 7의 (C)에 도시된 구성에서는 예를 들어, 도전층(566a) 및 도전층(571a)을 저저항의 금속 등을 선택하여 형성하고, 도전층(566b) 및 도전층(571b)을 광전 변환층(561)과의 콘택트 특성이 좋은 금속 등을 선택하여 형성하면 좋다. 이와 같은 구성으로 함으로써, 광전 변환 소자(PD)의 전기 특성을 향상시킬 수 있다. 또한, 일부 금속은 투광성 도전층(562)과 접촉함으로써 전식(電蝕)을 일으킬 수 있다. 이와 같은 금속을 도전층(571a)에 사용한 경우에도 도전층(571b)을 개재함으로써 전식을 방지할 수 있다.
도전층(566b) 및 도전층(571b)에는 예를 들어, 몰리브데넘이나 텅스텐 등을 사용할 수 있다. 또한, 도전층(566a) 및 도전층(571a)에는 예를 들어, 알루미늄, 타이타늄, 또는 타이타늄 사이에 알루미늄을 끼우는 적층을 사용할 수 있다.
또한, 도 7의 (D)에 도시된 바와 같이, 투광성 도전층(562)과 배선(571)은 도전체(82) 및 배선(588)을 통하여 접속되어도 좋다.
격벽(567)은 무기 절연체나 절연 유기 수지 등을 사용하여 형성할 수 있다. 또한, 격벽(567)은 트랜지스터 등에 대한 차광 및/또는 화소 하나당 수광부의 면적을 확정하기 위하여 흑색 등으로 착색되어 있어도 좋다.
또한, 화소(20)는 도 8의 (A)에 도시된 적층 구성으로 할 수도 있다. 도 8의 (A)에 도시된 화소(20)는, 도 3의 (A)에 도시된 화소(20)와 층(1100)만이 상이하고, 그 외의 구성은 같다.
도 8의 (A)에서 층(1100)이 갖는 광전 변환 소자(PD)는 광전 변환층에 비정질 실리콘막이나 미결정 실리콘막 등을 사용한 pin형 포토다이오드를 나타낸다. 상기 광전 변환 소자(PD)는 n형 반도체층(565), i형 반도체층(564), p형 반도체층(563), 전극(566), 배선(571), 배선(588)을 갖는 구성으로 할 수 있다.
전극(566)은 금속층(405)과 전기적으로 접속된다. 또한, p형 반도체층(563)은 배선(588) 및 배선(571)을 통하여 금속층(406)과 전기적으로 접속된다. 금속층(405) 및 금속층(406)은 절연층(81g)을 관통하여 제공된다.
i형 반도체층(564)에는 비정질 실리콘을 사용하는 것이 바람직하다. 또한, p형 반도체층(563) 및 n형 반도체층(565)에는 각각의 도전형을 부여하는 도펀트를 포함하는 비정질 실리콘 또는 미결정 실리콘 등을 사용할 수 있다. 비정질 실리콘을 광전 변환층으로 하는 포토다이오드는 가시광의 파장 영역에서의 감도가 높고, 미약한 가시광을 검지하기 쉽다.
또한, pin형의 박막 포토다이오드의 형태를 갖는 광전 변환 소자(PD)의 구성, 및 광전 변환 소자(PD) 및 배선의 접속 형태는, 도 8의 (B), (C), (D)에 예시된 것이라도 좋다. 또한, 광전 변환 소자(PD)의 구성, 광전 변환 소자(PD)와 배선의 접속 형태는 이에 한정되지 않고, 다른 형태라도 좋다.
도 8의 (B)는 광전 변환 소자(PD)의 p형 반도체층(563)과 접촉하는 투광성 도전층(562)을 제공한 구성이다. 투광성 도전층(562)은 전극으로서 작용하며, 광전 변환 소자(PD)의 출력 전류를 높일 수 있다.
투광성 도전층(562)에는, 예를 들어, 인듐 주석 산화물, 실리콘을 포함하는 인듐 주석 산화물, 아연을 포함하는 산화 인듐, 산화 아연, 갈륨을 포함하는 산화 아연, 알루미늄을 포함하는 산화 아연, 산화 주석, 플루오린을 포함하는 산화 주석, 안티모니를 포함하는 산화 주석, 그래핀 또는 산화 그래핀 등을 사용할 수 있다. 또한, 투광성 도전층(562)은 단층에 한정되지 않고, 상이한 막의 적층이어도 좋다.
도 8의 (C)는 투광성 도전층(562)과 배선(571)이 도전체(82) 및 배선(588)을 통하여 접속된 구성이다. 또한, 광전 변환 소자(PD)의 p형 반도체층(563)과 배선(571)이 도전체(82) 및 배선(588)을 통하여 접속된 구성으로 할 수도 있다. 또한, 도 8의 (C)에서는 투광성 도전층(562)을 제공하지 않는 구성으로 할 수도 있다.
도 8의 (D)는 광전 변환 소자(PD)를 덮는 절연층(81k)에 p형 반도체층(563)이 노출되는 개구부가 제공되고, 이 개구부를 덮는 투광성 도전층(562)과 배선(571)이 전기적인 접속을 갖는 구성이다.
상술한 셀레늄계 재료나 비정질 실리콘 등을 사용하여 형성한 광전 변환 소자(PD)는 성막 공정, 리소그래피 공정, 에칭 공정 등의 일반적인 반도체 제작 공정을 사용하여 제작할 수 있다. 또한, 셀레늄계 재료는 고저항이고, 도 5에 도시된 바와 같이 광전 변환층(561)을 회로 사이에서 분리하지 않는 구성으로 할 수도 있다. 따라서, 수율이 높고, 저렴하게 제작할 수 있다.
또한, 도 5 및 도 8의 (A)에 도시된 화소(20)가 갖는 광전 변환 소자(PD)는 박막의 적층체이기 때문에, 접합 공정 후에 형성되는 것이 바람직하다.
또한, 화소(20)는 도 9에 도시된 적층 구성으로 할 수도 있다. 도 9에 도시된 화소(20)는 층(1300) 위에 층(1200)을 형성하고, 층(1200)과 별도로 형성한 층(1100)을 접합 위치 b에서 접합시킨 구성을 갖는다. 즉, 금속층의 접합부는 도 3의 (A)의 적층 구성에서는 층(1300)과 층(1200) 사이에 제공되지만, 도 9에 도시된 적층 구성에서는 층(1200)과 층(1100) 사이에 제공된다.
도 9에서 층(1100)이 갖는 광전 변환 소자(PD)는 단결정 실리콘을 사용한 pn형 포토다이오드를 나타낸다. 상기 광전 변환 소자(PD)는 p+영역(620), p-영역(630), n형 영역(640), p+영역(650)을 갖는 구성으로 할 수 있다.
n형 영역(640)은 금속층(402b)과 전기적으로 접속된다. 또한, p+영역(650)은 금속층(403b)과 전기적으로 접속된다. 금속층(405) 및 금속층(406)은 절연층(81g)을 관통하여 제공된다.
층(1200)에는 금속층(402a), 금속층(403a)이 제공된다. 금속층(402a)은 절연층(81h)에 매설된 영역을 갖도록 제공되고, 도전층 및 도전체(82) 등을 통하여 트랜지스터(41)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 또한, 금속층(403a)은 절연층(81h)에 매설된 영역을 갖도록 제공되고, 도전체(82)를 통하여 배선(71)과 전기적으로 접속된다.
층(1300)에는 Si 트랜지스터인 트랜지스터(43) 및 트랜지스터(44)가 제공된다. 트랜지스터(43)의 게이트는 도전층 및 도전체(82) 등을 통하여 트랜지스터(41)의 소스 및 드레인 중 다른 쪽, 및 트랜지스터(42)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다.
또한, 화소(20)는 도 10에 도시된 적층 구성으로 할 수도 있다. 도 10에 도시된 화소(20)는 층(1300), 층(1200), 및 층(1100)을 개별적으로 형성하고, 층(1300)과 층(1200)을 접합 위치 a에서 접합시키고, 층(1200)과 층(1100)을 접합 위치 b에서 접합시키는 구성이다. 즉, 금속층의 접합부가 층(1300)과 층(1200) 사이 및 층(1200)과 층(1100) 사이에 제공된다.
도 10에서, 층(1100)이 갖는 광전 변환 소자(PD)는 단결정 실리콘 기판을 사용한 pn형 포토다이오드를 나타낸다. 상기 광전 변환 소자(PD)는 p+영역(620), p-영역(630), n형 영역(640), p+영역(650)을 갖는 구성으로 할 수 있다.
n형 영역(640)은 금속층(402b)과 전기적으로 접속된다. 또한, p+영역(650)은 금속층(403b)과 전기적으로 접속된다. 금속층(402a) 및 금속층(403b)은 절연층(81g)을 관통하여 제공된다.
층(1200)에는 금속층(401b), 금속층(402a), 금속층(403a)이 제공된다. 금속층(401b)은 절연층(81d)에 매설된 영역을 갖도록 제공되고, 도전층 및 도전체(82) 등을 통하여 트랜지스터(41)의 소스 및 드레인 중 다른 쪽, 및 트랜지스터(42)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 금속층(402a)은 절연층(81g)에 매설된 영역을 갖도록 제공되고, 도전층 및 도전체(82) 등을 통하여 트랜지스터(41)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 또한, 금속층(403a)은 절연층(81g)에 매설된 영역을 갖도록 제공되고, 도전체(82)를 통하여 배선(71)과 전기적으로 접속된다.
층(1300)에는 금속층(401a)이 제공된다. 금속층(401a)은 절연층(81c)에 매설된 영역을 갖도록 제공되고, 도전층 및 도전체(82) 등을 통하여 트랜지스터(41)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다.
도 3의 (A)에 도시된 적층 구성의 제작 방법의 일례를 도 11의 (A1) 내지 (A3)을 참조하여 설명한다.
먼저, 최상층에 절연층(81c) 및 금속층(401a)을 갖는 층(1300)을 제작한다(도 11의 (A1) 참조). 금속층(401a)은 예를 들어, 절연층(81c)에 트랜지스터(43)의 게이트 전극과 전기적으로 접속하는 배선층에 도달하는 관통구멍을 형성하고, CVD법, 도금법 등을 사용하여 상기 관통구멍을 충전하도록 금속층을 제공하고, 표면을 연마하여 불필요한 금속층을 제거함으로써 제작되면 좋다. 또는, CVD법이나 스퍼터링법 등의 성막법을 사용하여 금속층(401a)을 먼저 형성하고, 금속층(401a)을 덮도록 절연층(81c)을 형성하고, 표면을 연마함으로써 금속층(401a)의 상면을 노출시켜도 좋다. 어느 방법에서도 연마에는 CMP(Chemical Mechanical Polishing)법 등을 사용하여 표면 전체를 평탄화시킴으로써 금속층(401a)과 절연층(81c)의 높이 차이가 가능한 한 나지 않는 형상으로 하는 것이 바람직하다.
또한, 광전 변환 소자(PD)를 제작하고, 최상층에 절연층(81d) 및 금속층(401b)을 갖는 층(1200)을 광전 변환 소자(PD) 위에 제작한다.
광전 변환 소자(PD)는, 예를 들어, 단결정 실리콘 기판(670)에 확산법이나 도핑법 등을 사용하여 불순물 영역을 형성함으로써 제작한다. 그리고, 상기 광전 변환 소자(PD) 위에 OS 트랜지스터 등의 각 요소를 전기적으로 접속시켜 형성하고, 최상층에 절연층(81d) 및 금속층(401b)을 형성한다. 금속층(401b)은 금속층(401a)과 마찬가지로 형성할 수 있고, CMP법 등을 사용하여 절연층(81d) 및 금속층(401b)의 표면을 평탄화시킨다.
다음에, 층(1300)의 상기 평탄화시킨 표면 및 층(1200)의 상기 평탄화시킨 표면에, 상술한 접합을 수행하기 전의 처리를 수행한다. 그 후, 금속층(401a)과 금속층(401b)이 접촉하도록 위치를 맞춰서 접합하고, 적절한 처리를 수행하여 이들 양쪽 및 절연층(81c)과 절연층(81d)을 접합시킨다(도 11의 (A2) 참조).
접합이 완료되면, 단결정 실리콘 기판(670)의 불필요한 영역을 연마하고, 광전 변환 소자(PD)의 수광면을 노출시키고, 필요에 따라 절연층 등의 보호막을 형성한다(도 11의 (A3) 참조). 이와 같이 하여, 도 3의 (A)에 도시된 적층 구조가 완성된다.
또한, 단결정 실리콘 기판(670)의 연마는 접합 공정 전 또는 OS 트랜지스터를 형성하기 전에 수행하여도 좋다. 이 경우에는, 박리 가능한 접착제 등을 사용하여 지지 기판을 적절히 제공함으로써 공정을 수행하는 것이 바람직하다.
도 5 및 도 8의 (A)에 도시된 적층 구성의 제작 방법의 일례를 도 11의 (B1) 내지 (B4)를 참조하여 설명한다. 또한, 층(1300)의 제작 방법 및 층(1300)과 층(1200)의 접합 공정은, 상술한 도 3의 (A)에 도시된 화소(20)의 제작 방법을 참조할 수 있다.
먼저, 최상층에 절연층(81c) 및 금속층(401a)을 갖는 층(1300)을 제작한다(도 11의 (B1) 참조).
또한, 유리 기판 또는 반도체 기판 등의 평탄한 지지 기판(1700) 위에 박리층(1800)을 제공하고, 최상층에 절연층(81d) 및 금속층(401b)을 갖는 층(1200)을 박리층(1800) 위에 제작한다.
박리층(1800)은 예를 들어, 텅스텐막과 실리콘 산화막의 적층 등으로 형성할 수 있다. 상기 적층은 열적으로 안정적이고, 트랜지스터의 제작 공정이 종료된 후에 물리적인 힘을 가함으로써, 텅스텐막과 실리콘 산화막의 계면 근방에서 박리를 수행할 수 있다. 또는, 박리층(1800)으로서 폴리이미드막을 사용하여도 좋다. 폴리이미드막을 사용한 경우에는, 투광성 기판을 사용하는 것이 바람직하고, 트랜지스터의 제작 공정이 종료된 후에 투광성 기판 측으로부터 레이저광 등의 광을 조사하여 폴리이미드막을 취약화시켜 박리를 수행할 수 있다. 또는, 열적으로 안정적이고 박리 가능한 접착제 등을 박리층(1800)으로서 사용하여도 좋다.
다음에, 층(1300)과 층(1200)을 접합한다(도 11의 (B2) 참조).
접합이 완료되면, 지지 기판(1700)으로부터 층(1300)과 층(1200)의 적층체를 박리한다. 이때, 층(1200)의 표면에 박리층의 일부가 잔존하는 경우에는, 세정이나 에칭 등에 의하여 그것을 제거하여, 금속층(405) 및 금속층(406)의 표면을 노출시킨다(도 11의 (B3), 도 3의 (A) 참조).
그리고, 층(1200) 위에 광전 변환 소자(PD)를 갖는 층(1100)을 형성한다(도 11의 (B4) 참조). 이와 같이 하여, 도 5 또는 도 8의 (A)에 도시된 적층 구조가 완성된다.
도 9에 도시된 적층 구성의 제작 방법의 일례를 도 12의 (A1) 내지 (A4)를 참조하여 설명한다. 또한, 접합부의 금속층의 제작 방법 및 접합의 방법은 도 3의 (A)의 적층 구조의 제작 방법을 참조할 수 있다.
먼저, 층(1300)을 제작하고(도 12의 (A1) 참조), 최상층에 절연층(81h), 금속층(402a), 및 금속층(403a)을 갖는 층(1200)을 층(1300) 위에 제작한다(도 12의 (A2) 참조). 이때, 층(1300)이 갖는 요소와 층(1200)이 갖는 요소는 필요에 따라 전기적으로 접속된다.
다음에, 층(1200)과 광전 변환 소자(PD)를 제공한 단결정 실리콘 기판(670)을 접합하고, 금속층(402a)과 금속층(402b), 금속층(403a)과 금속층(403b), 및 절연층(81h)과 절연층(81g)을 접합한다(도 12의 (A3) 참조).
접합이 완료되면, 단결정 실리콘 기판(670)의 불필요한 영역을 연마하고, 광전 변환 소자(PD)의 수광면을 노출시키고, 필요에 따라 절연층 등의 보호막을 형성한다(도 12의 (A4) 참조). 이와 같이 함으로써 층(1100)을 형성할 수 있고, 도 9에 도시된 적층 구조가 완성된다.
또한, 단결정 실리콘 기판(670)의 연마는, 접합 공정 전에 수행하여도 좋다. 이 경우에는, 박리 가능한 접착제 등을 사용하여 지지 기판을 적절히 제공함으로써 공정을 수행하는 것이 바람직하다.
도 10에 도시된 적층 구성의 제작 방법의 일례를 도 12의 (B1) 내지 (B5)를 참조하여 설명한다. 또한, 접합부의 금속층의 제작 방법 및 접합의 방법은 도 3의 (A)의 적층 구조의 제작 방법을 참조할 수 있다.
먼저, 최상층에 절연층(81c) 및 금속층(401a)을 갖는 층(1300)을 제작한다(도 12의 (B1) 참조).
또한, 유리 기판 또는 반도체 기판 등의 평탄한 지지 기판(1700) 위에 박리층(1800)을 제공하고, 최하층에 절연층(81g), 금속층(402a), 및 금속층(403a)을 갖고 최상층에 절연층(81d) 및 금속층(401b)을 갖는 층(1200)을 박리층(1800) 위에 제작한다.
다음에, 층(1300)과 층(1200)을 접합한다(도 12의 (B2) 참조).
접합이 완료되면, 지지 기판(1700)으로부터 층(1300)과 층(1200)의 적층체를 박리한다. 이때, 층(1200)의 표면에 박리층의 일부가 잔존하는 경우에는, 세정이나 에칭 등에 의하여 그것을 제거하여, 금속층(402a) 및 금속층(403a)의 표면을 노출시킨다(도 12의 (B3) 참조).
다음에, 층(1200)과 광전 변환 소자(PD)를 제공한 단결정 실리콘 기판(670)을 접합하고, 금속층(402a)과 금속층(402b), 금속층(403a)과 금속층(403b), 및 절연층(81h)과 절연층(81g)을 접합한다(도 12의 (B4) 참조).
접합이 완료되면, 단결정 실리콘 기판(670)의 불필요한 영역을 연마하고, 광전 변환 소자(PD)의 수광면을 노출시키고, 필요에 따라 절연층 등의 보호막을 형성한다(도 12의 (B5) 참조). 이와 같이 함으로써 층(1100)을 형성할 수 있고, 도 10에 도시된 적층 구조가 완성된다.
또한, 단결정 실리콘 기판(670)의 연마는, 접합 공정 전에 수행하여도 좋다. 이 경우에는, 박리 가능한 접착제 등을 사용하여 지지 기판을 적절히 제공함으로써 공정을 수행하는 것이 바람직하다.
또한, 본 발명의 일 형태에 따른 촬상 장치에서는, 층(1300)에 형성한 Si 트랜지스터에 화소 회로와 상이한 회로를 제공할 수 있다. 상기 회로로서는, 예를 들어, 칼럼 드라이버(column driver) 및 로 드라이버(row driver) 등의 구동 회로, A/D 컨버터 등의 데이터 변환 회로, CDS(Correlated Double Sampling) 회로 등의 노이즈 저감 회로, 및 촬상 장치 전체의 제어 회로 등이 있다.
상술한 어느 회로에 포함되는 트랜지스터(46) 및 트랜지스터(47)를 도 13에 도시하였다. 트랜지스터(46), 트랜지스터(47)는 광전 변환 소자(PD)와 중첩하는 영역에 형성될 수 있다. 또한, 트랜지스터(46) 및 트랜지스터(47) 중 한쪽 또는 양쪽은, 트랜지스터(41) 및 트랜지스터(42)의 한쪽 또는 양쪽과 중첩하는 영역에 형성되어도 좋다. 즉, 상기 회로는 화소(20)와 중첩하는 영역에 형성된다. 또한, 도 13에는 트랜지스터(46)를 p채널형으로 하고, 트랜지스터(47)를 n채널형으로 한 CMOS 인버터의 구성의 예를 도시하였지만, 기타 회로 구성이 채용되어도 좋다.
또한, 도 14에 도시된 바와 같이, 트랜지스터(47)는 층(1200)에 제공된 OS 트랜지스터이어도 좋다. 도 14에 도시된 구성에서는, 접합 공정에서 트랜지스터(46)와 트랜지스터(47)를, 이들이 서로 중첩하는 영역에 제공할 수 있고, 회로 면적을 작게 할 수 있다. 또한, 화소(20)가 갖는 트랜지스터(44), 트랜지스터(45)를 p채널형으로 형성하는 경우에는 단결정 실리콘 기판(600)에 제공하는 트랜지스터를 모두 p채널형으로 할 수도 있어, n채널형의 Si 트랜지스터를 형성하는 공정을 생략할 수 있다.
또한, 도 13 및 도 14는 도 3의 (A)에 도시된 화소(20)에 트랜지스터(46), 트랜지스터(47)를 부가한 적층 구성을 도시한 것이지만, 도 5, 도 9, 또는 도 10의 화소(20)에 트랜지스터(46) 및 트랜지스터(47)를 부가할 수도 있다.
도 15의 (A)는 본 발명의 일 형태에 따른 촬상 장치의 회로 구성을 설명하기 위한 블록 다이어그램이다. 상기 촬상 장치는 매트릭스로 배열된 화소(20)를 갖는 화소 어레이(21)와, 화소 어레이(21)의 행을 선택하는 기능을 갖는 회로(22)(로 드라이버)와, 화소(20)의 출력 신호에 대하여 CDS 동작을 수행하기 위한 회로(23)(CDS 회로)와, 회로(23)로부터 출력된 아날로그 데이터를 디지털 데이터로 변환하는 기능을 갖는 회로(24)(A/D 변환 회로 등)와, 회로(24)에서 변환된 데이터를 선택하여 판독하는 기능을 갖는 회로(25)(칼럼 드라이버)를 갖는다. 또한, 회로(23)를 제공하지 않는 구성으로 할 수도 있다. 또한, 회로(23) 내지 회로(25)를 합쳐서 회로(30)로 한다.
도 15의 (B)는 화소 어레이(21)의 하나의 열에 접속되는 회로(23)의 회로도 및 회로(24)의 블록 다이어그램이다. 회로(23)는 트랜지스터(51), 트랜지스터(52), 용량 소자(C3), 및 용량 소자(C4)를 갖는 구성으로 할 수 있다. 또한, 회로(24)는 콤퍼레이터 회로(27) 및 카운터 회로(29)를 갖는 구성으로 할 수 있다.
트랜지스터(53)는 전류원 회로로서의 기능을 갖는다. 트랜지스터(53)의 소스 및 드레인 중 한쪽에 배선(91)(OUT1)이 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽에 전원선이 접속된다. 상기 전원선은 예를 들어, 저전위 전원선(VSS)으로 할 수 있다. 또한, 트랜지스터(53)는 게이트에 바이어스 전압이 항상 인가되어 있는 상태로 한다.
회로(23)에서, 트랜지스터(51)의 소스 및 드레인 중 한쪽은 트랜지스터(52)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(51)의 소스 및 드레인 중 한쪽은 용량 소자(C3)의 한쪽 전극과 전기적으로 접속된다. 트랜지스터(52)의 소스 및 드레인 중 다른 쪽은 용량 소자(C4)의 한쪽 전극과 전기적으로 접속된다. 트랜지스터(52)의 소스 및 드레인 중 다른 쪽은 배선(92)(OUT2)과 전기적으로 접속된다. 트랜지스터(51)의 소스 및 드레인 중 다른 쪽은, 예를 들어, 기준 전위가 공급되는 고전위 전원선(CDSVDD)과 전기적으로 접속된다. 용량 소자(C4)의 다른 쪽 전극은, 예를 들어, 저전위 전원선(CDSVSS)과 전기적으로 접속된다.
도 1의 (B)에 도시된 화소(20)와 접속된 경우의 회로(23)의 동작의 일례를 설명한다. 우선, 트랜지스터(51) 및 트랜지스터(52)를 도통시킨다. 다음에, 화소(20)로부터 배선(91)(OUT1)에 촬상 데이터의 전위를 출력하고, 배선(92)(OUT2)에서 기준 전위(CDSVDD)를 유지한다. 그 후, 트랜지스터(51)를 비도통으로 하고 화소(20)로부터 배선(91)(OUT1)에 리셋 전위(여기서는 촬상 데이터의 전위보다 높은 전위, 예를 들어 VDD 전위로 함)를 출력한다. 이때, 배선(92)(OUT2)은 촬상 데이터의 전위와 리셋 전위의 차이의 절대값을 기준 전위(CDSVDD)에 가산한 전위가 된다. 따라서, 기준 전위(CDSVDD)에 실질적인 촬상 데이터의 전위를 가산한, 노이즈가 적은 전위 신호를 회로(24)에 공급할 수 있다.
또한, 리셋 전위가 촬상 데이터의 전위보다 낮은 전위(예를 들어, GND 전위 등)인 경우, 배선(92)(OUT2)은 촬상 데이터의 전위와 리셋 전위의 차이의 절대값을 기준 전위(CDSVDD)로부터 감산한 전위가 된다.
회로(24)에서는, 회로(23)로부터 콤퍼레이터 회로(27)에 입력되는 신호 전위와 상승 또는 하강하도록 소인되는 기준 전위(RAMP)가 비교된다. 그리고, 콤퍼레이터 회로(27)의 출력에 따라 카운터 회로(29)가 동작하고, 배선(93)(OUT3)에 디지털 신호가 출력된다.
또한, 본 발명의 일 형태에 따른 촬상 장치는 화소 어레이(21)와 회로(30)를 갖는 회로부(35)의 적층 구조로 할 수 있다. 예를 들어, 도 16의 (A)를 화소 어레이(21)의 상면도, 도 16의 (B1), (B2)를 회로부(35)의 상면도로 한 경우에는, 도 16의 (C)의 사시도에 도시된 바와 같은 화소 어레이(21)와 회로부(35)의 적층 구성으로 할 수 있다. 상술한 구성으로 함으로써, 각 요소에 적합한 트랜지스터를 사용할 수 있으며, 촬상 장치의 면적을 작게 할 수 있다. 또한, 도 16의 (B1), (B2)에서의 회로의 레이아웃은 일례이고, 다른 레이아웃이어도 좋다. 또한, 회로부(35)에 제어 회로(26)를 제공하는 구성을 예시하였지만, 제어 회로(26)는 회로부(35) 외부에 제공되어도 좋다.
도 16의 (B1)에는 회로(22) 및 회로(30)가 2개로 분할되고, 단부가 아니라 중앙 부근에 배치되는 구성을 도시하였다. 회로(22) 및 회로(30)가 갖는 시프트 레지스터 회로는 2개로 분할된 영역에서 독립적으로 동작하여도 좋고, 일련의 시프트 레지스터 회로로서 동작하여도 좋다.
도 16의 (B2)에 도시된 회로(22) 및 회로(30)는, 도 16의 (B1)과 마찬가지로 2개로 분할되어 있지만, 회로를 비스듬하게 배치한 구성이다.
도 16의 (B1), (B2)에 도시된 구성으로 함으로써, 회로(22) 및 회로(30)를 단부에 제공하는 경우에 비하여 화소(20)와 접속되는 각 배선의 부하를 작게 할 수 있다. 또한, 상기 각 배선의 부하는 균일하지 않지만, 배선 용량 및 배선 저항이 작으면 그 불균일을 문제로서 삼지 않는다.
회로(22) 및 회로(30)는, 고속 동작과 CMOS 회로의 구성 모두를 달성하기 위하여, 실리콘을 사용한 트랜지스터(이하, Si 트랜지스터)를 사용하여 제작되는 것이 바람직하다. 예를 들어, 실리콘 기판에 회로부(35)를 형성할 수 있다. 또한, 화소 어레이(21)는 산화물 반도체를 사용한 트랜지스터(이하, OS 트랜지스터)를 사용하여 제작되는 것이 바람직하다. 또한, 회로(22) 및 회로(30)를 구성하는 일부의 트랜지스터를 OS 트랜지스터로 형성하여도 좋다.
도 17의 (A)는 촬상 장치에 컬러 필터 등을 부가한 형태의 일례의 단면도이다. 이 단면도는, 화소 3개분의 화소 회로를 갖는 영역의 일부를 도시한 것이다. 광전 변환 소자(PD)가 형성되는 층(1100) 위에는 절연층(2500)이 형성된다. 절연층(2500)에는 가시광에 대한 투광성이 높은 산화 실리콘막 등을 사용할 수 있다. 또한, 패시베이션막으로서, 질화 실리콘막을 적층하는 구성으로 하여도 좋다. 또한, 반사 방지막으로서 산화 하프늄 등의 유전체막을 적층하는 구성으로 하여도 좋다.
절연층(2500) 위에는 차광층(2510)이 형성되어도 좋다. 차광층(2510)은 상부의 컬러 필터를 통과하는 광의 혼색을 방지하는 기능을 갖는다. 차광층(2510)에는 알루미늄, 텅스텐 등의 금속층을 사용하거나, 이 금속층과 반사 방지막으로서의 기능을 갖는 유전체막의 적층을 사용할 수 있다.
절연층(2500) 및 차광층(2510) 위에는 평탄화막으로서 유기 수지층(2520)을 제공하는 구성으로 할 수 있다. 또한, 화소마다 컬러 필터(2530)(컬러 필터(2530a), 컬러 필터(2530b), 및 컬러 필터(2530c))가 형성된다. 예를 들어, 컬러 필터(2530a), 컬러 필터(2530b), 및 컬러 필터(2530c)에 각각 R(적색), G(녹색), B(청색), Y(황색), C(시안), M(마젠타) 등의 색을 할당함으로써 컬러 화상을 얻을 수 있다.
컬러 필터(2530) 위에는 투광성을 갖는 절연층(2560) 등을 제공할 수 있다.
또한, 도 17의 (B)에 도시된 바와 같이, 컬러 필터(2530) 대신에 광학 변환층(2550)을 사용하여도 좋다. 이와 같은 구성으로 함으로써 다양한 파장 영역에서의 화상이 얻어지는 촬상 장치로 할 수 있다.
예를 들어, 광학 변환층(2550)에 가시광선의 파장 이하의 광을 차단하는 필터를 사용하면, 적외선 촬상 장치로 할 수 있다. 또한, 광학 변환층(2550)에 근적외선의 파장 이하의 광을 차단하는 필터를 사용하면, 원적외선 촬상 장치로 할 수 있다. 또한, 광학 변환층(2550)에 가시광선의 파장 이상의 광을 차단하는 필터를 사용하면, 자외선 촬상 장치로 할 수 있다.
또한, 광학 변환층(2550)에 신틸레이터를 사용하면, X선 촬상 장치 등에 사용되는, 방사선의 강약을 가시화한 화상을 얻는 촬상 장치로 할 수 있다. 피사체를 투과한 X선 등의 방사선은 신틸레이터에 입사되면 포토루미네선스 현상에 의하여 가시광선이나 자외광선 등의 광(형광)으로 변환된다. 그리고, 상기 광을 광전 변환 소자(PD)에 의하여 검지함으로써 화상 데이터를 취득한다. 또한, 방사선 검출기 등에 상기 구성을 갖는 촬상 장치를 사용하여도 좋다.
신틸레이터는, X선이나 감마선 등의 방사선이 조사되면 그 에너지를 흡수하여 가시광이나 자외광을 발하는 물질을 포함한다. 예를 들어, Gd2O2S:Tb, Gd2O2S:Pr, Gd2O2S:Eu, BaFCl:Eu, NaI, CsI, CaF2, BaF2, CeF3, LiF, LiI, ZnO를 수지나 세라믹에 분산시킨 것을 사용할 수 있다.
도 47의 (A)는 OS 트랜지스터를 사용하여 시험적으로 만든 X선 촬상 패널의 사진이다. 패널의 크기는 100.5mm×139mm, 화소수는 384×512, 화소 크기는 120μm×120μm, 해상도는 106ppi이고, 포토다이오드에는 비정질 실리콘을 사용하였다. 또한, 상기 패널에는 화소를 선택하는 로 드라이버 및 출력 신호를 제어하는 멀티플렉서가 내장되어 있다.
도 47의 (B)는 신틸레이터(Gd2O2S:Tb)를 부가한 상기 X선 촬상 패널로 촬상한 X선 촬상 사진이다. 상기 패널 위에 납판, 구리로 만든 동전, 및 외장이 수지인 시계를 배치하고, 이들 상방으로부터 X선을 조사하여 촬상하였다. X선을 차폐하는 납판 아래에서는, 신틸레이터가 발광하지 않아 촬상 사진은 흑색이 된다. 납보다 X선이 투과되기 쉬운 구리로 만든 동전 아래에서의 촬상 사진은 회색이 된다. 또한, 외장이 수지인 시계는 X선이 투과되기 때문에, 내부의 금속 부품 등이 촬상된다.
또한, 셀레늄계 재료를 사용한 광전 변환 소자(PD)에서는, X선 등의 방사선을 전하로 직접 변환할 수 있어 신틸레이터가 필요 없는 구성으로 할 수도 있다.
또한, 도 17의 (C)에 도시된 바와 같이, 컬러 필터(2530a), 컬러 필터(2530b), 및 컬러 필터(2530c) 위에 마이크로렌즈 어레이(2540)를 제공하여도 좋다. 마이크로렌즈 어레이(2540)가 갖는 각 렌즈를 통과하는 광이 바로 아래의 컬러 필터를 통과하여, 광전 변환 소자(PD)에 조사된다. 또한, 도 17의 (D)에 도시된 바와 같이, 광학 변환층(2550) 위에 마이크로렌즈 어레이(2540)를 제공하여도 좋다. 또한, 도 17의 (A), (B), (C), (D)에 도시된 층(1100) 외의 영역을 층(1600)으로 한다.
도 18은 본 발명의 일 형태에 따른 화소(20)와 도 17의 (C)에 도시된 마이크로렌즈 어레이(2540) 등의 적층 구성을 구체적으로 예시한 도면이다. 도 18은 도 3의 (A)에 도시된 화소(20)의 구성을 사용한 예이다. 또한, 도 19는 도 9에 도시된 화소의 구성을 사용한 예이다.
이와 같이, 광전 변환 소자(PD)와 화소(20)가 갖는 회로가 서로 중첩되는 영역을 갖도록 구성할 수 있기 때문에, 촬상 장치를 소형화할 수 있다.
또한, 도 18 및 도 19에 도시된 바와 같이 마이크로 렌즈 어레이(2540) 상방에 회절 격자(1500)를 제공한 구성으로 하여도 좋다. 회절 격자(1500)를 통한 피사체의 상(회절 화상)을 화소에 취득하고, 연산 처리에 의하여 화소에서의 촬상 화상으로부터 입력 화상(피사체의 상)을 구성할 수 있다. 또한, 렌즈 대신에 회절 격자(1500)를 사용함으로써 촬상 장치를 갖는 전자 기기 등의 비용을 삭감할 수 있다.
회절 격자(1500)는 투광성을 갖는 재료로 형성될 수 있다. 예를 들어, 산화 실리콘막, 산화 질화 실리콘막 등의 무기 절연막을 사용할 수 있다. 또는, 아크릴 수지, 폴리이미드 수지 등의 유기 절연막 등을 사용하여도 좋다. 또는, 상기 무기 절연막과 유기 절연막의 적층이어도 좋다.
또한, 회절 격자(1500)는 감광성 수지 등을 사용한 리소그래피 공정으로 형성될 수 있다. 또한, 리소그래피 공정과 에칭 공정을 사용하여 형성될 수도 있다. 또한, 나노 임프린트 리소그래피나 레이저 스크라이빙 등을 사용하여 형성될 수도 있다.
회절 격자(1500)와 마이크로렌즈 어레이(2540) 사이에 간격 X를 제공하여도 좋다. 간격 X는 1mm 이하, 바람직하게는 100μm 이하로 할 수 있다. 또한, 이 간격은 공간이어도 좋고, 투광성을 갖는 재료를 밀봉층 또는 접착층으로서 제공하여도 좋다. 예를 들어, 질소나 희가스 등의 불활성 가스를 상기 간격에 가둘 수 있다. 또는, 아크릴 수지, 에폭시 수지, 또는 폴리이미드 수지 등을 상기 간격에 제공하여도 좋다. 또는, 실리콘(silicone) 오일 등의 액체를 제공하여도 좋다. 또한, 마이크로렌즈 어레이(2540)를 제공하지 않는 경우에도 컬러 필터(2530)와 회절 격자(1500) 사이에 간격 X를 제공하여도 좋다.
화소(20)는 도 20의 (B)에 도시된 회로 구성이어도 좋다. 도 20의 (B)에 도시된 화소(20)는 광전 변환 소자(PD)가 접속되는 방향이 도 1의 (A)에 도시된 화소(20)와 상이하다. 이 경우, 배선(71)(VPD) 및 배선(72)(VRS)의 전위를 도 1의 (B)의 회로의 설명과 반대의 전위로 함으로써 동작시킬 수 있다.
또한, 화소(20)에 사용하는 트랜지스터는, 도 21의 (A)에 도시된 바와 같이 트랜지스터(41) 내지 트랜지스터(44)에 백 게이트를 제공한 구성이어도 좋다. 도 21의 (A)는 백 게이트에 정전위를 인가하는 구성을 도시한 것이고, 문턱 전압을 제어할 수 있다.
각 백 게이트에 접속되는 배선(75) 내지 배선(78)에는, 상이한 전위를 개별적으로 공급할 수 있다. 또는, 도 21의 (B)에 도시된 바와 같이, 트랜지스터(41) 및 트랜지스터(42)가 갖는 백 게이트에 접속되는 배선은 전기적으로 접속되어 있어도 좋다. 또한, 트랜지스터(43) 및 트랜지스터(44)가 갖는 백 게이트에 접속되는 배선은 전기적으로 접속되어 있어도 좋다.
n채널형 트랜지스터에서는, 백 게이트에 소스 전위보다 낮은 전위를 인가하면, 문턱 전압이 양 방향으로 변동된다. 반대로, 백 게이트에 소스 전위보다 높은 전위를 인가하면, 문턱 전압이 음 방향으로 변동된다. 따라서, 미리 정해진 게이트 전압으로 각 트랜지스터의 온/오프를 제어하는 경우에는, 백 게이트에 소스 전위보다 낮은 전위를 인가함으로써 오프 전류를 작게 할 수 있다. 또한, 백 게이트에 소스 전위보다 높은 전위를 인가함으로써 온 전류를 작게 할 수 있다.
도 1, 도 20의 (A), (B), 도 21의 (A), (B)에 도시된 회로에서는, 노드(FD)의 전위 유지 능력이 높은 것이 요구되기 때문에, 상술한 바와 같이 트랜지스터(41), 트랜지스터(42)에는 오프 전류가 낮은 OS 트랜지스터를 사용하는 것이 바람직하다. 트랜지스터(41), 트랜지스터(42)의 백 게이트에 소스 전위보다 낮은 전위를 인가함으로써, 오프 전류를 더 작게 할 수 있다. 따라서, 노드(FD)의 전위 유지 능력을 높일 수 있다.
또한, 상술한 바와 같이, 트랜지스터(43), 트랜지스터(44)에는 온 전류가 높은 Si 트랜지스터를 사용하는 것이 바람직하다. 트랜지스터(43), 트랜지스터(44)의 백 게이트에 소스 전위보다 높은 전위를 인가함으로써, 온 전류를 더 크게 할 수 있다. 따라서, 배선(91)(OUT1)에 출력되는 판독 전위를 신속히 확정할 수 있다. 즉, 높은 주파수로 동작시킬 수 있다.
또한, 트랜지스터(44)는 도 21의 (C)에 도시된 바와 같이 프런트 게이트와 같은 전위가 백 게이트에 인가되는 구성이어도 좋다. 또한, 트랜지스터(43), 트랜지스터(44)는 Si 트랜지스터가 아니라 OS 트랜지스터이어도 좋다. OS 트랜지스터는 온 전류가 비교적 작지만, 백 게이트를 제공함으로써 온 전류를 크게 할 수 있고, 높은 주파수로 동작할 수 있다.
또한, 촬상 장치 내부에는, 각 전원 전위 외에, 신호 전위 및 상기 백 게이트에 인가하는 전위 등, 복수의 전위를 사용한다. 촬상 장치의 외부로부터 복수의 전위가 공급되면, 단자의 개수 등이 증가되기 때문에, 촬상 장치는 내부에 복수의 전위를 생성하는 전원 회로를 갖는 것이 바람직하다.
도 22에 도시된 타이밍 차트를 참조하여 도 21의 (A)에 도시된 화소 회로의 동작을 설명한다. 타이밍 차트에서 "V1"은 기준 전위보다 높은 전위이고, 예를 들어, 고전원 전위(VDD)로 할 수 있다. "V0"은 기준 전위, 즉 소스 전위이고, 예를 들어, 0V, GND 전위, 또는 저전원 전위(VSS)로 할 수 있다.
우선, 시각(T1)에 배선(75)(RS) 및 배선(61)(TX)의 전위를 "V1"로 하면, 트랜지스터(41)와 트랜지스터(42)가 도통되어, 노드(FD)는 리셋 전위(예를 들어, VDD)로 리셋된다(리셋 동작). 이때, 배선(75) 및 배선(76)을 "V0"보다 높은 전위(>"V0")로 하면, 트랜지스터(41), 트랜지스터(42)의 온 전류가 증가되어 리셋 동작을 신속히 수행할 수 있다.
시각(T2)에 배선(75)(RS)의 전위를 "V0"로 하면, 트랜지스터(42)가 비도통이 되고, 리셋 동작이 종료하여 축적 동작이 시작된다. 이때, 배선(76)을 "V0"보다 낮은 전위로 하면, 트랜지스터(42)의 오프 전류를 낮게 할 수 있고, 누설 전류에 의한 노드(FD)로의 전하의 공급을 방지할 수 있다. 또한, 시각(T2)에 배선(75)의 전위를 "V0"로 하여도 좋다.
시각(T3)에 배선(61)(TX)의 전위를 "V0"로 하면, 트랜지스터(41)가 비도통이 되고, 노드(FD)의 전위가 확정되어 유지된다(유지 동작). 이때, 배선(75)을 "V0"보다 낮은 전위(<"V0")로 하면, 트랜지스터(41)의 오프 전류를 낮게 할 수 있고, 누설 전류에 의한 노드(FD)로부터의 전하의 유출을 방지할 수 있다.
시각(T4)에 배선(63)(SE)의 전위를 "V1"로 하면, 트랜지스터(44)가 도통되어, 트랜지스터(43)에 흐르는 전류에 따라 배선(91)(OUT1)의 전위가 변화된다(판독 동작). 이때, 배선(77) 및 배선(78)을 "V0"보다 높은 전위(>"V0")로 하면, 트랜지스터(43), 트랜지스터(44)의 온 전류가 증가되어, 배선(91)(OUT1)의 전위를 신속히 확정할 수 있다.
시각(T5)에 배선(63)(SE)의 전위를 "V0"로 하면, 트랜지스터(44)가 비도통이 되어, 판독 동작이 완료된다. 또한, 판독 동작이 종료될 때까지 노드(FD)의 전위가 변화하지 않도록 배선(75), 배선(76)의 전위를 "V0"보다 낮은 전위(<"V0")로 유지하는 것이 바람직하다. 또한, 상술한 설명에서, 배선(76)은 배선(75)과 같은 타이밍에서 전위를 변화시켜도 좋다.
이와 같이 함으로써, 노드(FD)의 전위에 따른 신호를 판독할 수 있다. 또한, 도 1의 (A)에 도시된 화소(20)는 도 22에 도시된 타이밍 차트의 배선(75) 내지 배선(78)의 제어를 제외하여 동작시키면 좋다. 도 21의 (B)에 도시된 화소(20)는 도 22에 도시된 타이밍 차트의 배선(76), 배선(78)을 제어하지 않고 동작시키면 좋다.
또한, 본 발명의 일 형태에 따른 화소 회로는 도 23의 (A), (B)에 도시된 바와 같이 복수의 화소에서 트랜지스터를 공유하는 구성으로 하여도 좋다.
도 23의 (A)에 도시된 트랜지스터 공유형의 화소에서는, 화소(20a) 내지 화소(20d)는 광전 변환 소자(PD) 및 트랜지스터(41)를 각각 갖고, 트랜지스터(42), 트랜지스터(43), 트랜지스터(44), 및 용량 소자(C1)를 공유하는 구성이다. 화소(20a) 내지 화소(20d)가 갖는 트랜지스터(41) 각각은, 배선(61a) 내지 배선(61d)에 의하여 동작이 제어된다. 상기 구성에서는, 화소마다 리셋 동작, 축적 동작, 유지 동작, 판독 동작을 순차적으로 수행할 수 있고, 주로 롤링 셔터 방식을 사용한 촬상에 적합하다.
도 23의 (B)에 도시된 트랜지스터 공유형의 화소에서는, 화소(20a) 내지 화소(20d)는 변환 소자(PD) 및 트랜지스터(41), 트랜지스터(45)를 각각 갖고, 트랜지스터(42), 트랜지스터(43), 트랜지스터(44), 및 용량 소자(C1)를 공유하는 구성이다. 배선(65)(GPD)의 전위에 의하여 동작이 제어되는 트랜지스터(45)를 광전 변환 소자(PD)와 배선(71)(VPD) 사이에 제공함으로써, 광전 변환 소자(PD)의 음극에 전위를 유지할 수 있다. 따라서, 모든 화소에서 동시에 리셋 동작, 축적 동작, 유지 동작을 순차적으로 수행하고, 화소마다 판독 동작을 수행하는 글로벌 셔터 방식을 사용한 촬상에 적합하다.
도 23의 (A), (B)에 도시된 화소 회로는 배선(91)(OUT1)이 연장되는 방향(이하, 수직 방향)으로 배열된 복수의 화소(화소(20a), 화소(20b), 화소(20c), 화소(20d))에서 트랜지스터를 공유하는 구성을 나타낸 것이지만, 배선(63)(SE)이 연장되는 방향(이하, 수평 방향)으로 배열된 복수의 화소에서 트랜지스터를 공유하는 구성이어도 좋다. 또는, 수평 수직 방향으로 배열된 복수의 화소에서 트랜지스터를 공유하는 구성이어도 좋다.
또한, 트랜지스터를 공유하는 화소수는 4개에 한정되지 않고, 2개, 3개, 또는 5개 이상이어도 좋다.
도 23의 (A), (B)에는, 도 1에 도시된 배선(72)(VRS)과 배선(73)(VPI)을 통합하여 배선(72)(VRS)을 생략하는 구성을 도시하였지만, 배선(72)(VRS)을 갖는 구성이어도 좋다. 또한, 용량 소자(C1)의 다른 쪽 전극이 배선(73)(VPI)과 접속되는 예를 도시하였지만, 배선(71)(VPD)과 접속되어도 좋다.
또한, 도 24의 (A1) 및 도 24의 (B1)에 도시된 바와 같이 촬상 장치를 만곡시켜도 좋다. 도 24의 (A1)은 촬상 장치를 이 도면에 나타낸 이점쇄선 Y1-Y2를 따라 만곡시킨 상태를 도시한 것이다. 도 24의 (A2)는 도 24의 (A1)에 나타낸 이점쇄선 X1-X2를 따라 자른 부분의 단면도이다. 도 24의 (A3)은 도 24의 (A1)에 나타낸 이점쇄선 Y1-Y2를 따라 자른 부분의 단면도이다.
도 24의 (B1)은 촬상 장치를 이 도면에 나타낸 이점쇄선 X3-X4를 따라 만곡시키고, 또한 이 도면 중에 나타낸 이점쇄선 Y3-Y4를 따라 만곡시킨 상태를 도시한 것이다. 도 24의 (B2)는 도 24의 (B1)에 나타낸 이점쇄선 X3-X4를 따라 자른 부분의 단면도이다. 도 24의 (B3)은 도 24의 (B1)에 나타낸 이점쇄선 Y3-Y4를 따라 자른 부분의 단면도이다.
촬상 장치를 만곡시킴으로써, 상면(像面) 만곡이나 비점수차를 저감할 수 있다. 따라서, 촬상 장치와 조합하여 사용하는 렌즈 등의 광학 설계를 용이하게 할 수 있다. 예를 들어, 수차 보정을 위한 렌즈의 개수를 저감할 수 있기 때문에, 촬상 장치를 사용한 반도체 장치 등의 소형화나 경량화를 용이하게 할 수 있다. 또한, 촬상된 화상의 품질을 향상시킬 수 있다.
또한, 본 실시형태에서 본 발명의 일 형태에 대하여 설명하였다. 또는, 다른 실시형태에서 본 발명의 일 형태에 대하여 설명한다. 다만, 본 발명의 일 형태는 이들에 한정되지 않는다. 즉, 본 실시형태 및 다른 실시형태에는 다양한 발명의 형태가 기재되어 있기 때문에, 본 발명의 일 형태는 특정의 형태에 한정되지 않는다. 예를 들어, 본 발명의 일 형태로서 이를 촬상 장치에 적용한 경우의 예를 설명하였지만 본 발명의 일 형태는 이에 한정되지 않는다. 경우 또는 상황에 따라 본 발명의 일 형태를 촬상 장치에 적용하지 않아도 된다. 예를 들어, 본 발명의 일 형태는 다른 기능을 갖는 반도체 장치에 적용되어도 좋다. 예를 들어, 본 발명의 일 형태로서 트랜지스터의 채널 형성 영역, 소스 드레인 영역 등이 산화물 반도체를 갖는 경우의 예를 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 경우 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 다양한 반도체를 가져도 좋다. 경우 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 예를 들어, 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 또는 유기 반도체 등 중 적어도 하나를 가져도 좋다. 또는, 예를 들어, 경우 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 산화물 반도체를 갖지 않아도 된다. 예를 들어, 본 발명의 일 형태로서 글로벌 셔터 방식의 경우의 예를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 경우 또는 상황에 따라 본 발명의 일 형태는 다른 방식, 예를 들어, 롤링 셔터 방식을 사용하여도 좋다. 또는, 경우에 따라 또는 상황에 따라 클로벌 셔터 방식을 사용하지 않아도 된다.
본 실시형태는 다른 실시형태에 기재되는 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태에 사용할 수 있는 OS 트랜지스터에 대하여 도면을 참조하여 설명한다. 또한, 본 실시형태에서의 도면에서는 명료화를 위하여 일부의 요소를 확대, 축소, 또는 생략하여 도시하였다.
도 25의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터(101)의 상면도 및 단면도이다. 도 25의 (A)는 상면도이고, 도 25의 (A)에 도시된 일점쇄선 B1-B2 방향의 단면이 도 25의 (B)에 상당한다. 또한, 도 25의 (A)에 도시된 일점쇄선 B3-B4 방향의 단면이 도 27의 (A)에 상당한다. 또한, 일점쇄선 B1-B2 방향을 채널 길이 방향, 일점쇄선 B3-B4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(101)는 기판(115)과 접촉하는 절연층(120)과, 절연층(120)과 접촉하는 산화물 반도체층(130)과, 산화물 반도체층(130)과 전기적으로 접속되는 도전층(140) 및 도전층(150)과, 산화물 반도체층(130), 도전층(140) 및 도전층(150)과 접촉하는 절연층(160)과, 절연층(160)과 접촉하는 도전층(170)과, 도전층(140), 도전층(150), 절연층(160) 및 도전층(170)과 접촉하는 절연층(175)과, 절연층(175)과 접촉하는 절연층(180)을 갖는다. 또한, 필요에 따라 절연층(180)에 평탄화막으로서의 기능을 부가하여도 좋다.
도전층(140)은 소스 전극층, 도전층(150)은 드레인 전극층, 절연층(160)은 게이트 절연막, 도전층(170)은 게이트 전극층으로서 각각 기능할 수 있다.
도 25의 (B)에 도시된 영역(231)은 소스 영역, 영역(232)은 드레인 영역, 영역(233)은 채널 형성 영역으로서 각각 기능할 수 있다. 영역(231) 및 영역(232)은 도전층(140) 및 도전층(150)과 각각 접촉하고, 도전층(140) 및 도전층(150)으로서 산소와 결합하기 쉬운 도전 재료를 사용하면 영역(231) 및 영역(232)을 저저항화할 수 있다.
구체적으로는, 산화물 반도체층(130)과 도전층(140) 및 도전층(150)이 접촉함으로써 산화물 반도체층(130) 내에 산소 결손이 생기고, 이 산소 결손과 산화물 반도체층(130) 내에 잔류하거나 또는 외부로부터 확산되는 수소와의 상호 작용에 의하여 영역(231) 및 영역(232)은 저저항의 n형이 된다.
또한, 트랜지스터의 '소스'나 '드레인'의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 서로 바꿔는 경우가 있다. 따라서, 본 명세서에서, '소스' 및 '드레인'이라는 용어는 서로 바꿔 사용할 수 있다. 또한, '전극층'은 '배선'으로 바꿔 말할 수도 있다.
도전층(170)은 도전층(171)과 도전층(172)의 2층으로 형성되는 예가 도시되어 있지만, 1층 또는 3층 이상의 적층이어도 좋다. 이 구성은 본 실시형태에서 설명하는 다른 트랜지스터에도 적용할 수 있다.
도전층(140) 및 도전층(150)은 단층으로 형성되는 예가 도시되어 있지만, 2층 이상의 적층이어도 좋다. 이 구성은 본 실시형태에서 설명하는 다른 트랜지스터에도 적용할 수 있다.
본 발명의 일 형태에 따른 트랜지스터는 도 25의 (C) 및 (D)에 도시된 구성을 가져도 좋다. 도 25의 (C)는 트랜지스터(102)의 상면도이고, 도 25의 (C)에 도시된 일점쇄선 C1-C2 방향의 단면이 도 25의 (D)에 상당한다. 또한, 도 25의 (C)에 도시된 일점쇄선 C3-C4 방향의 단면은 도 27의 (B)에 상당한다. 또한, 일점쇄선 C1-C2 방향을 채널 길이 방향, 일점쇄선 C3-C4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(102)는 게이트 절연막으로서 작용하는 절연층(160)의 단부와 게이트 전극층으로서 작용하는 도전층(170)의 단부를 일치시키지 않는 점을 제외하면 트랜지스터(101)와 같은 구성을 갖는다. 트랜지스터(102)의 구조에서는 도전층(140) 및 도전층(150)이 절연층(160)으로 넓게 덮여 있기 때문에 도전층(140) 및 도전층(150)과 도전층(170) 사이의 저항이 높고 게이트 누설 전류가 적다는 특징을 갖는다.
트랜지스터(101) 및 트랜지스터(102)는 도전층(170)과 도전층(140) 및 도전층(150)이 중첩되는 영역을 갖는 톱 게이트 구조이다. 이 영역의 채널 길이 방향의 폭은 기생 용량을 작게 하기 위하여 3nm 이상 300nm 미만으로 하는 것이 바람직하다. 이 구성에서는, 산화물 반도체층(130)에 오프셋 영역이 형성되지 않기 때문에, 온 전류가 높은 트랜지스터를 형성하기 쉽다.
본 발명의 일 형태에 따른 트랜지스터는 도 25의 (E) 및 (F)에 도시된 구성을 가져도 좋다. 도 25의 (E)는 트랜지스터(103)의 상면도이고, 도 25의 (E)에 도시된 일점쇄선 D1-D2 방향의 단면이 도 25의 (F)에 상당한다. 또한, 도 25의 (E)에 도시된 일점쇄선 D3-D4 방향의 단면은 도 27의 (A)에 상당한다. 또한, 일점쇄선 D1-D2 방향을 채널 길이 방향, 일점쇄선 D3-D4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(103)는 기판(115)과 접촉하는 절연층(120)과, 절연층(120)과 접촉하는 산화물 반도체층(130)과, 산화물 반도체층(130)과 접촉하는 절연층(160)과, 절연층(160)과 접촉하는 도전층(170)과, 산화물 반도체층(130), 절연층(160), 및 도전층(170)을 덮는 절연층(175)과, 절연층(175)과 접촉하는 절연층(180)과, 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 산화물 반도체층(130)과 전기적으로 접촉하는 도전층(140) 및 도전층(150)을 갖는다. 또한, 필요에 따라 절연층(180), 도전층(140), 및 도전층(150)에 접촉하는 절연층(평탄화막) 등을 가져도 좋다.
도전층(140)은 소스 전극층, 도전층(150)은 드레인 전극층, 절연층(160)은 게이트 절연막, 도전층(170)은 게이트 전극층으로서 각각 기능할 수 있다.
도 25의 (F)에 도시된 영역(231)은 소스 영역, 영역(232)은 드레인 영역, 영역(233)은 채널 형성 영역으로서 각각 기능할 수 있다. 영역(231) 및 영역(232)은 절연층(175)과 접촉하고, 예를 들어 수소가 포함되는 절연 재료를 절연층(175)으로서 사용하면 영역(231) 및 영역(232)을 저저항화할 수 있다.
구체적으로는, 절연층(175)을 형성할 때까지의 공정에 의하여 영역(231) 및 영역(232)에 생기는 산소 결손과, 절연층(175)으로부터 영역(231) 및 영역(232)으로 확산되는 수소의 상호 작용에 의하여, 영역(231) 및 영역(232)은 저저항의 n형이 된다. 또한, 수소가 포함되는 절연 재료로서는, 예를 들어 질화 실리콘이나 질화 알루미늄 등을 사용할 수 있다.
본 발명의 일 형태에 따른 트랜지스터는 도 26의 (A) 및 (B)에 도시된 구성을 가져도 좋다. 도 26의 (A)는 트랜지스터(104)의 상면도이고, 도 26의 (A)에 도시된 일점쇄선 E1-E2 방향의 단면이 도 26의 (B)에 상당한다. 또한, 도 26의 (A)에 도시된 일점쇄선 E3-E4 방향의 단면은 도 27의 (A)에 상당한다. 또한, 일점쇄선 E1-E2 방향을 채널 길이 방향, 일점쇄선 E3-E4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(104)는 도전층(140) 및 도전층(150)이 산화물 반도체층(130)의 단부를 덮도록 접촉하는 점을 제외하면 트랜지스터(103)와 같은 구성을 갖는다.
도 26의 (B)에 도시된 영역(331) 및 영역(334)은 소스 영역, 영역(332) 및 영역(335)은 드레인 영역, 영역(333)은 채널 형성 영역으로서 각각 기능할 수 있다.
영역(331) 및 영역(332)은 트랜지스터(101)에서의 영역(231) 및 영역(232)과 마찬가지로 저저항화할 수 있다.
영역(334) 및 영역(335)은 트랜지스터(103)에서의 영역(231) 및 영역(232)과 마찬가지로 저저항화할 수 있다. 또한, 채널 길이 방향에서의 영역(334) 및 영역(335)의 길이가 100nm 이하, 바람직하게는 50nm 이하인 경우에는 게이트 전계의 기여에 의하여 온 전류가 크게 저하되지 않는다. 따라서, 영역(334) 및 영역(335)의 저저항화를 수행하지 않는 경우도 있다.
트랜지스터(103) 및 트랜지스터(104)는 도전층(170)과 도전층(140) 및 도전층(150)이 중첩하는 영역을 갖지 않는 자기 정렬 구조(self-aligned structure)를 갖는다. 자기 정렬 구조의 트랜지스터는 게이트 전극층과 소스 전극층 및 드레인 전극층 사이의 기생 용량이 매우 작기 때문에, 고속 동작이 요구되는 용도에 적합하다.
본 발명의 일 형태에 따른 트랜지스터는 도 26의 (C) 및 (D)에 도시된 구성을 가져도 좋다. 도 26의 (C)는 트랜지스터(105)의 상면도이고, 도 26의 (C)에 도시된 일점쇄선 F1-F2 방향의 단면이 도 26의 (D)에 상당한다. 또한, 도 26의 (C)에 도시된 일점쇄선 F3-F4 방향의 단면은 도 27의 (A)에 상당한다. 또한, 일점쇄선 F1-F2 방향을 채널 길이 방향, 일점쇄선 F3-F4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(105)는 기판(115)과 접촉하는 절연층(120)과, 절연층(120)과 접촉하는 산화물 반도체층(130)과, 산화물 반도체층(130)과 전기적으로 접속되는 도전층(141) 및 도전층(151)과, 산화물 반도체층(130), 도전층(141), 및 도전층(151)과 접촉하는 절연층(160)과, 절연층(160)과 접촉하는 도전층(170)과, 산화물 반도체층(130), 도전층(141), 도전층(151), 절연층(160), 및 도전층(170)과 접촉하는 절연층(175)과, 절연층(175)과 접촉하는 절연층(180)과, 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속되는 도전층(142) 및 도전층(152)을 갖는다. 또한, 필요에 따라 절연층(180), 도전층(142), 및 도전층(152)에 접촉하는 절연층 등을 가져도 좋다.
도전층(141) 및 도전층(151)은 산화물 반도체층(130)의 상면과 접촉하고, 측면에는 접촉하지 않는 구성을 갖는다.
트랜지스터(105)는 도전층(141) 및 도전층(151)을 갖는 점, 절연층(175) 및 절연층(180)에 제공된 개구부를 갖는 점, 그리고 이 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속되는 도전층(142) 및 도전층(152)을 갖는 점을 제외하면, 트랜지스터(101)와 같은 구성을 갖는다. 도전층(140)(도전층(141) 및 도전층(142))은 소스 전극층으로서 작용시킬 수 있고, 도전층(150)(도전층(151) 및 도전층(152))은 드레인 전극층으로서 작용시킬 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 26의 (E) 및 (F)에 도시된 구성을 가져도 좋다. 도 26의 (E)는 트랜지스터(106)의 상면도이고, 도 26의 (E)에 도시된 일점쇄선 G1-G2 방향의 단면이 도 26의 (F)에 상당한다. 또한, 도 26의 (E)에 도시된 일점쇄선 G3-G4 방향의 단면은 도 27의 (A)에 상당한다. 또한, 일점쇄선 G1-G2 방향을 채널 길이 방향, 일점쇄선 G3-G4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(106)는, 기판(115)과 접촉하는 절연층(120)과, 절연층(120)과 접촉하는 산화물 반도체층(130)과, 산화물 반도체층(130)과 전기적으로 접속되는 도전층(141) 및 도전층(151)과, 산화물 반도체층(130)과 접촉하는 절연층(160)과, 절연층(160)과 접촉하는 도전층(170)과, 절연층(120), 산화물 반도체층(130), 도전층(141), 도전층(151), 절연층(160), 및 도전층(170)과 접촉하는 절연층(175)과; 절연층(175)과 접촉하는 절연층(180)과; 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속되는 도전층(142) 및 도전층(152)을 갖는다. 또한, 필요에 따라 절연층(180), 도전층(142), 및 도전층(152)에 접촉하는 절연층(평탄화막) 등을 가져도 좋다.
도전층(141) 및 도전층(151)은 산화물 반도체층(130)의 상면과 접촉하고, 측면에는 접촉하지 않는 구성을 갖는다.
트랜지스터(106)는 도전층(141) 및 도전층(151)을 갖는 점을 제외하면 트랜지스터(103)와 같은 구성을 갖는다. 도전층(140)(도전층(141) 및 도전층(142))은 소스 전극층으로서 작용시킬 수 있고, 도전층(150)(도전층(151) 및 도전층(152))은 드레인 전극층으로서 작용시킬 수 있다.
트랜지스터(105) 및 트랜지스터(106)의 구성은 도전층(140) 및 도전층(150)이 절연층(120)과 접촉하지 않는 구성이기 때문에, 절연층(120) 내의 산소가 도전층(140) 및 도전층(150)에 의하여 추출되기 어려워지고, 절연층(120)으로부터 산화물 반도체층(130) 내로 산소를 쉽게 공급할 수 있다.
트랜지스터(103)에서의 영역(231) 및 영역(232), 트랜지스터(104) 및 트랜지스터(106)에서의 영역(334) 및 영역(335)에는 산소 결손을 형성하고 도전율을 높이기 위한 불순물을 첨가하여도 좋다. 산화물 반도체층에 산소 결손을 형성하는 불순물로서는 예를 들어, 인, 비소, 안티모니, 붕소, 알루미늄, 실리콘, 질소, 헬륨, 네온, 아르곤, 크립톤, 제논, 인듐, 플루오린, 염소, 타이타늄, 아연, 및 탄소 중 어느 것으로부터 선택되는 하나 이상을 사용할 수 있다. 상기 불순물의 첨가 방법으로서는 플라스마 처리법, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용할 수 있다.
불순물 원소로서 상기 원소가 산화물 반도체층에 첨가되면, 산화물 반도체층 내의 금속 원소와 산소의 결합이 절단되어 산소 결손이 형성된다. 산화물 반도체층에 포함되는 산소 결손과, 산화물 반도체층 내에 잔존하거나 또는 나중에 첨가되는 수소와의 상호 작용에 의하여, 산화물 반도체층의 도전율을 높게 할 수 있다.
불순물 원소의 첨가에 의하여 산소 결손이 형성된 산화물 반도체에 수소를 첨가하면, 산소 결손 사이트에 수소가 들어가 전도대 근방에 도너 준위가 형성된다. 결과적으로, 산화물 도전체를 형성할 수 있다. 여기서는 도전체화된 산화물 반도체를 산화물 도전체라고 한다. 또한, 산화물 도전체는 산화물 반도체와 마찬가지로 투광성을 갖는다.
산화물 도전체는 축퇴형 반도체(degenerated semiconductor)이고, 전도대단(conduction band edge)과 페르미 준위가 일치 또는 실질적으로 일치한다고 추정된다. 그러므로, 산화물 도전체층과, 소스 전극층 및 드레인 전극층으로서 기능하는 도전층과의 접촉은 옴 접촉(ohmic contact)이 되어 산화물 도전체층과, 소스 전극층 및 드레인 전극층으로서 기능하는 도전층 사이의 접촉 저항을 저감할 수 있다.
본 발명의 일 형태에 따른 트랜지스터는 도 28의 (A), (B), (C), (D), (E), (F)에 도시된 채널 길이 방향의 단면도 및 도 27 (C) 및 (D)에 도시된 채널 폭 방향의 단면도와 같이, 산화물 반도체층(130)과 기판(115) 사이에 도전층(173)을 가져도 좋다. 상기 도전층(173)을 제 2 게이트 전극층(백 게이트)으로서 사용함으로써 온 전류를 증가시키거나 문턱 전압을 제어할 수 있다. 또한, 도 28의 (A) (B), (C), (D), (E), (F)에 도시된 단면도에서 도전층(173)의 폭을 산화물 반도체층(130)보다 짧게 하여도 좋다. 또한, 도전층(173)의 폭을 도전층(170)의 폭보다 짧게 하여도 좋다.
온 전류를 증가시키기 위해서는, 예를 들어 도전층(170)과 도전층(173)을 같은 전위로 하고 더블 게이트 트랜지스터로서 구동시키면 좋다. 또한, 문턱 전압을 제어하기 위해서는 도전층(170)과는 상이한 정전위를 도전층(173)에 공급하면 좋다. 도전층(170)과 도전층(173)을 같은 전위로 하기 위해서는 예를 들어, 도 27의 (D)에 도시된 바와 같이, 도전층(170)과 도전층(173)을 콘택트 홀을 통하여 전기적으로 접속하면 좋다.
도 25 및 도 26에서의 트랜지스터(101) 내지 트랜지스터(106)는 산화물 반도체층(130)이 단층인 예를 도시한 것이지만, 산화물 반도체층(130)은 적층이어도 좋다. 트랜지스터(101) 내지 트랜지스터(106)의 산화물 반도체층(130)은 도 29의 (B) 및 (C) 또는 도 29의 (D) 및 (E)에 도시된 산화물 반도체층(130)과 서로 바꿀 수 있다.
도 29의 (A)는 산화물 반도체층(130)의 상면도이고, 도 29의 (B) 및 (C)는 2층 구조의 산화물 반도체층(130)의 단면도이다. 또한, 도 29의 (D) 및 (E)는 3층 구조의 산화물 반도체층(130)의 단면도이다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)에는 각각 조성이 상이한 산화물 반도체층 등을 사용할 수 있다.
본 발명의 일 형태에 따른 트랜지스터는 도 30의 (A) 및 (B)에 도시된 구성을 가져도 좋다. 도 30의 (A)는 트랜지스터(107)의 상면도이고, 도 30의 (A)에 도시된 일점쇄선 H1-H2 방향의 단면이 도 30의 (B)에 상당한다. 또한, 도 30의 (A)에 도시된 일점쇄선 H3-H4 방향의 단면이 도 32의 (A)에 상당한다. 또한, 일점쇄선 H1-H2 방향을 채널 길이 방향, 일점쇄선 H3-H4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(107)는 기판(115)과 접촉하는 절연층(120)과, 절연층(120)과 접촉하는 산화물 반도체층(130a) 및 산화물 반도체층(130b)으로 이루어진 적층과, 이 적층과 전기적으로 접속되는 도전층(140) 및 도전층(150)과, 상기 적층, 도전층(140), 및 도전층(150)과 접촉하는 산화물 반도체층(130c)과, 이 산화물 반도체층(130c)과 접촉하는 절연층(160)과, 절연층(160)과 접촉하는 도전층(170)과, 도전층(140), 도전층(150), 산화물 반도체층(130c), 절연층(160), 및 도전층(170)과 접촉하는 절연층(175)과, 절연층(175)과 접촉하는 절연층(180)을 갖는다. 또한, 필요에 따라 절연층(180)에 평탄화막으로서의 기능을 부가하여도 좋다.
트랜지스터(107)는 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점, 및 도전층(140) 및 도전층(150)과 절연층(160) 사이에 산화물 반도체층의 일부(산화물 반도체층(130c))가 개재되는 점을 제외하면, 트랜지스터(101)와 같은 구성을 갖는다.
본 발명의 일 형태에 따른 트랜지스터는 도 30의 (C) 및 (D)에 도시된 구성을 가져도 좋다. 도 30의 (C)는 트랜지스터(108)의 상면도이고, 도 30의 (C)에 도시된 일점쇄선 I1-I2 방향의 단면이 도 30의 (D)에 상당한다. 또한, 도 30의 (C)에 도시된 일점쇄선 I3-I4 방향의 단면이 도 32의 (B)에 상당한다. 또한, 일점쇄선 I1-I2 방향을 채널 길이 방향, 일점쇄선 I3-I4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(108)는 절연층(160) 및 산화물 반도체층(130c)의 단부가 도전층(170)의 단부와 일치하지 않는 점에서 트랜지스터(107)와 상이하다.
본 발명의 일 형태에 따른 트랜지스터는 도 30의 (E) 및 (F)에 도시된 구성을 가져도 좋다. 도 30의 (E)는 트랜지스터(109)의 상면도이고, 도 30의 (E)에 도시된 일점쇄선 J1-J2 방향의 단면이 도 30의 (F)에 상당한다. 또한, 도 30의 (E)에 도시된 일점쇄선 J3-J4 방향의 단면이 도 32의 (A)에 상당한다. 또한, 일점쇄선 J1-J2 방향을 채널 길이 방향, 일점쇄선 J3-J4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(109)는 기판(115)과 접촉하는 절연층(120)과, 절연층(120)과 접촉하는 산화물 반도체층(130a) 및 산화물 반도체층(130b)으로 이루어진 적층과, 이 적층과 접촉하는 산화물 반도체층(130c)과, 산화물 반도체층(130c)과 접촉하는 절연층(160)과, 절연층(160)과 접촉하는 도전층(170)과, 상기 적층, 산화물 반도체층(130c), 절연층(160), 및 도전층(170)을 덮는 절연층(175)과, 절연층(175)과 접촉하는 절연층(180)과, 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 상기 적층과 전기적으로 접속되는 도전층(140) 및 도전층(150)을 갖는다. 또한, 필요에 따라 절연층(180), 도전층(140), 및 도전층(150)에 접촉하는 절연층(평탄화막) 등을 가져도 좋다.
트랜지스터(109)는 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점을 제외하면 트랜지스터(103)와 같은 구성을 갖는다.
본 발명의 일 형태에 따른 트랜지스터는 도 31의 (A) 및 (B)에 도시된 구성을 가져도 좋다. 도 31의 (A)는 트랜지스터(110)의 상면도이고, 도 31의 (A)에 도시된 일점쇄선 K1-K2 방향의 단면이 도 31의 (B)에 상당한다. 또한, 도 31의 (A)에 도시된 일점쇄선 K3-K4 방향의 단면이 도 32의 (A)에 상당한다. 또한, 일점쇄선 K1-K2 방향을 채널 길이 방향, 일점쇄선 K3-K4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(110)는 영역(331) 및 영역(332)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(333)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점을 제외하면 트랜지스터(104)와 같은 구성을 갖는다.
본 발명의 일 형태에 따른 트랜지스터는 도 31의 (C) 및 (D)에 도시된 구성을 가져도 좋다. 도 31의 (C)는 트랜지스터(111)의 상면도이고, 도 31의 (C)에 도시된 일점쇄선 L1-L2 방향의 단면이 도 31의 (D)에 상당한다. 또한, 도 31의 (C)에 도시된 일점쇄선 L3-L4 방향의 단면이 도 32의 (A)에 상당한다. 또한, 일점쇄선 L1-L2 방향을 채널 길이 방향, 일점쇄선 L3-L4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(111)는 기판(115)과 접촉하는 절연층(120)과, 절연층(120)과 접촉하는 산화물 반도체층(130a) 및 산화물 반도체층(130b)으로 이루어진 적층과, 이 적층과 전기적으로 접속되는 도전층(141) 및 도전층(151)과, 상기 적층, 도전층(141), 및 도전층(151)과 접촉하는 산화물 반도체층(130c)과, 산화물 반도체층(130c)과 접촉하는 절연층(160)과, 절연층(160)과 접촉하는 도전층(170)과, 상기 적층, 도전층(141), 도전층(151), 산화물 반도체층(130c), 절연층(160), 및 도전층(170)과 접촉하는 절연층(175)과, 절연층(175)과 접촉하는 절연층(180)과, 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속되는 도전층(142) 및 도전층(152)을 갖는다. 또한, 필요에 따라 절연층(180), 도전층(142), 및 도전층(152)에 접촉하는 절연층(평탄화막) 등을 가져도 좋다.
트랜지스터(111)는 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점, 및 도전층(141) 및 도전층(151)과 절연층(160) 사이에 산화물 반도체층의 일부(산화물 반도체층(130c))가 개재되는 점을 제외하면, 트랜지스터(105)와 같은 구성을 갖는다.
본 발명의 일 형태에 따른 트랜지스터는 도 31의 (E) 및 (F)에 도시된 구성을 가져도 좋다. 도 31의 (E)는 트랜지스터(112)의 상면도이고, 도 31의 (E)에 도시된 일점쇄선 M1-M2 방향의 단면이 도 31의 (F)에 상당한다. 또한, 도 31의 (E)에 도시된 일점쇄선 M3-M4 방향의 단면이 도 32의 (A)에 상당한다. 또한, 일점쇄선 M1-M2 방향을 채널 길이 방향, 일점쇄선 M3-M4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(112)는 영역(331), 영역(332), 영역(334), 및 영역(335)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(333)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점을 제외하면, 트랜지스터(106)와 같은 구성을 갖는다.
본 발명의 일 형태에 따른 트랜지스터는 도 33의 (A), (B), (C), (D), (E), (F)에 도시된 채널 길이 방향의 단면도, 및 도 32의 (C) 및 (D)에 도시된 채널 폭 방향의 단면도와 같이, 산화물 반도체층(130)과 기판(115) 사이에 도전층(173)을 가져도 좋다. 이 도전층을 제 2 게이트 전극층(백 게이트)으로서 사용함으로써 온 전류를 더 증가시키거나 문턱 전압을 제어할 수 있다. 또한, 도 33의 (A), (B), (C), (D), (E), (F)에 도시된 단면도에서 도전층(173)의 폭을 산화물 반도체층(130)보다 짧게 하여도 좋다. 또한, 도전층(173)의 폭을 도전층(170)의 폭보다 짧게 하여도 좋다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 34의 (A) 및 (B)에 도시된 구성으로 할 수도 있다. 도 34의 (A)는 상면도이고, 도 34의 (B)는 도 34의 (A)에 도시된 일점쇄선 N1-N2, 및 일점쇄선 N3-N4에 대응하는 단면도이다. 또한, 도 34의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하였다.
도 34의 (A) 및 (B)에 도시된 트랜지스터(113)는 기판(115)과, 기판(115) 위의 절연층(120)과, 절연층(120) 위의 산화물 반도체층(130)(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))과, 산화물 반도체층(130)에 접촉하고 간격을 두고 배치된 도전층(140) 및 도전층(150)과, 산화물 반도체층(130c)에 접촉하는 절연층(160)과, 절연층(160)에 접촉하는 도전층(170)을 갖는다. 또한, 산화물 반도체층(130), 절연층(160), 및 도전층(170)은 트랜지스터(113) 위의 절연층(190)에 제공된 산화물 반도체층(130a), 산화물 반도체층(130b), 및 절연층(120)에 도달하는 개구부에 제공되어 있다.
트랜지스터(113)의 구성은, 상술한 다른 트랜지스터의 구성과 비교하여, 소스 전극 또는 드레인 전극이 되는 도전체와 게이트 전극이 되는 도전체가 중첩되는 영역이 적기 때문에, 기생 용량을 작게 할 수 있다. 따라서, 트랜지스터(113)는 고속 동작이 필요한 회로의 요소로서 적합하다. 트랜지스터(113)의 상면은, 도 34의 (B)에 도시된 바와 같이 CMP(Chemical Mechanical Polishing)법 등을 사용하여 평탄화하는 것이 바람직하지만, 평탄화하지 않는 구성으로 할 수도 있다.
본 발명의 일 형태에 따른 트랜지스터에서의 도전층(140)(소스 전극층) 및 도전층(150)(드레인 전극층)은 도 35의 (A) 및 (B)에 도시된 상면도(산화물 반도체층(130), 도전층(140), 및 도전층(150)만 도시되었음)와 같이, 산화물 반도체층(130)의 폭(WOS)보다 도전층(140) 및 도전층(150)의 폭(WSD)이 길게 형성되어도 좋고, 짧게 형성되어도 좋다. WOS≥WSD(WSD는 WOS 이하)로 함으로써 게이트 전계가 산화물 반도체층(130) 전체에 가해지기 쉬워져 트랜지스터의 전기 특성을 향상시킬 수 있다. 또한, 도 35의 (C)에 도시된 바와 같이, 도전층(140) 및 도전층(150)이 산화물 반도체층(130)과 중첩되는 영역에만 형성되어도 좋다.
본 발명의 일 형태에 따른 트랜지스터(트랜지스터(101) 내지 트랜지스터(113))는 어느 구성에서도, 게이트 전극층인 도전층(170)이 게이트 절연막인 절연층(160)을 개재하여 산화물 반도체층(130)의 채널 폭 방향을 전기적으로 둘러싸기 때문에, 온 전류를 높일 수 있다. 이와 같은 트랜지스터의 구조를 surrounded channel(s-channel) 구조라고 부른다.
산화물 반도체층(130a) 및 산화물 반도체층(130b)을 갖는 트랜지스터, 및 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)을 갖는 트랜지스터에서는 산화물 반도체층(130)을 구성하는 2층 또는 3층의 재료를 적절히 선택함으로써 산화물 반도체층(130b)에 전류를 흘릴 수 있다. 산화물 반도체층(130b)에 전류가 흐름으로써 계면 산란의 영향을 받기 어렵고 높은 온 전류를 얻을 수 있다. 따라서, 산화물 반도체층(130b)을 두껍게 함으로써 온 전류가 향상될 수 있다.
상술한 구성으로 함으로써, 트랜지스터의 전기 특성을 향상시킬 수 있다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 2에 기재된 트랜지스터의 구성 요소에 대하여 자세히 설명한다.
기판(115)에는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판, 표면이 절연 처리된 금속 기판 등을 사용할 수 있다. 또는, 트랜지스터나 포토다이오드가 형성된 실리콘 기판, 및 이 실리콘 기판 위에 절연층, 배선, 콘택트 플러그로서의 기능을 갖는 도전체 등이 형성된 것을 사용할 수 있다. 또한, 실리콘 기판에 p채널형 트랜지스터를 형성하는 경우에는, n-형 도전형을 갖는 실리콘 기판을 사용하는 것이 바람직하다. 또는, n-형 또는 i형 실리콘층을 갖는 SOI 기판이어도 좋다. 또한, 실리콘 기판에 제공되는 트랜지스터가 p채널형인 경우에는, 트랜지스터를 형성하는 면의 면 방위는 (110)면인 실리콘 기판을 사용하는 것이 바람직하다. (110)면에 p채널형 트랜지스터를 형성함으로써 이동도를 높게 할 수 있다.
절연층(120)은 기판(115)에 포함되는 요소로부터 불순물이 확산되는 것을 방지하는 기능에 더하여 산화물 반도체층(130)에 산소를 공급하는 기능도 가질 수 있다. 따라서, 절연층(120)은 산소가 포함되는 절연막인 것이 바람직하며, 화학량론적 조성보다 많은 산소가 포함되는 절연막인 것이 더 바람직하다. 절연층(120)은 TDS법으로 측정한 산소 원자로 환산된 산소의 방출량이 1.0×1019atoms/cm3 이상인 것이 바람직하다. 또한, 상기 TDS 분석 시에서의 막의 표면 온도를 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위로 한다. 또한, 기판(115)이 다른 디바이스가 형성된 기판인 경우, 절연층(120)은 층간 절연막으로서의 기능도 갖는다. 이 경우에는 표면이 평평해지도록 CMP법 등으로 평탄화 처리를 수행하는 것이 바람직하다.
예를 들어, 절연층(120)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등의 산화물 절연막, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등의 질화물 절연막, 또는 이들의 혼합 재료를 사용할 수 있다. 또한, 상기 재료의 적층이어도 좋다.
산화물 반도체층(130)은 절연층(120) 측으로부터 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)이 순차적으로 적층된 3층 구조로 할 수 있다.
또한, 산화물 반도체층(130)이 단층인 경우에는, 본 실시형태에 기재된 산화물 반도체층(130b)에 상당하는 층을 사용하면 좋다.
산화물 반도체층(130)이 2층인 경우에는, 절연층(120) 측으로부터 산화물 반도체층(130a)에 상당하는 층 및 산화물 반도체층(130b)에 상당하는 층이 순차적으로 적층된 것을 사용하면 좋다. 이 구성의 경우, 산화물 반도체층(130a)과 산화물 반도체층(130b)을 서로 바꿀 수도 있다.
일례로서는, 산화물 반도체층(130b)에는 산화물 반도체층(130a) 및 산화물 반도체층(130c)보다 전자 친화력(진공 준위로부터 전도대 하단까지의 에너지)이 큰 산화물 반도체를 사용한다.
이와 같은 구조에서, 도전층(170)에 전계가 인가되면, 산화물 반도체층(130) 중 전도대 하단의 에너지가 가장 작은 산화물 반도체층(130b)에 채널이 형성된다. 따라서, 산화물 반도체층(130b)은 반도체로서 기능하는 영역을 갖는다고 할 수 있지만, 산화물 반도체층(130a) 및 산화물 반도체층(130c)은 절연체 또는 반절연체로서 기능하는 영역을 갖는다고도 할 수 있다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)으로서 사용할 수 있는 산화물 반도체는 적어도 In 또는 Zn을 포함하는 것이 바람직하다. 또는, In과 Zn 양쪽을 포함하는 것이 바람직하다. 또한, 이 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 줄이기 위하여, 상술한 것에 더하여 Al, Ga, Y, 또는 Sn 등의 스태빌라이저(stabilizer)를 포함하는 것이 바람직하다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)에는 결정부가 포함되는 것이 바람직하다. 특히, c축으로 배향된 결정을 사용함으로써 트랜지스터에 안정된 전기 특성을 부여할 수 있다. 또한, c축으로 배향된 결정은 변형에 강하고, 가요성 기판이 사용된 반도체 장치의 신뢰성을 향상시킬 수 있다.
소스 전극층으로서 작용하는 도전층(140) 및 드레인 전극층으로서 작용하는 도전층(150)에는, 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W, Ni, Mn, Nd, Sc, 및 상기 금속 재료의 합금 또는 도전성 질화물로부터 선택된 재료의 단층 또는 적층을 사용할 수 있다. 또한, 저저항의 Cu나 Cu-Mn 등의 합금과 상기 재료의 적층을 사용하여도 좋다. 트랜지스터(105), 트랜지스터(106), 트랜지스터(111), 및 트랜지스터(112)에는, 예를 들어, 도전층(141) 및 도전층(151)에 W을 사용하고, 도전층(142) 및 도전층(152)에 Ti과 Al의 적층막 등을 사용할 수 있다.
상기 재료는 산화물 반도체막으로부터 산소를 추출하는 성질을 갖는다. 그러므로, 상기 재료와 접하는 산화물 반도체막의 일부의 영역에서는 산화물 반도체막 내의 산소가 이탈되어 산소 결손이 형성된다. 막 내에 약간 포함되는 수소와 상기 산소 결손이 결합됨으로써, 그 영역은 현저하게 n형화된다. 따라서, n형화된 상기 영역은 트랜지스터의 소스 또는 드레인으로서 작용시킬 수 있다.
도전층(140) 및 도전층(150)에 W을 사용하는 경우에는, 질소를 도핑하여도 좋다. 질소를 도핑함으로써 산소를 추출하는 성질을 적절히 약하게 할 수 있고, n형화된 영역이 채널 영역까지 확대되는 것을 방지할 수 있다. 또한, 도전층(140) 및 도전층(150)을 n형 반도체층과의 적층으로 하고, n형 반도체층과 산화물 반도체층을 접촉시키는 것에 의해서도 n형화된 영역이 채널 영역까지 확대되는 것을 방지할 수 있다. n형 반도체층으로서는, 질소가 첨가된 In-Ga-Zn 산화물, 산화 아연, 산화 인듐, 산화 주석, 산화 인듐 주석 등을 사용할 수 있다.
게이트 절연막으로서 작용하는 절연층(160)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종 이상을 포함하는 절연막을 사용할 수 있다. 또한, 절연층(160)은 상술한 재료의 적층이어도 좋다. 또한, 절연층(160)은 불순물로서 La, N, Zr 등을 포함하여도 좋다.
또한, 절연층(160)의 적층 구조의 일례에 대하여 설명한다. 절연층(160)은 예를 들어, 산소, 질소, 실리콘, 하프늄 등을 갖는다. 구체적으로는, 산화 하프늄 및 산화 실리콘 또는 산화 질화 실리콘을 포함하면 바람직하다.
산화 하프늄 및 산화 알루미늄은 산화 실리콘이나 산화질화 실리콘과 비교하여 비유전율이 높다. 따라서, 산화 실리콘을 사용한 경우에 비하여 절연층(160)의 막 두께를 두껍게 할 수 있기 때문에, 터널 전류에 의한 누설 전류를 작게 할 수 있다. 즉, 오프 전류가 작은 트랜지스터를 구현할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄에 비하여 비유전율이 높다. 따라서, 오프 전류가 작은 트랜지스터로 하기 위해서는 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는 단사정계나 입방정계 등을 들 수 있다. 다만, 본 발명의 일 형태는 이에 한정되지 않는다.
또한, 산화물 반도체층(130)과 접촉하는 절연층(120) 및 절연층(160)으로서는, 질소 산화물의 방출량이 적은 막을 사용하는 것이 바람직하다. 질소 산화물의 방출량이 많은 절연층과 산화물 반도체가 접촉하는 경우, 질소 산화물에 기인하는 준위 밀도가 높아지는 경우가 있다. 절연층(120) 및 절연층(160)에는 예를 들어, 질소 산화물의 방출량이 적은 산화 질화 실리콘막 또는 산화 질화 알루미늄막 등의 산화물 절연층을 사용할 수 있다.
질소 산화물의 방출량이 적은 산화질화 실리콘막은 TDS법에서 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로는 암모니아의 방출량이 1×1018cm-3 이상 5×1019cm-3 이하이다. 또한, 암모니아의 방출량은 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하의 가열 처리에 의한 방출량이다.
절연층(120) 및 절연층(160)으로서 상기 산화물 절연층을 사용함으로써 트랜지스터의 문턱 전압이 변동되는 것을 저감할 수 있어, 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
게이트 전극층으로서 작용하는 도전층(170)에는, 예를 들어 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Mn, Nd, Sc, Ta, 및 W 등의 도전막을 사용할 수 있다. 또한, 상기 재료의 합금이나 상기 재료의 도전성 질화물을 사용하여도 좋다. 또한, 상기 재료, 상기 재료의 합금, 및 상기 재료의 도전성 질화물로부터 선택된 복수의 재료의 적층이어도 좋다. 대표적으로는, 텅스텐, 텅스텐과 질화 타이타늄의 적층, 텅스텐과 질화 탄탈럼의 적층 등을 사용할 수 있다. 또한, 저저항의 Cu 또는 Cu-Mn 등의 합금이나, 상기 재료와 Cu 또는 Cu-Mn 등의 합금의 적층을 사용하여도 좋다. 본 실시형태에서는 도전층(171)에 질화 탄탈럼을 사용하고, 도전층(172)에 텅스텐을 사용하여 도전층(170)을 형성한다.
또한, 도전층(170)에는 In-Ga-Zn 산화물, 산화 아연, 산화 인듐, 산화 주석, 산화 인듐 주석 등의 산화물 도전층을 사용하여도 좋다.
절연층(175)에는 수소가 포함되는 질화 실리콘막 또는 질화 알루미늄막 등을 사용할 수 있다. 실시형태 2에 기재된 트랜지스터(103), 트랜지스터(104), 트랜지스터(106), 트랜지스터(109), 트랜지스터(110), 및 트랜지스터(112)에서는, 절연층(175)으로서 수소가 포함되는 절연막을 사용함으로써 산화물 반도체층의 일부를 n형화할 수 있다. 또한, 질화 절연막은 수분 등의 차단막으로서의 작용도 갖고 있기 때문에, 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 절연층(175)으로서는 산화 알루미늄막을 사용할 수도 있다. 특히, 실시형태 2에 기재된 트랜지스터(101), 트랜지스터(102), 트랜지스터(105), 트랜지스터(107), 트랜지스터(108), 및 트랜지스터(111)에서는 절연층(175)에 산화 알루미늄막을 사용하는 것이 바람직하다. 산화 알루미늄막은 수소나 수분 등의 불순물과 산소 양쪽이 막을 투과하는 것을 차단하는 효과가 높다. 따라서, 산화 알루미늄막은 트랜지스터의 제작 공정 중 및 제작 후에, 수소나 수분 등의 불순물이 산화물 반도체층(130)에 혼입되거나, 산소가 산화물 반도체층으로부터 방출되거나, 절연층(120)으로부터 산소가 불필요하게 방출되는 것을 방지하는 효과를 갖는 보호막으로서 사용되기 적합하다.
절연층(175) 위에는 절연층(180)이 형성되어 있는 것이 바람직하다. 상기 절연층에는 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종 이상을 포함하는 절연막을 사용할 수 있다. 또한, 상기 절연층은 상기 재료의 적층이어도 좋다.
여기서, 절연층(180)은 절연층(120)과 마찬가지로 화학량론적 조성보다 많은 산소를 갖는 것이 바람직하다. 절연층(180)으로부터 방출되는 산소를 절연층(160)을 거쳐 산화물 반도체층(130)의 채널 형성 영역으로 확산시킬 수 있기 때문에, 채널 형성 영역에 형성된 산소 결손에 산소를 보전(補塡)할 수 있다. 따라서, 안정적인 트랜지스터의 전기 특성을 얻을 수 있다.
반도체 장치의 고집적화를 위해서는 트랜지스터를 미세화할 필요가 있다. 한편, 트랜지스터의 미세화로 인하여 트랜지스터의 전기 특성은 악화되는 경향이 있고, 예를 들어, 채널 폭을 축소하면 온 전류가 저하된다.
본 발명의 일 형태에 따른 트랜지스터(107) 내지 트랜지스터(112)에서는 채널이 형성되는 산화물 반도체층(130b)을 덮도록 산화물 반도체층(130c)이 형성되어 있고, 채널 형성층과 게이트 절연막이 접촉하지 않는 구성을 갖는다. 그러므로, 채널 형성층과 게이트 절연막의 계면에서 캐리어가 산란하는 것을 억제할 수 있고, 트랜지스터의 온 전류를 크게 할 수 있다.
본 발명의 일 형태에 따른 트랜지스터에서는, 상술한 바와 같이, 산화물 반도체층(130)의 채널 폭 방향을 전기적으로 둘러싸도록 게이트 전극층(도전층(170))이 형성되어 있기 때문에, 상면에 대하여 수직 방향으로부터의 게이트 전계에 더하여 측면에 대하여 수직 방향으로부터의 게이트 전계가 산화물 반도체층(130)에 인가된다. 즉, 채널 형성층에 대하여 전체적으로 게이트 전계가 인가되고, 실효 채널 폭이 확대되기 때문에, 온 전류를 더 높일 수 있다.
본 실시형태에서 설명한 금속막, 반도체막, 무기 절연막 등 다양한 막은, 대표적으로 스퍼터링법이나 플라스마 CVD법에 의하여 형성될 수 있지만, 다른 방법, 예를 들어, 열 CVD법에 의하여 형성되어도 좋다. 열 CVD법의 예로서는, MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법 등이 있다.
열 CVD법은 플라스마를 사용하지 않는 성막 방법이기 때문에, 플라스마 대미지에 의하여 결함이 생성되는 일이 없다는 이점을 갖는다.
또한, 열 CVD법에 의한 성막은, 원료 가스와 산화제를 체임버 내에 동시에 공급하고, 체임버 내를 대기압하 또는 감압하로 하고 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 수행하여도 좋다.
ALD법에 의한 성막은, 체임버 내를 대기압하 또는 감압하로 하고, 반응을 위한 원료 가스를 체임버에 도입하여 반응시키고, 이를 반복함으로써 수행한다. 원료 가스와 함께 불활성 가스(아르곤 또는 질소 등)를 캐리어 가스로서 도입하여도 좋다. 예를 들어, 2종류 이상의 원료 가스를 순차적으로 체임버에 공급하여도 좋다. 이때, 여러 종류의 원료 가스가 혼합되지 않도록 제 1 원료 가스가 반응한 후에 불활성 가스를 도입하고, 제 2 원료 가스를 도입한다. 또는, 불활성 가스를 도입하는 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착되어 반응함으로써 제 1 층이 형성되고, 나중에 도입되는 제 2 원료 가스가 흡착되어 반응함으로써 제 1 층 위에 제 2 층이 적층되어, 박막이 형성된다. 이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입을 반복하는 횟수에 따라 조절할 수 있기 때문에, 막 두께를 정밀하게 조절할 수 있어 ALD법은 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법은, 상술한 실시형태에 개시된 금속막, 반도체막, 무기 절연막 등 다양한 막을 형성할 수 있고, 예를 들어 In-Ga-Zn-O막을 형성하는 경우에는, 트라이메틸인듐(In(CH3)3), 트라이메틸갈륨(Ga(CH3)3), 및 다이메틸아연(Zn(CH3)2)을 사용할 수 있다. 이들의 조합에 한정되지 않고, 트라이메틸갈륨 대신 트라이에틸갈륨(Ga(C2H5)3)을 사용할 수도 있고, 다이메틸아연 대신 다이에틸아연(Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 산화 하프늄막이 형성되는 경우에는, 용매와 하프늄 전구체가 포함되는 액체(하프늄알콕사이드나, 테트라키스다이메틸아마이드하프늄(TDMAH, Hf[N(CH3)2]4) 및 테트라키스(에틸메틸아마이드)하프늄 등의 하프늄아마이드)를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종류의 가스를 사용한다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 산화 알루미늄막이 형성되는 경우에는, 용매와 알루미늄 전구체가 포함되는 액체(트라이메틸알루미늄(TMA, Al(CH3)3) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 다른 재료로서는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트) 등이 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화 실리콘막이 형성되는 경우에는, 헥사클로로다이실레인을 피성막면에 흡착시키고 산화성 가스(O2, 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 텅스텐막이 형성되는 경우에는, WF6 가스와 B2H6 가스를 순차적으로 도입하여 초기 텅스텐막을 형성한 후에, WF6 가스와 H2 가스를 순차적으로 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 산화물 반도체막, 예를 들어 In-Ga-Zn-O막이 형성되는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 도입하여 In-O층을 형성한 후, Ga(CH3)3 가스와 O3 가스를 순차적으로 도입하여 GaO층을 형성하고 나서, Zn(CH3)2 가스와 O3 가스를 순차적으로 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 이들의 가스를 사용하여 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다.
산화물 반도체층의 성막에는 대향 타깃식 스퍼터링 장치를 사용할 수도 있다. 이 대향 타깃식 스퍼터링 장치를 사용한 성막법을 VDSP(vapor deposition SP)라고 부를 수도 있다.
대향 타깃식 스퍼터링 장치를 사용하여 산화물 반도체층을 성막함으로써 산화물 반도체층을 성막할 때의 플라스마 손상을 저감할 수 있다. 그러므로, 막 내의 산소 결손을 저감할 수 있다. 또한, 대향 타깃식 스퍼터링 장치를 사용함으로써 저압에서의 성막이 가능하기 때문에 성막된 산화물 반도체층 내의 불순물 농도(예를 들어, 수소, 희가스(아르곤 등), 물 등)를 저감할 수 있다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태에 사용할 수 있는 산화물 반도체의 재료에 대하여 설명한다.
산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여, 원소 M으로서 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되는 것이 바람직하다. 또한, 원소 M으로서는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등으로부터 선택된 하나 또는 여러 종류가 포함되어도 좋다.
여기서, 산화물 반도체막이 인듐, 원소 M, 및 아연을 갖는 경우를 생각한다.
우선, 도 36의 (A), (B), 및 (C)를 참조하여, 본 발명에 따른 산화물 반도체가 갖는 인듐, 원소M, 및 아연의 원자수비의 바람직한 범위에 대하여 설명한다. 또한, 산소의 원자수비에 대해서는 기재하지 않는다. 또한, 산화물 반도체가 갖는 인듐, 원소M, 및 아연의 원자수비의 각 항을 [In], [M], 및 [Zn]으로 한다.
도 36의 (A), (B), 및 (C)에서, 파선은 [In]:[M]:[Zn]=(1+α):(1-α):1의 원자수비(-1≤α≤1)가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):2의 원자수비가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):3의 원자수비가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):4의 원자수비가 되는 라인, 및 [In]:[M]:[Zn]=(1+α):(1-α):5의 원자수비가 되는 라인을 나타낸다.
또한, 일점쇄선은 [In]:[M]:[Zn]=1:1:β의 원자수비(β≥0)가 되는 라인, [In]:[M]:[Zn]=1:2:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=1:3:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=1:4:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=2:1:β의 원자수비가 되는 라인, 및 [In]:[M]:[Zn]=5:1:β의 원자수비가 되는 라인을 나타낸다.
또한, 도 36에 도시된 [In]:[M]:[Zn]=0:2:1의 원자수비 또는 그 근방의 값을 갖는 산화물 반도체는 스피넬형의 결정 구조를 갖기 쉽다.
도 36의 (A) 및 (B)는, 본 발명의 일 형태에 따른 산화물 반도체가 갖는, 인듐, 원소M, 및 아연의 원자수비의 바람직한 범위의 일례에 대하여 도시한 것이다.
일례로서, [In]:[M]:[Zn]=1:1:1인 InMZnO4의 결정 구조를 도 37에 도시하였다. 또한, 도 37은 b축에 대한 평행 방향으로부터 관찰한 경우의 InMZnO4의 결정 구조이다. 또한, 도 37에 도시된 M, Zn, 산소를 갖는 층(이하, (M,Zn)층)에서의 금속 원소는 원소M 또는 아연을 나타낸다. 이 경우, 원소M과 아연의 비율이 같은 것으로 한다. 원소M과 아연은 서로 바꿀 수 있고, 배열은 불규칙하다.
InMZnO4는 층상의 결정 구조(층상 구조라고도 함)를 갖고, 도 37에 도시된 바와 같이, 인듐 및 산소를 갖는 층(이하, In층) 1개마다, 원소M, 아연, 및 산소를 갖는 (M,Zn)층을 2개 갖는다.
또한, 인듐과 원소M은, 서로 바꿀 수 있다. 그러므로, (M,Zn)층의 원소M이 인듐과 치환되면, (In,M,Zn)층이라고 나타낼 수도 있다. 이 경우, In층 1개마다, (In,M,Zn)층을 2개 갖는 층상 구조가 된다.
[In]:[M]:[Zn]=1:1:2가 되는 원자수비의 산화물 반도체는, In층 1개마다, (M,Zn)층을 3개 갖는 층상 구조가 된다. 즉, [In] 및 [M]에 대하여 [Zn]이 크게 되면, 산화물 반도체가 결정화한 경우에 In층에 대한 (M,Zn)층의 비율이 증가된다.
다만, 산화물 반도체 내에서, In층 1개에 대한 (M,Zn)층의 개수가 정수가 아닌 경우, In층이 1개에 대한 (M,Zn)층의 개수가 정수인 층상 구조를 여러 종류 갖는 경우가 있다. 예를 들어, [In]:[M]:[Zn]=1:1:1.5인 경우, In층이 1개마다 (M,Zn)층을 2개 갖는 층상 구조와, (M,Zn)층을 3개 갖는 층상 구조가 혼재하는 층상 구조가 되는 경우가 있다.
예를 들어, 산화물 반도체를 스퍼터링 장치에 의하여 성막하는 경우, 타깃의 원자수비에서 어긋난 원자수비를 갖는 막이 형성된다. 특히, 성막 시의 기판 온도에 따라서는, 타깃의 [Zn]보다 막의 [Zn]이 작아지는 경우가 있다.
또한, 산화물 반도체 내에 복수의 상이 공존하는 경우가 있다(2상 공존, 3상 공존 등). 예를 들어, 원자수비가 [In]:[M]:[Zn]=0:2:1인 원자수비의 근방의 값이면, 스피넬형의 결정 구조와 층상의 결정 구조의 2상이 공존하기 쉽다. 또한, 원자수비가 [In]:[M]:[Zn]=1:0:0인 원자수비의 근방의 값이면, 빅스비아이트(bixbyite)형의 결정 구조와 층상 결정 구조의 2상이 공존하기 쉽다. 산화물 반도체 내에 복수의 상이 공존하는 경우, 상이한 결정 구조 사이에서, 입계(그레인 바운더리라고도 함)가 형성되는 경우가 있다.
또한, 인듐의 함유율을 높임으로써, 산화물 반도체의 캐리어 이동도(전자 이동도)를 높게 할 수 있다. 이것은 인듐, 원소M, 및 아연을 갖는 산화물 반도체에서는, 중금속의 s궤도가 캐리어 전도에 주로 기여하고 있어, 인듐의 함유율을 높이면 s궤도가 중첩되는 영역이 더 커지기 때문에, 인듐의 함유율이 높은 산화물 반도체는 인듐의 함유율이 낮은 산화물 반도체와 비교하여 캐리어 이동도가 높아지기 때문이다.
한편, 산화물 반도체 내의 인듐 및 아연의 함유율이 낮아지면, 캐리어 이동도가 낮아진다. 따라서, [In]:[M]:[Zn]=0:1:0을 나타내는 원자수비 및 그 근방의 값인 원자수비(예를 들어, 도 36의 (C)에 도시된 영역C)에서는, 절연성이 높아진다.
따라서, 본 발명의 일 형태에 따른 산화물 반도체는, 캐리어 이동도가 높고 입계가 적은 층상 구조가 되기 쉬고, 도 36의 (A)에 영역 A로서 나타내어진 원자수비를 갖는 것이 바람직하다.
또한, 도 36의 (B)에 도시된 영역 B는, [In]:[M]:[Zn]=4:2:3 내지 4.1, 및 그 근방의 값을 나타낸다. 근방의 값에는, 예를 들어, 원자수비가 [In]:[M]:[Zn]=5:3:4가 포함된다. 영역 B로서 나타내어진 원자수비를 갖는 산화물 반도체는, 특히, 결정성이 높고, 캐리어 이동도도 높은 우수한 산화물 반도체이다.
또한, 산화물 반도체가 층상 구조를 형성하는 조건은, 원자수비에 의하여 일의적으로 정해지지 않는다. 층상 구조를 형성하기 위한 난이도는 원자수비에 따라 달라진다. 한편, 원자수비가 같아도 형성 조건에 따라 층상 구조가 되는 경우도 있고 층상 구조가 되지 않는 경우도 있다. 따라서, 도시된 영역은 산화물 반도체가 층상 구조를 갖는 원자수비를 나타내는 영역이고, 영역 A 내지 영역C의 경계는 엄밀하지 않다.
여기서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한, 상기 산화물 반도체를 트랜지스터에 사용하면, 입계에서의 캐리어 산란 등을 감소시킬 수 있기 때문에, 전계 효과 이동도가 높은 트랜지스터를 구현할 수 있다. 또한, 신뢰성이 높은 트랜지스터를 구현할 수 있다.
또한, 트랜지스터에는 캐리어 밀도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어, 산화물 반도체의 캐리어 밀도를 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이며, 1×10-9/cm3 이상으로 하면 좋다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다.
또한, 산화물 반도체의 트랩 준위에 포획된 전하는 소실될 때까지 걸리는 시간이 길어 마치 고정 전하처럼 작용하는 경우가 있다. 따라서, 트랩 준위 밀도가 높은 산화물 반도체에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서, 트랜지스터의 특성을 안정시키기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 유효하다. 또한, 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 근접한 막의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는, 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
여기서, 산화물 반도체에서 불순물이 미치는 영향에 대하여 설명한다.
산화물 반도체에 제 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그래서, 산화물 반도체 또는 산화물 반도체와 접촉하는 층과의 계면 근방에서는, 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하가 되는 영역을 갖도록 제어한다.
또한, 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하고, 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온(normally-on) 특성이 되기 쉽다. 따라서, 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도(SIMS 분석에 의하여 얻어지는 농도)가 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하가 되는 영역을 갖도록 제어한다.
또한, 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생되고 캐리어 밀도가 증가되어, n형화되기 쉽다. 결과적으로, 질소가 포함되는 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 따라서, 상기 산화물 반도체에서 질소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체 내의 질소 농도(SIMS 분석에 의하여 얻어지는 농도)가 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하가 되는 영역을 갖도록 제어한다.
또한, 산화물 반도체에 포함되는 수소는, 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로, 산화물 반도체 내의 수소는 가능한 한 저감되는 것이 바람직하다. 구체적으로는, 산화물 반도체 내의 수소 농도(SIMS 분석에 의하여 얻어지는 농도)가 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만이 되는 영역을 갖도록 제어한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다. 또한, 상술한 바와 같이 고순도화된 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 오프 전류는 매우 작다. 예를 들어, 소스와 드레인 사이의 전압을 0.1V, 5V, 또는 10V 정도로 한 경우에, 트랜지스터의 채널 폭당 오프 전류를 수yA/μm 내지 수zA/μm까지 저감할 수 있다.
이어서, 상기 산화물 반도체를 2층 구조 또는 3층 구조로 한 경우에 대하여 설명한다. 산화물 반도체(S1), 산화물 반도체(S2), 및 산화물 반도체(S3)의 적층 구조와 접촉하는 절연체의 밴드도와, 산화물 반도체(S2)와 산화물 반도체(S3)의 적층 구조와 접촉하는 절연체의 밴드도에 대하여, 도 38을 참조하여 설명한다. 또한, 산화물 반도체(S1)는 산화물 반도체층(130a), 산화물 반도체(S2)는 산화물 반도체층(130b), 산화물 반도체(S3)는 산화물 반도체층(130c)에 상당한다.
도 38의 (A)는 절연체(I1), 산화물 반도체(S1), 산화물 반도체(S2), 산화물 반도체(S3), 및 절연체(I2)를 갖는 적층 구조의 막 두께 방향의 밴드도의 일례이다. 또한, 도 38의 (B)는 절연체(I1), 산화물 반도체(S2), 산화물 반도체(S3), 및 절연체(I2)를 갖는 적층 구조의 막 두께 방향의 밴드도의 일례이다. 또한, 쉽게 이해하기 위하여 밴드도는 절연체(I1), 산화물 반도체(S1), 산화물 반도체(S2), 산화물 반도체(S3), 및 절연체(I2)의 전도대 하단의 에너지 준위(Ec)를 나타낸다.
산화물 반도체(S1), 산화물 반도체(S3)는, 산화물 반도체(S2)보다 전도대 하단의 에너지 준위가 진공 준위에 가깝고, 대표적으로는, 산화물 반도체(S2)의 전도대 하단의 에너지 준위와, 산화물 반도체(S1) 및 산화물 반도체(S3)의 전도대 하단의 에너지 준위의 차이가 0.15eV 이상, 또는 0.5eV 이상 또한 2eV 이하, 또는 1eV 이하인 것이 바람직하다. 즉, 산화물 반도체(S1) 및 산화물 반도체(S3)의 전자 친화력보다 산화물 반도체(S2)의 전자 친화력이 크고, 산화물 반도체(S1) 및 산화물 반도체(S3)의 전자 친화력과 산화물 반도체(S2)의 전자 친화력의 차이가 0.15eV 이상, 또는 0.5eV 이상 또한 2eV 이하, 또는 1eV 이하인 것이 바람직하다.
도 38의 (A) 및 (B)에 도시된 바와 같이, 산화물 반도체(S1), 산화물 반도체(S2), 산화물 반도체(S3)에서 전도대 하단의 에너지 준위는 완만하게 변화한다. 이것을 연속적으로 변화 또는 연속 접합한다고도 바꿔 말할 수 있다. 이와 같은 밴드도를 갖기 위해서는, 산화물 반도체(S1)와 산화물 반도체(S2)의 계면 또는 산화물 반도체(S2)와 산화물 반도체(S3)의 계면에서 형성되는 혼합층의 결함 준위 밀도를 낮게 하면 좋다.
구체적으로는, 산화물 반도체(S1)와 산화물 반도체(S2), 산화물 반도체(S2)와 산화물 반도체(S3)가 산소 외에 같은 원소를 가짐(주성분으로 함)으로써 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어, 산화물 반도체(S2)가 In-Ga-Zn 산화물 반도체의 경우, 산화물 반도체(S1), 산화물 반도체(S3)로서, In-Ga-Zn 산화물 반도체, Ga-Zn 산화물 반도체, 산화 갈륨 등을 사용하면 좋다.
이때, 캐리어의 경로는 주로 산화물 반도체(S2)가 된다. 산화물 반도체(S1)와 산화물 반도체(S2)의 계면 및 산화물 반도체(S2)와 산화물 반도체(S3)의 계면에서의 결함 준위 밀도를 낮게 할 수 있어, 캐리어 전도에 미치는 계면 산란의 영향이 작고, 높은 온 전류가 얻어진다.
트랩 준위에 전자가 포획됨으로써, 포획된 전자는 고정 전하와 같이 작용하기 때문에, 트랜지스터의 문턱 전압은 양 방향으로 변동된다. 산화물 반도체(S1) 및 산화물 반도체(S3)를 제공함으로써, 트랩 준위를 산화물 반도체(S2)로부터 멀리할 수 있다. 상기 구성으로 함으로써, 트랜지스터의 문턱 전압이 양 방향으로 변동되는 것을 방지할 수 있다.
산화물 반도체(S1) 및 산화물 반도체(S3)는, 산화물 반도체(S2)와 비교하여 도전율이 충분히 낮은 재료를 사용한다. 이때, 주로 산화물 반도체(S2), 산화물 반도체(S2)와 산화물 반도체(S1)의 계면, 및 산화물 반도체(S2)와 산화물 반도체(S3)의 계면이 채널 영역으로서 기능한다. 예를 들어, 산화물 반도체(S1), 산화물 반도체(S3)로서 절연성이 높은 도 36의 (C)의 영역C에 나타내어진 원자수비를 갖는 산화물 반도체를 사용하면 좋다.
특히, 산화물 반도체(S2)로서 영역 A에 나타내어진 원자수비를 갖는 산화물 반도체를 사용하는 경우, 산화물 반도체(S1) 및 산화물 반도체(S3)로서 [M]/[In]이1 이상인 산화물 반도체를 사용하는 것이 바람직하고, 더 바람직하게는 2 이상인 산화물 반도체이다. 또한, 산화물 반도체(S3)로서 충분히 높은 절연성을 얻을 수 있는 [M]/([Zn]+[In])이 1 이상인 원자수비를 갖는 산화물 반도체를 사용하는 것이 적합하다.
본 실시형태에 기재된 구성은, 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
이하에서는 본 발명의 일 형태에 사용할 수 있는 산화물 반도체의 구조에 대하여 설명한다.
또한, 본 명세서에서 "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
또한, 본 명세서에서 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
<산화물 반도체의 구조>
이하에서는, 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와 그 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서 보면, 산화물 반도체는 비정질 산화물 반도체와 이 외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS 등이 있다.
비정질 구조에 대해서는, 일반적으로, 등방적이며 불균질 구조를 갖지 않는다, 준안정 상태에 있고 원자의 배치가 고정화되지 않는다, 결합 각도에 유연성이 있다, 단거리 질서를 갖지만 장거리 질서는 갖지 않는다 등의 견해가 있다.
반대의 관점에서 보면, 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체라고 부를 수는 없다. 또한, 등방적이지 않은(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체를 완전한 비정질 산화물 반도체라고 부를 수는 없다. 한편, a-like OS는 등방적이지 않지만 공동(보이드라고도 함)을 갖는 불안정한 구조이다. 불안정하다는 점에서는 a-like OS는 물성적으로 비정질 산화물 반도체에 가깝다.
<CAAC-OS>
우선, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 일종이다.
CAAC-OS를 X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, 공간군 R-3m으로 분류되는 InGaZnO4의 결정을 갖는 CAAC-OS의 구조를 out-of-plane법에 의하여 해석하면, 도 39의 (A)에 도시된 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (009)면에서 유래되기 때문에, CAAC-OS에서는 결정이 c축 배향성을 갖고, CAAC-OS의 막이 형성되는 면(피형성면이라고도 함) 또는 상면에 실질적으로 수직인 방향으로 c축이 배향되는 것을 확인할 수 있다. 또한, 2θ가 31° 근방일 때의 피크 외에도 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는 공간군 Fd-3m으로 분류되는 결정 구조에 기인한다. 그러므로, CAAC-OS는 상기 피크를 나타내지 않는 것이 바람직하다.
한편, 피형성면에 평행한 방향으로부터 X선을 입사시키는 in-plane법에 의하여 CAAC-OS의 구조를 해석하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에서 유래된다. 그리고, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ스캔)을 수행하여도, 도 39의 (B)에 도시된 바와 같이 명료한 피크는 나타나지 않는다. 한편, 단결정 InGaZnO4에 대하여 2θ를 56° 근방에 고정하고 φ스캔을 수행한 경우, 도 39의 (C)에 도시된 바와 같이, (110)면과 등가인 결정면에서 유래되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 해석에 의거하여, CAAC-OS는 a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
다음에, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, 프로브 직경이 300nm인 전자선을 CAAC-OS의 피형성면에 평행하게 입사시키면, 도 39의 (D)에 도시된 바와 같은 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는 InGaZnO4의 결정의 (009)면에서 유래되는 스폿이 포함된다. 따라서, 전자 회절에 의해서도 CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하고 있는 것을 알 수 있다. 한편, 동일한 시료에 대하여, 시료면에 수직인 방향으로부터 프로브 직경이 300nm인 전자선을 입사시켰을 때의 회절 패턴을 도 39의 (E)에 도시하였다. 도 39의 (E)를 보면, 링 형상의 회절 패턴이 확인된다. 따라서, 프로브 직경이 300nm인 전자선을 사용한 전자 회절에 의해서도 CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 39의 (E)에서의 제 1 링은, InGaZnO4의 결정의 (010)면 및 (100)면 등에서 유래된다고 생각된다. 또한, 도 39의 (E)에서의 제 2 링은 (110)면 등에서 유래한다고 생각된다.
또한, 투과 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS의 명시야상과 회절 패턴의 복합 해석 이미지(고분해능 TEM 이미지라고도 함)를 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM 이미지에서도 펠릿들 사이의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 명확하게 확인할 수 없는 경우가 있다. 그러므로, CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
도 40의 (A)는 시료면에 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지이다. 고분해능 TEM 이미지의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지라고 부른다. Cs 보정 고분해능 TEM 이미지는 예를 들어, 원자 분해능 분석 전자 현미경(JEOL Ltd. 제조, JEM-ARM200F) 등에 의하여 관찰될 수 있다.
도 40의 (A)를 보면, 금속 원자가 층상으로 배열되어 있는 영역인 펠릿을 확인할 수 있다. 펠릿 하나의 크기는 1nm 이상인 것이나, 3nm 이상인 것이 있는 것을 알 수 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한, CAAC-OS를 CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다. 펠릿은 CAAC-OS의 피형성면 또는 상면의 요철을 반영하고 있으며, CAAC-OS의 피형성면 또는 상면과 평행하게 된다.
또한, 도 40의 (B) 및 (C)는 시료면에 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지이다. 도 40의 (D) 및 (E)는 각각 도 40의 (B) 및 (C)를 화상 처리한 이미지이다. 이하에서는, 화상 처리의 방법에 대하여 설명한다. 우선, 도 40의 (B)를 고속 푸리에 변환(FFT: Fast Fourier Transform) 처리함으로써 FFT 이미지를 취득한다. 다음에, 취득한 FFT 이미지에서 원점을 기준으로 하여 2.8nm-1에서 5.0nm-1 사이의 범위가 남도록 마스크 처리를 한다. 이어서, 마스크 처리한 FFT 이미지를 역고속 푸리에 변환(IFFT: Inverse Fast Fourier Transform) 처리함으로써 화상 처리한 이미지를 취득한다. 이와 같이 취득한 이미지를 FFT 필터링 이미지라고 부른다. FFT 필터링 이미지는 Cs 보정 고분해능 TEM 이미지에서 주기 성분을 추출한 이미지이고 격자 배열을 나타낸 것이다.
도 40의 (D)에서는 격자 배열이 흐트러진 부분을 파선으로 나타내었다. 파선으로 둘러싸인 영역이 하나의 펠릿이다. 그리고, 파선으로 나타낸 부분이 펠릿과 펠릿의 연결부이다. 파선은 육각형상이기 때문에 펠릿이 육각형상인 것을 알 수 있다. 또한, 펠릿의 형상은 정육각형상에 한정되지 않고, 비정육각형상인 경우가 많다.
도 40의 (E)에서는 격자 배열이 정렬된 영역과 다른 격자 배열이 정렬된 영역 사이를 점선으로 나타내었다. 점선 근방에서도 명확한 결정립계를 확인할 수 없다. 점선 근방의 격자점을 중심으로 하여 주위의 격자점을 연결하면, 변형된(distorted) 육각형이나 오각형 또는/및 칠각형 등이 형성된다. 즉, 격자 배열을 변형시킴으로써 결정립계의 형성이 억제되는 것을 알 수 있다. 이것은 CAAC-OS가 a-b면 방향에서 원자간의 결함 거리가 조밀하지 않거나, 금속 원소가 치환되어 원자간의 결합 거리가 변화되는 것 등에 의하여 변형을 허용할 수 있기 때문이라고 생각된다.
상술한 바와 같이, CAAC-OS는 c축 배향성을 갖고, 또한 a-b면 방향에서 복수의 펠릿(나노 결정)이 연결되고 변형을 갖는 결정 구조를 갖는다. 따라서, CAAC-OS를 CAA crystal(c-axis-aligned a-b-plane-anchored crystal)을 갖는 산화물 반도체라고 부를 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, 반대로 보면 CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고 할 수도 있다.
또한, 불순물은 산화물 반도체의 주성분 외의 원소이며, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들어, 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소(실리콘 등)는, 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다.
<nc-OS>
다음에, nc-OS에 대하여 설명한다.
nc-OS를 XRD에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, out-of-plane법에 의하여 nc-OS의 구조를 해석하면 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 갖지 않는다.
또한, 예를 들어, InGaZnO4의 결정을 갖는 nc-OS를 박편화하고, 두께가 34nm인 영역에 대하여 프로브 직경이 50nm인 전자선을 피형성면에 평행하게 입사시키면, 도 41의 (A)에 나타낸 바와 같은 링 형상의 회절 패턴(나노빔 전자 회절 패턴)이 관측된다. 또한, 같은 시료에 프로브 직경이 1nm인 전자선을 입사시켰을 때의 회절 패턴(나노빔 전자 회절 패턴)을 도 41의 (B)에 나타내었다. 도 41의 (B)를 보면, 링 형상의 영역 내에 복수의 스폿이 관측된다. 따라서, nc-OS는 프로브 직경이 50nm인 전자선을 입사시켜도 질서성이 확인되지 않지만, 프로브 직경이 1nm인 전자선을 입사시키면 질서성이 확인된다.
또한, 두께가 10nm 미만인 영역에 대하여 프로브 직경이 1nm인 전자선을 입사시키면, 도 41의 (C)에 도시된 바와 같이, 스폿이 실질적으로 정육각형으로 배치된 전자 회절 패턴이 관측되는 경우가 있다. 따라서, 두께가 10nm 미만인 범위에서, nc-OS가 질서성이 높은 영역, 즉 결정을 갖는 것을 알 수 있다. 또한, 결정이 다양한 방향을 향하고 있기 때문에 규칙적인 전자 회절 패턴이 관측되지 않는 영역도 있다.
도 41의 (D)는 피형성면에 실질적으로 평행한 방향으로부터 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM 이미지이다. nc-OS는 고분해능 TEM 이미지에서 보조선으로 나타낸 부분 등과 같이, 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 갖는다. nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하이며, 특히 1nm 이상 3nm 이하인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체(micro crystalline oxide semiconductor)라고 부르는 경우가 있다. nc-OS는 예를 들어 고분해능 TEM 이미지에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은 CAAC-OS에서의 펠릿과 기원이 같을 가능성이 있다. 그러므로, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
이와 같이, nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 상이한 펠릿들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에서 배향성이 보이지 않는다. 따라서, 분석 방법에 따라서는 nc-OS를 a-like OS나 비정질 산화물 반도체와 구별되지 않는 경우가 있다.
또한, 펠릿(나노 결정) 사이에서는 결정 방위가 규칙성을 갖지 않기 때문에, nc-OS를 RANC(Random Aligned nanocrystals)를 갖는 산화물 반도체, 또는 NANC(Non-Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 그러므로, nc-OS는 a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮다. 다만, nc-OS는 상이한 펠릿들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS는 CAAC-OS와 비교하여 결함 준위 밀도가 높다.
<a-like OS>
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 산화물 반도체이다.
도 42는 a-like OS의 고분해능 단면 TEM 이미지이다. 여기서, 도 42의 (A)는 전자 조사를 시작하였을 때의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 42의 (B)는 4.3×108e-/nm2의 전자(e-)를 조사한 후의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 42의 (A) 및 (B)를 보면, a-like OS는 전자 조사를 시작하였을 때부터 세로 방향으로 연신(延伸)하는 줄무늬 형상의 명(明) 영역이 관찰되는 것을 알 수 있다. 또한, 명 영역은 전자 조사 후에 형상이 변화되는 것을 알 수 있다. 또한, 명 영역은 공동 또는 저밀도 영역이라고 추측된다.
공동을 갖기 때문에, a-like OS는 불안정한 구조이다. 이하에서는 a-like OS가 CAAC-OS 및 nc-OS와 비교하여 불안정한 구조임을 나타내기 위하여, 전자 조사에 의한 구조의 변화를 나타낸다.
시료로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 이들 시료는 모두 In-Ga-Zn 산화물이다.
먼저, 각 시료의 고분해능 단면 TEM 이미지를 취득한다. 고분해능 단면 TEM 이미지에 의거하면, 각 시료는 모두 결정부를 갖는다.
또한, InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접한 층끼리의 간격은, (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석으로부터 그 값은 0.29nm로 산출된다. 그러므로, 이하에서는 격자 줄무늬(lattice fringe)의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주하였다. 또한, 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 43은 각 시료의 결정부(22군데 내지 30군데)의 평균 크기를 조사한 예이다. 또한, 상술한 격자 줄무늬의 길이를 결정부의 크기로 하였다. 도 42를 보면, a-like OS는 TEM 이미지의 취득 등에 따른 누적 전자 조사량에 따라 결정부가 커지는 것을 알 수 있다. 도 42를 보면, TEM에 의한 관찰 초기에는 1.2nm 정도의 크기였던 결정부(초기핵이라고도 함)가, 전자(e-)의 누적 조사량이 4.2×108e-/nm2가 될 때 1.9nm 정도의 크기까지 성장한 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사가 시작될 때부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지의 범위에서, 결정부의 크기는 변화되지 않은 것을 알 수 있다. 도 42를 보면, 누적 전자 조사량과 상관없이 nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.3nm 정도 및 1.8nm 정도인 것을 알 수 있다. 또한, 전자선 조사 및 TEM에 의한 관찰에는 히타치 투과 전자 현미경 H-9000NAR을 사용하였다. 전자선 조사 조건은 가속 전압을 300kV, 전류 밀도를 6.7×105e-/(nm2ㆍs), 조사 영역의 직경을 230nm로 하였다.
이와 같이, a-like OS에서는, 전자 조사에 의한 결정부의 성장이 관찰되는 경우가 있다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의한 결정부의 성장이 거의 관찰되지 않는다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여, 불안정한 구조임을 알 수 있다.
또한, 공동을 갖기 때문에, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 단결정 산화물 반도체의 밀도의 78% 미만인 산화물 반도체는, 성막하는 것 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성을 갖는 단결정이 존재하지 않는 경우, 임의의 비율로 조성이 상이한 단결정 산화물 반도체를 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체에 상당하는 밀도는, 조성이 상이한 단결정 산화물 반도체를 조합하는 비율에 대하여 가중 평균을 사용하여 어림잡으면 좋다. 다만, 밀도는 가능한 한 적은 종류의 단결정을 조합하여 어림잡는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조를 갖고, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중, 2종 이상을 갖는 적층막이어도 된다.
<산화물 반도체의 캐리어 밀도>
다음에, 산화물 반도체의 캐리어 밀도에 대하여 이하에 설명한다.
산화물 반도체의 캐리어 밀도에 영향을 미치는 인자로서는, 산화물 반도체 내의 산소 결손(Vo) 또는 산화물 반도체 내의 불순물 등을 들 수 있다.
산화물 반도체 내의 산소 결손이 많아지면, 상기 산소 결손과 수소가 결합(이 상태를 VoH라고도 함)한 경우에 결함 준위 밀도가 높아진다. 또는, 산화물 반도체 내의 불순물이 많아지면, 상기 불순물에 기인하여 결함 준위 밀도가 높아진다. 따라서, 산화물 반도체 내의 결함 준위 밀도를 제어함으로써, 산화물 반도체의 캐리어 밀도를 제어할 수 있다.
여기서, 산화물 반도체를 채널 영역에 사용하는 트랜지스터에 대하여 생각한다.
트랜지스터의 문턱 전압이 음으로 변동되는 것을 억제하거나 또는 트랜지스터의 오프 전류를 저감하는 것을 목적으로 하는 경우에는, 산화물 반도체의 캐리어 밀도를 낮게 하는 것이 바람직하다. 산화물 반도체의 캐리어 밀도를 낮게 하는 경우에는, 산화물 반도체 내의 불순물 농도를 낮춰 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 고순도 진성의 산화물 반도체의 캐리어 밀도는 8×1015cm-3 미만, 바람직하게는 1×1011cm-3 미만, 더 바람직하게는 1×1010cm-3 미만이고, 1×10-9cm-3 이상으로 하면 좋다.
한편, 트랜지스터의 온 전류를 향상시키거나 또는 트랜지스터의 전계 효과 이동도를 향상시키는 것을 목적으로 하는 경우에는, 산화물 반도체의 캐리어 밀도를 높게 하는 것이 바람직하다. 산화물 반도체의 캐리어 밀도를 높게 하는 경우에는, 산화물 반도체의 불순물 농도를 약간 높이거나, 또는 산화물 반도체의 결함 준위 밀도를 약간 높이면 좋다. 또는, 산화물 반도체의 밴드 갭을 더 작게 하면 좋다. 예를 들어, 트랜지스터의 Id-Vg 특성의 온/오프비가 얻어지는 범위에서, 불순물 농도가 약간 높거나, 또는 결함 준위 밀도가 약간 높은 산화물 반도체는 실질적으로 진성이라고 간주할 수 있다. 또한, 전자 친화력이 크고, 이에 따라 밴드 갭이 작아지고, 결과적으로 열여기된 전자(캐리어)의 밀도가 증가한 산화물 반도체는 실질적으로 진성이라고 간주할 수 있다. 또한, 전자 친화력이 더 큰 산화물 반도체를 사용한 경우에는, 트랜지스터의 문턱 전압이 더 낮아진다.
상술한 캐리어 밀도를 높인 산화물 반도체는 약간 n형화되어 있다. 따라서, 캐리어 밀도를 높인 산화물 반도체를 'Slightly-n'이라고 불러도 좋다.
실질적으로 진성인 산화물 반도체의 캐리어 밀도는 1×105cm-3 이상 1×1018cm-3 미만이 바람직하고, 1×107cm-3 이상 1×1017cm-3 이하가 더 바람직하고, 1×109cm-3 이상 5×1016cm-3 이하가 더욱 바람직하고, 1×1010cm-3 이상 1×1016cm-3 이하가 더욱더 바람직하고, 1×1011cm-3 이상 1×1015cm-3 이하가 보다 바람직하다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는, 이미지 센서 칩을 내장한 패키지 및 카메라 모듈의 일례에 대하여 설명한다. 상기 이미지 센서 칩에는, 본 발명의 일 형태에 따른 촬상 장치의 구성을 사용할 수 있다.
도 44의 (A)는 이미지 센서 칩을 내장한 패키지의 상면 측의 외관 사시도이다. 상기 패키지는, 이미지 센서 칩(850)을 고정하는 패키지 기판(810), 커버 유리(820), 및 이들을 접착시키는 접착제(830) 등을 갖는다.
도 44의 (B)는 상기 패키지의 하면 측의 외관 사시도이다. 패키지의 하면에는 땜납 볼을 범프(840)로 한 BGA(Ball Grid Array)의 구성을 갖는다. 또한, BGA에 한정되지 않고, LGA(Land Grid Array)나 PGA(Pin Grid Array) 등이어도 좋다.
도 44의 (C)는 커버 유리(820) 및 접착제(830)의 일부를 생략하여 도시한 패키지의 사시도이고, 도 44의 (D)는 상기 패키지의 단면도이다. 패키지 기판(810) 위에는 전극 패드(860)가 형성되고, 전극 패드(860) 및 범프(840)는 스루 홀(through hole)(880) 및 랜드(land)(885)를 통하여 전기적으로 접속되어 있다. 전극 패드(860)는 와이어(870)를 통하여 이미지 센서 칩(850)이 갖는 전극과 전기적으로 접속된다.
또한, 도 45의 (A)는 이미지 센서 칩을 렌즈 일체형의 패키지에 내장한 카메라 모듈의 상면 측의 외관 사시도이다. 상기 카메라 모듈은 이미지 센서 칩(851)을 고정하는 패키지 기판(811), 렌즈 커버(821), 및 렌즈(835) 등을 갖는다. 또한, 패키지 기판(811)과 이미지 센서 칩(851) 사이에는 촬상 장치의 구동 회로 및 신호 변환 회로 등의 기능을 갖는 IC 칩(890)도 제공되어 있고, SiP(System in Package)로서의 구성을 갖는다.
도 45의 (B)는 상기 카메라 모듈의 하면 측의 외관 사시도이다. 패키지 기판(811)의 하면 및 4측면에는, 실장용 랜드(841)가 제공되는 QFN(Quad Flat No- lead package)의 구성을 갖는다. 또한, 상기 구성은 일례에 불과하고 QFP(Quad Flat Package)나 상술한 BGA 등이어도 좋다.
도 45의 (C)는 렌즈 커버(821) 및 렌즈(835)의 일부를 생략하여 도시한 모듈의 사시도이고, 도 45의 (D)는 상기 카메라 모듈의 단면도이다. 랜드(841)의 일부는 전극 패드(861)로서 이용되고, 전극 패드(861)는 와이어(871)를 통하여 이미지 센서 칩(851) 및 IC 칩(890)이 갖는 전극과 전기적으로 접속된다.
이미지 센서 칩이 상술한 바와 같은 형태의 패키지에 내장됨으로써, 실장이 용이해져, 다양한 반도체 장치, 전자 기기에 실장할 수 있다.
본 실시형태에 나타내는 구성은 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 발명의 일 형태에 따른 촬상 장치, 표시 장치, 및 이들 양쪽을 포함하는 반도체 장치를 사용할 수 있는 전자 기기로서, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 갖는 화상 기억 장치 또는 화상 재생 장치, 휴대 전화, 휴대형을 포함한 게임기, 휴대 데이터 단말, 전자 서적 단말, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 46에 도시하였다.
도 46의 (A)에 도시된 감시 카메라는 하우징(951), 렌즈(952), 지지부(953) 등을 갖는다. 상기 감시 카메라의 화상을 취득하기 위한 부품의 하나로서 본 발명의 일 형태에 따른 촬상 장치를 가질 수 있다. 또한, 감시 카메라란 관용적인 명칭이고, 용도를 한정하는 것은 아니다. 예를 들어, 감시 카메라로서의 기능을 갖는 기기는 카메라 또는 비디오 카메라라고도 불린다.
도 46의 (B)에 도시된 비디오 카메라는 제 1 하우징(971), 제 2 하우징(972), 표시부(973), 조작 키(974), 렌즈(975), 접속부(976) 등을 갖는다. 조작 키(974) 및 렌즈(975)는 제 1 하우징(971)에 제공되어 있고, 표시부(973)는 제 2 하우징(972)에 제공되어 있다. 상기 비디오 카메라의 화상을 취득하기 위한 부품의 하나로서 본 발명의 일 형태에 따른 촬상 장치를 가질 수 있다.
도 46의 (C)에 도시된 디지털 카메라는 하우징(961), 셔터 버튼(962), 마이크로폰(963), 발광부(967), 렌즈(965) 등을 갖는다. 상기 디지털 카메라의 화상을 취득하기 위한 부품의 하나로서 본 발명의 일 형태에 따른 촬상 장치를 가질 수 있다.
도 46의 (D)에 도시된 손목 시계형 정보 단말은 하우징(931), 표시부(932), 리스트 밴드(933), 조작용 버튼(935), 용두(936), 카메라(939) 등을 갖는다. 표시부(932)는 터치 패널이어도 좋다. 상기 정보 단말에서의 화상을 취득하기 위한 부품의 하나로서 본 발명의 일 형태에 따른 촬상 장치를 가질 수 있다.
도 46의 (E)에 도시된 휴대형 게임기는 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908), 카메라(909) 등을 갖는다. 또한, 도 46의 (E)에 도시된 휴대형 게임기는 2개의 표시부(903) 및 표시부(904)를 갖지만, 휴대형 게임기가 갖는 표시부의 수는 이에 한정되지 않는다. 상기 휴대형 게임기의 화상을 취득하기 위한 부품의 하나로서 본 발명의 일 형태에 따른 촬상 장치를 가질 수 있다.
도 46의 (F)에 도시된 휴대 데이터 단말은 하우징(911), 표시부(912), 카메라(919) 등을 갖는다. 표시부(912)가 갖는 터치 패널 기능에 의하여 정보의 입출력을 수행할 수 있다. 상기 휴대 데이터 단말의 화상을 취득하기 위한 부품의 하나로서 본 발명의 일 형태에 따른 촬상 장치를 가질 수 있다.
또한, 본 실시형태는 본 명세서에서 나타낸 다른 실시형태와 적절히 조합할 수 있다.
20: 화소
20a: 화소
20b: 화소
20c: 화소
20d: 화소
21: 화소 어레이
22: 회로
23: 회로
24: 회로
25: 회로
26: 제어 회로
27: 콤퍼레이터 회로
29: 카운터 회로
30: 회로
35: 회로부
41: 트랜지스터
42: 트랜지스터
43: 트랜지스터
44: 트랜지스터
45: 트랜지스터
46: 트랜지스터
47: 트랜지스터
51: 트랜지스터
52: 트랜지스터
53: 트랜지스터
61: 배선
61a: 배선
61d: 배선
62: 배선
63: 배선
64: 배선
65: 배선
71: 배선
72: 배선
73: 배선
75: 배선
76: 배선
77: 배선
78: 배선
80a: 절연층
80b: 절연층
81a: 절연층
81c: 절연층
81d: 절연층
81g: 절연층
81h: 절연층
81j: 절연층
81k: 절연층
82: 도전체
88: 배선
91: 배선
92: 배선
93: 배선
101: 트랜지스터
102: 트랜지스터
103: 트랜지스터
104: 트랜지스터
105: 트랜지스터
106: 트랜지스터
107: 트랜지스터
108: 트랜지스터
109: 트랜지스터
110: 트랜지스터
111: 트랜지스터
112: 트랜지스터
113: 트랜지스터
115: 기판
120: 절연층
130: 산화물 반도체층
130a: 산화물 반도체층
130b: 산화물 반도체층
130c: 산화물 반도체층
140: 도전층
141: 도전층
142: 도전층
150: 도전층
151: 도전층
152: 도전층
160: 절연층
170: 도전층
171: 도전층
172: 도전층
173: 도전층
175: 절연층
180: 절연층
190: 절연층
231: 영역
232: 영역
233: 영역
331: 영역
332: 영역
333: 영역
334: 영역
335: 영역
401: 접속부
401a: 금속층
401b: 금속층
402: 접속부
402a: 금속층
402b: 금속층
403: 접속부
403a: 금속층
403b: 금속층
405: 금속층
406: 금속층
561: 광전 변환층
562: 투광성 도전층
563: 반도체층
564: 반도체층
565: 반도체층
566: 전극
566a: 도전층
566b: 도전층
567: 격벽
568: 정공 주입 저지층
569: 전자 주입 저지층
571: 배선
571a: 도전층
571b: 도전층
588: 배선
600: 단결정 실리콘 기판
620: p＋영역
630: p-영역
640: n형 영역
650: p＋영역
660: 활성층
670: 단결정 실리콘 기판
810: 패키지 기판
811: 패키지 기판
820: 커버 유리
821: 렌즈 커버
830: 접착제
835: 렌즈
840: 범프
841: 랜드
850: 이미지 센서 칩
851: 이미지 센서 칩
860: 전극 패드
861: 전극 패드
870: 와이어
871: 와이어
880: 스루 홀(through hole)
885: 랜드(land)
890: IC칩
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크로폰
906: 스피커
907: 조작 키
908: 스타일러스
909: 카메라
911: 하우징
912: 표시부
919: 카메라
931: 하우징
932: 표시부
933: 리스트 밴드
935: 버튼
936: 용두
939: 카메라
951: 하우징
952: 렌즈
953: 지지부
961: 하우징
962: 셔터 버튼
963: 마이크로폰
965: 렌즈
967: 발광부
971: 하우징
972: 하우징
973: 표시부
974: 조작 키
975: 렌즈
976: 접속부
1100: 층
1200: 층
1300: 층
1500: 회절 격자
1600: 층
1700: 지지 기판
1800: 박리층
2500: 절연층
2510: 차광층
2520: 유기 수지층
2530: 컬러 필터
2530a: 컬러 필터
2530b: 컬러 필터
2530c: 컬러 필터
2540: 마이크로폰 렌즈 어레이
2550: 광학 변환층
2560: 절연층

Claims (3)

  1. 광전 변환 소자를 포함하는 촬상 장치에 있어서,
    제 1 금속부는, 상기 제 1 금속부의 아래에 배치된 제 2 금속부와 접합되어 있고,
    상기 제 1 금속부의 상층에 제 1 트랜지스터가 복수 배치되고,
    상기 제 1 트랜지스터의 상층에 상기 광전 변환 소자가 배치되고,
    상기 제 2 금속부의 하층에 제 2 트랜지스터가 배치되고,
    상기 제 1 트랜지스터의 게이트는, 제 1 배선과 전기적으로 접속되고,
    상기 광전 변환 소자의 양극은, 수광면 측에 배치되고, 또한 상기 수광면 측에서 오목한 영역을 가지고,
    상기 광전 변환 소자의 양극은, 상기 오목한 영역을 통해 상기 제 1 배선과 같은 층에 배치되는 제 2 배선과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 전류 특성은, 상기 제 1 트랜지스터의 전류 특성과 상이하고,
    상기 광전 변환 소자는, 반도체 기판에 형성되고,
    상기 광전 변환 소자의 p형 영역은, 상기 반도체 기판의 아래의 도전층과 전기적으로 접속되고,
    상기 반도체 기판의 위에 배치된 차광층은, 상기 p형 영역과 상기 도전층이 접촉하는 영역과 중첩하는 영역을 포함하고,
    복수의 상기 제 1 트랜지스터 중 하나와 복수의 상기 제 1 트랜지스터 중 다른 하나는, 소스 영역 또는 드레인 영역이 공유되어 있고, 상기 소스 영역 또는 상기 드레인 영역이, 상기 제 1 금속부와 상기 제 2 금속부의 접합 영역과 중첩을 갖도록 배치되어 있는, 촬상 장치.
  2. 광전 변환 소자를 포함하는 촬상 장치에 있어서,
    제 1 금속부는, 상기 제 1 금속부의 아래에 배치된 제 2 금속부와 접합되어 있고,
    상기 제 1 금속부의 상층에 제 1 트랜지스터가 복수 배치되고,
    상기 제 1 트랜지스터의 상층에 상기 광전 변환 소자가 배치되고,
    상기 제 2 금속부의 하층에 제 2 트랜지스터가 배치되고,
    상기 제 1 트랜지스터의 게이트는, 제 1 배선과 전기적으로 접속되고,
    상기 광전 변환 소자의 양극은, 수광면 측에 배치되고, 또한 상기 수광면 측에서 오목한 영역을 가지고,
    상기 광전 변환 소자의 양극은, 상기 오목한 영역을 통해 상기 제 1 배선과 같은 층에 배치되는 제 2 배선과 전기적으로 접속되고,
    상기 광전 변환 소자는, 반도체 기판에 형성되고,
    상기 광전 변환 소자의 p형 영역은, 상기 반도체 기판의 아래의 도전층과 전기적으로 접속되고,
    상기 반도체 기판의 위에 배치된 차광층은, 상기 p형 영역과 상기 도전층이 접촉하는 영역과 중첩하는 영역을 포함하고,
    복수의 상기 제 1 트랜지스터 중 하나와 복수의 상기 제 1 트랜지스터 중 다른 하나는, 소스 영역 또는 드레인 영역이 공유되어 있고, 상기 소스 영역 또는 상기 드레인 영역이, 상기 제 1 금속부와 상기 제 2 금속부의 접합 영역과 중첩을 갖도록 배치되어 있는, 촬상 장치.
  3. 광전 변환 소자를 포함하는 촬상 장치에 있어서,
    제 1 금속부는, 상기 제 1 금속부의 아래에 배치된 제 2 금속부와 접합되어 있고,
    상기 제 1 금속부의 상층에 제 1 트랜지스터가 복수 배치되고,
    상기 제 1 금속부의 상층에 상기 광전 변환 소자가 배치되고,
    상기 제 2 금속부의 하층에 제 2 트랜지스터가 배치되고,
    상기 제 1 트랜지스터의 게이트는, 제 1 배선과 전기적으로 접속되고,
    상기 광전 변환 소자의 양극은, 수광면 측에 배치되고, 또한 상기 수광면 측에서 오목한 영역을 가지고,
    상기 광전 변환 소자의 양극은, 상기 오목한 영역을 통해 상기 제 1 배선과 같은 층에 배치되는 제 2 배선과 전기적으로 접속되고,
    상기 광전 변환 소자는, 반도체 기판에 형성되고,
    상기 광전 변환 소자의 p형 영역은, 상기 반도체 기판의 아래의 도전층과 전기적으로 접속되고,
    상기 반도체 기판의 위에 배치된 차광층은, 상기 p형 영역과 상기 도전층이 접촉하는 영역과 중첩하는 영역을 포함하고,
    복수의 상기 제 1 트랜지스터 중 하나와 복수의 상기 제 1 트랜지스터 중 다른 하나는, 소스 영역 또는 드레인 영역이 공유되어 있고, 상기 소스 영역 또는 상기 드레인 영역이, 상기 제 1 금속부와 상기 제 2 금속부의 접합 영역과 중첩을 갖도록 배치되어 있는, 촬상 장치.
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