KR101514119B1 - 적층된 방식의 ｃｍｏｓ 이미지 센서 칩들 및 그 형성 방법 - Google Patents

적층된 방식의 ｃｍｏｓ 이미지 센서 칩들 및 그 형성 방법 Download PDF

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Abstract

디바이스는 이미지 센서를 갖는 이미지 센서 칩을 포함한다. 판독 칩은 이미지 센서 칩 아래에 위치하면서 이미지 센서 칩에 접합되며, 판독 칩은 리셋 트랜지스터, 소스 팔로워, 행 선택기, 및 이들의 조합들로 본질적으로 구성된 그룹으로부터 선택된 논리 디바이스를 포함한다. 논리 디바이스와 이미지 센서는 서로 전기적으로 결합되며, 동일한 픽셀 유닛의 부분들이다. 주변 회로 칩은 판독 칩 아래에 위치하면서 판독 칩에 접합되며, 주변 회로 칩은 논리 회로를 포함한다.

Description

적층된 방식의 ＣＭＯＳ 이미지 센서 칩들 및 그 형성 방법{CMOS IMAGE SENSOR CHIPS WITH STACKED SCHEME AND METHODS FOR FORMING THE SAME}
본 출원은 공동 양도된 아래의 미국 특허 출원들: “Image Sensors with High Fill-Factor” 이라는 명칭으로 2012년 6월 1일에 출원된 미국 출원 번호 제13/486,724호; 및 “Apparatus for Vertical Integrated Backside Illuminated Image sensors” 이라는 명칭으로 2012년 4월 27일에 출원된 미국 출원 번호 제13/458,812호와 관련된 것이며, 이 출원들은 본 명세서내에 참조로서 병합된다.
후면 조명(Backside Illumination; BSI) 이미지 센서 칩은 광자를 캡쳐하는데 있어서 보다 높은 효율성을 위해 전면 조명 센서 칩을 대체하고 있다. BSI 이미지 센서 칩의 형성에서, (광다이오드와 같은) 이미지 센서와 논리 회로가 웨이퍼의 실리콘 기판상에 형성되고, 이어서 실리콘 칩의 전면상에서 상호연결 구조물의 형성이 뒤따른다. 그런 후 웨이퍼는 얇아지고, 칼라 필터들과 마이크로렌즈들과 같은 후면 구조물들이 실리콘 기판의 후면상에서 형성된다.
이러한 내용은 미국 특허공보 US 7,119,332 B2와 미국 특허출원공개공보 US 2010/0248412 A1에 개시되어 있다.
BSI 이미지 센서 칩에서의 이미지 센서는 광자의 여기에 응답하여 전기적 신호를 생성한다. (전류와 같은) 전기적 신호의 크기는 각각의 이미지 센서들에 의해 수신된 입사광의 세기에 좌우된다. 이미지 센서들의 양자 효율성을 증가시키기 위해, 이미지 센서들은 픽셀 유닛들에 의해 이용되는 칩 면적의 높은 퍼센트를 점유하는 것이 바람직하며, 픽셀 유닛들은 이미지 센서들을 포함한다. 픽셀 유닛들은 또한 이미지 센서들 이외에, 예컨대 이송 게이트 트랜지스터, 리셋 트랜지스터, 소스 팔로워, 및 행 선택기를 비롯한 추가적인 디바이스들을 포함한다는 사실 때문에, 양자 효율성에서의 개선은 제한된다.
실시예들에 따르면, 디바이스는 이미지 센서를 갖는 이미지 센서 칩을 포함한다. 판독 칩은 이미지 센서 칩 아래에 위치하면서 이미지 센서 칩에 접합되며, 판독 칩은 리셋 트랜지스터, 소스 팔로워, 행 선택기, 및 이들의 조합들로 본질적으로 구성된 그룹으로부터 선택된 논리 디바이스를 포함한다. 논리 디바이스와 이미지 센서는 서로 전기적으로 결합되며, 동일한 픽셀 유닛의 부분들이다. 주변 회로 칩은 판독 칩 아래에 위치하면서 판독 칩에 접합되며, 주변 회로 칩은 논리 회로를 포함한다.
다른 실시예들에 따르면, 디바이스는 이미지 센서 칩, 판독 칩, 및 주변 회로 칩을 포함한다. 이미지 센서 칩은 복수의 이미지 센서들과 복수의 이송 게이트 트랜지스터들을 포함한 센서 어레이를 포함하며, 복수의 이송 게이트 트랜지스터들 각각은 복수의 이미지 센서들 중 하나에 전기적으로 결합된다. 이미지 센서 칩은 윗면에서 전기적 커넥터를 더 포함한다. 판독 칩은 이미지 센서 칩 아래에 위치하면서 이미지 센서 칩에 접합된다. 판독 칩은 복수의 이송 게이트 트랜지스터들과 복수의 이미지 센서들에 전기적으로 결합된 복수의 리셋 트랜지스터들, 복수의 소스 팔로워들, 및 복수의 행 선택기들을 포함하여, 복수의 픽셀 유닛들을 포함한 픽셀 유닛 어레이를 형성한다. 주변 회로 칩은 판독 칩 아래에 위치하면서 판독 칩에 접합된다. 주변 회로 칩은 ADC, CDS 회로, 행 디코더, 및 이들의 조합들로 본질적으로 구성된 그룹으로부터 선택된 회로를 포함한다.
또다른 실시예들에 따르면, 방법은 이미지 센서 칩을 그 아래에 있는 판독 칩에 접합시키기 위한 제1 접합 단계를 수행하는 단계를 포함한다. 이미지 센서 칩은 제1 반도체 기판, 및 제1 반도체 기판의 표면에 인접하여 배치된 이미지 센서를 포함한다. 판독 칩은 제2 반도체 기판, 및 제2 반도체 기판의 표면에 있는, 리셋 트랜지스터, 소스 팔로워, 행 선택기, 및 이들의 조합들로 본질적으로 구성된 그룹으로부터 선택된 논리 디바이스를 포함한다. 논리 디바이스와 이미지 센서는 서로 전기적으로 결합되며, 동일한 픽셀 유닛의 부분들을 형성한다. 방법은 판독 칩을 그 아래에 있는 주변 회로 칩에 접합시키기 위한 제2 접합 단계를 수행하는 단계를 더 포함한다. 주변 회로 칩은 제3 반도체 기판, 및 제3 반도체 기판의 표면에 있는 논리 회로를 포함한다. 전기적 커넥터가 이미지 센서 칩의 윗면에서 형성된다.
픽셀 유닛들의 충전율(fill factor)은 향상되며, 논리 디바이스들의 형성에 의해 야기된 광다이오드들의 성능에 대한 악영향은 제거되고, 픽셀들의 동적 범위, 민감도, 및 신호 대 잡음비는 향상된다.
실시예들과, 이 실시예들의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1은 몇몇의 예시적인 실시예들에 따른 적층된 이미지 센서 다이(또는 웨이퍼)의 적층 방식을 도시한다.
도 2 내지 도 9는 몇몇의 예시적인 실시예들에 따른 적층된 이미지 센서 웨이퍼/칩의 제조에서의 중간 스테이지들의 단면도들이다.
도 10은 몇몇의 대안적인 예시적 실시예들에 따른 픽셀 유닛의 개략적인 회로도를 도시한다.
도 11은 두 개의 적층된 칩들로 분리된, 예시적인 픽셀 유닛들의 평면도를 도시한다.
이하에서는 본 발명개시의 실시예들의 실시 및 이용을 자세하게 설명한다. 그러나, 본 실시예들은 폭넓게 다양한 특정 환경들에서 구체화될 수 있는 많은 적용가능한 발명적 개념들을 제공한다는 것을 알아야 한다. 설명하는 특정한 실시예들은 본 발명개시의 예시에 불과하며, 본 발명개시의 범위를 한정시키려는 것은 아니다.
다양한 예시적인 실시예들에 따른 적층된 이미지 센서 칩/웨이퍼 및 그 형성 방법이 제공된다. 적층된 이미지 센서 칩 및 각각의 적층된 웨이퍼들을 형성하는 중간 스테이지들이 도시된다. 본 실시예들의 변형들을 논의한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 참조 번호들은 동일한 엘리먼트들을 지정하는데 이용된다.
도 1은 몇몇의 예시적인 실시예들에 따른 적층된 이미지 센서 다이(또는 웨이퍼)의 적층 방식을 개략적으로 도시한다. 후면 조명(BSI) 이미지 센서 칩(20)은, 예컨대 금속 대 금속 접합 또는, 금속 대 금속 접합과 산화물 대 산화물 접합 모두를 포함한 하이브리드 접합을 통해 판독 칩(100)에 접합된다. 판독 칩(100)은 또한 주변 회로 칩(200)에 접합되며, 이 주변 회로 칩(200)은 응용 특정 집적 회로(Application Specific Integrated Circuit; ASIC) 칩일 수 있다. 주변 회로 칩(200)은 이미지 신호 프로세싱(Image Signal Processing; ISP) 회로들을 포함할 수 있고, BSI 응용들과 관련된 다른 회로들을 더 포함할 수 있거나 또는 포함하지 않을 수 있다. 칩들(20, 100, 200)의 접합은 웨이퍼 레벨로 행해질 수 있다. 웨이퍼 레벨 접합에서, 칩들(20, 100, 200)을 각각 포함하는 웨이퍼들(22, 102, 202)은 함께 접합되고, 그런 후 다이들로 절단(saw)된다. 이와 달리, 접합은 칩 레벨에서 수행될 수 있다.
도 2 내지 도 9는 몇몇의 예시적인 실시예들에 따른 BSI 이미지 센서 웨이퍼/칩 및 주변 회로 칩/웨이퍼의 적층에서의 중간 스테이지들의 단면도들을 도시한다. 도 2는 복수의 이미지 센서 칩들(20)을 포함한 웨이퍼(22)의 일부일 수 있는 이미지 센서 칩(20)을 도시한다. 이미지 센서 칩(20)은 결정질 실리콘 기판 또는 다른 반도체 물질들로 형성된 반도체 기판일 수 있는 반도체 기판(26)을 포함한다. 설명 전반에 걸쳐서, 표면(26A)을 반도체 기판(26)의 전면이라 칭하고, 표면(26B)을 반도체 기판(26)의 후면이라고 칭한다. 이미지 센서들(24)은 반도체 기판(26)의 전면(26A)에서 형성된다. 이미지 센서들(24)은 광 신호(광자)를 전기적 신호로 변환시키도록 구성되며, 이것은 감광성 금속 산화물 반도체(Metal-Oxide-Semiconductor; MOS) 트랜지스터 또는 감광성 다이오드일 수 있다. 이에 따라, 설명 전반에 걸쳐, 이미지 센서들(24)을 광다이오드들(24)이라고 달리 칭하지만, 이것들은 다른 유형들의 이미지 센서들일 수 있다. 몇몇의 예시적인 실시예들에서, 광다이오드들(24)은 전면(26A)으로부터 반도체 기판(26) 내로 연장하며, 도 11에서 도시된 평면도에서 나타난 이미지 센서 어레이를 형성한다.
몇몇의 실시예들에서, 각각의 광다이오드들(24)은 게이트(30)를 포함한, 이송 게이트 트랜지스터(28)의 제1 소스/드레인 영역에 전기적으로 결합된다. 이송 게이트 트랜지스터(28)의 제1 소스/드레인 영역은 연결된 광다이오드(24)에 의해 공유될 수 있다. 플로우팅 확산 캐패시터(32)는 p-n 접합을 형성하기 위해 예컨대, 기판내로의 주입을 통해 기판(26)에서 형성되는데, 이 p-n 접합은 플로우팅 확산 캐패시터(32)로서 역할을 한다. 플로우팅 확산 캐패시터(32)는 이송 게이트 트랜지스터(28)의 제2 소스/드레인 영역에서 형성될 수 있으며, 따라서 플로우팅 확산 캐패시터(32)의 캐패시터 플레이트들 중 하나는 이송 게이트 트랜지스터(28)의 제2 소스/드레인 영역에 전기적으로 결합된다. 광다이오드(24), 이송 게이트 트랜지스터(28), 및 플로우팅 확산 캐패시터(32)는 픽셀 유닛들(300)의 부분들(45)(도 2에서는 미도시됨, 도 4와 도 10을 참조하라)을 형성한다.
몇몇의 실시예들에서, 이미지 센서 칩(20)과 웨이퍼(22)는 이송 게이트 트랜지스터(28) 이외의 다른 추가적인 논리 디바이스들(예컨대, 논리 트랜지스터들)이 없거나 또는 실질적으로 없다. 뿐만 아니라, 이미지 센서 칩(20)과 웨이퍼(22)는 이미지 센서 칩들의 주변 회로들이 없을 수 있고, 여기서의 주변 회로들은 예컨대 이미지 신호 프로세싱(ISP) 회로들을 포함하며, 이 ISP 회로들은 아날로그 디지털 컨버터(Analog-to-Digital Converter; ADC), 상관 이중 샘플링(Correlated Double Sampling; CDS) 회로, 행 디코더 등을 포함할 수 있다.
도 2를 다시 참조하면, 전면 상호연결 구조물(34)은 반도체 기판(26) 위에 형성되며, 이것은 이미지 센서 칩(20) 내에 있는 디바이스들을 전기적으로 상호연결시키는데 이용된다. 전면 상호연결 구조물(34)은 유전체층(36)과, 유전체층(36) 내의 금속선들(38) 및 비아들(40)을 포함한다. 설명 전반에 걸쳐서, 동일한 유전체층(36) 내의 금속선들(32)을 금속층이라고 총칭한다. 상호연결 구조물(34)은 복수의 금속층들을 포함할 수 있다. 유전체층(36)은 로우k 유전체층 및 가능하게는 로우k 유전체층 위의 패시베이션층(들)을 포함할 수 있다. 로우k 유전체층은 예컨대 약 3.0 보다 낮은, 낮은 k 값들을 갖는다. 패시베이션층은 3.9보다 큰 k 값을 갖는 비 로우k(non-low-k) 유전체 물질로 형성될 수 있다.
웨이퍼(22)의 전면에는 금속 패드들(42)이 있는데, 이 금속 패드들(42)은 화학적 기계적 폴리싱(Chemical Mechanical Polish; CMP)과 같은 평탄화 단계에 의해 달성된 높은 표면 평탄도를 가질 수 있다. 금속 패드들(42)의 윗면들은 유전체층(36)의 윗면과 실질적으로 동일한 높이이며, 실질적으로 디싱(dishing)과 부식(erosion)이 없다. 금속 패드들(42)은 구리, 알루미늄, 및 가능하게는 다른 금속들을 포함할 수 있다. 몇몇의 실시예들에서, 이송 게이트 트랜지스터들(28)의 게이트들(30) 각각은 금속 패드들(42) 중의 하나에 전기적으로 결합된다. 따라서, 게이트들(30)은 금속 패드들(42)을 통해 이송 신호들을 수신한다. 플로우팅 확산 캐패시터(32) 각각은 금속 패드들(42) 중의 하나에 전기적으로 결합되고, 이로써 확산 캐패시터(32)에서 저장된 전하들은 각각의 결합 금속 패드들(42)을 통해 칩(100)(도 2에서는 미도시됨, 도 4를 참조하라)으로 방전될 수 있다. 따라서, (도 4를 참조하여) 픽셀 유닛들(300) 각각은 두 개의 금속 패드들(42)을 포함할 수 있다. 픽셀 유닛들(300) 각각에서의 금속 패드들(42)의 갯수는 픽셀 유닛들(300)의 구성과 관련이 있다라고 이해된다. 따라서, 픽셀 유닛들(300) 각각은 3개, 4개, 5개 등과 같은 상이한 갯수의 금속 패드들(42)을 포함할 수 있다.
도 3은 디바이스 칩(100)의 단면도를 도시하는데, 이 디바이스 칩(100)은 디바이스 칩(100)과 동일한 복수의 동일한 디바이스 칩들을 포함한 웨이퍼(102) 내에 있다. 디바이스 칩(100)은 기판(120), 및 기판(120)의 전면에서 형성된 논리 디바이스(122)를 포함한다. 몇몇의 실시예들에서 기판(120)은 실리콘 기판이다. 대안적으로, 기판(120)은 실리콘 게르마늄, 실리콘 탄소, Ⅲ-Ⅴ족 화합물 반도체 물질들 등과 같은 다른 반도체 물질들로 형성된다. 몇몇의 실시예들에 따르면, 논리 디바이스(122)는 행 선택기들(126), 소스 팔로워들(128), 및 리셋 트랜지스터들(130)을 포함한, 복수의 트랜지스터들을 포함한다. 행 선택기들(126), 소스 팔로워들(128), 및 리셋 트랜지스터들(130)은 복수의 픽셀 유닛 부분들(124)을 형성할 수 있으며, 각각의 픽셀 유닛 부분들(124)은 하나의 행 선택기(126), 하나의 소스 팔로워(128), 및 하나의 리셋 트랜지스터(130)를 포함한다.
몇몇의 실시예들에서, 칩(100)은 픽셀 유닛들(300)(도 4를 참조하라)에 포함되어 있지 않은 논리 회로들이 없거나, 또는 실질적으로 없다. 예를 들어, 칩(100)은 ADC, CDS 회로들, 행 디코더 등을 포함할 수 있는 ISP 회로들이 실질적으로 없을 수 있다. 대안적인 실시예들에서, 몇몇의 논리 회로들이 칩(100)에서 형성될 수 있다. 예를 들어, 행 디코더는 칩(100)에서 형성될 수 있는 반면에, ADC 및 CDS 회로들은 칩(100)에서 형성되지 않는다.
상호연결 구조물(134)이 위에 형성되고, 픽셀 유닛 부분들(124)을 칩(200) 내의 주변 회로(204)(도 3에서는 미도시됨, 도 4를 참조하라)에 전기적으로 결합시킨다. 상호연결 구조물(134)은 복수의 유전체층들(136) 내의 복수의 금속층들을 포함한다. 금속선들(138)과 비아들(140)은 유전체층들(136) 내에 배치된다. 몇몇의 예시적인 실시예들에서, 유전체층들(136)은 로우k 유전체층들을 포함한다. 로우k 유전체층들은 약 3.0 보다 낮은, 낮은 k 값들을 가질 수 있다. 유전체층들(136)은 3.9보다 큰 k 값들을 갖는 비 로우 k(non-low-k) 유전체 물질들로 형성된 패시베이션층을 더 포함할 수 있다. 몇몇의 실시예들에서, 패시베이션층은 실리콘 산화물층, 무도핑 실리케이트 유리층 등을 포함한다.
금속 패드들(142)이 웨이퍼(102)의 표면에서 형성되며, 금속 패드들(142)은 최상단 유전체층(136)의 윗면에 대해 실질적으로 낮은 디싱 또는 부식 효과와 함께 CMP에 의해 달성된 높은 표면 평탄도를 가질 수 있다. 금속 패드들(142)은 또한 구리, 알루미늄, 및/또는 다른 금속들을 포함할 수 있다. 몇몇의 실시예들에서, 픽셀 유닛 부분들(124) 각각은 하나 이상의 금속 패드들(142)에 전기적으로 연결된다.
도 4를 참조하면, 각각의 금속 패드들(142)에 대한 금속 패드들(42)의 접합을 통해 웨이퍼들(22, 102)은 서로 접합된다. 접합은 어떠한 추가적인 압력도 가해지지 않는 하이브리드 접합일 수 있고, 상온(예컨대, 21℃ 근처)에서 수행될 수 있다. 금속 패드들(42)이 금속 패드들(142)에 접합될 때 웨이퍼(22)의 최상단 산화물층이 산화물 대 산화물 접합을 통해 웨이퍼(102)의 최상단 산화물층에 접합된다. 접합의 결과로서, 광다이오드들(24), 이송 게이트 트랜지스터들(28), 플로우팅 확산 캐패시터들(32), 행 선택기들(126), 소스 팔로워들(128), 및 리셋 트랜지스터들(130)은 결합되어 복수의 픽셀 유닛들(300)을 형성한다. 몇몇의 실시예들에서, 픽셀 유닛들(300)은 도 11에서 도시된 바와 같은, 이미지 센서 어레이에 대응하는 어레이들을 형성한다. 금속 패드들(42, 142)은 또한 어레이들로서 배열될 수 있다.
도 10은 예시적인 픽셀 유닛(300)의 회로도를 도시한다. 픽셀 유닛(300)은 칩(20)에 있는 부분(45)과 칩(200)에 있는 부분(124)을 포함한다. 몇몇의 예시적인 실시예들에서, 광다이오드(24)는 전기적 접지에 결합된 애노드와, 단일선에 결합된 게이트(30)를 갖는 이송 게이트 트랜지스터(28)의 소스에 결합된 캐소드를 갖는다. 단일선은 또한 도 4에서 도시되며 "이송"으로서 표시된다. 픽셀 유닛들(300)의 이송선들은 제어 신호들을 수신하기 위해 도 7에서의 ISP 회로들(204)에 연결될 수 있다. 이송 게이트 트랜지스터(28)의 드레인은 리셋 트랜지스터(130)의 드레인과 소스 팔로워(128)의 게이트에 결합될 수 있다. 리셋 트랜지스터(130)는 리셋선(RST)에 결합된 게이트를 가지며, 이 게이트는 추가적인 제어 신호들을 수신하기 위해 ISP 회로들(204)(도 7 참조)에 연결될 수 있다. 리셋 트랜지스터(130)의 소스는 픽셀 전력 공급 전압(VDD)에 결합될 수 있다. 플로우팅 확산 캐패시터(32)는 이송 게이트 트랜지스터(28)의 소스/드레인과 소스 팔로워(128)의 게이트 사이에 결합될 수 있다. 리셋 트랜지스터(130)는 플로우팅 확산 캐패시터(32)에서의 전압을 VDD로 프리세팅하는데 이용된다. 소스 팔로워(128)의 드레인은 전력 공급 전압(VDD)에 결합된다. 소스 팔로워(128)의 소스는 행 선택기(126)에 결합된다. 소스 팔로워(128)는 픽셀 유닛(300)을 위한 고임피던스 출력을 제공한다. 행 선택기(126)는 각각의 픽셀 유닛(300)의 선택 트랜지스터로서 기능을 하고, 행 선택기(126)의 게이트는 선택선(SEL)에 결합되며, 행 선택기(126)는 ISP 회로들(204)에 전기적으로 결합될 수 있다. 행 선택기(126)의 드레인은 출력선에 결합되고, 광다이오드(24)에서 발생된 신호를 출력하기 위해 출력선은 도 7에서의 ISP 회로들(204)에 결합된다.
픽셀 유닛(300)의 동작에서, 광다이오드(24)에 의해 광이 수신될 때, 광다이오드(24)는 전기적 전하들을 발생시키며, 전하들의 양은 입사광의 밝기 또는 세기와 관련이 있다. 전기적 전하들은 이송 게이트 트랜지스터(28)의 게이트에 인가된 이송 신호를 통해 이송 게이트 트랜지스터(28)를 인에이블시킴으로써 이송된다. 전기적 전하들은 플로우팅 확산 캐패시터(32)에 저장될 수 있다. 전기적 전하들은 소스 팔로워(128)를 인에이블시키며, 이로써 광다이오드들(24)에 의해 생성된 전기적 전하들이 소스 팔로워(128)를 통과하여 행 선택기(126)에 도달하도록 해준다. 샘플링이 요망되는 경우, 선택선(SEL)이 인에이블되어, 전기적 전하들이 행 선택기(126)를 통해 흘러서 데이터 프로세스 회로들, 예컨대 ISP 회로들(204)에 도달하도록 해주며, ISP 회로들(204)은 행 선택기(126)의 출력에 결합된다.
도 4와 도 10은 BSI 이미지 센서 칩에서의 예시적인 픽셀 유닛(300)의 개략도를 도시하지만, 칩들(20, 100)로 분리된 픽셀 유닛들(300)은 또한 전면 조명 이미지 센서 칩들과 같은 다른 유형들의 이미지 센서 칩들에서 이용될 수 있다는 것을 유념해야 한다. 도 10은 네 개 트랜지스터 구조에서의 픽셀을 나타내지만, 본 발명분야의 당업자라면 이 네 개 트랜지스터 다이어그램은 단지 예시에 불과할 뿐이며, 이것은 실시예들의 범위를 과도하게 제한시켜서는 안된다는 것을 인식할 것이라는 점을 추가로 유념해야 한다. 본 발명분야의 당업자는 수 많은 변형, 대안, 및 수정을 인식할 것이다. 예를 들어, 다양한 실시예들은 비제한적인 예시로서 세 개 트랜지스터 픽셀, 다섯 개 트랜지스터 픽셀 등을 포함할 수 있다.
도 5는 기판(120)의 윗면 상에서의 산화물층(144)의 형성을 도시한다. 도 6에서 도시된 TSV들(146)의 공정을 위해, 산화물층(144)의 형성 이전에 최적화된 두께로의 기판(120)의 시닝(thinning)이 수행될 수 있다. 몇몇의 실시예들에서, 산화물층(144)의 형성은 기판(120)의 산화를 통해 형성된다. 대안적인 실시예들에서, 산화물층(144)이 기판(120) 상에서 증착된다. 산화물층(144)은 예컨대 실리콘 산화물을 포함할 수 있다.
다음으로, 도 6에 도시된 바와 같이, 쓰루 기판 비아(Through Substrate Via; TSV)(146)(또는 때때로 쓰루 비아(Through Via; TV)(146)라고 칭해짐)이 형성된다. 형성 공정은, TSV 개구를 형성하기 위해, 금속 패드들(138A)이 노출될 때 까지, 칩(100)에 있는 산화물층(144), 기판(120), 및 몇몇의 유전체층들을 에칭하는 것을 포함할 수 있다. 금속 패드들(138A)은 디바이스들(126, 128, 130)에 가장가까운 바닥 금속층에 있을 수 있거나, 또는 디바이스들(126, 128, 130)로부터 바닥 금속층보다 더 멀리 떨어진 금속층에 있을 수 있다. 그런 후 TSV 개구들은 금속 또는 금속 합금과 같은 도전성 물질로 채워지며, 이어서 도전성 물질의 과잉 부분들을 제거하기 위해 화학적 기계적 폴리싱(CMP)이 뒤따른다. CMP의 결과로서, TSV들(146)의 윗면들은 산화물층(144)의 윗면과 실질적으로 동일한 높이에 있을 수 있는데, 이것은 도 7에서 도시된 웨이퍼(202)에 대한 웨이퍼(102)의 하이브리드 접합을 가능하게 해준다.
도 7에서, 웨이퍼(102)는 칩들(200)을 포함한 웨이퍼(202)에 접합된다. 웨이퍼(202)는 반도체 기판(220), 및 반도체 기판(220)의 표면에서 인접하여 형성된 논리 회로들(204)을 포함한다. 몇몇의 실시예들에서, 논리 회로들(204)은 칩들(20, 100)로부터 획득된 이미지 관련 신호들을 프로세싱하기 위해 이용되는 하나 이상의 ISP 회로들을 포함한다. 예시적인 ISP 회로들은 ADC, CDS 회로들, 행 디코더들 등을 포함한다. 논리 회로들(204)은 또한 일정한 응용들을 위해 최적화된 응용 특정 회로들을 포함할 수 있다. 이러한 설계를 통해, 적층된 칩들(20/100/200)을 포함한 결과적인 패키지가 상이한 응용을 위해 재설계될 경우, 칩(200)은 재설계될 수 있지만, 칩들(20, 100)의 설계는 변경될 필요가 없다.
다음으로, 도 8에서 도시된 바와 같이, 후면 그라인딩이 수행되어 반도체 기판(26)을 시닝하고, 기판(26)의 두께는 희망하는 값으로 감소된다. 반도체 기판(26)은 작은 두께를 갖기 때문에, 광은 후면(26B)을 관통하여 반도체 기판(26) 내로 들어갈 수 있고, 이미지 센서들(24)에 도달할 수 있다. 시닝 공정에서, 웨이퍼들(102, 202)은 웨이퍼(22)에 대한 기계적 지지를 제공하는 캐리어로서 역할을 하며, 시닝 공정 전후에서 웨이퍼(22)가 매우 작은 두께를 가질때에도 웨이퍼(22)가 파손되는 것을 방지할 수 있다. 따라서, 후면 그라인딩 동안에는 어떠한 추가적인 캐리어도 필요하지 않다.
도 8은 또한 기판(26)의 에칭, 및 전기적 커넥터들(46)의 형성을 도시한다. 전기적 커넥터들(46)은 접합 패드들, 예컨대 배선 접합을 형성하기 위해 이용되는 배선 접합 패드들일 수 있다. 전기적 커넥터들(46)을 통해, 각각의 칩(20, 100, 200)은 외부 회로 컴포넌트들(미도시됨)에 전기적으로 결합될 수 있다.
도 8에서 도시된 바와 같이, 전기적 커넥터들(46)은 반도체(26)와 동일한 레벨로 형성될 수 있다. 몇몇의 예시적인 형성 공정에서, 기판(26)이 제일먼저 에칭된다. 예를 들어, 기판(26)의 가장자리 부분들이 에칭되고, 이미지 센서들(24)이 형성되는 기판(26)의 중심 부분은 에칭되지 않는다. 그 결과로, 상호연결 구조물(34)은 기판(26)의 각각의 가장자리들(26C)을 넘어 연장한다. 예를 들어, 상호연결 구조물(34)의 좌측 가장자리(34A)는 기판(26)의 좌측 가장자리(26C)보다 좌측으로 더 멀리 돌출해 있고, 및/또는 상호연결 구조물(34)의 우측 가장자리(34A)는 기판(26)의 우측 가장자리(26C)보다 우측으로 더 멀리 돌출해 있다.
예시적인 형성 공정에서, 기판(26)의 부분들의 제거 이후, 아래에 있는 유전체층은 노출된다. 몇몇의 실시예들에서, 노출된 유전체층은 층간 유전체(Inter-Layer Dielectric; ILD), 접촉 에칭 저지층(Contact Etch Stop Layer; CESL) 등이다. 다음으로, 딥 비아들(48)이 칩(20)에 있는 유전체층들에서 형성되고, 상호연결 구조물(34)에 전기적으로 결합된다. 형성 공정은 개구들을 형성하기 위해 유전체층들을 에칭하고, 도전성 물질로 결과적인 개구들을 채워서 딥 비아들(48)을 형성하는 것을 포함한다. 그런 후, 전기적 커넥터들(46)이 예컨대 증착 단계 및 그 뒤를 이은 패턴화 단계에 의해 형성된다.
다음으로, 도 9에서 도시된 바와 같이, 상위층들(50)(이것을 때때로 버퍼층들이라고 칭한다)이 반도체 기판(26)의 후면 상에 형성된다. 몇몇의 예시적인 실시예들에서, 상위층들(50)은 BARC(Bottom Anti-Reflective Coating), 실리콘 산화물층, 및 실리콘 질화물층 중 하나 이상을 포함한다. 후속 공정 단계들에서, 금속 그리드들(미도시됨), 칼라 필터들(56), 마이크로렌즈들(58) 등과 같은 추가적인 컴포넌트들이 추가적으로 웨이퍼(22)의 후면 상에서 형성된다. 그런 후 결과적인 적층된 웨이퍼들(22, 102, 202)은 다이들로 조각조각 절단되고, 각각의 다이들은 하나의 칩(20), 하나의 칩(100), 및 하나의 칩(200)을 포함한다.
실시예들에서, 행 선택기들(126), 소스 팔로워들(128), 리셋 트랜지스터들(130) 중 적어도 일부, 또는 가능하게는 그 모두를 칩(20) 밖으로 이동시킴으로써, 픽셀 유닛들(300)의 충전율(fill factor)은 향상되며, 이 충전율은 광다이오드(24)에 의해 점유된 칩 면적을 각각의 픽셀 유닛(300)의 총 칩 면적으로 나눔으로써 계산될 수 있다. 충전율에서의 향상은 결과적으로 픽셀들의 양자 효율성에서의 증가를 초래시킨다. 더 나아가, 행 선택기들(126), 소스 팔로워들(128), 리셋 트랜지스터들(130), 및 주변 회로들(204)의 형성은 광다이오드들(24)과 이송 게이트 트랜지스터들(28)의 형성으로부터 분리되기 때문에, 논리 디바이스들의 형성에 의해 야기된 광다이오드들(24)의 성능에 대한 악영향은 제거되고, 픽셀들의 동적 범위, 민감도, 및 신호 대 잡음비는 향상된다.
더 나아가, 픽셀 유닛들의 일부분을 구성하지 않는 논리 회로들을 칩(100) 밖을 벗어나 칩(200) 속으로 더욱 더 이동시킴으로써, 결과적인 적층된 이미지 센서 칩들의 평면 크기는 감소된다. 또한, 응용들에 특유화된 맞춤화된 회로들이 칩(200)에 배치될 수 있다. 따라서, 여러 응용들을 위해, 칩(200)은 재설계될 수 있되, 칩들(20, 100)은 재설계될 필요가 없다. 이에 따라, 설계 및 제조에서의 싸이클 시간은 향상된다.
실시예들 및 이들의 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 실시예들의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 본 명세서 내에서 설명된 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성들의 특정 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명개시에 따라 이용될 수 있다는 것을 본 발명개시로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다. 또한, 각각의 청구항은 개별적인 실시예를 구성하며, 다양한 청구항들 및 실시예들의 조합은 본 발명개시의 범위내에 있다.

Claims (10)

  1. 이미지 센서 디바이스에 있어서,
    이미지 센서 칩으로서,
    기판;
    상기 기판의 표면에 인접하여 배치된 이미지 센서;
    상호연결 구조물로서, 상기 상호연결 구조물의 가장자리들이 상기 기판의 가장자리들을 넘어 연장되도록 상기 기판의 가장자리들이 에칭된 것인, 상기 상호연결 구조물;
    상기 상호연결 구조물 내의 금속선에 전기적으로 결합된 딥 비아; 및
    상기 기판의 에칭된 가장자리 부분에 의해 남겨진 공간 내에 형성되되 상기 딥 비아에 전기적으로 결합되는 전기적 커넥터를 포함하는 것인, 상기 이미지 센서 칩;
    상기 이미지 센서 칩 아래에 위치하면서 상기 이미지 센서 칩에 접합된 판독 칩으로서, 상기 판독 칩은 리셋 트랜지스터, 소스 팔로워, 행 선택기, 및 이들의 조합들로 구성된 그룹으로부터 선택된 논리 디바이스를 포함하고, 상기 논리 디바이스 및 상기 이미지 센서는 서로 전기적으로 연결되는 것인, 상기 판독 칩; 및
    상기 판독 칩 아래에 위치하면서 상기 판독 칩에 접합된 주변 회로 칩으로서, 상기 주변 회로 칩은 논리 회로를 포함하는 것인, 상기 주변 회로 칩을 포함하며,
    상기 판독 칩의 상기 논리 디바이스 및 상기 이미지 센서 칩의 상기 이미지 센서는 동일한 픽셀 유닛의 부분들이고, 상기 주변 회로 칩의 상기 논리 회로는 상기 픽셀 유닛의 부분이 아닌 것인, 이미지 센서 디바이스.
  2. 삭제
  3. 제1항에 있어서, 상기 이미지 센서 칩은 이송 게이트 트랜지스터를 더 포함하고, 상기 이송 게이트 트랜지스터는 상기 이미지 센서에 전기적으로 결합되며, 상기 이송 게이트 트랜지스터는 상기 동일한 픽셀 유닛의 부분인 것인, 이미지 센서 디바이스.
  4. 제1항에 있어서, 상기 이미지 센서 칩은 플로우팅 확산 캐패시터를 더 포함하고, 상기 플로우팅 확산 캐패시터는 상기 이미지 센서에 전기적으로 결합되며, 상기 플로우팅 확산 캐패시터는 상기 동일한 픽셀 유닛의 부분인 것인, 이미지 센서 디바이스.
  5. 제1항에 있어서, 상기 주변 회로 칩 내의 상기 논리 회로는 이미지 신호 프로세싱(Image Signal Processing; ISP) 회로를 포함하고, 상기 ISP 회로는 아날로그 디지털 컨버터(Analog-to-Dligital Converter; ADC), 상관 이중 샘플링(Correlated Double Sampling; CDS) 회로, 행 디코더, 및 이들의 조합들로 구성된 그룹으로부터 선택된 회로를 포함하는 것인, 이미지 센서 디바이스.
  6. 이미지 센서 디바이스에 있어서,
    이미지 센서 칩;
    상기 이미지 센서 칩 아래에 위치하면서 상기 이미지 센서 칩에 접합된 판독 칩; 및
    상기 판독 칩 아래에 위치하면서 상기 판독 칩에 접합된 주변 회로 칩을 포함하며,
    상기 이미지 센서 칩은,
    기판;
    상기 기판의 표면에 인접하게 배치되고 복수의 이미지 센서들을 포함하는 센서 어레이;
    복수의 이송 게이트 트랜지스터들로서, 상기 복수의 이송 게이트 트랜지스터들 각각은 상기 복수의 이미지 센서들 중 하나의 이미지 센서에 전기적으로 결합되는 것인, 상기 복수의 이송 게이트 트랜지스터들;
    상호연결 구조물로서, 상기 상호연결 구조물의 가장자리들이 상기 기판의 가장자리들을 넘어 연장되도록 상기 기판의 가장자리들이 에칭된 것인, 상기 상호연결 구조물;
    상기 상호연결 구조물 내의 금속선에 전기적으로 결합된 딥 비아; 및
    상기 기판의 에칭된 가장자리 부분에 의해 남겨진 공간 내에 형성되되 상기 이미지 센서 칩의 윗면에서 상기 딥 비아에 전기적으로 결합되는 전기적 커넥터를 포함하는 것인, 상기 이미지 센서 칩;
    상기 판독 칩은,
    복수의 리셋 트랜지스터들;
    복수의 소스 팔로워들; 및
    상기 복수의 이미지 센서들과 전기적으로 결합되는 복수의 행 선택기들을 포함하고,
    상기 주변 회로 칩은,
    아날로그 디지털 컨버터(Analog-to-Digital Converter; ADC), 상관 이중 샘플링(Correlated Double Sampling; CDS) 회로, 행 디코더, 및 이들의 조합들로 구성된 그룹으로부터 선택된 회로를 포함하며,
    상기 판독 칩 및 상기 이미지 센서 칩은 동일한 픽셀 유닛 어레이를 형성하고, 상기 주변 회로 칩은 상기 픽셀 유닛 어레이를 형성하지 않는 것인, 이미지 센서 디바이스.
  7. 제6항에 있어서, 상기 센서 어레이 위와 상기 이미지 센서 칩 내에 있는 마이크로렌즈들과 칼라 필터들을 더 포함하는, 이미지 센서 디바이스.
  8. 이미지 센서 디바이스를 제조하는 방법에 있어서,
    이미지 센서 칩을 그 아래에 있는 판독 칩에 접합시키기 위한 제1 접합 단계를 수행하는 단계;
    상기 판독 칩을 그 아래에 있는 주변 회로 칩에 접합시키기 위한 제2 접합 단계를 수행하는 단계; 및
    상기 이미지 센서 칩의 윗면에 전기적 커넥터를 형성하는 단계를 포함하고,
    상기 이미지 센서 칩은,
    제1 반도체 기판; 및
    상기 제1 반도체 기판의 표면에 인접하여 배치된 이미지 센서를 포함하고,
    상기 판독 칩은,
    제2 반도체 기판; 및
    상기 제2 반도체 기판의 표면에서, 리셋 트랜지스터, 소스 팔로워, 행 선택기, 및 이들의 조합들로 구성된 그룹으로부터 선택된 논리 디바이스를 포함하며, 상기 논리 디바이스와 상기 이미지 센서는 서로 전기적으로 결합되며,
    상기 주변 회로 칩은,
    제3 반도체 기판; 및
    상기 제3 반도체 기판의 표면에 있는 논리 회로를 포함하고,
    상기 이미지 센서 디바이스를 제조하는 방법은,
    상기 전기적 커넥터를 형성하는 단계 전에, 상기 제1 반도체 기판의 가장자리 부분을 에칭하는 단계; 및
    상기 이미지 센서 칩의 상호연결 구조물 내에 딥 비아를 형성하는 단계를 더 포함하고, 상기 전기적 커넥터는 상기 제1 반도체 기판의 에칭된 가장자리 부분에 의해 남겨진 공간 내에 형성되되 상기 딥 비아를 통해 상기 주변 회로 칩 내의 상기 논리 회로에 전기적으로 결합되며,
    상기 판독 칩의 상기 논리 디바이스 및 상기 이미지 센서 칩의 상기 이미지 센서는 동일한 픽셀 유닛의 부분들을 형성하고, 상기 주변 회로 칩의 상기 논리 회로는 상기 픽셀 유닛의 부분을 형성하지 않는 것인, 이미지 센서 디바이스를 제조하는 방법.
  9. 제8항에 있어서, 상기 제2 접합 단계 이후에, 상기 이미지 센서 칩의 윗면에서 칼라 필터들과 마이크로렌즈들을 형성하는 단계를 더 포함하는, 이미지 센서 디바이스를 제조하는 방법.
  10. 이미지 센서 디바이스를 제조하는 방법에 있어서,
    이미지 센서 칩을 그 아래에 있는 판독 칩에 접합시키기 위한 제1 접합 단계를 수행하는 단계;
    상기 판독 칩을 그 아래에 있는 주변 회로 칩에 접합시키기 위한 제2 접합 단계를 수행하는 단계; 및
    상기 이미지 센서 칩의 윗면에 전기적 커넥터를 형성하는 단계를 포함하고,
    상기 이미지 센서 칩은,
    제1 반도체 기판; 및
    상기 제1 반도체 기판의 표면에 인접하여 배치된 이미지 센서를 포함하고,
    상기 판독 칩은,
    제2 반도체 기판; 및
    상기 제2 반도체 기판의 표면에서, 리셋 트랜지스터, 소스 팔로워, 행 선택기, 및 이들의 조합들로 구성된 그룹으로부터 선택된 논리 디바이스를 포함하며, 상기 논리 디바이스와 상기 이미지 센서는 서로 전기적으로 결합되고 동일한 픽셀 유닛의 부분들을 형성하며,
    상기 주변 회로 칩은,
    제3 반도체 기판; 및
    상기 제3 반도체 기판의 표면에 있는 논리 회로를 포함하고,
    상기 이미지 센서 디바이스를 제조하는 방법은,
    상기 전기적 커넥터를 형성하는 단계 전에, 상기 제1 반도체 기판의 가장자리 부분을 에칭하는 단계; 및
    상기 이미지 센서 칩의 상호접속 구조물 내에서 딥 비아를 형성하는 단계를 더 포함하고, 상기 전기적 커넥터는 상기 제1 반도체 기판의 에칭된 가장자리 부분에 의해 남겨진 공간 내에 형성되되 상기 딥 비아를 통해 상기 주변 회로 칩 내의 상기 논리 회로에 전기적으로 결합되는 것인, 이미지 센서 디바이스를 제조하는 방법.
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