KR102464716B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR102464716B1
KR102464716B1 KR1020150179709A KR20150179709A KR102464716B1 KR 102464716 B1 KR102464716 B1 KR 102464716B1 KR 1020150179709 A KR1020150179709 A KR 1020150179709A KR 20150179709 A KR20150179709 A KR 20150179709A KR 102464716 B1 KR102464716 B1 KR 102464716B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
conductive pad
layer
wiring layer
metal
Prior art date
Application number
KR1020150179709A
Other languages
English (en)
Other versions
KR20170071713A (ko
Inventor
권두원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150179709A priority Critical patent/KR102464716B1/ko
Priority to US15/352,986 priority patent/US9865638B2/en
Publication of KR20170071713A publication Critical patent/KR20170071713A/ko
Application granted granted Critical
Publication of KR102464716B1 publication Critical patent/KR102464716B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14616—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor characterised by the channel of the transistor, e.g. channel having a doping gradient
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24105—Connecting bonding areas at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82031—Reshaping, e.g. forming vias by chemical means, e.g. etching, anodisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes

Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 내부에 제1 도전성 패드가 형성된 제1 배선층을 포함하는 제1 반도체 기판; 내부에 제2 도전성 패드가 형성된 제2 배선층을 포함하고, 상기 제1 반도체 기판 상에 형성된 제2 반도체 기판; 상기 제2 반도체 기판을 수직으로 관통하여 형성되고 일단이 상기 제2 도전성 패드와 전기적으로 접속하는 중간 접속층의 타단을 포함하고, 상기 제2 반도체 기판 상에 형성된 제1 산화막; 및 내부에 제3 도전성 패드가 형성된 제3 배선층을 포함하고, 상기 제1 산화막 상에 형성된 제3 반도체 기판을 포함하고, 상기 중간 접속층의 타단은 금속 접합을 통해 상기 제3 도전성 패드와 전기적으로 접속된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
디지털 카메라, 디지털 비디오 카메라, 스마트폰, 포터블 컴퓨터 등에 사용되는 이미지 센서는 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서, CCD(Charge Coupled Device) 이미지 센서 등을 포함한다. 이미지 센서(예컨대, 화소)는 화소 어레이 및 그 주변 회로를 포함하는 센싱 회로, 이미지 센서를 구동하는 로직 회로, 이미지 센싱 데이터를 저장하는 메모리 회로 등을 구비할 수 있다.
이미지 센서를 구현하기 위해, 이와 같이 기능이 다른 복수의 회로를 적층하는 경우, 절연을 충분히 확보하면서 효율적으로 각각의 회로 기판들 사이의 전기적 접속을 형성하는 것이 요구된다.
본 발명이 해결하고자 하는 기술적 과제는 이미지 센서에서 적층된 복수의 회로 사이의 전기적 접속을 효율적으로 구현하기 위한 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 이미지 센서에서 적층된 복수의 회로 사이의 전기적 접속을 효율적으로 구현하기 위한 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 내부에 제1 도전성 패드가 형성된 제1 배선층을 포함하는 제1 반도체 기판; 내부에 제2 도전성 패드가 형성된 제2 배선층을 포함하고, 제1 반도체 기판 상에 형성된 제2 반도체 기판; 제2 반도체 기판을 수직으로 관통하여 형성되고 일단이 제2 도전성 패드와 전기적으로 접속하는 중간 접속층의 타단을 포함하고, 제2 반도체 기판 상에 형성된 제1 산화막; 및 내부에 제3 도전성 패드가 형성된 제3 배선층을 포함하고, 제1 산화막 상에 형성된 제3 반도체 기판을 포함하고, 중간 접속층의 타단은 금속 접합을 통해 제3 도전성 패드와 전기적으로 접속된다.
본 발명의 몇몇의 실시예에서, 상기 제1 산화막은 상기 중간 접속층의 타단과 전기적으로 접속하는 인터커넥션 금속(interconnection metal)을 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 중간 접속층의 타단은 상기 인터커넥션 금속 및 상기 금속 접합을 통해 상기 제3 도전성 패드와 전기적으로 접속될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 금속 접합은 Cu-Cu 접합을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 반도체 기판은 상기 중간 접속층을 둘러싸도록 형성된 스페이서를 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 배선층은 내부에 제4 도전성 패드를 더 포함하고, 상기 제1 도전성 패드와 상기 제4 도전성 패드는 금속 접합을 통해 전기적으로 접속될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 금속 접합은 Cu-Cu 접합을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제3 배선층은 제5 도전성 패드를 더 포함하고, 상기 반도체 장치는, 상기 제3 반도체 기판 상에 형성된 제2 산화막과, 내부에 제6 도전성 패드가 형성된 제4 배선층을 포함하고, 상기 제2 산화막 상에 형성된 제4 반도체 기판을 더 포함하고, 상기 제5 도전성 패드와 상기 제6 도전성 패드는 관통전극을 통해 전기적으로 접속될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 관통 전극은 상기 제3 반도체 기판을 관통하는 제1 관통 전극과, 상기 제1 관통 전극과 전기적으로 접속되고 상기 제4 반도체 기판을 관통하는 제2 관통 전극을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 도전성 패드는 상기 중간 접속층의 상면에 직접 접촉하도록 형성된 금속 접합을 통해 상기 제3 도전성 패드와 전기적으로 접속될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 반도체 기판 내지 상기 제3 반도체 기판 중 어느 하나는 이미지 센서의 센싱 회로, 로직 회로, 메모리 회로 중 어느 하나를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 내부에 제1 도전성 패드가 형성된 제1 배선층을 포함하는 제1 반도체 기판; 내부에 제2 도전성 패드가 형성된 제2 배선층을 포함하고, 제1 반도체 기판 상에 형성된 제2 반도체 기판; 제2 반도체 기판 상에 형성된 제1 산화막; 및 내부에 제3 도전성 패드가 형성된 제3 배선층을 포함하고, 제1 산화막 상에 형성된 제3 반도체 기판을 포함하고, 제2 도전성 패드와 제3 도전성 패드는 제2 반도체 기판 및 제1 산화막을 관통하도록 형성된 중간 접속층 및 제1 산화막 및 제3 배선층에 서로 마주보도록 형성된 금속 접합을 통해 전기적으로 접속된다.
본 발명의 몇몇의 실시예에서, 상기 제1 산화막은 상기 중간 접속층과 상기 금속 접합을 전기적으로 접속시키는 인터커넥션 금속(interconnection metal)을 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 배선층의 상면과 상기 제2 배선층의 하면은 접촉면을 형성할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 산화막의 상면과 상기 제3 배선층의 하면은 접촉면을 형성할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 배선층은 내부에 제4 도전성 패드를 더 포함하고, 상기 제1 도전성 패드와 상기 제4 도전성 패드는 금속 접합을 통해 전기적으로 접속될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제3 배선층은 제5 도전성 패드를 더 포함하고, 상기 반도체 장치는, 상기 제3 반도체 기판 상에 형성된 제2 산화막과, 내부에 제6 도전성 패드가 형성된 제4 배선층을 포함하고, 상기 제2 산화막 상에 형성된 제4 반도체 기판을 더 포함하고, 상기 제5 도전성 패드와 상기 제6 도전성 패드는 관통전극을 통해 전기적으로 접속될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 관통 전극은 상기 제3 반도체 기판을 관통하는 제1 관통 전극과, 상기 제1 관통 전극과 전기적으로 접속되고 상기 제4 반도체 기판을 관통하는 제2 관통 전극을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 도전성 패드는 상기 중간 접속층의 상면에 직접 접촉하도록 형성된 금속 접합을 통해 상기 제3 도전성 패드와 전기적으로 접속될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 배선층을 포함하는 제1 반도체 기판과 제2 배선층을 포함하는 제2 반도체 기판을 본딩하여, 제1 배선층 내에 형성된 제1 도전성 패드와 제2 배선층 내에 형성된 제2 도전성 패드 사이에 금속 접합을 형성하고, 제2 배선층은 제3 도전성 패드를 더 포함하고, 제3 도전성 패드의 상면이 노출되도록 관통 개구를 형성하고, 관통 개구에 제3 도전성 패드와 전기적으로 접속하는 중간 접속층을 형성하고, 제2 반도체 기판 상에 중간 접속층의 상부를 포함하는 산화막을 형성하고, 산화막과 제3 배선층을 포함하는 제3 반도체 기판을 본딩하여, 중간 접속층과 제3 배선층 내에 형성된 제4 도전성 패드 사이에 금속 접합을 형성하는 것을 포함한다.
본 발명의 몇몇의 실시예에서, 상기 산화막을 형성하는 것은, 상기 중간 접속층과 상기 제4 도전성 패드를 전기적으로 접속시키는 인터커넥션 금속(interconnection metal)을 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 반도체 기판과 상기 제2 반도체 기판을 본딩하는 것은 상기 제1 배선층의 상면과 상기 제2 배선층의 하면을 본딩하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 산화막과 상기 제3 반도체 기판을 본딩하는 것은 상기 산화막의 상면과 상기 제3 배선층의 하면을 본딩하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 관통 개구를 형성하는 것은, 상기 제2 반도체 기판에 스페이서를 형성한 후, 상기 스페이서를 따라 상기 관통 개구를 형성하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 반도체 장치의 제조 방법은, 상기 제1 반도체 기판과 상기 제2 반도체 기판을 본딩한 후, 상기 제2 반도체 기판을 박막화하는 것을 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 반도체 장치의 제조 방법은, 상기 산화막과 상기 제3 반도체 기판을 본딩한 후, 상기 제3 반도체 기판을 박막화하는 것을 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 7 및 도 8은 본 발명의 다양한 실시예에 따른 반도체 장치가 이미지 센서로 구현되는 것을 설명하기 위한 개략도이다.
도 9 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 15 및 도 16은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 17 내지 도 19는 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 제1 반도체 기판(100), 제2 반도체 기판(200) 및 제3 반도체 기판(300)을 포함한다. 또한, 상기 반도체 장치는 제2 반도체 기판(200)과 제3 반도체 기판(300) 사이에 제1 산화막(290)을 더 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 반도체 기판(100), 제2 반도체 기판(200) 및 제3 반도체 기판(300)을 적층하여 구현된 이미지 센서일 수 있다. 본 발명의 다양한 실시예에서, 이미지 센서는 센싱 회로, 로직 회로, 메모리 회로 등을 포함할 수 있다.
여기서, 센싱 회로는 광을 전기적인 신호로 변환하는 화소 어레이 및 그 제어 회로를 포함한다. 로직 회로는 센싱 회로를 비롯한 이미지 센서의 동작을 제어하거나 외부와의 통신을 제어하는 회로들을 포함한다. 메모리 회로는 이미지 센성 데이터를 저장하는 회로들을 포함한다.
본 실시예에서, 제1 반도체 기판(100) 내지 제3 반도체 기판(300) 중 어느 하나는 이미지 센서의 센싱 회로, 로직 회로, 메모리 회로 중 어느 하나를 포함할 수 있다. 예를 들어, 제1 반도체 기판(100)은 메모리 회로를 포함하고, 제2 반도체 기판(200)은 로직 회로를 포함하고, 제3 반도체 기판(300)은 센싱 회로를 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 그 구체적인 적층 순서는 구현 목적에 따라 달라질 수 있다.
다시 도 1을 참조하면, 제1 반도체 기판(100)은 제1 회로층(110) 및 제1 배선층(120)을 포함한다. 여기서 제1 회로층(110)은 제1 반도체 기판(100)에서 동작하는 회로가 구현되는 영역에 해당하고, 제1 배선층(120)은 상기 회로에 구현된 다양한 소자들을 전기적으로 연결하기 위한 배선이 형성된 영역에 해당한다. 예컨대, 제1 반도체 기판(100)이 메모리 회로인 경우, 제1 회로층(110)에는 메모리 셀 어레이가 형성되고 제1 배선층(120)에는 메모리 셀 어레이와 신호를 주고 받기 위한 도전성 패드가 형성될 수 있다.
제1 반도체 기판(100)과 마찬가지로, 제2 반도체 기판(200)은 제2 회로층(210) 및 제2 배선층(220)을 포함하고, 제3 반도체 기판(300)은 제3 회로층(310) 및 제3 배선층(320)을 포함한다.
본 실시예에서, 제2 반도체 기판(200)의 제2 배선층(220)은 그 내부에 도전성 패드(222)를 포함한다. 도전성 패드(220)는 알루미늄(Al)을 포함하는 알루미늄 패드를 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 전기 전도성이 높은 임의의 금속으로 형성될 수 있다. 한편, 제3 반도체 기판(300)의 제3 배선층(320)은 그 내부에 도전성 패드(322)를 포함한다.
제2 반도체 기판(200)의 도전성 패드(222)와 제3 반도체 기판(300)의 도전성 패드(322)를 전기적으로 연결하기 위해, 본 실시예에 따른 반도체 장치는 중간 접속층(218), 인터커넥션 금속(interconnection metal, IM)(292) 및 금속 접합(294, 324)을 포함한다.
중간 접속층(218)은 제2 반도체 기판(200)을 수직으로 관통하여 형성된다. 구체적으로, 중간 접속층(218)의 일단은 제2 반도체 기판(200)의 도전성 패드(222)와 전기적으로 접속되고, 타단은 제1 산화막(290) 내부로 돌출되도록 형성된다. 본 발명의 다양한 실시예에서, 중간 접속층(218)은 구리(Cu), 텅스텐(W) 등을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 전기 전도성이 높은 임의의 금속을 포함할 수 있다. 한편, 본 발명의 몇몇의 실시예에서, 제2 반도체 기판(200)은 중간 접속층(218)을 둘러싸도록 형성되고, 중간 접속층(218)과 제2 회로층(210) 사이의 절연을 제공하는 스페이서(212, 214)를 더 포함할 수 있다.
인터커넥션 금속(292)은 중간 접속층(218) 상에 형성되어, 제3 배선층(320)에 형성된 도전성 패드(322)와 같이, 제2 배선층(220)에 형성된 도전성 패드(222)로부터 수평적으로 이격된 도전성 패드와의 전기적인 접속을 제공한다. 본 발명의 다양한 실시예에서, 인터커넥션 금속(292) 역시 구리(Cu), 텅스텐(W) 등을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 전기 전도성이 높은 임의의 금속을 포함할 수 있다.
이와 같은 중간 접속층(218)의 상부(즉, 중간 접속층(218)의 타단)와, 인터커넥션 금속(292)은 제2 반도체 기판(200) 상에 형성된 제1 산화막(290)에 포함된다. 그리고 제3 반도체 기판(300)은 제1 산화막(290) 내에 형성된다.
금속 접합(294, 324)은 인터커넥션 금속(292) 상에 형성된 금속(294)과 도전성 패드(322) 하부에 형성된 금속(324)을 포함한다. 본 발명의 몇몇의 실시예에서, 금속 접합(294, 324)은 Cu-Cu 접합을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 전기 전도성이 높은 임의의 금속 사이의 접합을 포함할 수 있다.
이와 같이, 제2 반도체 기판(200)의 도전성 패드(222)와 제3 반도체 기판(300)의 도전성 패드(322)는 중간 접속층(218), 인터커넥션 금속 (292) 및 금속 접합(294, 324)을 통해 서로 전기적으로 접속될 수 있다.
본 실시예에서, 제1 반도체 기판(100)의 제1 배선층(120)의 상면과 제2 반도체 기판(200)의 제2 배선층(220)의 하면은 서로 본딩되어 접촉면을 형성하고, 제1 산화막(290)의 상면과 제3 반도체 기판(300)의 제3 배선층(320)의 하면은 서로 본딩되어 접촉면을 형성하는 것으로 도시되어 있으나, 이와 같은 본딩 방향은 구현 목적에 따라 다르게 설정될 수도 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치가 도 1의 실시예와 다른 점은, 제1 반도체 기판(100)의 제1 배선층(120)에 형성된 도전성 패드(122)와 제2 반도체 기판(200)의 제2 배선층(220)에 형성된 도전성 패드(226) 사이에 전기적 접속이 추가로 형성된다는 점이다.
본 실시예에서, 제1 반도체 기판(100)의 도전성 패드(122)와 제2 반도체 기판(200)의 도전성 패드(226)는 금속 접합(124, 228)을 통해 전기적 접속을 형성한다. 금속 접합(124, 228)은 도전성 패드(122) 상에 형성된 금속(124)과 도전성 패드(226) 하부에 형성된 금속(228)을 포함한다. 본 발명의 몇몇의 실시예에서, 금속 접합(124, 228)은 Cu-Cu 접합을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 전기 전도성이 높은 임의의 금속 사이의 접합을 포함할 수 있다.
이와 같이, 제1 반도체 기판(100)의 도전성 패드(122)와 제2 반도체 기판(200)의 도전성 패드(226)는 금속 접합(124, 228)을 통해 서로 전기적으로 접속되고, 제2 반도체 기판(200)의 도전성 패드(222)와 제3 반도체 기판(300)의 도전성 패드(322)는 중간 접속층(218), 인터커넥션 금속 (292) 및 금속 접합(294, 324)을 통해 서로 전기적으로 접속될 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치가 도 2의 실시예와 다른 점은, 제3 반도체 기판(300) 상에 형성된 산화막(390)과, 제4 회로층(410) 및 제4 배선층(420)을 포함하는 제4 반도체 기판(400)을 더 포함하고, 제3 반도체 기판(300)의 제3 배선층(320)에 형성된 도전성 패드(326)와 제4 반도체 기판(400)의 제4 배선층(420)에 형성된 도전성 패드(422) 사이에 전기적 접속이 추가로 형성된다는 점이다.
본 실시예에서, 제3 반도체 기판(300)의 도전성 패드(326)와 제2 반도체 기판(400)의 도전성 패드(422)는 관통 전극(318, 418)을 통해 전기적 접속을 형성한다. 관통 전극(318, 418)은 제3 반도체 기판(300)을 관통하도록 형성된 제1 관통 전극(318)과, 제1 관통 전극(318)과 전기적으로 접속되고 제4 반도체 기판(400)을 관통하도록 형성된 제2 관통 전극(418)을 포함할 수 있다. 본 발명의 다양한 실시예에서, 관통 전극(318, 418)은 구리(Cu), 텅스텐(W) 등을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 전기 전도성이 높은 임의의 금속을 포함할 수 있다. 한편, 본 발명의 몇몇의 실시예에서, 반도체 기판(300, 400)은 관통 전극(318, 418)과 회로층(310, 420) 사이의 절연을 제공하는 스페이서(316, 416)를 더 포함할 수 있다.
이와 같이, 제1 반도체 기판(100)의 도전성 패드(122)와 제2 반도체 기판(200)의 도전성 패드(226)는 금속 접합(124, 228)을 통해 서로 전기적으로 접속되고, 제2 반도체 기판(200)의 도전성 패드(222)와 제3 반도체 기판(300)의 도전성 패드(322)는 중간 접속층(218), 인터커넥션 금속 (292) 및 금속 접합(294, 324)을 통해 서로 전기적으로 접속되고, 제3 반도체 기판(300)의 도전성 패드(326)와 제2 반도체 기판(400)의 도전성 패드(422)는 관통 전극(318, 418)을 통해 서로 전기적으로 접속될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 4를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치는 제2 반도체 기판(200)의 도전성 패드(222)와 제3 반도체 기판(300)의 도전성 패드(323) 사이에 도 1의 실시예와는 다른 전기적 접속을 형성한다.
구체적으로, 제2 반도체 기판(200)의 도전성 패드(222)와 제3 반도체 기판(300)의 도전성 패드(323)를 전기적으로 연결하기 위해, 본 실시예에 따른 반도체 장치는 중간 접속층(218) 및 금속 접합(295, 325)을 포함한다.
중간 접속층(218)은 제2 반도체 기판(200)을 수직으로 관통하여 형성된다. 구체적으로, 중간 접속층(218)의 일단은 제2 반도체 기판(200)의 도전성 패드(222)와 전기적으로 접속되고, 타단은 제1 산화막(290) 내부로 돌출되도록 형성된다. 본 발명의 다양한 실시예에서, 중간 접속층(218)은 구리(Cu), 텅스텐(W) 등을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 전기 전도성이 높은 임의의 금속을 포함할 수 있다. 한편, 본 발명의 몇몇의 실시예에서, 제2 반도체 기판(200)은 중간 접속층(218)을 둘러싸도록 형성되고, 중간 접속층(218)과 제2 회로층(210) 사이의 절연을 제공하는 스페이서(212, 214)를 더 포함할 수 있다.
이와 같은 중간 접속층(218)의 상부(즉, 중간 접속층(218)의 타단)는 제1 산화막(290) 내에 형성된다.
금속 접합(295, 325)은 중간 접속층(218)의 상면에 직접 접촉하도록 형성된 금속(295)과 도전성 패드(323) 하부에 형성된 금속(325)을 포함한다. 본 발명의 몇몇의 실시예에서, 금속 접합(295, 325)은 Cu-Cu 접합을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 전기 전도성이 높은 임의의 금속 사이의 접합을 포함할 수 있다.
이와 같이, 제2 반도체 기판(200)의 도전성 패드(222)와 제3 반도체 기판(300)의 도전성 패드(323)는 중간 접속층(218) 및 금속 접합(295, 325)을 통해 서로 전기적으로 접속될 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치가 도 4의 실시예와 다른 점은, 제1 반도체 기판(100)의 제1 배선층(120)에 형성된 도전성 패드(122)와 제2 반도체 기판(200)의 제2 배선층(220)에 형성된 도전성 패드(226) 사이에 전기적 접속이 추가로 형성된다는 점이다.
본 실시예에서, 제1 반도체 기판(100)의 도전성 패드(122)와 제2 반도체 기판(200)의 도전성 패드(226)는 금속 접합(124, 228)을 통해 전기적 접속을 형성한다. 금속 접합(124, 228)은 도전성 패드(122) 상에 형성된 금속(124)과 도전성 패드(226) 하부에 형성된 금속(228)을 포함한다. 본 발명의 몇몇의 실시예에서, 금속 접합(124, 228)은 Cu-Cu 접합을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 전기 전도성이 높은 임의의 금속 사이의 접합을 포함할 수 있다.
이와 같이, 제1 반도체 기판(100)의 도전성 패드(122)와 제2 반도체 기판(200)의 도전성 패드(226)는 금속 접합(124, 228)을 통해 서로 전기적으로 접속되고, 제2 반도체 기판(200)의 도전성 패드(222)와 제3 반도체 기판(300)의 도전성 패드(323)는 중간 접속층(218) 및 금속 접합(295, 325)을 통해 서로 전기적으로 접속될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치가 도 5의 실시예와 다른 점은, 제3 반도체 기판(300) 상에 형성된 산화막(390)과, 제4 회로층(410) 및 제4 배선층(420)을 포함하는 제4 반도체 기판(400)을 더 포함하고, 제3 반도체 기판(300)의 제3 배선층(320)에 형성된 도전성 패드(326)와 제4 반도체 기판(400)의 제4 배선층(420)에 형성된 도전성 패드(422) 사이에 전기적 접속이 추가로 형성된다는 점이다.
본 실시예에서, 제3 반도체 기판(300)의 도전성 패드(326)와 제2 반도체 기판(400)의 도전성 패드(422)는 관통 전극(318, 418)을 통해 전기적 접속을 형성한다. 관통 전극(318, 418)은 제3 반도체 기판(300)을 관통하도록 형성된 제1 관통 전극(318)과, 제1 관통 전극(318)과 전기적으로 접속되고 제4 반도체 기판(400)을 관통하도록 형성된 제2 관통 전극(418)을 포함할 수 있다. 본 발명의 다양한 실시예에서, 관통 전극(318, 418)은 구리(Cu), 텅스텐(W) 등을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 전기 전도성이 높은 임의의 금속을 포함할 수 있다. 한편, 본 발명의 몇몇의 실시예에서, 반도체 기판(300, 400)은 관통 전극(318, 418)과 회로층(310, 420) 사이의 절연을 제공하는 스페이서(316, 416)를 더 포함할 수 있다.
이와 같이, 제1 반도체 기판(100)의 도전성 패드(122)와 제2 반도체 기판(200)의 도전성 패드(226)는 금속 접합(124, 228)을 통해 서로 전기적으로 접속되고, 제2 반도체 기판(200)의 도전성 패드(222)와 제3 반도체 기판(300)의 도전성 패드(323)는 중간 접속층(218) 및 금속 접합(295, 325)을 통해 서로 전기적으로 접속되고, 제3 반도체 기판(300)의 도전성 패드(326)와 제2 반도체 기판(400)의 도전성 패드(422)는 관통 전극(318, 418)을 통해 서로 전기적으로 접속될 수 있다.
도 7 및 도 8은 본 발명의 다양한 실시예에 따른 반도체 장치가 이미지 센서로 구현되는 것을 설명하기 위한 개략도이다.
도 7을 참조하면, 본 발명의 다양한 실시예에 따른 반도체 장치는 도 7에 도시된 것과 같은 이미지 센서로 구현될 수 있다.
반도체 장치(501)는 기판(511) 상에 복수의 화소(502)를 포함하는 화소 어레이(503), 수직 구동 회로(vertical driving circuit, VDC)(504), 칼럼 신호 처리 회로(505), 수평 구동 회로(horizontal driving circuit, HDC)(506), 제어 회로(508), I/O 단자(512) 등을 포함할 수 있다.
한편, 도 8을 참조하면, 본 발명의 다양한 실시예에 따른 반도체 장치는, 프로세서(601), 렌즈(602), 촬상 장치(603), DSP(Digital Signal Processor)(604), 디스플레이 장치(605), 메모리 장치(606), 스토리지 장치(607), I/O 장치(608) 등을 포함할 수 있다. 프로세서(601), DSP(Digital Signal Processor)(604), 디스플레이 장치(605), 메모리 장치(606), 스토리지 장치(607), I/O 장치(608)는 버스(bus)(609)를 통해 서로 데이터를 주고 받을 수 있다.
도 9 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 9를 참조하면, 제1 회로층(110) 및 제1 배선층(120)을 포함하는 제1 반도체 기판(100)과, 제2 회로층(210a) 및 제2 배선층(220)을 포함하는 제2 반도체 기판(200)을 형성한다. 한편, 도 14와 관련하여 후술할, 제3 회로층(310) 및 제3 배선층(320)을 포함하는 제3 반도체 기판(300)을 형성한다.
제1 배선층(120)은 도전성 패드(122) 및 그 위에 형성된 금속(124)을 포함하고, 제2 배선층(220)은 도전성 패드(226) 및 그 위에 형성된 금속(228)을 포함한다. 또한, 제2 배선층(220)은 도전성 패드(222)를 더 포함한다.
본 발명의 몇몇의 실시예에서, 도전성 패드(122, 222, 226)는 알루미늄(Al)을 포함하는 알루미늄 패드를 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 전기 전도성이 높은 임의의 금속으로 형성될 수 있다.
본 발명의 몇몇의 실시예에서, 금속(124, 228)은 구리(Cu), 텅스텐(W) 등을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 전기 전도성이 높은 임의의 금속을 포함할 수 있다.
도 10을 참조하면, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 본딩하여, 제1 배선층(120) 내에 형성된 도전성 패드(122)와 제2 배선층(220) 내에 형성된 도전성 패드(226) 사이에 금속 접합(124, 228)을 형성한다.
본 발명의 몇몇의 실시예에서, 금속 접합(124, 228)은 Cu-Cu 접합을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 전기 전도성이 높은 임의의 금속 사이의 접합을 포함할 수 있다.
이와 같이, 제1 반도체 기판(100)의 도전성 패드(122)와 제2 반도체 기판(200)의 도전성 패드(226)는 금속 접합(124, 228)을 통해 서로 전기적으로 접속될 수 있다.
본 실시예에서, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 본딩하는 것은 제1 배선층(120)의 상면과 제2 배선층(220)의 하면을 본딩하는 것으로 도시되어 있으나, 이와 같은 본딩 방향은 구현 목적에 따라 다르게 설정될 수도 있다.
도 11을 참조하면, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 본딩한 후, 제2 반도체 기판(200)을 박막화한다. 구체적으로, 제2 회로층(210a)을 박막화하여, 더 얇은 두께를 갖는 제2 회로층(210b)을 형성한다.
도 12를 참조하면, 제2 반도체 기판(200)의 도전성 패드(222)의 상면이 노출되도록 관통 개구(213)를 형성한다.
본 발명의 몇몇의 실시예에서, 관통 개구(213)를 형성하는 것은 먼저 제2 반도체 기판(200)의 제2 회로층(210b)에 스페이서(212, 214)를 형성한 후, 스페이서(212, 214)를 식각 방지막으로 이용하여 관통 개구(213)를 형성하는 것을 포함할 수 있다. 이에 따라 관통 개구(213)는 그 단면이 스페이서(212, 214)의 형상에 따르도록 형성될 수 있다.
이어서 도 13을 참조하면, 관통 개구(213)에 도전성 패드(222)와 전기적으로 접속하는 중간 접속층(218)을 형성한다. 또한, 제2 반도체 기판(200) 상에 중간 접속층(218)의 상부를 포함하는 제1 산화막(290)을 형성한다.
본 실시예에서, 제1 산화막(290)을 형성하는 것은, 중간 접속층(218)과 도 14에서 후술할 도전성 패드(322)를 전기적으로 접속시키는 인터커넥션 금속(292)을 형성하는 것을 더 포함할 수 있다.
마지막으로 도 14를 참조하면, 제3 회로층(310) 및 제3 배선층(320)을 포함하는 제3 반도체 기판(300)을 제1 산화막(290)에 본딩하여, 중간 접속층(218)과 제3 배선층(320) 내에 형성된 도전성 패드(322) 사이에 금속 접합(294, 324)을 형성한다.
본 실시예에서, 제1 산화막(290)과 제3 반도체 기판(300)을 본딩하는 것은 제1 산화막(290)의 상면과 제3 배선층(320)의 하면(도 14에서는 본딩되기 전 제3 배선층(320)의 상면에 해당됨)을 본딩하는 것으로 도시되어 있으나, 이와 같은 본딩 방향은 구현 목적에 따라 다르게 설정될 수도 있다.
이후, 제3 반도체 기판(300)을 박막화할 수 있다. 또한, 도 3 및 도 6에서 설명한 바와 같은 제4 반도체 기판(400)을 추가로 본딩할 수도 있다.
도 15 및 도 16은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 15 및 도 16을 참조하면, 제2 반도체 기판(200)의 도전성 패드(222)와 제3 반도체 기판(300)의 도전성 패드(323) 사이에 도 13 및 도 14의 실시예와는 다른 전기적 접속을 형성한다.
구체적으로, 관통 개구(213)에 도전성 패드(222)와 전기적으로 접속하는 중간 접속층(218)을 형성한다. 또한, 제2 반도체 기판(200) 상에 중간 접속층(218)의 상부를 포함하는 제1 산화막(290)을 형성한다.
이후, 제3 반도체 기판(300)을 제1 산화막(290)에 본딩하여, 중간 접속층(218)과 제3 배선층(320) 내에 형성된 도전성 패드(322) 사이에 금속 접합(295, 325)을 형성한다.
이후, 제3 반도체 기판(300)을 박막화할 수 있다. 또한, 도 3 및 도 6에서 설명한 바와 같은 제4 반도체 기판(400)을 추가로 본딩할 수도 있다.
도 17 내지 도 19는 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 17은 태블릿 PC(1200)을 도시한 도면이고, 도 18은 노트북(1300)을 도시한 도면이며, 도 19는 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않은 다른 집적 회로 장치에도 적용될 수 있음은 해당 기술 분야의 통상의 기술자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 장치가 사용될 수 있는 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 응용례가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 장치는, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 반도체 기판 110: 제1 회로층
120: 제1 배선층
122, 222, 226, 322, 323, 326, 422: 도전성 패드
124, 228, 294, 295, 324, 325: 금속
200: 제2 반도체 기판 210: 제2 회로층
212, 214, 316, 416: 스페이서 213: 관통 개구
218: 중간 접속층 220: 제2 배선층
290: 제1 산화막 292: 인터커넥션 금속
300: 제3 반도체 기판 310: 제3 회로층
318: 제1 관통 전극 320: 제3 배선층
390: 제2 산화막 400: 제4 반도체 기판
410: 제4 회로층 418: 제2 관통 전극
420: 제4 배선층

Claims (20)

  1. 내부에 제1 도전성 패드가 형성된 제1 배선층을 포함하는 제1 반도체 기판;
    내부에 제2 도전성 패드가 형성된 제2 배선층을 포함하고, 상기 제1 반도체 기판 상에 형성된 제2 반도체 기판;
    상기 제2 반도체 기판에 수직으로 연장되고 상기 제2 도전성 패드와 전기적으로 접속하는 일단 및 타단을 가지는 중간 접속층;
    상기 제2 반도체 기판 상에 형성되고 상기 중간 접속층의 상기 타단을 포함하는 제1 산화막;
    내부에 제3 도전성 패드가 형성된 제3 배선층을 포함하고, 상기 제1 산화막 상에 형성된 제3 반도체 기판;
    상기 제1 산화막 내에 매립된 제1 금속 본체;
    상기 제3 배선층에 매립되고, 상기 제3 도전성 패드 아래에 상기 제3 도전성 패드의 하면과 접촉하는 제2 금속 본체; 및
    상기 제1 산화막 내에서 연장되고 상기 중간 접속층의 타단에서 상기 중간 접속층과 전기적으로 접속하는 한 층의 인터커넥션 금속(interconnection metal)을 포함하되,
    상기 제1 산화막의 상면은 상기 제3 배선층의 하면과 접촉하여 상기 제1 산화막과 상기 제3 배선층은 상기 제1 산화막과 상기 제3 배선층 사이에 표면 접촉이 존재하는 계면을 가지고,
    상기 제1 금속 본체는 금속 접합을 제공하기 위해 상기 제2 금속 본체와 일체형이고,
    상기 중간 접속층의 타단은 상기 금속 접합을 통해 상기 제3 도전성 패드와 전기적으로 접속되는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 중간 접속층의 타단은 상기 인터커넥션 금속 및 상기 금속 접합을 통해 상기 제3 도전성 패드와 전기적으로 접속되는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 및 제2 금속 본체는 각각 구리의 금속 본체이고, 상기 구리의 금속 본체는 서로 직접 접합되어 구리-구리 접합을 제공하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 배선층은 내부에 제4 도전성 패드를 더 포함하고,
    상기 제1 도전성 패드와 상기 제4 도전성 패드는 금속 접합을 통해 전기적으로 접속되는 반도체 장치.
  6. 내부에 제1 도전성 패드가 형성된 제1 배선층을 포함하는 제1 반도체 기판;
    내부에 제2 도전성 패드가 형성된 제2 배선층을 포함하고, 상기 제1 반도체 기판 상에 형성된 제2 반도체 기판;
    상기 제2 반도체 기판에 수직으로 연장되고 상기 제2 도전성 패드와 전기적으로 접속하는 일단 및 타단을 가지는 중간 접속층;
    상기 제2 반도체 기판 상에 형성되고 상기 중간 접속층의 상기 타단을 포함하는 제1 산화막;
    내부에 제3 도전성 패드가 형성된 제3 배선층을 포함하고, 상기 제1 산화막 상에 형성된 제3 반도체 기판;
    상기 제1 산화막 내에 매립된 제1 금속 본체; 및
    상기 제3 배선층에 매립되고, 상기 제3 도전성 패드 아래에 상기 제3 도전성 패드의 하면과 접촉하는 제2 금속 본체를 포함하되,
    상기 제1 산화막의 상면은 상기 제3 배선층의 하면과 접촉하여 상기 제1 산화막과 상기 제3 배선층은 상기 제1 산화막과 상기 제3 배선층 사이에 표면 접촉이 존재하는 계면을 가지고,
    상기 제1 금속 본체는 금속 접합을 제공하기 위해 상기 제2 금속 본체와 일체형이고,
    상기 중간 접속층의 타단은 상기 금속 접합을 통해 상기 제3 도전성 패드와 전기적으로 접속되는 반도체 장치로,
    상기 제3 배선층은 제5 도전성 패드를 더 포함하고,
    상기 반도체 장치는,
    상기 제3 반도체 기판 상에 형성된 제2 산화막과,
    내부에 제6 도전성 패드가 형성된 제4 배선층을 포함하고, 상기 제2 산화막 상에 형성된 제4 반도체 기판을 더 포함하고,
    상기 제5 도전성 패드와 상기 제6 도전성 패드는 관통 전극을 통해 전기적으로 접속되는 반도체 장치.
  7. 제6항에 있어서,
    상기 관통 전극은 상기 제3 반도체 기판에 수직으로 연장되는 제1 관통 전극과, 상기 제1 관통 전극과 전기적으로 접속되고 상기 제4 반도체 기판에 수직으로 연장되는 제2 관통 전극을 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 금속 본체는 상기 중간 접속층의 상면과 접촉하는 반도체 장치.
  9. 제1항에 있어서,
    제1 반도체 기판, 제2 반도체 기판 및 제3 반도체 기판 중 적어도 하나는 이미지 센서의 센싱 회로, 로직 회로, 메모리 회로로 이루어진 군으로부터 선택된 집적 회로를 포함하는 반도체 장치.
  10. 내부에 제1 도전성 패드를 가지는 제1 배선층을 포함하는 제1 반도체 기판;
    내부에 제2 도전성 패드를 가지는 제2 배선층을 포함하고, 상기 제1 반도체 기판 상에 형성된 제2 반도체 기판;
    상기 제2 반도체 기판 상에 형성된 제1 산화막;
    내부에 제3 도전성 패드를 가지는 제3 배선층을 포함하고, 상기 제1 산화막 상에 형성된 제3 반도체 기판;
    상기 제2 반도체 기판 및 상기 제1 산화막 내에서 수직으로 연장되는 중간 접속층;
    상기 제1 산화막 및 상기 제3 배선층의 표면 각각에 배치되고 서로 마주하여 금속 접합을 이루는 금속 본체들; 및
    상기 제1 산화막 내에서 연장되고 상기 중간 접속층 및 상기 금속 접합과 전기적으로 접속하는 한 층의 인터커넥션 금속(interconnection metal)을 포함하되,
    상기 제2 도전성 패드 및 상기 제3 도전성 패드는 상기 중간 접속층 및 상기 금속 접합을 통해 전기적으로 접속되는 반도체 장치.
  11. 삭제
  12. 제10항에 있어서,
    상기 제1 배선층의 상면 및 상기 제2 배선층의 하면은 서로 접촉하는 반도체 장치.
  13. 제10항에 있어서,
    상기 제1 산화막의 상면 및 상기 제3 배선층의 하면은 서로 접촉하는 반도체 장치.
  14. 제10항에 있어서,
    상기 제2 배선층은 내부에 제4 도전성 패드를 가지고,
    상기 제1 도전성 패드 및 상기 제4 도전성 패드는 금속 접합을 통해 전기적으로 연결되는 반도체 장치.
  15. 제10항에 있어서,
    상기 금속 접합은 상기 중간 접속층의 상면과 접촉하는 반도체 장치.
  16. 제1 회로층 및 제1 배선층을 포함하고, 상기 제1 회로층은 상기 제1 배선층과 전기적으로 연결된 제1 집적 회로를 포함하는 제1 반도체 기판;
    제2 회로층 및 제2 배선층을 포함하고, 상기 제2 회로층은 상기 제2 배선층과 전기적으로 연결된 제2 집적 회로를 포함하고, 상기 제2 배선층은 도전성 패드를 가지는 제2 반도체 기판;
    상기 제2 배선층이 상기 제1 배선층과 마주하고 전기적으로 연결되는 상태로 상기 제1 반도체 기판 상에 배치되고 상기 제1 반도체 기판과 접합되는 제2 반도체 기판;
    상기 제2 반도체 기판에 수직으로 연장되고 상기 제2 배선층의 도전성 패드와 전기적으로 접속하는 일단 및 타단을 가지는 중간 접속층;
    상기 제2 반도체 기판 상에 배치되고, 상기 중간 접속층의 타단이 그 내부에서 연장되는 제1 산화막;
    제3 회로층 및 제3 배선층을 포함하는 제3 반도체 기판으로, 상기 제3 회로층은 상기 제3 배선층과 전기적으로 연결된 제3 집적 회로를 포함하고, 상기 제3 배선층은 도전성 패드를 가지는 제3 반도체 기판; 및
    상기 제1 산화막 내에서 연장되는 한 층의 인터커넥션 금속(interconnection metal)을 포함하되,
    상기 제3 반도체 기판은 상기 제1 산화막 상에 형성되어 상기 제3 배선층과 상기 제1 산화막 사이에 계면이 존재하도록 상기 제1 산화막과 마주하여 배치된 상기 제3 배선층을 통해 상기 제1 산화막과 본딩되고,
    일체형 금속 본체가 상기 제3 배선층과 상기 제1 산화막 사이의 계면을 가로지르도록 연장되고 상기 계면에 의해 둘러싸이고,
    상기 중간 접속층의 타단은 상기 금속 본체를 통해 상기 제3 배선층의 도전성 패드에 전기적으로 연결되고, 상기 일체형 금속 본체는 상기 중간 접속층과 상기 제3 배선층의 도전성 패드 사이의 금속 접합을 이루고,
    상기 일체형 금속 본체가 상기 인터커넥션 금속과 상기 제3 배선층의 도전성 패드 사이에 배치되어 전기적으로 연결되는 반도체 장치.
  17. 제16항에 있어서,
    상기 제1 배선층은 제1 도전성 패드를 가지고, 상기 제2 배선층은 상기 중간 접속층이 상기 중간 접속층의 일단에서 전기적으로 연결되는 도전성 패드로부터 분리되는 제4 도전성 패드를 가지고,
    상기 제2 배선층은 상기 제1 및 제2 배선층 사이에 계면이 존재하도록 상기 제1 배선층과 마주하여 배치되고,
    제2 일체형 금속 본체가 상기 제1 및 제2 배선층 사이의 계면을 가로지르도록 연장되고, 상기 제1 및 제4 도전성 패드가 상기 제2 일체형 금속 본체와 전기적으로 연결되고, 상기 제2 일체형 금속 본체는 상기 제1 및 제4 도전성 패드 사이에 금속 접합을 이루는 반도체 장치.
  18. 삭제
  19. 제16항에 있어서,
    상기 일체형 금속 본체는 상기 중간 접속층의 상면과 상기 제3 배선층의 도전성 패드의 하면 사이에 개재되어 접촉하는 반도체 장치.
  20. 제16항의 반도체 장치를 포함하는 이미지 센서로,
    상기 집적 회로는 상기 이미지 센서의 전자 메모리를 구성하는 메모리 회로, 로직 회로, 및 화소 어레이를 포함하는 이미지 센서.
KR1020150179709A 2015-12-16 2015-12-16 반도체 장치 및 그 제조 방법 KR102464716B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150179709A KR102464716B1 (ko) 2015-12-16 2015-12-16 반도체 장치 및 그 제조 방법
US15/352,986 US9865638B2 (en) 2015-12-16 2016-11-16 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150179709A KR102464716B1 (ko) 2015-12-16 2015-12-16 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20170071713A KR20170071713A (ko) 2017-06-26
KR102464716B1 true KR102464716B1 (ko) 2022-11-07

Family

ID=59066381

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150179709A KR102464716B1 (ko) 2015-12-16 2015-12-16 반도체 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US9865638B2 (ko)
KR (1) KR102464716B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110574164B (zh) * 2017-04-04 2023-10-24 索尼半导体解决方案公司 固态摄像装置和电子设备
KR102430496B1 (ko) 2017-09-29 2022-08-08 삼성전자주식회사 이미지 센싱 장치 및 그 제조 방법
US10790262B2 (en) * 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI429066B (zh) 2005-06-02 2014-03-01 Sony Corp Semiconductor image sensor module and manufacturing method thereof
US7307348B2 (en) * 2005-12-07 2007-12-11 Micron Technology, Inc. Semiconductor components having through wire interconnects (TWI)
KR100801447B1 (ko) 2006-06-19 2008-02-11 (주)실리콘화일 배면 광 포토다이오드를 이용한 이미지센서 및 그 제조방법
KR101049083B1 (ko) 2009-04-10 2011-07-15 (주)실리콘화일 3차원 구조를 갖는 이미지 센서의 단위 화소 및 그 제조방법
JP5482025B2 (ja) 2009-08-28 2014-04-23 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
US10090349B2 (en) * 2012-08-09 2018-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor chips with stacked scheme and methods for forming the same
US9607971B2 (en) 2012-06-04 2017-03-28 Sony Corporation Semiconductor device and sensing system
US8878325B2 (en) 2012-07-31 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Elevated photodiode with a stacked scheme
JP5682638B2 (ja) 2013-01-15 2015-03-11 株式会社ニコン 撮像素子
US8921901B1 (en) 2013-06-10 2014-12-30 United Microelectronics Corp. Stacked CMOS image sensor and signal processor wafer structure

Also Published As

Publication number Publication date
US20170179181A1 (en) 2017-06-22
KR20170071713A (ko) 2017-06-26
US9865638B2 (en) 2018-01-09

Similar Documents

Publication Publication Date Title
US11875989B2 (en) Semiconductor device, solid-state imaging device and electronic apparatus
JP6779825B2 (ja) 半導体装置および機器
CN102971851B (zh) 固态图像拾取设备
US9559135B2 (en) Conduction layer for stacked CIS charging prevention
US10192744B2 (en) Semiconductor device, related manufacturing method, and related electronic device
US9793316B1 (en) Imager module with interposer chip
CN205564751U (zh) 图像传感器和图像系统
US20150076649A1 (en) Stack type image sensors and methods of manufacturing the same
CN103280449B (zh) 一种背照图像传感器的制造方法
KR102464716B1 (ko) 반도체 장치 및 그 제조 방법
CN103329264A (zh) 带有复数个具有分段式贯通硅通路的堆叠有源芯片的微电子组件
US8906781B2 (en) Method for electrically connecting wafers using butting contact structure and semiconductor device fabricated through the same
JP2014072297A (ja) 半導体装置およびその製造方法
US10049999B2 (en) Electronic device
CN103985725A (zh) 半导体结构及其制备方法
US8829657B2 (en) Semiconductor substrate, semiconductor chip having the same, and stacked semiconductor package
US20190013347A1 (en) Semiconductor device and method of manufacturing semiconductor device
EP3485514B1 (en) Detector module, detector, imaging apparatus and method of manufacturing a detector module
US11694987B2 (en) Active package substrate having anisotropic conductive layer
US20120241209A1 (en) Wafer-level electromagnetic interference shielding structure and manufacturing method thereof
US8956909B2 (en) Method of fabricating an electronic device comprising photodiode
US20170084523A1 (en) On-package connector
CA2995607A1 (en) Semiconductor package with embedded die and manufacturing method thereof
US20120012962A1 (en) Electronic device and method of fabricating the same
WO2023019547A1 (zh) 光电传感器及其形成方法、以及电子设备

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant