KR100574957B1 - 수직으로 적층된 다기판 집적 회로 장치 및 그 제조방법 - Google Patents

수직으로 적층된 다기판 집적 회로 장치 및 그 제조방법 Download PDF

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Abstract

다수의 집적 회로 장치가 수직으로 적층된 다기판 집적 회로 장치 및 그 제조방법이 개시된다. 본 발명의 일 실시예에 따른 다기판 집적 회로 장치의 제조방법은 제1 집적 회로 기판, 이 제1 집적 회로 기판에 형성된 제1 집적 회로 및 제1 집적 회로의 상부에 형성된 제1 패시베이션 절연막를 포함하는 제1 집적 회로 장치를 형성한 다음, SOI 기판 제조방법을 포함한 웨이퍼 본딩 기술을 사용하여, 제1 패시베이션 절연막 상에 제2 집적 회로 기판을 형성한다. 그리고, 제2 집적 회로 기판에 제2 집적 회로를 형성함과 동시에 제1 집적 회로와 제2 집적 회로를 전기적으로 연결하며, 제2 집적 회로 기판 및 제1 패시베이션막을 수직으로 관통하는 하나 이상의 장치 연결용 배선을 형성하고, 제2 집적 회로의 상부에 제2 패시베이션 절연막을 형성한다.
집적 회로, SOI, 웨이퍼 본딩

Description

수직으로 적층된 다기판 집적 회로 장치 및 그 제조방법{Vertically stacked integrated circuits device comprising multi-substrates and method of manufacturing the same}
도 1 내지 도 5는 본 발명의 일 실시예에 따른 다기판 집적 회로 장치의 제조방법을 설명하기 위한 개략적인 구성도이다.
도 6은 본 발명의 다른 실시예에 따른 다기판 집적 회로 장치를 포함하는 디스플레이용 수단을 포함하는 전자 기기의 구성을 개략적으로 보여주는 도면이다.
( 도면의 주요 부분에 대한 부호의 설명 )
12, 22a, 32a : 집적 회로 기판
14, 24, 34 : 집적 회로
16, 26, 36 : 패시베이션용 절연막
28a, 28b, 38a, 38b : 장치 연결용 배선
본 발명은 집적 회로 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 다수의 기판이 수직 방향으로 집적된 다기판 집적 회로 장치 및 그 제조방법에 관한 것이다.
디자인 룰의 감소로 트랜지스터를 비롯한 집적 회로 장치를 구성하는 구성 요소의 크기는 작아지고 있다. 구성 요소의 크기가 작아지면서, 제조 공정이 어려워지고 복잡해졌다. 아울러 벌크 실리콘 기판에 제조된 모스(MOS) 트랜지스터는, 단채널 효과(Short Channel Effect)로 인하여 집적 회로 장치의 성능을 떨어뜨리는 문제를 유발시켰다. 이로 인하여 벌크 실리콘 기판에 집적도를 증가시키는데 일정한 한계를 보이고 있다. 단채널 효과로 인한 문제점은 벌크 실리콘 기판 대신에 SOI 기판을 사용하여 일정 정도 해결이 가능하지만, SOI 기판은 열 발산(heat dissipation) 등의 문제가 해결 과제로 남아 있다.
한편, 집적 회로 장치는 점진적으로 고성능화 및 저전력화 되고 있으며, 다양한 기능을 갖출 것이 요구되고 있다. 시스템 온 칩(System on Chip, SoC) 장치는 고성능 다기능 집적 회로 장치의 대표적인 예이다. SoC 장치에는 메모리 회로, 로직 회로, 디지털 회로 및 아날로그 회로 등 다양한 특성을 가진 집적 회로가 동일 평면 상의 하나의 칩에 구현된다. 그 결과, 집적 회로 장치의 크기는 증가하는 반면, 고성능, 저전력 또는 고전압 등과 같은 각각의 집적 회로에 고유한 특성을 최대한 발휘할 수 있는 SoC 장치를 제조하는 데에는 한계가 있으며, 또한 집적이 불가능한 경우도 있다. 그리고, 집적 회로 장치의 평면 크기가 증가하면, 웨이퍼의 이용 효율이 떨어지기 때문에 경제적으로 비효율적이라는 단점이 있다.
고집적, 고성능 및/또는 다양한 성능을 발휘하는 집적 회로 장치를 제조하는 하나의 방법은 스택 패키지 기술을 이용하는 것이다. 스택 패키지 기술의 일 예들은 미국 특허 제6,627,984호, 제6,627,480호 및 제6,621,169호 등에 개시되어 있다. 이러한 스택 패키지 기술은 동일한 종류의 집적 회로 장치 또는 서로 다른 종류의 집적 회로 장치를 포함하는 집적 회로 칩을 적층함으로서, 집적도를 증가시키거나 다양한 기능을 발휘하는 집적 회로 장치를 제조하는데 이용된다. 스택 패키지된 집적 회로 장치를 구성하는 각 집적 회로 장치는 각각의 본딩 패드나 접속 패드 등을 서로 연결함으로써 전기적 또는 기능적으로 서로 연결된다.
그리고, 국제 출원 PCT/US2000/21031호에는 이중 웨이퍼의 부착 방법에 대하여 개시하고 있다. 상기 국제출원에 의하면, 고온 열센서 소자와 저온 CMOS 소자가 형성되어 있는 웨이퍼를 정렬시키기 위하여 정밀 얼라이먼트를 사용한다. 그리고, 고온 열센서 소자와 저온 CMOS 소자의 접착면에는 폴리이미드를 도포한 다음, 압력과 열을 가하여 2개의 웨이퍼를 부착시킨다. 그리고, 가드너(Gardner) 등에 의한 미국 특허 제6,080,640호에는 집적 회로 형성이 완료된 2개의 실리콘 기판을 부착시켜 제조한 고집적 집적 회로 장치 및 그 제조방법에 대하여 개시되어 있다. 상기 미국 특허에 의하면, 부착되는 각 실리콘 기판의 접합면에는 금속 배선이 노출되어 있고, 각 금속 배선이 서로 연결되도록 2개의 실리콘 기판을 부착시킨다. 그런데, 상기한 국제 출원 및 미국 특허에는 회로 형성 공정이 완료된 2개의 집적 회로 장치가 서로 마주보도록 부착되어 있기 때문에, 3개 이상의 집적 회로 장치를 동시에 부착시키거나 집적할 수가 없다. 또한, 부착 또는 집적 시에는 2개의 집적 회로 소자를 정확하고 정밀하게 정렬시켜야 하기 때문에 제조 공정이 상당히 복잡하다.
본 발명이 이루고자 하는 기술적 과제는 평면 넓이를 증가시키지 않으면서 동종 또는 이종의 집적 회로 장치의 집적도를 증가시킬 수 있는 수직으로 적층된 다기판 집적 회로 장치 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 다양한 종류의 집적 회로 소자, 특히 벌크 기판에 제조된 집적 회로 소자, SOI 기판 상에 제조된 집적 회로 소자, 화합물 집적 회로(MMIC) 및/또는 멤스(MEMS)를 포함하는 수직으로 적층된 다기판 집적 회로 장치 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 제조 공정에서 수직으로 적층된 각 집적 회로 장치를 연결하기 위한 배선 형성 공정을 별도로 추가할 필요가 없는 수직으로 적층된 다기판 집적 회로 장치 및 그 제조방법을 제공하는데 있다.
상기한 기술적 과제들을 달성하기 위하여 본 발명에서는 SOI 집적 회로 기판의 제조방법을 포함하는 웨이퍼 본딩(wafer bonding) 기술을 응용한다. SOI 집적 회로 기판의 제조방법에 사용할 수 있는 웨이퍼 본딩 기술은 S. Wolf가 저술한 "Silicon Processing for the VLSI Era", Volume 4인 "SILICON-ON-INSULATOR TECHNOLOGY"의 제7장에 상세히 기술되어 있다. 그러나, 본 발명은 기술적으로 SOI 기판 제조기술을 포함하는 웨이퍼 본딩 기술의 응용일 뿐이며, 본딩되어 전달되는 기판은 실리콘(Si) 기판, 실리콘게르마늄(SiGe) 기판, 화합물 반도체 기판이거나 또는 이들이 적층된 형태일 수 있다. 그러므로, 기판의 종류에는 아무런 제한이 없으며, 기판의 두께에도 특별한 제한이 없다. 그리하여 본 발명은 단일 SOI 기판에 형성된 집적 회로 장치와는 다르다. 본 발명은 SOI 집적 회로 기판 제조방법을 이용하여 동종 또는 이종의 집적 회로 장치 예를 들면, MOSFET, BJT, HBT, RTD, MESFET, JFET, HEMT, Power Devices 등의 다수의 집적 회로 장치가 수직으로 적층되어 있는 다기판 집적 회로 장치 및 그것의 제조방법에 대한 것이다. 본 발명에 의하면, 집적 회로 형성 공정이 완료된 집적 회로 장치의 패시베이션 절연막 상에 상기한 SOI 집적 회로 기판 제조방법을 사용하여 추가적으로 집적 회로 기판을 본딩시켜 형성한 다음, 상기 집적 회로 기판에 대하여 동일한 또는 다른 종류의 집적 회로 형성 공정을 수행한다. 그리고, 상기한 바와 같은 SOI 집적 회로 기판 제조방법 및 그 결과 형성된 집적 회로 기판에 수행되는 집적 회로 형성 공정은 필요한 만큼 반복해서 수행하여, 동종 및/또는 이종의 집적 회로 장치가 여러 개가 수직으로 적층된 다기판 집적 회로 장치를 제조할 수도 있다.
상기한 기술적 과제들을 달성하기 위한 본 발명의 일 실시예에 따른 다기판 집적 회로 장치는 제1 집적 회로 기판, 상기 제1 집적 회로 기판에 형성된 제1 집적 회로 및 상기 제1 집적 회로의 상부에 형성된 제1 패시베이션 절연막를 포함하는 제1 집적 회로 장치와 상기 제1 패시베이션 절연막 상에 형성된 제2 집적 회로 기판, 상기 제2 집적 회로 기판에 형성된 제2 집적 회로 및 상기 제2 집적 회로의 상부에 형성된 제2 패시베이션 절연막을 포함하는 제2 집적 회로 장치 및 상기 제1 집적 회로와 상기 제2 집적 회로를 전기적으로 연결하며, 상기 제2 집적 회로 기판 및 상기 제1 패시베이션막을 수직으로 관통하는 하나 이상의 장치 연결용 배선을 포함한다.
상기한 실시예의 일 측면에 의하면, 상기 제2 집적 회로 기판은 SOI 집적 회로 기판일 수 있다. 그리고, 상기 제2 집적 회로는 완전 공핍형 얇은 SOI 모스 전계 효과 트랜지스터(Fully-Depleted Thin SOI MOSFETs)를 포함할 수 있다. 또한, 상기 제1 집적 회로 기판은 벌크 집적 회로 기판이거나 SOI 집적 회로 기판일 수 있다.
상기한 실시예의 다른 측면에 의하면, 상기 다기판 집적 회로 장치는 상기 제2 패시베이션 절연막 상에 형성된 제3 집적 회로 기판, 상기 제3 집적 회로 기판에 형성된 제3 집적 회로 및 상기 제3 집적 회로의 상부에 형성된 제3 패시베이션 절연막을 포함하는 제3 집적 회로 장치를 더 포함하고, 상기 장치 연결용 배선은 상기 제2 집적 회로와 상기 제3 집적 회로를 전기적으로 연결하며, 상기 제3 집적 회로 기판 및 상기 제2 패시베이션막을 수직으로 관통하는 배선을 더 포함할 수 있다. 그리고, 상기 다기판 집적 회로 장치는 SoC 장치일 수 있다. 예를 들어, 상기 제1 집적 회로 기판, 상기 제2 집적 회로 기판 및 상기 제3 집적 회로 기판은 각각 실리콘 기판, 실리콘 게르마늄 기판 또는 화합물 반도체 기판일 수 있다.
그리고, 상기 SoC장치의 상기 제1 집적 회로 장치, 상기 제2 집적 회로 장치 및 상기 제3 집적 회로 장치는 각각 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 바이폴라 정션 트랜지스터(BJT), 이종 접합 트랜지스터(HBT), 저항 온도 디텍터(RTD), 금속 쇼트키 전계 효과 트랜지스터(MESFET), 접합 전계 효과 트랜지스터(JFET), 고 전자 이동도 트랜지스터(HEMT) 및/또는 동력 장치(Power Devices)를 포함할 수 있다. 또한, 상기 SoC장치의 제1 집적 회로 장치, 상기 제2 집적 회로 장치 및 상기 제3 집적 회로 장치는 각각 저항, 커패시터 및/또는 인덕터를 더 포함할 수 있다.
그리고, 상기 SoC장치의 기 제1 집적 회로 장치, 상기 제2 집적 회로 장치 및 상기 제3 집적 회로 장치는 각각 실리콘 집적회로, 단일 고주파 집적 회로(MMIC), 멤스(MEMS), 구동 집적 회로(Driver IC), 디지털 신호 처리(DSP)용 집적 회로, 라디오 주파수 집적 회로(RF IC) 또는 바이씨모스(BiCMOS)를 포함할 수 있다.
상기한 실시예의 또 다른 측면에 의하면, 상기 제1 집적 회로 기판은 벌크 실리콘 기판, 화합물 반도체 기판, 실리콘/실리콘게르마늄이 적층된 기판 또는 그것의 하부에 절연막이 형성되어 있는 기판일 수 있다.
상기한 기술적 과제들을 달성하기 위한 본 발명의 일 실시예에 따른 다기판 집적 회로 장치의 제조방법은 먼저, 제1 집적 회로 기판, 상기 제1 집적 회로 기판에 형성된 제1 집적 회로 및 상기 제1 집적 회로의 상부에 형성된 제1 패시베이션 절연막를 포함하는 제1 집적 회로 장치를 준비한다. 상기 단계는 이 분야의 통상적인 집적 회로 장치 제조공정을 사용하여 진행한다. 계속해서, SOI 집적 회로 기판 제조방법 특히 웨이퍼 본딩을 이용한 SOI 집적 회로 기판의 제조방법을 사용하는데, 예를 들어 스마트-컷 공정(Smart-Cut Process), 나노클리브 공정(Nanocleave Process) 또는 엘트란 공정(Eltran Process)을 사용할수 있다. 이를 보다 구체적으로 살펴보면, 먼저 소정의 깊이에 형성된 절단용 중간층(inter layer for cutting)을 포함하는 도너 기판(donor substrate)을 준비해서, 적절한 세정 및 어닐링 공정을 사용하여 상기 제1 패시베이션 절연막 상에 부착시킨 다음, 상기 중간층을 통하여 상기 단결정 도너 기판을 분리시켜서 상기 제1 패시베이션 절연막 상에 제2 집적 회로 기판을 형성한다. 계속해서, 상기 제2 집적 회로 기판에 제2 집적 회로를 형성하면서, 상기 제1 집적 회로와 상기 제2 집적 회로를 전기적으로 연결하며, 상기 제2 집적 회로 기판 및 상기 제1 패시베이션막을 수직으로 관통하는 하나 이상의 장치 연결용 배선을 형성한다. 그리고, 상기 제2 집적 회로의 상부에 제2 패시베이션 절연막을 형성하면, 제2 집적 회로 장치가 만들어진다.
상기한 실시예의 다른 측면에 의하면, 상기 제2 집적 회로 장치를 제조하는 방법을 반복적을 수행함으로써, 상기 다기판 집적 회로 장치는, 상기 제2 패시베이션 절연막 상에 형성된 제3 집적 회로 기판, 상기 제3 집적 회로 기판에 형성된 제3 집적 회로 및 상기 제3 집적 회로의 상부에 형성된 제3 패시베이션 절연막을 포함하는 제3 집적 회로 장치를 더 포함하고, 상기 장치 연결용 배선은 상기 제2 집적 회로와 상기 제3 집적 회로를 전기적으로 연결하며, 상기 제3 집적 회로 기판 및 상기 제2 패시베이션막을 수직으로 관통하는 배선을 더 포함할 수 있다. 그리고, 전술한 바와 같이 제1, 제2 및 제3 집적 회로 기판을 구성하는 물질의 종류는 Si, SiGe 또는 화합물 반도체 등의 동일한 물질이거나 서로 다른 물질일 수 있다. 그리고, 제1, 제2 및 제3 집적 회로 기판의 두께도 특별한 제한이 없다. 뿐만 아니라 적층되는 집적 회로 기판의 숫자에도 제한이 없다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 따라서, 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것은 아니라 서로 다른 다양한 형태로 구현될 수 있다. 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 본 발명 사상은 특허청구범위에 기재된 각 청구항의 발명에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일한 참조 부호는 동일 구성 요소를 지칭한다.
도 1 내지 도 5에는 본 발명의 바람직한 실시예에 따른 수직으로 적층된 다기판 집적 회로 장치의 제조방법 및 그 결과물을 도식적으로 보여주는 개략적인 단면도가 도시되어 있다. 본 실시예는 통상의 실리콘 벌크 MOSFET을 포함하는 집적 회로 장치와 SOI MOSFET을 포함하는 집적 회로 장치에 대하여 설명하였지만, 다른 종류의 집적 회로 장치에 대하여 적용이 가능하다.
먼저 도 1을 참조하면, 제1 집적 회로 장치(10)를 준비한다. 제1 집적 회로 장치(10)는 제1 집적 회로 기판(12), 제1 집적 회로(14) 그리고 제1 패시베이션 절연막(16)을 포함한다. 제1 집적 회로 기판(12)은 예를 들어 벌크 실리콘 기판이거나 SOI 기판 또는 다른 물질로 만들어진 기판일 수 있다. 바람직하게는, 제1 집적 회로 기판(12)은 벌크 실리콘 기판이다. 그리고, 제1 집적 회로(14)는 상기 제1 집적 회로 기판(12)의 내부 또는 그 상부에 형성되어 있는 집적 회로의 구성 요소로서, 예컨대 모스 전계 효과 트랜지스터 같은 능동 소자와 저항, 커패시터 및/또는 인덕터와 같은 수동소자, 그리고 워드 라인 및 비트 라인과 같은 각종 배선 라인 등을 포함한다. 도 1에 도시된 제1 집적 회로(14)의 패턴 모양은 예시적으로 도시된 것으로서, 본 실시예에서 제1 집적 회로의 패턴 모양은 아무런 제한이 없으며, 제1 집적 회로(14)는 적층되어 있는 각종 소자 및 다층 배선 등을 포함할 수 있다. 제1 집적 회로(14)를 보호하기 위하여 제1 패시베이션 절연막(16)을 형성하는데, 예컨대, 제1 패시베이션 절연막(16)은 실리콘산화물로 형성할 수 있다.
계속해서, 상기 제1 패시베이션 절연막(16) 상에 제2 집적 회로 기판(22a)을 형성하는 공정을 실시한다. 제2 집적 회로 기판(22a)을 형성하기 위하여 SOI 기판 제조방법 특히 웨이퍼 본딩 방법을 사용한다. 웨이퍼 본딩 방법으로는 예컨대, 스마트-컷 방법, 나노클리브 방법 또는 엘트란 방법 등이 있다. 스마트-컷 방법은 수소 이온주입에 의하여 유도된 층을 분리하는 방법(hydrogen-implantation-induced layer splitting)으로서, 상기 유도된 층이 절단용 중간층이 된다. 나노클리브 방법은 SiGe/Si 에피택시층을 성장시키고, 저온에서 웨이퍼 본딩을 실시하며, 그리고 상온에서 절단 공정을 실시하면, 100nm 이하의 두께을 갖는 단결정 실리콘 집적 회로 기판을 형성할 수 있다. 그리고, 엘트란 웨이퍼 방법은 다공성 실리콘층 상에 에피택시층을 성장시킴으로써 BESOI법(Bond and Etch-back SOI method)을 수행한다는 점에서 특징이 있으며, 이와 같이 성장된 에피택시층을 웨이퍼 본딩을 통하여 전달하게 된다. 도 2 내지 도 4에는 상기한 웨이퍼 본딩 방법을 사용하여 제2 집적 회로 기판(22a)을 형성하는 방법이 개략적으로 도시되어 있다.
도 2를 참조하면, 실리콘 기판을 도너 기판(22a, 22b, 23)으로 준비한다. 도너 기판(22a, 22b, 23)은 제1 패시베이션 절연막(16) 상에 부착될 제2 집적 회로 기판(22a)을 제공하는 장치로서, 상기 도너 기판의 중간에는 절단용 중간층(23)이 형성되어 있다. 절단용 중간층(23)을 형성하는 방법을 비롯한 도너 기판(22a, 22b, 23)을 제조하는 방법은 전술한 웨이퍼 본딩 방법에 따라서 다르다.
도 3을 참조하면, 상기 제1 집적 회로 장치(10)의 제1 패시베이션막(16) 상에 상기 도너 기판(22a, 22b, 23)을 부착한다. 따라서, 상기 제1 집적 회로 장치(10)는 전술한 웨이퍼 본딩 방법에 의하면 핸들 웨이퍼(handle wafer)에 해당된다. 도너 기판(22a, 22b, 23)은 아무런 회로가 형성되어 있지 않기 때문에, 상기 부착 공정에서 정밀한 얼라인먼트를 사용할 필요는 없다. 도너 기판(22a, 22b, 23)을 부착하기 위하여 필요한 세정 및 열처리(annealing) 공정을 수행한다. 본 실시예에서는, 제1 집적 회로 장치(10)에 소정의 집적 회로가 형성되어 있기 때문에, 상당한 고온에서 열처리를 하는 공정은 바람직하지 않다.
도 4를 참조하면, 도너 기판(22a, 22b, 23)을 분리하여 제2 집적 회로 기판(22a)을 전달하는 단계를 수행한다. 도너 기판(22a, 22b, 23)은 절단용 중간층(23)에서 분리한다. 그 결과, 잔류 도너 기판(22b)을 제거하면 제2 집적 회로 기판(22a)의 표면이 노출된다. 그리고, 제2 집적 회로 기판(22a)의 노출면에 대하여 화학적 기계적 연마(CMP), 세정 및/또는 열처리하면 얻고자 하는 단결정 구조의 제2 집적 회로 기판(22a)이 만들어진다.
계속해서, 도 5를 참조하면, 통상적인 집적 회로 제조공정을 사용하여 제2 집적 회로 기판(22a)에 제2 집적 회로(24)를 형성하는 공정을 실시한다. 제2 집적 회로(24)는 제1 집적 회로(14)와 동일한 회로일 수도 있고, 제1 집적 회로(14)와 다른 회로일 수도 있다. 즉, 제1 집적 회로(14)를 포함하는 제1 집적 회로 장치(10)와 제2 집적 회로(24)를 포함하는 제2 집적 회로 장치(20)는 동일한 장치일 수도 있고, 서로 다른 종류의 장치일 수도 있다.
그리고, 상기한 제2 집적 회로(24) 형성 공정 중에는 제1 집적 회로(14)와 제2 집적 회로(24)를 전기적으로 연결하기 위한 장치 연결용 배선(28a)을 형성하는 공정도 동시에 실시할 수 있다. 장치 연결용 배선(28a)은 장치간의 전기적 연결을 위하여 최소한 제2 집적 회로 기판(22a) 및 제1 패시베이션 절연막(16)은 관통하도록 형성한다. 장치 연결용 배선(28a)은 하나 이상 형성할 수 있다. 이러한 장치 연결용 배선(28a)은 단순한 신호 전달용 배선이거나 및/또는 제1 집적 회로 장치(10) 및 제2 집적 회로 장치(20)에 공통으로 소정 전위의 바이어스를 가하기 위한 배선일 수도 있다. 계속해서, 제2 집적 회로(24) 및 장치 연결용 배선(28a) 형성 공정이 완료되면, 그 위에 제2 패시베이션 절연막(26)을 형성한다. 그러나, 장치 연결용 배선(28a)은 제2 패시베이션 절연막(26)도 관통할 수도 있으며, 이 경우 제2 패시베이션 절연막(26)을 형성한 다음에 장치 연결용 배선(28a)을 형성할 수도 있다.
상기한 공정의 결과, 2개의 집적 회로 기판(12, 22a)이 수직으로 적층된 다기판 집적 회로 장치가 만들어진다. 본 발명의 실시예에 따른 다기판 집적 회로 장치는 도 5에 도시된 바와 같이 2개의 집적 회로 장치가 적층된 구조일 수도 있고, 그 이상의 집적 회로 장치가 적층된 구조일 수도 있다. 예컨대, 상기한 도 2 내지 도 5에 도시된 공정을 반복적으로 수행함으로써, 3개 또는 4개의 집적 회로 장치가 수직으로 추가적으로 적층된 다기판 집적 회로 장치를 제조할 수도 있다.
도 6에는 본 발명의 일 실시예에 따라 제조된 다기판 집적 회로 장치(10, 20,30)를 포함하는 디스플레이용 전자 기기의 구성을 보여주는 개략적인 도면이 도시되어 있다. 상기 도면은 본 발명에 따른 다기판 집적 회로 장치의 응용예를 보여주기 위한 것이다. 도 6을 참조하면, 다기판 집적 회로 장치(10, 20, 30)는 3개의 집적 회로 장치가 수직으로 적층되어 있는 SoC이며, 상기 SoC의 상부에는 배선 유닛(40)과 이미지 센서 등을 포함하는 디스플레이 유닛(50)이 구비되어 하나의 디스플레이용 전자 기기를 구성한다. 즉, 다기판 집적 회로 장치(10, 20, 30)는 디스플레이용 전자기기에 필요한 다수의 집적 회로가 수직으로 집적되어 있는 장치이다. 예를 들어, 제1 집적 회로 장치(10)은 중앙처리장치(CPU), 마이크로 프로세서(micro processor) 또는 집적 회로 메모리 장치를 포함할 수 있으며, 상기 제2 집적 회로 장치(20)는 중앙처리장치, 마이크로 프로세서, 집적 회로 메모리 장치, 디지털 시그널 프로세서(DSP) 또는 고주파 집적 회로 장치를 포함할 수 있다. 그리고, 상기 제3 집적 회로 장치(30)는 구동 IC(Driver IC), 디지털 시그널 프로세서 또는 고주파 집적 회로 장치를 포함할 수 있다. 또한, 디스플레이 유닛(50)은 유기EL(Organic Electro Luminescence Display, OELD), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 또는 필드 이미션 디스플레이(Field Emission display, FED)일 수 있다.
본 발명에 의하면CMP 공정이나 SOI 웨이퍼 제조 기술을 활용함으로써, 동종 및/또는 이종의 집적 회로 장치가 집적된 다층 구조의 고집적 집적 회로 장치의 구현이 가능하다. 특히, 스택 패키지된 집적 회로 장치에 비하여 두께가 훨씬 얇은 집적 회로 장치를 제조할 수 있으며, 단일 기능의 집적 회로 장치만이 아니라 SoC와 같은 시스템 기능을 하는 집적 회로 장치를 제조할 수도 있다.
그리고, 본 발명의 가장 구현이 용이한 일 예로서, 벌크 집적 회로 장치 및 SOI 집적 회로 장치를 모두 포함하는 다기판 집적 회로 장치를 제조할 수 있으므로, 각 집적 회로 장치의 장점을 최대한 활용할 수 있다. 아울러, SOI 집적 회로 장치의 경우에는 플로팅 바디(floating body) 또는 바디-타이드(body-tied) 구조로 모두 사용할 수 있기 때문에 다양한 응용이 가능하다.
또한, 본 발명에 의하면, 집적 회로를 제조하는 단계에서 장치 연결용 배선을 형성하기 때문에, 집적 회로 장치의 구조를 축소시킬 수 있고, 패키지 후에 각 장치를 연결하기 위한 배선 형성 공정을 별도로 실시할 필요가 없어서, 제조 공정 또한 단순하다.

Claims (19)

  1. 제1 집적 회로 기판, 상기 제1 집적 회로 기판에 형성된 제1 집적 회로 및 상기 제1 집적 회로의 상부에 형성된 제1 패시베이션 절연막를 포함하는 제1 집적 회로 장치;
    상기 제1 패시베이션 절연막 상에 상기 제1 패시베이션 절연막과 화학 결합된 제2 집적 회로 기판, 상기 제2 집적 회로 기판에 형성된 제2 집적 회로 및 상기 제2 집적 회로의 상부에 형성된 제2 패시베이션 절연막을 포함하는 제2 집적 회로 장치; 및
    상기 제1 집적 회로와 상기 제2 집적 회로를 전기적으로 연결하며, 상기 제2 집적 회로 기판 및 상기 제1 패시베이션막을 수직으로 관통하는 하나 이상의 장치 연결용 배선을 포함하는 수직으로 적층된 다기판 집적 회로 장치.
  2. 제1항에 있어서,
    상기 제2 집적 회로 기판은 SOI 집적 회로 기판인 것을 특징으로 하는 수직으로 적층된 다기판 집적 회로 장치.
  3. 제2항에 있어서,
    상기 제2 집적 회로는 완전 공핍형 얇은 SOI 모스 전계 효과 트랜지스터(Fully-Depleted Thin SOI MOSFETs)를 포함하는 것을 특징으로 하는 수직으로 적층된 다기판 집적 회로 장치.
  4. 제1항에 있어서,
    상기 제1 집적 회로 기판은 벌크 실리콘 기판, 화합물 반도체 기판, 실리콘/실리콘게르마늄이 적층된 기판 또는 그것의 하부에 절연막이 형성되어 있는 기판인 것을 특징으로 하는 수직으로 적층된 다기판 집적 회로 장치.
  5. 제1항에 있어서, 상기 다기판 집적 회로 장치는,
    상기 제2 패시베이션 절연막 상에 형성된 제3 집적 회로 기판, 상기 제3 집적 회로 기판에 형성된 제3 집적 회로 및 상기 제3 집적 회로의 상부에 형성된 제3 패시베이션 절연막을 포함하는 제3 집적 회로 장치를 더 포함하고,
    상기 장치 연결용 배선은 상기 제2 집적 회로와 상기 제3 집적 회로를 전기적으로 연결하며, 상기 제3 집적 회로 기판 및 상기 제2 패시베이션막을 수직으로 관통하는 배선을 더 포함하는 것을 특징으로 하는 수직으로 적층된 다기판 집적 회로 장치.
  6. 제5항에 있어서,
    상기 다기판 집적 회로 장치는 SoC인 것을 특징으로 하는 수직으로 적층된 다기판 집적 회로 장치.
  7. 제6항에 있어서,
    상기 제1 집적 회로 기판, 상기 제2 집적 회로 기판 및 상기 제3 집적 회로 기판은 각각 실리콘 기판, 실리콘 게르마늄 기판 또는 화합물 반도체 기판인 것을 특징으로 하는 수직으로 적층된 다기판 집적 회로 장치.
  8. 제6항에 있어서,
    상기 제1 집적 회로 장치, 상기 제2 집적 회로 장치 및 상기 제3 집적 회로 장치는 각각 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 바이폴라 정션 트랜지스터(BJT), 이종 접합 트랜지스터(HBT), 저항 온도 디텍터(RTD), 금속 쇼트키 전계 효과 트랜지스터(MESFET), 접합 전계 효과 트랜지스터(JFET), 고 전자 이동도 트랜지스터(HEMT), 및 동력 장치(Power Devices) 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 수직으로 적층된 다기판 집적 회로 장치.
  9. 제8항에 있어서,
    상기 제1 집적 회로 장치, 상기 제2 집적 회로 장치 및 상기 제3 집적 회로 장치는 각각 저항, 커패시터 및 인덕터 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 수직으로 적층된 다기판 집적 회로 장치.
  10. 제6항에 있어서,
    상기 제1 집적 회로 장치, 상기 제2 집적 회로 장치 및 상기 제3 집적 회로 장치는 각각 실리콘 집적회로, 단일 고주파 집적 회로(MMIC), 멤스(MEMS), 구동 집적 회로(Driver IC), 디지털 신호 처리(DSP)용 집적 회로, 라디오 주파수 집적 회로(RF IC) 및 바이씨모스(BiCMOS) 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 수직으로 적층된 다기판 집적 회로 장치.
  11. (a) 제1 집적 회로 기판, 상기 제1 집적 회로 기판에 형성된 제1 집적 회로 및 상기 제1 집적 회로의 상부에 형성된 제1 패시베이션 절연막를 포함하는 제1 집적 회로 장치를 준비하는 단계;
    (b) 상기 제1 패시베이션 절연막 상에 상기 제1 패시베이션 절연막과 화학결합된 제2 집적 회로 기판을 형성하는 단계;
    (c) 상기 제2 집적 회로 기판에 제2 집적 회로를 형성하면서, 상기 제1 집적 회로와 상기 제2 집적 회로를 전기적으로 연결하며, 상기 제2 집적 회로 기판 및 상기 제1 패시베이션막을 수직으로 관통하는 하나 이상의 장치 연결용 배선을 형성하는 단계; 및
    (d) 상기 제2 집적 회로의 상부에 제2 패시베이션 절연막을 형성하는 단계를 포함하는 수직으로 적층된 다기판 집적 회로 장치의 제조방법.
  12. 제11항에 있어서, 상기 제2 집적 회로 기판을 형성하는 단계는,
    (b1) 소정의 깊이에 형성된 절단용 중간층(inter layer for cutting)을 포함하는 도너 기판(donor substrate)을 준비하는 단계;
    (b2) 상기 도너 기판을 상기 제1 패시베이션 절연막 상에 부착시키는 단계;
    (b3) 상기 절단용 중간층을 통하여 상기 도너 기판을 분리시켜서 상기 제1 패시베이션 절연막 상에 상기 도너 기판의 일부인 제2 집적 회로 기판을 잔류시키는 단계를 포함하는 것을 특징으로 하는 수직으로 적층된 다기판 집적 회로 장치의 제조방법.
  13. 제11항에 있어서, 상기 제2 집적 회로 기판을 형성하는 단계는 스마트-컷 공정(Smart-Cut Process), 나노클리브 공정(Nanocleave Process) 또는 엘트란 공정(Eltran Process)을 사용하여 수행하는 것을 특징으로 하는 수직으로 적층된 다기판 집적 회로 장치의 제조방법.
  14. 제11항에 있어서,
    상기 (b)단계 내지 (d)단계를 반복하여 수행함으로써, 상기 다기판 집적 회로 장치는, 상기 제2 패시베이션 절연막 상에 형성된 제3 집적 회로 기판, 상기 제3 집적 회로 기판에 형성된 제3 집적 회로 및 상기 제3 집적 회로의 상부에 형성된 제3 패시베이션 절연막을 포함하는 제3 집적 회로 장치를 더 포함하고,
    상기 장치 연결용 배선은 상기 제2 집적 회로와 상기 제3 집적 회로를 전기적으로 연결하며, 상기 제3 집적 회로 기판 및 상기 제2 패시베이션막을 수직으로 관통하는 배선을 더 포함하는 것을 특징으로 하는 수직으로 적층된 다기판 집적 회로 장치의 제조방법.
  15. 제14항에 있어서,
    상기 다기판 집적 회로 장치는 SoC인 것을 특징으로 하는 수직으로 적층된 다기판 집적 회로 장치의 제조방법.
  16. 제15항에 있어서,
    상기 제1 집적 회로 기판, 상기 제2 집적 회로 기판 및 상기 제3 집적 회로 기판은 각각 실리콘, 실리콘 게르마늄 및 화합물 반도체 물질 중 어느 하나로 이루어진 단일 기판 또는 이들의 복합 기판인 것을 특징으로 하는 수직으로 적층된 다기판 집적 회로 장치의 제조방법.
  17. 제15항에 있어서,
    상기 제1 집적 회로 장치, 상기 제2 집적 회로 장치 및 상기 제3 집적 회로 장치는 각각 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 바이폴라 정션 트랜지스터(BJT), 이종 접합 트랜지스터(HBT), 저항 온도 디텍터(RTD), 금속 쇼트키 전계 효과 트랜지스터(MESFET), 접합 전계 효과 트랜지스터(JFET), 고 전자 이동도 트랜지스터(HEMT), 및 동력 장치(Power Devices) 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 수직으로 적층된 다기판 집적 회로 장치의 제조방법.
  18. 제17항에 있어서,
    상기 제1 집적 회로 장치, 상기 제2 집적 회로 장치 및 상기 제3 집적 회로 장치는 각각 저항, 커패시터 및 인덕터 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 수직으로 적층된 다기판 집적 회로 장치의 제조방법.
  19. 제15항에 있어서,
    상기 제1 집적 회로 장치, 상기 제2 집적 회로 장치 및 상기 제3 집적 회로 장치는 각각 실리콘 집적회로, 단일 고주파 집적 회로(MMIC), 멤스(MEMS), 구동 집적 회로(Driver IC), 디지털 신호 처리(DSP)용 집적 회로, 라디오 주파수 집적 회로(RF IC) 및 바이씨모스(BiCMOS) 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 수직으로 적층된 다기판 집적 회로 장치의 제조방법.
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