KR100319608B1

KR100319608B1 - 적층형 반도체 패키지 및 그 제조방법

Info

Publication number: KR100319608B1
Application number: KR1019990007745A
Authority: KR
Inventors: 김선동
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1999-03-09
Filing date: 1999-03-09
Publication date: 2002-01-05
Also published as: US20020042163A1; US6344683B1; KR20000059860A; US6627480B2

Abstract

본 발명은 적층형 반도체 패키지 및 그 제조방법에 관한 것으로, 상면(11)에 다수의 칩패드가 형성된 다수의 반도체칩(10)이 두 개씩 쌍을 이루어 배열된 웨이퍼에서, 반도체칩(10) 각각의 경계를 따라서 상기 웨이퍼를 소잉(sawing)하는 제1공정과; 상기 두 개의 반도체칩에 걸쳐서 본딩테이프(26)를 접착하는 제2공정과; 상기 본딩테이프(26)를 절곡하여 상기 두 개의 반도체칩(10)을 적층하는 제3공정과; 상기 본딩테이프(26) 상에 솔더볼(31)을 부착하는 제4공정을 순차적으로 실시하여 적층형 반도체 패키지를 제조한다.

Description

적층형 반도체 패키지 및 그 제조방법 {A STACKED SEMICONDUCTOR PACKAGE AND THE FABRICATING METHOD THEREOF}

본 발명은 반도체 소자의 패키지에 관한 것으로, 특히 일측면, 즉 접착제가 도포된 접착면에 도전성 배선이 형성된 본딩테이프를 이용하여 제조되는 적층형 반도체 패키지 및 그 제조방법에 관한 것이다.

종래 적층형 반도체 패키지의 일반적인 일례로서 도 1d에 도시한 적층형 티에스오(TSO : Thin Small Outline, 이하, TSO라 한다) 패키지는, 상기 도 1d에 나타난 바와 같이, 각각의 반도체칩이 몰딩수지로 봉지된 두 개의 TSO패키지가 외부리드의 솔더링으로 인해 적층된 것이다.

상기 적층형 TSO패키지의 제조공정을 그 단면도인 도 1a∼1d를 참조하여 상세히 설명하면 다음과 같다.

먼저, 도 1a는 상부TSO패키지(1)와 하부TSO패키지(2)의 단면도이며, 상기 도 1a에 도시된 바와 같이 반도체칩의 외부를 몰딩수지로 봉지한 상부TSO패키지(1)와 하부TSO패키지(2)를 각각 제조한다. 이 때, 상기 상부TSO패키지(1)와 하부TSO패키지(2)는 상기 도1a에 나타난 바와 같이 외부리드(3)의 모양으로 구별되며, 도면에서는 외부리드(3)가 양측에 한 개씩만 도시되어 있으나 실제로는 각각의 상부TSO패키지(1)와 하부TSO패키지(2)의 양측면을 따라 다수개의 외부리드(3)가 서로 대향되게 형성되어있다.

다음, 도 1b에 나타난 바와 같이, 상기 상부TSO패키지(1)를 하부TSO패키지(2)의 상부에 적층시킨 다음, 이것을 도 1c에 나타난 바와 같이 집게(4)로 잡고 상부TSO패키지(1)의 외부리드(3)와 하부TSO패키지(2)의 외부리드(3)가 연결되는 부분을 솔더용액(5)이 담긴 용기(6)에 담가 솔더용액(5)을 묻힌다. 이 때 복수개의 외부리드(3)들이 서로 간에 연결이 되지 않도록, 즉 각각의 외부리드(3)들이 독립적으로 솔더링되도록 한다. 상기 솔더용액(5)은 약 250℃정도로 가열되어 끓는 상태이며, 이 솔더용액(5)에 상기 외부리드(3)를 담그거나 또는 상기 솔더용액(5)의 표면근방에서 끓을 때 튀는 용액을 묻힘으로써 상,하부TSO패키지(1)(2)의 외부리드(3)를 솔더링하게 된다.

다음, 상기 상,하부TSO패키지(1)(2)의 외부리드(3)에 묻은 솔더용액을 리플로우(reflow)하여 도 1d와 같은 적층형 TSO패키지를 완성한다.

그러나, 상기한 바와 같은 방법으로 제조된 종래 적층형 TSO패키지에서는 솔더용액에 외부리드를 담그거나 또는 끓을 때 튀는 솔더용액을 묻히는 방식을 이용하기 때문에, 외부리드에 묻혀지는 솔더용액의 양을 조절하기가 어려운 문제점이 있었다.

또한, 외부리드가 조밀하게 형성될수록 그 미세한 각각의 외부리드들에 독립적으로 솔더용액을 묻히기가 어려워서 솔더용액에 의해 인접한 외부리드들이 서로 연결되어 버리는 문제점이 있었다.

본 발명은 상기와 같은 종래의 문제점들을 해결하기 위하여, 일측면에 도전성 배선이 형성된 본딩테이프를 이용하여 반도체칩을 칩상태에서 적층시키고 또한 반도체칩의 외부단자로서 솔더볼을 이용함으로써, 웨이퍼 상에서 공정이 진행되고 그 공정이 간단하며 외부단자들이 서로 연결됨으로 인한 쇼트를 방지함과 동시에 칩 크기에 가까운 적층형 패키지를 제공하는 데에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 적층형 반도체 패키지는 칩패드가 형성된 상면이 서로 평행하게 배치되는 제1 및 제2반도체칩과; 상기 제1반도체칩의 칩패드와 상기 제2반도체칩의 칩패드 부위에 접합되며 제1 반도체칩의 칩패드와 제2 반도체칩의 칩패드를 전기적으로 연결하는 도전성 배선을 가지는 본딩테이프와; 상기 본딩테이프의 도전성 배선에 부착된 솔더볼로 구성된다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 적층형 반도체 패키지의 제조방법은, 상면에 다수의 칩패드가 형성된 다수의 반도체칩이 두 개씩 쌍을 이루어 배열된 웨이퍼에서, 반도체칩 각각의 경계를 따라서 상기 웨이퍼를 소잉(sawing)하는 제1공정과; 상기 두 개의 반도체칩에 걸쳐서 본딩테이프를 접착하여 상기 두 개의 반도체칩의 칩패드가 본딩테이프의 도전성 배선에 의해 전기적으로 연결되도록 하는 제2공정과; 상기 본딩테이프가 접착된 상기 두 개의 반도체칩을 상기 칩패드가 형성된 상면이 서로 대향하여 평행하게 배치되도록 적층하는 제3공정과; 상기 본딩테이프의 도전성 배선에 솔더볼을 부착하는 제4공정;을 순차적으로 실시하는 것에 의하여 이루어진다.

도 1a∼1d는 종래 적층형 반도체 패키지인 적층형 티에스오 패키지의 제조과정을 순차적으로 보인 공정도

도 2a∼2d는 본 발명에 따른 적층형 반도체 패키지의 제조과정을 순차적으로 보인 공정도로서,

도 2a는 적층할 두 개의 반도체칩을 도시한 사시도,

도 2b∼2c는 웨이퍼의 평면도,

도 2d는 도 2c에서 적층할 두 개의 반도체칩을 상세하게 보인 확대평면도

도 3a는 본 발명의 일실시예에 따른 적층형 반도체 패키지를 도시한 사시도

도 3b는 본 발명의 다른실시예에 따른 적층형 반도체 패키지를 도시한 사시도

**도면의주요부분에대한부호설명**

10 : 반도체칩 20 : 웨이퍼

21 : 칩패드 25 : 도전성 배선

26 : 본딩테이프 28 : 금속판

29 : 비도전성 양면테이프 30 : 에폭시 몰드 컴파운드

31 : 솔더볼

이하, 본 발명에 따른 적층형 반도체 패키지의 제조공정을 도 2a∼2d를 참조하여 상세히 설명하면 다음과 같다.

도 2a는 적층할 두 개의 반도체칩(10)을 도시한 사시도로서, 도 2a에 도시한 바와 같이 한 쌍의 반도체칩(10) 상면(11)의 한쪽 가장자리에 다수의 칩패드(21)가 형성되어 있다. 본 발명에 따른 적층형 반도체 패키지의 구성에 대한 이해를 돕기 위하여, 상기 반도체칩(10)의 여섯 면을 다음과 같이 구분하고 이들을 이용하여 설명한다. 상기 반도체칩(10)의 여섯 면은 상기 칩패드(21)가 형성된 상면(11)과 형성되지 않은 하면(12), 상기 칩패드(21)가 형성된 방향과 평행한 측면 중에서 칩패드(21)와 가까운 측면(13)과 먼 측면(14), 그리고 상기 칩패드(21)가 형성된 방향과 수직인 두 측면(15)이다.

상기 한 쌍의 반도체칩(10)은 그 가장자리에 각각 형성된 칩패드(21)가 서로 인접되도록 웨이퍼(20) 상에 배열되며, 이와 같이 상면에 반도체칩(10)이 배열된 웨이퍼(20)의 평면도가 도 2b에 도시되어 있다. 상기 웨이퍼(20)를 접착력이 있는 마운팅 포일(mounting foil, 미도시) 상에 둔다.

먼저, 소잉 후 반도체칩(10) 간의 거리를 고려하여 다이아몬드 휠(wheel)의 두께를 선택한 후, 그 다이아몬드 휠을 이용하여 각각의 반도체칩(10)의 경계면을 따라 상기 마운팅 포일 상의 웨이퍼(20)를 소잉한다. 이 때 소잉 후 적층할 두 개의 반도체칩(10) 간의 거리(22)는 제조완료 후의 적층형 반도체 패키지에서 칩패드가 형성된 반도체칩의 상면 간의 거리 (본 발명에 따른 적층형 반도체 패키지의 구성을 도시한 사시도인 도 3a와 도 3b에서 각각 23과 24) 에 해당되며 이에 대한 상세한 설명은 후술하기로 한다. 또한, 마운팅 포일의 접착력으로 인해 각각의 반도체칩(10)이 이동되지 않고 상기 마운팅 포일에 부착되어 웨이퍼의 형상을 그대로 유지하고 있으며, 따라서 후속공정인 본딩테이프의 접착을 용이하게 한다.

다음, 웨이퍼(20)의 평면도인 도 2c에 도시한 바와 같이, 일측면에 도전성 배선(25)이 형성된 본딩테이프(26)를 상기 웨이퍼(20)의 상면에 쌍을 이루는 두 개의 반도체칩(10)에 걸치도록 접착함으로써 탭(TAB : Tape Automated Bonding) 본딩한다. 그리고 나서, 적층할 두 개의 반도체칩으로 즉, 도 2c에 나타난 절단선(27)을 따라 상기 본딩테이프(26)를 절단한 후, 상기 적층할 두 개의 반도체칩(10)을 마운팅 포일로부터 떼어낸다.

도 2d는 상기 마운팅 포일로부터 떼어낸 적층할 두 개의 반도체칩을 상세하게 보인 확대평면도로서, 상기 본딩테이프(26)의 접착면이 보이도록 도시하였다. 도 2d에 도시한 바와 같이, 상기 도전성 배선(25)은 상기 본딩테이프(26)의 일측면 즉, 접착제가 도포된 접착면에 칩패드(21)와의 전기적인 연결을 위하여 구리패턴으로 형성되어 있다. 또한, 상기 본딩테이프(26)의 도전성 배선(25) 소정부위에는 후속공정에서 솔더볼이 탑재될 위치(27)에 은도금이 형성되어 있다. 상기 솔더볼의 탑재 위치(27)는 하나의 도전성 배선(25)에 하나의 솔더볼이 대응되도록 하고, 마더보드에 장착할 때 균형을 맞추기 위하여 지그재그(zigzag)형으로 배열되어 있으며, 상기 은도금은 상기 본딩테이프의 일측면과 다른 측면 즉, 접착면과 그 반대면이 도통되도록 형성되어 있다. 따라서, 상기 본딩테이프(26)의 일측면에 형성된 도전성 배선(25)과 두 개의 반도체칩(10)에 형성된 각각의 칩패드(21)가 연결되도록 접착하면, 반도체칩(10)의 전기적인 신호는 상기 칩패드(21)와 상기 도전성 배선(25)을 통하여 외부단자인 솔더볼까지 전달된다.

다음, 상기 본딩테이프(26)를 수직으로 두 번 절곡하여 두 개의 반도체칩(10)을 칩패드(21)가 형성된 상면(11)이 평행하게 마주보도록 하여 적층시키며, 이 때, 상기 본딩테이프(26)의 절곡방식에 따라 적층형 반도체 패키지의 구성이 달라진다.

먼저, 도 3a에 도시한 바와 같은 본 발명의 일실시예에 따르면, 상기 칩패드(21)가 형성된 반도체칩의 상면(11)을 바깥쪽으로 해서 상기 본딩테이프(26)를 절곡하여, 상기 두 개의 반도체칩(10)을 칩패드(21)가 형성된 상면(11)이 평행하게 마주보도록 한다. 그리고나서, 그 사이, 즉 두 개의 반도체칩(10) 사이에 금속판(28)을 비도전성 양면테이프(29)를 사용하여 접착함으로써, 상기 금속판(28)을 매개로 하여 상기 두 개의 반도체칩(10)을 적층한다. 이 때, 상기한 바와 같은 방식으로 칩패드(21)가 형성된 면(11)을 바깥쪽으로 하여 본딩테이프(26)을 수직으로 두 번 절곡하면, 칩패드와 가까운 반도체칩의 측면(상기 도 2a에서의 13)이 새로이 본딩테이프(26)와 접하게 된다. 또한, 결과적으로 칩패드(21)가 형성되지 않은 하면(상기 도 2a에서의 12)에 비도전성 양면테이프(29)를 이용하여 금속판(28)을 접착하고, 이 금속판(28)을 매개로 하여 반도체칩(11)을 적층한 것이다. 이때, 상기 본딩테이프(26)에 형성된 배선(25)는 바깥쪽에 노출된 상태로 된다.

상기 금속판(28)은 본딩테이프(26)의 도전성 배선(25)과 접촉하지 않도록 소정간격을 두고 접착하고, 이 소정간격에는 액상의 에폭시 몰드 컴파운드(30)를 주입한 후, 이를 고체화시킨다. 따라서, 상기 본딩테이프(26)는 절곡 후, 칩패드와 가까운 반도체칩의 측면(상기 도 2a에서의 13)과 에폭시 몰드 컴파운드(30)에 접하게 되고, 이 곳, 즉 칩패드와 가까운 반도체칩의 측면(상기 도 2a에서의 13)과 에폭시 몰드 컴파운드(30)와 접하는 본딩테이프(26)의 외면 상에 형성된 배선(25)에 후속공정에서 솔더볼(31)을 부착하게 된다.

한편, 도 3b에 도시한 바와 같은 본 발명의 다른 실시예에 따르면, 상기 칩패드(21)가 형성된 반도체칩의 상면(11)을 안쪽으로 해서 상기 본딩테이프(26)를 절곡하여, 상기 두 개의 반도체칩(10)을 칩패드(21)가 형성되지 않은 하면(12)이평행하게 마주보도록 한다. 그리고 나서, 그 사이, 즉 상기 두 개의 반도체칩(10) 사이에 금속판(28)을 비도전성 양면테이프(29)를 사용하여 접착함으로써, 상기 금속판(28)을 매개로 하여 상기 두 개의 반도체칩(10)을 적층한다. 또한, 상기 금속판(28)이 본딩테이프(26)의 도전성 배선(25)과 접촉하지 않도록 소정간격을 두고 접착하고, 이 소정간격에는 액상의 에폭시 몰드 컴파운드(30)를 주입한 후, 이를 고체화시킨다. 따라서 상기 에폭시 몰드 컴파운드(30)와 접하는 본딩테이프(26)의 노출된 면 상에 후속공정에서 솔더볼(31)을 부착하게 된다.

상기 금속판(28)은 소자작동시 반도체칩(10)으로부터 발생되는 열을 방출시키는 역할을 하며, 두께가 0.1∼0.3 mm 정도로서 반도체칩의 두께와 비슷하다. 또한, 상기 도 3a∼3b에 도시된 바와 같이, 상기 금속판(28)은 두 개의 반도체칩(11)이 적층된 상태에서 외부로 노출되도록 되어 있으며, 이 노출된 부분의 길이는 열방출의 효율성과 적층형 반도체 패키지의 크기를 고려하여 결정한다. 즉, 상기 금속판(28)이 적층된 두 개의 반도체칩(10)의 외부로 노출되는 부분이 클수록 열이 방출되는 면적이 넓으므로 열방출의 효율이 높은 장점이 있는 반면에, 결과적으로 적층형 반도체 패키지의 크기는 그만큼 커지는 단점이 있기 때문이다.

또한, 앞에서 언급한 바와 같이, 웨이퍼 상에서 적층할 두 개의 반도체칩 간의 거리(도 2d에서의 22)는 제조완료 후의 적층형 반도체 패키지에서 칩패드가 형성된 반도체칩의 상면 간의 거리(도 3a와 도 3b에서 각각 23과 24) 에 해당되므로, 본 발명의 일실시예와 다른 실시예에서 그 거리가 다르다. 도 3a 및 도 3b에서 반도체칩(10)의 두께를 δ라 하고 금속판(28)의 두께와 비도전성 양면테이프(29)의 두께의 합을 D라 하면, 도 3a에 도시한 바와 같은 본 발명의 일실시예에서는 제조완료 후의 적층형 반도체 패키지에서 칩패드가 형성된 반도체칩의 상면 간의 거리(23)에 해당되는, 웨이퍼 상에서 적층할 두 개의 반도체칩 간의 거리(도 2d에서의 22)가 2δ와 D의 합과 같다. 반면에, 도 3b에 도시한 바와 같은 본 발명의 다른 실시예에서는 제조완료 후의 적층형 반도체 패키지에서 칩패드가 형성된 반도체칩의 상면 간의 거리(24)에 해당되는, 적층할 두 개의 반도체칩 간의 거리(도 2d에서의 22)가 D와 같아서 본 발명의 일실시예에서보다 그 거리가 작다.

본 발명의 또 다른 실시예로서, 상기 금속판(28)을 매개로 하지 않고 두 개의 반도체칩(10)만으로 적층할 수도 있으며, 이 때에는 금속판을 매개로 한 경우보다 반도체 패키지의 소형화 및 박형화가 가능하나 열 방출 효율은 떨어진다.

다음, 앞에서 언급한 솔더볼의 위치(27)인 은도금이 형성되어 있는 본딩패드 상에 외부단자의 역할을 하는 솔더볼(31)을 부착함으로써 본 발명에 따른 적층형 반도체 패키지를 완성한다.

상기한 바와 같은 본 발명에 따른 적층형 반도체 패키지는, 일측면에 도전성 배선이 형성된 본딩테이프를 웨이퍼 상태에서 칩패드에 부착함으로써 반도체칩을 적층시키므로, 공정이 간단한 효과가 있다.

또한, 반도체칩의 두께와 거의 비슷한 금속판을 매개로 하거나 또는 반도체칩만으로 적층시키므로, 칩 사이즈 패키지를 구현할 수 있는 효과가 있다.

또한, 금속판을 매개로 한 경우에는, 상기 금속판이 소자작동시 반도체칩으로부터발생되는 열을 방출시키는 효과가 있다.

또한, 일측면에 도전성 배선이 형성된 본딩테이프를 이용하여, 상기 도전성 배선에 의해 반도체칩의 칩패드와 전기적으로 연결하기 때문에, 외부리드에 솔더용액을 묻힘으로써 두 개의 반도체칩을 적층하고 전기적으로 연결하였던 종래의 기술에서 문제가 되었던 솔더용액 양의 조절의 어려움으로 인한 쇼트문제는 발생되지 않는 효과가 있다.

Claims

칩패드가 형성된 상면이 서로 평행하게 배치되는 제1 및 제2반도체칩과;

상기 제1반도체칩의 칩패드와 상기 제2반도체칩의 칩패드 부위에 접합되며 제1 반도체칩의 칩패드와 제2 반도체칩의 칩패드를 전기적으로 연결하는 도전성 배선을 가지는 본딩테이프와;

상기 본딩테이프의 도전성 배선에 부착된 솔더볼로 구성된 것을 특징으로 하는 적층형 반도체 패키지.
제1항에 있어서, 상기 칩패드는 상기 제1 및 제2반도체칩 상면의 한 쪽 가장자리에 형성되고, 상기 가장자리는 서로 마주보며, 상기 제1 및 제2반도체칩은 상기 칩패드가 형성된 상면이 서로 대향하여 바깥쪽을 향하도록 배치됨을 특징으로 하는 적층형 반도체 패키지.
제1항에 있어서, 상기 칩패드는 상기 제1 및 제2 반도체칩의 한 쪽 가장자리에 형헝성되고, 상기 가장자리는 서로 마주보며, 상기 제1 및 제2 반도체칩은 상기 칩패드가 형성된 상면이 서로 대향하여 안쪽을 향하도록 배치됨을 특징으로 하는 적층형 반도체 패키지.
제1항에 있어서, 상기 제1반도체칩과 상기 제2반도체칩의 사이에 비도전성 양면테이프를 이용하여 금속판이 접착되고, 상기 금속판이 상기 본딩테이프의 접착면에 형성된 도전성 배선에 닿지 않도록 상기 금속판과 상기 본딩테이프의 사이에 소정간격이 있고, 상기 소정간격에는 에폭시 몰드 컴파운드가 주입되어 있는 것을 특징으로 하는 적층형 반도체 패키지.
제1항에 있어서, 상기 솔더볼은 상기 에폭시 몰드 컴파운드 상의 본딩테이프 또는 상기 제1 및 제2반도체칩 측면 상의 본딩테이프 상에 부착되어 있는 것을 특징으로 하는 적층형 반도체 패키지.
상면에 다수의 칩패드가 형성된 다수의 반도체칩이 두 개씩 쌍을 이루어 배열된 웨이퍼에서, 반도체칩 각각의 경계를 따라서 상기 웨이퍼를 소잉(sawing)하는 제1공정과;

상기 두 개의 반도체칩에 걸쳐서 본딩테이프를 접착하여 상기 두 개의 반도체칩의 칩패드가 본딩테이프의 도전성 배선에 의해 전기적으로 연결되도록 하는 제2공정과;

상기 본딩테이프가 접착된 상기 두 개의 반도체칩을 상기 칩패드가 형성된 상면이 서로 대향하여 평행하게 배치되도록 적층하는 제3공정과;

상기 본딩테이프의 도전성 배선에 솔더볼을 부착하는 제4공정;을 순차적으로 실시하는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
제6항에 있어서, 상기 제1공정에서 상기 다수의 칩패드는 상기 반도체칩의 상면 한 쪽 가장자리에 형성되고, 상기 두 개의 반도체칩은 각각의 칩패드가 서로 이웃하도록 쌍을 이루어 웨이퍼에 배열된 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
제6항에 있어서, 상기 제3공정에서 칩패드가 형성된 제1 및 제2 반도체칩의 상면을 바깥쪽으로 하여 상기 본딩테이프를 절곡하여 상기 두 개의 반도체칩을 적층하는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
제6항에 있어서, 상기 제3공정에서 칩패드가 형성된 제1 및 제2 반도체칩의 상면을 안쪽으로 하여 상기 본딩테이프를 절곡하여 상기 두 개의 반도체칩을 적층하는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.