JPH10256471A - 複数のｉｃチップを備えた密封型半導体装置の構造 - Google Patents
複数のｉｃチップを備えた密封型半導体装置の構造Info
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- JPH10256471A JPH10256471A JP5736897A JP5736897A JPH10256471A JP H10256471 A JPH10256471 A JP H10256471A JP 5736897 A JP5736897 A JP 5736897A JP 5736897 A JP5736897 A JP 5736897A JP H10256471 A JPH10256471 A JP H10256471A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 一つのパッケージ体６にて密封される二つの
ＩＣチップ２，３を備えた半導体装置７において、その
横幅と予備長さ寸法の縮小を図ると共に、製造コストの
低減を図る。 【手段】 前記二つのＩＣチップ２，３を、複数本のリ
ード端子１ａを挟んだ状態で互いに向かい合わせにし
て、これら両ＩＣチップと前記リード端子との間の各々
に介挿した導電粒子入り接着フィルム４，５にて互いに
接着する。
ＩＣチップ２，３を備えた半導体装置７において、その
横幅と予備長さ寸法の縮小を図ると共に、製造コストの
低減を図る。 【手段】 前記二つのＩＣチップ２，３を、複数本のリ
ード端子１ａを挟んだ状態で互いに向かい合わせにし
て、これら両ＩＣチップと前記リード端子との間の各々
に介挿した導電粒子入り接着フィルム４，５にて互いに
接着する。
Description
【発明の属する技術分野】本発明は、二つのＩＣチップ
を一つの合成樹脂製パッケージ体にて、当該パッケージ
体から前記両ＩＣチップに対する複数本のリード端子が
突出するように密封した半導体装置の構造に関するもの
である。
を一つの合成樹脂製パッケージ体にて、当該パッケージ
体から前記両ＩＣチップに対する複数本のリード端子が
突出するように密封した半導体装置の構造に関するもの
である。
【従来の技術】一般に、密封型の半導体装置は、各種の
回路素子を形成したＩＣチップを、リードフレームに搭
載し、このＩＣチップにおける接続電極とリードフレー
ムにおける各リード端子との間を、金属ワイヤによるワ
イヤボンディングにて接続したのち、これらの全体を合
成樹脂製のパッケージ体にて密封すると言う構成にして
いる。
回路素子を形成したＩＣチップを、リードフレームに搭
載し、このＩＣチップにおける接続電極とリードフレー
ムにおける各リード端子との間を、金属ワイヤによるワ
イヤボンディングにて接続したのち、これらの全体を合
成樹脂製のパッケージ体にて密封すると言う構成にして
いる。
【発明が解決しようとする課題】従って、この従来の半
導体装置において、そのＩＣチップにおける回路素子の
数を多くするには、当該ＩＣチップの横幅及び長さ寸法
を大きくするか、複数個のＩＣチップを横に並べた形態
にしなければならないことに加えて、このＩＣチップの
周囲には、リード端子との間を金属ワイヤにてワイヤボ
ンディングするための寸法が必要であって、これら密封
するパッケージ体における横幅及び長さ寸法が可成り大
きくなるから、半導体装置をプリント基板に装着したと
きにおける占有面積が増大し、プリント基板の大型化を
大幅な大型化を招来するのであり、しかも、面倒で、且
つ、不良品の発生率の高い金属ワイヤによるワイヤボン
ディング工程を必要とするから、製造コストも大幅にア
ップするのであった。本発明は、これらの問題を解消し
た半導体装置の構造を提供することを技術的課題とする
ものである。
導体装置において、そのＩＣチップにおける回路素子の
数を多くするには、当該ＩＣチップの横幅及び長さ寸法
を大きくするか、複数個のＩＣチップを横に並べた形態
にしなければならないことに加えて、このＩＣチップの
周囲には、リード端子との間を金属ワイヤにてワイヤボ
ンディングするための寸法が必要であって、これら密封
するパッケージ体における横幅及び長さ寸法が可成り大
きくなるから、半導体装置をプリント基板に装着したと
きにおける占有面積が増大し、プリント基板の大型化を
大幅な大型化を招来するのであり、しかも、面倒で、且
つ、不良品の発生率の高い金属ワイヤによるワイヤボン
ディング工程を必要とするから、製造コストも大幅にア
ップするのであった。本発明は、これらの問題を解消し
た半導体装置の構造を提供することを技術的課題とする
ものである。
【課題を解決するための手段】この技術的課題を達成す
るため本発明は、「複数個の接続用電極部を形成した片
面が互いに向かい合わせになるように配設した二つのＩ
Ｃチップと、この両ＩＣチップの間に外向きに延びるよ
うに配設した複数本のリード端子と、前記両ＩＣチップ
を密封する合成樹脂製のパッケージとから成り、前記両
ＩＣチップを、その間に前記リード端子を挟んだ形態
で、これら両ＩＣチップと前記リード端子との間の各々
に介挿した導電粒子入り接着フィルムにて、当該両接着
フィルムのうち前記両ＩＣチップにおける各接続用電極
部の箇所を部分的に圧縮変形するようにして互いに接着
する。」と言う構成にした。
るため本発明は、「複数個の接続用電極部を形成した片
面が互いに向かい合わせになるように配設した二つのＩ
Ｃチップと、この両ＩＣチップの間に外向きに延びるよ
うに配設した複数本のリード端子と、前記両ＩＣチップ
を密封する合成樹脂製のパッケージとから成り、前記両
ＩＣチップを、その間に前記リード端子を挟んだ形態
で、これら両ＩＣチップと前記リード端子との間の各々
に介挿した導電粒子入り接着フィルムにて、当該両接着
フィルムのうち前記両ＩＣチップにおける各接続用電極
部の箇所を部分的に圧縮変形するようにして互いに接着
する。」と言う構成にした。
【発明の作用・効果】このように構成することにより、
両ＩＣチップを、その間に複数本のリード端子を挟んだ
状態のもとで、両接着フィルムにて、一体的に結合でき
る一方、前記両接着フィルムのうち両ＩＣチップにおけ
る各接続用電極部の箇所において部分的に圧縮変形され
る部分では、当該両接着フィルムに混入されている導電
粒子が互いに接触することになって、両接着フィルムの
うち前記圧縮変形の部分が、厚さ方向についてのみ導電
性を呈することになるから、前記各リード端子を、両Ｉ
Ｃチップの間に挟み付け固着することができる同時に、
両ＩＣチップにおける各接続用電極部に対して確実に電
気的に接続することができるのである。従って、本発明
によると、 ．両ＩＣチップを、その間にリード端子を挟んで重ね
合わせた構成であることにより、半導体装置の高さ寸法
が、二つのＩＣチップを重ねる分だけ高くなるものの、
一つの半導体装置における回路素子の数を、その横幅及
び長さ寸法を大きくすることなく、二倍に多くすること
ができる。 ．各リード端子を、二つのＩＣチップに対して、この
両ＩＣチップにて挟み付けるように接続するものである
ことにより、従来のように、ＩＣチップの周囲と各リー
ド端子との間に金属ワイヤによるワイヤボンディングを
行うための寸法を設ける必要がないから、前記したよう
にＩＣチップにおける横幅及び長さ寸法を大きくしない
ことと相俟って、これら両ＩＣチップを密封するパッケ
ージ体における横幅及び長さ寸法、ひいては、半導体装
置における横幅及び長さ寸法を、従来の場合よりも大幅
に縮小できるのである。 ．両ＩＣチップを、その間に複数本のリード端子を挟
み固着した状態で互いに結合すること、前記各リード端
子に両ＩＣチップを電気的に接続することを、両ＩＣチ
ップのリード端子との間の各々に介挿した接着フィルム
にて同時に行うことができることに加えて、従来におい
て必要であったワイヤボンディング工程を省略できるか
ら、製造工程が著しく簡単になると共に、不良品の発生
率が低くなり、製造コストを大幅に低減できる。と言う
効果を有する。特に、請求項２に記載したように、両Ｉ
Ｃチップにおける回路素子を、当該両ＩＣチップが互い
に向かい合わせになる片面に設けたことにより、両ＩＣ
チップにおける回路素子を、その両ＩＣチップによって
相互に保護することができるから、前記両ＩＣチップの
部分を密封する合成樹脂製のパッケージ体を成形すると
きにおいて、及び前記合成樹脂製のパッケージ体と両Ｉ
Ｃチップとの間の熱膨張差によって両ＩＣチップにおけ
る回路素子を損傷することを確実に低減できる利点があ
る。
両ＩＣチップを、その間に複数本のリード端子を挟んだ
状態のもとで、両接着フィルムにて、一体的に結合でき
る一方、前記両接着フィルムのうち両ＩＣチップにおけ
る各接続用電極部の箇所において部分的に圧縮変形され
る部分では、当該両接着フィルムに混入されている導電
粒子が互いに接触することになって、両接着フィルムの
うち前記圧縮変形の部分が、厚さ方向についてのみ導電
性を呈することになるから、前記各リード端子を、両Ｉ
Ｃチップの間に挟み付け固着することができる同時に、
両ＩＣチップにおける各接続用電極部に対して確実に電
気的に接続することができるのである。従って、本発明
によると、 ．両ＩＣチップを、その間にリード端子を挟んで重ね
合わせた構成であることにより、半導体装置の高さ寸法
が、二つのＩＣチップを重ねる分だけ高くなるものの、
一つの半導体装置における回路素子の数を、その横幅及
び長さ寸法を大きくすることなく、二倍に多くすること
ができる。 ．各リード端子を、二つのＩＣチップに対して、この
両ＩＣチップにて挟み付けるように接続するものである
ことにより、従来のように、ＩＣチップの周囲と各リー
ド端子との間に金属ワイヤによるワイヤボンディングを
行うための寸法を設ける必要がないから、前記したよう
にＩＣチップにおける横幅及び長さ寸法を大きくしない
ことと相俟って、これら両ＩＣチップを密封するパッケ
ージ体における横幅及び長さ寸法、ひいては、半導体装
置における横幅及び長さ寸法を、従来の場合よりも大幅
に縮小できるのである。 ．両ＩＣチップを、その間に複数本のリード端子を挟
み固着した状態で互いに結合すること、前記各リード端
子に両ＩＣチップを電気的に接続することを、両ＩＣチ
ップのリード端子との間の各々に介挿した接着フィルム
にて同時に行うことができることに加えて、従来におい
て必要であったワイヤボンディング工程を省略できるか
ら、製造工程が著しく簡単になると共に、不良品の発生
率が低くなり、製造コストを大幅に低減できる。と言う
効果を有する。特に、請求項２に記載したように、両Ｉ
Ｃチップにおける回路素子を、当該両ＩＣチップが互い
に向かい合わせになる片面に設けたことにより、両ＩＣ
チップにおける回路素子を、その両ＩＣチップによって
相互に保護することができるから、前記両ＩＣチップの
部分を密封する合成樹脂製のパッケージ体を成形すると
きにおいて、及び前記合成樹脂製のパッケージ体と両Ｉ
Ｃチップとの間の熱膨張差によって両ＩＣチップにおけ
る回路素子を損傷することを確実に低減できる利点があ
る。
【発明の実施の形態】以下、本発明の実施の形態を図面
について説明する。図１〜図６は第１の実施形態を示
し、この図において符号１は、多数本のリード端子１ａ
を内向きに突出するように設けたリードフレームを、符
号２は、前記リードフレーム１の上側に配設したＩＣチ
ップを、符号３は、前記リードフレーム１の下側に配設
したＩＣチップを各々示す。前記両ＩＣチップ２，３の
うちリードフレーム１の上側に位置する一方のＩＣチッ
プ２における下面には、その略中心の部分に図示しない
能動素子又は受動素子等のような回路素子が形成されて
いると共に、この回路素子の外側の部分に複数個の接続
用電極部２ａが形成され、これら各接続用電極２ａの各
々には、バンプ２ｂが設けられている。また、リードフ
レーム１の下側に位置する他方のＩＣチップ３における
下面には、その略中心の部分に図示しない能動素子又は
受動素子等のような回路素子が形成されていると共に、
この回路素子の外側の部分に複数個の接続用電極部３ａ
が形成され、これら各接続用電極３ａの各々には、バン
プ３ｂが設けられている。符号４は、前記一方のＩＣチ
ップ２における下面と、リードフレーム１における上面
との間に介挿した接着フィルムを、符号５は、前記他方
のＩＣチップ３における上面と、リードフレーム１にお
ける下面との間に介挿した接着フィルムを各々示し、こ
れら両接着フィルム４，５には、導電粒子が混入されて
いる。そして、前記一方のＩＣチップ２を、前記リード
フレーム１の上面に対して、その間に接着フィルム４を
挟んで押圧する一方、前記他方ＩＣチップ３を、前記リ
ードフレーム１の下面に対して、その間に接着フィルム
５を挟んで押圧する。この両ＩＣチップ２，３のリード
フレーム１に対する押圧により、前記両接着フィルム
４，５は、互いに接着すると共に、両ＩＣチップ２，３
及びリードフレーム１における各リード端子１ａに対し
て接着することになる。これと同時に、前記両接着フィ
ルム４，５のうち両ＩＣチップ２，３における各接続用
電極部２ａ，３ａに設けたバンプ２ｂ，３ｂに該当する
部分が、このバンプ２ｂ，３ｂにて、図４に示すよう
に、部分的に圧縮変形されることになり、この圧縮変形
される部分では、これに混入した導電粒子が互いに接触
することになり、その結果、前記両接着フィルム４，５
のうち前記のように圧縮変形される部分が、厚さ方向に
ついてのみ導電性を呈することになるから、両ＩＣチッ
プ２，３における各接続用電極部２ａ，３ａを、前記リ
ードフレーム１における各リそこで、前記した両ＩＣチ
ップ２，３のリードフレーム１に対する押圧を保持した
状態で、前記両接着フィルム４，５を乾燥・硬化するこ
とにより、両ＩＣチップ２，３を、その間に複数本のリ
ード端子１ａを挟み固着し、且つ、両ＩＣチップ２，３
を各リード端子１ａに対して電気的に接続した状態のも
とで、一体的に結合できるのである。このようにして、
両ＩＣチップ２，３をリードフレーム１に対して固着す
ると、図５に示すように、これら両ＩＣチップ２，３の
全体を密封する合成樹脂製のパッケージ体６を、トラン
スファ成形にて成形し、次いで、図６に示すように、リ
ードフレーム１から切り離したのち、各リード端子１ａ
のうち前記パッケージ体６の側面から突出する部分を、
パッケージ体６の下面と略同一平面になるように折り曲
げることにより、半導体装置７の完成品とするのであ
る。本発明は、前記したように、二つの両ＩＣチップ
２，３を、その間にリード端子１ａを挟んで重ね合わせ
た構成であるから、半導体装置７の高さ寸法が、二つの
ＩＣチップ２，３を重ねた分だけ高くなるものの、一つ
の半導体装置７における回路素子の数を、その横幅及び
長さ寸法を大きくすることなく、二倍に多くすることが
できるのであり、しかも、各リード端子１ａを、二つの
ＩＣチップ２，３に対して、この両ＩＣチップにて挟み
付けるように接続するものであることにより、従来のよ
うに、ＩＣチップの周囲と各リード端子との間に金属ワ
イヤによるワイヤボンディングを行うための寸法を設け
る必要がないから、前記したように両ＩＣチップ２，３
における横幅及び長さ寸法を大きくしないことと相俟っ
て、これら両ＩＣチップ２，３を密封するパッケージ体
６における横幅及び長さ寸法、ひいては、半導体装置７
における横幅及び長さ寸法を、従来の場合よりも大幅に
縮小できるのである。その上、両ＩＣチップ２，３を、
その間に複数本のリード端子１ａを挟み固着した状態で
互いに結合すること、前記各リード端子１ａに両ＩＣチ
ップ２，３を電気的に接続することを、両ＩＣチップ
２，３のリード端子１ａとの間の各々に介挿した接着フ
ィルム４，５にて同時に行うことができることに加え
て、従来において必要であったワイヤボンディング工程
を省略できるから、製造工程が著しく簡単になると共
に、不良品の発生率が低くなるのである。また、両ＩＣ
チップ２，３を、その各々に回路素子を形成した面が互
いに向かい合わせにすることにより、両ＩＣチップ２，
３における回路素子を、その両ＩＣチップ２，３によっ
て相互に保護することができるのである。更にまた、図
７に示すように、両接着フィルム４，５のうち各リード
端子１ａの箇所を、両ＩＣチップ２，３における接続用
電極部２ａ，３ａの各々に設けたバンプ２ｂ，３ｂにて
同時に部分的に圧縮変形することにより、リード端子１
ａに対して両ＩＣチップ２，３を同時に接続することが
できるのである。なお、前記実施の形態は、両ＩＣチッ
プ２，３における各接続用電極部２ａ，３ａの各々にバ
ンプ２ｂ，３ｂを設けて、この各バンプ２ｂ，３ｂによ
り、両接着フィルム４，５のうち各リード端子１ａの箇
所を部分的に圧縮変形する場合であったが、本発明は、
これに限らず、前記各バンプ２ｂ，３ｂを、リードフレ
ーム１における各リード端子１ａ側に設けるようにして
も良く、また、前記バンプを省略し、各リード端子１ａ
のみによって、両接着フィルム４，５を部分的に圧縮変
形するように構成しても良いことは言うまでもない。
について説明する。図１〜図６は第１の実施形態を示
し、この図において符号１は、多数本のリード端子１ａ
を内向きに突出するように設けたリードフレームを、符
号２は、前記リードフレーム１の上側に配設したＩＣチ
ップを、符号３は、前記リードフレーム１の下側に配設
したＩＣチップを各々示す。前記両ＩＣチップ２，３の
うちリードフレーム１の上側に位置する一方のＩＣチッ
プ２における下面には、その略中心の部分に図示しない
能動素子又は受動素子等のような回路素子が形成されて
いると共に、この回路素子の外側の部分に複数個の接続
用電極部２ａが形成され、これら各接続用電極２ａの各
々には、バンプ２ｂが設けられている。また、リードフ
レーム１の下側に位置する他方のＩＣチップ３における
下面には、その略中心の部分に図示しない能動素子又は
受動素子等のような回路素子が形成されていると共に、
この回路素子の外側の部分に複数個の接続用電極部３ａ
が形成され、これら各接続用電極３ａの各々には、バン
プ３ｂが設けられている。符号４は、前記一方のＩＣチ
ップ２における下面と、リードフレーム１における上面
との間に介挿した接着フィルムを、符号５は、前記他方
のＩＣチップ３における上面と、リードフレーム１にお
ける下面との間に介挿した接着フィルムを各々示し、こ
れら両接着フィルム４，５には、導電粒子が混入されて
いる。そして、前記一方のＩＣチップ２を、前記リード
フレーム１の上面に対して、その間に接着フィルム４を
挟んで押圧する一方、前記他方ＩＣチップ３を、前記リ
ードフレーム１の下面に対して、その間に接着フィルム
５を挟んで押圧する。この両ＩＣチップ２，３のリード
フレーム１に対する押圧により、前記両接着フィルム
４，５は、互いに接着すると共に、両ＩＣチップ２，３
及びリードフレーム１における各リード端子１ａに対し
て接着することになる。これと同時に、前記両接着フィ
ルム４，５のうち両ＩＣチップ２，３における各接続用
電極部２ａ，３ａに設けたバンプ２ｂ，３ｂに該当する
部分が、このバンプ２ｂ，３ｂにて、図４に示すよう
に、部分的に圧縮変形されることになり、この圧縮変形
される部分では、これに混入した導電粒子が互いに接触
することになり、その結果、前記両接着フィルム４，５
のうち前記のように圧縮変形される部分が、厚さ方向に
ついてのみ導電性を呈することになるから、両ＩＣチッ
プ２，３における各接続用電極部２ａ，３ａを、前記リ
ードフレーム１における各リそこで、前記した両ＩＣチ
ップ２，３のリードフレーム１に対する押圧を保持した
状態で、前記両接着フィルム４，５を乾燥・硬化するこ
とにより、両ＩＣチップ２，３を、その間に複数本のリ
ード端子１ａを挟み固着し、且つ、両ＩＣチップ２，３
を各リード端子１ａに対して電気的に接続した状態のも
とで、一体的に結合できるのである。このようにして、
両ＩＣチップ２，３をリードフレーム１に対して固着す
ると、図５に示すように、これら両ＩＣチップ２，３の
全体を密封する合成樹脂製のパッケージ体６を、トラン
スファ成形にて成形し、次いで、図６に示すように、リ
ードフレーム１から切り離したのち、各リード端子１ａ
のうち前記パッケージ体６の側面から突出する部分を、
パッケージ体６の下面と略同一平面になるように折り曲
げることにより、半導体装置７の完成品とするのであ
る。本発明は、前記したように、二つの両ＩＣチップ
２，３を、その間にリード端子１ａを挟んで重ね合わせ
た構成であるから、半導体装置７の高さ寸法が、二つの
ＩＣチップ２，３を重ねた分だけ高くなるものの、一つ
の半導体装置７における回路素子の数を、その横幅及び
長さ寸法を大きくすることなく、二倍に多くすることが
できるのであり、しかも、各リード端子１ａを、二つの
ＩＣチップ２，３に対して、この両ＩＣチップにて挟み
付けるように接続するものであることにより、従来のよ
うに、ＩＣチップの周囲と各リード端子との間に金属ワ
イヤによるワイヤボンディングを行うための寸法を設け
る必要がないから、前記したように両ＩＣチップ２，３
における横幅及び長さ寸法を大きくしないことと相俟っ
て、これら両ＩＣチップ２，３を密封するパッケージ体
６における横幅及び長さ寸法、ひいては、半導体装置７
における横幅及び長さ寸法を、従来の場合よりも大幅に
縮小できるのである。その上、両ＩＣチップ２，３を、
その間に複数本のリード端子１ａを挟み固着した状態で
互いに結合すること、前記各リード端子１ａに両ＩＣチ
ップ２，３を電気的に接続することを、両ＩＣチップ
２，３のリード端子１ａとの間の各々に介挿した接着フ
ィルム４，５にて同時に行うことができることに加え
て、従来において必要であったワイヤボンディング工程
を省略できるから、製造工程が著しく簡単になると共
に、不良品の発生率が低くなるのである。また、両ＩＣ
チップ２，３を、その各々に回路素子を形成した面が互
いに向かい合わせにすることにより、両ＩＣチップ２，
３における回路素子を、その両ＩＣチップ２，３によっ
て相互に保護することができるのである。更にまた、図
７に示すように、両接着フィルム４，５のうち各リード
端子１ａの箇所を、両ＩＣチップ２，３における接続用
電極部２ａ，３ａの各々に設けたバンプ２ｂ，３ｂにて
同時に部分的に圧縮変形することにより、リード端子１
ａに対して両ＩＣチップ２，３を同時に接続することが
できるのである。なお、前記実施の形態は、両ＩＣチッ
プ２，３における各接続用電極部２ａ，３ａの各々にバ
ンプ２ｂ，３ｂを設けて、この各バンプ２ｂ，３ｂによ
り、両接着フィルム４，５のうち各リード端子１ａの箇
所を部分的に圧縮変形する場合であったが、本発明は、
これに限らず、前記各バンプ２ｂ，３ｂを、リードフレ
ーム１における各リード端子１ａ側に設けるようにして
も良く、また、前記バンプを省略し、各リード端子１ａ
のみによって、両接着フィルム４，５を部分的に圧縮変
形するように構成しても良いことは言うまでもない。
【図１】本発明の実施の形態を示す分解斜視図である。
【図２】図１の縦断正面図である。
【図３】リードフレームに対して二つのＩＣチップを固
着した状態を示す縦断正面図である。
着した状態を示す縦断正面図である。
【図４】図３の要部拡大断面図である。
【図５】全体をパッケージ体にて密封した状態を示す縦
断正面図である。
断正面図である。
【図６】半導体装置の縦断正面図である。
【図７】別の実施形態を示す要部拡大断面図である。
１ リードフレーム １ａ リード端子 ２，３ ＩＣチップ ２ａ，３ａ 接続用電極部 ２ｂ，３ｂ バンプ ４，５ 接着フィルム ６ パッケージ体 ７ 半導体装置
Claims (2)
- 【請求項１】複数個の接続用電極部を形成した片面が互
いに向かい合わせになるように配設した二つのＩＣチッ
プと、この両ＩＣチップの間に外向きに延びるように配
設した複数本のリード端子と、前記両ＩＣチップを密封
する合成樹脂製のパッケージとから成り、前記両ＩＣチ
ップを、その間に前記リード端子を挟んだ形態で、これ
ら両ＩＣチップと前記リード端子との間の各々に介挿し
た導電粒子入り接着フィルムにて、当該両接着フィルム
のうち前記両ＩＣチップにおける各接続用電極部の箇所
を部分的に圧縮変形するようにして互いに接着したこと
を特徴とする複数のＩＣチップを備えた密封型半導体装
置の構造。 - 【請求項２】前記「請求項１」において、前記両ＩＣチ
ップにおける回路素子を、当該両ＩＣチップが互いに向
かい合わせになる片面に設けたことを特徴とする複数の
ＩＣチップを備えた密封型半導体装置の構造。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5736897A JP3248853B2 (ja) | 1997-03-12 | 1997-03-12 | 複数のｉｃチップを備えた密封型半導体装置の構造 |
| PCT/JP1998/000281 WO1998033217A1 (en) | 1997-01-24 | 1998-01-22 | Semiconductor device and method for manufacturing thereof |
| KR10-2004-7000090A KR100467946B1 (ko) | 1997-01-24 | 1998-01-22 | 반도체 칩의 제조방법 |
| KR10-1998-0707403A KR100522223B1 (ko) | 1997-01-24 | 1998-01-22 | 반도체장치및그제조방법 |
| US09/155,134 US6133637A (en) | 1997-01-24 | 1998-01-22 | Semiconductor device having a plurality of semiconductor chips |
| EP98900725A EP0890989A4 (en) | 1997-01-24 | 1998-01-22 | SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING THE DEVICE |
| US09/612,480 US6458609B1 (en) | 1997-01-24 | 2000-07-07 | Semiconductor device and method for manufacturing thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5736897A JP3248853B2 (ja) | 1997-03-12 | 1997-03-12 | 複数のｉｃチップを備えた密封型半導体装置の構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10256471A true JPH10256471A (ja) | 1998-09-25 |
| JP3248853B2 JP3248853B2 (ja) | 2002-01-21 |
Family
ID=13053655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5736897A Expired - Fee Related JP3248853B2 (ja) | 1997-01-24 | 1997-03-12 | 複数のｉｃチップを備えた密封型半導体装置の構造 |
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| Country | Link |
|---|---|
| JP (1) | JP3248853B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319608B1 (ko) * | 1999-03-09 | 2002-01-05 | 김영환 | 적층형 반도체 패키지 및 그 제조방법 |
| KR20030057184A (ko) * | 2001-12-28 | 2003-07-04 | 동부전자 주식회사 | 반도체패키지 및 그 제조 방법 |
| KR100394030B1 (ko) * | 2001-01-15 | 2003-08-06 | 앰코 테크놀로지 코리아 주식회사 | 적층형 반도체 패키지 |
| KR100434706B1 (ko) * | 2002-06-21 | 2004-06-07 | 주식회사 하이닉스반도체 | 칩 스택 패키지 |
| KR100548592B1 (ko) * | 1998-12-21 | 2006-06-01 | 주식회사 하이닉스반도체 | 적층형 마이크로 비 지 에이 패키지 |
-
1997
- 1997-03-12 JP JP5736897A patent/JP3248853B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100548592B1 (ko) * | 1998-12-21 | 2006-06-01 | 주식회사 하이닉스반도체 | 적층형 마이크로 비 지 에이 패키지 |
| KR100319608B1 (ko) * | 1999-03-09 | 2002-01-05 | 김영환 | 적층형 반도체 패키지 및 그 제조방법 |
| KR100394030B1 (ko) * | 2001-01-15 | 2003-08-06 | 앰코 테크놀로지 코리아 주식회사 | 적층형 반도체 패키지 |
| KR20030057184A (ko) * | 2001-12-28 | 2003-07-04 | 동부전자 주식회사 | 반도체패키지 및 그 제조 방법 |
| KR100434706B1 (ko) * | 2002-06-21 | 2004-06-07 | 주식회사 하이닉스반도체 | 칩 스택 패키지 |
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| Publication number | Publication date |
|---|---|
| JP3248853B2 (ja) | 2002-01-21 |
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