JP3543253B2 - 複数のicチップを備えた半導体装置の構造 - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、複数個のICチップを、一体的に接合した半導体装置の構造に関するものである。
【0002】
【従来の技術と発明が解決しようとする課題】
一般に、半導体装置は、各種の回路素子を形成したICチップを、リードフレーム又はプリント基板等に搭載し、このICチップにおける各外部接続端子と、リードフレームにおける各リード端子又はプリント基板における配線パターンとの間を、金属ワイヤによるワイヤーボインディングにて接続したのち、これらの全体を合成樹脂製のパッケージにて密封すると言う構成にしていることは周知の通りである。
【0003】
従って、この従来の半導体装置において、そのICチップにおける回路素子の数を多くするには、当該ICチップの横幅及び長さ寸法を大きくするか、複数個のICチップを横に並べた形態にしなければならず、半導体装置における横幅及び長さ寸法が大きくなるから、この半導体装置をプリント基板に装着したときに大きい占有領域を必要することになるから、プリント基板に対する各種電子部品の実装密度が低下し、プリント基板の大型化、ひいては、電気機器の大型化を招来すると言う問題があった。
【0004】
本発明は、この問題を、複数のICチップを使用して解消した半導体装置の構造を提供することを技術的課題とするものである。
【0005】
【課題を解決するための手段】
この技術的課題を達成するため本発明は、
「少なくとも上面に回路素子を形成したメインICチップと、少なくとも片面に回路素子を形成して成る一つのサブICチップとから成り、
前記サブICチップを、前記メインICチップの上面側に、当該サブICチップの片面における回路素子が前記メインICチップにおける回路素子に対面するよう下向きにして配設し、
前記メインICチップにおける上面には、当該上面のうち前記サブICチップよりも外側の部位に、前記両ICチップと外部とを接続するワイヤボンディング用パッドの多数個を設けるとともに、当該上面のうち前記サブICチップに対向する部分に、ICチップ間の接続用メイン電極パッドの多数個を設け、
前記サブICチップのうち前記メインICチップの上面に対向する面に、前記メインICチップにおける各接続用メイン電極パッドの各々に対応する箇所ごとに接続用サブ電極パッドを各々形成して、これら両ICチップにおける各接続用メイン電極パッド及びサブ電極パッドの各々に突出するバンプを設け、
前記両ICチップの間には、導電粒子が混入した接着フィルムを介挿し、
前記サブICチップを前記メインICチップに対して、その間に介挿した前記接着フィルムを、前記メインICチップにおける各接続用メイン電極パッドに設けたバンプと前記サブICチップにおける各接続用サブ電極パッドに設けたバンプとの両方が、互いに相対向して当該接着フィルムの中に溶融することなく食い込むように圧縮変形してマウントした。」
ことを特徴としている。
【0006】
【発明の作用・効果】
このように構成したことにより、半導体装置を、メインICチップの上面に、サブICチップを重ね合わせた形態にすることができるから、半導体装置における回路素子の数を、当該半導体装置における横幅及び長さ寸法を大きくすることなく、多くすることができるのである。
【0007】
従って、半導体装置における高さ寸法が、メインICチップの上面にサブICチップを重ねる分だけ高くなるものの、この半導体装置をプリント基板等に装着したときにおける占有面積を大幅に縮小できるから、プリント基板等の小型化、ひいては、電気機器の小型化を図ることができるのである。
【0008】
しかも、前記メインICチップにおける回路素子と、その上面に配設したサブICチップにおける回路素子とが互いに対面すると言う形態にすることに加えて、サブICチップのうち前記メインICチップに対向する面に形成した各接続用サブ電極パッドと、メインICチップの上面に形成した各接続用メイン電極パッドとを、前記両ICチップの間に介挿した導電粒子入りの接着フィルムにて、前記両ICチップの各接続用メイン電極パッド及びサブ電極パッドの各々に設けた突出するバンプが前記接着フィルムの中に互いに相対向して溶融することなく食い込むようにして接着すると言う構成にしたことにより、前記接着フィルムにて両ICチップの一体化を達成できるとともに、両ICチップにおける回路素子を、両ICチップの各々及び接着フィルムにて確実に保護することができる。
【0009】
更にまた、両ICチップの間に、導電粒子が混入した接着フィルムを介挿したことにより、この接着フィルムにおける導電粒子が、前記接着フィルムの中に相対向して食い込むというメインICチップにおけるバンプとサブICチップにおけるバンプとの相互間に挟まれて、その間を電気的に接続することになるから、両ICチップの相互間における電気的な接続の確実性を助長できる。その上、このように構成すると、両ICチップの相互間における電気的な接続と、サブICチップのメインICチップに対するマウントとが同時にできるから、両ICチップの一体化に要するコストをも低減できるのである。
【0010】
【発明の実施の形態】
以下、本発明の実施の形態を図面について説明する。
【0011】
図1〜図6は、第1の実施形態を示す。
【0012】
この図において符号1は、矩形状のチップマウント部1aと、このチップマウント部1aにおける四つの各辺から外向きに延びる複数本のリード端子1bとを備えたリードフレームを示す。
【0013】
また、符号2は、前記リードフレーム1におけるチップマウント部1aの上面にマウントされるメインICチップを示し、このメインICチップ2の上面には、図示しない能動素子又は受動素子等のような回路素子の多数個が形成されていると共に、その周囲に、外部と接続するためのワイヤボンディング用パッド2cの多数個が、その内側に後述するサブICチップ3に対する接続用のメイン電極パッド2aの多数個が各々形成されている。
【0014】
更にまた、符号3は、前記メインICチップ2の上面にマウントされるサブICチップを示し、このサブICチップ3における表裏両面のうち片面には、前記メインICチップ2と同様に図示しない能動素子又は受動素子等のような回路素子の多数個が形成されていると共に、前記メインICチップ2の上面における各メイン電極パッド2bの各々に対応する箇所ごとに接続用のサブ電極パッド3aが形成されている。
【0014】
そして、前記メインICチップ2における各接続用メイン電極パッド2a、及び前記サブICチップ3における各接続用サブ電極パッド3aの各々に、金によるバンプ2b,3bを、突出するように設ける一方、前記サブICチップ3を、図3に示すように、その回路素子及び接続用サブ電極パッド3aを形成した面を下向きにして、前記メインICチップ2の上面側に、当該サブICチップ3の各接続用サブ電極パッド3aにおけるバンプ3bの各々が、メインICチップ2の各接続用メイン電極パッド2aにおけるバンプ2bの各々に接当するように載置したのち、全体を加熱しながら、サブICチップ3をメインICチップ2に対して押圧(この押圧と同時に超音波による振動を付与しても良い)することにより、互いに接当するバンプ2b,3bの部分に押圧力が集中するから、互いに接当するバンプ2b,3bを確実に電気的に接合することができる。
【0015】
次いで、前記メインICチップ2の上面と、前記サブICチップ3の下面との間の隙間に、エポキシ樹脂等の合成樹脂による接着剤4又はエラストマーを充填したのち、これらの全体を、図4に示すように、前記リードフレーム1におけるチップマウント部1aの上面に、前記メインICチップ2を接着剤等にて固着するようにしてマウントする。
【0016】
次いで、前記メインICチップ2の上面における各ワイヤボンディング用パッド2cと、リードフレーム1における各リード端子1bとの間を、細い金属線5によるワイヤボンディングにて電気的に接続する。
【0017】
そして、図5に示すように、全体を密封する合成樹脂製のパッケージ部6を、トランスファ成形によって成形する。次いで、図6に示すように、リードフレーム1から切り放したのち、各リード端子1bのうちパッケージ部6から突出する部分を、パッケージ部6の下面と略同一平面状になるように折り曲げることにより、完成品とするのである。
【0018】
次に、図7及び図8は、第2の実施形態を示す。
【0019】
この第2の実施形態は、メインICチップ2の上面にサブICチップ3をマウントすることに、導電粒子を混入した接着フィルム7を使用した場合である。
【0020】
すなわち、この接着フィルム7を、前記メインICチップ2とサブICチップ3との間に介挿したのち、サブICチップ3を、メインICチップ2に向かって、その間の接着フィルム7を圧縮変形するように押圧し、この押圧を保持した状態で、加熱等にて前記接着フィルム7を乾燥・硬化することにより、サブICチップ3を、メインICチップ2に対してマウントするのである。
【0021】
前記したサブICチップ3のメインICチップ2に向う押圧により、前記メインICチップ2における各バンプ2b及びサブICチップ3における各バンプ3bの両方が、前記接着フィルム7の中に互いに相対向して溶融することなく食い込むことにより、この接着フィルム7に混入した導電粒子が、当該両バンプ2b,3bの相互間に挟まれ、この導電粒子を介して両バンプ2b,3bが互いに電気的に接続されることになるのである。
【0022】
すなわち、この第2の実施形態によると、サブICチップ3を、メインICチップ2に対して、その間に導電粒子を混入した接着フィルム7を介挿した状態で押圧し、この押圧したままで前記接着フィルム7を乾燥・硬化するだけで、電気的な接続とマウントとが同時にできるから、これに要するコストを、前記第1の実施形態の場合よりも低減できるのである。
【0023】
また、前記した実施の形態は、サブICチップ3をマウントしたメインICチップ2を、リードフレーム1に対してマウントして半導体装置を構成する場合であったが、本発明は、これに限らず、サブICチップ3をマウントしたメインICチップ2を、プリント基板に対してマウントして半導体装置を構成する場合にも適用できることは言うまでなく、更には、メインICチップ2にマウントするサブICチップ3は、一個に限らず、複数個のサブICチップを横に並べてマウントするようにしても良いのである。
【図面の簡単な説明】
【図1】第1の実施形態を示す分解斜視図である。
【図2】図1の縦断正面図である。
【図3】第1の実施形態においてメインICチップにサブICチップをマウントした状態を示す縦断正面図である。
【図4】第1の実施形態においてサブICチップをマウントしたメインICチップをリードフレームに対してマウントした状態を示す縦断正面図である。
【図5】第1の実施形態において全体を密封するパッケージ部を成形した状態を示す縦断正面図である。
【図6】第1の実施形態における半導体装置の縦断正面図である。
【図7】第2の実施形態において分解した状態を示す縦断正面図である。
【図8】第2の実施形態においてメインICチップにサブICチップをマウントした状態を示す縦断正面図である。
【符号の説明】
1 リードフレーム
1a チップマウント部
1b リード端子
2 メインICチップ
2a 接続用メイン電極パッド
2b バンプ
3 サブICチップ
3a 接続用サブ電極パッド
3b バンプ
4 合成樹脂の接着剤
5 金属線
6 パッケージ部
7 接着フィルム
【発明の属する技術分野】
本発明は、複数個のICチップを、一体的に接合した半導体装置の構造に関するものである。
【0002】
【従来の技術と発明が解決しようとする課題】
一般に、半導体装置は、各種の回路素子を形成したICチップを、リードフレーム又はプリント基板等に搭載し、このICチップにおける各外部接続端子と、リードフレームにおける各リード端子又はプリント基板における配線パターンとの間を、金属ワイヤによるワイヤーボインディングにて接続したのち、これらの全体を合成樹脂製のパッケージにて密封すると言う構成にしていることは周知の通りである。
【0003】
従って、この従来の半導体装置において、そのICチップにおける回路素子の数を多くするには、当該ICチップの横幅及び長さ寸法を大きくするか、複数個のICチップを横に並べた形態にしなければならず、半導体装置における横幅及び長さ寸法が大きくなるから、この半導体装置をプリント基板に装着したときに大きい占有領域を必要することになるから、プリント基板に対する各種電子部品の実装密度が低下し、プリント基板の大型化、ひいては、電気機器の大型化を招来すると言う問題があった。
【0004】
本発明は、この問題を、複数のICチップを使用して解消した半導体装置の構造を提供することを技術的課題とするものである。
【0005】
【課題を解決するための手段】
この技術的課題を達成するため本発明は、
「少なくとも上面に回路素子を形成したメインICチップと、少なくとも片面に回路素子を形成して成る一つのサブICチップとから成り、
前記サブICチップを、前記メインICチップの上面側に、当該サブICチップの片面における回路素子が前記メインICチップにおける回路素子に対面するよう下向きにして配設し、
前記メインICチップにおける上面には、当該上面のうち前記サブICチップよりも外側の部位に、前記両ICチップと外部とを接続するワイヤボンディング用パッドの多数個を設けるとともに、当該上面のうち前記サブICチップに対向する部分に、ICチップ間の接続用メイン電極パッドの多数個を設け、
前記サブICチップのうち前記メインICチップの上面に対向する面に、前記メインICチップにおける各接続用メイン電極パッドの各々に対応する箇所ごとに接続用サブ電極パッドを各々形成して、これら両ICチップにおける各接続用メイン電極パッド及びサブ電極パッドの各々に突出するバンプを設け、
前記両ICチップの間には、導電粒子が混入した接着フィルムを介挿し、
前記サブICチップを前記メインICチップに対して、その間に介挿した前記接着フィルムを、前記メインICチップにおける各接続用メイン電極パッドに設けたバンプと前記サブICチップにおける各接続用サブ電極パッドに設けたバンプとの両方が、互いに相対向して当該接着フィルムの中に溶融することなく食い込むように圧縮変形してマウントした。」
ことを特徴としている。
【0006】
【発明の作用・効果】
このように構成したことにより、半導体装置を、メインICチップの上面に、サブICチップを重ね合わせた形態にすることができるから、半導体装置における回路素子の数を、当該半導体装置における横幅及び長さ寸法を大きくすることなく、多くすることができるのである。
【0007】
従って、半導体装置における高さ寸法が、メインICチップの上面にサブICチップを重ねる分だけ高くなるものの、この半導体装置をプリント基板等に装着したときにおける占有面積を大幅に縮小できるから、プリント基板等の小型化、ひいては、電気機器の小型化を図ることができるのである。
【0008】
しかも、前記メインICチップにおける回路素子と、その上面に配設したサブICチップにおける回路素子とが互いに対面すると言う形態にすることに加えて、サブICチップのうち前記メインICチップに対向する面に形成した各接続用サブ電極パッドと、メインICチップの上面に形成した各接続用メイン電極パッドとを、前記両ICチップの間に介挿した導電粒子入りの接着フィルムにて、前記両ICチップの各接続用メイン電極パッド及びサブ電極パッドの各々に設けた突出するバンプが前記接着フィルムの中に互いに相対向して溶融することなく食い込むようにして接着すると言う構成にしたことにより、前記接着フィルムにて両ICチップの一体化を達成できるとともに、両ICチップにおける回路素子を、両ICチップの各々及び接着フィルムにて確実に保護することができる。
【0009】
更にまた、両ICチップの間に、導電粒子が混入した接着フィルムを介挿したことにより、この接着フィルムにおける導電粒子が、前記接着フィルムの中に相対向して食い込むというメインICチップにおけるバンプとサブICチップにおけるバンプとの相互間に挟まれて、その間を電気的に接続することになるから、両ICチップの相互間における電気的な接続の確実性を助長できる。その上、このように構成すると、両ICチップの相互間における電気的な接続と、サブICチップのメインICチップに対するマウントとが同時にできるから、両ICチップの一体化に要するコストをも低減できるのである。
【0010】
【発明の実施の形態】
以下、本発明の実施の形態を図面について説明する。
【0011】
図1〜図6は、第1の実施形態を示す。
【0012】
この図において符号1は、矩形状のチップマウント部1aと、このチップマウント部1aにおける四つの各辺から外向きに延びる複数本のリード端子1bとを備えたリードフレームを示す。
【0013】
また、符号2は、前記リードフレーム1におけるチップマウント部1aの上面にマウントされるメインICチップを示し、このメインICチップ2の上面には、図示しない能動素子又は受動素子等のような回路素子の多数個が形成されていると共に、その周囲に、外部と接続するためのワイヤボンディング用パッド2cの多数個が、その内側に後述するサブICチップ3に対する接続用のメイン電極パッド2aの多数個が各々形成されている。
【0014】
更にまた、符号3は、前記メインICチップ2の上面にマウントされるサブICチップを示し、このサブICチップ3における表裏両面のうち片面には、前記メインICチップ2と同様に図示しない能動素子又は受動素子等のような回路素子の多数個が形成されていると共に、前記メインICチップ2の上面における各メイン電極パッド2bの各々に対応する箇所ごとに接続用のサブ電極パッド3aが形成されている。
【0014】
そして、前記メインICチップ2における各接続用メイン電極パッド2a、及び前記サブICチップ3における各接続用サブ電極パッド3aの各々に、金によるバンプ2b,3bを、突出するように設ける一方、前記サブICチップ3を、図3に示すように、その回路素子及び接続用サブ電極パッド3aを形成した面を下向きにして、前記メインICチップ2の上面側に、当該サブICチップ3の各接続用サブ電極パッド3aにおけるバンプ3bの各々が、メインICチップ2の各接続用メイン電極パッド2aにおけるバンプ2bの各々に接当するように載置したのち、全体を加熱しながら、サブICチップ3をメインICチップ2に対して押圧(この押圧と同時に超音波による振動を付与しても良い)することにより、互いに接当するバンプ2b,3bの部分に押圧力が集中するから、互いに接当するバンプ2b,3bを確実に電気的に接合することができる。
【0015】
次いで、前記メインICチップ2の上面と、前記サブICチップ3の下面との間の隙間に、エポキシ樹脂等の合成樹脂による接着剤4又はエラストマーを充填したのち、これらの全体を、図4に示すように、前記リードフレーム1におけるチップマウント部1aの上面に、前記メインICチップ2を接着剤等にて固着するようにしてマウントする。
【0016】
次いで、前記メインICチップ2の上面における各ワイヤボンディング用パッド2cと、リードフレーム1における各リード端子1bとの間を、細い金属線5によるワイヤボンディングにて電気的に接続する。
【0017】
そして、図5に示すように、全体を密封する合成樹脂製のパッケージ部6を、トランスファ成形によって成形する。次いで、図6に示すように、リードフレーム1から切り放したのち、各リード端子1bのうちパッケージ部6から突出する部分を、パッケージ部6の下面と略同一平面状になるように折り曲げることにより、完成品とするのである。
【0018】
次に、図7及び図8は、第2の実施形態を示す。
【0019】
この第2の実施形態は、メインICチップ2の上面にサブICチップ3をマウントすることに、導電粒子を混入した接着フィルム7を使用した場合である。
【0020】
すなわち、この接着フィルム7を、前記メインICチップ2とサブICチップ3との間に介挿したのち、サブICチップ3を、メインICチップ2に向かって、その間の接着フィルム7を圧縮変形するように押圧し、この押圧を保持した状態で、加熱等にて前記接着フィルム7を乾燥・硬化することにより、サブICチップ3を、メインICチップ2に対してマウントするのである。
【0021】
前記したサブICチップ3のメインICチップ2に向う押圧により、前記メインICチップ2における各バンプ2b及びサブICチップ3における各バンプ3bの両方が、前記接着フィルム7の中に互いに相対向して溶融することなく食い込むことにより、この接着フィルム7に混入した導電粒子が、当該両バンプ2b,3bの相互間に挟まれ、この導電粒子を介して両バンプ2b,3bが互いに電気的に接続されることになるのである。
【0022】
すなわち、この第2の実施形態によると、サブICチップ3を、メインICチップ2に対して、その間に導電粒子を混入した接着フィルム7を介挿した状態で押圧し、この押圧したままで前記接着フィルム7を乾燥・硬化するだけで、電気的な接続とマウントとが同時にできるから、これに要するコストを、前記第1の実施形態の場合よりも低減できるのである。
【0023】
また、前記した実施の形態は、サブICチップ3をマウントしたメインICチップ2を、リードフレーム1に対してマウントして半導体装置を構成する場合であったが、本発明は、これに限らず、サブICチップ3をマウントしたメインICチップ2を、プリント基板に対してマウントして半導体装置を構成する場合にも適用できることは言うまでなく、更には、メインICチップ2にマウントするサブICチップ3は、一個に限らず、複数個のサブICチップを横に並べてマウントするようにしても良いのである。
【図面の簡単な説明】
【図1】第1の実施形態を示す分解斜視図である。
【図2】図1の縦断正面図である。
【図3】第1の実施形態においてメインICチップにサブICチップをマウントした状態を示す縦断正面図である。
【図4】第1の実施形態においてサブICチップをマウントしたメインICチップをリードフレームに対してマウントした状態を示す縦断正面図である。
【図5】第1の実施形態において全体を密封するパッケージ部を成形した状態を示す縦断正面図である。
【図6】第1の実施形態における半導体装置の縦断正面図である。
【図7】第2の実施形態において分解した状態を示す縦断正面図である。
【図8】第2の実施形態においてメインICチップにサブICチップをマウントした状態を示す縦断正面図である。
【符号の説明】
1 リードフレーム
1a チップマウント部
1b リード端子
2 メインICチップ
2a 接続用メイン電極パッド
2b バンプ
3 サブICチップ
3a 接続用サブ電極パッド
3b バンプ
4 合成樹脂の接着剤
5 金属線
6 パッケージ部
7 接着フィルム
Claims (1)
- 少なくとも上面に回路素子を形成したメインICチップと、少なくとも片面に回路素子を形成して成る一つのサブICチップとから成り、
前記サブICチップを、前記メインICチップの上面側に、当該サブICチップの片面における回路素子が前記メインICチップにおける回路素子に対面するよう下向きにして配設し、
前記メインICチップにおける上面には、当該上面のうち前記サブICチップよりも外側の部位に、前記両ICチップと外部とを接続するワイヤボンディング用パッドの多数個を設けるとともに、当該上面のうち前記サブICチップに対向する部分に、ICチップ間の接続用メイン電極パッドの多数個を設け、
前記サブICチップのうち前記メインICチップの上面に対向する面に、前記メインICチップにおける各接続用メイン電極パッドの各々に対応する箇所ごとに接続用サブ電極パッドを各々形成して、これら両ICチップにおける各接続用メイン電極パッド及びサブ電極パッドの各々に突出するバンプを設け、
前記両ICチップの間には、導電粒子が混入した接着フィルムを介挿し、
前記サブICチップを前記メインICチップに対して、その間に介挿した前記接着フィルムを、前記メインICチップにおける各接続用メイン電極パッドに設けたバンプと前記サブICチップにおける各接続用サブ電極パッドに設けたバンプとの両方が、互いに相対向して当該接着フィルムの中に溶融することなく食い込むように圧縮変形してマウントしたことを特徴とする複数のICチップを備えた半導体装置の構造。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14509597A JP3543253B2 (ja) | 1997-06-03 | 1997-06-03 | 複数のicチップを備えた半導体装置の構造 |
KR10-2004-7000090A KR100467946B1 (ko) | 1997-01-24 | 1998-01-22 | 반도체 칩의 제조방법 |
KR10-1998-0707403A KR100522223B1 (ko) | 1997-01-24 | 1998-01-22 | 반도체장치및그제조방법 |
EP98900725A EP0890989A4 (en) | 1997-01-24 | 1998-01-22 | SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING THE DEVICE |
US09/155,134 US6133637A (en) | 1997-01-24 | 1998-01-22 | Semiconductor device having a plurality of semiconductor chips |
PCT/JP1998/000281 WO1998033217A1 (en) | 1997-01-24 | 1998-01-22 | Semiconductor device and method for manufacturing thereof |
US09/612,480 US6458609B1 (en) | 1997-01-24 | 2000-07-07 | Semiconductor device and method for manufacturing thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14509597A JP3543253B2 (ja) | 1997-06-03 | 1997-06-03 | 複数のicチップを備えた半導体装置の構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10335576A JPH10335576A (ja) | 1998-12-18 |
JP3543253B2 true JP3543253B2 (ja) | 2004-07-14 |
Family
ID=15377266
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14509597A Expired - Fee Related JP3543253B2 (ja) | 1997-01-24 | 1997-06-03 | 複数のicチップを備えた半導体装置の構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3543253B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8981574B2 (en) | 2012-12-20 | 2015-03-17 | Samsung Electronics Co., Ltd. | Semiconductor package |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3413120B2 (ja) | 1999-02-23 | 2003-06-03 | ローム株式会社 | チップ・オン・チップ構造の半導体装置 |
TWI414580B (zh) * | 2006-10-31 | 2013-11-11 | Sumitomo Bakelite Co | 黏著帶及使用該黏著帶而成之半導體裝置 |
WO2012107972A1 (ja) | 2011-02-10 | 2012-08-16 | パナソニック株式会社 | 半導体装置 |
-
1997
- 1997-06-03 JP JP14509597A patent/JP3543253B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8981574B2 (en) | 2012-12-20 | 2015-03-17 | Samsung Electronics Co., Ltd. | Semiconductor package |
US9633973B2 (en) | 2012-12-20 | 2017-04-25 | Samsung Electronics Co., Ltd. | Semiconductor package |
Also Published As
Publication number | Publication date |
---|---|
JPH10335576A (ja) | 1998-12-18 |
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