JP2602834B2 - 半導体装置 - Google Patents
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- Microelectronics & Electronic Packaging (AREA)
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置に係り、特に、そのパッケージ
構造に関するものである。
構造に関するものである。
従来から、半導体装置の一例として、第５図および第
６図に示すようなものが知られている。この半導体装置
30はピン・グリッド・アレイ（PGA）といわれるパッケ
ージタイプのものであって、セラミックやガラス・エポ
キシ樹脂などからなるパッケージ本体31の内部に半導体
素子32が搭載され、金属などからなる蓋体33によって密
封封止された構造となっている。そして、このパッケー
ジ本体31の裏面には複数の入出力用ピン端子34,…が互
いに離間して配設され、これらの内端部およびこれと対
応する半導体素子32の端子電極のそれぞれとは、ボンデ
ィング・ワイヤ35,…を介して電子的、かつ機械的に接
続されている。また、各ピン端子34の外端部は、パッケ
ージ本体31を貫通して外部に突出させられている。
６図に示すようなものが知られている。この半導体装置
30はピン・グリッド・アレイ（PGA）といわれるパッケ
ージタイプのものであって、セラミックやガラス・エポ
キシ樹脂などからなるパッケージ本体31の内部に半導体
素子32が搭載され、金属などからなる蓋体33によって密
封封止された構造となっている。そして、このパッケー
ジ本体31の裏面には複数の入出力用ピン端子34,…が互
いに離間して配設され、これらの内端部およびこれと対
応する半導体素子32の端子電極のそれぞれとは、ボンデ
ィング・ワイヤ35,…を介して電子的、かつ機械的に接
続されている。また、各ピン端子34の外端部は、パッケ
ージ本体31を貫通して外部に突出させられている。
そして、このPGAタイプの半導体装置30は、リード端
子34,…の外端部がスルーホール（図示していない）に
挿入されて半田付けされることによってプリント配線基
板36上に実装される。
子34,…の外端部がスルーホール（図示していない）に
挿入されて半田付けされることによってプリント配線基
板36上に実装される。
また、このような半導体装置の他の例として、第７図
および第８図に示すようなフラット・パッケージ（EP）
といわれるタイプの半導体装置40がある。この半導体装
置40はリードフレーム（図示していない）を使用して製
作されたものであって、半導体素子41が搭載されたダイ
パッド42と、これの周囲に配設された複数の入出力用リ
ード端子43,…とを備えている。そして、半導体素子41
の各端子電極と各リード端子43の内端部とは互いにボン
ディング・ワイヤ44によって接続され、エポキシ樹脂な
どからなるモールド本体45によって密封封止されてい
る。なお、このモールド本体45の側面45aからは並列配
置されたリード端子43,…それぞれの外端部が突出させ
られており、これらの外端部は一旦下向きに屈曲された
うえで横向きに屈曲形成されている。
および第８図に示すようなフラット・パッケージ（EP）
といわれるタイプの半導体装置40がある。この半導体装
置40はリードフレーム（図示していない）を使用して製
作されたものであって、半導体素子41が搭載されたダイ
パッド42と、これの周囲に配設された複数の入出力用リ
ード端子43,…とを備えている。そして、半導体素子41
の各端子電極と各リード端子43の内端部とは互いにボン
ディング・ワイヤ44によって接続され、エポキシ樹脂な
どからなるモールド本体45によって密封封止されてい
る。なお、このモールド本体45の側面45aからは並列配
置されたリード端子43,…それぞれの外端部が突出させ
られており、これらの外端部は一旦下向きに屈曲された
うえで横向きに屈曲形成されている。
そして、このEPタイプの半導体装置40は、そのリード
端子43,…の外端部がプリント配線基板46上の配線パタ
ーン（図示していない）に半田付けされることによって
基板46の表面に実装される。
端子43,…の外端部がプリント配線基板46上の配線パタ
ーン（図示していない）に半田付けされることによって
基板46の表面に実装される。
ところで、前記PGAタイプの半導体装置30において
は、そのピン端子34,…がパッケージ本体31の裏面上で
互いに離間して平面配置されているので、搭載される半
導体素子32の端子電極数の増加に対応してピン端子34,
…の本数が増加しても、パッケージ本体31の平面的な外
形サイズが極端に大きくなることはない。そのため、こ
のタイプの半導体装置30は、他のタイプのものよりも、
その外形サイズを小型化できるという利点がある。
は、そのピン端子34,…がパッケージ本体31の裏面上で
互いに離間して平面配置されているので、搭載される半
導体素子32の端子電極数の増加に対応してピン端子34,
…の本数が増加しても、パッケージ本体31の平面的な外
形サイズが極端に大きくなることはない。そのため、こ
のタイプの半導体装置30は、他のタイプのものよりも、
その外形サイズを小型化できるという利点がある。
しかし、この半導体装置30をプリント配線基板36に実
装する場合には、基板36の表面に実装された半導体装置
30のピン端子34,…外端部が、基板36のスルーホールを
通過してその裏面側にまで突出してしまうため、基板36
の裏面を利用することができず、実装密度が低下すると
いう問題点があった。
装する場合には、基板36の表面に実装された半導体装置
30のピン端子34,…外端部が、基板36のスルーホールを
通過してその裏面側にまで突出してしまうため、基板36
の裏面を利用することができず、実装密度が低下すると
いう問題点があった。
一方、前記FPタイプの半導体装置40においては、その
リード端子43,…の外端部をプリント配線基板46上の配
線パターンに半田付けによって基板46表面に平面付けで
実装するので、基板36の表面ばかりでなく、その裏面に
も半導体装置40を実装することができる。ところが、こ
のように基板46の表裏両面に実装することができる利点
がある反面、この半導体装置40においてはリード端子4
3,…がモールド本体45の側面45aから突出しているた
め、これらのリード端子43,…の本数が増加すればする
ほど、その平面的な外形サイズが大型化してしまうとい
う問題点があった。
リード端子43,…の外端部をプリント配線基板46上の配
線パターンに半田付けによって基板46表面に平面付けで
実装するので、基板36の表面ばかりでなく、その裏面に
も半導体装置40を実装することができる。ところが、こ
のように基板46の表裏両面に実装することができる利点
がある反面、この半導体装置40においてはリード端子4
3,…がモールド本体45の側面45aから突出しているた
め、これらのリード端子43,…の本数が増加すればする
ほど、その平面的な外形サイズが大型化してしまうとい
う問題点があった。
この発明は、このような従来例における問題点を解決
するためになされたものであって、外形サイズの小型化
を図るとともに、基板の表裏両面に実装することができ
る半導体装置の提供を目的としている。
するためになされたものであって、外形サイズの小型化
を図るとともに、基板の表裏両面に実装することができ
る半導体装置の提供を目的としている。
この発明に係る半導体装置は、半導体素子と、一面上
に外部基板の配線パターンに接続するための複数の外部
電極が互いに離間して平面配置されるとともに、これら
の外部電極と半導体素子の端子電極とを互いに接続する
配線リードを有するフィルムと、少なくとも半導体素子
およびフィルムの少なくとも一部を覆う封止本体とを備
えた半導体装置において、外部電極は、円形で、かつ、
その上部に露出面を形成し、外部基板の配線パターンに
露出面を球状の接合部材を介して接合できるようにした
ことを特徴とするものである。
に外部基板の配線パターンに接続するための複数の外部
電極が互いに離間して平面配置されるとともに、これら
の外部電極と半導体素子の端子電極とを互いに接続する
配線リードを有するフィルムと、少なくとも半導体素子
およびフィルムの少なくとも一部を覆う封止本体とを備
えた半導体装置において、外部電極は、円形で、かつ、
その上部に露出面を形成し、外部基板の配線パターンに
露出面を球状の接合部材を介して接合できるようにした
ことを特徴とするものである。
上記構成によれば、外部基板の配線パターンに接続す
るための外部電極をフィルムの一面上に互いに離間して
平面配置しているので、このフィルムに搭載される半導
体素子の端子電極数増加に伴って外部電極の個数が増加
しても、半導体装置の平面的な外形サイズが大型化する
ことはない。また、外部電極が円形で、かつ、その上部
に露出面を形成しているので、外部基板の配線パターン
に接合部材を介して接合した際に、矩形の電極を用いた
接合の場合に発生するコーナー部での応力集中がなく、
優れた接合の信頼性が得られる。さらに、外部電極が外
部基板の配線パターンに接続されることにより、半導体
装置を外部基板表面に対して平面付けで実装でき、外部
基板の表裏両面に実装することができる。
るための外部電極をフィルムの一面上に互いに離間して
平面配置しているので、このフィルムに搭載される半導
体素子の端子電極数増加に伴って外部電極の個数が増加
しても、半導体装置の平面的な外形サイズが大型化する
ことはない。また、外部電極が円形で、かつ、その上部
に露出面を形成しているので、外部基板の配線パターン
に接合部材を介して接合した際に、矩形の電極を用いた
接合の場合に発生するコーナー部での応力集中がなく、
優れた接合の信頼性が得られる。さらに、外部電極が外
部基板の配線パターンに接続されることにより、半導体
装置を外部基板表面に対して平面付けで実装でき、外部
基板の表裏両面に実装することができる。
以下、この発明の実施例を図面に基づいて説明する。
第１図は本発明の一実施例に係る半導体装置をその裏
面側から見た一部切欠斜視図であり、第２図は第１図の
II−II線に沿う断面図である。これらの図における符号
10は半導体装置であって、この半導体装置10は、半導体
素子11と、この半導体素子11が搭載されるフィルム12
と、少なくとも半導体素子11およびフィルム12の一部を
覆う封止本体13とを備えている。
面側から見た一部切欠斜視図であり、第２図は第１図の
II−II線に沿う断面図である。これらの図における符号
10は半導体装置であって、この半導体装置10は、半導体
素子11と、この半導体素子11が搭載されるフィルム12
と、少なくとも半導体素子11およびフィルム12の一部を
覆う封止本体13とを備えている。
半導体素子11には複数の端子電極（図示していない）
が配設され、各端子電極上には金などからなるバンプ14
が電解メッキ法などによってそれぞれ形成されている。
が配設され、各端子電極上には金などからなるバンプ14
が電解メッキ法などによってそれぞれ形成されている。
フィルム12は、その外形がほぼ矩形状に形成されたポ
リイミドやガラス・エポキシ樹脂などからなるものであ
って、その中央位置には半導体素子11が配置される。中
空部12aが形成されている。そして、このフィルム12の
一面（図では、裏面）には銅などからなる所定数の配線
リード15,…が被着形成されており、互いに離間して平
面配置された配線リード15,…それぞれの外端部15a上に
は円形断面を有する外部電極16が一体的に形成されてい
る。なお、ここで、外部電極16の断面形状を円形とした
のは、円形以外では外部電極の角部に応力が集中し、接
合の信頼性を損なうことが起きるからである。また、各
配線リード15の内端部15bは前記中空部12aの内縁から内
方に突出させられ、各内端部15bと前記半導体素子11の
各端子電極とはバンプ14を介しての熱圧着などによって
互いに接続されている。
リイミドやガラス・エポキシ樹脂などからなるものであ
って、その中央位置には半導体素子11が配置される。中
空部12aが形成されている。そして、このフィルム12の
一面（図では、裏面）には銅などからなる所定数の配線
リード15,…が被着形成されており、互いに離間して平
面配置された配線リード15,…それぞれの外端部15a上に
は円形断面を有する外部電極16が一体的に形成されてい
る。なお、ここで、外部電極16の断面形状を円形とした
のは、円形以外では外部電極の角部に応力が集中し、接
合の信頼性を損なうことが起きるからである。また、各
配線リード15の内端部15bは前記中空部12aの内縁から内
方に突出させられ、各内端部15bと前記半導体素子11の
各端子電極とはバンプ14を介しての熱圧着などによって
互いに接続されている。
このことにより、フィルム12上に搭載された半導体素
子11の各端子電極とフィルム12に形成された外部電極1
6,…のそれぞれとは、フィルム12の裏面に形成された配
線リード15,…を介して電気的に接続されたことにな
る。
子11の各端子電極とフィルム12に形成された外部電極1
6,…のそれぞれとは、フィルム12の裏面に形成された配
線リード15,…を介して電気的に接続されたことにな
る。
そして、フィルム12裏面に配設された外部電極16,…
の周囲には、配線リード15,…を覆って保護する所定厚
みのソルダレジスト層17が高分子樹脂材料などによって
形成されており、外部電極16,…のそれぞれの上部はソ
ルダレジスト層17から露出している。また、半導体素子
11とフィルム12の中空部12aの周囲とは、エポキシ樹脂
などからなる封止本体13によって密封封止され、外部環
境の影響による損傷から保護されている。なお、この封
止本体13による密封封止範囲については、第２図に示す
上記範囲に限定されるものではなく、例えば、他の実施
例として示す第３図のように、フィルム12の表面側を全
面的に覆うとともに、その裏面側に形成されたソルダレ
ジスト層17をも全面的に覆うように形成してもよい。
の周囲には、配線リード15,…を覆って保護する所定厚
みのソルダレジスト層17が高分子樹脂材料などによって
形成されており、外部電極16,…のそれぞれの上部はソ
ルダレジスト層17から露出している。また、半導体素子
11とフィルム12の中空部12aの周囲とは、エポキシ樹脂
などからなる封止本体13によって密封封止され、外部環
境の影響による損傷から保護されている。なお、この封
止本体13による密封封止範囲については、第２図に示す
上記範囲に限定されるものではなく、例えば、他の実施
例として示す第３図のように、フィルム12の表面側を全
面的に覆うとともに、その裏面側に形成されたソルダレ
ジスト層17をも全面的に覆うように形成してもよい。
ところで、上記構成の半導体装置10は、つぎのように
して製作される。
して製作される。
まず、半導体装置１個に対応する一単位長さごとに前
記中空部12aが形成された長尺状のフィルムキャリア
（図示していない）を用意し、このフィルムキャリアの
一面、例えば、裏面全面に接着剤を介して銅箔を被着す
る。そして、この銅箔の不要部分をエッチングで除去す
ることによって所定数ごとの配線リード15,…を形成
し、これらの外端部15a,…上に外部電極16,…をそれぞ
れ形成する。つぎに、配線リード15,…の内端部15b,…
と半導体素子11の端子電極とを接続し、これらの周囲を
トランスファモールド法などで形成される封止本体13に
よって覆い、密封封止する。そののち、長尺状のフィル
ムキャリア上で並列し、連続体として製作された半導体
装置を１個ずつフィルムキャリアから打ち抜くことによ
って、それぞれ単体の半導体装置10とする。
記中空部12aが形成された長尺状のフィルムキャリア
（図示していない）を用意し、このフィルムキャリアの
一面、例えば、裏面全面に接着剤を介して銅箔を被着す
る。そして、この銅箔の不要部分をエッチングで除去す
ることによって所定数ごとの配線リード15,…を形成
し、これらの外端部15a,…上に外部電極16,…をそれぞ
れ形成する。つぎに、配線リード15,…の内端部15b,…
と半導体素子11の端子電極とを接続し、これらの周囲を
トランスファモールド法などで形成される封止本体13に
よって覆い、密封封止する。そののち、長尺状のフィル
ムキャリア上で並列し、連続体として製作された半導体
装置を１個ずつフィルムキャリアから打ち抜くことによ
って、それぞれ単体の半導体装置10とする。
このように、本発明の半導体装置は一旦連続体として
製作されたうえで分離されるので量産性の向上を図るこ
とができるばかりでなく、例えば、第４図に示すよう
に、フィルム12上に複数（図では、２つ）の半導体素子
11,…が搭載された半導体装置10を製作することも容易
にできる。なお、このような場合における半導体素子1
1,…間の相互接続配線については、フィルム12に形成さ
れた配線リード15,…によって行うことができることは
いうまでもない。
製作されたうえで分離されるので量産性の向上を図るこ
とができるばかりでなく、例えば、第４図に示すよう
に、フィルム12上に複数（図では、２つ）の半導体素子
11,…が搭載された半導体装置10を製作することも容易
にできる。なお、このような場合における半導体素子1
1,…間の相互接続配線については、フィルム12に形成さ
れた配線リード15,…によって行うことができることは
いうまでもない。
なお、以上の説明においては、ポリイミドやガラス・
エポキシ樹脂などからなるフィルム12に配線リード15,
…を形成するものとして説明しているが、このフィルム
12はセラミックなどよりも価格が安く、しかも、微細な
パターンを形成することができる。したがって、従来例
よりも配線密度が高い半導体装置10をより低価格で構成
することができるという利点がある。
エポキシ樹脂などからなるフィルム12に配線リード15,
…を形成するものとして説明しているが、このフィルム
12はセラミックなどよりも価格が安く、しかも、微細な
パターンを形成することができる。したがって、従来例
よりも配線密度が高い半導体装置10をより低価格で構成
することができるという利点がある。
つぎに、この半導体装置10の基板実装につき、第２図
に基づいて説明する。
に基づいて説明する。
図における符号20は半導体装置10が実装される外部基
板としてのプリント配線基板であって、その表面には図
示していない配線パターンが形成されている。そして、
これらの配線パターンの所定個所には予め半田などから
なる接合部材としてのバンプ21,…がスクリーン印刷法
によって形成され、それぞれ加熱処理によって球状化さ
れている。したがって、半導体装置10をプリント配線基
板20上に載置し、バンプ21,…を介してそれぞれ対応す
る半導体装置10の外部電極16,…と配線パターとを結合
することによって実装される。なお、上記のバンプ21,
…は半導体装置10の外部電極16,…に形成されていても
よく、また、半導体装置10およびプリント配線基板20の
双方に形成されていてもよいことはいうまでもない。
板としてのプリント配線基板であって、その表面には図
示していない配線パターンが形成されている。そして、
これらの配線パターンの所定個所には予め半田などから
なる接合部材としてのバンプ21,…がスクリーン印刷法
によって形成され、それぞれ加熱処理によって球状化さ
れている。したがって、半導体装置10をプリント配線基
板20上に載置し、バンプ21,…を介してそれぞれ対応す
る半導体装置10の外部電極16,…と配線パターとを結合
することによって実装される。なお、上記のバンプ21,
…は半導体装置10の外部電極16,…に形成されていても
よく、また、半導体装置10およびプリント配線基板20の
双方に形成されていてもよいことはいうまでもない。
以上説明したように、この発明の半導体装置は、半導
体素子の端子電極と接続される配線リードを有するフィ
ルムを備え、しかも、このフィルムの一面側、すなわ
ち、裏面側には配線リードを介して前記端子電極とそれ
ぞれ接続された外部電極が互いに離間して平面配置され
ている。したがって、この半導体装置においては、半導
体素子の端子電極数増加に伴って外部電極の数量が増加
することになっても、従来のFPタイプ半導体装置のよう
に、平面的な外形サイズが大きくなることがなく、その
外形サイズの小型化を図ることができる。
体素子の端子電極と接続される配線リードを有するフィ
ルムを備え、しかも、このフィルムの一面側、すなわ
ち、裏面側には配線リードを介して前記端子電極とそれ
ぞれ接続された外部電極が互いに離間して平面配置され
ている。したがって、この半導体装置においては、半導
体素子の端子電極数増加に伴って外部電極の数量が増加
することになっても、従来のFPタイプ半導体装置のよう
に、平面的な外形サイズが大きくなることがなく、その
外形サイズの小型化を図ることができる。
しかも、この半導体装置の実装にあたっては、その外
部電極が円形で、かつ、その上部に露出面を形成してい
るので、外部基板の配線パターンに接合部材を介して接
合した際に、応力集中が抑えられ、接合の信頼性を向上
させることができる、また、外部電極が一面上に平面配
置されているので、これらを外部基板上の配線パターン
に接続することによって基板表面に平面付けで実装する
ことができる。そのため、従来のPGAタイプ半導体装置
のように、ピン端子が基板の裏面側にまで突出すること
がなく、半導体装置を基板の表裏両面に実装することが
できるので、基板のスペースを有効に利用して実装密度
を大幅に高めることができる。
部電極が円形で、かつ、その上部に露出面を形成してい
るので、外部基板の配線パターンに接合部材を介して接
合した際に、応力集中が抑えられ、接合の信頼性を向上
させることができる、また、外部電極が一面上に平面配
置されているので、これらを外部基板上の配線パターン
に接続することによって基板表面に平面付けで実装する
ことができる。そのため、従来のPGAタイプ半導体装置
のように、ピン端子が基板の裏面側にまで突出すること
がなく、半導体装置を基板の表裏両面に実装することが
できるので、基板のスペースを有効に利用して実装密度
を大幅に高めることができる。
第１図ないし第４図は本発明の実施例に係り、第１図は
本発明の一実施例に係る半導体装置をその裏面側から見
た一部切欠斜視図、第２図は第１図のII−II線に沿う断
面図であり、第３図および第４図はそれぞれ半導体装置
の他の実施例を示す断面図である。 また、第５図ないし第８図は従来例を示し、第５図はPG
Aタイプ半導体装置の上面側斜視図、第６図は第５図のV
I−VI線に沿う断面図であり、第７図はFPタイプ半導体
装置の上面側斜視図、第８図は第７図のVIII−VIII線に
沿う断面図である。 10……半導体装置、 11……半導体素子、 12……フィルム、 13……封止本体、 15……配線リード、 16……外部電極。
本発明の一実施例に係る半導体装置をその裏面側から見
た一部切欠斜視図、第２図は第１図のII−II線に沿う断
面図であり、第３図および第４図はそれぞれ半導体装置
の他の実施例を示す断面図である。 また、第５図ないし第８図は従来例を示し、第５図はPG
Aタイプ半導体装置の上面側斜視図、第６図は第５図のV
I−VI線に沿う断面図であり、第７図はFPタイプ半導体
装置の上面側斜視図、第８図は第７図のVIII−VIII線に
沿う断面図である。 10……半導体装置、 11……半導体素子、 12……フィルム、 13……封止本体、 15……配線リード、 16……外部電極。
Claims (1)
- 【請求項１】半導体素子と、一面上に外部基板の配線パ
ターンに接続するための複数の外部電極が互いに離間し
て平面配置されるとともに、これらの外部電極と前記半
導体素子の端子電極とを互いに接続する配線リードを有
するフィルムと、少なくとも前記半導体素子およびフィ
ルムの少なくとも一部を覆う封止本体とを備えた半導体
装置において、前記外部電極は、円形で、かつ、その上
部に露出面を形成し、前記外部基板の配線パターンに前
記露出面を球状の接合部材を介して接合できるようにし
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144393A JP2602834B2 (ja) | 1987-06-09 | 1987-06-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144393A JP2602834B2 (ja) | 1987-06-09 | 1987-06-09 | 半導体装置 |
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Family
ID=15361106
Family Applications (1)
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| JP62144393A Expired - Fee Related JP2602834B2 (ja) | 1987-06-09 | 1987-06-09 | 半導体装置 |
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| JP (1) | JP2602834B2 (ja) |
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-
1987
- 1987-06-09 JP JP62144393A patent/JP2602834B2/ja not_active Expired - Fee Related
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| JPS63307762A (ja) | 1988-12-15 |
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