JP3014344B2 - カラムリードを有する半導体チップパッケージ及びその製造方法 - Google Patents
カラムリードを有する半導体チップパッケージ及びその製造方法Info
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Description
【0001】
【発明の属する技術分野】本発明は、チップスケールパ
ッケージ及びその製造方法に関し、より詳細には、チッ
プのボンディングパッドと各々電気的に連結され、パッ
ケージ胴体から突出したカラムリードを有する半導体チ
ップパッケージ及びその製造方法に関する。
ッケージ及びその製造方法に関し、より詳細には、チッ
プのボンディングパッドと各々電気的に連結され、パッ
ケージ胴体から突出したカラムリードを有する半導体チ
ップパッケージ及びその製造方法に関する。
【0002】
【従来の技術】電子及び電気機器の小型化にともなっ
て、これらに実装される半導体チップパッケージのサイ
ズも減少している。そこで、このような要求を満足させ
るため、種々のパッケージング技術が開発されている。
例えば、COB(Chip on Board)やフリップチップ技術
は、チップだけを印刷回路基板に直接実装する方式であ
る。
て、これらに実装される半導体チップパッケージのサイ
ズも減少している。そこで、このような要求を満足させ
るため、種々のパッケージング技術が開発されている。
例えば、COB(Chip on Board)やフリップチップ技術
は、チップだけを印刷回路基板に直接実装する方式であ
る。
【0003】しかしながら、これらの技術では、チップ
がバーンインテストのような信頼性テストを経ることな
く印刷回路基板に実装されるので、得られる半導体素子
が不良なチップを有する場合、リペアするか、良好なチ
ップに交換することが不可能という欠点を有する。
がバーンインテストのような信頼性テストを経ることな
く印刷回路基板に実装されるので、得られる半導体素子
が不良なチップを有する場合、リペアするか、良好なチ
ップに交換することが不可能という欠点を有する。
【0004】従って、チップとほぼ同一のサイズを有し
ながらもパッケージの信頼性を保障することができるパ
ッケージの開発が要望されている。このため、最近、チ
ップスケールパッケージ(CSP)が開発されている。
チップスケールパッケージは、ベアチップほど小さいサ
イズを有するにもかかわらず、最終使用者にノーウング
ッドダイとして供給されるとともに、従来の表面実装技
術を用いて印刷回路基板に実装されるので、電子機器の
小型化及び多機能化に対する要求を充足させることがで
きる。
ながらもパッケージの信頼性を保障することができるパ
ッケージの開発が要望されている。このため、最近、チ
ップスケールパッケージ(CSP)が開発されている。
チップスケールパッケージは、ベアチップほど小さいサ
イズを有するにもかかわらず、最終使用者にノーウング
ッドダイとして供給されるとともに、従来の表面実装技
術を用いて印刷回路基板に実装されるので、電子機器の
小型化及び多機能化に対する要求を充足させることがで
きる。
【0005】
【発明が解決しようとする課題】しかし、前記CSPを
製造する場合は、通常のプラスチックパッケージを製造
する装備を用いて製造できないため、別途新規装備の購
入を必要とし、且つ、通常のプラスチックパッケージの
製造に用いられるリードフレームストリップを用いて製
造できないため、個別にCSPが生産されることにな
り、パッケージの製造費用の上昇を引き起こす。
製造する場合は、通常のプラスチックパッケージを製造
する装備を用いて製造できないため、別途新規装備の購
入を必要とし、且つ、通常のプラスチックパッケージの
製造に用いられるリードフレームストリップを用いて製
造できないため、個別にCSPが生産されることにな
り、パッケージの製造費用の上昇を引き起こす。
【0006】従って、本発明の目的は、改善された信頼
性を有するチップスケールパッケージ及びその製造方法
を提供することにある。
性を有するチップスケールパッケージ及びその製造方法
を提供することにある。
【0007】本発明の他の目的は、製造費用を節減する
ことができるとともに、パッケージの信頼性を向上させ
ることができるチップスケールパッケージ及びその製造
方法を提供することにある。
ことができるとともに、パッケージの信頼性を向上させ
ることができるチップスケールパッケージ及びその製造
方法を提供することにある。
【0008】
【0009】
【0010】
【0011】
【0012】
【0013】
【0014】
【課題を解決するための手段】請求項1記載の第1の発
明は、(a)下面にポリイミド膜が形成されたカラムリ
ード素材を準備する段階と、(b)前記カラムリード素
材をエッチングすることにより、ポリイミド膜の上面
に、ダイパッドと前記ダイパッドから離隔された複数の
カラムリードを形成する段階と、(c)前記カラムリー
ドの上面、前記ダイパッドの上面及び前記ポリイミド膜
の上面に、金属膜を形成する段階と、(d)前記ダイパ
ッド上面の金属膜に、ボンディングパッドが設けられて
いないチップの下面を接着する段階と、(e)前記チッ
プのボンディングパッドと前記カラムリード上面の金属
膜とを、各々電気的に連結する段階と、(f)前記チッ
プ、前記ダイパッド、前記カラムリード、前記電気的連
結部及び前記ポリイミド膜の上面を成形樹脂で封止する
ことによりパッケージ胴体を形成する段階と、(g)前
記ポリイミド膜及びこのポリイミド膜上面の金属膜を除
去することにより、前記パッケージ胴体から突出したダ
イパッド及び複数のカラムリードを有するパッケージを
形成する段階とを含む複数のカラムリードを有すること
を要旨とする。従って、改善された信頼性を有して、製
造費用を節減することができるとともに、パッケージの
信頼性を向上させることができる。
明は、(a)下面にポリイミド膜が形成されたカラムリ
ード素材を準備する段階と、(b)前記カラムリード素
材をエッチングすることにより、ポリイミド膜の上面
に、ダイパッドと前記ダイパッドから離隔された複数の
カラムリードを形成する段階と、(c)前記カラムリー
ドの上面、前記ダイパッドの上面及び前記ポリイミド膜
の上面に、金属膜を形成する段階と、(d)前記ダイパ
ッド上面の金属膜に、ボンディングパッドが設けられて
いないチップの下面を接着する段階と、(e)前記チッ
プのボンディングパッドと前記カラムリード上面の金属
膜とを、各々電気的に連結する段階と、(f)前記チッ
プ、前記ダイパッド、前記カラムリード、前記電気的連
結部及び前記ポリイミド膜の上面を成形樹脂で封止する
ことによりパッケージ胴体を形成する段階と、(g)前
記ポリイミド膜及びこのポリイミド膜上面の金属膜を除
去することにより、前記パッケージ胴体から突出したダ
イパッド及び複数のカラムリードを有するパッケージを
形成する段階とを含む複数のカラムリードを有すること
を要旨とする。従って、改善された信頼性を有して、製
造費用を節減することができるとともに、パッケージの
信頼性を向上させることができる。
【0015】請求項2記載の第2の発明は、前記段階
(a)が、(a−1)カラムリード素材を準備する段階
と、(a−2)カラムリード素材の下面に液状のポリイ
ミドを塗布する段階と、(a−3)前記ポリイミドを硬
化することにより、前記カラムリード素材の下面にポリ
イミド膜を形成する段階とを含むことを特徴とする請求
項7記載の複数のカラムリードを有することを要旨とす
る。
(a)が、(a−1)カラムリード素材を準備する段階
と、(a−2)カラムリード素材の下面に液状のポリイ
ミドを塗布する段階と、(a−3)前記ポリイミドを硬
化することにより、前記カラムリード素材の下面にポリ
イミド膜を形成する段階とを含むことを特徴とする請求
項7記載の複数のカラムリードを有することを要旨とす
る。
【0016】請求項3記載の第3の発明は、前記段階
(d)が、(d−1)前記ダイパッド上面の金属膜に接
着剤を塗布する段階と、(d−2)前記接着剤が塗布さ
れたダイパッドの上面に、ボンディングパッドが設けら
れていない半導体チップの下面を接着する段階とを含む
ことを要旨とする。
(d)が、(d−1)前記ダイパッド上面の金属膜に接
着剤を塗布する段階と、(d−2)前記接着剤が塗布さ
れたダイパッドの上面に、ボンディングパッドが設けら
れていない半導体チップの下面を接着する段階とを含む
ことを要旨とする。
【0017】請求項4記載の第4の発明は、(a)ダイ
パッドと、(b)前記ダイパッドの両側に形成され、各
々複数のインデックスホール及び複数の貫通孔を有する
一対のサイドレールと、(c)前記ダイパッドを前記サ
イドレールに結合させるタイバーと、(d)対向する壁
面の中間部分に水平方向に溝が形成された接続用カラム
リードと、前記接続用カラムリードの両端部側に配置さ
れ、対向する壁面の中間部分に水平方向に溝が形成さ
れ、前記サイドレールの対応する貫通孔に機械的に結合
される突起を有する結合用カラムリードと、前記接続用
及び結合用カラムリードの溝と接触し、当該接続用及び
結合用カラムリードを相互に結合させるバンドを有する
一対のカラムリード群と、(e)前記一対のカラムリー
ド群の外側に形成され、前記サイドレールと一体に形成
されたダムバーとを含むことを要旨とする。従って、改
善された信頼性を有して、製造費用を節減することがで
きるとともに、パッケージの信頼性を向上させることが
できる。
パッドと、(b)前記ダイパッドの両側に形成され、各
々複数のインデックスホール及び複数の貫通孔を有する
一対のサイドレールと、(c)前記ダイパッドを前記サ
イドレールに結合させるタイバーと、(d)対向する壁
面の中間部分に水平方向に溝が形成された接続用カラム
リードと、前記接続用カラムリードの両端部側に配置さ
れ、対向する壁面の中間部分に水平方向に溝が形成さ
れ、前記サイドレールの対応する貫通孔に機械的に結合
される突起を有する結合用カラムリードと、前記接続用
及び結合用カラムリードの溝と接触し、当該接続用及び
結合用カラムリードを相互に結合させるバンドを有する
一対のカラムリード群と、(e)前記一対のカラムリー
ド群の外側に形成され、前記サイドレールと一体に形成
されたダムバーとを含むことを要旨とする。従って、改
善された信頼性を有して、製造費用を節減することがで
きるとともに、パッケージの信頼性を向上させることが
できる。
【0018】請求項5記載の第5の発明は、前記一対の
カラムリード群は、前記結合用カラムリードの突起が前
記サイドレールの貫通孔に挿入されリベット留めされる
ことにより、前記サイドレールに固定されることを要旨
とする。
カラムリード群は、前記結合用カラムリードの突起が前
記サイドレールの貫通孔に挿入されリベット留めされる
ことにより、前記サイドレールに固定されることを要旨
とする。
【0019】請求項6記載の第6の発明は、前記結合用
及び接続用カラムリードの溝の高さは、前記バンドの幅
と同一であることを要旨とする。
及び接続用カラムリードの溝の高さは、前記バンドの幅
と同一であることを要旨とする。
【0020】請求項7記載の第7の発明は、(a)上面
に複数のボンディングパッドが設けられたチップと、
(b)前記チップの下面と接着されるダイパッドと、
(c)前記ダイパッドの両側に形成され、対向する壁面
の中間部分に水平方向に形成された溝を有する複数の接
続用カラムリードと、(d)前記接続用カラムリードの
前記溝に接触し、前記接続用カラムリードをお互いに結
合させるバンドと、(e)前記ボンディングパッドと前
記接続用カラムリードとを各々電気的に連結する手段
と、(f)前記チップ、前記ダイパッド、前記接続用カ
ラムリード、バンド及び電気的連結手段を成形樹脂で封
止することにより形成されたパッケージ胴体とを含み、
前記接続用カラムリードの下部が、前記パッケージ胴体
から突出することを要旨とする。従って、改善された信
頼性を有して、製造費用を節減することができるととも
に、パッケージの信頼性を向上させることができる。
に複数のボンディングパッドが設けられたチップと、
(b)前記チップの下面と接着されるダイパッドと、
(c)前記ダイパッドの両側に形成され、対向する壁面
の中間部分に水平方向に形成された溝を有する複数の接
続用カラムリードと、(d)前記接続用カラムリードの
前記溝に接触し、前記接続用カラムリードをお互いに結
合させるバンドと、(e)前記ボンディングパッドと前
記接続用カラムリードとを各々電気的に連結する手段
と、(f)前記チップ、前記ダイパッド、前記接続用カ
ラムリード、バンド及び電気的連結手段を成形樹脂で封
止することにより形成されたパッケージ胴体とを含み、
前記接続用カラムリードの下部が、前記パッケージ胴体
から突出することを要旨とする。従って、改善された信
頼性を有して、製造費用を節減することができるととも
に、パッケージの信頼性を向上させることができる。
【0021】請求項8記載の第8の発明は、前記ダイパ
ッドが前記チップより小さいことを要旨とする。従っ
て、ダイパッドへのチップの接着に使用される接着剤の
量を低減することができ、接着剤の吸湿量、例えば、パ
ッケージの組立後に行われる信頼性テストによる吸湿量
に起因して生ずるチップとダイパッド間の剥離発生を減
少することができる。
ッドが前記チップより小さいことを要旨とする。従っ
て、ダイパッドへのチップの接着に使用される接着剤の
量を低減することができ、接着剤の吸湿量、例えば、パ
ッケージの組立後に行われる信頼性テストによる吸湿量
に起因して生ずるチップとダイパッド間の剥離発生を減
少することができる。
【0022】請求項9記載の第9の発明は、前記接続用
カラムリードの溝の高さは、前記バンドの厚さと同一で
あることを要旨とする。従って、バンドと接続用カラム
リード間の強い機械的結合が保障される。
カラムリードの溝の高さは、前記バンドの厚さと同一で
あることを要旨とする。従って、バンドと接続用カラム
リード間の強い機械的結合が保障される。
【0023】請求項10記載の第10の発明は、前記接
続用カラムリードの溝が、前記パッケージ胴体内に埋め
込まれることを要旨とする。
続用カラムリードの溝が、前記パッケージ胴体内に埋め
込まれることを要旨とする。
【0024】
【発明の実施の形態】以下、添付の図面を参照して本発
明の好ましい実施の形態についてより詳細に説明する。
明の好ましい実施の形態についてより詳細に説明する。
【0025】なお、本願全般に使用される用語「カラム
リード」は、従来の細長いストリップ形状のリードとは
別に、カラム形状を有するリードを意味するものであっ
て、単にリードの形状を説明するために使用され、本発
明の範囲を限定するものではない。
リード」は、従来の細長いストリップ形状のリードとは
別に、カラム形状を有するリードを意味するものであっ
て、単にリードの形状を説明するために使用され、本発
明の範囲を限定するものではない。
【0026】(第1の実施の形態)図1は、カラムリー
ド素材を示す斜視図であり、図2は、図1のカラムリー
ド素材にポリイミドが塗布された状態を底面からみた斜
視図であり、図3は、カラムリード素材を、カラムリー
ド及びダイパッドが残存するようにエッチングした状態
を示す斜視図である。
ド素材を示す斜視図であり、図2は、図1のカラムリー
ド素材にポリイミドが塗布された状態を底面からみた斜
視図であり、図3は、カラムリード素材を、カラムリー
ド及びダイパッドが残存するようにエッチングした状態
を示す斜視図である。
【0027】図1乃至図3を参照すると、カラムリード
構造を有するパッケージを製造するため、まずカラムリ
ード素材20が準備される。ここで、カラムリード素材
20は、銅又は銅合金等のように導電性のよい金属より
なる。その次に、カラムリード素材20の下部面に、液
状のポリイミドを塗布し、硬化することにより、均一な
厚さを有するポリイミド膜30を形成する。この際、ポ
リイミド膜30の厚さは、カラムリード素材20より薄
い。その理由については、後述する。
構造を有するパッケージを製造するため、まずカラムリ
ード素材20が準備される。ここで、カラムリード素材
20は、銅又は銅合金等のように導電性のよい金属より
なる。その次に、カラムリード素材20の下部面に、液
状のポリイミドを塗布し、硬化することにより、均一な
厚さを有するポリイミド膜30を形成する。この際、ポ
リイミド膜30の厚さは、カラムリード素材20より薄
い。その理由については、後述する。
【0028】次に、カラムリード素材20をエッチング
することにより、カラムリード24及びダイパッド22
を形成する。前記カラムリード24はチップのボンディ
ングパッドと電気的に連結され、ダイパッド22にはチ
ップが取り付けられる。ダイパッド22は、ポリイミド
膜30上面の中心部分に形成され、カラムリード24
は、ダイパッド22から離れた両側に各々4つずつ形成
される。
することにより、カラムリード24及びダイパッド22
を形成する。前記カラムリード24はチップのボンディ
ングパッドと電気的に連結され、ダイパッド22にはチ
ップが取り付けられる。ダイパッド22は、ポリイミド
膜30上面の中心部分に形成され、カラムリード24
は、ダイパッド22から離れた両側に各々4つずつ形成
される。
【0029】図4は、図3のカラムリード素材に金属膜
を形成した状態を示す斜視図であり、図5は、図4のV
−V線に沿って切断した断面図である。
を形成した状態を示す斜視図であり、図5は、図4のV
−V線に沿って切断した断面図である。
【0030】図4及び図5を参照すると、金属膜40
が、カラムリード24の上面、ダイパッドの上面及びポ
リイミド膜30の上面にメッキ法により形成される。前
記金属膜40は、金又はパラジウムよりなるが、これ
は、これらの材料が成形工程後に成形樹脂との分離を容
易にするからである。
が、カラムリード24の上面、ダイパッドの上面及びポ
リイミド膜30の上面にメッキ法により形成される。前
記金属膜40は、金又はパラジウムよりなるが、これ
は、これらの材料が成形工程後に成形樹脂との分離を容
易にするからである。
【0031】図6は、図4のダイパッド上に接着剤が塗
布された状態を示す斜視図であり、図7は、ダイパッド
とチップとが接着される状態を示す斜視図であり、図8
は、カラムリードとチップとが各々電気的に連結された
状態を示す斜視図であり、図9は、図8の構造が成形さ
れた状態を示す斜視図であり、図10は、図9のX−X線
に沿って切断した断面図であり、図11は、図10の構
造からポリイミド膜及び金属膜を除去してパッケージを
製造した状態を示す斜視図であり、図12は、図11の
XII−XII線に沿って切断した断面図である。
布された状態を示す斜視図であり、図7は、ダイパッド
とチップとが接着される状態を示す斜視図であり、図8
は、カラムリードとチップとが各々電気的に連結された
状態を示す斜視図であり、図9は、図8の構造が成形さ
れた状態を示す斜視図であり、図10は、図9のX−X線
に沿って切断した断面図であり、図11は、図10の構
造からポリイミド膜及び金属膜を除去してパッケージを
製造した状態を示す斜視図であり、図12は、図11の
XII−XII線に沿って切断した断面図である。
【0032】図6乃至図12を参照すると、ダイパッド
22の金属膜40上に、銀エポキシ系の接着剤120が
塗布され、この接着剤120を介してチップ110が金
属層40と接着される。チップ110上面に設けられた
ボンディングパッド112が、ボンディングワイヤ13
0のような電気的連結手段によりカラムリード24に各
々電気的に連結される。その後、チップ110、ダイパ
ッド22、カラムリード24、ボンディングワイヤ13
0、ポリイミド膜30及び金属層40が、エポキシ系の
成形樹脂により封止されることにより、パッケージ胴体
140を形成する。
22の金属膜40上に、銀エポキシ系の接着剤120が
塗布され、この接着剤120を介してチップ110が金
属層40と接着される。チップ110上面に設けられた
ボンディングパッド112が、ボンディングワイヤ13
0のような電気的連結手段によりカラムリード24に各
々電気的に連結される。その後、チップ110、ダイパ
ッド22、カラムリード24、ボンディングワイヤ13
0、ポリイミド膜30及び金属層40が、エポキシ系の
成形樹脂により封止されることにより、パッケージ胴体
140を形成する。
【0033】最後に、ポリイミド膜30及びその上に形
成された金属膜40が同時に除去されることにより、パ
ッケージ200が得られる。除去された金属膜40に
は、パッケージ200のカラムリード24及びダイパッ
ド22に対応する溝24a及び22aが形成される。前
記パッケージ200では、パッケージ胴体140からカ
ラムリード及びダイパッドが突出されている。カラムリ
ード及びダイパッドが突出された理由については、後述
する。
成された金属膜40が同時に除去されることにより、パ
ッケージ200が得られる。除去された金属膜40に
は、パッケージ200のカラムリード24及びダイパッ
ド22に対応する溝24a及び22aが形成される。前
記パッケージ200では、パッケージ胴体140からカ
ラムリード及びダイパッドが突出されている。カラムリ
ード及びダイパッドが突出された理由については、後述
する。
【0034】上記したパッケージ製造工程では、次のよ
うな事項が要求される。
うな事項が要求される。
【0035】(1)ポリイミド膜の厚さは、カラムリー
ド素材より薄いことが好ましい。
ド素材より薄いことが好ましい。
【0036】ポリイミド膜を厚く形成するためには、多
量のポリイミドが要求され、且つ硬化時間も増加するの
で、好ましくない。
量のポリイミドが要求され、且つ硬化時間も増加するの
で、好ましくない。
【0037】(2)金属膜の材質は、エポキシ系の成形
樹脂との結合力よりポリイミド膜との結合力が強いもの
が好ましい。これにより、図9及び図10の構造から本
発明によるカラムリードを有する個別パッケージに分離
される際に、金属膜を容易に除去することができる。こ
のため、金属膜は、金又はパラジウムよりなる。
樹脂との結合力よりポリイミド膜との結合力が強いもの
が好ましい。これにより、図9及び図10の構造から本
発明によるカラムリードを有する個別パッケージに分離
される際に、金属膜を容易に除去することができる。こ
のため、金属膜は、金又はパラジウムよりなる。
【0038】(3)カラムリードは、ダイパッドと同一
の厚さを有することが好ましい。
の厚さを有することが好ましい。
【0039】カラムリード素材は1度のエッチング工程
によりエッチングされ、これにより、同一の高さを有す
るカラムリード及びダイパッドが同時に形成される。カ
ラムリード及びダイパッドが相異する厚さを有する場
合、これらを形成するに、2度以上のエッチング工程が
必要になり、これにより製造時間が増加する。
によりエッチングされ、これにより、同一の高さを有す
るカラムリード及びダイパッドが同時に形成される。カ
ラムリード及びダイパッドが相異する厚さを有する場
合、これらを形成するに、2度以上のエッチング工程が
必要になり、これにより製造時間が増加する。
【0040】(4)金属膜の厚さは、カラムリード又は
ダイパッドの厚さの1/2程度が好ましい。
ダイパッドの厚さの1/2程度が好ましい。
【0041】上述した(1)、(2)及び(4)におい
て、本発明によるカラムリード構造を有するパッケージ
に分離される際に、ポリイミド膜と金属膜とが同時に除
去される。金属膜の厚さは、カラムリード及びダイパッ
ドの厚さの1/2であり、ポリイミド膜は、金属膜の厚
さと同一であるか、もっと厚く形成されるので、ポリイ
ミド膜と金属膜が剥離することなく個別パッケージに容
易に分離されることができる。ポリイミド膜が薄過ぎれ
ば、エッチング工程によりカラムリード及びダイパッド
を形成する際、これらを堅固に支持することができな
い。
て、本発明によるカラムリード構造を有するパッケージ
に分離される際に、ポリイミド膜と金属膜とが同時に除
去される。金属膜の厚さは、カラムリード及びダイパッ
ドの厚さの1/2であり、ポリイミド膜は、金属膜の厚
さと同一であるか、もっと厚く形成されるので、ポリイ
ミド膜と金属膜が剥離することなく個別パッケージに容
易に分離されることができる。ポリイミド膜が薄過ぎれ
ば、エッチング工程によりカラムリード及びダイパッド
を形成する際、これらを堅固に支持することができな
い。
【0042】また、金属膜の厚さが、カラムリード及び
ダイパッドの厚さの1/2以下であれば、ポリイミド膜
及び金属膜が除去された後パッケージ胴体から突出する
カラムリード及びダイパッドの高さが低いので、不利で
ある。つまり、カラムリードを有するパッケージが印刷
回路基板のような電子装置に実装され、ソルダリングに
より電気的に連結される際、ソルダが毛細管現象により
隣接した個別カラムリード間、又はカラムリードとダイ
パッド間に広がり、これにより装置の電気的な不良が生
ずる。
ダイパッドの厚さの1/2以下であれば、ポリイミド膜
及び金属膜が除去された後パッケージ胴体から突出する
カラムリード及びダイパッドの高さが低いので、不利で
ある。つまり、カラムリードを有するパッケージが印刷
回路基板のような電子装置に実装され、ソルダリングに
より電気的に連結される際、ソルダが毛細管現象により
隣接した個別カラムリード間、又はカラムリードとダイ
パッド間に広がり、これにより装置の電気的な不良が生
ずる。
【0043】一方、金属膜の厚さが、カラムリード及び
ダイパッドの厚さの1/2以上であれば、ポリイミド膜
及び金属膜が除去された後パッケージ胴体から突出する
カラムリード及びダイパッドの高さが高いので、不利で
ある。つまり、本発明によるカラムリードを有するパッ
ケージが印刷回路基板に実装される際、パッケージを印
刷回路基板に正確に実装しがたい。
ダイパッドの厚さの1/2以上であれば、ポリイミド膜
及び金属膜が除去された後パッケージ胴体から突出する
カラムリード及びダイパッドの高さが高いので、不利で
ある。つまり、本発明によるカラムリードを有するパッ
ケージが印刷回路基板に実装される際、パッケージを印
刷回路基板に正確に実装しがたい。
【0044】図13は、図12のカラムリード及びダイ
パッドがソルダメッキされた状態を底面から見た斜視図
であり、図14は、図13のパッケージが印刷回路基板
に実装される状態を示す斜視図であり、図15は、図1
4のXV−XV線に沿って切断した断面図である。
パッドがソルダメッキされた状態を底面から見た斜視図
であり、図14は、図13のパッケージが印刷回路基板
に実装される状態を示す斜視図であり、図15は、図1
4のXV−XV線に沿って切断した断面図である。
【0045】図13乃至図15を参照すると、パッケー
ジ200では、パッケージ胴体140から突出するカラ
ムリード24及びダイパッド22の下面には、ソルダが
メッキされてソルダ膜150を形成している。印刷回路
基板300は、その中心部に熱放出部321が形成さ
れ、熱放出部321の両側に各々複数個、例えば4つの
ランドパターン324が形成されている。カラムリード
24及びダイパッド22は、各々対応する熱放出部32
1及びランドパターン324上に実装され電気的に連結
される。前記パッケージ200と印刷回路基板300間
の電気的及び機械的連結は、ダイパッド24及びカラム
リード22の下面に形成されたソルダ膜150により行
われる。
ジ200では、パッケージ胴体140から突出するカラ
ムリード24及びダイパッド22の下面には、ソルダが
メッキされてソルダ膜150を形成している。印刷回路
基板300は、その中心部に熱放出部321が形成さ
れ、熱放出部321の両側に各々複数個、例えば4つの
ランドパターン324が形成されている。カラムリード
24及びダイパッド22は、各々対応する熱放出部32
1及びランドパターン324上に実装され電気的に連結
される。前記パッケージ200と印刷回路基板300間
の電気的及び機械的連結は、ダイパッド24及びカラム
リード22の下面に形成されたソルダ膜150により行
われる。
【0046】前記ダイパッド22について詳しく説明す
ると次の如くである。パッケージ200に電源が印可さ
れた場合、パッケージ200内に実装されたチップ11
0は、電気的作動により熱が発生する。高集積チップや
大容量のメモリチップの場合は、通常のパッケージより
多くの熱が発生し、これは、パッケージの信頼性低下を
引き起こす。従って、本発明では、効率的な熱放出のた
め、パッケージ胴体140から突出したダイパッド24
が、ヒートシンクとしての役割をする。
ると次の如くである。パッケージ200に電源が印可さ
れた場合、パッケージ200内に実装されたチップ11
0は、電気的作動により熱が発生する。高集積チップや
大容量のメモリチップの場合は、通常のパッケージより
多くの熱が発生し、これは、パッケージの信頼性低下を
引き起こす。従って、本発明では、効率的な熱放出のた
め、パッケージ胴体140から突出したダイパッド24
が、ヒートシンクとしての役割をする。
【0047】(第2の実施の形態)図16は、カラムリ
ード素材を示す斜視図であり、図17は、図16のカラ
ムリード素材にポリイミドが塗布された状態を底面から
みた斜視図であり、図18は、カラムリード素材をカラ
ムリード及びダイパッドが残存するようにエッチングし
た状態を示す斜視図であり、図19は、図18のダイパ
ッドがその元来の厚さの約1/2を有するようにエッチ
ングされた状態を示す斜視図である。
ード素材を示す斜視図であり、図17は、図16のカラ
ムリード素材にポリイミドが塗布された状態を底面から
みた斜視図であり、図18は、カラムリード素材をカラ
ムリード及びダイパッドが残存するようにエッチングし
た状態を示す斜視図であり、図19は、図18のダイパ
ッドがその元来の厚さの約1/2を有するようにエッチ
ングされた状態を示す斜視図である。
【0048】図16乃至図19を参照すると、カラムリ
ード構造を有するパッケージを製造するため、まずカラ
ムリード素材320が準備される。ここで、カラムリー
ド素材320は、銅又は銅合金等のように導電性のよい
金属よりなる。その次に、カラムリード素材320の下
部面に、液状のポリイミドを塗布し、硬化することによ
り、均一な厚さを有するポリイミド膜330を形成す
る。この際、ポリイミド膜330の厚さは、カラムリー
ド素材320より薄い。その理由については、後述す
る。
ード構造を有するパッケージを製造するため、まずカラ
ムリード素材320が準備される。ここで、カラムリー
ド素材320は、銅又は銅合金等のように導電性のよい
金属よりなる。その次に、カラムリード素材320の下
部面に、液状のポリイミドを塗布し、硬化することによ
り、均一な厚さを有するポリイミド膜330を形成す
る。この際、ポリイミド膜330の厚さは、カラムリー
ド素材320より薄い。その理由については、後述す
る。
【0049】次に、カラムリード素材320をエッチン
グすることにより、カラムリード324及びダイパッド
322を形成する。カラムリード324は、チップのボ
ンディングパッドと各々電気的に連結され、ダイパッド
322には、チップが取り付けられる。前記ダイパッド
322は、ポリイミド膜330上面の中心部分に形成さ
れ、カラムリード324は、ダイパッドから離れた両側
に各々4つずつ形成される。その後、ダイパッド322
は、さらにエッチングされ、これにより原ダイパッド3
22の厚さに対して約1/2程度の厚さを有するダイパ
ッド323が形成される。
グすることにより、カラムリード324及びダイパッド
322を形成する。カラムリード324は、チップのボ
ンディングパッドと各々電気的に連結され、ダイパッド
322には、チップが取り付けられる。前記ダイパッド
322は、ポリイミド膜330上面の中心部分に形成さ
れ、カラムリード324は、ダイパッドから離れた両側
に各々4つずつ形成される。その後、ダイパッド322
は、さらにエッチングされ、これにより原ダイパッド3
22の厚さに対して約1/2程度の厚さを有するダイパ
ッド323が形成される。
【0050】図20は、図19のカラムリード素材に金
属膜を形成した状態を示す斜視図であり、図21は、図
20のXXI−XXI線に沿って切断した断面図である。
属膜を形成した状態を示す斜視図であり、図21は、図
20のXXI−XXI線に沿って切断した断面図である。
【0051】図20及び図21を参照すると、第1金属
膜340が、カラムリード324の上部面及びダイパッ
ド330の上面にメッキ法により形成される。また、第
2金属膜345が、ダイパッド323の上面にメッキ法
により形成される。すなわち、第2金属膜345により
ダイパッド323が埋め込まれる。
膜340が、カラムリード324の上部面及びダイパッ
ド330の上面にメッキ法により形成される。また、第
2金属膜345が、ダイパッド323の上面にメッキ法
により形成される。すなわち、第2金属膜345により
ダイパッド323が埋め込まれる。
【0052】前記第1金属膜340は、金又はパラジウ
ムよりなるが、これは、これらの材料が成形工程後に成
形樹脂との分離を容易にするからである。また、第2金
属膜345は、カラムリード素材320との結合力より
成形樹脂との結合力が強いものが好ましい。その理由に
ついては、後述する。
ムよりなるが、これは、これらの材料が成形工程後に成
形樹脂との分離を容易にするからである。また、第2金
属膜345は、カラムリード素材320との結合力より
成形樹脂との結合力が強いものが好ましい。その理由に
ついては、後述する。
【0053】図22は、図20のダイパッド上に接着剤
が塗布された状態を示す斜視図であり、図23は、ダイ
パッドとチップとが接着される状態を示す斜視図であ
り、図24は、カラムリードとチップとが各々電気的に
連結された状態を示す斜視図であり、図25は、図24
の構造が成形された状態を示す斜視図であり、図26
は、図25のXXVI−XXVI線に沿って切断した断面図であ
り、図27は、図25の構造からポリイミド膜及び金属
膜を除去してパッケージを製造した状態を示す斜視図で
あり、図28は、図27のXXVIII−XXVIII線に沿って切
断した断面図である。
が塗布された状態を示す斜視図であり、図23は、ダイ
パッドとチップとが接着される状態を示す斜視図であ
り、図24は、カラムリードとチップとが各々電気的に
連結された状態を示す斜視図であり、図25は、図24
の構造が成形された状態を示す斜視図であり、図26
は、図25のXXVI−XXVI線に沿って切断した断面図であ
り、図27は、図25の構造からポリイミド膜及び金属
膜を除去してパッケージを製造した状態を示す斜視図で
あり、図28は、図27のXXVIII−XXVIII線に沿って切
断した断面図である。
【0054】図22乃至図28を参照すると、ダイパッ
ド323上面の第2金属膜345に、銀エポキシ系の接
着剤420が塗布され、この接着剤420により第2金
属膜345とチップ410とが接着される。前記チップ
410上面に設けられたボンディングパッド412は、
ボンディングワイヤ430のような電気的連結手段によ
りカラムリード324に各々電気的に連結される。その
後、チップ410、ダイパッド323、カラムリード3
24、ボンディングワイヤ430、ポリイミド膜330
及び金属膜340、345が、エポキシ系の成形樹脂に
より封止されることにより、パッケージ胴体440を形
成する。
ド323上面の第2金属膜345に、銀エポキシ系の接
着剤420が塗布され、この接着剤420により第2金
属膜345とチップ410とが接着される。前記チップ
410上面に設けられたボンディングパッド412は、
ボンディングワイヤ430のような電気的連結手段によ
りカラムリード324に各々電気的に連結される。その
後、チップ410、ダイパッド323、カラムリード3
24、ボンディングワイヤ430、ポリイミド膜330
及び金属膜340、345が、エポキシ系の成形樹脂に
より封止されることにより、パッケージ胴体440を形
成する。
【0055】最後に、ポリイミド膜330及びその上に
形成された第1金属膜340が同時に除去されることに
より、パッケージ500が得られる。この際、ポリイミ
ド膜33上面のダイパッド323は、ポリイミド膜33
0の除去と同時に除去される。これは、ポリイミド膜3
30とダイパッド323間の結合力が、ダイパッド32
3と第2金属膜345間の結合力より大きいため、同時
に除去されるものである。
形成された第1金属膜340が同時に除去されることに
より、パッケージ500が得られる。この際、ポリイミ
ド膜33上面のダイパッド323は、ポリイミド膜33
0の除去と同時に除去される。これは、ポリイミド膜3
30とダイパッド323間の結合力が、ダイパッド32
3と第2金属膜345間の結合力より大きいため、同時
に除去されるものである。
【0056】これについては、後述する。除去された第
1金属膜340は、パッケージ500のカラムリード3
24に対応して形成された溝324aを有する。
1金属膜340は、パッケージ500のカラムリード3
24に対応して形成された溝324aを有する。
【0057】従って、本発明の第2の実施の形態では、
パッケージ500は、第2金属膜345の下面がパッケ
ージ胴体440に対して露出された構造を有する。本実
施の形態において、ダイパッド323は、組立工程に至
るまでチップ410を固定し支持する役割をする。
パッケージ500は、第2金属膜345の下面がパッケ
ージ胴体440に対して露出された構造を有する。本実
施の形態において、ダイパッド323は、組立工程に至
るまでチップ410を固定し支持する役割をする。
【0058】上記したパッケージ製造工程では、次のよ
うな事項が要求される。
うな事項が要求される。
【0059】(1)ポリイミド膜の厚さは、カラムリー
ド素材より薄いことが好ましい。
ド素材より薄いことが好ましい。
【0060】ポリイミド膜を厚く形成するためには、多
量のポリイミドが要求され、且つ硬化時間も増加するの
で、好ましくない。
量のポリイミドが要求され、且つ硬化時間も増加するの
で、好ましくない。
【0061】(2)第1金属膜の材質は、エポキシ系の
成形樹脂との結合力よりポリイミド膜との結合力が強い
ものが好ましい。
成形樹脂との結合力よりポリイミド膜との結合力が強い
ものが好ましい。
【0062】図25及び図26の構造から本発明による
カラムリードを有する個別パッケージに分離される際
に、第1金属層を容易に除去することができる。このた
め、第1金属膜は、金又はパラジウムよりなる。
カラムリードを有する個別パッケージに分離される際
に、第1金属層を容易に除去することができる。このた
め、第1金属膜は、金又はパラジウムよりなる。
【0063】(3)第2金属膜は、ダイパッドとの結合
力よりポリイミド膜との結合力が強いものが好ましい。
図25及び図26の構造から本発明によるカラムリード
を有する個別パッケージに分離される際に、ダイパッド
とポリイミド膜を同時に除去することができる。
力よりポリイミド膜との結合力が強いものが好ましい。
図25及び図26の構造から本発明によるカラムリード
を有する個別パッケージに分離される際に、ダイパッド
とポリイミド膜を同時に除去することができる。
【0064】(4)第1金属膜の厚さは、第2金属膜の
厚さと同一であることが好ましい。 (5)第1金属膜の厚さは、ダイパッドの厚さと同一で
あることが好ましい。ここで、説明の便宜上、カラムリ
ード上面の第1金属膜は、除外する。
厚さと同一であることが好ましい。 (5)第1金属膜の厚さは、ダイパッドの厚さと同一で
あることが好ましい。ここで、説明の便宜上、カラムリ
ード上面の第1金属膜は、除外する。
【0065】ポリイミド膜が除去されるとき、ダイパッ
ドも除去されるので、ポリイミド膜が第1金属膜と一緒
に除去されるという事実を考慮すれば、ダイパッドが第
1金属膜と同一の厚さを有することが好ましい。
ドも除去されるので、ポリイミド膜が第1金属膜と一緒
に除去されるという事実を考慮すれば、ダイパッドが第
1金属膜と同一の厚さを有することが好ましい。
【0066】上述した(1)、(2)、(3)及び
(5)において、本発明によるカラムリード構造を有す
るパッケージに分離される際に、ポリイミド膜と第1金
属膜とが同時に除去される。第1金属膜の厚さは、カラ
ムリードの厚さの1/2であり、ポリイミド膜は、第1
金属膜の厚さと同一であるか、もっと厚く形成されるの
で、ポリイミド膜と第1金属膜が剥離することなく個別
パッケージに容易に分離されることができる。ポリイミ
ド膜が薄過ぎれば、エッチング工程によりカラムリード
及びダイパッドを形成する際、これらを堅固に支持する
ことができない。
(5)において、本発明によるカラムリード構造を有す
るパッケージに分離される際に、ポリイミド膜と第1金
属膜とが同時に除去される。第1金属膜の厚さは、カラ
ムリードの厚さの1/2であり、ポリイミド膜は、第1
金属膜の厚さと同一であるか、もっと厚く形成されるの
で、ポリイミド膜と第1金属膜が剥離することなく個別
パッケージに容易に分離されることができる。ポリイミ
ド膜が薄過ぎれば、エッチング工程によりカラムリード
及びダイパッドを形成する際、これらを堅固に支持する
ことができない。
【0067】また、第1金属膜の厚さが、カラムリード
の厚さの1/2以下であれば、ポリイミド膜及び第1金
属膜が除去された後パッケージ胴体から突出するカラム
リードの高さが低いので、不利である。つまり、カラム
リードを有するパッケージが印刷回路基板のような電子
装置に実装され、ソルダリングにより電気的に連結され
る際、ソルダが毛細管現象により隣接した個別カラムリ
ード間に広がり、これにより装置の電気的な不良が生ず
る。
の厚さの1/2以下であれば、ポリイミド膜及び第1金
属膜が除去された後パッケージ胴体から突出するカラム
リードの高さが低いので、不利である。つまり、カラム
リードを有するパッケージが印刷回路基板のような電子
装置に実装され、ソルダリングにより電気的に連結され
る際、ソルダが毛細管現象により隣接した個別カラムリ
ード間に広がり、これにより装置の電気的な不良が生ず
る。
【0068】一方、第1金属膜の厚さが、カラムリード
の厚さの1/2以上であれば、ポリイミド膜及び第1金
属膜が除去された後パッケージ胴体から突出するカラム
リードの高さが高いので、不利である。つまり、本発明
によるカラムリードを有するパッケージが印刷回路基板
に実装される際、パッケージを印刷回路基板に正確に実
装しがたい。
の厚さの1/2以上であれば、ポリイミド膜及び第1金
属膜が除去された後パッケージ胴体から突出するカラム
リードの高さが高いので、不利である。つまり、本発明
によるカラムリードを有するパッケージが印刷回路基板
に実装される際、パッケージを印刷回路基板に正確に実
装しがたい。
【0069】図29は、図27のカラムリードがソルダ
メッキされた状態を底面から見た斜視図であり、図30
は、図29のパッケージが印刷回路基板に実装される状
態を示す斜視図であり、図31は、図30のXXXI−XXXI
線に沿って切断した断面図である。
メッキされた状態を底面から見た斜視図であり、図30
は、図29のパッケージが印刷回路基板に実装される状
態を示す斜視図であり、図31は、図30のXXXI−XXXI
線に沿って切断した断面図である。
【0070】図29乃至図31を参照すると、パッケー
ジ500では、パッケージ胴体440から突出するカラ
ムリード324の下面に、ソルダがメッキされてソルダ
膜450を形成している。印刷回路基板600は、対向
する縁部に各々複数個、例えば4つのランドパターン6
24が形成されている。カラムリード324は、対応す
るランドパターン624上に実装され電気的に連結され
る。パッケージ500と印刷回路基板600間の電気的
及び機械的連結は、カラムリード324の下面に形成さ
れたソルダ膜450により行われる。
ジ500では、パッケージ胴体440から突出するカラ
ムリード324の下面に、ソルダがメッキされてソルダ
膜450を形成している。印刷回路基板600は、対向
する縁部に各々複数個、例えば4つのランドパターン6
24が形成されている。カラムリード324は、対応す
るランドパターン624上に実装され電気的に連結され
る。パッケージ500と印刷回路基板600間の電気的
及び機械的連結は、カラムリード324の下面に形成さ
れたソルダ膜450により行われる。
【0071】(第3の実施の形態) 図32は、カラムリード構造を有するパッケージの製造
に使用されるリードフレームストリップを示す斜視図で
あり、図33は、カラムリード群を示す斜視図であり、
図34は、図33のXXXIV−XXXIV線を沿って切断した断
面図であり、図35は図33のXXXV−XXXV線に沿って切
断した断面図であり、図36はカラムリード群がリード
フレームに結合される状態を示す斜視図であり、図37
は結合用カラムリードがリードフレームにリベット留め
された状態を示す斜視図であり、図38は図37のA部
分の拡大斜視図である。
に使用されるリードフレームストリップを示す斜視図で
あり、図33は、カラムリード群を示す斜視図であり、
図34は、図33のXXXIV−XXXIV線を沿って切断した断
面図であり、図35は図33のXXXV−XXXV線に沿って切
断した断面図であり、図36はカラムリード群がリード
フレームに結合される状態を示す斜視図であり、図37
は結合用カラムリードがリードフレームにリベット留め
された状態を示す斜視図であり、図38は図37のA部
分の拡大斜視図である。
【0072】本発明によるリードフレーム800は、1
対の対向するサイドレール710と、サイドレール71
0の中間に配設されたダイパッド725と、ダイパッド
725及びサイドレール710を一体に形成するタイバ
ー720と、サイドレール710に機械的に連結された
一対のカラムリード群と、各カラムリード群の外側に配
置され、サイドレール710と一体に形成された一対の
ダムバー760とを含む。
対の対向するサイドレール710と、サイドレール71
0の中間に配設されたダイパッド725と、ダイパッド
725及びサイドレール710を一体に形成するタイバ
ー720と、サイドレール710に機械的に連結された
一対のカラムリード群と、各カラムリード群の外側に配
置され、サイドレール710と一体に形成された一対の
ダムバー760とを含む。
【0073】前記カラムリード群としては、銅又は銅合
金等のような導電性のよい金属が使用される。
金等のような導電性のよい金属が使用される。
【0074】前記サイドレール710は、複数のインデ
ックスホール712及び複数の貫通孔714を含む。イ
ンデックスホール712には、リードフレーム800の
移送時にリードフレーム800の移送手段(図示せず)
の突出部が挿入される。また、貫通孔714には、後述
する結合用カラムリードが挿入される。一方のサイドレ
ールに形成されたインデックスホール712及び貫通孔
714は、他方のサイドレール形成されたインデックス
ホール712及び貫通孔714に対応するように形成さ
れている。
ックスホール712及び複数の貫通孔714を含む。イ
ンデックスホール712には、リードフレーム800の
移送時にリードフレーム800の移送手段(図示せず)
の突出部が挿入される。また、貫通孔714には、後述
する結合用カラムリードが挿入される。一方のサイドレ
ールに形成されたインデックスホール712及び貫通孔
714は、他方のサイドレール形成されたインデックス
ホール712及び貫通孔714に対応するように形成さ
れている。
【0075】前記カラムリード群は、2つの結合用カラ
ムリード730と、2つの結合用カラムリード730の
間に配置された4つの接続用カラムリード740と、カ
ラムリード730、740をお互いに結合するポリイミ
ドバンド750とを含む。カラムリード730、740
は、各々離隔配置されている。
ムリード730と、2つの結合用カラムリード730の
間に配置された4つの接続用カラムリード740と、カ
ラムリード730、740をお互いに結合するポリイミ
ドバンド750とを含む。カラムリード730、740
は、各々離隔配置されている。
【0076】図33乃至図35を参照としてカラムリー
ドの構造をより詳細に説明する。
ドの構造をより詳細に説明する。
【0077】2つの結合用カラムリード730は、各々
カラムリード群の最外側に配置される。結合用カラムリ
ード730は、胴体732と、突起734と、当該胴体
732の対向する壁面に形成された溝736とを有す
る。この溝736は、ポリイミドバンド750と接触す
る。突起734は、胴体732の幅に対して約1/3の
幅を有し、胴体732の上部に形成される。また、接続
用カラムリード740は、胴体742と、ポリイミドバ
ンド750と接触する対向壁面に形成された溝746と
を有する。
カラムリード群の最外側に配置される。結合用カラムリ
ード730は、胴体732と、突起734と、当該胴体
732の対向する壁面に形成された溝736とを有す
る。この溝736は、ポリイミドバンド750と接触す
る。突起734は、胴体732の幅に対して約1/3の
幅を有し、胴体732の上部に形成される。また、接続
用カラムリード740は、胴体742と、ポリイミドバ
ンド750と接触する対向壁面に形成された溝746と
を有する。
【0078】前記カラムリード群は、2つの結合用カラ
ムリード730が、各々両サイドレール710に形成さ
れた貫通孔714に挿入され、結合用カラムリード73
0の突起734がサイドレール710にリベット留めさ
れることにより、リードフレーム800のサイドレール
710に機械的に結合される。リベット留めされた突起
735は、元の突起734より広いため、リベット留め
された結合用カラムリード730aによりカラムリード
群がサイドレール710に堅固に結合される。
ムリード730が、各々両サイドレール710に形成さ
れた貫通孔714に挿入され、結合用カラムリード73
0の突起734がサイドレール710にリベット留めさ
れることにより、リードフレーム800のサイドレール
710に機械的に結合される。リベット留めされた突起
735は、元の突起734より広いため、リベット留め
された結合用カラムリード730aによりカラムリード
群がサイドレール710に堅固に結合される。
【0079】1つのパッケージを製造するためには、一
対のカラムリード群がリードフレームにリベット留めさ
れる。より詳細には、カラムリード群は、ダイパッド7
25から所定間隔をおいて配置される。従って、カラム
リード群がリードフレーム800に機械的に連結される
際に、カラムリード群がダイパッド725に機械的に接
触しない。
対のカラムリード群がリードフレームにリベット留めさ
れる。より詳細には、カラムリード群は、ダイパッド7
25から所定間隔をおいて配置される。従って、カラム
リード群がリードフレーム800に機械的に連結される
際に、カラムリード群がダイパッド725に機械的に接
触しない。
【0080】図39は、リードフレームのダイパッド上
に接着剤が塗布された状態を示す斜視図であり、図40
は、リードフレームのダイパッドとチップとが接着され
る状態を示す斜視図であり、図41は、カラムリードと
チップとが電気的に連結された状態を示す斜視図であ
り、図42は、結合用カラムリードと接続用カラムリー
ドとを結合させるポリイミドバンドが切断された状態を
示す斜視図であり、図43は、図42の構造が成形され
た状態を示す斜視図であり、図44は、リードフレーム
から個別パッケージに分離された状態を示す斜視図であ
り、図45は、図44のXXXXV−XXXXV線に沿って切断し
た断面図である。
に接着剤が塗布された状態を示す斜視図であり、図40
は、リードフレームのダイパッドとチップとが接着され
る状態を示す斜視図であり、図41は、カラムリードと
チップとが電気的に連結された状態を示す斜視図であ
り、図42は、結合用カラムリードと接続用カラムリー
ドとを結合させるポリイミドバンドが切断された状態を
示す斜視図であり、図43は、図42の構造が成形され
た状態を示す斜視図であり、図44は、リードフレーム
から個別パッケージに分離された状態を示す斜視図であ
り、図45は、図44のXXXXV−XXXXV線に沿って切断し
た断面図である。
【0081】図39乃至図45を参照すると、まず、リ
ードフレーム800のダイパッド725上に、銀エポキ
シ系の接着剤770が塗布され、この接着剤770によ
りダイパッド725上面とチップ810の下面とが接着
される。前記チップ810は、接続用カラムリード74
0から離れている。これは、両者をボンディングワイヤ
により電気的に連結するためには、ボンディングワイヤ
のループが必要になるからである。ダイパッド725
は、チップ810より小さい。その理由は、後述する。
ードフレーム800のダイパッド725上に、銀エポキ
シ系の接着剤770が塗布され、この接着剤770によ
りダイパッド725上面とチップ810の下面とが接着
される。前記チップ810は、接続用カラムリード74
0から離れている。これは、両者をボンディングワイヤ
により電気的に連結するためには、ボンディングワイヤ
のループが必要になるからである。ダイパッド725
は、チップ810より小さい。その理由は、後述する。
【0082】次に、チップ810上面の対向する周縁部
に設けられたボンディングパッドは、ボンディングワイ
ヤ780のような電気的連結手段により対応する接続用
カラムリード740に各々電気的に連結される。その
後、バンド750が切断される。より詳細には、サイド
レール710の貫通孔714に機械的に結合された結合
用カラムリード730aを、接続用カラムリード740
から分離するため、バンド750を切断する。従って、
電気的連結が完了されると、接続用カラムリード740
は、電気的連結を実行する前のように、これらとサイド
レール710に機械的に結合された結合用カラムリード
730aとを結合させるバンド750により支持される
ものではなく、ボンディングワイヤ780により支持さ
れる。
に設けられたボンディングパッドは、ボンディングワイ
ヤ780のような電気的連結手段により対応する接続用
カラムリード740に各々電気的に連結される。その
後、バンド750が切断される。より詳細には、サイド
レール710の貫通孔714に機械的に結合された結合
用カラムリード730aを、接続用カラムリード740
から分離するため、バンド750を切断する。従って、
電気的連結が完了されると、接続用カラムリード740
は、電気的連結を実行する前のように、これらとサイド
レール710に機械的に結合された結合用カラムリード
730aとを結合させるバンド750により支持される
ものではなく、ボンディングワイヤ780により支持さ
れる。
【0083】次いで、チップ810、ダイパッド72
5、接続用カラムリード740、タイバー720の一
部、バンド750及びボンディングワイヤ730を含む
電気的連結部が、エポキシ系の成形樹脂により封止され
ることにより、パッケージ胴体790を形成する。接続
用カラムリード740は、溝746が含まれる部分まで
成形樹脂内に埋め込まれている。
5、接続用カラムリード740、タイバー720の一
部、バンド750及びボンディングワイヤ730を含む
電気的連結部が、エポキシ系の成形樹脂により封止され
ることにより、パッケージ胴体790を形成する。接続
用カラムリード740は、溝746が含まれる部分まで
成形樹脂内に埋め込まれている。
【0084】前記パッケージ胴体790は、一対のダム
バー760の間に形成され、個別パッケージ900は、
タイバー720を切断することにより得られる。
バー760の間に形成され、個別パッケージ900は、
タイバー720を切断することにより得られる。
【0085】本実施の形態では、説明の便宜上、1つの
リードフレームについて説明したが、本実施の形態の全
工程は、複数のリードフレームユニットを有するリード
フレームストリップに適用可能である。従って、カラム
リード構造を有するパッケージの大量生産が可能であ
る。
リードフレームについて説明したが、本実施の形態の全
工程は、複数のリードフレームユニットを有するリード
フレームストリップに適用可能である。従って、カラム
リード構造を有するパッケージの大量生産が可能であ
る。
【0086】上記した工程では、次のような事項が要求
される。
される。
【0087】(1)サイドレールの貫通孔は、結合用カ
ラムリードの突起より大きいことが好ましい。
ラムリードの突起より大きいことが好ましい。
【0088】もし結合用カラムリードの突起が貫通孔よ
り大きければ、挿入が不可能であり、同一の場合は、挿
入時において突起が破損されるおそれがある。
り大きければ、挿入が不可能であり、同一の場合は、挿
入時において突起が破損されるおそれがある。
【0089】(2)ダイパッドは、チップより小さいこ
とが好ましい。
とが好ましい。
【0090】ダイパッドのサイズは、チップが接着でき
るサイズであればよい。したがって、ダイパッドは、チ
ップのサイズと同一であるか、大きい必要がない。本発
明では、ダイパッドのサイズを減らすことにより、ダイ
パッドへのチップの接着に使用される接着剤の量を低減
することができ、接着剤の吸湿量、例えば、パッケージ
の組立後に行われる信頼性テストによる吸湿量に起因し
て生ずるチップとダイパッド間の剥離発生を減少するこ
とができる。また、もしダイパッドがチップより大きけ
れば、パッケージのサイズを減らすための本発明の目的
に反して好ましくない。
るサイズであればよい。したがって、ダイパッドは、チ
ップのサイズと同一であるか、大きい必要がない。本発
明では、ダイパッドのサイズを減らすことにより、ダイ
パッドへのチップの接着に使用される接着剤の量を低減
することができ、接着剤の吸湿量、例えば、パッケージ
の組立後に行われる信頼性テストによる吸湿量に起因し
て生ずるチップとダイパッド間の剥離発生を減少するこ
とができる。また、もしダイパッドがチップより大きけ
れば、パッケージのサイズを減らすための本発明の目的
に反して好ましくない。
【0091】(3)ダイパッドに接着されたチップは、
カラムリード群と機械的に接触してはならない。
カラムリード群と機械的に接触してはならない。
【0092】ボンディングワイヤのループを形成するた
め、チップと接続用カラムリード間に十分な間隔を維持
しなければならない。たとえ、チップと接続用カラムリ
ードとが機械的に接触される方法で電気的連結が可能で
あっても、ダイパッドへのチップの接着時に加えられる
外力が、接続用カラムリードの変位を引き起こすことが
できる。これにより、以後のワイヤボンディング工程の
信頼性を低下させることができる。
め、チップと接続用カラムリード間に十分な間隔を維持
しなければならない。たとえ、チップと接続用カラムリ
ードとが機械的に接触される方法で電気的連結が可能で
あっても、ダイパッドへのチップの接着時に加えられる
外力が、接続用カラムリードの変位を引き起こすことが
できる。これにより、以後のワイヤボンディング工程の
信頼性を低下させることができる。
【0093】(4)カラムリードの溝の高さは、バンド
の厚さと同一であることが好ましい。
の厚さと同一であることが好ましい。
【0094】結合用カラムリードの溝は、パッケージ胴
体内に存在しないので、結合用カラムリードの高さは、
バンドの厚さに関係ない。しかし、パッケージ胴体内に
残存する接続用カラムリードの溝に関しては、好ましく
は、溝の高さがバンドの厚さと同一の場合、バンドと接
続用カラムリード間の強い機械的結合が保障される。バ
ンドの厚さが、接続用カラムリードの溝の高さ(深さ)
より大きければ、接続用カラムリードの溝に結合される
バンドが、外部に突出され、これにより、機械的な結合
が低下し、ポリイミドの量が増加する。
体内に存在しないので、結合用カラムリードの高さは、
バンドの厚さに関係ない。しかし、パッケージ胴体内に
残存する接続用カラムリードの溝に関しては、好ましく
は、溝の高さがバンドの厚さと同一の場合、バンドと接
続用カラムリード間の強い機械的結合が保障される。バ
ンドの厚さが、接続用カラムリードの溝の高さ(深さ)
より大きければ、接続用カラムリードの溝に結合される
バンドが、外部に突出され、これにより、機械的な結合
が低下し、ポリイミドの量が増加する。
【0095】以上、本発明では、チップのボンディング
パッドが対向する両側に各々4つずつ形成されている場
合について説明したが、これに限定されるものではな
く、他の種々の形態で実施することができる。また、カ
ラムリードの個数も限定されるものではない。さらに、
チップのボンディングパッドが中心部に形成される場合
にも本発明を適用することができる。第1及び第2の実
施の形態では、ダイパッド及びカラムリードの配置を変
更することができる。
パッドが対向する両側に各々4つずつ形成されている場
合について説明したが、これに限定されるものではな
く、他の種々の形態で実施することができる。また、カ
ラムリードの個数も限定されるものではない。さらに、
チップのボンディングパッドが中心部に形成される場合
にも本発明を適用することができる。第1及び第2の実
施の形態では、ダイパッド及びカラムリードの配置を変
更することができる。
【0096】第1及び第2の実施の形態において、複数
の接続用カラムリードをチップと接触するように変形す
ることができる。全実施の形態は、マルチチップパッケ
ージに適用することができる。例えば、複数のチップが
複数のダイパッドに各々接着されるか、複数のチップが
単一のダイパッドに接着される。カラムリードの横断面
形状は、それらが3次元カラム形状を有する限り、四
角、五角又は円形で変形可能である。
の接続用カラムリードをチップと接触するように変形す
ることができる。全実施の形態は、マルチチップパッケ
ージに適用することができる。例えば、複数のチップが
複数のダイパッドに各々接着されるか、複数のチップが
単一のダイパッドに接着される。カラムリードの横断面
形状は、それらが3次元カラム形状を有する限り、四
角、五角又は円形で変形可能である。
【0097】
【発明の効果】以上説明したように、本発明によると下
記の利点が得られる。
記の利点が得られる。
【0098】(第1の実施の形態) (i) ダイパッド及びカラムリードが従来のエッチング工
程により形成されるので、簡単な工程によりパッケージ
を製造することができる。これにより、パッケージの信
頼性を向上させることができる。
程により形成されるので、簡単な工程によりパッケージ
を製造することができる。これにより、パッケージの信
頼性を向上させることができる。
【0099】(ii)パッケージ胴体から突出するダイパッ
ドにより、パッケージの作動時に発生する熱を効果的に
放出することができる。これは、多量の熱を放出する高
集積チップや大容量メモリチップにおいて特に有効であ
る。
ドにより、パッケージの作動時に発生する熱を効果的に
放出することができる。これは、多量の熱を放出する高
集積チップや大容量メモリチップにおいて特に有効であ
る。
【0100】(iii) パッケージの電気的連結部が短いの
で、高速要求に対応することができ、パッケージを小型
化することができる。
で、高速要求に対応することができ、パッケージを小型
化することができる。
【0101】(第2の実施の形態) (i) ダイパッド及びカラムリードが従来のエッチング工
程により形成されるので、簡単な工程によりパッケージ
を製造することができる。これにより、パッケージの信
頼性を向上させることができる。
程により形成されるので、簡単な工程によりパッケージ
を製造することができる。これにより、パッケージの信
頼性を向上させることができる。
【0102】(ii)パッケージの電気的連結部が短いの
で、高速要求に対応することができ、パッケージを小型
化することができる。
で、高速要求に対応することができ、パッケージを小型
化することができる。
【0103】(第3の実施の形態) (i) 付加的な装備を用いることなく簡単な工程によりパ
ッケージを大量生産することができる。
ッケージを大量生産することができる。
【0104】(ii)パッケージの電気的連結部が短いの
で、高速要求に対応することができ、パッケージを小型
化することができる。
で、高速要求に対応することができ、パッケージを小型
化することができる。
【図1】カラムリード素材を示す斜視図である。
【図2】図1のカラムリード素材にポリイミドが塗布さ
れた状態を底面からみた斜視図である。
れた状態を底面からみた斜視図である。
【図3】カラムリード素材をカラムリード及びダイパッ
ドが残存するようにエッチングした状態を示す斜視図で
ある。
ドが残存するようにエッチングした状態を示す斜視図で
ある。
【図4】図3のカラムリード素材に金属膜を形成した状
態を示す斜視図である。
態を示す斜視図である。
【図5】図4のV−V線に沿って切断した断面図である。
【図6】図4のカラムリード素材のダイパッド上に接着
剤が塗布された状態を示す斜視図である。
剤が塗布された状態を示す斜視図である。
【図7】ダイパッドとチップとが接着される状態を示す
斜視図である。
斜視図である。
【図8】カラムリードとチップとが各々電気的に連結さ
れた状態を示す斜視図である。
れた状態を示す斜視図である。
【図9】図8の構造が成形された状態を示す斜視図であ
る。
る。
【図10】図9のX−X線に沿って切断した断面図であ
る。
る。
【図11】図10の構造からポリイミド膜及び金属膜を
除去してパッケージを製造した状態を示す斜視図であ
る。
除去してパッケージを製造した状態を示す斜視図であ
る。
【図12】図11のXII−XII線に沿って切断した断面図
である。
である。
【図13】図12のカラムリード及びダイパッドがソル
ダメッキされた状態を示す斜視図である。
ダメッキされた状態を示す斜視図である。
【図14】図13のパッケージが印刷回路基板に実装さ
れる状態を示す斜視図である。
れる状態を示す斜視図である。
【図15】図14のXV−XV線に沿って切断した断面図で
ある。
ある。
【図16】カラムリード素材を示す斜視図である。
【図17】図16のカラムリード素材にポリイミドが塗
布された状態を底面からみた斜視図である。
布された状態を底面からみた斜視図である。
【図18】カラムリード素材をカラムリード及びダイパ
ッドが残存するようにエッチングした状態を示す斜視図
である。
ッドが残存するようにエッチングした状態を示す斜視図
である。
【図19】図18のダイパッドがその厚さの1/2程度
でエッチングされた状態を示す斜視図である。
でエッチングされた状態を示す斜視図である。
【図20】図19のカラムリード素材に金属膜を形成し
た状態を示す斜視図である。
た状態を示す斜視図である。
【図21】図20のXXI−XXI線に沿って切断した断面図
である。
である。
【図22】図20のカラムリード素材のダイパッド上に
接着剤が塗布された状態を示す斜視図である。
接着剤が塗布された状態を示す斜視図である。
【図23】ダイパッドとチップとが接着される状態を示
す斜視図である。
す斜視図である。
【図24】カラムリードとチップとが各々電気的に連結
された状態を示す斜視図である。
された状態を示す斜視図である。
【図25】図24の構造が成形された状態を示す斜視図
である。
である。
【図26】図25のXXVI−XXVI線に沿って切断した断面
図である。
図である。
【図27】図25の構造からポリイミド膜及び金属膜が
除去されてパッケージが製造された状態を示す斜視図で
ある。
除去されてパッケージが製造された状態を示す斜視図で
ある。
【図28】図27のXXVIII−XXVIII線に沿って切断した
断面図である。
断面図である。
【図29】図27のカラムリード及びダイパッドがソル
ダメッキされた状態を示す斜視図である。
ダメッキされた状態を示す斜視図である。
【図30】図29のパッケージが印刷回路基板に実装さ
れる状態を示す斜視図である。
れる状態を示す斜視図である。
【図31】図30のXXXI−XXXI線に沿って切断した断面
図である。
図である。
【図32】カラムリード構造を有するパッケージの製造
に使用されるリードフレームストリップを示す斜視図で
ある。
に使用されるリードフレームストリップを示す斜視図で
ある。
【図33】カラムリード群を示す斜視図である。
【図34】図33のXXXIV−XXXIV線を沿って切断した断
面図である。
面図である。
【図35】図33のXXXV−XXXV線に沿って切断した断面
図である。
図である。
【図36】カラムリード群がリードフレームに結合され
る状態を示す斜視図である。
る状態を示す斜視図である。
【図37】結合用カラムリードがリードフレームにリペ
ッティングされた状態を示す斜視図である。
ッティングされた状態を示す斜視図である。
【図38】図37のA部分の拡大斜視図である。
【図39】リードフレームのダイパッド上に接着剤が塗
布された状態を示す斜視図である。
布された状態を示す斜視図である。
【図40】リードフレームのダイパッドとチップとが接
着される状態を示す斜視図である。
着される状態を示す斜視図である。
【図41】カラムリードとチップとが各々電気的に連結
された状態を示す斜視図である。
された状態を示す斜視図である。
【図42】結合用カラムリードと接続用カラムリードと
を結合させるポリイミドバンドが切断された状態を示す
斜視図である。
を結合させるポリイミドバンドが切断された状態を示す
斜視図である。
【図43】図42の構造が成形された状態を示す斜視図
である。
である。
【図44】リードフレームから個別パッケージで分離さ
れた状態を示す斜視図である。
れた状態を示す斜視図である。
【図45】図44のXXXXV−XXXXV線に沿って切断した断
面図である。
面図である。
20、320 カラムリード素材 22、322 ダイパッド 24、324 カラムリード 30、330 ポリイミド膜 40、340、345 金属膜 110、410 チップ 112、412 ボンディングパッド 120、420 接着剤 130、430 ボンディングワイヤ 140、440 パッケージ胴体 200、500 パッケージ 710 サイドレール 712 インデックスホール 714 貫通孔 720 タイバー 725 ダイパッド 730、730a 結合用カラムリード 732、742 胴体 734、735 突起 736、746 溝 740 接続用カラムリード 750 ポリイミドバンド 760 ダムバー 770 接着剤 780 ボンディングワイヤ 790 パッケージ胴体 800 リードフレーム 810 チップ 900 パッケージ
Claims (10)
- 【請求項1】 (a)下面にポリイミド膜が形成された
カラムリード素材を準備する段階と、 (b)前記カラムリード素材をエッチングすることによ
り、ポリイミド膜の上面に、ダイパッドと前記ダイパッ
ドから離隔された複数のカラムリードを形成する段階
と、 (c)前記カラムリードの上面、前記ダイパッドの上面
及び前記ポリイミド膜の上面に、金属膜を形成する段階
と、 (d)前記ダイパッド上面の金属膜に、ボンディングパ
ッドが設けられていないチップの下面を接着する段階
と、 (e)前記チップのボンディングパッドと前記カラムリ
ード上面の金属膜とを、各々電気的に連結する段階と、 (f)前記チップ、前記ダイパッド、前記カラムリー
ド、前記電気的連結部及び前記ポリイミド膜の上面を成
形樹脂で封止することによりパッケージ胴体を形成する
段階と、 (g)前記ポリイミド膜及びこのポリイミド膜上面の金
属膜を除去することにより、前記パッケージ胴体から突
出したダイパッド及び複数のカラムリードを有するパッ
ケージを形成する段階とを含む複数のカラムリードを有
する半導体チップパッケージの製造方法。 - 【請求項2】 前記段階(a)が、 (a−1)カラムリード素材を準備する段階と、 (a−2)カラムリード素材の下面に液状のポリイミド
を塗布する段階と、 (a−3)前記ポリイミドを硬化することにより、前記
カラムリード素材の下面にポリイミド膜を形成する段階
とを含むことを特徴とする請求項1記載の複数のカラム
リードを有する半導体チップパッケージの製造方法。 - 【請求項3】 前記段階(d)が、 (d−1)前記ダイパッド上面の金属膜に接着剤を塗布
する段階と、 (d−2)前記接着剤が塗布されたダイパッドの上面
に、ボンディングパッドが設けられていない半導体チッ
プの下面を接着する段階とを含むことを特徴とする請求
項2記載の複数のカラムリードを有する半導体チップパ
ッケージの製造方法。 - 【請求項4】 (a)半導体チップを取り付けるための
ダイパッドと、 (b)前記ダイパッドの両側に形成され、各々複数のイ
ンデックスホール及び複数の貫通孔を有する一対のサイ
ドレールと、 (c)前記ダイパッドを前記サイドレールに結合させる
タイバーと、 (d)前記ダイパッドから所定間隔をおいて位置するよ
うに、前記サイドレールに機械的に結合される一対のカ
ラムリード群と、 (e)前記一対のカラムリード群の外側に形成され、前
記サイドレールと一体に形成されたダムバーとを含み、 前記カラムリード群はそれぞれ、両端部側に配置され、
前記サイドレールの対応する貫通孔に機械的に結合され
る突起を有する結合用カラムリードと、前記結合用カラ
ムリード間に離隔配置され、前記チップのボンディング
パッドと電気的に連結するための接続用カラムリードと
を含み、 前記結合用及び接続用カラムリードのそれぞれの対向す
る壁面の中間部分には、水平方向に溝が形成され、 前記カラムリード群はさらにバンドを含み、 前記バンドを前記溝に取り付けて、前記結合用カラムリ
ードと前記接続用カラムリードとを結合してなる ことを
特徴とする半導体チップパッケージ用リードフレーム。 - 【請求項5】 前記一対のカラムリード群は、前記結合
用カラムリードの突起が前記サイドレールの貫通孔に挿
入されリベット留めされることにより、前記サイドレー
ルに固定されることを特徴とする請求項4記載の半導体
チップパッケージ用リードフレーム。 - 【請求項6】 前記結合用及び接続用カラムリードの溝
の高さは、前記バンドの幅と同一であることを特徴とす
る請求項4記載の半導体パッケージ用リードフレーム。 - 【請求項7】 (a)上面に複数のボンディングパッド
が設けられたチップと、 (b)前記チップの下面と接着されるダイパッドと、 (c)前記ダイパッドの両側に形成され、対向する壁面
の中間部分に水平方向に形成された溝を有する複数の接
続用カラムリードと、 (d)前記接続用カラムリードの前記溝に接触し、前記
接続用カラムリードをお互いに結合させるバンドと、 (e)前記ボンディングパッドと前記接続用カラムリー
ドとを各々電気的に連結する手段と、 (f)前記チップ、前記ダイパッド、前記接続用カラム
リード、バンド及び電気的連結手段を成形樹脂で封止す
ることにより形成されたパッケージ胴体とを含み、 前記接続用カラムリードの下部が、前記パッケージ胴体
から突出することを特徴とするカラムリードを有する半
導体チップパッケージ。 - 【請求項8】 前記ダイパッドが前記チップより小さい
ことを特徴とする請求項7記載のカラムリードを有する
半導体チップパッケージ。 - 【請求項9】 前記接続用カラムリードの溝の高さは、
前記バンドの厚さと同一であることを特徴とする請求項
7記載のカラムリードを有する半導体チップパッケー
ジ。 - 【請求項10】 前記接続用カラムリードの溝が、前記
パッケージ胴体内に埋め込まれることを特徴とする請求
項7記載のカラムリードを有する半導体チップパッケー
ジ。
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---|---|---|---|
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---|---|
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Families Citing this family (108)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6821821B2 (en) * | 1996-04-18 | 2004-11-23 | Tessera, Inc. | Methods for manufacturing resistors using a sacrificial layer |
US6583444B2 (en) * | 1997-02-18 | 2003-06-24 | Tessera, Inc. | Semiconductor packages having light-sensitive chips |
JP3877401B2 (ja) * | 1997-03-10 | 2007-02-07 | 三洋電機株式会社 | 半導体装置の製造方法 |
JPH113953A (ja) * | 1997-06-10 | 1999-01-06 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
JP3837215B2 (ja) * | 1997-10-09 | 2006-10-25 | 三菱電機株式会社 | 個別半導体装置およびその製造方法 |
US6448665B1 (en) * | 1997-10-15 | 2002-09-10 | Kabushiki Kaisha Toshiba | Semiconductor package and manufacturing method thereof |
JP3285815B2 (ja) | 1998-03-12 | 2002-05-27 | 松下電器産業株式会社 | リードフレーム,樹脂封止型半導体装置及びその製造方法 |
JP3862410B2 (ja) * | 1998-05-12 | 2006-12-27 | 三菱電機株式会社 | 半導体装置の製造方法及びその構造 |
JP3562311B2 (ja) * | 1998-05-27 | 2004-09-08 | 松下電器産業株式会社 | リードフレームおよび樹脂封止型半導体装置の製造方法 |
US6229200B1 (en) | 1998-06-10 | 2001-05-08 | Asat Limited | Saw-singulated leadless plastic chip carrier |
US7247526B1 (en) | 1998-06-10 | 2007-07-24 | Asat Ltd. | Process for fabricating an integrated circuit package |
US7226811B1 (en) | 1998-06-10 | 2007-06-05 | Asat Ltd. | Process for fabricating a leadless plastic chip carrier |
US6933594B2 (en) * | 1998-06-10 | 2005-08-23 | Asat Ltd. | Leadless plastic chip carrier with etch back pad singulation |
US8330270B1 (en) | 1998-06-10 | 2012-12-11 | Utac Hong Kong Limited | Integrated circuit package having a plurality of spaced apart pad portions |
US6989294B1 (en) * | 1998-06-10 | 2006-01-24 | Asat, Ltd. | Leadless plastic chip carrier with etch back pad singulation |
US7271032B1 (en) | 1998-06-10 | 2007-09-18 | Asat Ltd. | Leadless plastic chip carrier with etch back pad singulation |
US7270867B1 (en) | 1998-06-10 | 2007-09-18 | Asat Ltd. | Leadless plastic chip carrier |
US6143981A (en) | 1998-06-24 | 2000-11-07 | Amkor Technology, Inc. | Plastic integrated circuit package and method and leadframe for making the package |
JP3764587B2 (ja) * | 1998-06-30 | 2006-04-12 | 富士通株式会社 | 半導体装置の製造方法 |
US6184465B1 (en) * | 1998-11-12 | 2001-02-06 | Micron Technology, Inc. | Semiconductor package |
JP3169919B2 (ja) * | 1998-12-21 | 2001-05-28 | 九州日本電気株式会社 | ボールグリッドアレイ型半導体装置及びその製造方法 |
US6143581A (en) * | 1999-02-22 | 2000-11-07 | Micron Technology, Inc. | Asymmetric transfer molding method and an asymmetric encapsulation made therefrom |
JP4362163B2 (ja) * | 1999-04-06 | 2009-11-11 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
US20020100165A1 (en) * | 2000-02-14 | 2002-08-01 | Amkor Technology, Inc. | Method of forming an integrated circuit device package using a temporary substrate |
US6451627B1 (en) * | 1999-09-07 | 2002-09-17 | Motorola, Inc. | Semiconductor device and process for manufacturing and packaging a semiconductor device |
US6420779B1 (en) | 1999-09-14 | 2002-07-16 | St Assembly Test Services Ltd. | Leadframe based chip scale package and method of producing the same |
KR20010037247A (ko) * | 1999-10-15 | 2001-05-07 | 마이클 디. 오브라이언 | 반도체패키지 |
US6580159B1 (en) | 1999-11-05 | 2003-06-17 | Amkor Technology, Inc. | Integrated circuit device packages and substrates for making the packages |
US6331451B1 (en) * | 1999-11-05 | 2001-12-18 | Amkor Technology, Inc. | Methods of making thin integrated circuit device packages with improved thermal performance and substrates for making the packages |
KR100421774B1 (ko) * | 1999-12-16 | 2004-03-10 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 그 제조 방법 |
TW434664B (en) | 1999-12-29 | 2001-05-16 | Advanced Semiconductor Eng | Lead-bond type chip package and method for making the same |
US6198171B1 (en) * | 1999-12-30 | 2001-03-06 | Siliconware Precision Industries Co., Ltd. | Thermally enhanced quad flat non-lead package of semiconductor |
US6342730B1 (en) | 2000-01-28 | 2002-01-29 | Advanced Semiconductor Engineering, Inc. | Low-pin-count chip package and manufacturing method thereof |
US6238952B1 (en) | 2000-02-29 | 2001-05-29 | Advanced Semiconductor Engineering, Inc. | Low-pin-count chip package and manufacturing method thereof |
US7061084B2 (en) * | 2000-02-29 | 2006-06-13 | Advanced Semiconductor Engineering, Inc. | Lead-bond type chip package and manufacturing method thereof |
JP2002016181A (ja) * | 2000-04-25 | 2002-01-18 | Torex Semiconductor Ltd | 半導体装置、その製造方法、及び電着フレーム |
US7042068B2 (en) | 2000-04-27 | 2006-05-09 | Amkor Technology, Inc. | Leadframe and semiconductor package made using the leadframe |
TW506236B (en) * | 2000-06-09 | 2002-10-11 | Sanyo Electric Co | Method for manufacturing an illumination device |
JP3650001B2 (ja) * | 2000-07-05 | 2005-05-18 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
US6812125B1 (en) * | 2000-07-07 | 2004-11-02 | National Semiconductor Corporation | Substrate for semiconductor packaging |
US6525413B1 (en) * | 2000-07-12 | 2003-02-25 | Micron Technology, Inc. | Die to die connection method and assemblies and packages including dice so connected |
KR20020031881A (ko) * | 2000-10-24 | 2002-05-03 | 최종언 | 반도체 패키지 및 그 제조방법 |
US6545345B1 (en) | 2001-03-20 | 2003-04-08 | Amkor Technology, Inc. | Mounting for a package containing a chip |
US6469398B1 (en) * | 2001-03-29 | 2002-10-22 | Kabushiki Kaisha Toshiba | Semiconductor package and manufacturing method thereof |
US7015072B2 (en) | 2001-07-11 | 2006-03-21 | Asat Limited | Method of manufacturing an enhanced thermal dissipation integrated circuit package |
US6734552B2 (en) | 2001-07-11 | 2004-05-11 | Asat Limited | Enhanced thermal dissipation integrated circuit package |
KR100445072B1 (ko) * | 2001-07-19 | 2004-08-21 | 삼성전자주식회사 | 리드 프레임을 이용한 범프 칩 캐리어 패키지 및 그의제조 방법 |
US20070108609A1 (en) * | 2001-07-19 | 2007-05-17 | Samsung Electronics Co., Ltd. | Bumped chip carrier package using lead frame and method for manufacturing the same |
US7084488B2 (en) * | 2001-08-01 | 2006-08-01 | Fairchild Semiconductor Corporation | Packaged semiconductor device and method of manufacture using shaped die |
TWI249828B (en) * | 2001-08-07 | 2006-02-21 | Advanced Semiconductor Eng | Packaging structure for semiconductor chip and the manufacturing method thereof |
US6790710B2 (en) * | 2002-01-31 | 2004-09-14 | Asat Limited | Method of manufacturing an integrated circuit package |
TW538658B (en) * | 2001-08-27 | 2003-06-21 | Sanyo Electric Co | Manufacturing method for circuit device |
US20030178719A1 (en) * | 2002-03-22 | 2003-09-25 | Combs Edward G. | Enhanced thermal dissipation integrated circuit package and method of manufacturing enhanced thermal dissipation integrated circuit package |
US6841854B2 (en) * | 2002-04-01 | 2005-01-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
US6608366B1 (en) | 2002-04-15 | 2003-08-19 | Harry J. Fogelson | Lead frame with plated end leads |
US6940154B2 (en) * | 2002-06-24 | 2005-09-06 | Asat Limited | Integrated circuit package and method of manufacturing the integrated circuit package |
US7732914B1 (en) | 2002-09-03 | 2010-06-08 | Mclellan Neil | Cavity-type integrated circuit package |
US6818973B1 (en) | 2002-09-09 | 2004-11-16 | Amkor Technology, Inc. | Exposed lead QFP package fabricated through the use of a partial saw process |
US6905914B1 (en) | 2002-11-08 | 2005-06-14 | Amkor Technology, Inc. | Wafer level package and fabrication method |
US7723210B2 (en) | 2002-11-08 | 2010-05-25 | Amkor Technology, Inc. | Direct-write wafer level chip scale package |
US6834987B2 (en) * | 2002-11-15 | 2004-12-28 | Dennis R. Zynda | Illuminated medallion for transmission shifter knobs |
US6798047B1 (en) | 2002-12-26 | 2004-09-28 | Amkor Technology, Inc. | Pre-molded leadframe |
JP3897704B2 (ja) * | 2003-01-16 | 2007-03-28 | 松下電器産業株式会社 | リードフレーム |
US6750545B1 (en) | 2003-02-28 | 2004-06-15 | Amkor Technology, Inc. | Semiconductor package capable of die stacking |
US6794740B1 (en) | 2003-03-13 | 2004-09-21 | Amkor Technology, Inc. | Leadframe package for semiconductor devices |
US6879034B1 (en) | 2003-05-01 | 2005-04-12 | Amkor Technology, Inc. | Semiconductor package including low temperature co-fired ceramic substrate |
US6743979B1 (en) * | 2003-08-29 | 2004-06-01 | Lsi Logic Corporation | Bonding pad isolation |
MY140980A (en) * | 2003-09-23 | 2010-02-12 | Unisem M Berhad | Semiconductor package |
US6921967B2 (en) | 2003-09-24 | 2005-07-26 | Amkor Technology, Inc. | Reinforced die pad support structure |
JP4125668B2 (ja) * | 2003-12-19 | 2008-07-30 | 日東電工株式会社 | 半導体装置の製造方法 |
US7095122B2 (en) * | 2004-09-01 | 2006-08-22 | Micron Technology, Inc. | Reduced-dimension microelectronic component assemblies with wire bonds and methods of making same |
JP2006339354A (ja) * | 2005-06-01 | 2006-12-14 | Tdk Corp | 半導体ic及びその製造方法、並びに、半導体ic内蔵モジュール及びその製造方法 |
US7554179B2 (en) * | 2005-02-08 | 2009-06-30 | Stats Chippac Ltd. | Multi-leadframe semiconductor package and method of manufacture |
US7572681B1 (en) | 2005-12-08 | 2009-08-11 | Amkor Technology, Inc. | Embedded electronic component package |
US7902660B1 (en) | 2006-05-24 | 2011-03-08 | Amkor Technology, Inc. | Substrate for semiconductor device and manufacturing method thereof |
US7968998B1 (en) | 2006-06-21 | 2011-06-28 | Amkor Technology, Inc. | Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package |
JP2008258383A (ja) * | 2007-04-04 | 2008-10-23 | Spansion Llc | 半導体装置及びその製造方法 |
US7671452B1 (en) * | 2007-08-17 | 2010-03-02 | National Semiconductor Corporation | Microarray package with plated contact pedestals |
TWI394260B (zh) * | 2007-10-31 | 2013-04-21 | Adl Engineering Inc | 具有多晶粒之半導體元件封裝結構及其方法 |
US7955953B2 (en) * | 2007-12-17 | 2011-06-07 | Freescale Semiconductor, Inc. | Method of forming stacked die package |
US8115285B2 (en) * | 2008-03-14 | 2012-02-14 | Advanced Semiconductor Engineering, Inc. | Advanced quad flat no lead chip package having a protective layer to enhance surface mounting and manufacturing methods thereof |
US7944043B1 (en) | 2008-07-08 | 2011-05-17 | Amkor Technology, Inc. | Semiconductor device having improved contact interface reliability and method therefor |
US20100044850A1 (en) * | 2008-08-21 | 2010-02-25 | Advanced Semiconductor Engineering, Inc. | Advanced quad flat non-leaded package structure and manufacturing method thereof |
TWI372454B (en) * | 2008-12-09 | 2012-09-11 | Advanced Semiconductor Eng | Quad flat non-leaded package and manufacturing method thereof |
US8071427B2 (en) * | 2009-01-29 | 2011-12-06 | Semiconductor Components Industries, Llc | Method for manufacturing a semiconductor component and structure therefor |
US9899349B2 (en) | 2009-01-29 | 2018-02-20 | Semiconductor Components Industries, Llc | Semiconductor packages and related methods |
US10163766B2 (en) | 2016-11-21 | 2018-12-25 | Semiconductor Components Industries, Llc | Methods of forming leadless semiconductor packages with plated leadframes and wettable flanks |
US10199311B2 (en) | 2009-01-29 | 2019-02-05 | Semiconductor Components Industries, Llc | Leadless semiconductor packages, leadframes therefor, and methods of making |
US8124447B2 (en) | 2009-04-10 | 2012-02-28 | Advanced Semiconductor Engineering, Inc. | Manufacturing method of advanced quad flat non-leaded package |
US8796561B1 (en) | 2009-10-05 | 2014-08-05 | Amkor Technology, Inc. | Fan out build up substrate stackable package and method |
US8937381B1 (en) | 2009-12-03 | 2015-01-20 | Amkor Technology, Inc. | Thin stackable package and method |
US9691734B1 (en) | 2009-12-07 | 2017-06-27 | Amkor Technology, Inc. | Method of forming a plurality of electronic component packages |
TWI479580B (zh) * | 2010-03-12 | 2015-04-01 | 矽品精密工業股份有限公司 | 四方平面無導腳半導體封裝件及其製法 |
US8324511B1 (en) | 2010-04-06 | 2012-12-04 | Amkor Technology, Inc. | Through via nub reveal method and structure |
US8294276B1 (en) | 2010-05-27 | 2012-10-23 | Amkor Technology, Inc. | Semiconductor device and fabricating method thereof |
US8440554B1 (en) | 2010-08-02 | 2013-05-14 | Amkor Technology, Inc. | Through via connected backside embedded circuit features structure and method |
US8487445B1 (en) | 2010-10-05 | 2013-07-16 | Amkor Technology, Inc. | Semiconductor device having through electrodes protruding from dielectric layer |
US8791501B1 (en) | 2010-12-03 | 2014-07-29 | Amkor Technology, Inc. | Integrated passive device structure and method |
US8390130B1 (en) | 2011-01-06 | 2013-03-05 | Amkor Technology, Inc. | Through via recessed reveal structure and method |
JP2013038330A (ja) * | 2011-08-10 | 2013-02-21 | Toshiba Corp | 半導体装置の製造方法及び半導体装置 |
US8552548B1 (en) | 2011-11-29 | 2013-10-08 | Amkor Technology, Inc. | Conductive pad on protruding through electrode semiconductor device |
US9129943B1 (en) | 2012-03-29 | 2015-09-08 | Amkor Technology, Inc. | Embedded component package and fabrication method |
US9048298B1 (en) | 2012-03-29 | 2015-06-02 | Amkor Technology, Inc. | Backside warpage control structure and fabrication method |
TW201351515A (zh) * | 2012-06-07 | 2013-12-16 | Subtron Technology Co Ltd | 封裝載板及其製作方法 |
US9570381B2 (en) | 2015-04-02 | 2017-02-14 | Advanced Semiconductor Engineering, Inc. | Semiconductor packages and related manufacturing methods |
US9978613B1 (en) * | 2017-03-07 | 2018-05-22 | Texas Instruments Incorporated | Method for making lead frames for integrated circuit packages |
US10128169B1 (en) * | 2017-05-12 | 2018-11-13 | Stmicroelectronics, Inc. | Package with backside protective layer during molding to prevent mold flashing failure |
TWM555065U (zh) * | 2017-09-05 | 2018-02-01 | 恆勁科技股份有限公司 | 電子封裝件及其封裝基板 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3781596A (en) * | 1972-07-07 | 1973-12-25 | R Galli | Semiconductor chip carriers and strips thereof |
JPS59208756A (ja) * | 1983-05-12 | 1984-11-27 | Sony Corp | 半導体装置のパツケ−ジの製造方法 |
JPH01201945A (ja) * | 1988-02-05 | 1989-08-14 | Mitsubishi Electric Corp | リードフレーム |
WO1990000813A1 (en) * | 1988-07-08 | 1990-01-25 | Oki Electric Industry Co., Ltd. | Semiconductor device |
JP2840316B2 (ja) * | 1989-09-06 | 1998-12-24 | 新光電気工業株式会社 | 半導体装置およびその製造方法 |
DE69225259T2 (de) * | 1991-02-22 | 1998-08-20 | Sony Corp | Zeitduplex-Sender-Empfänger |
JPH0547958A (ja) * | 1991-08-12 | 1993-02-26 | Mitsubishi Electric Corp | 樹脂封止型半導体装置 |
JP2602380B2 (ja) * | 1991-10-23 | 1997-04-23 | 富士通株式会社 | 半導体装置及びその製造方法 |
US5302849A (en) * | 1993-03-01 | 1994-04-12 | Motorola, Inc. | Plastic and grid array semiconductor device and method for making the same |
JP3258764B2 (ja) * | 1993-06-01 | 2002-02-18 | 三菱電機株式会社 | 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法 |
US5521429A (en) * | 1993-11-25 | 1996-05-28 | Sanyo Electric Co., Ltd. | Surface-mount flat package semiconductor device |
US5581444A (en) * | 1995-07-26 | 1996-12-03 | Harris Corporation | Device and method for enhancing thermal and high frequency performance of integrated circuit packages |
JPH09321212A (ja) * | 1996-05-30 | 1997-12-12 | Nec Kyushu Ltd | 半導体装置およびその製造方法 |
-
1996
- 1996-08-19 KR KR1019960034275A patent/KR0185512B1/ko not_active IP Right Cessation
-
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