JPH09321212A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH09321212A
JPH09321212A JP8137149A JP13714996A JPH09321212A JP H09321212 A JPH09321212 A JP H09321212A JP 8137149 A JP8137149 A JP 8137149A JP 13714996 A JP13714996 A JP 13714996A JP H09321212 A JPH09321212 A JP H09321212A
Authority
JP
Japan
Prior art keywords
lead frame
semiconductor device
semiconductor element
solder balls
holes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8137149A
Other languages
English (en)
Inventor
Masaaki Abe
雅明 阿部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Kyushu Ltd
Original Assignee
NEC Kyushu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Kyushu Ltd filed Critical NEC Kyushu Ltd
Priority to JP8137149A priority Critical patent/JPH09321212A/ja
Priority to US08/865,495 priority patent/US5849608A/en
Priority to KR1019970022159A priority patent/KR100212607B1/ko
Publication of JPH09321212A publication Critical patent/JPH09321212A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】リードフレームを用いてＰＢＧＡパッケージを
製造し、製品単価を安くし、新たな設備投資を不要とす
る。 【解決手段】リードフレーム６の半導体素子２が搭載さ
れる電極パッド１０の部分にスルーホール９を設け、こ
のリードフレーム６上に絶縁膜７を形成し、ＬＯＣ用と
同様な形態のリードフレーム６とし、ＰＢＧＡパッケー
ジを形成することで、製品の単価を安くし、新規設備へ
の投資を不要とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半田ボールにより基
板上に樹脂封止型半導体装置を形成するＰＢＧＡ（プラ
スチック・ボール・グリッド・アレイ）型半導体装置お
よびその製造方法に関する。
【０００２】
【従来の技術】従来の半田ボールを用いる半導体装置Ｐ
ＢＧＡは、図３（ａ），（ｂ）に示すように、多層基板
１に半導体素子２を搭載しボンディングワイヤ３にて半
導体素子３の電極パッドと多層基板１とを接続し、封止
樹脂４により封止を行った後、半田ボール５を接続する
構造としている。
【０００３】この従来の半田ボールを用いる半導体装置
では、セラミック等の高価な多層基板１を使用していた
ため製品単価が高くなるという欠点があった。また、多
層基板１を行い組立を行う必要があるため、従来のリー
ドフレームの形態にて組立を行う装置を使用できず、新
たに設備投資を行い、専用の組立ラインを構築する必要
があった。
【０００４】
【発明が解決しようとする課題】上述した従来の半田ボ
ールを用いる半導体装置では、多層基板を用いている
が、この多層基板にはセラミック等の高価な材料を使用
しているため、製品単価が高くなるという問題がある。
【０００５】また、この多層基板を用いているため、従
来のリードフレームの形態にて組立を行う装置を共用で
きず、新規装置への投資を行い、専用の組立ラインを構
築しなければならないという問題もある。
【０００６】本発明の目的は、従来のリードフレームの
形態にて組立を行うようにして、作業時の取扱いを容易
にし、既存の装置を使用でき生産性を向上し、製品単価
を安くすることができる半導体装置を提供することにあ
る。
【０００７】
【課題を解決するための手段】半導体装置の構成は、樹
脂封止型半導体装置に用いるリードフレームの半導体素
子搭載個所のアイランド部分の、この半導体素子の電極
パッドに対応する個所にそれぞれスルーホールが設けら
れ、かつ絶縁膜で被覆された前記アイランド部分に前記
半導体素子が搭載され、この半導体素子の電極パッドが
前記スルーホールを介して形成された半田ボールにより
それぞれ接続されたことを特徴とする。
【０００８】本発明の半導体装置の製造方法の構成は、
半導体素子搭載個所のリードフレームのアイランド部分
で、この半導体素子の電極パッドに対応する個所にそれ
ぞれスルーホールを形成し、前記アイランド部分に絶縁
膜を被覆し、この絶縁膜を被覆したアイランド部分に前
記半導体素子を搭載し、この半導体素子の電極パッドに
前記スルーホールを介してそれぞれ半田ボールを接続し
て樹脂封止型半導体装置を前記リードフレーム上に組立
てることを特徴とする。
【０００９】本発明においては、従来のリードフレーム
を使用しているので製品単価を安くでき、又リードフレ
ームの形態によって組立を行うので、従来の組立装置を
共用することができる。
【００１０】
【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。図１（ａ），（ｂ）は本発明の一
実施形態を示す断面図及びその平面図である。この半田
ボールを用いるＰＢＧＡは、半導体素子２を搭載するア
イランド部分でその電極パッド１０に対応する個所にス
ルーホール９を設け、このリードフレーム６のアイラン
ド部分の表面に絶縁膜７を形成し接着テープ８を貼り付
ける。このようにしたリードフレーム６に半導体素子２
を圧着し、封止樹脂４にし封止しスルーホール９部を介
して半田ボール５を接続してＰＢＧＡとしている。
【００１１】次に本実施形態の製造方法について図２
（ａ）〜（ｅ）を参照して詳細に説明する。図２（ａ）
は本実施形態に使用するリードフレーム６の断面図であ
り、このリードフレーム６上に半導体素子２が搭載さ
れ、この半導体素子２の電極パッド１０の部分にスルー
ホール９が設けられる。このリードフレーム６の表面に
絶縁膜７を形成し接着テープ８が貼り付けられる。最初
の工程では、図２（ｂ）に示す様に、リードフレーム６
に半導体素子２を圧着するマウント工程である。このマ
ウント後は、図２（ｃ）に示す様に、封止樹脂４にて半
導体素子２を封止し、図２（ｄ）に示す様に、半導体素
子２の電極パッド１０に半田ボール５を接続し、捺印、
選別を行った後、リードフレーム６の不用部分（最終製
品形状以外の部分）を切断し、図２（ｅ）に示す様な最
終製品形状とする。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
リードフレームを使用しているので、セラミック等の高
価な多層基板を使用する必要がなく、製品単価を安くで
き、また従来の製造装置を共用することができるので新
たに装置へ投資する必要がないという効果がある。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は本発明の一実施形態を示す断
面図及びその平面図である。
【図２】（ａ）〜（ｅ）は本実施形態の製造方法を示す
工程断面図である。
【図３】（ａ），（ｂ）は従来例の半田ボールを用いる
半導体装置を示す断面図及びその平面図である。
【符号の説明】
１ 多層基板 ２ 半導体素子 ３ ボンディングワイヤ ４ 封止樹脂 ５ 半田ボール ６ リードフレーム ７ 絶縁膜 ８ 接着テープ ９ スルーホール １０ 電極パッド

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 樹脂封止型半導体装置に用いるリードフ
    レームの半導体素子搭載個所のアイランド部分の、この
    半導体素子の電極パッドに対応する個所にそれぞれスル
    ーホールが設けられ、かつ絶縁膜で被覆された前記アイ
    ランド部分に前記半導体素子が搭載され、この半導体素
    子の電極パッドが前記スルーホールを介して形成された
    半田ボールによりそれぞれ接続されたことを特徴とする
    半導体装置。
  2. 【請求項２】 半導体素子搭載個所のリードフレームの
    アイランド部分で、この半導体素子の電極パッドに対応
    する個所にそれぞれスルーホールを形成し、前記アイラ
    ンド部分に絶縁膜を被覆し、この絶縁膜を被覆したアイ
    ランド部分に前記半導体素子を搭載し、この半導体素子
    の電極パッドに前記スルーホールを介してそれぞれ半田
    ボールを接続して樹脂封止型半導体装置を前記リードフ
    レーム上に組立てることを特徴とする半導体装置の製造
    方法。
JP8137149A 1996-05-30 1996-05-30 半導体装置およびその製造方法 Pending JPH09321212A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP8137149A JPH09321212A (ja) 1996-05-30 1996-05-30 半導体装置およびその製造方法
US08/865,495 US5849608A (en) 1996-05-30 1997-05-29 Semiconductor chip package
KR1019970022159A KR100212607B1 (ko) 1996-05-30 1997-05-30 반도체 칩 팩키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8137149A JPH09321212A (ja) 1996-05-30 1996-05-30 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH09321212A true JPH09321212A (ja) 1997-12-12

Family

ID=15191971

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8137149A Pending JPH09321212A (ja) 1996-05-30 1996-05-30 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US5849608A (ja)
JP (1) JPH09321212A (ja)
KR (1) KR100212607B1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020049145A (ko) * 2000-12-19 2002-06-26 박종섭 반도체 패키지 제조용 절연 테이프와 그를 이용한 반도체패키지
KR100357883B1 (ko) * 1998-10-31 2003-01-15 앰코 테크놀로지 코리아 주식회사 반도체장치및그제조방법
JP2009514250A (ja) * 2005-11-01 2009-04-02 アレグロ・マイクロシステムズ・インコーポレーテッド フリップチップ・オン・リード半導体パッケージの方法および装置
US20130134210A1 (en) * 2011-11-25 2013-05-30 Aya Muto Joining method and semiconductor device manufacturing method

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5677566A (en) * 1995-05-08 1997-10-14 Micron Technology, Inc. Semiconductor chip package
JPH09260538A (ja) * 1996-03-27 1997-10-03 Miyazaki Oki Electric Co Ltd 樹脂封止型半導体装置及び製造方法とその実装構造
KR100186333B1 (ko) * 1996-06-20 1999-03-20 문정환 칩 사이즈 반도체 패키지 및 그 제조방법
KR0185512B1 (ko) * 1996-08-19 1999-03-20 김광호 칼럼리드구조를갖는패키지및그의제조방법
JP3695893B2 (ja) * 1996-12-03 2005-09-14 沖電気工業株式会社 半導体装置とその製造方法および実装方法
AU5496098A (en) * 1997-01-23 1998-08-18 Seiko Epson Corporation Film carrier tape, semiconductor assembly, semiconductor device, manufacturing method therefor, mounting board, and electronic equipment
AU8502798A (en) 1997-07-21 1999-02-10 Aguila Technologies, Inc. Semiconductor flip-chip package and method for the fabrication thereof
US6063646A (en) * 1998-10-06 2000-05-16 Japan Rec Co., Ltd. Method for production of semiconductor package
US6150730A (en) * 1999-07-08 2000-11-21 Advanced Semiconductor Engineering, Inc. Chip-scale semiconductor package
US6710454B1 (en) 2000-02-16 2004-03-23 Micron Technology, Inc. Adhesive layer for an electronic apparatus having multiple semiconductor devices
US6476471B1 (en) * 2000-03-14 2002-11-05 Analog Devices, Inc. Microelectronic-device assemblies and methods that exclude extraneous elements from sensitive areas
KR100344833B1 (ko) 2000-04-03 2002-07-20 주식회사 하이닉스반도체 반도체 패키지 및 그의 제조방법
US6534851B1 (en) * 2000-08-21 2003-03-18 Agere Systems, Inc. Modular semiconductor substrates
US6507120B2 (en) * 2000-12-22 2003-01-14 Siliconware Precision Industries Co., Ltd. Flip chip type quad flat non-leaded package
KR20020095295A (ko) * 2001-06-14 2002-12-26 주식회사 태크녹스 실내 온열환경의 측정 및 평가방법
DE10133571B4 (de) * 2001-07-13 2005-12-22 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zu seiner Herstellung
US6482680B1 (en) * 2001-07-20 2002-11-19 Carsem Semiconductor Sdn, Bhd. Flip-chip on lead frame
DE10162676B4 (de) * 2001-12-19 2005-06-02 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip und einer Umverdrahtungsplatte und Systemträger für mehrere elektronische Bauteile sowie Verfahren zur Herstellung derselben
TWI267958B (en) * 2002-11-21 2006-12-01 Siliconware Precision Industries Co Ltd Semiconductor package with stilts for supporting dice
US7183631B2 (en) * 2004-10-20 2007-02-27 Richtek Technology Corp. Package structure module of bump posited type lead frame
KR100601762B1 (ko) * 2004-11-09 2006-07-19 삼성전자주식회사 비전도성 접착제를 사용하는 플립 칩 본딩 제조 방법
TWI431218B (zh) * 2011-03-11 2014-03-21 Lingsen Precision Ind Ltd The manufacturing method and structure of LED light bar

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06196531A (ja) * 1992-12-22 1994-07-15 Nec Corp 半導体装置およびその製造方法
JPH06349973A (ja) * 1993-06-14 1994-12-22 Sony Corp 樹脂封止型半導体装置
JPH0846079A (ja) * 1994-07-28 1996-02-16 Matsushita Electric Ind Co Ltd 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06196531A (ja) * 1992-12-22 1994-07-15 Nec Corp 半導体装置およびその製造方法
JPH06349973A (ja) * 1993-06-14 1994-12-22 Sony Corp 樹脂封止型半導体装置
JPH0846079A (ja) * 1994-07-28 1996-02-16 Matsushita Electric Ind Co Ltd 半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100357883B1 (ko) * 1998-10-31 2003-01-15 앰코 테크놀로지 코리아 주식회사 반도체장치및그제조방법
KR20020049145A (ko) * 2000-12-19 2002-06-26 박종섭 반도체 패키지 제조용 절연 테이프와 그를 이용한 반도체패키지
JP2009514250A (ja) * 2005-11-01 2009-04-02 アレグロ・マイクロシステムズ・インコーポレーテッド フリップチップ・オン・リード半導体パッケージの方法および装置
JP2013219369A (ja) * 2005-11-01 2013-10-24 Allegro Microsystems Llc フリップチップ・オン・リード半導体パッケージの方法および装置
KR101340576B1 (ko) * 2005-11-01 2013-12-11 알레그로 마이크로시스템스, 엘엘씨 플립 칩 온 리드 반도체 패키지 방법 및 장치
US8785250B2 (en) 2005-11-01 2014-07-22 Allegro Microsystems, Llc Methods and apparatus for flip-chip-on-lead semiconductor package
US20130134210A1 (en) * 2011-11-25 2013-05-30 Aya Muto Joining method and semiconductor device manufacturing method
US8746538B2 (en) * 2011-11-25 2014-06-10 Mitsubishi Electric Corporation Joining method and semiconductor device manufacturing method
US9087778B2 (en) 2011-11-25 2015-07-21 Mitsubishi Electric Corporation Joining method and semiconductor device manufacturing method

Also Published As

Publication number Publication date
US5849608A (en) 1998-12-15
KR100212607B1 (ko) 1999-08-02

Similar Documents

Publication Publication Date Title
JPH09321212A (ja) 半導体装置およびその製造方法
KR100201924B1 (ko) 반도체 장치
JPH11135663A (ja) モールドｂｇａ型半導体装置及びその製造方法
JP2001024135A (ja) 半導体装置の製造方法
JPH0448767A (ja) 樹脂封止型半導体装置
JPH08148603A (ja) ボールグリッドアレイ型半導体装置およびその製造方法
JP2001036000A (ja) チップサイズスタックパッケージ及びメモリモジュールとその製造方法
JP3837215B2 (ja) 個別半導体装置およびその製造方法
JPH01303730A (ja) 半導体素子の実装構造とその製造方法
JP3171176B2 (ja) 半導体装置およびボール・グリッド・アレイ製造方法
JP2907195B2 (ja) 半導体装置の製造方法
JP2845841B2 (ja) 半導体装置
JP3466354B2 (ja) 半導体装置
JP2954108B2 (ja) 半導体装置およびその製造方法
JP3013810B2 (ja) 半導体装置の製造方法
JPH0936300A (ja) 半導体装置およびその製造方法
JP2944586B2 (ja) Ｂｇａ型半導体装置及びその製造方法
JP3136274B2 (ja) 半導体装置
JPH1079401A (ja) 半導体装置およびその製造方法
JP2000077433A (ja) 半導体装置およびその製造方法
JPH09270435A (ja) 半導体装置の製造方法
JPH11307483A (ja) 半導体装置の製法および半導体装置
JPH0366150A (ja) 半導体集積回路装置
JPH01206660A (ja) リードフレームおよびこれを用いた半導体装置
JP3405718B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19980721